特開 2024-90404 光半導体素子の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024090404

(43)【公開日】2024-07-04

(54)【発明の名称】光半導体素子の製造方法

(51)【国際特許分類】

   H01S 5/227 20060101AFI20240627BHJP

   H01S 5/343 20060101ALI20240627BHJP

【ＦＩ】

H01S5/227

H01S5/343

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2022206296

(22)【出願日】2022-12-23

(71)【出願人】

【識別番号】000000572

【氏名又は名称】アンリツ株式会社

(74)【代理人】

【識別番号】110003694

【氏名又は名称】弁理士法人有我国際特許事務所

(72)【発明者】

【氏名】夫馬 宗一郎

【テーマコード（参考）】

5F173

【Ｆターム（参考）】

5F173AA26

5F173AA48

5F173AH02

5F173AH12

5F173AP13

5F173AP32

5F173AP37

5F173AR87

(57)【要約】

【課題】製造工程中にＡｌ系クラッド層が大気中に暴露されないようにし、Ａｌ系クラッド層の酸化による光半導体素子の特性劣化が生じない光半導体素子の製造方法を提供する。
【解決手段】ｎ型半導体基板１０上に、少なくとも活性層１１と保護層１３とを含む半導体層群を順次積層する工程と、半導体層群の上にマスク層１４を形成する工程と、半導体層群およびｎ型半導体基板をエッチングしてマスク層の下にメサ部２１を形成する工程と、メサ部の両側面側に電流ブロック部２２を形成し、メサ部を埋め込む工程と、マスク層を除去した後、電流ブロック部は残したまま半導体層群を活性層の近傍まで選択エッチングする工程と、選択エッチングされた箇所と電流ブロック部の上部を共通に覆うＡｌ系ｐ型半導体クラッド層１８を形成し、続けてＡｌ系ｐ型半導体クラッド層の上にｐ型半導体クラッド層１９を形成する工程とを含む。
【選択図】図５

【特許請求の範囲】

【請求項1】

ｎ型半導体基板（１０）の上に、少なくとも活性層（１１）と保護層（１３）とを含む半導体層群（２０）を順次積層する積層工程と、
前記半導体層群の上にマスク層（１４）を形成するマスク形成工程と、
前記半導体層群および前記ｎ型半導体基板をエッチングして前記マスク層の下にメサ部（２１）を形成するメサ形成工程と、
前記メサ部の両側面（２１ａ，２１ｂ）側に電流ブロック部（２２）を形成し、前記メサ部を埋め込む埋め込み工程と、
前記マスク層を除去した後、前記電流ブロック部は残したまま前記半導体層群を前記活性層の近傍まで選択エッチングする選択エッチング工程と、
前記選択エッチングされた箇所と前記電流ブロック部の上部を共通に覆うＡｌ系ｐ型半導体クラッド層（１８）を形成し、続けて前記Ａｌ系ｐ型半導体クラッド層の上にｐ型半導体クラッド層（１９）を形成するクラッド層形成工程と、
を含む光半導体素子の製造方法。

【請求項2】

前記半導体層群は、前記活性層の上に真性半導体層（１２）と前記真性半導体層とは組成の異なる前記保護層（１３）とがこの順で積層されて構成されている、請求項１に記載の光半導体素子の製造方法。

【請求項3】

前記保護層は、前記半導体層群のうち最大の層厚を有する、請求項２に記載の光半導体素子の製造方法。

【請求項4】

前記選択エッチング工程では、前記保護層を除去し、前記真性半導体層を維持する、請求項２に記載の光半導体素子の製造方法。

【請求項5】

前記積層工程で積層される前記真性半導体層は、１０ｎｍ以上２０ｎｍ以下の厚みを有する、請求項４に記載の光半導体素子の製造方法。

【請求項6】

前記ｎ型半導体基板は、ｎ型ＩｎＰを含み、前記Ａｌ系ｐ型半導体クラッド層は、ｐ型ＩｎＡｌＡｓまたはｐ型ＩｎＧａＡｌＡｓを含み、前記ｐ型半導体クラッド層は、ｐ型ＩｎＰを含む、請求項１～５のいずれか一項に記載の光半導体素子の製造方法。

【請求項7】

前記メサ形成工程で形成される前記メサ部は、前記ｎ型半導体基板に平行でかつ前記メサ部の前記両側面に平行な方向である長手方向に垂直な断面で見て等脚台形である、請求項１に記載の光半導体素子の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、光半導体素子の製造方法に関し、特に埋め込みヘテロ構造を有する光半導体素子の製造方法に関する。

【背景技術】

【0002】

従来、埋め込みヘテロ構造の光半導体素子が知られている（例えば、特許文献１参照）。

【0003】

埋め込みヘテロ構造の光半導体素子は、例えば、ｎ型半導体基板上にｎ型半導体クラッド層と、活性層と、ｐ型半導体クラッド層とをこの順に積層して構成されるメサ部が、その両側の側面をｐ型半導体埋め込み層とｎ型半導体埋め込み層とで埋め込まれた埋め込みヘテロ構造を有している。ｐ型半導体埋め込み層とｎ型半導体埋め込み層によりｐｎｐｎ接合を形成し、埋め込み層側を流れる電流を阻止し、活性層に効率よく電流が流れるようにしている。

【0004】

図１は、活性層の両側にｎ型半導体クラッド層とｐ型半導体クラッド層が形成された光半導体素子の伝導帯のエネルギーレベルを示している。図１の活性層は、ＭＱＷ（Multi Quantum Well）層とその両側のＳＣＨ（Separated Confinement Heterostructure）層とを含んでいる。ｎ型半導体クラッド層およびｐ型半導体クラッド層は、活性層よりも伝導帯のエレルギーレベルが高く、かつ活性層よりも屈折率が小さくなっているので、キャリア（電子）および光は活性層に閉じ込められるようになっている。しかしながら、図１に示すように、活性層の温度上昇に伴い、活性層のキャリア電子がｐ型半導体クラッド層側からオーバーフローし、活性層での発光に寄与するキャリア再結合効率が低下する問題があった。

【0005】

このキャリアのオーバーフローを抑止するための主なアプローチとして、以下の２つが考えられる。
（ｉ）ｐ型不純物のドーピング濃度を上げたキャリアブロック層をｐ型クラッド層に導入してポテンシャル障壁を設け、キャリアオーバーフローを抑止する手法（図３参照）、および
（ｉｉ）ｐ型半導体クラッド層よりポテンシャルエネルギーの高いアルミニウム（Ａｌ）系半導体クラッド層を導入する手法。

【0006】

図３は、ｐ型半導体クラッド層３８にキャリアブロック層３６が導入された光半導体素子の構造を示す。ｎ型半導体クラッド層３０とｐ型半導体クラッド層３８とに挟まれた活性層３１は、多重量子井戸構造（ＭＱＷ）層３３とその上下に設けられた光閉込構造（ＳＣＨ）層３２および３４とを含んでいる。ｐ型半導体クラッド層３８は、例えば、活性層３１側から順に不純物濃度の低いｐ^－－ＩｎＰ層３５と、不純物濃度の高いｐ^＋－ＩｎＰキャリアブロック層３６と、ｐ－ＩｎＰ層３７とを含んでいる。

【0007】

（ｉ）および（ｉｉ）の手法により、ｐ型半導体クラッド層よりポテンシャル障壁の高いキャリアブロック層またはＡｌ系半導体クラッド層を導入すると、図２に示すように、ｐ型半導体クラッド層のポテンシャル障壁を持ち上げることができ、キャリアオーバーフローを抑止することができる。

【0008】

しかしながら、（ｉ）の手法では、キャリアブロック層３６のｐ型不純物のドーピング濃度を上げればＩＶＢＡ（Inter Valence Band Absorption）効果による光損失が増大してしまうという問題があった。

【0009】

（ｉｉ）の手法に関しては、特許文献１に、ｐ型半導体クラッド層において活性領域に接する側の境界に、ｐ型インジウム・アルミニウム・ヒ素（ＩｎＡｌＡｓ）またはｐ型インジウム・ガリウム・アルミニウム・ヒ素（ＩｎＧａＡｌＡｓ）からなる第２の半導体クラッド層を設けることが記載されている。第２の半導体クラッド層は、ｐ型半導体クラッド層よりもさらにエネルギーギャップが大きくかつ活性領域から見て少なくとも伝導帯のヘテロ接合障壁エネルギーレベルが、活性領域とｐ型半導体クラッド層とを直接接合した時の伝導帯のヘテロ接合障壁エネルギーレベルよりも高くなる材料であり、かつｐ型半導体クラッド層よりも屈折率が大きい材料から構成されている。

【0010】

ここで、特許文献１に記載のような埋め込みヘテロ構造の光半導体素子の従来の製造方法を、図６および図７を参照しつつ説明する。

【0011】

図６（ａ）に示すように、まず、例えばｎ型ＩｎＰからなるｎ型半導体基板１１０の上に活性層１１１および複数の半導体層（以下、半導体層群という）をこの順でエピタキシャル成長させる。図６（ａ）において半導体層群１２０は、活性層１１１とＡｌ系ｐ型半導体クラッド層１１８とｐ型半導体クラッド層１１２と保護層１１３とを含む。ｐ型半導体クラッド層１１２は、例えばｐ型インジウム・リン（ｐ－ＩｎＰ）から構成され、Ａｌ系ｐ型半導体クラッド層１１８は、ｐ型ＩｎＡｌＡｓまたはｐ型ＩｎＧａＡｌＡｓから構成され、保護層１１３は、例えばインジウム・ガリウム・ヒ素・リン（ＩｎＧａＡｓＰ）やインジウム・ガリウム・ヒ素（ＩｎＧａＡｓ）から構成されている。

【0012】

次に、図６（ｂ）に示すように、半導体層群１２０上に、例えば二酸化ケイ素（ＳｉＯ_２）からなるマスク層１１４を形成し、その上にフォトレジスト１１５を塗布する。次に、図６（ｃ）に示すように、フォトリソグラフィ技術などにより露光・現像を行なって同図紙面に垂直な方向に細長いストライプ状のマスク層１１４を形成し、エッチングによりストライプ状のマスク層１１４下に細長いストライプ状のメサ部１２１を形成する。メサ部１２１は、ｎ型半導体基板１１０の一部と、活性層１１１と、Ａｌ系ｐ型半導体クラッド層１１８と、ｐ型半導体クラッド層１１２と、保護層１１３とを含む。メサ部１２１は、メサ部１２１の長手方向（同図紙面に垂直な方向）に垂直な断面で見て等脚台形になっている。断面が等脚台形のメサ部１２１は、ウエットエッチングにおいて縦方向（積層方向）のエッチングレートと横方向（積層方向とストライプ延在方向の両方に垂直な方向）のエッチングレートが異なることによって形成される。

【0013】

次に、図７（ｄ）に示すように、メサ部１２１の対向する両側面１２１ａ、１２１ｂ側にｐ型電流ブロック層１１６とｎ型電流ブロック層１１７とからなる電流ブロック部１２２を再成長させ、埋め込みヘテロ構造を形成する。ｐ型電流ブロック層１１６は、例えばｐ型ＩｎＰで構成され、ｎ型電流ブロック層１１７は、例えばｎ型ＩｎＰで構成されている。

【0014】

次に、図７（ｅ）に示すように、ストライプ状のマスク層１１４を除去した後、電流ブロック部１２２は残したまま、保護層１１３をｐ型半導体クラッド層１１２の表面まで選択エッチングする。

【0015】

最後に、図７（ｆ）に示すように、選択エッチングされた箇所および図７（ｄ）に示す工程で再成長させたｐ型電流ブロック層１１６およびｎ型電流ブロック層１１７の上からｐ型半導体クラッド層１１９をエピタキシャル成長させる。ｐ型半導体クラッド層１１９は、例えばｐ型ＩｎＰから構成される。このようにして製造した埋め込みヘテロ構造の光半導体素子では、電流ブロック部１２２に流れる電流を阻止することで活性層１１１に効率よく電流を流すことができるとともに、Ａｌ系半導体クラッド層により活性層１１１からのキャリアオーバーフローを抑止することが可能となる。

【先行技術文献】

【特許文献】

【0016】

【特許文献1】特開平０６－１１２５３０号公報

【発明の概要】

【発明が解決しようとする課題】

【0017】

特許文献１に記載のようにＡｌ系半導体クラッド層を導入する場合、図６（ａ）に示す活性層１１１等の積層工程で、Ａｌ系ｐ型半導体クラッド層１１８を含む半導体層群１２０をｎ型半導体基板１１０上に予め積層しておき、その積層基板からエッチングによりメサ部１２１を形成するのが一般的である。

【0018】

しかしながら、従来の製造方法では、図６（ｃ）に示す工程においてストライプ状のマスク層１１４下に、ウエットエッチングによりメサ部１２１を形成すると、エッチング液から基板を引き上げたときメサ部１２１の側面１２１ａ、１２１ｂに露出したＡｌ系ｐ型半導体クラッド層１１８の部分が大気中に暴露されてしまうため、Ａｌ系ｐ型半導体クラッド層１１８の酸化により光半導体素子の特性劣化が生じるという問題があった。この問題はドライエッチングでも同様に起こり得る。特許文献１においても、Ａｌ系ｐ型半導体クラッド層１１８の酸化による光半導体素子の特性劣化については、何ら考慮されていなかった。

【0019】

本発明は、このような従来の課題を解決するためになされたものであって、製造工程中にＡｌ系クラッド層が大気中に暴露されないようにし、Ａｌ系クラッド層の酸化による光半導体素子の特性劣化が生じない光半導体素子の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0020】

本発明の光半導体素子の製造方法は、ｎ型半導体基板（１０）の上に、少なくとも活性層（１１）と保護層（１３）とを含む半導体層群（２０）を順次積層する積層工程と、前記半導体層群の上にマスク層（１４）を形成するマスク形成工程と、前記半導体層群および前記ｎ型半導体基板をエッチングして前記マスク層の下にメサ部（２１）を形成するメサ形成工程と、前記メサ部の両側面（２１ａ，２１ｂ）側に電流ブロック部（２２）を形成し、前記メサ部を埋め込む埋め込み工程と、前記マスク層を除去した後、前記電流ブロック部は残したまま前記半導体層群を前記活性層の近傍まで選択エッチングする選択エッチング工程と、前記選択エッチングされた箇所と前記電流ブロック部の上部を共通に覆うＡｌ系ｐ型半導体クラッド層（１８）を形成し、続いて前記Ａｌ系ｐ型半導体クラッド層の上にｐ型半導体クラッド層（１９）を形成するクラッド層形成工程と、を含むことを特徴とする。

【0021】

上述のように、本発明の光半導体素子の製造方法では、メサ形成工程の後に、選択エッチング工程で電流ブロック部は残したまま半導体層群を活性層の近傍まで選択エッチングし、クラッド層形成工程にて選択エッチング箇所と電流ブロック部の上部を共通に覆うＡｌ系ｐ型半導体クラッド層を形成し、続けてＡｌ系ｐ型半導体クラッド層上にｐ型半導体クラッド層を形成するようにしている。従来のように始めの積層工程にて活性層１１上にＡｌ系ｐ型半導体クラッド層を予め積層していないので、メサ形成工程にて半導体層群およびｎ型半導体基板の一部をエッチングしてマスク層下にメサ部を形成したときに、Ａｌ系ｐ型半導体クラッド層が大気中に暴露されることがない。これにより、製造工程中にＡｌ系ｐ型半導体クラッド層が酸化することで起こる光半導体素子の特性劣化が生じることがない。

【0022】

本発明の光半導体素子の製造方法において、前記半導体層群は、前記活性層の上に真性半導体層（１２）と前記真性半導体層とは組成の異なる前記保護層（１３）とがこの順で積層された構成であってもよい。

【0023】

この構成により、活性層上に真性半導体層を形成しているので、クラッド層形成工程でＡｌ系ｐ型半導体クラッド層を形成する際に活性層に不純物が拡散して活性が劣化することを防止することができる。

【0024】

本発明の光半導体素子の製造方法において、前記保護層は、前記半導体層群のうち最大の層厚を有する構成であってもよい。

【0025】

この構成により、選択エッチング工程で除去すべき半導体層群の部分のうち最も厚い部分を占める保護層を除去することで、効率よくエッチングすることができる。

【0026】

本発明の光半導体素子の製造方法において、前記選択エッチング工程では、前記保護層を除去し、前記真性半導体層を維持するようにしてもよい。

【0027】

この構成では、例えば、真性半導体層とは組成の異なる保護層だけを全部除去し真性半導体層を残すようにエッチング液を適切に選択することにより、削除する層の厚みが大きい場合でも選択エッチングを確実に行うことができる。

【0028】

本発明の光半導体素子の製造方法において、前記積層工程で積層される前記真性半導体層は、１０ｎｍ以上２０ｎｍ以下の厚みを有する構成であってもよい。

【0029】

この構成により、選択エッチングにて保護層のみを削除し、薄層の真性半導体層を残すことで、半導体層群を活性層の近傍まで確実に選択エッチングすることができる。

【0030】

本発明の光半導体素子の製造方法において、前記ｎ型半導体基板は、ｎ型ＩｎＰを含み、前記Ａｌ系ｐ型半導体クラッド層は、ｐ型ＩｎＡｌＡｓまたはｐ型ＩｎＧａＡｌＡｓを含み、前記ｐ型半導体クラッド層は、ｐ型ＩｎＰを含む構成であってもよい。

【0031】

この構成により、キャリア損失を抑えるためにｐ型クラッド層の不純物のドーピング濃度を上げた場合に比べて、ＩＶＢＡ効果による光損失が増大することを防ぎつつ、ｐ型クラッド層のポテンシャル障壁を上げて、キャリアの損失を防止することができる。

【0032】

本発明の光半導体素子の製造方法において、前記メサ形成工程で形成される前記メサ部は、前記ｎ型半導体基板に平行でかつ前記メサ部の両側面に平行な方向である長手方向に垂直な断面で見て等脚台形であってもよい。

【0033】

本発明の光半導体素子の製造方法では、半導体層群をエッチングしてマスク層下にメサ部を形成するメサ形成工程において、半導体層群にＡｌ系の半導体層が含まれていないので、メサ部の側面に凹凸が生じ難く、メサ部を等脚台形の断面形状に成形するのが容易である。

【発明の効果】

【0034】

本発明によれば、製造工程中にＡｌ系クラッド層が大気中に暴露されないようにし、Ａｌ系クラッド層の酸化による光半導体素子の特性劣化が生じない光半導体素子の製造方法を提供することができる。

【図面の簡単な説明】

【0035】

【図1】光半導体素子の伝導帯のエネルギーレベルを示す。

【図2】ｐ型クラッド層にキャリアブロック層またはＡｌ系クラッド層が導入された光半導体素子の伝導帯のエネルギーレベルを示す。

【図3】ｐ型クラッド層にキャリアブロック層が導入された光半導体素子の構造を示す。

【図4】本発明の実施形態に係る光半導体素子の製造工程を示す図である。

【図5】図４に続く光半導体素子の製造工程を示す図である。

【図6】従来の光半導体素子の製造工程を示す図である。

【図7】図６に続く光半導体素子の製造工程を示す図である。

【発明を実施するための形態】

【0036】

以下、本発明の実施形態に係る光半導体素子の製造方法について、図面を参照して説明する。本発明の実施形態に係る光半導体素子の製造方法は、以下で説明するように、（Ａ）～（Ｇ）の７工程を含む。

【0037】

（Ａ）積層工程：ｎ型半導体基板１０の上に、少なくとも活性層１１と上部に保護層１３とを含む複数の半導体層（以下、半導体層群２０という）を順次積層する（図４（ａ））。

【0038】

ｎ型半導体基板１０は、例えば化合物半導体材料から構成され、例えば、ｎ型インジウム・リン（ＩｎＰ）からなる基板が好ましい。活性層１１は、レーザ、光増幅器、ＳＬＤ（Super Luminescent Diode）などの機能を実現する層であり、例えば、ノンドープのＩｎＧａＡｓまたはノンドープのＩｎＧａＡｓＰまたはこれらの組合せからなる多重量子井戸構造を有している。半導体層群２０は、活性層１１と真性半導体層１２と保護層１３とをこの順で含んでもよい。真性半導体層１２は、ノンドープの真性半導体または超低ドープのｐ型半導体からなり、例えば、ｉ型（すなわちノンドープ）ＩｎＰで構成される。保護層１３の材料は、例えば、発光波長がＩｎＰより長いインジウム・ガリウム・ヒ素・リン（ＩｎＧａＡｓＰ）やインジウム・ガリウム・ヒ素（ＩｎＧａＡｓ）といった四元ないしは三元混晶半導体が用いられ、比較的厚い層で構成される。保護層１３をＩｎＧａＡｓＰやＩｎＧａＡｓの四元ないしは三元混晶半導体で構成すると、後で説明する選択エッチング工程において、例えばＩｎＰで構成された真性半導体層１２には作用せず保護層１３に選択的に作用するエッチング液を用いて、選択エッチング（ウエットエッチング）を行うことができる。半導体層群２０は、活性層１１の下側に、ｎ型半導体基板１０と組成の異なる化合物半導体材料から構成されたｎ型半導体クラッド層を含んでもよい。

【0039】

積層方法としては、例えば、有機金属気相成長法（Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）等の気相エピタキシャル成長法、液相エピタキシャル成長法、固相エピタキシャル成長法、分子線エピタキシャル成長法（Molecular Beam Epitaxy：ＭＢＥ）等を用いることができる。積層工程では、例えば、ｎ型ＩｎＰの半導体基板１０上に活性層１１、ｉ型ＩｎＰの真性半導体層１２、およびＩｎＧａＡｓＰの保護層１３をこの順でエピタキシャル成長させる。この段階で、従来技術のようにＡｌ系ｐ型半導体クラッド層は形成しない。

【0040】

（Ｂ）マスク形成工程：半導体層群２０の保護層１３の上面にストライプ状のマスク層１４を形成する（図４（ｂ）、（ｃ））。

【0041】

マスク層１４は、例えば、二酸化ケイ素（ＳｉＯ_２）、窒化シリコン（ＳｉＮｘ）等で構成することができる。マスク形成工程では、半導体層群２０の保護層１３の上に、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法によりＳｉＯ_２から構成されたマスク層１４を全面に堆積させ、その上にフォトレジスト１５を塗布し、フォトリソグラフィ技術により露光・現像を行なってストライプ状のマスク層１４を形成する。ストライプ状のマスク層１４は、図４（ｃ）の紙面に垂直な方向に細長く延びた形状を有している。

【0042】

（Ｃ）メサ形成工程：ストライプ状のマスク層１４をエッチングマスクとして、半導体層群２０およびｎ型半導体基板１０の一部をウエットエッチングまたはドライエッチングし、マスク層１４の下にストライプ状のメサ部２１を形成する（図４（ｃ））。

【0043】

ウエットエッチングのエッチング液としては、例えば、塩酸系エッチャント、硫酸系エッチャント等、半導体層群２０およびｎ型半導体基板１０に作用するものを用いることができる。半導体層群２０およびｎ型半導体基板１０の一部をウエットエッチングまたはドライエッチングして、図４（ｃ）の紙面に垂直な方向に細長いストライプ状のメサ部２１を形成する。図４（ｃ）に示すメサ部２１の断面形状は等脚台形であるが、これに限定されず、図４（ｃ）と上下が逆の台形であったり、長方形、正方形などであったりしてもよい。この段階ではまだＡｌ系ｐ型半導体クラッド層は形成されていないので、従来技術のようにＡｌ系ｐ型半導体クラッド層が大気中に露出することはない。

【0044】

（Ｄ）埋め込み工程：メサ部２１の対向する両側面２１ａ、２１ｂ側にｐ型半導体層１６とｎ型半導体層１７とを含む電流ブロック部２２を形成し、メサ部２１を埋め込んで埋め込みヘテロ構造を形成する（図５（ｄ））。

【0045】

ｐ型半導体層１６は、例えばｐ型ＩｎＰで構成することができ、ｎ型半導体層１７は、例えばｎ型ＩｎＰで構成することができる。埋め込み工程では、マスク層１４を成長阻害マスクとして利用して、メサ部２１の両側に、例えば、ＭＯＣＶＤ法等により、例えばｐ－ＩｎＰからなるｐ型半導体層１６とｎ－ＩｎＰからなるｎ型半導体層１７とをこの順で再成長させ、埋め込みヘテロ構造を形成する。埋め込み工程で用いるエピタキシャル成長法は、積層工程（Ａ）と同じであるが、異なる方法を用いてもよい。

【0046】

（Ｅ）選択エッチング工程：マスク層１４を除去した後、電流ブロック部２２は残したまま半導体層群２０を活性層１１の近傍まで選択エッチングする（図５（ｅ））。

【0047】

選択エッチング工程では、マスク層１４をフッ酸等の溶剤で除去した後、選択エッチングにより、ｐ型半導体層１６およびｎ型半導体層１７は残したまま、活性層１１の近傍まで保護層１３および必要に応じて真性半導体層１２の一部または全部を除去する。活性層１１の近傍とは、活性層１１の表面からの距離が、例えば５ｎｍ以上４０ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下、より好ましくは１０ｎｍ以上２０ｎｍ以下である。活性層１１の近傍というときは、活性層１１の表面からの距離が０ｎｍの場合、すなわち真性半導体層１２を全部除去する場合も含むものとする。選択エッチングは、ウエットエッチングまたはドライエッチングで行うことができ、ウエットエッチングでは、例えば、硫酸系エッチャント等、保護層１３に作用するものを用いることができる。選択エッチングにより、保護層１３は全部削除されるが、真性半導体層１２は例えば１０ｎｍ以上２０ｎｍ以下程度の厚みの薄膜として残すのが好ましい。

【0048】

（Ｆ）クラッド層形成工程：選択エッチングされた箇所と電流ブロック部２２の上部を共通に覆うＡｌ系ｐ型半導体クラッド層１８を形成し、続けてＡｌ系ｐ型半導体クラッド層１８上にｐ型半導体クラッド層１９を形成する（図５（ｆ））。

【0049】

Ａｌ系ｐ型半導体クラッド層１８は、例えば、ＩｎＡｌＡｓまたはＩｎＧａＡｌＡｓ等で構成することができる。本工程では、選択エッチング工程（Ｅ）で選択エッチングされた箇所および埋め込み工程（Ｄ）で形成したｐ型半導体層１６とｎ型半導体層１７の上に、例えば、ＭＯＣＶＤ法等の気相エピタキシャル成長法や液相エピタキシャル成長法等により、Ａｌ系ｐ型半導体クラッド層１８をエピタキシャル成長させる。

【0050】

エピタキシャル成長させたＡｌ系ｐ型半導体クラッド層１８の上に続けて同じ方法あるいは異なる方法でｐ型半導体クラッド層１９をエピタキシャル成長させることで、選択エッチングされた箇所にＡｌ系ｐ型半導体クラッド層１８を埋め込むようにする。ｐ型半導体クラッド層１９は、例えば、ｐ型ＩｎＰで構成することができる。クラッド層形成工程で用いるエピタキシャル成長法は、積層工程（Ａ）と同じであるが、異なる方法を用いてもよい。Ａｌ系ｐ型半導体クラッド層１８を大気に露出しないようにする観点から、Ａｌ系ｐ型半導体クラッド層１８とｐ型半導体クラッド層１９は同じ装置で続けて積層させるのが好ましい。

【0051】

（Ｇ）電極形成工程：必要に応じて、ｐ型半導体クラッド層１９の上面にｐ電極を形成し、ｎ型半導体基板１０の下面にｎ電極を形成する。

【0052】

最後に、必要に応じて、（Ａ）から（Ｇ）までの工程を経て製造された光半導体素子のｎ型半導体基板１０等を含むウエハを劈開、ダイシング等の分離方法を用いて、個々の光半導体素子に分離する。このようにして製造した埋め込みへテロ構造の光半導体素子は、電流ブロック部２２に流れる電流を阻止することで活性層１１に効率よく電流を流すことができ、Ａｌ系ｐ型半導体クラッド層１８によって活性層１１からのキャリアオーバーフローを抑止することができるとともに、製造工程中にＡｌ系半導体クラッド層１８が大気中に暴露されないので、Ａｌ系半導体クラッド層１８の酸化により光半導体素子の特性劣化が生じることがない。

【0053】

（作用・効果）
作用・効果について説明する。

【0054】

上述のように、本発明の実施形態に係る光半導体素子の製造方法は、メサ形成工程の後に、選択エッチング工程で電流ブロック部２２は残したまま半導体層群２０を活性層１１の近傍まで選択エッチングし、クラッド層形成工程にて選択エッチング箇所と電流ブロック部２２の上部を共通に覆うＡｌ系ｐ型半導体クラッド層１８を形成し、続けてＡｌ系ｐ型半導体クラッド層１８上にｐ型半導体クラッド層１９を形成するようにしている。従来のように始めの積層工程にて活性層１１上にＡｌ系ｐ型半導体クラッド層を予め積層していないので、メサ形成工程にて半導体層群２０およびｎ型半導体基板１０の一部をエッチングしてマスク層１４下にメサ部２１を形成したときに、Ａｌ系ｐ型半導体クラッド層１８が大気中に暴露されることがない。これにより、製造工程中にＡｌ系ｐ型半導体クラッド層１８の酸化により電流ブロック部２２等の結晶成長において結晶性の劣化が生じることを防止することができる。

【0055】

また、本実施形態において、半導体層群２０は、活性層１１の上に真性半導体層１２と真性半導体層１２とは組成の異なる四元混晶半導体からなる保護層１３がこの順で積層されて構成されている。このように、活性層１１上に真性半導体層１２を形成しているので、クラッド層形成工程でＡｌ系ｐ型半導体クラッド層１８を形成する際に活性層１１に不純物が拡散して活性が劣化することを防止することができる。

【0056】

保護層１３は、半導体層群２０のうち最大の層厚を有する構成であってもよい。この構成により、選択エッチング工程で除去すべき半導体層群２０の部分のうち最も厚い部分を占める保護層１３を除去することで、効率よくエッチングすることができる。

【0057】

また、本実施形態において、選択エッチング工程では、保護層１３を除去し、真性半導体層１２を維持するようにしている。例えば、真性半導体層１２とは組成の異なる保護層１３だけを全部除去し真性半導体層１２を残すようにエッチング液を適切に選択することにより、除去する層の厚みが大きい場合でも選択エッチングを確実に行うことができる。

【0058】

積層工程で積層される真性半導体層１２は、例えば１０ｎｍ以上２０ｎｍ以下程度の厚みを有する構成であってもよい。この構成により、選択エッチングにて保護層１３のみを削除し、薄層の真性半導体層１２を残すことで、半導体層群２０を活性層１１の近傍まで確実に選択エッチングすることができる。

【0059】

本実施形態において、ｎ型半導体基板１０は、ｎ型ＩｎＰを含み、Ａｌ系ｐ型半導体クラッド層１８は、ｐ型ＩｎＡｌＡｓまたはｐ型ＩｎＧａＡｌＡｓを含み、ｐ型半導体クラッド層１９は、ｐ型ＩｎＰを含んでいる。この構成により、キャリア損失を抑えるためにｐ型クラッド層の不純物のドーピング濃度を上げた場合に比べて、ＩＶＢＡ効果による光損失が増大することを防ぎつつ、ｐ型クラッド層のポテンシャル障壁を上げて、キャリアの損失を防止することができる。

【0060】

活性層１１は、図３に示す活性層３１と同様に、ｎ型半導体基板１０の側から第１の光閉込構造層３２と多重量子井戸構造層３３と第２の光閉込構造層３４とがこの順で積層された構成であってもよい。この構成により、多重量子井戸構造層３３にキャリアを、第１および第２の光閉込構造層３２、３４に光を効果的に閉じ込めることができる。

【0061】

本実施形態において、電流ブロック部２２は、ｎ型半導体基板１０およびメサ部２１の側からｐ型半導体層１６とｎ型半導体層１７とがこの順で積層された構成である。この構成により、ｐ型半導体層１６とｎ型半導体層１７とのｐｎ接合を有する埋め込みヘテロ構造により、電流ブロック部２２に流れる電流を阻止し、活性層１１に効率よく電流が流れるようにすることができる。電流ブロック部２２については高抵抗となり効率よく活性層に電流を流すことができれば、この構成に限らない。

【0062】

メサ形成工程で形成されるメサ部２１は、ｎ型半導体基板１０に平行でかつメサ部２１の両側面２１ａ、２１ｂに平行な方向である長手方向に垂直な断面で見て等脚台形であってもよい。本実施形態に係る光半導体素子の製造方法では、半導体層群２０をエッチングしてマスク層１４下にメサ部２１を形成するメサ形成工程において、半導体層群２０にＡｌ系の半導体層が含まれていないので、メサ部２１の側面２１ａ、２１ｂに凹凸が生じ難く、メサ部２１を等脚台形の断面形状に成形するのが容易である。

【0063】

上記実施形態では、半導体基板上にストライプ状、すなわち縞状に複数のマスク層１４およびメサ部２１が形成されるものとして説明したが、これに限定されず、半導体基板上にそれぞれ単一の細長い帯状のマスク層１４およびメサ部２１が形成される場合であっても本発明は適用できる。

【産業上の利用可能性】

【0064】

以上説明したように、本発明は、製造工程中にＡｌ系クラッド層が大気中に暴露されないようにし、Ａｌ系クラッド層の酸化による光半導体素子の特性劣化が生じないという効果を有し、光半導体素子の製造方法の全体に有用である。

【符号の説明】

【0065】

１０、１１０ ｎ型半導体基板
１１、３１、１１１ 活性層
１２ 真性半導体層
１３、１１３ 保護層
１４、１１４ マスク層
１５、１１５ レジスト
１６、１１６ ｐ型電流ブロック層
１７、１１７ ｎ型電流ブロック層
１８、１１８ Ａｌ系ｐ型半導体クラッド層
１９、３８、１１２、１１９ ｐ型半導体クラッド層
２０、１２０ 半導体層群
２１、１２１ メサ部
２２、１２２ 電流ブロック部
３０ ｎ型クラッド層
３２、３４ 光閉込構造層
３３ 多重量子井戸構造層
３５ ｐ－ＩｎＰ層
３６ ｐ^＋－ＩｎＰ層（キャリアブロック層）
３７ ｐ^－－ＩｎＰ層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】