特開 2024-90645 理想ダイオード用の半導体装置及び理想ダイオード装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024090645

(43)【公開日】2024-07-04

(54)【発明の名称】理想ダイオード用の半導体装置及び理想ダイオード装置

(51)【国際特許分類】

   H03K 17/687 20060101AFI20240627BHJP

【ＦＩ】

H03K17/687 A

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2022206670

(22)【出願日】2022-12-23

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】和智 貴嗣

【テーマコード（参考）】

5J055

【Ｆターム（参考）】

5J055AX21

5J055AX39

5J055AX64

5J055CX07

5J055DX09

5J055DX12

5J055EX02

5J055EY01

5J055EY03

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5J055EY21

5J055EZ09

5J055EZ15

5J055FX05

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5J055FX19

5J055FX20

5J055GX01

5J055GX02

5J055GX05

5J055GX07

(57)【要約】

【課題】理想ダイオード装置において、負電圧の入力に対し適正に対応する。
【解決手段】入力電圧（Ｖｉｎ）が加わる入力端子（ＴＭ１）と、出力電圧（Ｖｏｕｔ）が加わる出力端子（ＴＭ２）と、基準電位（ＧＮＤ）が加わる基準電位端子（ＴＭ３）と、入力電圧及び出力電圧に基づき入力端子及び出力端子間に設けられた出力トランジスタのゲート電位を制御する制御回路（２０）を備える。制御回路は半導体基板上の半導体集積回路により形成される。基板電位調整回路（３０）は、入力電圧の電位が基準電位よりも高い第１状態において半導体基板の電位（ＳＵＢ）を基準電位に設定し、入力電圧の電位が基準電位よりも低い第２状態において半導体基板の電位を入力電圧に応じて基準電位より低下させる。
【選択図】図１

【特許請求の範囲】

【請求項1】

入力電圧が加わるよう構成された入力端子と、
出力電圧が加わるよう構成された出力端子と、
基準電位が加わるよう構成された基準電位端子と、
前記入力電圧及び前記出力電圧に基づき、前記入力端子及び前記出力端子間に設けられた出力トランジスタのゲート電位を制御するよう構成された制御回路と、
基板電位調整回路と、を備え、
前記制御回路は、半導体基板上の半導体集積回路により形成され、
前記基板電位調整回路は、前記入力電圧の電位が前記基準電位よりも高い第１状態において、前記半導体基板の電位を前記基準電位に設定し、前記入力電圧の電位が前記基準電位よりも低い第２状態において、前記半導体基板の電位を前記入力電圧に応じて前記基準電位より低下させる
、理想ダイオード用の半導体装置。

【請求項2】

前記基板電位調整回路は、前記基準電位を有する第１ノードと前記半導体基板の電位を有する第２ノードとの間に設けられたスイッチング素子を有し、前記第１状態において前記スイッチング素子をオンとすることで前記半導体基板の電位を前記基準電位に設定し、前記第２状態において前記スイッチング素子をオフとし且つ前記半導体基板の電位を前記入力電圧に連動させる
、請求項１に記載の理想ダイオード用の半導体装置。

【請求項3】

前記基板電位調整回路は、前記第１ノード及び前記第２ノード間に設けられた抵抗と、前記第２ノード及び前記入力電圧の電位を有する第３ノードに接続され且つ前記第２ノードから前記第３ノードに向かう順方向を持つ整流素子と、を有し、
前記第２状態において前記半導体基板の電位は前記入力電圧の電位よりも前記整流素子の順方向電圧だけ高い
、請求項２に記載の理想ダイオード用の半導体装置。

【請求項4】

前記第１状態では、前記入力電圧が前記基準電位から見て所定の下限電圧以上高い
、請求項１～３の何れかに記載の半導体装置。

【請求項5】

前記第２状態では、前記入力電圧が前記基準電位から見て規定電圧以上低い
、請求項１～３の何れかに記載の理想ダイオード用の半導体装置。

【請求項6】

前記制御回路は、前記入力電圧が前記出力電圧より高いとき、前記ゲート電位の制御を通じて前記出力トランジスタを導通させることで前記入力電圧に応じた前記出力電圧を発生させ、前記入力電圧が前記出力電圧より低いとき、前記ゲート電位の制御を通じて前記出力トランジスタをオフにする
、請求項１～３の何れかに記載の理想ダイオード用の半導体装置。

【請求項7】

前記制御回路は、前記入力電圧が前記出力電圧より高いとき、前記入力電圧及び前記出力電圧間の差が所定電圧に保たれるよう前記ゲート電位を制御する
、請求項６に記載の理想ダイオード用の半導体装置。

【請求項8】

請求項１～３の何れかに記載の理想ダイオード用の半導体装置と、
前記出力トランジスタと、を備えた
、理想ダイオード装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、理想ダイオード用の半導体装置及び理想ダイオード装置
に関する。

【背景技術】

【0002】

理想ダイオード装置が実用化されている。理想ダイオード装置では、入力電圧及び出力電圧に基づき出力トランジスタのゲート電位を制御することにより低損失で整流機能を実現する。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】国際公開第２０１９／００３４２１号

【発明の概要】

【発明が解決しようとする課題】

【0004】

制御回路を含む装置に対して０Ｖのグランド電位が与えられ、入力電圧は基本的に正の極性を持つ。しかしながら、バッテリの逆接続時などにおいて負の入力電圧が発生することもある。負電圧の入力に対して適正に対応することが求められる。

【0005】

本開示は、負電圧の入力に対して適正に対応することが可能な理想ダイオード用の半導体装置及び理想ダイオード装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

本開示に係る理想ダイオード用の半導体装置は、入力電圧が加わるよう構成された入力端子と、出力電圧が加わるよう構成された出力端子と、基準電位が加わるよう構成された基準電位端子と、前記入力電圧及び前記出力電圧に基づき、前記入力端子及び前記出力端子間に設けられた出力トランジスタのゲート電位を制御するよう構成された制御回路と、基板電位調整回路と、を備え、前記制御回路は、半導体基板上の半導体集積回路により形成され、前記基板電位調整回路は、前記入力電圧の電位が前記基準電位よりも高い第１状態において、前記半導体基板の電位を前記基準電位に設定し、前記入力電圧の電位が前記基準電位よりも低い第２状態において、前記半導体基板の電位を前記入力電圧に応じて前記基準電位より低下させる。

【発明の効果】

【0007】

本開示によれば、負電圧の入力に対して適正に対応することが可能な理想ダイオード用の半導体装置及び理想ダイオード装置を提供することが可能となる。

【図面の簡単な説明】

【0008】

【図1】図１は、本開示の実施形態に係る理想ダイオード装置の構成図である。

【図2】図２は、本開示の実施形態に係る制御装置の外観斜視図である。

【図3】図３は、本開示の実施形態に係り、制御装置に設けられる半導体チップの概略構成図である。

【図4】図４は、本開示の実施形態に係り、負のパルス状電圧が印加されたときにおける入力電圧等の波形を示す図である。

【図5】図５は、本開示の実施形態に属する第１実施例に係り、基板電位調整回路の構成図である。

【図6】図６は、本開示の実施形態に属する第１実施例に係り、プラス入力状態における基板電位調整回路の動作説明図である。

【図7】図７は、本開示の実施形態に属する第１実施例に係り、マイナス入力状態における基板電位調整回路の動作説明図である。

【図8】図８は、本開示の実施形態に属する第１実施例に係り、負パルス印加試験を行ったときの入力電圧及び基板電位の波形図である。

【発明を実施するための形態】

【0009】

以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、機能部、回路、素子又は部品等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、機能部、回路、素子又は部品等の名称を省略又は略記することがある。

【0010】

まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する基準導電部を指す。基準導電部は金属等の導体を用いて形成されて良い。本開示の実施形態において、特に基準を設けずに示される電圧はグランドから見た電位を表す。

【0011】

ＭＯＳＦＥＴを含むＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通している状態を指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通となっている状態（遮断状態）を指す。ＦＥＴに分類されないトランジスタについても同様である。ＭＯＳＦＥＴは、特に記述無き限り、エンハンスメント型のＭＯＳＦＥＴであると解される。ＭＯＳＦＥＴは“metal-oxide-semiconductor field-effect transistor”の略称である。また、特に記述なき限り、任意のＭＯＳＦＥＴにおいて、バックゲートはソースに短絡されていると考えて良い。以下、任意のトランジスタについて、オン状態、オフ状態を、単に、オン、オフと表現することもある。

【0012】

任意の回路素子、配線、ノードなど、回路を形成する複数の部位間についての接続とは、特に記述なき限り、電気的な接続を指すと解して良い。

【0013】

対比されるべき任意の２つの電圧Ｖ１及びＶ２について、“Ｖ１＞Ｖ２”は電圧Ｖ１が電圧Ｖ２よりも高いことを表し、“Ｖ１＜Ｖ２”は電圧Ｖ１が電圧Ｖ２よりも低いことを表す。電圧以外の物理量を含む他の式についても同様である。

【0014】

図１に本実施形態に係る理想ダイオード装置１の構成を示す。理想ダイオード装置１は、いわゆる理想ダイオードを実現する装置である。理想ダイオード装置１は出力トランジスタＭ１及び制御装置１０を備える。出力トランジスタＭ１はＮチャネル型のＭＯＳＦＥＴである。図１に示されるダイオードＤ１は出力トランジスタＭ１に付加される寄生ダイオードである。寄生ダイオードＤ１は、出力トランジスタＭ１のソースからドレインに向かう向きに順方向を有する。

【0015】

制御装置１０は、理想ダイオードを実現するための制御装置（理想ダイオード用の制御装置）である。出力トランジスタＭ１のゲート電位が制御装置１０によって制御されることで出力トランジスタＭ１が実質的に理想ダイオードとして機能する。

【0016】

図２は制御装置１０の外観斜視図である。図３は制御装置１０に設けられる半導体チップ４０の概略構成図である。半導体チップ４０は、半導体基板４１と、半導体基板４１上に形成された半導体集積回路４２を有する。制御装置１０は、半導体チップ４０と、半導体チップ４０を収容する筐体と、筐体から制御装置１０の外部に対して露出する複数の外部端子と、を備えた半導体装置（理想ダイオード用の半導体装置）である。半導体チップ４０を樹脂にて構成された筐体内に封入することで制御装置１０が形成される。尚、図２に示される制御装置１０の外部端子の数及び制御装置１０の筐体の種類は例示に過ぎず、それらを任意に設計可能である。図１には、制御装置１０に設けられる複数の外部端子の内、４つの外部端子である端子ＴＭ１～ＴＭ４が示される。これら以外の外部端子も制御装置１０に設けられ得る。半導体基板４１が有する電位を基板電位と称し、記号“ＳＵＢ”にて参照する。

【0017】

端子ＴＭ１は入力端子である。端子ＴＭ１は入力配線ＷＲｉｎに接続される。入力配線ＷＲｉｎに入力電圧Ｖｉｎが加わり、従って端子ＴＭ１に入力電圧Ｖｉｎが加わる。

【0018】

端子ＴＭ２は出力端子（出力電圧印加端子）である。端子ＴＭ２は出力配線ＷＲｏｕｔに接続される。出力配線ＷＲｏｕｔに出力電圧Ｖｏｕｔが加わり、従って端子ＴＭ２に出力電圧Ｖｏｕｔが加わる。

【0019】

端子ＴＭ３はグランド端子である。端子ＴＭ３は０Ｖの基準電位を有するグランドに接続される。以下、０Ｖの基準電位をグランド電位と称し、記号“ＧＮＤ”にて参照する。尚、図１には出力電圧Ｖｏｕｔを受ける負荷ＬＤも示される。負荷ＬＤはグランド電位ＧＮＤを基準に出力電圧Ｖｏｕｔに基づき駆動する。入力電圧Ｖｉｎは原則として正の電圧を有し、基本的には正の直流電圧である（例外については後述）。以下では、特に記述無き限り、入力電圧Ｖｉｎが後述の動作下限電圧ＶＬより高いものとする（ＶＬ＞０）。

【0020】

端子ＴＭ４はゲート接続端子である。端子ＴＭ４は出力トランジスタＭ１のゲートに接続される。出力トランジスタＭ１のソースは入力配線ＷＲｉｎに接続され、入力配線ＷＲｉｎを通じて端子ＴＭ１に接続される。故に、出力トランジスタＭ１のソースには入力電圧Ｖｉｎが加わる。出力トランジスタＭ１のドレインは出力配線ＷＲｏｕｔに接続され、出力配線ＷＲｏｕｔを通じて端子ＴＭ２に接続される。故に、出力トランジスタＭ１のドレインには出力電圧Ｖｏｕｔが加わる。

【0021】

尚、端子ＴＭ２は出力トランジスタＭ１のドレインに接続されるため、端子ＴＭ２をドレイン接続端子と称することもできる。端子ＴＭ１とは別に、出力トランジスタＭ１のソースに接続されるソース接続端子（不図示）を、外部端子の１つとして制御装置１０に設けておいても良い。

【0022】

制御装置１０は制御回路２０及び基板電位調整回路３０を備える。制御回路２０は端子ＴＭ１、ＴＭ２及びＴＭ４に接続される。制御回路２０は、端子ＴＭ１の電圧（即ち入力電圧Ｖｉｎ）及び端子ＴＭ２の電圧（即ち出力電圧Ｖｏｕｔ）に基づき、端子ＴＭ４を通じて出力トランジスタＭ１のゲート電位を制御する。

【0023】

制御回路２０は半導体集積回路４２内に設けられる回路であり、半導体集積回路４２内において基板電位ＳＵＢを有する配線に接続される。制御回路２０はアンプ２１、電圧発生回路２２、昇圧回路２３及びコンデンサ２４を備える。

【0024】

昇圧回路２３は端子ＴＭ１に接続され、入力電圧Ｖｉｎを受ける。昇圧回路２３は入力電圧Ｖｉｎを昇圧することで入力電圧Ｖｉｎより高いブート電圧Ｖｂｔを生成する。昇圧回路２３は例えばチャージポンプ回路により構成される。ブート電圧Ｖｂｔと入力電圧Ｖｉｎとの電位差は出力トランジスタＭ１のゲート閾電圧よりも高い。ブート電圧Ｖｂｔが加わる配線と端子ＴＭ１との間にコンデンサ２４が設けられる。図１ではコンデンサ２４が制御装置１０に内蔵されているが、コンデンサ２４は制御装置１０に外付け接続されていても良い。

【0025】

電圧発生回路２２はアンプ２１の反転入力端子と端子ＴＭ２との間に接続される。電圧発生回路２２は、ブート電圧Ｖｂｔ又は入力電圧Ｖｉｎに基づき所定の電圧ΔＶを発生させる。電圧ΔＶは所定の正の直流電圧値（例えば数ｍＶ～数１０ｍＶ）を有する。電圧発生回路２２は電圧（Ｖｏｕｔ＋ΔＶ）をアンプ２１の反転入力端子に供給する。電圧（Ｖｏｕｔ＋ΔＶ）は出力電圧Ｖｏｕｔよりも電圧ΔＶだけ高い電圧を表す。

【0026】

アンプ２１は、非反転入力端子、反転入力端子及び出力端子を有する。上述したように、アンプ２１の反転入力端子には電圧（Ｖｏｕｔ＋ΔＶ）が供給される。アンプ２１の非反転入力端子は端子ＴＭ１に接続される。従って、アンプ２１の非反転入力端子には入力電圧Ｖｉｎが供給される。アンプ２１の出力端子は端子ＴＭ４に接続され、従って端子ＴＭ４を通じて出力トランジスタＭ１のゲートに接続される。

【0027】

アンプ２１は入力電圧Ｖｉｎと電圧（Ｖｏｕｔ＋ΔＶ）とを比較し、比較結果に基づき自身の出力端子と出力トランジスタＭ１のゲートとの間で電流を入出力することにより出力トランジスタＭ１のゲート電位を制御する。アンプ２１はトランスコンダクタンスアンプであって良い。アンプ２１は、“Ｖｉｎ＞Ｖｏｕｔ＋ΔＶ”であるときには出力トランジスタＭ１のゲート電位が上昇するように、且つ、“Ｖｉｎ＜Ｖｏｕｔ＋ΔＶ”であるときには出力トランジスタＭ１のゲート電位が低下するように、出力トランジスタＭ１のゲート電位を制御する。負荷ＬＤが一定電力を消費しているとの前提の下、出力トランジスタＭ１のゲート電位の上昇は出力電圧Ｖｏｕｔの上昇をもたらし、出力トランジスタＭ１のゲート電位の低下は出力電圧Ｖｏｕｔの低下をもたらす。このため、アンプ２１により入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔ間の差が所定の電圧ΔＶに保たれることになる。

【0028】

つまり、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔより高いとき（詳細には出力電圧Ｖｏｕｔより電圧ΔＶ以上高い電圧が入力電圧Ｖｉｎとして端子ＴＭ１に加わったとき）、アンプ２１は、出力トランジスタＭ１のゲート電位の制御を通じて出力トランジスタＭ１のドレイン及びソース間を導通させることで入力電圧Ｖｉｎに応じた出力電圧Ｖｏｕｔを発生させる。このとき、アンプ２１は、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔ間の差が所定の電圧ΔＶに保たれるよう、出力トランジスタＭ１のゲート電位を制御する。これにより、入力電圧Ｖｉｎに基づく電流を低損失で負荷ＬＤに供給することができる。

【0029】

一方、アンプ２１は、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔより低いときには、出力トランジスタＭ１のゲート電位の制御を通じて出力トランジスタＭ１をオフ状態とする。これにより、出力配線ＷＲｏｕｔから入力配線ＷＲｉｎへ向かう電流（いわゆる逆流電流）を抑止できる。

【0030】

アンプ２１には、正側の電源電圧としてブート電圧Ｖｂｔが供給され、負側の電源電圧として入力電圧Ｖｉｎが供給される。これらの電源電圧に基づき、アンプ２１は出力トランジスタＭ１のゲート電位を入力電圧Ｖｉｎからブート電圧Ｖｂｔまでの範囲内で制御できる。出力トランジスタＭ１のゲート電位を入力電圧Ｖｉｎの電位又はそれに近い電位に制御すれば出力トランジスタＭ１はオフとなる、即ち出力トランジスタＭ１のドレイン及びソース間は遮断される。出力トランジスタＭ１のゲート電位をブート電圧Ｖｂｔの電位又はそれに近い電位に制御すれば出力トランジスタＭ１はオンとなる、即ち出力トランジスタＭ１のドレイン及びソース間は導通する。

【0031】

尚、出力トランジスタＭ１に流れる電流の値を所定の過電流閾値以下に制限する過電流リミッタ機能が制御回路２０に設けられていて良い。過電流リミッタ機能に係る制御回路２０は、出力トランジスタＭ１に流れる電流の値を検出し、検出値が過電流閾値を超えることが無いよう、出力トランジスタＭ１のゲート電位を制御する。

【0032】

制御装置１０の仕様において入力電圧Ｖｉｎの範囲が定められている。仕様にて定められた入力電圧Ｖｉｎの範囲は動作下限電圧ＶＬから動作上限電圧ＶＨまでの範囲である。動作下限電圧ＶＬは正の所定電圧（例えば１Ｖ）であり、動作上限電圧ＶＨは動作下限電圧ＶＬより高い。制御装置１０は“ＶＬ≦Ｖｉｎ≦ＶＨ”を満たす入力電圧Ｖｉｎが供給されたときに正常動作し、アンプ２１、電圧発生回路２２及び昇圧回路２３に関して上述した動作は正常動作に属する。但し、“ＶＬ≦Ｖｉｎ≦ＶＨ”が不成立であっても、入力電圧Ｖｉｎによっては正常動作が実現され得る。

【0033】

入力電圧Ｖｉｎは理想ダイオード装置１の外部に設けられた電圧源（不図示）から供給される。理想ダイオード装置１及び負荷ＬＤは自動車等の車両に搭載されて良く、この場合、当該電圧源は車両に設けられたバッテリであり得る。車載用のＥＣＵ（Electronic Control Unit）に関し、ＩＳＯ７６３７の規定に沿ってＥＣＵ機器からバッテリへの逆流を防止するため、ＴＶＳ（Transient Voltage Suppressor）などの逆流防止回路が設けられることが一般的である。但し、逆流防止回路で生じる電圧ドロップは損失の増大要因となる。理想ダイオードの導入により損失軽減が図られる。

【0034】

上述の制御回路２０及び出力トランジスタＭ１にて理想ダイオードを実現できる。ここで、本実施形態に係る制御装置１０とは異なる構成である仮想構成について考察する。仮想構成に係る理想ダイオードは制御回路２０及び出力トランジスタＭ１を備えるが、基板電位ＳＵＢがグランド電位ＧＮＤに固定されている。複数のＭＯＳＦＥＴを含む多数の回路素子が半導体基板４１上に集積化されることで制御回路２０が構成され、制御回路２０には本来の動作とは関係のない寄生ダイオード及び寄生トランジスタが多数存在する。制御回路２０は基本的に基板電位ＳＵＢが制御回路２０内の最低電位となることを前提に設計及び集積化されており、入力電圧Ｖｉｎの電位が基板電位ＳＵＢ以上であれば寄生ダイオード及び寄生トランジスタが動作することは無い。

【0035】

仮想構成において負の入力電圧Ｖｉｎが加わる場合を考える。仮想構成において入力電圧Ｖｉｎが基板電位ＳＵＢよりも低くなると、それらの電位差にもよるが、制御回路２０内の寄生ダイオード及び寄生トランジスタが動作する。寄生ダイオード及び寄生トランジスタの動作は、制御回路２０の構成上、発生してはならない動作であり、寄生ダイオード及び寄生トランジスタの動作によって制御回路２０の構造に不可逆的な悪影響が生じ得る。

【0036】

他方、車載機器に対する規定において各電子機器及び各電子部品に負の入力電圧に対する耐性が要求される。車載機器に対する規定の充足又は不充足は負パルス印加試験にて評価される。負パルス印加試験では、入力配線ＷＲｉｎに負のパルス状電圧が印加される。入力配線ＷＲｉｎにおける電圧が０Ｖよりも十分に高い状態を起点に、入力配線ＷＲｉｎに対して負のパルス状電圧が印加されたときの入力電圧Ｖｉｎ及びブート電圧Ｖｂｔの波形を、図４に示す。入力配線ＷＲｉｎに接続されるクランプ回路（不図示）の機能により、負のパルス状電圧が印加されたときにおける入力電圧Ｖｉｎの最低電位を、クランプ電圧Ｖｃｌｐに制限することができる（“Ｖｃｌｐ＜０”）。しかしながら、クランプ電圧Ｖｃｌｐの分、入力電圧Ｖｉｎの電位がグランド電位ＧＮＤよりも低くなるため、仮想構成では寄生ダイオード及び寄生トランジスタの動作による影響が懸念される。尚、負のパルス状電圧の印加中においても、コンデンサ２４の蓄積電荷に基づき、ブート電圧Ｖｂｔは入力電圧Ｖｉｎよりも高く維持されることが見込まれる。

【0037】

制御回路１０には負の入力電圧Ｖｉｎに対応するために基板電位調整回路３０が設けられる。基板電位調整回路３０は端子ＴＭ１及びＴＭ３に接続されると共に半導体基板４１に接続される。このため、基板電位調整回路３０には、入力電圧Ｖｉｎの電位と、グランド電位ＧＮＤと、基板電位ＳＵＢと、が加わる。

【0038】

入力電圧Ｖｉｎの電位がグランド電位ＧＮＤよりも高い状態（以下、プラス入力状態と称する）において、基板電位調整回路３０は基板電位ＳＵＢをグランド電位ＧＮＤに設定する。一方、入力電圧Ｖｉｎの電位がグランド電位ＧＮＤよりも低い状態（以下、マイナス入力状態と称する）において、基板電位調整回路３０は基板電位ＳＵＢを入力電圧Ｖｉｎに応じてグランド電位ＧＮＤよりも低下させる。

【0039】

これにより、負電圧の入力に対して適正に対応することが可能となる。具体的には、負の入力電圧Ｖｉｎが印加されたとしても、制御回路２０内の寄生ダイオード及び寄生トランジスタが動作することが抑制され、制御回路２０の構造に不可逆的な悪影響が生じるといったことが回避される。

【0040】

以下、複数の実施例の中で、理想ダイオード装置１に関わる具体的な構成例及び変形技術等を説明する。本実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の各実施例に適用される。各実施例において、上述の事項と矛盾する事項がある場合には、各実施例での記載が優先されて良い。また矛盾無き限り、以下に示す複数の実施例の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。

【0041】

＜＜第１実施例＞＞
第１実施例を説明する。図５に第１実施例に係る基板電位調整回路３０の構成を示す。図５の基板電位調整回路３０は、スイッチング素子としてのトランジスタ３１と、整流素子としてのダイオード３２と、抵抗３３～３５と、を備える。トランジスタ３１はＮチャネル型のＭＯＳＦＥＴである。

【0042】

図５に示されるノードＮＤ３は端子ＴＭ１（図１参照）に接続される。故にノードＮＤ３は入力電圧Ｖｉｎの電位を有する。抵抗３４の第１端はノードＮＤ３に接続され、抵抗３４の第２端は抵抗３５の第１端に接続されると共にトランジスタ３１のゲートに接続される。抵抗３５の第２端はグランドに接続される。即ち、抵抗３５の第２端は端子ＴＭ３（図１参照）に接続され、故に抵抗３５の第２端はグランド電位ＧＮＤを有する。抵抗３４及び３５により入力電圧Ｖｉｎの分圧が得られ、得られた分圧がトランジスタ３１のゲートに加わる。

【0043】

トランジスタ３１のドレイン及び抵抗３３の第１端はノードＮＤ１に接続される。ノードＮＤ１はグランドに接続され、グランド電位ＧＮＤを有する。即ち、トランジスタ３１のドレイン及び抵抗３３の第１端は端子ＴＭ３（図１参照）に接続され、故にトランジスタ３１のドレイン及び抵抗３３の第１端にはグランド電位ＧＮＤが加わる。

【0044】

トランジスタ３１のソース及び抵抗３３の第２端はノードＮＤ２に接続される。ノードＮＤ２は半導体基板４１（図３参照）に接続される。従って、ノードＮＤ２は基板電位ＳＵＢを有する。

【0045】

ダイオード３２のアノードはノードＮＤ２に接続される。ダイオード３２のカソードはノードＮＤ３に接続される。短絡されたゲート及びソースを有するＭＯＳＦＥＴの寄生ダイオードにてダイオード３２を形成しても良い。

【0046】

図６を参照し、入力電圧Ｖｉｎが正の電圧Ｖｐであるときの基板電位調整回路３０の動作を説明する。電圧Ｖｐは上述の動作下限電圧ＶＬ以上である。即ち、電圧Ｖｐはグランド電位ＧＮＤから見て動作下限電圧ＶＬ以上高い。“Ｖｉｎ＝Ｖｐ”である状態は上述のプラス入力状態に属する。

【0047】

“Ｖｉｎ＝Ｖｐ”であるとき、トランジスタ３１のゲート及びソース間電圧（ソース電位から見たゲート電位）がトランジスタ３１のゲート閾電圧以上となり、トランジスタ３１がオン状態となる。このため、“Ｖｉｎ＝Ｖｐ”であるときには、基板電位ＳＵＢはグランド電位ＧＮＤと同じとなる。

【0048】

図７を参照し、入力電圧Ｖｉｎが負の電圧Ｖｍであるときの基板電位調整回路３０の動作を説明する。ここで、電圧Ｖｍはグランド電位ＧＮＤから見て規定電圧以上低い。規定電圧はダイオード３２の順方向電圧より大きい正の所定電圧値（例えば１．０Ｖ）を持つ。従って、電圧Ｖｍの大きさはダイオード３２の順方向電圧Ｖｆより大きい。“Ｖｉｎ＝Ｖｍ”である状態は上述のマイナス入力状態に属する。

【0049】

“Ｖｉｎ＝Ｖｍ”であるとき、トランジスタ３１のゲート電位が負になることでトランジスタ３１がオフ状態となる。“Ｖｉｎ＝Ｖｍ”であるとき、グランドから抵抗３３及びダイオード３２を介しノードＮＤ３に向けて電流が流れ、結果、基板電位ＳＵＢは入力電圧Ｖｉｎよりダイオード３２の順方向電圧Ｖｆだけ高い電位となる。つまり、マイナス入力状態においては、トランジスタ３１がオフとされた上で基板電位ＳＵＢが入力電圧Ｖｉｎに連動し、入力電圧Ｖｉｎの低下につれて基板電位ＳＵＢも低下することになる。

【0050】

図８に、第１実施例に係る理想ダイオード装置１に対して上述の負パルス印加試験を行ったときの入力電圧Ｖｉｎ及び基板電位ＳＵＢの波形を示す。但し、両者の波形を区別して図示するために、図８では両者の波形を左右方向に若干ずらして示している。プラス入力状態では基板電位ＳＵＢが０Ｖのグランド電位ＧＮＤと一致するが、マイナス入力状態において基板電位ＳＵＢが入力電圧Ｖｉｎに追従して負の電位を持つことが分かる。

【0051】

＜＜第２実施例＞＞
第２実施例を説明する。出力トランジスタＭ１が制御装置１０の外部に設けられる構成を上述したが、出力トランジスタＭ１を制御装置１０に内蔵させても良い。出力トランジスタＭ１が制御装置１０に内蔵される場合、制御装置１０が単体で理想ダイオード装置として機能する。また、出力トランジスタＭ１が制御装置１０に内蔵される場合、端子ＴＭ４は制御装置１０内に設けられる内部端子であると解される。

【0052】

＜＜第３実施例＞＞
第３実施例を説明する。

【0053】

上述されたＦＥＴ（電界効果トランジスタ）のチャネルの種類は例示である。上述の主旨を損なわない形で、任意のＦＥＴのチャネルの種類はＰチャネル型及びＮチャネル型間で変更され得る。

【0054】

従って例えば、出力トランジスタＭ１をＰチャネル型のＭＯＳＦＥＴにて構成しても良い。出力トランジスタＭ１をＰチャネル型のＭＯＳＦＥＴにて構成する場合、アンプ２１は、“Ｖｉｎ＞Ｖｏｕｔ＋ΔＶ”であるときには出力トランジスタＭ１のゲート電位が低下するように、且つ、“Ｖｉｎ＜Ｖｏｕｔ＋ΔＶ”であるときには出力トランジスタＭ１のゲート電位が上昇するように、出力トランジスタＭ１のゲート電位を制御すれば良い。また、出力トランジスタＭ１をＰチャネル型のＭＯＳＦＥＴにて構成する場合、昇圧回路２３及びコンデンサ２４は不要である。

【0055】

車載機器に対する規定を例に挙げて負の入力電圧Ｖｉｎへの対応の必要性を上述したが、本実施形態に係る理想ダイオード装置１及び制御装置１０は、車載用途に限らず、任意の用途に適用可能である。

【0056】

不都合が生じない限り、上述の任意のトランジスタは、任意の種類のトランジスタであって良い。例えば、ＭＯＳＦＥＴとして上述された任意のトランジスタを、不都合が生じない限り、接合型ＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第１電極、第２電極及び制御電極を有する。ＦＥＴにおいては、第１及び第２電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。ＩＧＢＴにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。ＩＧＢＴに属さないバイポーラトランジスタにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。

【0057】

本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。

【0058】

＜＜付記＞＞
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。

【0059】

本開示の一側面に係る理想ダイオード用の半導体装置（１０）は、入力電圧（Ｖｉｎ）が加わるよう構成された入力端子（ＴＭ１）と、出力電圧（Ｖｏｕｔ）が加わるよう構成された出力端子（ＴＭ２）と、基準電位（ＧＮＤ）が加わるよう構成された基準電位端子（ＴＭ３）と、前記入力電圧及び前記出力電圧に基づき、前記入力端子及び前記出力端子間に設けられた出力トランジスタ（Ｍ１）のゲート電位を制御するよう構成された制御回路（２０）と、基板電位調整回路（３０）と、を備え、前記制御回路は、半導体基板（４１）上の半導体集積回路（４２）により形成され、前記基板電位調整回路は、前記入力電圧の電位が前記基準電位よりも高い第１状態（プラス入力状態）において、前記半導体基板の電位（ＳＵＢ）を前記基準電位に設定し、前記入力電圧の電位が前記基準電位よりも低い第２状態（マイナス入力状態）において、前記半導体基板の電位を前記入力電圧に応じて前記基準電位より低下させる構成（第１の構成）である。

【0060】

これにより負電圧の入力に対して適正に対応することが可能となる。具体的には、基準電位から見て負の入力電圧が供給されたとしても、制御回路内の寄生ダイオード及び寄生トランジスタが動作することが抑制される。結果、それらの動作に基づく望ましくない影響が抑止される。

【0061】

上記第１の構成に係る理想ダイオード用の半導体装置において、前記基板電位調整回路は、前記基準電位を有する第１ノード（ＮＤ１）と前記半導体基板の電位を有する第２ノード（ＮＤ２）との間に設けられたスイッチング素子（３１）を有し、前記第１状態において前記スイッチング素子をオンとすることで前記半導体基板の電位を前記基準電位に設定し、前記第２状態において前記スイッチング素子をオフとし且つ前記半導体基板の電位を前記入力電圧に連動させる構成（第２の構成）であっても良い。

【0062】

上記第２の構成に係る理想ダイオード用の半導体装置において、前記基板電位調整回路は、前記第１ノード及び前記第２ノード間に設けられた抵抗（３３）と、前記第２ノード及び前記入力電圧の電位を有する第３ノード（ＮＤ３）に接続され且つ前記第２ノードから前記第３ノードに向かう順方向を持つ整流素子（３２）と、を有し、前記第２状態において前記半導体基板の電位は前記入力電圧の電位よりも前記整流素子の順方向電圧だけ高い構成（第３の構成）であっても良い。

【0063】

これにより、簡素な構成にて、基板電位調整回路における所望の機能を実現できる。

【0064】

上記第１～第３の構成の何れかに係る理想ダイオード用の半導体装置において、前記第１状態では、前記入力電圧が前記基準電位から見て所定の下限電圧（ＶＬ）以上高い構成（第４の構成）であっても良い。

【0065】

上記第１～第４の構成の何れかに係る理想ダイオード用の半導体装置において、前記第２状態では、前記入力電圧が前記基準電位から見て規定電圧以上低い構成（第５の構成）であっても良い。

【0066】

上記第１～第５の構成の何れかに係る理想ダイオード用の半導体装置において、前記制御回路は、前記入力電圧が前記出力電圧より高いとき、前記ゲート電位の制御を通じて前記出力トランジスタを導通させることで前記入力電圧に応じた前記出力電圧を発生させ、前記入力電圧が前記出力電圧より低いとき、前記ゲート電位の制御を通じて前記出力トランジスタをオフにする構成（第６の構成）であっても良い。

【0067】

上記第６の構成に係る理想ダイオード用の半導体装置において、前記制御回路は、前記入力電圧が前記出力電圧より高いとき、前記入力電圧及び前記出力電圧間の差が所定電圧（ΔＶ）に保たれるよう前記ゲート電位を制御する構成（第７の構成）であっても良い。

【0068】

本開示の一側面に係る理想ダイオード装置は、上記第１～第７の構成の何れかに係る理想ダイオード用の半導体装置と、前記出力トランジスタと、を備えた構成（第８の構成）である。

【符号の説明】

【0069】

１ 理想ダイオード装置
１０ 制御装置
２０ 制御回路
２１ アンプ
２２ 電圧発生回路
２３ 昇圧回路
２４ コンデンサ
３０ 基板電位調整回路
３１ トランジスタ
３２ ダイオード
３３～３５ 抵抗
４０ 半導体チップ
４１ 半導体基板
４２ 半導体集積回路
Ｍ１ 出力トランジスタ
Ｄ１ 寄生ダイオード
ＴＭ１～ＴＭ４ 端子
Ｖｉｎ 入力電圧
Ｖｏｕｔ 出力電圧
ＷＲｉｎ 入力配線
ＷＲｏｕｔ 出力配線
ＬＤ 負荷
ＧＮＤ グランド電位
ＳＵＢ 基板電位
ＮＤ１～ＮＤ３ ノード

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】