特開 2024-90653 半導体装置および半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024090653

(43)【公開日】2024-07-04

(54)【発明の名称】半導体装置および半導体装置の製造方法

(51)【国際特許分類】

   H01L 29/872 20060101AFI20240627BHJP

   H01L 29/47 20060101ALI20240627BHJP

   H01L 29/41 20060101ALI20240627BHJP

【ＦＩ】

H01L29/86 301F

H01L29/86 301D

H01L29/48 F

H01L29/48 D

H01L29/44 S

H01L29/48 M

H01L29/86 301M

【審査請求】未請求

【請求項の数】18

【出願形態】ＯＬ

(21)【出願番号】P 2022206685

(22)【出願日】2022-12-23

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110002310

【氏名又は名称】弁理士法人あい特許事務所

(72)【発明者】

【氏名】佐川 啓

(72)【発明者】

【氏名】岡本 國美

【テーマコード（参考）】

4M104

【Ｆターム（参考）】

4M104AA01

4M104AA10

4M104BB05

4M104BB14

4M104BB36

4M104CC01

4M104CC03

4M104DD24

4M104DD37

4M104EE02

4M104EE15

4M104EE17

4M104FF02

4M104FF22

4M104FF27

4M104GG03

4M104GG18

4M104HH16

(57)【要約】

【課題】ドリフト層として酸化ガリウム系半導体を有し、安価でかつオン抵抗を低減できる半導体装置を提供する。
【解決手段】半導体装置１は、第１主面（３ａ）とその反対側の第２主面（３ｂ）とを有するＳｉ基板（３）と、第１主面上に配置され、酸化ガリウム系半導体層からなり、ｎ型不純物がドープされた第１ドリフト層（４１）と、第１ドリフト層におけるＳｉ基板側とは反対側の表面に形成され、酸化ガリウム系半導体層からなり、ｎ型不純物がドープされ、第１ドリフト層よりも低いｎ型不純物濃度を有する第２ドリフト層（４２）と、第２主面（３ｂ）から第１主面（３ａ）に向かって掘り下げられることによって形成され、第１ドリフト層に達する単一の平面視円形のトレンチ（５）とを含み、第１ドリフト層のｎ型不純物濃度が、１×１０^１７．６ｃｍ^－３以上である。
【選択図】図２

【特許請求の範囲】

【請求項1】

第１主面とその反対側の第２主面とを有するＳｉ基板と、
前記第１主面上に配置され、酸化ガリウム系半導体層からなり、ｎ型不純物がドープされた第１ドリフト層と、
前記第１ドリフト層における前記Ｓｉ基板側とは反対側の表面に形成され、酸化ガリウム系半導体層からなり、ｎ型不純物がドープされ、前記第１ドリフト層よりも低いｎ型不純物濃度を有する第２ドリフト層と、
前記第２主面から前記第１主面に向かって掘り下げられることによって形成され、前記Ｓｉ基板を貫通して前記第１ドリフト層に達する単一の平面視円形のトレンチと、
前記トレンチの側面および底面に形成され、前記第１ドリフト層とオーミック接触する第１電極と、
前記第２ドリフト層における前記第１ドリフト層側とは反対側の表面にショットキー接触する第２電極を含み、
前記第１ドリフト層のｎ型不純物濃度が、１×１０^１７．６ｃｍ^－３以上である、半導体装置。

【請求項2】

前記第１ドリフト層のｎ型不純物濃度が、１×１０^１８ｃｍ^－３以上である、請求項１に記載の半導体装置。

【請求項3】

前記第１ドリフト層のｎ型不純物濃度が、１×１０^１８．４ｃｍ^－３以上である、請求項１に記載の半導体装置。

【請求項4】

前記第２ドリフト層のｎ型不純物の濃度が、１×１０^１６ｃｍ^－３以上１×１０^１７ｃｍ^－３以下である、請求項１～３のいずれか一項に記載の半導体装置。

【請求項5】

前記ｎ型不純物が、シリコン（Ｓｉ）またはスズ（Ｓｎ）である、請求項１～３のいずれか一項に記載の半導体装置。

【請求項6】

前記第１主面は、前記Ｓｉ基板の（１１１）面である、請求項１～３のいずれか一項に記載の半導体装置。

【請求項7】

前記Ｓｉ基板、前記第１ドリフト層および前記第２ドリフト層を含むチップの平面視形状が正方形状であり、
前記トレンチの直径が５０μｍ以上であり、
前記チップの平面視形状の一辺の長さが、前記トレンチの直径の１．３倍以上である、請求項１～３のいずれか一項に記載の半導体装置。

【請求項8】

前記トレンチの直径が６０μｍ以上１４０μｍ以下であり、前記チップの平面視形状の一辺の長さが１１０μｍ以上１９０μｍ以下である、請求項７に記載の半導体装置。

【請求項9】

前記酸化ガリウム系半導体層が、（Ｉｎ_ｘ１Ｇａ_１－ｘ１）_２Ｏ_３（０≦ｘ１＜１）層または（Ａｌ_ｘ２Ｇａ_１－ｘ２）_２Ｏ_３（０≦ｘ２＜１）層からなる、請求項１～３のいずれか一項に記載の半導体装置。

【請求項10】

前記第１ドリフト層の膜厚が０．１μｍ以上３μｍ以下であり、
前記第２ドリフト層の膜厚が１μｍ以上３０μｍ以下である、請求項１～３のいずれか一項に記載の半導体装置。

【請求項11】

前記第１電極は、前記トレンチの側面および底面に形成され、前記第１ドリフト層とオーミック接触する第１オーミックメタルと、前記第１オーミックメタルに積層された第１電極メタルとを含み、
前記第２電極は、前記第２ドリフト層における前記第１ドリフト層側とは反対側の表面にショットキー接触する第２ショットキーメタルと、前記第２ショットキーメタルに積層された第２電極メタルとを含む、請求項１～３のいずれか一項に記載の半導体装置。

【請求項12】

前記半導体装置のオン抵抗が５．０Ω・ｃｍ^２以下である、請求項１～３のいずれか一項に記載の半導体装置。

【請求項13】

前記半導体装置のオン抵抗が４．５Ω・ｃｍ^２以下である、請求項１～３のいずれか一項に記載の半導体装置。

【請求項14】

前記半導体装置のオン抵抗が４．２Ω・ｃｍ^２以下である、請求項１～３のいずれか一項に記載の半導体装置。

【請求項15】

第１主面およびその反対側の第２主面を有するＳｉ基板の前記第１主面に、ｎ型不純物がドープされた第１ドリフト層を形成する工程と、
前記第１ドリフト層における前記Ｓｉ基板側とは反対側の表面に、ｎ型不純物がドープされ、前記第１ドリフト層よりも低いｎ型不純物濃度を有する第２ドリフト層を形成する工程と、
前記第２主面から前記第１主面に向かって掘り下げることにより、前記Ｓｉ基板を貫通して前記第１ドリフト層に達する単一の平面視円形のトレンチを形成する工程と、
前記トレンチの側面および底面に、前記ドリフト層にオーミック接触する第１電極を形成する工程と、
前記第２ドリフト層における前記第１ドリフト層側とは反対側の表面にショットキー接触する第２電極を形成する工程とを含み、
前記第１ドリフト層のｎ型不純物の濃度が、１×１０^１７．６ｃｍ^－３以上である、半導体装置の製造方法。

【請求項16】

前記半導体装置のオン抵抗が５．０Ω・ｃｍ^２以下となるように、前記第１ドリフト層のｎ型不純物濃度が設定されている、請求項１５に記載の半導体装置の製造方法。

【請求項17】

前記半導体装置のオン抵抗が４．５Ω・ｃｍ^２以下となるように、前記第１ドリフト層のｎ型不純物濃度が設定されている、請求項１５に記載の半導体装置の製造方法。

【請求項18】

前記半導体装置のオン抵抗が４．２Ω・ｃｍ^２以下となるように、前記第１ドリフト層のｎ型不純物濃度が設定されている、請求項１５に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、ショットキーバリアダイオード（Schottky Barrier Diode）等の半導体装置およびその製造方法に関する。

【背景技術】

【0002】

特許文献１には、酸化ガリウム（Ｇａ_２Ｏ_３）を用いたショットキーバリアダイオードが開示されている。特許文献１に記載のショットキーバリアダイオードは、酸化ガリウムからなる半導体基板と、半導体基板上に形成された酸化ガリウムからなるドリフト層と、ドリフト層とショットキー接触するアノード電極と、半導体基板とオーミック接触するカソード電極とを備えている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１９－１７９８１５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１に記載のショットキーバリアダイオードは、半導体基板として、比較的高価な酸化ガリウム基板が用いられているため、コストが高くなるという問題がある。

【0005】

そこで、安価なＳｉ基板を、酸化ガリウム基板に代えて用いようとすると、酸化ガリウムからなるドリフト層とＳｉ基板とのバンドギヤップの違いにより、オン抵抗が大きくなるという問題がある。

【0006】

本開示の一実施形態の目的は、ドリフト層として酸化ガリウム系半導体を有し、安価でかつオン抵抗を低減できる半導体装置およびその製造方法を提供することである。

【課題を解決するための手段】

【0007】

本開示の一実施形態は、第１主面とその反対側の第２主面とを有するＳｉ基板と、前記第１主面上に配置され、酸化ガリウム系半導体層からなり、ｎ型不純物がドープされた第１ドリフト層と、前記第１ドリフト層における前記Ｓｉ基板側とは反対側の表面に形成され、酸化ガリウム系半導体層からなり、ｎ型不純物がドープされ、前記第１ドリフト層よりも低いｎ型不純物濃度を有する第２ドリフト層と、前記第２主面から前記第１主面に向かって掘り下げられることによって形成され、前記Ｓｉ基板を貫通して前記第１ドリフト層に達する単一の平面視円形のトレンチと、前記トレンチの側面および底面に形成され、前記第１ドリフト層とオーミック接触する第１電極と、前記第２ドリフト層における前記第１ドリフト層側とは反対側の表面にショットキー接触する第２電極を含み、前記第１ドリフト層のｎ型不純物濃度が、１×１０^１７．６ｃｍ^－３以上である、半導体装置を提供する。

【0008】

この構成では、安価でかつオン抵抗を低減できる半導体装置が得られる。

【0009】

本開示の一実施形態は、第１主面およびその反対側の第２主面を有するＳｉ基板の前記第１主面に、ｎ型不純物がドープされた第１ドリフト層を形成する工程と、前記第１ドリフト層における前記Ｓｉ基板側とは反対側の表面に、ｎ型不純物がドープされ、前記第１ドリフト層よりも低いｎ型不純物濃度を有する第２ドリフト層を形成する工程と、前記第２主面から前記第１主面に向かって掘り下げることにより、前記Ｓｉ基板を貫通して前記第１ドリフト層に達する単一の平面視円形のトレンチを形成する工程と、前記トレンチの側面および底面に、前記第１ドリフト層にオーミック接触する第１電極を形成する工程と、前記第２ドリフト層における前記第１ドリフト層側とは反対側の表面にショットキー接触する第２電極を形成する工程とを含み、前記第１ドリフト層のｎ型不純物の濃度が、１×１０^１７．６ｃｍ^－３以上である、半導体装置の製造方法を提供する。

【0010】

この製造方法では、安価でかつオン抵抗を低減できる半導体装置を製造できる。

【図面の簡単な説明】

【0011】

【図1】図１は、この発明の第１実施形態に係る半導体装置の構成を説明するための図解的な平面図である。

【図2】図２は、図２のII-II線に沿う図解的な断面図である。

【図3A】図３Ａは、図１および図２に示す半導体装置の製造工程の一部を示す断面図であって、図２の切断面に対応する断面図である。

【図3B】図３Ｂは、図３Ａの次の工程を示す断面図である。

【図3C】図３Ｃは、図３Ｂの次の工程を示す断面図である。

【図3D】図３Ｄは、図３Ｃの次の工程を示す断面図である。

【図3E】図３Ｅは、図３Ｄの次の工程を示す断面図である。

【図3F】図３Ｆは、図３Ｅの次の工程を示す断面図である。

【図3G】図３Ｇは、図３Ｆの次の工程を示す断面図である。

【図4】図４は、シミュレーションモデルの構成を説明するための断面図であり、図２の断面図に対応する断面図である。

【図5】図５は、各パラメータおよび各パラメータと他のパラメータの相互作用がオン抵抗に影響に与える度合い［％］を示す表である。

【図6】図６は、Ｌ＿ｇａｏとＬ＿ｔｒｅｎｃｈとの差（Ｌ＿ｇａｏ－Ｌ＿ｔｒｅｎｃｈ）が等しく、Ｌ＿ｇａｏおよびＬ＿ｔｒｅｎｃｈが異なる５つのシミュレーション条件Ｓ１～Ｓ５を説明するための表である。

【図7】図７は、シミュレーション結果を示す表である。

【図8】図８は、シミュレーション結果を示すグラフである。

【発明を実施するための形態】

【0012】

以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。

【0013】

図１は、この発明の第１実施形態に係る半導体装置の構成を説明するための図解的な平面図である。図２は、図１のII-II線に沿う図解的な断面図である。

【0014】

半導体装置１は、ショットキーバリアダイオードである。半導体装置１は、平面視四角形状のチップ２を含む。平面視におけるチップ２の四辺のそれぞれの長さは、たとえば、７５μｍ～５００μｍ程度である。この実施形態では、平面視におけるチップ２の四辺のそれぞれの長さは、１５０μｍである。

【0015】

チップ２は、第１主面３ａおよびその反対側の第２主面３ｂを有しかつＳｉ（シリコン）を主材料とするＳｉ基板（シリコン基板）３を含む。また、チップ２は、Ｓｉ基板３の第１主面３ａに形成されたドリフト層４を含む。ドリフト層４は、酸化ガリウム（Ｇａ_２Ｏ_３）系半導体層からなる。

【0016】

Ｓｉ基板３には、ｎ型不純物がドープされている。ｎ型不純物としては、リン（Ｐ）等が用いられる。Ｓｉ基板３内のｎ型不純物濃度は、例えば、１×１０^１８ｃｍ^－３～１×１０^２１ｃｍ^－３程度であってもよい。この実施形態では、Ｓｉ基板３内のｎ型不純物濃度は、２×１０^１８ｃｍ^－３である。Ｓｉ基板３の主面（第１主面３ａおよび第２主面３ｂ）は、（１１１）面である。Ｓｉ基板３の厚さは、例えば、５０μｍ～７００μｍ程度である。この実施形態では、Ｓｉ基板３の厚さは、２００μｍである。

【0017】

ドリフト層４は、Ｓｉ基板３の第１主面３ａに形成された第１ドリフト層４１と、第１ドリフト層４１におけるＳｉ基板３側とは反対側の表面に形成された第２ドリフト層４２を含む。第１ドリフト層４１は、第１主面４１ａおよびその反対側の第２主面４２ｂを有しする。第２ドリフト層４２は、第１主面４２ａおよび第２主面４２ｂを有する。

【0018】

第１ドリフト層４１の第２主面４１ｂがＳｉ基板３の第１主面３ａに接触しており、第１ドリフト層４１の第１主面４１ａが第２ドリフト層４２の第２主面４２ｂに接触している。

【0019】

第１ドリフト層４１および第２ドリフト層４２は（Ｉｎ_ｘ１Ｇａ_１－ｘ）_２Ｏ_３（０≦ｘ１＜１）層、（Ａｌ_ｘ２Ｇａ_１－ｘ２）_２Ｏ_３（０≦ｘ２＜１）層等の酸化ガリウム系半導体層からなる。この実施形態では、第１ドリフト層４１および第２ドリフト層４２は、ｎ型不純物を含む酸化ガリウム（Ｇａ_２Ｏ_３）層からなる。この明細書において、Ｇａ_２Ｏ_３は、β－Ｇａ_２Ｏ_３である。ｎ型不純物としては、シリコン（Ｓｉ）、スズ（Ｓｎ）等が用いられる。この実施形態では、ｎ型不純物は、シリコン（Ｓｉ）である。

【0020】

第１ドリフト層４１の厚さは、例えば、０．１μｍ～３μｍ程度である。この実施形態では、第１ドリフト層４１の厚さは、０．５μｍである。第１ドリフト層４１のｎ型不純物濃度は、第２ドリフト層４２のｎ型不純物濃度よりも高く、電流拡散層として機能する。第１ドリフト層４１のｎ型不純物濃度は、１×１０^１７．６ｃｍ^－３以上に設定されている。第１ドリフト層４１のｎ型不純物濃度は、１×１０^１８ｃｍ^－３以上であることがより好ましい。第１ドリフト層４１のｎ型不純物濃度は、１×１０^１８．４ｃｍ^－３以上であることがさらに好ましい。この実施形態では、第１ドリフト層４１のｎ型不純物濃度は、１×１０^１８．４ｃｍ^－３である。

【0021】

第２ドリフト層４２の厚さは、例えば、１μｍ～３０μｍ程度である。この実施形態では、第２ドリフト層４２の厚さは、８．５μｍ程度である。第２ドリフト層４２のｎ型不純物濃度は、１×１０^１６ｃｍ^－３以上１×１０^１７ｃｍ^－３以下であることが好ましい。この実施形態では、第２ドリフト層４２のｎ型不純物濃度は、１×１０^１６ｃｍ^－３である。

【0022】

Ｓｉ基板３には、Ｓｉ基板３の第２主面３ｂの中央部から第１ドリフト層４１の第２主面４１ｂに向かって掘り下げられることによって形成され、Ｓｉ基板３を貫通して第１ドリフト層４１の第２主面４１ｂに達する単一のトレンチ５が形成されている。トレンチ５は、Ｓｉ基板３の第１主面３ａからＳｉ基板３の第２主面３ｂまでの抵抗率を低減するために形成されている。この実施形態では、トレンチ５の底面は、第１ドリフト層４１の第２主面４１ｂによって形成されている。

【0023】

この実施形態では、トレンチ５の横断面形状は、円形状である。この実施形態では、平面視において、トレンチ５の中心は、Ｓｉ基板３の第１主面３ａの中心と一致している。トレンチ５の直径は、例えば、５０μｍ～１５０μｍ程度である。この実施形態では、トレンチ５の直径は、１００μｍである。

【0024】

トレンチ５の内面（底面および側面）の全域およびＳｉ基板３の第２主面３ｂの全域には、第１ドリフト層４１の第２主面４１ｂとオーミック接触するオーミックメタル７が形成されている。オーミックメタル７は、ｎ型の酸化ガリウム系半導体とオーミック接触する金属（例えば、チタン（Ｔｉ）、インジウム（Ｉｎ）など）からなる。この実施形態では、オーミックメタル７は、チタン（Ｔｉ）からなる。オーミックメタル７の厚さは、例えば、０．３ｎｍ～３００ｎｍ程度である。

【0025】

また、トレンチ５内には、オーミックメタル７に包囲された状態で電極メタル８が埋め込まれている。電極メタル８は、銅（Ｃｕ）、金（Ａｕ）等からなる。この実施形態では、電極メタル８は、銅（Ｃｕ）からなる。電極メタル８は、トレンチ５内の埋め込み部８Ａと、トレンチ５外においてトレンチ５の開口端からＳｉ基板３の第２主面３ｂに沿って引き出された引出し部８Ｂとを含む。引出し部８Ｂは、トレンチ５から引き出されており、Ｓｉ基板３の第２主面３ｂ全体を覆っている。電極メタル８の裏面（引出し部８Ｂの裏面）は、全体にわたって平坦状に形成されている。

【0026】

なお、電極メタル８はトレンチ５内に完全に埋め込まれていなくてもよい。その場合には、電極メタル８の裏面は、平坦になっていなくてもよい。

【0027】

オーミックメタル７と電極メタル８とによって、カソード電極（第１電極）６が構成されている。つまり、カソード電極６は、この実施形態では、Ｓｉ基板３に接合されたオーミックメタル７と、このオーミックメタル７に積層された電極メタル８との多層構造（この実施形態では２層構造）を有している。

【0028】

第１ドリフト層４１の第２主面４１ｂにおけるトレンチ５の底面に相当する領域は、カソード電極６のオーミックメタル７によって覆われている。言い換えれば、第１ドリフト層４１の第２主面４１ｂにおけるトレンチ５の底面に相当する領域は、オーミックメタル７（カソード電極６）に接触している。第１ドリフト層４１の第２主面４１ｂにおけるそれ以外の領域（平面視でトレンチ５が形成されていない領域）は、Ｓｉ基板３の第１主面３ａに接触している。

【0029】

第２ドリフト層４２の第１主面４２ａには、シリコンナイトライド（ＳｉＮ）からなるフィールド絶縁膜１１が積層されている。フィールド絶縁膜１１の厚さは、例えば、１００ｎｍ以上、好ましくは、７００ｎｍ～４０００ｎｍ程度である。フィールド絶縁膜１１は、酸化シリコン（ＳｉＯ_２）など、シリコンナイトライド以外の絶縁物であってもよい。

【0030】

フィールド絶縁膜１１には、第２ドリフト層４２の第１主面４２ａの中央部を露出させる開口１２が形成されている。この実施形態では、開口１２は、平面視で、トレンチ５と同心の円形状である。また、この実施形態では、開口１２の直径は、８０μｍ程度である。フィールド絶縁膜１１上には、アノード電極（第２電極）１４が形成されている。

【0031】

アノード電極１４は、フィールド絶縁膜１１の開口１２内を埋め尽くし、フィールド絶縁膜１１における開口１２の周縁部を上から覆うように、当該開口１２の外方へフランジ状に張り出している。すなわち、フィールド絶縁膜１１における開口１２の周縁部は、第２ドリフト層４２およびアノード電極１４により、全周にわたってその上下両側から挟まれている。この実施形態では、アノード電極１４は、平面視で円形状である。また、この実施形態では、アノード電極１４の直径は、８００μｍである。

【0032】

アノード電極１４は、この実施形態では、フィールド絶縁膜１１の開口１２内で第２ドリフト層４２に接合されたショットキーメタル１５と、このショットキーメタル１５に積層された電極メタル１６との多層構造（この実施形態では２層構造）を有している。

【0033】

ショットキーメタル１５は、酸化ガリウム系半導体層との接合によりショットキー接合を形成する金属からなる。この実施形態では、ショットキーメタル１５は、ニッケル（Ｎｉ）からなる。第２ドリフト層４２に接合されるショットキーメタル１５は、第２ドリフト層４２を構成する酸化ガリウム系半導体層との間に、ショットキーバリア（電位障壁）を形成する。ショットキーメタル１５の厚さは、この実施形態では、例えば、０．０２μｍ～０．２０μｍ程度である。

【0034】

電極メタル１６は、アノード電極１４において、半導体装置１の最表面に露出して、ボンディングワイヤなどが接合される部分である。電極メタル１６は、銅（Ｃｕ）、金（Ａｕ）等からなる。この実施形態では、電極メタル１６は、銅（Ｃｕ）からなる。電極メタル１６の厚さは、この実施形態では、ショットキーメタル１５の厚さよりも大きく、例えば、０．５μｍ～５．０μｍ程度である。

【0035】

なお、第２ドリフト層４２の表面のうち、第２ドリフト層４２の表面にショットキーメタル１５がショットキー接触している領域は活性領域と呼ばれ、活性領域を取り囲んでいる領域は外周領域と呼ばれることがある。

【0036】

図３Ａ～図３Ｇは、半導体装置１の製造工程の一例を示す断面図であって、図２の切断面に対応する断面図である。

【0037】

Ｓｉ基板３の元基板としてのｎ型シリコンウエハ（図示略）が用意される。シリコンウエハの表面には、複数の半導体装置（ショットキーバリアダイオード）１に対応した複数の素子領域（ショットキーバリアダイオード領域）が、マトリクス状に配列されて設定されている。隣接する素子領域の間には、境界領域（スクライブライン）が設けられている。境界領域は、ほぼ一定の幅を有する帯状の領域であり、直交する二方向に延びて格子状に形成されている。シリコンウエハに対して必要な工程を行った後に、境界領域に沿ってシリコンウエハを切り離すことにより、複数の半導体装置１が得られる。 まず、図３Ａに示すように、例えばハイドライド気相成長法（HVPE: Hydride Vapor Epitaxy)によって、ｎ型Ｓｉ基板（ｎ型シリコンウエハ）３の第１主面３ａに、ｎ型不純物がドープされた酸化ガリウム（Ｇａ_２Ｏ_３）からなる第１ドリフト層４１および第１ドリフト層４１よりもｎ型不純物濃度が低い第２ドリフト層４２が順次形成される。

【0038】

次に、図３Ｂに示すように、第２ドリフト層４２の第１主面４２ａにシリコンナイトライド（ＳｉＮ）からなるフィールド絶縁膜１１が形成される。

【0039】

次に、図３Ｃに示すように、フォトリソグラフィによって作成された図示しないレジストパターンをマスクとしてフィールド絶縁膜１１がエッチングされることにより、第２ドリフト層４２の第１主面４２ａの中央部（活性領域）を露出させる開口１２が形成される。

【0040】

次に、図３Ｄに示すように、例えばスパッタ法により、第２ドリフト層４２およびフィールド絶縁膜１１の表面にショットキーメタル１５の材料膜２１が形成される。材料膜２１は、例えばニッケル（Ｎｉ）層である。この後、例えば蒸着法により材料膜２１上に銅メッキシード層が形成された後、メッキ法により銅メッキシード層上に銅（Ｃｕ）が成膜される。これにより、材料膜２１上に、電極メタル１６の材料膜２２が形成される。

【0041】

次に、図３Ｅに示すように、フォトリソグラフィおよびエッチングによって材料膜２２がパターニングされることにより、電極メタル１６が形成される。続いて、材料膜２１がパターニングされることにより、ショットキーメタル１５が形成される。ショットキーメタル１５は、開口１２内の第２ドリフト層４２の第１主面４２ａの全域を覆うように形成される。これにより、ショットキーメタル１５および電極メタル１６からなるアノード電極１４が形成される。

【0042】

次に、図３Ｆに示すように、フォトリソグラフィおよびエッチングによって、Ｓｉ基板３に、Ｓｉ基板３の第２主面３ｂから第１ドリフト層４１の第２主面４１ｂに達するトレンチ５が形成される。

【0043】

次に、図３Ｇに示すように、例えばスパッタ法によってトレンチ５の内面およびＳｉ基板３の第２主面３ｂにチタン（Ｔｉ）層が形成されることにより、オーミックメタル７が形成される。

【0044】

最後に、例えば蒸着法によりオーミックメタル７上に銅メッキシード層が形成された後、メッキ法により銅メッキシード層上に銅（Ｃｕ）が成膜される。これにより、トレンチ５内に電極メタル８の材料である銅（Ｃｕ）が埋め込まれる。これにより、埋め込み部８Ａおよび引出し部８Ｂからなる電極メタル８が形成される。これにより、オーミックメタル７と電極メタル８とからなるカソード電極６が形成され、図１および図２に示されるような半導体装置１が得られる。

【0045】

前述の実施形態に係る半導体装置１では、Ｓｉ基板３の第１主面３ａに、酸化ガリウム系のドリフト層４（第１ドリフト層４１および第２ドリフト層４２）が形成されている。Ｓｉ基板３は、サファイア基板や酸化ガリウム基板に比べて、安価なため、安価な半導体装置（ショットキーバリアダイオード）１を得ることができる。

【0046】

また、前述の実施形態に係る半導体装置１では、Ｓｉ基板３を貫通するトレンチ５が形成されており、トレンチ５内に、Ｓｉ基板３よりも低抵抗の金属（オーミックメタル７および電極メタル８）が設けられている。これにより、Ｓｉ基板３の第１主面３ａから第２主面３ｂまでの抵抗率を低減することができる。言い換えれば、前述の実施形態に係る半導体装置１では、Ｓｉ基板３の一部が除去され、その除去部にシリコンよりも低抵抗の金属が設けられているので、Ｓｉ基板３の第１主面３ａから第２主面３ｂまでの抵抗率を低減することができる。そのため、半導体装置１の低抵抗化を達成することができる。

【0047】

また、前述の実施形態に係る半導体装置１では、第１ドリフト層４１のｎ型不純物濃度が、１×１０^１７．６ｃｍ^－３以上に設定されているので、ドリフト層４の抵抗を小さくすることができる。これにより、半導体装置１のオン抵抗を低減することができる。以下、この点について、説明する。

【0048】

まず、シミュレーションモデルを用いて、オン抵抗への影響が大きいパラメータを特定した。

【0049】

図４は、シミュレーションモデル１０１の構成を説明するための断面図であり、図２の断面図に対応する断面図である。図４において、図２の各部に対応する部分には、図２と同じ符号を付して示す。

【0050】

シミュレーションモデル１０１では、本実施形態の半導体装置１とほぼ同様な構成を有している。ただし、シミュレーションモデル１０１では、フィールド絶縁膜１１は設けられておらず、第２ドリフト層４２の第１主面４２ａの全面にアノード電極１４が設けられている。なお、チップ２の平面形状は正方形であり、トレンチ５の横断面形状は円形である。

【0051】

図４に示されている各パラメータの定義は以下の通りである。

【0052】

Ｌ＿ｇａｏ：チップ２の一辺の長さ［μｍ］
Ｌ＿ｔｒｅｎｃｈ：トレンチ５の直径［μｍ］
Ｄ＿ｗａｆｅｒ：Ｓｉ基板３の膜厚［μｍ］
Ｄ＿ｇａｏ１：第１ドリフト層４１の膜厚［μｍ］
Ｄ＿ｇａｏ２：第２ドリフト層４２の膜厚［μｍ］
Ｃ＿ｗａｆｅｒ：Ｓｉ基板３のｎ型不純物濃度［ｃｍ^－３］
Ｃ＿ｇａｏ１：第１ドリフト層４１のｎ型不純物濃度［ｃｍ^－３］
Ｄ＿ｇａｏ２：第２ドリフト層４２のｎ型不純物濃度［ｃｍ^－３］
これらのパラメータのうち、Ｄ＿ｗａｆｅｒ、Ｄ＿ｇａｏ２、Ｃ＿ｗａｆｅｒおよびＣ＿ｇａｏ２の４つのパラメータを固定値とし、Ｌ＿ｇａｏ、Ｌ＿ｔｒｅｎｃｈ、Ｄ＿ｇａｏ１およびＣ＿ｇａｏ１の４つのパラメータを可変パラメータとした。そして、４０個の異なるシミュレーション条件をランダムに生成して、各シミュレーション条件についてオン抵抗を算出した。

【0053】

ただし、Ｄ＿ｗａｆｅｒ＝１μｍ、Ｄ＿ｇａｏ２＝８．５μｍ、Ｃ＿ｗａｆｅｒ＝２×１０^１８ｃｍ^－３、Ｄ＿ｇａｏ２＝１×１０^１６ｃｍ^－３とした。

【0054】

また、Ｌ＿ｇａｏの範囲を７５μｍ～５００μｍ、Ｌ＿ｔｒｅｎｃｈの範囲を５０μｍ～３３３μｍ、Ｄ＿ｇａｏ１の範囲を０．１μｍ～３μｍ、Ｃ＿ｇａｏ１の範囲を１×１０^１６ｃｍ^－３～１×１０^１９ｃｍ^－３とした。さらに、Ｌ＿ｇａｏ／Ｌ＿ｔｒｅｎｃｈ＞１．３とした。Ｌ＿ｇａｏ／Ｌ＿ｔｒｅｎｃｈは、Ｌ＿ｔｒｅｎｃｈに対するＬ＿ｇａｏの比である。

【0055】

オン抵抗のシミュレーション結果に基づいて、機械学習により各パラメータがオン抵抗に影響に与える度合いを数値化した。また、各パラメータと他のパラメータの相互作用も考慮した。

【0056】

図５は、各パラメータおよび各パラメータと他のパラメータの相互作用がオン抵抗に影響に与える度合い［％］を示す表である。

【0057】

図５において、Ｌ＿Ｓｉは、Ｌ＿ｇａｏとＬ＿ｔｒｅｎｃｈとの差（Ｌ＿ｇａｏ－Ｌ＿ｔｒｅｎｃｈ）を表している。

【0058】

図５において、行の項目と列の項目とが同じであるセルの数値は、当該項目単体がオン抵抗に影響に与える度合い［％］を示している。例えば、行の項目がＬ＿Ｓｉで列の項目がＬ＿Ｓｉであるセルの数値４５．４は、Ｌ＿Ｓｉ単体がオン抵抗に影響に与える度合い［％］を示している。

【0059】

また、例えば、行の項目がＣ＿ｇａｏ１で列の項目がＣ＿ｇａｏ１であるセルの数値４０．４は、Ｃ＿ｇａｏ１単体がオン抵抗に影響に与える度合い［％］を示している。

【0060】

図５において、行の項目と列の項目とが異なるセルの数値は、当該２つの項目の相互作用がオン抵抗に影響に与える度合い［％］を示している。例えば、行の項目がＣ＿ｇａｏ１で列の項目がＬ＿Ｓｉであるセルの数値１４．４は、Ｃ＿ｇａｏ１とＬ＿Ｓｉの相互作用がオン抵抗に影響に与える度合い［％］を示している。

【0061】

図５から、Ｌ＿ｇａｏとＬ＿ｔｒｅｎｃｈとの差（Ｌ＿Ｓｉ＝Ｌ＿ｇａｏ－Ｌ＿ｔｒｅｎｃｈ）と、Ｃ＿ｇａｏ１とが、オン抵抗に大きな影響を与えることがわかる。

【0062】

そこで、図６に示すように、Ｌ＿ｇａｏとＬ＿ｔｒｅｎｃｈとの差（Ｌ＿ｇａｏ－Ｌ＿ｔｒｅｎｃｈ）が等しく、Ｌ＿ｇａｏおよびＬ＿ｔｒｅｎｃｈが異なる５つのシミュレーション条件Ｓ１～Ｓ５それぞれについて、Ｃ＿ｇａｏ１（第１ドリフト層４１のｎ型不純物濃度）を変化させてオン抵抗をシミュレーションした。

【0063】

ただし、Ｄ＿ｗａｆｅｒ＝１μｍ、Ｄ＿ｇａｏ１＝０．５μｍ、Ｄ＿ｇａｏ２＝８．５μｍ、Ｃ＿ｗａｆｅｒ＝２×１０^１８ｃｍ^－３、Ｄ＿ｇａｏ２＝１×１０^１６ｃｍ^－３とした。

【0064】

なお、シミュレーションモデル１０１では、Ｓｉ基板３の膜厚Ｄ＿ｗａｆｅｒを１μｍに設定しているが、Ｓｉ基板３の膜厚Ｄ＿ｗａｆｅｒは、オン抵抗（ドリフト層４の抵抗）にほとんど影響しないので、１μｍよりも厚くてもよい。例えば、シミュレーションモデル１０１のＳｉ基板３の膜厚Ｄ＿ｗａｆｅｒは、２００μｍであってもよい。

【0065】

なお、５つのシミュレーション条件Ｓ１～Ｓ５では、Ｌ＿ｇａｏとＬ＿ｔｒｅｎｃｈとの差（Ｌ＿ｇａｏ－Ｌ＿ｔｒｅｎｃｈ）は５０μｍであり、Ｌ＿ｇａｏ／Ｌ＿ｔｒｅｎｃｈは１．３よりも大きい。

【0066】

図７は、シミュレーション結果を示す表である。図８は、シミュレーション結果を示すグラフである。

【0067】

図７および図８のシミュレーション結果から、Ｃ＿ｇａｏ１が１×１０^１７．６ｃｍ^－３以上であれば、オン抵抗Ｒｏｎが５Ω・ｃｍ^２よりも小さくなることがわかる。また、Ｃ＿ｇａｏ１が１×１０^１８ｃｍ^－３以上であれば、オン抵抗Ｒｏｎが４．５Ω・ｃｍ^２よりも小さくなることがわかる。また、Ｃ＿ｇａｏ１が１×１０^１８．４ｃｍ^－３以上であれば、オン抵抗Ｒｏｎが４．２Ω・ｃｍ^２よりも小さくなることがわかる。

【0068】

以上、本開示の実施形態について詳細に説明してきたが、これらは本開示の技術的内容を明らかにするために用いられた具体例に過ぎず、本開示はこれらの具体例に限定して解釈されるべきではなく、本開示の範囲は添付の請求の範囲によってのみ限定される。

【0069】

この明細書および図面の記載から以下に付記する特徴が抽出され得る。

【0070】

［付記１－１］
第１主面（３ａ）とその反対側の第２主面（３ｂ）とを有するＳｉ基板（３）と、
前記第１主面上に配置され、酸化ガリウム系半導体層からなり、ｎ型不純物がドープされた第１ドリフト層（４１）と、
前記第１ドリフト層（４１）における前記Ｓｉ基板側とは反対側の表面に形成され、酸化ガリウム系半導体層からなり、ｎ型不純物がドープされ、前記第１ドリフト層（４１）よりも低いｎ型不純物濃度を有する第２ドリフト層（４２）と、
前記第２主面（３ｂ）から前記第１主面（３ａ）に向かって掘り下げられることによって形成され、前記Ｓｉ基板（３）を貫通して前記第１ドリフト層（４１）に達する単一の平面視円形のトレンチ（５）と、
前記トレンチ（５）の側面および底面に形成され、前記第１ドリフト層（４１）とオーミック接触する第１電極（６）と、
前記第２ドリフト層（４２）における前記第１ドリフト層側とは反対側の表面にショットキー接触する第２電極（１４）とを含み、
前記第１ドリフト層（４１）のｎ型不純物濃度が、１×１０^１７．６ｃｍ^－３以上である、半導体装置（１）。

【0071】

［付記１－２］
前記第１ドリフト層（４１）のｎ型不純物濃度が、１×１０^１８ｃｍ^－３以上である、［付記１－１］に記載の半導体装置。

【0072】

［付記１－３］
前記第１ドリフト層（４１）のｎ型不純物濃度が、１×１０^１８．４ｃｍ^－３以上である、［付記１－１］に記載の半導体装置（１）。

【0073】

［付記１－４］
前記第２ドリフト層（４２）のｎ型不純物の濃度が、１×１０^１６ｃｍ^－３以上１×１０^１７ｃｍ^－３以下である、［付記１－１］～［付記１－３］のいずれかに記載の半導体装置（１）。

【0074】

［付記１－５］
前記ｎ型不純物が、シリコン（Ｓｉ）またはスズ（Ｓｎ）である、［付記１－１］～［付記１－４］のいずれかに記載の半導体装置（１）。

【0075】

［付記１－６］
前記第１主面（３ａ）は、前記Ｓｉ基板（３）の（１１１）面である、［付記１－１］～［付記１－５］のいずれかに記載の半導体装置（１）。

【0076】

［付記１－７］
前記Ｓｉ基板（３）、前記第１ドリフト層（４１）および前記第２ドリフト層（４２）を含むチップ（２）の平面視形状が正方形状であり、
前記トレンチ（５）の直径が５０μｍ以上であり、
前記チップ（２）の平面視形状の一辺の長さが、前記トレンチ（５）の直径の１．３倍以上である、［付記１－１］～［付記１－６］のいずれかに記載の半導体装置（１）。

【0077】

［付記１－８］
前記トレンチ（５）の直径が６０μｍ以上１４０μｍ以下であり、前記チップ（２）の平面視形状の一辺の長さが１１０μｍ以上１９０μｍ以下である、［付記１－７］に記載の半導体装置（１）。

【0078】

［付記１－９］
［前記酸化ガリウム系半導体層が、（Ｉｎ_ｘ１Ｇａ_１－ｘ１）_２Ｏ_３（０≦ｘ１＜１）層または（Ａｌ_ｘ２Ｇａ_１－ｘ２）_２Ｏ_３（０≦ｘ２＜１）層からなる、［付記１－１］～［付記１－８］のいずれかに記載の半導体装置（１）。

【0079】

［付記１－１０］
前記第１ドリフト層（４１）の膜厚が０．１μｍ以上３μｍ以下であり、
前記第２ドリフト層（４２）の膜厚が１μｍ以上３０μｍ以下である、［付記１－１］～［付記１－９］のいずれかに記載の半導体装置（１）。

【0080】

［付記１－１１］
前記第１電極（６）は、前記トレンチ（５）の側面および底面に形成され、前記第１ドリフト層（４１）とオーミック接触する第１オーミックメタル（７）と、前記第１オーミックメタル（７）に積層された第１電極メタル（８）とを含み、
前記第２電極（１４）は、前記第２ドリフト層（４２）における前記第１ドリフト層側とは反対側の表面にショットキー接触する第２ショットキーメタル（１５）と、前記第２ショットキーメタル（１５）に積層された第２電極メタル（１６）とを含む、［付記１－１］～［付記１－１０］のいずれかに記載の半導体装置（１）。

【0081】

［付記１－１２］
前記半導体装置（１）のオン抵抗が５．０Ω・ｃｍ^２以下である、［付記１－１］～［付記１－１１］のいずれかに記載の半導体装置（１）。

【0082】

［付記１－１３］
前記半導体装置（１）のオン抵抗が４．５Ω・ｃｍ^２以下である、［付記１－１］～［付記１－１１］のいずれかに記載の半導体装置（１）。

【0083】

［付記１－１４］
前記半導体装置（１）のオン抵抗が４．２Ω・ｃｍ^２以下である、［付記１－１］～［付記１－１１］のいずれかに記載の半導体装置（１）。

【0084】

［付記１－１５］
第１主面（３ａ）およびその反対側の第２主面（３ｂ）を有するＳｉ基板（３）の前記第１主面（３ａ）に、ｎ型不純物がドープされた第１ドリフト層（４１）を形成する工程と、
前記第１ドリフト層（４１）における前記Ｓｉ基板側とは反対側の表面に、ｎ型不純物がドープされ、前記第１ドリフト層（４１）よりも低いｎ型不純物濃度を有する第２ドリフト層（４２）を形成する工程と、
前記第２主面（３ｂ）から前記第１主面（３ａ）に向かって掘り下げることにより、前記Ｓｉ基板（３）を貫通して前記第１ドリフト層（４１）に達する単一の平面視円形のトレンチ（５）を形成する工程と、
前記トレンチ（５）の側面および底面に、前記第１ドリフト層（４１）にオーミック接触する第１電極（６）を形成する工程と、
前記第２ドリフト層（４２）における前記第１ドリフト層側とは反対側の表面にショットキー接触する第２電極（１４）を形成する工程とを含み、
前記第１ドリフト層（４１）のｎ型不純物の濃度が、１×１０^１７．６ｃｍ^－３以上である、半導体装置（１）の製造方法。

【0085】

［付記１－１６］
前記半導体装置（１）のオン抵抗が５．０Ω・ｃｍ^２以下となるように、前記第１ドリフト層（４１）のｎ型不純物濃度が設定されている、［付記１－１５］に記載の半導体装置の製造方法。

【0086】

［付記１－１７］
前記半導体装置（１）のオン抵抗が４．５Ω・ｃｍ^２以下となるように、前記第１ドリフト層（４１）のｎ型不純物濃度が設定されている、［付記１－１５］に記載の半導体装置の製造方法。

【0087】

［付記１－１８］
前記半導体装置（１）のオン抵抗が４．２Ω・ｃｍ^２以下となるように、前記第１ドリフト層（４１）のｎ型不純物濃度が設定されている、［付記１－１５］に記載の半導体装置の製造方法。

【符号の説明】

【0088】

１ 半導体装置
２ チップ
３ Ｓｉ基板
３ａ 第１主面
３ｂ 第２主面
４ ドリフト層
５ トレンチ
６ カソード電極
７ オーミックメタル
８ 電極メタル
８Ａ 埋め込み部
８Ｂ 引出し部
１１ フィールド絶縁膜
１２ 開口
１４ アノード電極
１５ ショットキーメタル
１６ 電極メタル
２１ ショットキーメタルの材料膜
２２ 電極メタルの材料膜
４１ 第１ドリフト層
４１ａ 第１主面
４１ｂ 第２主面
４２ 第２ドリフト層
４２ａ 第１主面
４２ｂ 第２主面
１０１ シミュレーションモデル

【図1】

【図2】

【図3A】

【図3B】

【図3C】

【図3D】

【図3E】

【図3F】

【図3G】

【図4】

【図5】

【図6】

【図7】

【図8】