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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024091036
(43)【公開日】2024-07-04
(54)【発明の名称】情報処理装置，プログラムおよび制御方法
(51)【国際特許分類】
G06F 9/50 20060101AFI20240627BHJP
【ＦＩ】
G06F9/50 150Z
【審査請求】未請求
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2022207309
(22)【出願日】2022-12-23
(71)【出願人】
【識別番号】000005223
【氏名又は名称】富士通株式会社
(74)【代理人】
【識別番号】110003649
【氏名又は名称】弁理士法人真田特許事務所
(74)【代理人】
【識別番号】100189201
【弁理士】
【氏名又は名称】横田 功
(72)【発明者】
【氏名】児玉 宏喜
(72)【発明者】
【氏名】吉川 隆英
(57)【要約】 （修正有）
【課題】アプリケーションから想定を超えるデータ処理がＦＰＧＡやＧＰＵに対して要求された場合に、生じる処理の遅延を低減する情報処理装置、プログラム及び制御方法を提供する。
【解決手段】プロセッサと、インターコネクト規格に準拠するインターコネクトスイッチと、プロセッサにインターコネクトスイッチを介して接続される複数のデバイスとを有するコンピュータシステムに備えられる情報処理装置であって、複数のデバイスのうちの第１のデバイスに処理対象に対する処理遅延を検出した場合に、複数のデバイスのうちの第１のデバイスとは異なる第２のデバイスに、処理対象を処理させる。
【選択図】図５
【解決手段】プロセッサと、インターコネクト規格に準拠するインターコネクトスイッチと、プロセッサにインターコネクトスイッチを介して接続される複数のデバイスとを有するコンピュータシステムに備えられる情報処理装置であって、複数のデバイスのうちの第１のデバイスに処理対象に対する処理遅延を検出した場合に、複数のデバイスのうちの第１のデバイスとは異なる第２のデバイスに、処理対象を処理させる。
【選択図】図５
【特許請求の範囲】
【請求項1】
プロセッサと、
インターコネクト規格に準拠するインターコネクトスイッチと、
前記プロセッサに前記インターコネクトスイッチを介して接続される複数のデバイスとを有するコンピュータシステムに備えられる情報処理装置であって、
前記複数のデバイスのうちの第１のデバイスに処理対象に対する処理遅延を検出した場合に、前記複数のデバイスのうちの前記第１のデバイスとは異なる第２のデバイスに、前記処理対象を処理させる制御部
を有することを特徴とする情報処理装置。
インターコネクト規格に準拠するインターコネクトスイッチと、
前記プロセッサに前記インターコネクトスイッチを介して接続される複数のデバイスとを有するコンピュータシステムに備えられる情報処理装置であって、
前記複数のデバイスのうちの第１のデバイスに処理対象に対する処理遅延を検出した場合に、前記複数のデバイスのうちの前記第１のデバイスとは異なる第２のデバイスに、前記処理対象を処理させる制御部
を有することを特徴とする情報処理装置。
【請求項2】
前記コンピュータシステムが、
前記インターコネクト規格のパケットに基づいて、前記第２のデバイスを制御するためのデバイス制御パケットを生成するデバイス制御パケット生成部と、
前記複数のデバイスを制御するデバイス制御部とを備え、
前記制御部が、
前記デバイス制御パケット生成部に対して、前記デバイス制御パケットの発行を依頼し、
前記デバイス制御部が、前記デバイス制御パケット生成部が生成した前記デバイス制御パケットに基づいて、前記第２のデバイスを動作可能な状態に設定する
ことを特徴とする請求項１に記載の情報処理装置。
前記インターコネクト規格のパケットに基づいて、前記第２のデバイスを制御するためのデバイス制御パケットを生成するデバイス制御パケット生成部と、
前記複数のデバイスを制御するデバイス制御部とを備え、
前記制御部が、
前記デバイス制御パケット生成部に対して、前記デバイス制御パケットの発行を依頼し、
前記デバイス制御部が、前記デバイス制御パケット生成部が生成した前記デバイス制御パケットに基づいて、前記第２のデバイスを動作可能な状態に設定する
ことを特徴とする請求項１に記載の情報処理装置。
【請求項3】
前記デバイスがＦＰＧＡ（Field Programmable Gate Array）であり、前記デバイス制御部が、前記デバイス制御パケットに従って前記ＦＰＧＡの論理配置を設定する
ことを特徴とする請求項２に記載の情報処理装置。
ことを特徴とする請求項２に記載の情報処理装置。
【請求項4】
前記デバイスがＧＰＵ（Graphics Processing Unit）であり、前記デバイス制御部が、前記デバイス制御パケットに従って前記ＧＰＵの初期化を行なう
ことを特徴とする請求項２に記載の情報処理装置。
ことを特徴とする請求項２に記載の情報処理装置。
【請求項5】
第１のプロセッサと、
インターコネクト規格に準拠するインターコネクトスイッチと、
前記第１のプロセッサに前記インターコネクトスイッチを介して接続される複数のデバイスと、を有するコンピュータシステムに備えられる情報処理装置の第２のプロセッサに、
前記複数のデバイスのうちの第１のデバイスに処理対象に対する処理遅延を検出した場合に、前記複数のデバイスのうちの前記第１のデバイスとは異なる第２のデバイスに、前記処理対象を処理させる
機能を実行させるプログラム。
インターコネクト規格に準拠するインターコネクトスイッチと、
前記第１のプロセッサに前記インターコネクトスイッチを介して接続される複数のデバイスと、を有するコンピュータシステムに備えられる情報処理装置の第２のプロセッサに、
前記複数のデバイスのうちの第１のデバイスに処理対象に対する処理遅延を検出した場合に、前記複数のデバイスのうちの前記第１のデバイスとは異なる第２のデバイスに、前記処理対象を処理させる
機能を実行させるプログラム。
【請求項6】
プロセッサと、
インターコネクト規格に準拠するインターコネクトスイッチと、
前記プロセッサに前記インターコネクトスイッチを介して接続される複数のデバイスと、を有するコンピュータシステムに備えられる情報処理装置が、
前記複数のデバイスのうちの第１のデバイスに処理対象に対する処理遅延を検出した場合に、前記複数のデバイスのうちの前記第１のデバイスとは異なる第２のデバイスに、前記処理対象を処理させる
機能を実行することを特徴とする制御方法。
インターコネクト規格に準拠するインターコネクトスイッチと、
前記プロセッサに前記インターコネクトスイッチを介して接続される複数のデバイスと、を有するコンピュータシステムに備えられる情報処理装置が、
前記複数のデバイスのうちの第１のデバイスに処理対象に対する処理遅延を検出した場合に、前記複数のデバイスのうちの前記第１のデバイスとは異なる第２のデバイスに、前記処理対象を処理させる
機能を実行することを特徴とする制御方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、情報処理装置，プログラムおよび制御方法に関する。
【背景技術】
【0002】
近年、ＣＰＵ（Central Processing Unit）の製造プロセスの限界に近づいているために、ＣＰＵの計算性能の伸びがこれまでに比べてなくなっている。そのため、システムレベルで性能の向上をはかる取り組みが盛んに行なわれている。
【0003】
例えば、アプリケーションの性能向上手法のひとつに、ＧＰＵ（Graphics Processing Unit）やＦＰＧＡ（Field Programmable Gate Array）といった一般的にアクセラレータと呼ばれるハードウェアをＣＰＵの他に用いることが行なわれている（例えば、特許文献１，２参照）。また、ＣＰＵの通信機能をＳｍａｒｔＮＩＣ（Network Interface Card）と呼ばれるデバイスにオフロードすることも行なわれている。
【0004】
また、近年では、ＦＰＧＡやＧＰＵといったアクセラレータを、ＣＰＵに対してインターコネクトを介して接続することも行なわれている。このようなシステム構成のインターコネクトとして、ＣＸＬ（Compute Express Link：登録商標）が知られている。例えば、ＣＸＬスイッチで接続されたメモリリソースを管理するためのシステムが知られている（例えば、特許文献３参照）。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】米国特許出願公開第２０２０／０２４２７２４号明細書
【特許文献2】米国特許出願公開第２０１８／０３００２３８号明細書
【特許文献3】特開２０２１－１９０１２５号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、このような従来のＣＸＬスイッチを用いたインタフェースにおいては、メモリを管理するのみであるので、ＦＰＧＡやＧＰＵを管理することができない。従って、アプリケーションから想定を超えるデータ処理がＦＰＧＡやＧＰＵに対して要求された場合に、処理の遅延が生じるという課題がある。
【0007】
１つの側面では、本発明は、処理遅延を低減することを目的とする。
【課題を解決するための手段】
【0008】
この情報処理装置は、プロセッサと、インターコネクト規格に準拠するインターコネクトスイッチと、前記プロセッサに前記インターコネクトスイッチを介して接続される複数のデバイスとを有するコンピュータシステムに備えられる情報処理装置であって、前記複数のデバイスのうちの第１のデバイスに処理対象に対する処理遅延を検出した場合に、前記複数のデバイスのうちの前記第１のデバイスとは異なる第２のデバイスに、前記処理対象を処理させる制御部を有する。
【発明の効果】
【0009】
一実施形態によれば、処理遅延を低減することができる。
【図面の簡単な説明】
【0010】
【図1】第１実施形態の一例としてのコンピュータシステムの構成を示す図である。
【図2】第１実施形態の一例としてのコンピュータシステムにおけるＣＵのハードウェア構成を示す図である。
【図3】第１実施形態の一例としてのコンピュータシステムのＣＸＬ拡張機能部，ＣＵおよびＦＰＧＡ拡張機能部の機能構成を示す図である。
【図4】第１実施形態の一例としてのコンピュータシステムにおける並列処理の強化手法を示す図である。
【図5】第１実施形態の一例としてのコンピュータシステムにおける処理を説明するためのシーケンス図である。
【図7】第２実施形態の一例としてのコンピュータシステムの構成を示す図である。
【図8】第２実施形態の一例としてのコンピュータシステムのＣＸＬ拡張機能部，ＣＵおよびＧＰＵ拡張機能部の機能構成を示す図である。
【図9】第２実施形態の一例としてのコンピュータシステムにおける処理を示すシーケンス図である。
【発明を実施するための形態】
【0011】
以下、図面を参照して本情報処理装置，プログラムおよび制御方法にかかる実施の形態を説明する。ただし、以下に示す実施形態はあくまでも例示に過ぎず、実施形態で明示しない種々の変形例や技術の適用を排除する意図はない。すなわち、本実施形態を、その趣旨を逸脱しない範囲で種々変形（実施形態および各変形例を組み合わせる等）して実施することができる。また、各図は、図中に示す構成要素のみを備えるという趣旨ではなく、他の機能等を含むことができる。
【0012】
【0013】
図１に例示するコンピュータシステム１は、スイッチ２，ＣＸＬスイッチ４，ＣＸＬ拡張機能部５，ＣＵ６，ストレージプール１０，ＦＰＧＡ拡張機能部７ａ，ＦＰＧＡプール８ａ，メモリプール１１，ユーザ端末１２および１つ以上（図１に示す例ではｎ個）のサーバ３を有する。
【0014】
ユーザ端末１２は、ユーザが使用するコンピュータである。ユーザ端末１２は、例えば、イーサネット（登録商標）を介してスイッチ２に接続されてよい。ユーザ端末１２は、複数あってもよい。スイッチ２には、複数のサーバ３が接続されている。
【0015】
ユーザ端末１２はユーザによる操作等に基づいてジョブの投入を行なう。ユーザ端末１２から投入されたジョブは、スイッチ２を介して、複数のサーバ３のうちいずれかサーバ３に送信される。
【0016】
スイッチ２は、ユーザ端末装置１３と複数のサーバ３との間の通信を制御する。例えば、ユーザ端末１２から送信されるジョブを対応するサーバ３に転送する。また、スイッチ２は、サーバ３から応答されるジョブの実行結果をユーザ端末１２に転送する。スイッチ２は、例えば、ＴｏＲ（Top of Rack）スイッチやＳｍａｒｔＮＩＣであってよい。スイッチ２と各サーバ３とは、例えば、イーサネットで接続されてよい。
【0017】
ストレージプール１０には複数の記憶装置（デバイス）が登録されている。サーバ３からの要求に応じて、ストレージプール１０の記憶装置の記憶領域が提供される。メモリプール１１には、複数のメモリデバイス（デバイス）が登録されている。サーバ３からの要求に応じて、メモリプール１１のメモリデバイスのメモリ領域が提供される。
【0018】
ＦＰＧＡプール８ａには複数のＦＰＧＡ（デバイス）９が登録されている。ユーザ端末１２から投入されたジョブが、サーバ３，ＣＸＬスイッチ４およびＣＵ（Control Unit）６を介してＦＰＧＡプール８ａのＦＰＧＡ９に送信される。ＦＰＧＡ９は、受信したジョブを処理し、その実行結果をＣＵ６およびＣＸＬスイッチ４を介してサーバ３に応答（結果送信）する。サーバ３は、応答された実行結果をユーザ端末１２に送信する。
【0019】
ＦＰＧＡプール８ａに登録された複数のＦＰＧＡ９の中には、ジョブを処理中でないホットスタンバイ（ホットスペア）状態のＦＰＧＡ９が含まれていてよい。
【0020】
ＦＰＧＡプール８ａには、ＦＰＧＡ拡張機能部７ａが備えられている。ＦＰＧＡ拡張機能部７ａは、ＣＵ６とＦＰＧＡプール８ａとの間に介在する。ＦＰＧＡ拡張機能部７ａは、ＣＵ６（ＣＸＬスイッチ４）から送信されるスペシャルパケットに応じて、ＦＰＧＡプール８ａのＦＰＧＡ９の管理を行なう。ＦＰＧＡ拡張機能部７ａの詳細については後述する。
【0021】
サーバ３は、サーバ機能を有するコンピュータである。各サーバ３は図示しないプロセッサを有し、当該プロセッサがプログラムを実行することで各種機能を実現する。サーバ３のプロセッサはＣＰＵ（Central Processing Unit）であってよい。サーバ３のプロセッサが第１のプロセッサに相当する。
【0022】
サーバ３は、ユーザ端末１２から送信されたジョブを処理するに際して、必要に応じて、ＦＰＧＡプール８ａのＦＰＧＡ９に対して、ジョブの処理依頼を送信（ジョブ投入）する。
【0023】
ここで、サーバ３が発行するジョブは、複数のタスクを含んでよい。また、これらのタスクは、複数のＦＰＧＡ９によって処理されてよい。さらに、複数のタスクは、複数のフローに分類されてよく、これらの複数のフローは、複数のＦＰＧＡ９によって並列に処理されてよい。
【0024】
また、サーバ３は、ストレージプール１０やメモリプール１１に対して記憶領域やメモリ領域を要求する。
【0025】
ＣＸＬスイッチ４は、インターコネクト規格に準拠するインターコネクトスイッチである。ＣＸＬスイッチ４は、複数のサーバ３に接続されるとともに、ＣＵ６を介してストレージプール１０，メモリプール１１，ＦＰＧＡプール８ａに接続されている。ＣＸＬスイッチ４は、複数のサーバ３と、ストレージプール１０に含まれる記憶装置，メモリプール１１に含まれるメモリおよびＦＰＧＡプール８ａに含まれるＦＰＧＡ９との間における通信を制御する。ＣＸＬスイッチ４は、CXL.io，CXL.cacheおよびCXL.memの各プロトコルに従ってパケットの生成や処理を行なう。
【0026】
ＣＸＬスイッチ４にはＣＸＬ拡張機能部５が付加されている。ＣＸＬ拡張機能部５は、ＣＸＬスイッチ４の機能を拡張する。このＣＸＬ拡張機能部５の詳細については後述する。
【0027】
図２は第１実施形態の一例としてのコンピュータシステム１におけるＣＵ６のハードウェア構成を示す図である。
【0028】
ＣＵ６は、図２に例示するように、プロセッサ２１，メモリ２２，記憶装置２３およびインタフェース２４を有する情報処理装置であってよい。コンピュータシステム１は、サーバ３のプロセッサ（第１のプロセッサ）と、インターコネクト規格に準拠するＣＸＬスイッチ４（インターコネクトスイッチ）と、サーバ３のプロセッサにＣＸＬスイッチ４を介して接続される複数のデバイスと、を有するコンピュータシステムに相当する。また、ＣＵ６はこのコンピュータシステム１に備えられる情報処理装置に相当する。
【0029】
プロセッサ２１は、種々の制御や演算を行なう演算処理装置の一例であり、種々の処理を実行する制御部である。プロセッサ２１は、ＣＵ６内の各ブロックと図示しないバスで相互に通信可能に接続されてよい。なお、プロセッサ２１は、複数のプロセッサを含むマルチプロセッサであってもよいし、複数のプロセッサコアを有するマルチコアプロセッサであってもよく、或いは、マルチコアプロセッサを複数有する構成であってもよい。
【0030】
プロセッサ２１としては、例えば、ＣＰＵ、ＭＰＵ、ＡＰＵ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡ等の集積回路（ＩＣ：Integrated Circuit）が挙げられる。なお、プロセッサ２１として、これらの集積回路の２以上の組み合わせが用いられてもよい。ＭＰＵはMicro Processing Unitの略称であり、ＡＰＵはAccelerated Processing Unitの略称である。ＤＳＰはDigital Signal Processorの略称であり、ＡＳＩＣはApplication Specific ICの略称である。プロセッサ２１が、第２のプロセッサに相当する。
【0031】
メモリ２２は、種々のデータやプログラム等の情報を格納するハードウェア（ＨＷ）の一例である。メモリ２２としては、例えばＤＲＡＭ（Dynamic Random Access Memory）等の揮発性メモリ、および、ＰＭ（Persistent Memory）等の不揮発性メモリ、の一方または双方が挙げられる。
【0032】
記憶装置２３は、種々のデータやプログラム等の情報を格納するＨＷの一例である。記憶装置２３としては、ＨＤＤ（Hard Disk Drive）等の磁気ディスク装置、ＳＳＤ（Solid State Drive）等の半導体ドライブ装置、不揮発性メモリ等の各種記憶装置が挙げられる。不揮発性メモリとしては、例えば、フラッシュメモリ、ＳＣＭ（Storage Class Memory）、ＲＯＭ（Read Only Memory）等が挙げられる。
【0033】
記憶装置２３は、ＣＵ６の各種機能の全部若しくは一部を実現するプログラム（通信制御プログラム：図示省略）を格納してよい。
【0034】
例えば、ＣＵ６のプロセッサ２１は、記憶装置２３に格納されたプログラムをメモリ２２に展開して実行することにより、後述する制御機能を実現できる。
【0035】
プログラムを格納した図示しない記録媒体から、プログラムが読み出され記憶装置２３に格納されてもよい。
【0036】
記録媒体としては、例示的に、磁気／光ディスクやフラッシュメモリ等の非一時的なコンピュータ読取可能な記録媒体が挙げられる。磁気／光ディスクとしては、例示的に、フレキシブルディスク、ＣＤ（Compact Disc）、ＤＶＤ（Digital Versatile Disc）、ブルーレイディスク、ＨＶＤ（Holographic Versatile Disc）等が挙げられる。フラッシュメモリとしては、例示的に、ＵＳＢメモリやＳＤカード等の半導体メモリが挙げられる。
【0037】
インタフェース２４は、ＣＵ６に対して、ＣＸＬスイッチ４，ストレージプール１０，メモリプール１１およびＦＰＧＡプール８ａを接続するためのインタフェースである。インタフェース２４は、例えば、ＰＣＩｅ（Peripheral Component Interconnect-Express）の規格に基づくインタフェースであってよく、ＰＣＩｅコネクタを含んでよい。
【0038】
上述したＣＵ６のＨＷ構成は例示である。従って、ＣＵ６内でのＨＷの増減（例えば任意のブロックの追加や削除）、分割、任意の組み合わせでの統合、又は、バスの追加若しくは削除等は適宜行なわれてもよい。
【0039】
〔Ａ－２〕機能構成例
図３は第１実施形態の一例としてのコンピュータシステム１のＣＸＬ拡張機能部５，ＣＵ６およびＦＰＧＡ拡張機能部７ａの機能構成を示す図である。
図３は第１実施形態の一例としてのコンピュータシステム１のＣＸＬ拡張機能部５，ＣＵ６およびＦＰＧＡ拡張機能部７ａの機能構成を示す図である。
【0040】
ＣＵ６は、複数のデバイス（本第１実施形態においては複数のＦＰＧＡ９）を制御する制御装置であり、サーバ３のプロセッサと通信することなく、ＦＰＧＡプール８ａのＦＰＧＡ９を自律的に制御する機能を実現する。
【0041】
ＣＵ（制御部）６は、複数のＦＰＧＡ９（デバイス）のうちの処理遅延ＦＰＧＡ９（第１のデバイス）に処理遅延タスク（処理対象）に対する処理遅延を検出した場合に、複数のＦＰＧＡ９のうちの処理遅延ＦＰＧＡ９とは異なる補助ＦＰＧＡ９（第２のデバイス）に、処理対象である処理遅延タスクを処理させる。
【0042】
ＣＵ６は、ＦＰＧＡ９の負荷状況を監視し、ＦＰＧＡ９に処理遅延を検出した場合に、ＦＰＧＡ９を追加して処理を補助実行させることで、処理負荷のバランシングを実現するのである。
【0043】
ＣＵ６は、図３に示すように、監視部６１，第一ジョブ送受信部６２ａ，第一スペシャルパケット処理部６３および第一ＦＰＧＡ管理部６４ａとしての機能を有する。
【0044】
監視部６１は、ＦＰＧＡプール８ａの各ＦＰＧＡ９の稼働状態の監視および分析を行なう。監視部６１は、各ＦＰＧＡ９の稼働状況の監視として、各ＦＰＧＡ９からＦＰＧＡ９の稼働状態を示す情報を収集してよい。
【0045】
例えば、監視部６１は、各ＦＰＧＡ９の稼働状態を示す情報として、各ＦＰＧＡ９におけるジョブの実行状態を取得してよい。ジョブの実行状態は、例えば、ＦＰＧＡ９が処理するジョブの数（カウント），消費電力，実行時間等を含んでよい。ＦＰＧＡ９におけるジョブの実行時間は、ＦＰＧＡ９にジョブが入力されてから応答が出力されるまでの時間であってよい。ＦＰＧＡ９の稼働状況は、ＦＰＧＡ９の負荷状態であるともいえる。
【0046】
各ＦＰＧＡ９の稼働状態を示す情報は、後述するＦＰＧＡ拡張機能部７ａを介して収集される。
【0047】
また、監視部６１は、各ＦＰＧＡ９の稼働状況の分析として、稼働状況を示す情報の変化を計測する。
【0048】
例えば、監視部６１は、ＦＰＧＡ９におけるジョブの実行時間を、同一のＦＰＧＡ９による前回の同一ジョブの実行時間と比較する。この比較の結果、ジョブの実行時間が前回の同一ジョブの実行時間よりも所定時間（閾値）以上長い場合に、当該ＦＰＧＡ９における処理遅延を検出する。処理遅延が検出されたＦＰＧＡ９を、処理遅延ＦＰＧＡ９といってよい。また、処理遅延ＦＰＧＡ９が実行中のタスクを処理遅延タスクといってよい。
【0049】
監視部６１が、ＦＰＧＡ９における処理遅延を検出すると、本コンピュータシステム１の動作モードは通常モードから負荷分散モードに移行する。監視部６１は、例えば、ＣＵ６のメモリ２２等の特定の記憶領域に、本コンピュータシステム１の動作モードを示す情報を記憶してよい。動作モードを示す情報は、例えば、フラグであってよく。通常モードにおいては0を、負荷分散モードにおいては1を設定してよい。
【0050】
また、監視部６１は、処理遅延ＦＰＧＡ９によるジョブの実行時間を、処理遅延が発生していない状態での同一ジョブの実行時間と比較し、ジョブの実行時間の差が所定時間（閾値）未満の場合に、当該ＦＰＧＡ９における処理遅延の解消を検出する。
【0051】
監視部６１は、ＦＰＧＡ９における処理遅延の解消を検出すると、本コンピュータシステム１の動作モードを負荷分散モードから通常モードに移行させる。
【0052】
また、監視部６１は、ＦＰＧＡ９における処理遅延を検知した場合に、ＦＰＧＡプール８ａにおける複数のＦＰＧＡ９の中から、処理遅延ＦＰＧＡ９の処理遅延タスクの処理を補助させるＦＰＧＡ９を決定する。処理遅延ＦＰＧＡ９の処理遅延タスクの処理を補助させるＦＰＧＡ９を補助ＦＰＧＡ９といってよい。処理遅延ＦＰＧＡ９の処理遅延タスクの処理を補助ＦＰＧＡ９にも実行（並列処理）させることで、負荷分散を実現することができる。
【0053】
処理遅延ＦＰＧＡ９が、複数のデバイスのうちの第１のデバイスに相当する。また、補助ＦＰＧＡ９が、複数のデバイスのうち第１のデバイスとは異なる第２のデバイスに相当する。
【0054】
監視部６１は、処理遅延タスクの特性に応じて、ＦＰＧＡプール８ａにおけるホットスタンバイ状態のＦＰＧＡ９の中から、補助ＦＰＧＡ９を選択してよい。例えば、監視部６１は、以下のルール１～３のいずれかに従って、補助ＦＰＧＡ９の選択を行なってよい。
【0055】
（ルール１）
例えば、処理遅延タスクの特性として、処理遅延タスクがループ処理を多く含む場合に、監視部６１は、回路規模が第１の閾値以下である小規模のＦＰＧＡ９を補助ＦＰＧＡ９としてアペンド（追加）することを決定する。これにより、処理遅延タスクを、処理遅延ＦＰＧＡ９と補助ＦＰＧＡ９とで並列処理させる。
例えば、処理遅延タスクの特性として、処理遅延タスクがループ処理を多く含む場合に、監視部６１は、回路規模が第１の閾値以下である小規模のＦＰＧＡ９を補助ＦＰＧＡ９としてアペンド（追加）することを決定する。これにより、処理遅延タスクを、処理遅延ＦＰＧＡ９と補助ＦＰＧＡ９とで並列処理させる。
【0056】
なお、処理遅延タスクがループ処理を多く含む場合には、所定数以上のループを含むことや、ループ処理におけるループ回数が多いことが含まれていてよい。
【0057】
（ルール２）
例えば、処理遅延タスクの特性として、処置遅延タスクが高負荷な処理を含む場合に、監視部６１は、処理遅延ＦＰＧＡ９よりも処理性能が高いＦＰＧＡ９を補助ＦＰＧＡ９として決定する。具体的には、監視部６１は、回路規模が第１の閾値よりも大きい大規模のＦＰＧＡ９を補助ＦＰＧＡ９として用いることを決定する。監視部６１は、処理遅延ＦＰＧＡ９において実行中の処理遅延タスクの処理を、より高速な補助ＦＰＧＡ９にオフロードさせる。
例えば、処理遅延タスクの特性として、処置遅延タスクが高負荷な処理を含む場合に、監視部６１は、処理遅延ＦＰＧＡ９よりも処理性能が高いＦＰＧＡ９を補助ＦＰＧＡ９として決定する。具体的には、監視部６１は、回路規模が第１の閾値よりも大きい大規模のＦＰＧＡ９を補助ＦＰＧＡ９として用いることを決定する。監視部６１は、処理遅延ＦＰＧＡ９において実行中の処理遅延タスクの処理を、より高速な補助ＦＰＧＡ９にオフロードさせる。
【0058】
（ルール３）
例えば、処理遅延タスクの特性として、処理遅延タスクが同じ処理を多く含む場合に、監視部６１は、処理遅延タスクと回路規模が同等の補助ＦＰＧＡ９を追加することを決定する。これにより、処理遅延タスクを、処理遅延ＦＰＧＡ９と補助ＦＰＧＡ９とで並列処理させる。
例えば、処理遅延タスクの特性として、処理遅延タスクが同じ処理を多く含む場合に、監視部６１は、処理遅延タスクと回路規模が同等の補助ＦＰＧＡ９を追加することを決定する。これにより、処理遅延タスクを、処理遅延ＦＰＧＡ９と補助ＦＰＧＡ９とで並列処理させる。
【0059】
また、監視部６１が、処理遅延ＦＰＧＡ９において、例えば、処理遅延が解消されたことを検出した場合に、本コンピュータシステム１の動作モードを負荷分散モードから通常モードに移行してよい。監視部６１は、本コンピュータシステム１の動作モードを示す情報を更新する。
【0060】
監視部６１は、ＦＰＧＡプール８ａにおけるホットスタンバイ状態のＦＰＧＡ９の中から補助ＦＰＧＡ９を選択してよい。監視部６１は、例えば、ホットスタンバイ状態にある複数のＦＰＧＡ９の中から、補助ＦＰＧＡ９をランダムに決定してもよい。また、監視部６１は、ホットスタンバイ状態のＦＰＧＡ９の中から、処理遅延ＦＰＧＡ９と回路規模が同等のＦＰＧＡ９を優先して補助ＦＰＧＡ９として選択してもよい。さらに、監視部６１は、処理遅延ＦＰＧＡ９よりも回路規模が大きいＦＰＧＡ９を優先して補助ＦＰＧＡ９として選択してもよい。
【0061】
図４は第１実施形態の一例としてのコンピュータシステム１における並列処理の強化手法を示す図である。
【0062】
この図４においては、タスク＃１～＃１０を含むジョブを処理する例を示している。この図４においては、タスク＃１～＃７をフローＡ，Ｂ，Ｃの３つのフローに分割し、３つのＦＰＧＡ＃１～＃３を用いて並列処理している。また、ＦＰＧＡ＃４はタスク＃８を、ＦＰＧＡ＃５はタスク＃９を、ＦＰＧＡ＃６はタスク＃１０をそれぞれ処理している。
【0063】
例えば、タスク＃２がループ処理を多く含むものであって、監視部６１が、ＦＰＧＡ＃１における処理遅延を検出した場合に、監視部６１は、ルール１に従って、タスク＃２の処理を行なう補助ＦＰＧＡ９をアペンドし、タスク＃２のループを並列処理させることを決定してよい。
【0064】
また、例えば、タスク＃３が高負荷であって、監視部６１がＦＰＧＡ＃２における処理遅延を検出した場合に、監視部６１は、ルール２に従って、タスク＃３の処理をより高速な補助ＦＰＧＡ９にオフロードさせることで、高負荷なタスク＃３の処理時間を短縮させることを決定してよい。
【0065】
さらに、例えば、タスク＃１０が同じ処理を多く含むものであって、監視部６１がＦＰＧＡ＃６における処理遅延を検出した場合に、監視部６１は、ルール３に従って、ＦＰＧＡ＃６と同様の回路規模の補助ＦＰＧＡ９をアペンドし、タスク＃１０の処理を並列処理させることを決定してよい。
【0066】
第一ジョブ送受信部６２ａは、ＣＸＬスイッチ４（ＣＸＬ拡張機能部５）を介してサーバ３からジョブを受信する。第一ジョブ送受信部６２ａはジョブを受信するスレーブとしての機能を実現する。
【0067】
また、第一ジョブ送受信部６２ａは、ＦＰＧＡ拡張機能部７ａを介してＦＰＧＡ９にジョブを送信する。第一ジョブ送受信部６２ａは、ジョブを送信（発信）するマスターとしての機能も実現する。
【0068】
第一ＦＰＧＡ管理部６４ａは、各ＦＰＧＡ９に関する論理配置の情報（コンフィギュレーション情報）を管理する。コンフィギュレーション情報は、例えば、ＣＵ６の記憶装置２３に予め格納されていてよい。また、ＦＰＧＡ９の用途や仕様等に応じて、ＦＰＧＡ９毎に複数種類のコンフィギュレーション情報を予め用意してよい。
【0069】
第一ＦＰＧＡ管理部６４ａは、監視部６１が決定した補助ＦＰＧＡ９に応じて、当該補助ＦＰＧＡ９に対応するコンフィギュレーション情報を記憶装置２３から読み出し、第一スペシャルパケット処理部６３に受け渡す。
【0070】
第一スペシャルパケット処理部６３は、監視部６１がＦＰＧＡ９における処理遅延を検出すると、後述するＣＸＬ拡張機能部５に対して、スペシャルパケットの発行を依頼する。第一スペシャルパケット処理部６３は、このＣＸＬ拡張機能部５に対するスペシャルパケットの発行依頼とともに、補助ＦＰＧＡ９を特定する情報や補助ＦＰＧＡ９を構成するための情報をＣＸＬ拡張機能部５に送信する。
【0071】
スペシャルパケットは、ＣＸＬプロトコルに準拠したパケットを拡張したものであって、ＣＸＬプロトコルに準拠した既知のパケットに含まれる特定の領域に、ＦＰＧＡ９を制御するための特定の情報が含まれている。スペシャルパケットは、ＦＰＧＡプール８ａのＦＰＧＡ９（デバイス）を制御するためのデバイス制御パケットに相当する。以下、ＣＸＬプロトコルに準拠したパケットをＣＸＬパケットといってよい。
【0072】
ＣＸＬパケットにおける特定の領域は、ＣＸＬパケットにおける予備領域等の未使用の領域であってよい。
【0073】
ＦＰＧＡ９を制御するための特定の情報は、ＦＰＧＡ９を設定するための情報であってよく、例えば、ＦＰＧＡ９を初期化するための情報（コマンド）や、ＦＰＧＡ９に設定される論理ブロックの種類や配置を示す情報を含んでよい。ＦＰＧＡ９を制御するための特定の情報は、第一ＦＰＧＡ管理部６４ａから取得した、補助ＦＰＧＡ９に関するコンフィギュレーション情報を含んでよい。
【0074】
また、第一スペシャルパケット処理部６３は、ＣＸＬ拡張機能部５（第二ＦＰＧＡ管理部５４ａ）から送信されるスペシャルパケットを受信するスレーブとしての機能を実現する。
【0075】
第一スペシャルパケット処理部６３は、受信したスペシャルパケットをＦＰＧＡ拡張機能部７ａに転送する。このスペシャルパケットは、ＦＰＧＡ拡張機能部７ａに対して補助ＦＰＧＡ９の接続，初期化および論理配置を行なわせる、ＦＰＧＡ９を制御するための特定の情報を含む。すなわち、第一スペシャルパケット処理部６３は、スペシャルパケットをＦＰＧＡ拡張機能部７ａに転送することで、ＦＰＧＡ拡張機能部７ａに対して、補助ＦＰＧＡ９を使用可能な状態にさせるための指示を行なう。
【0076】
ＣＵ６は、監視部６１によって各ＦＰＧＡ９の稼働状況（負荷状況）を監視し、処理遅延が検出された処理遅延ＦＰＧＡ９の処理遅延タスクの処理を補助ＦＰＧＡ９に補助させることで、ＦＰＧＡ９間において負荷を分散させるロードバランサーとしての機能を実現する。そして、ＣＵ６は、このようなＦＰＧＡ９間における負荷分散（バランシング）をサーバ３のリソースを用いることなく実現する。
【0077】
また、ＣＵ６は、第一スペシャルパケット処理部６３により、ＣＸＬ拡張機能部５に対するスペシャルパケットの発行依頼を行なうことで、ＦＰＧＡ９の初期化や論理配置等の制御を実現する。ＣＵ６は、このようなＦＰＧＡ９の制御についても、サーバ３のリソースを用いることなく実現する。
【0078】
ＣＸＬ拡張機能部５は、ＣＵ６（第一スペシャルパケット処理部６３）からのスペシャルパケットの発行依頼に基づいて、スペシャルパケットを生成し、発行する。
【0079】
図３に示すように、ＣＸＬ拡張機能部５は、パケット読込部５１，第二ジョブ送受信部５２ａ，第二スペシャルパケット処理部５３および第二ＦＰＧＡ管理部５４ａとしての機能を有する。ＣＸＬ拡張機能部５としての機能は、例えば、回路装置によって実現されてもよく、また、プロセッサがプログラムを実行することで実現してもよく、適宜変更して実施することができる。
【0080】
パケット読込部５１は、サーバ３から送信されたＣＸＬプロトコルのパケットを読込む。
【0081】
第二ジョブ送受信部５２ａは、ＣＸＬスイッチ４を介してサーバ３からジョブを受信する。第二ジョブ送受信部５２ａはジョブを受信するスレーブとしての機能を実現する。
【0082】
また、第二ジョブ送受信部５２ａは、ＣＵ６を介してＦＰＧＡ９にジョブを送信する。第二ジョブ送受信部５２ａは、ジョブを送信（発信）するマスターとしての機能も実現する。
【0083】
第二ＦＰＧＡ管理部５４ａは、ＣＵ６からのスペシャルパケットの発行依頼に応じて、スペシャルパケットを生成するための情報を準備する。
【0084】
スペシャルパケットを生成するための情報は、例えば、補助ＦＰＧＡ９の接続を指示する情報や、補助ＦＰＧＡ９の初期化を指示する情報および補助ＦＰＧＡ９の論理配置を示す情報を含んでよい。
【0085】
補助ＦＰＧＡ９の論理配置を示す情報は、例えば、ＣＵ６（第一スペシャルパケット処理部６３）からスペシャルの発行依頼とともに送信された情報であってよい。また、第二ＦＰＧＡ管理部５４ａは、補助ＦＰＧＡ９の論理配置を示す情報を自身で生成もしくは取得してもよい。
【0086】
第二スペシャルパケット処理部５３は、ＣＵ６からのスペシャルパケットの発行依頼に応じて、スペシャルパケットを生成する。
【0087】
第二スペシャルパケット処理部５３は、ＣＸＬパケットの所定位置に、第二ＦＰＧＡ管理部５４ａが準備した、補助ＦＰＧＡ９の接続を指示する情報や、補助ＦＰＧＡ９の初期化を指示する情報および補助ＦＰＧＡ９の論理配置を示す情報を格納することで、スペシャルパケットを生成する。
【0088】
第二スペシャルパケット処理部５３は、生成したスペシャルパケットをＣＵ６に送信する。第二スペシャルパケット処理部５３は、スペシャルパケットを送信するマスターとして機能を実現する。
【0089】
ＣＸＬ拡張機能部５は、インターコネクト規格のパケットに基づいて、補助ＦＰＧＡ９（第２のデバイス）を制御するためのスペシャルパケット（デバイス制御パケット）を生成するデバイス制御パケット生成部に相当する。
【0090】
図３に示すように、ＦＰＧＡ拡張機能部７ａは、例示的に、第三ジョブ送受信部７１ａおよび第三ＦＰＧＡ管理部７２ａとしての機能を有する。ＦＰＧＡ拡張機能部７ａとしての機能は、例えば、回路装置によって実現されてもよく、また、プロセッサがプログラムを実行することで実現してもよく、適宜変更して実施することができる。
【0091】
ＦＰＧＡ拡張機能部７ａはデバイス制御部に相当し、ＣＸＬ拡張機能部５（デバイス制御パケット生成部）が生成したスペシャルパケット（デバイス制御パケット）に基づいて、補助ＦＰＧＡ９（第２のデバイス）を動作可能な状態に設定する。
【0092】
第三ジョブ送受信部７１ａは、ＦＰＧＡ９にジョブを送信し、また、ＦＰＧＡ９からジョブの実行結果を受信する。第三ジョブ送受信部７１ａは、ＦＰＧＡ９にジョブを送信する場合にはマスターとして機能し、ＦＰＧＡ９からジョブの実行結果を受信する場合にはスレーブとして機能する。
【0093】
第三ＦＰＧＡ管理部７２ａは、スペシャルパケットに含まれる、補助ＦＰＧＡ９の接続を指示する情報や、補助ＦＰＧＡ９の初期化を指示する情報および補助ＦＰＧＡ９の論理配置を示す情報に基づき、補助ＦＰＧＡ９に対して、接続，初期化および論理配置を行なう。
【0094】
例えば、第三ＦＰＧＡ管理部７２ａは、スペシャルパケットに含まれる補助ＦＰＧＡ９を特定する情報に基づいて、補助ＦＰＧＡ９を把握する。第三ＦＰＧＡ管理部７２ａは、この補助ＦＰＧＡ９に対して、初期化を行ない、さらに、補助ＦＰＧＡ９を構成するための情報に基づき論理配置を設定させる。
【0095】
なお、ＦＰＧＡ９に対する接続，初期化および論理配置は、既知の手法で実現することができ、その説明は省略する。
【0096】
【0097】
【0098】
処理前においては、図６の符号Ａに示すように、複数のＦＰＧＡ＃１～＃７のうち、ＦＰＧＡ＃４～＃７がホットスタンバイの状態である。また、ＦＰＧＡ＃１はサーバ＃１と、ＦＰＧＡ＃２はサーバ＃２と、ＦＰＧＡ＃３はサーバ＃３と、それぞれ１対１接続されている。
【0099】
また、以下においては、ユーザ端末１２が複数のサーバ３のうちのサーバ＃１にジョブを投入し、このジョブをＦＰＧＡ＃１が処理する例を示す。さらに、ＦＰＧＡ＃１において処理遅延が検出された場合に、監視部６１が上記のルール１に従って、ＦＰＧＡ＃４を補助ＦＰＧＡ９としてアペンドすることを決定する。これにより、処理遅延タスクを、処理遅延ＦＰＧＡ＃１と補助ＦＰＧＡ＃４とで並列処理させるものとする。
【0100】
通常モードのコンピュータシステム１において、ユーザ端末１２がサーバ＃１にジョブを投入すると（図５の符号Ａ１参照）、このジョブは、ＣＸＬスイッチ４，ＣＸＬ拡張機能部５，ＣＵ６およびＦＰＧＡ拡張機能部７ａを介してＦＰＧＡ＃１に投入される（図５の符号Ａ２参照）。ＦＰＧＡ＃１は投入されたジョブを実行する（図５の符号Ａ３参照）。
【0101】
【0102】
ＦＰＧＡ＃１は、ジョブの実行を完了すると、実行結果をサーバ＃１に送信する（図５の符号Ａ６参照）。
【0103】
ＣＵ６の監視部６１は、ジョブの実行時間を監視し（図５の符号Ａ７参照）、測定した実行時間を、同一のＦＰＧＡ＃１による前回の同一ジョブの実行時間と比較する（図５の符号Ａ８参照）。この比較の結果、監視部６１は、ジョブの実行時間が前回の同一ジョブの実行時間よりも所定時間以上長く、当該ＦＰＧＡ＃１における処理遅延を検出したものとする。これにより、本コンピュータシステム１は通常モードから負荷分散モードに移行する。
【0104】
サーバ＃１がユーザ端末１２にジョブの実行結果を送信し、ユーザ端末１２はこの実行結果を受信する（図５の符号Ａ９参照）。
【0105】
その後、ユーザ端末１２は、サーバ＃１に再度ジョブを投入すると（図５の符号Ａ１０参照）、このジョブは、ＣＸＬスイッチ４およびＣＸＬ拡張機能部５を介してＣＵ６に送信される。ＣＵ６の監視部６１は、投入されたジョブの分析を行なう（図５の符号Ａ１１参照）。例えば、監視部６１は、補助ＦＰＧＡ９を決定する。
【0106】
ＣＵ６において、第一スペシャルパケット処理部６３が、スペシャルパケットの発行依頼とともに、補助ＦＰＧＡ９を特定する情報や補助ＦＰＧＡ９を構成するための情報をＣＸＬ拡張機能部５に送信する（図５の符号Ａ１２参照）。
【0107】
ＣＸＬ拡張機能部５においては、第二スペシャルパケット処理部５３が、ＣＵ６からのスペシャルパケットの発行依頼を受信し（図５の符号Ａ１３参照）、スペシャルパケットを生成する。第二スペシャルパケット処理部５３は、生成したスペシャルパケットをＣＵ６に送信する（図５の符号Ａ１４参照）。
【0108】
ＣＵ６において、第一スペシャルパケット処理部６３は、スペシャルパケットをＦＰＧＡ拡張機能部７ａに転送する。第一ＦＰＧＡ管理部６４ａは、スペシャルパケットをＦＰＧＡ拡張機能部７ａに転送することで、ＦＰＧＡ拡張機能部７ａに対して、補助ＦＰＧＡ９を使用可能な状態にさせるための指示を行なう。補助ＦＰＧＡ９を使用可能な状態にさせるための指示には、補助ＦＰＧＡ９の接続，初期化および論理配置の各指示が含まれる（図５の符号Ａ１５参照）。
【0109】
ＦＰＧＡ拡張機能部７ａは、スペシャルパケットを受信し、読み込む（図５の符号Ａ１６参照）。ＦＰＧＡ拡張機能部７ａは、スペシャルパケットに含まれる、補助ＦＰＧＡ９を使用可能な状態にさせるための指示に従って、ＦＰＧＡ＃４に対して、接続，初期化および論理配置を行なう（図５の符号Ａ１７参照）。これにより、図６に符号Ｂで示すように、サーバ＃１が、ＣＸＬの機能によりＦＰＧＡ＃１とＦＰＧＡ＃４とを使用可能な状態となる。
【0110】
その後、ＣＵ６は、ＦＰＧＡ拡張機能部７ａに対して、ジョブを投入する（図５の符号Ａ１８参照）。ＦＰＧＡ拡張機能部７ａは、ＦＰＧＡ＃１およびＦＰＧＡ＃４にジョブを分散配置し、並列処理させる（図５の符号Ａ１９，Ａ２０参照）。
【0111】
ＦＰＧＡ＃１およびＦＰＧＡ＃４による各ジョブの実行結果は、ＣＵ６，ＣＸＬ拡張機能部５，ＣＸＬスイッチ４を介して、それぞれサーバ＃１に送信される（図５の符号Ａ２１，Ａ２２参照）。
【0112】
ＣＵ６の監視部６１は、各ＦＰＧＡ＃１，＃４によるジョブの実行時間を監視し（図５の符号Ａ２３参照）、測定した実行時間を、同一のＦＰＧＡ＃１，＃４による前回の同一ジョブの各実行時間と比較する（図５の符号Ａ２４参照）。また、サーバ＃１はユーザ端末１２にジョブの実行結果を送信する（図５の符号Ａ２５参照）。
【0113】
〔Ｃ〕効果
このように、第１実施形態の一例としてのコンピュータシステム１によれば、ＣＵ６において、監視部６１が各ＦＰＧＡ９によるジョブの実行時間を監視し、ＦＰＧＡ９において処理遅延を検出すると、負荷分散モードに移行し、補助ＦＰＧＡ９を決定する。
このように、第１実施形態の一例としてのコンピュータシステム１によれば、ＣＵ６において、監視部６１が各ＦＰＧＡ９によるジョブの実行時間を監視し、ＦＰＧＡ９において処理遅延を検出すると、負荷分散モードに移行し、補助ＦＰＧＡ９を決定する。
【0114】
また、第一スペシャルパケット処理部６３が、ＣＸＬ拡張機能部５に対して、補助ＦＰＧＡ９を特定する情報や補助ＦＰＧＡ９を構成するための情報とともにスペシャルパケットの発行依頼を送信する。
【0115】
そして、ＣＸＬ拡張機能部５が、ＣＵ６（第一スペシャルパケット処理部６３）からのスペシャルパケットの発行依頼に基づいて、スペシャルパケットを生成し、発行する。
【0116】
ＦＰＧＡ拡張機能部７ａにおいて、第三ＦＰＧＡ管理部７２ａが、スペシャルパケットに含まれるＦＰＧＡ９を制御するための特定の情報に基づいて、補助ＦＰＧＡ９の接続、初期化、および論理配置の設定を行なう。
【0117】
このように、ＦＰＧＡ９において処理遅延が発生した場合に、補助ＦＰＧＡ９を使用可能な状態にしてジョブ（処理遅延タスク）を処理させることで、処理遅延ＦＰＧＡ９の負荷を軽減し、ジョブの処理性能を向上させることができる。また、ＦＰＧＡプール８ａにおけるＦＰＧＡ９の利用効率を向上させることができる。
【0118】
また、この際、ＦＰＧＡ９における処理遅延の検出から、補助ＦＰＧＡ９の決定、補助ＦＰＧＡ９の設定を、ＣＵ６，ＣＸＬ拡張機能部５およびＦＰＧＡ拡張機能部７ａが実現する。これにより、サーバ３のリソースを用いることなく、また、サーバ３との通信も行なわないので、サーバ３等に負荷を与えることもない。
【0119】
ＣＵ６において、第一スペシャルパケット処理部６３が、ＣＸＬ拡張機能部５に対して、補助ＦＰＧＡ９を特定する情報や補助ＦＰＧＡ９を構成するための情報とともにスペシャルパケットの発行依頼を送信する。ＣＸＬ拡張機能部５が、ＣＵ６（第一スペシャルパケット処理部６３）からのスペシャルパケットの発行依頼に基づいて、スペシャルパケットを生成し、ＦＰＧＡ拡張機能部７ａに対して送信する。これにより、ＣＸＬプロトコル（インターコネクト規格）上において、ＣＵ６とＣＸＬ拡張機能部５とＦＰＧＡプール８ａとＦＰＧＡ拡張機能部７ａとの間でＦＰＧＡ９の制御を実現することができる。
【0120】
例えば、いずれかのＦＰＧＡ９に急な処理要求がありシステムのスケールアップが必要な場合に、ＣＵ６において監視部６１が処理遅延ＦＰＧＡ９における処理遅延を検出する。ＣＵ６は、サーバ３を介在させることなく、予め準備された複数のコンフィギュレーションの中から、スケールアップのコンフィギュレーションをスペシャルパケットを介して指示することで、補助ＦＰＧＡ９の増設を実現し、処理遅延タスク（ジョブ）を処理させることができる。
【0121】
（ＩＩ）第２実施形態の説明
上述した第１実施形態のコンピュータシステム１においては、ＦＰＧＡプール８ａを備え、ＣＵ６がＦＰＧＡプール８ａのＦＰＧＡ９を制御する機能を実現しているが、これに限定されるものではない。
上述した第１実施形態のコンピュータシステム１においては、ＦＰＧＡプール８ａを備え、ＣＵ６がＦＰＧＡプール８ａのＦＰＧＡ９を制御する機能を実現しているが、これに限定されるものではない。
【0122】
第２実施形態のコンピュータシステム１においては、ＧＰＵプール８ｂを備え、ＣＵ６がＧＰＵプール８ｂのＧＰＵ１３を制御する。
【0123】
【0124】
図７に示すように、第２実施形態のコンピュータシステム１は、第１実施形態のＦＰＧＡプール８ａに代えてＧＰＵプール８ｂをそなえるものであり、その他の部分は第１実施形態のコンピュータシステム１と同様に構成されている。
【0125】
ＧＰＵプール８ｂには複数のＧＰＵ（デバイス）１３が登録されている。ユーザ端末１２から投入されたプログラムが、サーバ３，ＣＸＬスイッチ４およびＣＵ６を介してＧＰＵプール８ｂのＧＰＵ１３に送信される。ＧＰＵ１３は、受信したプログラムを実行し、その実行結果をＣＵ６およびＣＸＬスイッチ４を介してサーバ３に応答（結果送信）する。サーバ３は、応答された実行結果をユーザ端末１２に送信する。
【0126】
ＧＰＵプール８ｂに登録された複数のＧＰＵ１３の中には、プログラムを実行していないホットスタンバイ（ホットスペア）状態のＧＰＵ１３が含まれていてよい。
【0127】
ＧＰＵプール８ｂには、ＧＰＵ拡張機能部７ｂが備えられている。ＧＰＵ拡張機能部７ｂは、ＣＵ６とＧＰＵプール８ｂとの間に介在する。ＧＰＵ拡張機能部７ｂは、ＣＵ６（ＣＸＬスイッチ４）から送信されるスペシャルパケットに応じて、ＧＰＵプール８ｂのＧＰＵ１３の管理を行なう。
【0128】
〔Ａ－２〕機能構成例
図８は第２実施形態の一例としてのコンピュータシステム１のＣＸＬ拡張機能部５，ＣＵ６およびＧＰＵ拡張機能部７ｂの機能構成を示す図である。
ＣＵ６は、複数のデバイス（本第２実施形態においては複数のＧＰＵ１３）を制御する制御装置であり、サーバ３のプロセッサと通信することなく、ＧＰＵプール８ｂのＧＰＵ１３を制御する機能を実現する。
図８は第２実施形態の一例としてのコンピュータシステム１のＣＸＬ拡張機能部５，ＣＵ６およびＧＰＵ拡張機能部７ｂの機能構成を示す図である。
ＣＵ６は、複数のデバイス（本第２実施形態においては複数のＧＰＵ１３）を制御する制御装置であり、サーバ３のプロセッサと通信することなく、ＧＰＵプール８ｂのＧＰＵ１３を制御する機能を実現する。
【0129】
ＣＵ（制御部）６は、複数のＧＰＵ１３（デバイス）のうちの処理遅延ＧＰＵ１３（第１のデバイス）に処理遅延プログラム（処理対象）に対する処理遅延を検出した場合に、複数のＧＰＵ１３のうちの処理遅延ＧＰＵ１３とは異なる補助ＧＰＵ１３（第２のデバイス）に、処理対象である処理遅延プログラムを処理させる。
【0130】
ＣＵ６は、ＧＰＵ１３の負荷状況を監視し、ＧＰＵ１３に処理遅延を検出した場合に、ＧＰＵ１３を追加して処理（プログラム）を補助実行させることで、処理負荷のバランシングを実現するのである。
【0131】
ＣＵ６は、図８に示すように、監視部６１，第一プログラム送受信部６２ｂ，第一スペシャルパケット処理部６３および第一ＧＰＵ管理部６４ｂとしての機能を有する。
【0132】
監視部６１は、ＧＰＵプール８ｂの各ＧＰＵ１３の稼働状態の監視および分析を行なう。監視部６１は、各ＧＰＵ１３の稼働状況の監視として、各ＧＰＵ１３からＧＰＵ１３の稼働状態を示す情報を収集してよい。
【0133】
例えば、監視部６１は、各ＧＰＵ１３の稼働状態を示す情報として、各ＧＰＵ１３におけるプログラムの実行状態を取得してよい。プログラムの実行状態は、例えば、ＧＰＵ１３が処理するプログラムの数（カウント），消費電力，実行時間等を含んでよい。ＧＰＵ１３におけるプログラムの実行時間は、ＧＰＵ１３がプログラムの実行を開始してから実行結果が出力されるまでの時間であってよい。ＧＰＵ１３の稼働状況は、ＧＰＵ１３の負荷状態であるともいえる。
【0134】
各ＧＰＵ１３の稼働状態を示す情報は、後述するＧＰＵ拡張機能部７ｂを介して収集される。
【0135】
また、監視部６１は、各ＧＰＵ１３の稼働状況の分析として、稼働状況を示す情報の変化を測定する。
【0136】
例えば、監視部６１は、ＧＰＵ１３によるプログラムの実行時間を、同一のＧＰＵ１３による前回の同一プログラムの実行時間と比較する。この比較の結果、プログラムの実行時間が前回の同一プログラムの実行時間よりも所定時間（閾値）以上長い場合に、当該ＧＰＵ１３における処理遅延を検出する。処理遅延が検出されたＧＰＵ１３を、処理遅延ＧＰＵ１３といってよい。また、処理遅延ＧＰＵ１３が実行中のプログラムを処理遅延プログラムといってよい。
【0137】
監視部６１が、ＧＰＵ１３における処理遅延を検出すると、本コンピュータシステム１の動作モードは通常モードから負荷分散モードに移行する。監視部６１は、例えば、ＣＵ６のメモリ２２等の特定の記憶領域に、本コンピュータシステム１の動作モードを示す情報を記憶してよい。動作モードを示す情報は、例えば、フラグであってよく。通常モードにおいては0を、負荷分散モードにおいては1を設定してよい。
【0138】
また、監視部６１は、処理遅延ＧＰＵ１３によるプログラムの実行時間を、処理遅延が発生していない状態での同一プログラムの実行時間と比較し、プログラムの実行時間の差が所定時間（閾値）未満の場合に、当該ＧＰＵ１３における処理遅延の解消を検出する。
【0139】
監視部６１は、ＧＰＵ１３における処理遅延の解消を検出すると、本コンピュータシステム１の動作モードを負荷分散モードから通常モードに移行させる。
【0140】
また、監視部６１は、ＧＰＵ１３における処理遅延を検知した場合に、ＧＰＵプール８ｂにおける複数のＧＰＵ１３の中から、処理遅延ＧＰＵ１３による処理遅延プログラムの実行を補助させるＧＰＵ１３を決定する。処理遅延ＧＰＵ１３の処理遅延プログラムの実行を補助させるＧＰＵ１３を補助ＧＰＵ１３といってよい。処理遅延ＧＰＵ１３の処理遅延タスクの処理を補助ＧＰＵ１３にも実行させることで、負荷分散を実現することができる。
【0141】
処理遅延ＧＰＵ１３が、複数のデバイスのうちの第１のデバイスに相当する。また、補助ＧＰＵ１３が、複数のデバイスのうち第１のデバイスとは異なる第２のデバイスに相当する。
【0142】
監視部６１は、処理遅延プログラムの特性に応じて、ＧＰＵプール８ｂにおけるホットスタンバイ状態のＧＰＵ１３の中から補助ＧＰＵ１３を選択してよい。
【0143】
例えば、監視部６１は、ログにおいて、複数のＧＰＵ１３によってプログラムを並列実行した場合に処理性能が向上したことが読み取れた場合に、当該プログラムを実行するＧＰＵ１３（補助ＧＰＵ１３）を増やすことを決定してよい。すなわち、監視部６１は、ログに基づいてＧＰＵ１３のプログラムの並列性を分析し、並列実行により性能向上が予想される場合に、処理遅延ＧＰＵ１３と同等以上のＧＰＵ１３を補助ＧＰＵ１３として決定してよい。監視部６１は、処理遅延ＧＰＵ１３と選択した補助ＧＰＵ１３とによる並列実行を行なわせることを決定してよい。
【0144】
また、監視部６１は、処理遅延ＧＰＵ１３よりも性能が高いＧＰＵ１３がホットスタンバイ状態にあり、且つ、ログに基づいてＧＰＵ１３のプログラムの並列性を分析した結果、並列実行を行なっても性能向上が期待できない場合に、性能が高いＧＰＵ１３を補助ＧＰＵ１３として決定し、処理遅延ＧＰＵ１３に替えて補助ＧＰＵ１３に当該プログラムを実行させてもよい。
【0145】
また、監視部６１が、処理遅延ＧＰＵ１３において、処理遅延が解消されたことを検出した場合に、本コンピュータシステム１の動作モードを負荷分散モードから通常モードに移行してよい。監視部６１は、本コンピュータシステム１の動作モードを示す情報を更新する。
【0146】
監視部６１は、ＧＰＵプール８ｂにおけるホットスタンバイ状態のＧＰＵ１３の中から補助ＧＰＵ１３を選択してよい。監視部６１は、例えば、ホットスタンバイ状態にある複数のＧＰＵ１３の中から、補助ＧＰＵ１３をランダムに決定してもよい。また、監視部６１は、ホットスタンバイ状態のＧＰＵ１３の中から、処理遅延ＧＰＵ１３と演算性能が同等のＧＰＵ１３を優先して補助ＧＰＵ１３として選択してもよい。さらに、監視部６１は、処理遅延ＧＰＵ１３よりも演算性能が高いＧＰＵ１３を優先して補助ＧＰＵ１３として選択してもよい。
【0147】
第一プログラム送受信部６２ｂは、ＣＸＬスイッチ４（ＣＸＬ拡張機能部５）を介してサーバ３からＧＰＵ１３に実行させるプログラムを受信する。第一プログラム送受信部６２ｂはプログラムを受信するスレーブとしての機能を実現する。
【0148】
また、第一プログラム送受信部６２ｂは、ＧＰＵ拡張機能部７ｂを介してＧＰＵ１３にプログラムを送信し、このプログラムを実行させる。第一プログラム送受信部６２ｂは、プログラムを送信（発信）するマスターとしての機能も実現する。
【0149】
第一ＧＰＵ管理部６４ｂは、各ＧＰＵ１３を設定するための情報を管理する。ＧＰＵ１３を設定するための情報には、例えば、ＧＰＵ１３を初期化するためのパラメータ情報が含まれてよい。ＧＰＵ１３を設定するための情報は、例えば、ＣＵ６の記憶装置２３に予め格納されていてよい。また、ＧＰＵ１３を設定するための情報として、ＧＰＵ１３に実行させるプログラムの種類に応じて、ＧＰＵ１３毎に複数種類の情報を予め用意してよい。
【0150】
第一ＧＰＵ管理部６４ｂは、監視部６１が決定した補助ＧＰＵ１３に応じて、当該補助ＧＰＵ１３に対応する設定するための情報を記憶装置２３から読み出し、第一スペシャルパケット処理部６３に受け渡す。
【0151】
第一スペシャルパケット処理部６３は、監視部６１がＧＰＵ１３における処理遅延を検出すると、後述するＣＸＬ拡張機能部５に対して、スペシャルパケットの発行を依頼する。第一スペシャルパケット処理部６３は、このＣＸＬ拡張機能部５に対するスペシャルパケットの発行依頼とともに、補助ＧＰＵ１３を特定する情報や補助ＧＰＵ１３を設定するための情報をＣＸＬ拡張機能部５に送信する。
【0152】
スペシャルパケットは、ＣＸＬプロトコルに準拠したパケットを拡張したものであって、ＣＸＬプロトコルに準拠した既知のパケットに含まれる特定の領域に、ＧＰＵ１３を制御するための特定の情報が含まれている。
【0153】
ＣＸＬパケットにおける特定の領域は、ＣＸＬパケットにおける予備領域等の未使用の領域であってよい。
【0154】
ＧＰＵ１３を制御するための特定の情報は、ＧＰＵ１３を設定するための情報であってよく、例えば、ＧＰＵ１３を初期化するための情報（コマンド）を含んでよい。ＧＰＵ１３を制御するための特定の情報は、第一ＧＰＵ管理部６４ｂから取得した、補助ＧＰＵ１３を設定するための情報を含んでよい。
【0155】
また、第一スペシャルパケット処理部６３は、ＣＸＬ拡張機能部５（第二ＧＰＵ管理部５４ｂ）から送信されるスペシャルパケットを受信するスレーブとしての機能を実現する。
【0156】
第一スペシャルパケット処理部６３は、受信したスペシャルパケットをＧＰＵ拡張機能部７ｂに転送する。このスペシャルパケットは、ＧＰＵ拡張機能部７ｂに対して補助ＧＰＵ１３の接続および初期化を行なわせる、ＧＰＵ１３を制御するための特定の情報を含む。すなわち、第一スペシャルパケット処理部６３は、スペシャルパケットをＧＰＵ拡張機能部７ｂに転送することで、ＧＰＵ拡張機能部７ｂに対して、補助ＧＰＵ１３を使用可能な状態にさせるための指示を行なう。
【0157】
ＣＵ６は、監視部６１によって各ＧＰＵ１３の稼働状況（負荷状況）を監視し、処理遅延が検出された処理遅延ＧＰＵ１３の処理遅延プログラムの実行を補助ＧＰＵ１３に補助させることで、ＧＰＵ１３間において負荷を分散させるロードバランサーとしての機能を実現する。そして、ＣＵ６は、このようなＧＰＵ１３間における負荷分散（バランシング）をサーバ３のリソースを用いることなく実現する。
【0158】
また、ＣＵ６は、第一スペシャルパケット処理部６３により、ＣＸＬ拡張機能部５に対するスペシャルパケットの発行依頼を行なうことで、ＧＰＵ１３の接続や初期化等の制御を実現する。ＣＵ６は、このようなＧＰＵ１３の制御についても、サーバ３のリソースを用いることなく実現する。
【0159】
ＣＸＬ拡張機能部５は、ＣＵ６（第一スペシャルパケット処理部６３）からのスペシャルパケットの発行依頼に基づいて、スペシャルパケットを生成し、発行する。
【0160】
ＣＸＬ拡張機能部５は、図８に示すように、パケット読込部５１，第二プログラム送受信部５２ｂ，第二スペシャルパケット処理部５３および第二ＧＰＵ管理部５４ｂとしての機能を有する。ＣＸＬ拡張機能部５としての機能は、例えば、回路装置によって実現されてもよく、また、プロセッサがプログラムを実行することで実現してもよく、適宜変更して実施することができる。
【0161】
第二プログラム送受信部５２ｂは、ＣＸＬスイッチ４を介してサーバ３からプログラムを受信する。第二プログラム送受信部５２ｂはプログラムを受信するスレーブとしての機能を実現する。
【0162】
また、第二プログラム送受信部５２ｂは、ＣＵ６を介してＧＰＵ１３にプログラムを送信する。第二プログラム送受信部５２ｂは、プログラムを送信（発信）するマスターとしての機能も実現する。
【0163】
第二ＧＰＵ管理部５４ｂは、ＣＵ６からのスペシャルパケットの発行依頼に応じて、スペシャルパケットを生成するための情報を準備する。
【0164】
スペシャルパケットを生成するための情報は、例えば、補助ＧＰＵ１３の接続を指示する情報や、補助ＧＰＵ１３の初期化を指示する情報を含んでよい。
【0165】
第二スペシャルパケット処理部５３は、ＣＵ６からのスペシャルパケットの発行依頼に応じて、スペシャルパケットを生成する。
【0166】
第二スペシャルパケット処理部５３は、ＣＸＬパケットの所定位置に、第二ＧＰＵ管理部５４ｂが準備した、補助ＧＰＵ１３の接続を指示する情報や、補助ＧＰＵ１３の初期化を指示する情報を格納することで、スペシャルパケットを生成する。
【0167】
第二スペシャルパケット処理部５３は、生成したスペシャルパケットをＣＵ６に送信する。第二スペシャルパケット処理部５３は、スペシャルパケットを送信するマスターとして機能を実現する。
【0168】
ＣＸＬ拡張機能部５は、インターコネクト規格のパケットに基づいて、補助ＧＰＵ１３（第２のデバイス）を制御するためのスペシャルパケット（デバイス制御パケット）を生成するデバイス制御パケット生成部に相当する。
【0169】
ＧＰＵ拡張機能部７ｂは、図８に示すように、例示的に、第三プログラム送受信部７１ｂおよび第三ＧＰＵ管理部７２ｂとしての機能を有する。ＧＰＵ拡張機能部７ｂとしての機能は、例えば、回路装置によって実現されてもよく、また、プロセッサがプログラムを実行することで実現してもよく、適宜変更して実施することができる。
【0170】
ＧＰＵ拡張機能部７ｂはデバイス制御部に相当し、ＣＸＬ拡張機能部５（デバイス制御パケット生成部）が生成したスペシャルパケット（デバイス制御パケット）に基づいて、補助ＧＰＵ１３（第２のデバイス）を動作可能な状態に設定する。
【0171】
第三プログラム送受信部７１ｂは、ＧＰＵ１３にプログラムを送信し、また、ＧＰＵ１３からプログラムの実行結果を受信する。第三プログラム送受信部７１ｂは、ＧＰＵ１３にプログラムを送信する場合にはマスターとして機能し、ＧＰＵ１３からプログラムの実行結果を受信する場合にはスレーブとして機能する。
【0172】
第三ＧＰＵ管理部７２ｂは、スペシャルパケットに含まれる、補助ＧＰＵ１３の接続を指示する情報や補助ＧＰＵ１３の初期化を指示する情報に基づき、補助ＧＰＵ１３に対して、接続および初期化を行なう。
【0173】
例えば、第三ＧＰＵ管理部７２ｂは、スペシャルパケットに含まれる補助ＧＰＵ１３を特定する情報に基づいて、補助ＧＰＵ１３を把握する。第三ＧＰＵ管理部７２ｂは、この補助ＧＰＵ１３に対して初期化を行なう。
【0174】
なお、ＧＰＵ１３に対する接続および初期化は、既知の手法で実現することができ、その説明は省略する。
【0175】
また、第三ＧＰＵ管理部７２ｂは、補助ＧＰＵ１３にプログラムを実行させるために、処理遅延ＧＰＵ１３が実行するプログラムを、補助ＧＰＵ１３が使用するメモリ領域や記憶領域にコピーする。
【0176】
また、第三ＧＰＵ管理部７２ｂは、サーバ３からＧＰＵ１３に対してプログラムを実行させる命令が発行された場合に、例えば、プログラムの実行開始位置を指示することで、ＧＰＵ１３にプログラムを実行させる。プログラムの実行開始位置の指示は、例えば、ｃｕｄａプログラム実行開始位置の指示であってよい。
【0177】
〔Ｂ〕動作
上述の如く構成された第２実施形態の一例としてのコンピュータシステム１における処理を、図９に示すシーケンス図に従って説明する。
上述の如く構成された第２実施形態の一例としてのコンピュータシステム１における処理を、図９に示すシーケンス図に従って説明する。
【0178】
以下に示す例において、処理前においては、ＧＰＵ＃１がサーバ＃１と１対１接続されており、また、ＧＰＵプール８ｂにおける複数のＧＰＵ１３のうち、ＧＰＵ＃４がホットスタンバイの状態であるものとする。
【0179】
また、以下においては、ユーザ端末１２が複数のサーバ３のうちのサーバ＃１にプログラムを投入し、このプログラムをＧＰＵ＃１が実行する例を示す。さらに、ＧＰＵ＃１において処理遅延が検出された場合に、監視部６１がＧＰＵ＃４を補助ＧＰＵ１３としてアペンドすることを決定する。これにより、処理遅延タスクを、処理遅延ＧＰＵ＃１と補助ＧＰＵ＃４とで並列実行させるものとする。
【0180】
通常モードのコンピュータシステム１において、ユーザ端末１２がサーバ＃１にプログラムを投入すると（図９の符号Ｂ１参照）、このプログラムは、ＣＸＬスイッチ４，ＣＸＬ拡張機能部５，ＣＵ６およびＧＰＵ拡張機能部７ｂを介してＧＰＵ＃１に投入される（図９の符号Ｂ２参照）。ＧＰＵ＃１は投入されたプログラムを実行する（図９の符号Ｂ３参照）。
【0181】
【0182】
ＧＰＵ＃１は、プログラムの実行を完了すると、実行結果をサーバ＃１に送信する（図９の符号Ｂ６参照）。
【0183】
ＣＵ６の監視部６１は、プログラムの実行時間を監視し（図９の符号Ｂ７参照）、測定した実行時間を、同一のＧＰＵ＃１による前回の同一プログラムの実行時間と比較する（図９の符号Ｂ８参照）。この比較の結果、監視部６１は、プログラムの実行時間が前回の同一プログラムの実行時間よりも所定時間以上長く、当該ＧＰＵ＃１における処理遅延を検出したものとする。これにより、本コンピュータシステム１は通常モードから負荷分散モードに移行する。
【0184】
サーバ＃１がユーザ端末１２にプログラムの実行結果を送信し、ユーザ端末１２はこの実行結果を受信する（図９の符号Ｂ９参照）。
【0185】
その後、ユーザ端末１２は、サーバ＃１に再度プログラムを投入すると（図９の符号Ｂ１０参照）、このプログラムは、ＣＸＬスイッチ４およびＣＸＬ拡張機能部５を介してＣＵ６に送信される。ＣＵ６の監視部６１は、投入されたプログラムの分析を行なう（図９の符号Ｂ１１参照）。例えば、監視部６１は、補助ＧＰＵ１３を決定する。
【0186】
ＣＵ６において、第一スペシャルパケット処理部６３が、スペシャルパケットの発行依頼とともに、補助ＧＰＵ１３を特定する情報や補助ＧＰＵ１３を設定するための情報をＣＸＬ拡張機能部５に送信する（図９の符号Ｂ１２参照）。このスペシャルパケットの発行依頼が、補助ＧＰＵ１３の接続依頼として機能する。
【0187】
ＣＸＬ拡張機能部５においては、第二スペシャルパケット処理部５３が、ＣＵ６からのスペシャルパケットの発行依頼を受信し（図９の符号Ｂ１３参照）、スペシャルパケットを生成する。第二スペシャルパケット処理部５３は、生成したスペシャルパケットをＣＵ６に送信する（図９の符号Ｂ１４参照）。
【0188】
ＣＵ６において、第一スペシャルパケット処理部６３は、スペシャルパケットをＧＰＵ拡張機能部７ｂに転送する。第一ＧＰＵ管理部６４ｂは、スペシャルパケットをＧＰＵ拡張機能部７ｂに転送することで、ＧＰＵ拡張機能部７ｂに対して、補助ＧＰＵ１３を使用可能な状態にさせるための指示を行なう。補助ＧＰＵ１３を使用可能な状態にさせるための指示には、補助ＧＰＵ１３の接続および初期化の各指示が含まれる（図９の符号Ｂ１５参照）。
【0189】
ＧＰＵ拡張機能部７ｂは、スペシャルパケットを受信し、読み込む。ＧＰＵ拡張機能部７ｂは、スペシャルパケットに含まれる、補助ＧＰＵ１３を使用可能な状態にさせるための指示に従って、ＧＰＵ＃４に対して、接続および初期化を行なう（図９の符号Ｂ１６参照）。これにより、サーバ＃１が、ＣＸＬの機能によりＧＰＵ＃１とＧＰＵ＃４とを使用可能な状態となる。
【0190】
その後、ＣＵ６は、ＧＰＵ拡張機能部７ｂに対して、プログラムを投入し実行指示を行なう（図９の符号Ｂ１８参照）。ＧＰＵ拡張機能部７ｂは、ＧＰＵ＃１およびＧＰＵ＃４にプログラムを並列実行させる（図９の符号Ｂ１９，Ｂ２０参照）。
【0191】
ＧＰＵ＃１およびＧＰＵ＃４による各プログラムの実行結果は、ＣＵ６，ＣＸＬ拡張機能部５，ＣＸＬスイッチ４を介して、それぞれサーバ＃１に送信される（図９の符号Ｂ２１，Ｂ２２参照）。
【0192】
ＣＵ６の監視部６１は、各ＧＰＵ＃１，＃４によるジョブの実行時間を監視し（図９の符号Ｂ２３参照）、測定した実行時間を、同一のＧＰＵ＃１，＃４による前回の同一ジョブの各実行時間と比較する（図９の符号Ｂ２４参照）。また、サーバ＃１はユーザ端末１２にプログラムの実行結果を送信する（図９の符号Ｂ２５参照）。
【0193】
〔Ｃ〕効果
このように、第２実施形態の一例としてのコンピュータシステム１によれば、ＧＰＵ１３に関しても、第１実施形態と同様の作用効果を得ることができる。
このように、第２実施形態の一例としてのコンピュータシステム１によれば、ＧＰＵ１３に関しても、第１実施形態と同様の作用効果を得ることができる。
【0194】
すなわち、ＧＰＵ１３において処理遅延が発生した場合に、補助ＧＰＵ１３を使用可能な状態にしてプログラム（処理遅延プログラム）を行なわせることで、処理遅延ＧＰＵ１３の負荷を軽減し、プログラムの処理性能を向上させることができる。また、ＧＰＵプール８ｂにおけるＧＰＵ１３の利用効率を向上させることができる。
【0195】
また、この際、ＧＰＵ１３における処理遅延の検出から、補助ＧＰＵ１３の決定、補助ＧＰＵ１３の設定を、ＣＵ６，ＣＸＬ拡張機能部５およびＧＰＵ拡張機能部７ｂが実現する。これにより、サーバ３のリソースを用いることなく、また、サーバ３との通信も行なわないので、サーバ３等に負荷を与えることもない。
【0196】
ＣＵ６において、第一スペシャルパケット処理部６３が、ＣＸＬ拡張機能部５に対して、補助ＧＰＵ１３を特定する情報や補助ＧＰＵ１３を設定するための情報とともにスペシャルパケットの発行依頼を送信する。ＣＸＬ拡張機能部５が、ＣＵ６（第一スペシャルパケット処理部６３）からのスペシャルパケットの発行依頼に基づいて、スペシャルパケットを生成し、ＧＰＵ拡張機能部７ｂに対して送信する。これにより、ＣＸＬプロトコル（インターコネクト規格）上において、ＣＵ６とＣＸＬ拡張機能部５とＧＰＵ拡張機能部７ｂとＧＰＵプール８ｂとの間でＧＰＵ１３の制御を実現することができる。
【0197】
例えば、いずれかのＧＰＵ１３に急な処理要求がありシステムのスケールアップが必要な場合に、ＣＵ６において監視部６１が処理遅延ＧＰＵ１３における処理遅延を検出する。ＣＵ６は、ＣＸＬ拡張機能部５にスペシャルパケットの発行を指示することで、サーバ３を介在させることなく、補助ＧＰＵ１３の増設を実現し、処理遅延プログラムを処理させることができる。
【0198】
（ＩＩＩ）その他
そして、開示の技術は上述した各実施形態に限定されるものではなく、各実施形態の趣旨を逸脱しない範囲で種々変形して実施することができる。
そして、開示の技術は上述した各実施形態に限定されるものではなく、各実施形態の趣旨を逸脱しない範囲で種々変形して実施することができる。
【0199】
例えば、上述した第１実施形態のコンピュータシステム１においては、ＣＵ６がＦＰＧＡプール８ａのＦＰＧＡ９を制御する例を示し、第２実施形態のコンピュータシステム１においては、ＣＵ６がＧＰＵプール８ｂのＧＰＵ１３を制御する例を示したが、これに限定されるものではない。
【0200】
ＣＵ６は、例えば、ストレージプール１０の複数の記憶装置や、メモリプール１１の複数のメモリデバイスを制御してもよく、適宜変更して実施することができる。
【0201】
また、上述した各実施形態においては、ＣＸＬスイッチ４とは独立してＣＵ６が備えられた例を示しているが、これに限定されるものではない。例えば、ＣＸＬスイッチ４とＣＵ６とが一体に構成されてもよい。また、ＣＵ６にＦＰＧＡ拡張機能部７ａやＧＰＵ拡張機能部７ｂとしての機能を含んでもよい。
【0202】
また、本実施形態の各構成および各処理は、必要に応じて取捨選択することができ、あるいは適宜組み合わせてもよい。
【0203】
例えば、第１実施形態と第２実施形態とを組み合わせてもよい。すなわち、ＦＰＧＡプール８ａとＧＰＵプール８ｂとを備え、ＣＵ６がＦＰＧＡプール８ａのＦＰＧＡ９とＧＰＵプール８ｂのＧＰＵ１３とを制御してもよい。
【0204】
また、上述した開示により本実施形態を当業者によって実施・製造することが可能である。
【0205】
（ＩＶ）付記
以上の実施形態に関し、さらに以下の付記を開示する。
以上の実施形態に関し、さらに以下の付記を開示する。
【0206】
（付記１）
プロセッサと、
インターコネクト規格に準拠するインターコネクトスイッチと、
前記プロセッサに前記インターコネクトスイッチを介して接続される複数のデバイスと、を有するコンピュータシステムに備えられる情報処理装置であって、
前記複数のデバイスのうちの第１のデバイスに処理対象に対する処理遅延を検出した場合に、前記複数のデバイスのうちの前記第１のデバイスとは異なる第２のデバイスに、前記処理対象を処理させる制御部
を有することを特徴とする情報処理装置。
プロセッサと、
インターコネクト規格に準拠するインターコネクトスイッチと、
前記プロセッサに前記インターコネクトスイッチを介して接続される複数のデバイスと、を有するコンピュータシステムに備えられる情報処理装置であって、
前記複数のデバイスのうちの第１のデバイスに処理対象に対する処理遅延を検出した場合に、前記複数のデバイスのうちの前記第１のデバイスとは異なる第２のデバイスに、前記処理対象を処理させる制御部
を有することを特徴とする情報処理装置。
【0207】
（付記２）
前記コンピュータシステムが、
前記インターコネクト規格のパケットに基づいて、前記第２のデバイスを制御するためのデバイス制御パケットを生成するデバイス制御パケット生成部と、
前記複数のデバイスを制御するデバイス制御部とを備え、
前記制御部が、前記デバイス制御パケット生成部に対して、前記デバイス制御パケットの発行を依頼し、
前記デバイス制御部が、前記デバイス制御パケット生成部が生成した前記デバイス制御パケットに基づいて、前記第２のデバイスを動作可能な状態に設定する
ことを特徴とする付記１に記載の情報処理装置。
前記コンピュータシステムが、
前記インターコネクト規格のパケットに基づいて、前記第２のデバイスを制御するためのデバイス制御パケットを生成するデバイス制御パケット生成部と、
前記複数のデバイスを制御するデバイス制御部とを備え、
前記制御部が、前記デバイス制御パケット生成部に対して、前記デバイス制御パケットの発行を依頼し、
前記デバイス制御部が、前記デバイス制御パケット生成部が生成した前記デバイス制御パケットに基づいて、前記第２のデバイスを動作可能な状態に設定する
ことを特徴とする付記１に記載の情報処理装置。
【0208】
（付記３）
前記デバイスがＦＰＧＡ（Field Programmable Gate Array）であり、前記デバイス制御部が、前記デバイス制御パケットに従って前記ＦＰＧＡの論理配置を設定する
ことを特徴とする付記２に記載の情報処理装置。
前記デバイスがＦＰＧＡ（Field Programmable Gate Array）であり、前記デバイス制御部が、前記デバイス制御パケットに従って前記ＦＰＧＡの論理配置を設定する
ことを特徴とする付記２に記載の情報処理装置。
【0209】
（付記４）
前記デバイスがＧＰＵ（Graphics Processing Unit）であり、前記デバイス制御部が、前記デバイス制御パケットに従って前記ＧＰＵの初期化を行なう
ことを特徴とする付記２に記載の情報処理装置。
前記デバイスがＧＰＵ（Graphics Processing Unit）であり、前記デバイス制御部が、前記デバイス制御パケットに従って前記ＧＰＵの初期化を行なう
ことを特徴とする付記２に記載の情報処理装置。
【0210】
（付記５）
第１のプロセッサと、
インターコネクト規格に準拠するインターコネクトスイッチと、
前記第１のプロセッサに前記インターコネクトスイッチを介して接続される複数のデバイスと、を有するコンピュータシステムに備えられる情報処理装置の第２のプロセッサに、
前記複数のデバイスのうちの第１のデバイスに処理対象に対する処理遅延を検出した場合に、前記複数のデバイスのうちの前記第１のデバイスとは異なる第２のデバイスに、前記処理対象を処理させる
機能を実行させるプログラム。
第１のプロセッサと、
インターコネクト規格に準拠するインターコネクトスイッチと、
前記第１のプロセッサに前記インターコネクトスイッチを介して接続される複数のデバイスと、を有するコンピュータシステムに備えられる情報処理装置の第２のプロセッサに、
前記複数のデバイスのうちの第１のデバイスに処理対象に対する処理遅延を検出した場合に、前記複数のデバイスのうちの前記第１のデバイスとは異なる第２のデバイスに、前記処理対象を処理させる
機能を実行させるプログラム。
【0211】
（付記６）
前記コンピュータシステムが、
前記インターコネクト規格のパケットに基づいて、前記第２のデバイスを制御するためのデバイス制御パケットを生成するデバイス制御パケット生成部と、
前記複数のデバイスを制御するデバイス制御部と、を備え、
前記第２のプロセッサに、
前記デバイス制御パケット生成部に対して、前記デバイス制御パケットの発行を依頼し、
前記デバイス制御部が、前記デバイス制御パケット生成部が生成した前記デバイス制御パケットに基づいて、前記第２のデバイスを動作可能な状態に設定する
機能を実行させることを特徴とする付記５に記載のプログラム。
前記コンピュータシステムが、
前記インターコネクト規格のパケットに基づいて、前記第２のデバイスを制御するためのデバイス制御パケットを生成するデバイス制御パケット生成部と、
前記複数のデバイスを制御するデバイス制御部と、を備え、
前記第２のプロセッサに、
前記デバイス制御パケット生成部に対して、前記デバイス制御パケットの発行を依頼し、
前記デバイス制御部が、前記デバイス制御パケット生成部が生成した前記デバイス制御パケットに基づいて、前記第２のデバイスを動作可能な状態に設定する
機能を実行させることを特徴とする付記５に記載のプログラム。
【0212】
（付記７）
前記デバイスがＦＰＧＡであり、前記デバイス制御部が、前記デバイス制御パケットに従って前記ＦＰＧＡの論理配置を設定する
ことを特徴とする付記６に記載のプログラム。
前記デバイスがＦＰＧＡであり、前記デバイス制御部が、前記デバイス制御パケットに従って前記ＦＰＧＡの論理配置を設定する
ことを特徴とする付記６に記載のプログラム。
【0213】
（付記８）
前記デバイスがＧＰＵであり、前記デバイス制御部が、前記デバイス制御パケットに従って前記ＧＰＵの初期化を行なう
ことを特徴とする付記６に記載のプログラム。
前記デバイスがＧＰＵであり、前記デバイス制御部が、前記デバイス制御パケットに従って前記ＧＰＵの初期化を行なう
ことを特徴とする付記６に記載のプログラム。
【0214】
（付記９）
プロセッサと、
インターコネクト規格に準拠するインターコネクトスイッチと、
前記プロセッサに前記インターコネクトスイッチを介して接続される複数のデバイスと、を有するコンピュータシステムに備えられる情報処理装置が、
前記複数のデバイスのうちの第１のデバイスに処理対象に対する処理遅延を検出した場合に、前記複数のデバイスのうちの前記第１のデバイスとは異なる第２のデバイスに、前記処理対象を処理させる
機能を実行することを特徴とする制御方法。
プロセッサと、
インターコネクト規格に準拠するインターコネクトスイッチと、
前記プロセッサに前記インターコネクトスイッチを介して接続される複数のデバイスと、を有するコンピュータシステムに備えられる情報処理装置が、
前記複数のデバイスのうちの第１のデバイスに処理対象に対する処理遅延を検出した場合に、前記複数のデバイスのうちの前記第１のデバイスとは異なる第２のデバイスに、前記処理対象を処理させる
機能を実行することを特徴とする制御方法。
【0215】
（付記１０）
前記コンピュータシステムが、
前記インターコネクト規格のパケットに基づいて、前記第２のデバイスを制御するためのデバイス制御パケットを生成するデバイス制御パケット生成部と、
前記複数のデバイスを制御するデバイス制御部と、を備え、
前記情報処理装置が、前記デバイス制御パケット生成部に対して、前記デバイス制御パケットの発行を依頼し、
前記デバイス制御部が、前記デバイス制御パケット生成部が生成した前記デバイス制御パケットに基づいて、前記第２のデバイスを動作可能な状態に設定する
機能を実行することを特徴とする付記９に記載の制御方法。
前記コンピュータシステムが、
前記インターコネクト規格のパケットに基づいて、前記第２のデバイスを制御するためのデバイス制御パケットを生成するデバイス制御パケット生成部と、
前記複数のデバイスを制御するデバイス制御部と、を備え、
前記情報処理装置が、前記デバイス制御パケット生成部に対して、前記デバイス制御パケットの発行を依頼し、
前記デバイス制御部が、前記デバイス制御パケット生成部が生成した前記デバイス制御パケットに基づいて、前記第２のデバイスを動作可能な状態に設定する
機能を実行することを特徴とする付記９に記載の制御方法。
【0216】
（付記１１）
前記デバイスがＦＰＧＡであり、前記デバイス制御部が、前記デバイス制御パケットに従って前記ＦＰＧＡの論理配置を設定する
ことを特徴とする付記１０に記載の制御方法。
前記デバイスがＦＰＧＡであり、前記デバイス制御部が、前記デバイス制御パケットに従って前記ＦＰＧＡの論理配置を設定する
ことを特徴とする付記１０に記載の制御方法。
【0217】
（付記１２）
前記デバイスがＧＰＵであり、前記デバイス制御部が、前記デバイス制御パケットに従って前記ＧＰＵの初期化を行なう
ことを特徴とする付記１０に記載の制御方法。
前記デバイスがＧＰＵであり、前記デバイス制御部が、前記デバイス制御パケットに従って前記ＧＰＵの初期化を行なう
ことを特徴とする付記１０に記載の制御方法。
【符号の説明】
【0218】
１ コンピュータシステム
２ スイッチ
３ サーバ
４ ＣＸＬスイッチ
５ ＣＸＬ拡張機能部
６ ＣＵ
７ａ ＦＰＧＡ拡張機能部
７ｂ ＧＰＵ拡張機能部
８ａ ＦＰＧＡプール
８ｂ ＧＰＵプール
９ ＦＰＧＡ
１０ ストレージプール
１１ メモリプール
１２ ユーザ端末
１３ ＧＰＵ
２１ プロセッサ
２２ メモリ
２３ 記憶装置
２４ インタフェース
５１ パケット読込部
５２ａ 第二ジョブ送受信部
５２ｂ 第二プログラム送受信部
５３ 第二スペシャルパケット処理部
５６ 第二ＦＰＧＡ管理部
６１ 監視部
６２ａ 第一ジョブ送受信部
６２ｂ 第一プログラム送受信部
６３ 第一スペシャルパケット処理部
６４ 第一ＦＰＧＡ管理部
７１ａ 第三ジョブ送受信部
７１ｂ 第三プログラム送受信部
７２ａ 第三ＦＰＧＡ管理部
７２ｂ 第三ＧＰＵ管理部
２ スイッチ
３ サーバ
４ ＣＸＬスイッチ
５ ＣＸＬ拡張機能部
６ ＣＵ
７ａ ＦＰＧＡ拡張機能部
７ｂ ＧＰＵ拡張機能部
８ａ ＦＰＧＡプール
８ｂ ＧＰＵプール
９ ＦＰＧＡ
１０ ストレージプール
１１ メモリプール
１２ ユーザ端末
１３ ＧＰＵ
２１ プロセッサ
２２ メモリ
２３ 記憶装置
２４ インタフェース
５１ パケット読込部
５２ａ 第二ジョブ送受信部
５２ｂ 第二プログラム送受信部
５３ 第二スペシャルパケット処理部
５６ 第二ＦＰＧＡ管理部
６１ 監視部
６２ａ 第一ジョブ送受信部
６２ｂ 第一プログラム送受信部
６３ 第一スペシャルパケット処理部
６４ 第一ＦＰＧＡ管理部
７１ａ 第三ジョブ送受信部
７１ｂ 第三プログラム送受信部
７２ａ 第三ＦＰＧＡ管理部
７２ｂ 第三ＧＰＵ管理部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】