特開 2024-91416 複合電子部品

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024091416

(43)【公開日】2024-07-04

(54)【発明の名称】複合電子部品

(51)【国際特許分類】

   H01G 2/06 20060101AFI20240627BHJP

   H01G 4/30 20060101ALI20240627BHJP

   H01G 4/228 20060101ALI20240627BHJP

【ＦＩ】

H01G2/06 C

H01G4/30 201Z

H01G4/30 511

H01G4/228 A

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

(21)【出願番号】P 2023148804

(22)【出願日】2023-09-13

(31)【優先権主張番号】10-2022-0181280

(32)【優先日】2022-12-22

(33)【優先権主張国・地域又は機関】KR

(71)【出願人】

【識別番号】594023722

【氏名又は名称】サムソン エレクトロ－メカニックス カンパニーリミテッド．

(74)【代理人】

【識別番号】110000877

【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所

(72)【発明者】

【氏名】ジュン、キュン ムーン

(72)【発明者】

【氏名】パク、セオン ホワン

(72)【発明者】

【氏名】リー、ドン ヒョン

【テーマコード（参考）】

5E001

5E082

【Ｆターム（参考）】

5E001AB03

5E001AZ00

5E082AA01

5E082AB03

5E082BC33

5E082EE04

5E082FF05

5E082FG26

5E082GG10

5E082GG30

5E082KK01

(57)【要約】

【課題】
アコースティックノイズを低減し、さらに、積層セラミックキャパシタに加えられる内部応力を低減することで、信頼性に優れた複合電子部品を提供する。
【解決手段】
本発明の一実施形態は誘電体層及び上記誘電体層を間に挟んで交互に配置される第１及び第２内部電極を含み、第１方向に対向する第１面及び第２面、上記第１面及び第２面と連結され、第２方向に対向する第３面及び第４面、上記第１面から第４面と連結され、第３方向に対向する第５面及び第６面を含む本体、及び上記第３面及び第４面にそれぞれ配置される第１及び第２外部電極を含む積層セラミックキャパシタと、セラミック基板及び上記セラミック基板上に配置され、上記第１及び第２外部電極とそれぞれ連結される第１及び第２端子電極を含み、上記本体の第１面側に配置されるセラミックチップと、を含み、上記セラミック基板はＭｇ_２ＳｉＯ_４を含む複合電子部品を提供する。
【選択図】図１

【特許請求の範囲】

【請求項1】

誘電体層及び前記誘電体層を間に挟んで交互に配置される第１内部電極及び第２内部電極を含み、第１方向に対向する第１面及び第２面、前記第１面及び前記第２面と連結され、第２方向に対向する第３面及び第４面、前記第１面から前記第４面と連結され、第３方向に対向する第５面及び第６面を含む本体、及び前記第３面及び第４面にそれぞれ配置される第１外部電極及び第２外部電極を含む積層セラミックキャパシタと、
セラミック基板及び前記セラミック基板上に配置され、前記第１外部電極及び前記第２外部電極とそれぞれ連結される第１端子電極及び第２端子電極を含み、前記本体の第１面側に配置されるセラミックチップと、を備え、
前記セラミック基板はＭｇ_２ＳｉＯ_４を含む、複合電子部品。

【請求項2】

前記セラミック基板はＭｇ_２ＳｉＯ_４からなる、請求項１に記載の複合電子部品。

【請求項3】

前記誘電体層はＢａＴｉＯ_３を含む、請求項１に記載の複合電子部品。

【請求項4】

前記セラミックチップの前記第２方向のサイズは前記積層セラミックキャパシタの前記第２方向のサイズよりも小さい、請求項１に記載の複合電子部品。

【請求項5】

前記セラミックチップの前記第３方向のサイズは前記積層セラミックキャパシタの前記第３方向のサイズよりも小さい、請求項１に記載の複合電子部品。

【請求項6】

前記第１内部電極及び前記第２内部電極は前記誘電体層を間に挟んで前記第３方向に交互に配置される、請求項１に記載の複合電子部品。

【請求項7】

前記セラミック基板は第１方向に対向する一面及び他面を含み、
前記第１端子電極は前記一面上に配置され、前記第１外部電極と連結される第１接続部、及び前記他面上に配置される第１実装部を含み、
前記第２端子電極は前記一面上に配置され、前記第２外部電極と連結される第２接続部、及び前記他面上に配置される第２実装部を含む、請求項１から６のいずれか一項に記載の複合電子部品。

【請求項8】

前記第１端子電極は前記セラミック基板上に配置される第１電極層、前記第１電極層上に順次積層された第１－１めっき層、第１－２めっき層、及び第１－３めっき層を含み、
前記第２端子電極は前記セラミック基板上に配置される第２電極層、前記第２電極層上に順次積層された第２－１めっき層、第２－２めっき層、及び第２－３めっき層を含む、請求項１から６のいずれか一項に記載の複合電子部品。

【請求項9】

前記第１電極層及び第２電極層はそれぞれＣｕ及び樹脂を含み、
前記第１－１めっき層及び第２－１めっき層はそれぞれＣｕを含み、
前記第１－２めっき層及び第２－２めっき層はそれぞれＮｉを含み、
前記第１－３めっき層及び第２－３めっき層はそれぞれＳｎを含む、請求項８に記載の複合電子部品。

【請求項10】

前記第１外部電極と前記第１端子電極を連結する第１ソルダー部、及び前記第２外部電極と前記第２端子電極を連結する第２ソルダー部を含む、請求項１から６のいずれか一項に記載の複合電子部品。

【請求項11】

前記セラミック基板はＭｇ_２ＳｉＯ_４からなる第１基板、及びＡｌ_２Ｏ_３からなる第２基板を含む、請求項１から６のいずれか一項に記載の複合電子部品。

【請求項12】

前記第１基板及び前記第２基板は前記第１方向に配列される、請求項１１に記載の複合電子部品。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、複合電子部品に関する。

【背景技術】

【0002】

積層型電子部品の一つである積層セラミックキャパシタ（ＭＬＣＣ：Ｍｕｌｔｉ－Ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）は、液晶表示装置（ＬＣＤ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）及びプラズマ表示装置パネル（ＰＤＰ：Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの映像機器、コンピュータ、スマートフォン及び携帯電話などの多様な電子製品の印刷回路基板に装着されて電気を充電又は放電させる役割を果たすチップ形態のコンデンサである。

【0003】

このような積層セラミックキャパシタは、小型でありながら高容量が保障され、実装が容易であるという長所により、多様な電子装置の部品として使用されることができる。コンピュータ、モバイル機器などの各種電子機器が小型化及び高出力化するにつれて、積層セラミックキャパシタに対する小型化及び高容量化の要求も増大しつつある。

【0004】

上記積層セラミックキャパシタは、複数の誘電体層と、上記誘電体層の間に互いに異なる極性の内部電極が交互に積層された構造を有することができる。このような誘電体層は圧電性及び電歪性を有するため、積層セラミックキャパシタに直流又は交流電圧が印加されると、上記内部電極の間で圧電現象が生じて振動が発生することがある。

【0005】

このような振動は、積層セラミックキャパシタの外部電極を介して上記積層セラミックキャパシタが実装された印刷回路基板に伝達され、振動音を発生させるようになる。上記振動音は、人に不快感を与える２０から２０，０００Ｈｚ領域の可聴周波数に該当し、このように人に不快感を与える振動音をアコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）という。

【0006】

上記アコースティックノイズは、最近の電子機器が高い電圧及びその電圧の変化が大きい環境で用いられるにつれて、ユーザーが十分に認知できる水準で現れる。これに伴い、アコースティックノイズを低減した新規の製品に対する需要の発生が続いている実情である。

【0007】

一方、アコースティックノイズを低減させるために、従来は、積層セラミックキャパシタの下面にＡｌ_２Ｏ_３基板を付着した複合電子部品を使用していた。但し、積層セラミックキャパシタの下面に付着されたＡｌ_２Ｏ_３基板はアコースティックノイズの低減は可能であったが、上記Ａｌ_２Ｏ_３基板と誘電体層との熱膨張係数（Ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ Ｔｈｅｒｍａｌ Ｅｘｐａｎｓｉｏｎ）差によって積層セラミックキャパシタの内部応力が増加するという問題点が発生した。積層セラミックキャパシタの内部応力が増加すると、積層セラミックキャパシタの内部にクラック（ｃｒａｃｋ）が生じ、その結果、バーント（ｂｕｒｎｔ）不良などが発生して致命的な信頼性不良を招くことがある。

【0008】

したがって、積層セラミックキャパシタの下面に付着された基板を介してアコースティックノイズを低減させるとともに、積層セラミックキャパシタの内部応力が増加するという負の効果を抑制して複合電子部品の信頼性を改善することができる基板の構造や材料に関する研究が必要な実情である。

【発明の概要】

【発明が解決しようとする課題】

【0009】

本発明の様々な目的の一つは、アコースティックノイズを低減した複合電子部品を提供することである。

【0010】

本発明の様々な目的の一つは、積層セラミックキャパシタに加えられる内部応力を低減することで、信頼性に優れた複合電子部品を提供することである。

【0011】

但し、本発明の目的は上述した内容に限定されず、本発明の具体的な実施形態を説明する過程でより容易に理解されることができる。

【課題を解決するための手段】

【0012】

本発明の一実施形態は、誘電体層及び上記誘電体層を間に挟んで交互に配置される第１及び第２内部電極を含み、第１方向に対向する第１面及び第２面、上記第１面及び第２面と連結され、第２方向に対向する第３面及び第４面、上記第１面から第４面と連結され、第３方向に対向する第５面及び第６面を含む本体、及び上記第３面及び第４面にそれぞれ配置される第１及び第２外部電極を含む積層セラミックキャパシタと、セラミック基板及び上記セラミック基板上に配置され、上記第１及び第２外部電極とそれぞれ連結される第１及び第２端子電極を含み、上記本体の第１面側に配置されるセラミックチップと、を含み、上記セラミック基板はＭｇ_２ＳｉＯ_４を含む複合電子部品を提供する。

【発明の効果】

【0013】

本発明の様々な効果の一つとして、アコースティックノイズを低減した複合電子部品を提供することができる。

【0014】

本発明の様々な効果の一つとして、積層セラミックキャパシタに加えられる内部応力を低減することで、信頼性に優れた複合電子部品を提供することができる。

【図面の簡単な説明】

【0015】

【図1】本発明の一実施形態による複合電子部品を概略的に示した斜視図である。

【図2】本発明の一実施形態による積層セラミックキャパシタを概略的に示した斜視図である。

【図3】第１及び第２内部電極を概略的に示した平面図である。

【図4】図１のＩ－Ｉ'切断断面を概略的に示した断面図である。

【図5】本発明の一実施形態による複合電子部品が印刷回路基板に実装されたことを概略的に示した断面図である。

【図6】従来の複合電子部品を印刷回路基板にリフロー（ｒｅｆｌｏｗ）実装した後、常温に減温した際に発生する内部応力を概略的に示した断面図である。

【図7】本発明の一実施形態による複合電子部品を印刷回路基板にリフロー（ｒｅｆｌｏｗ）実装した後、常温に減温した際に発生する内部応力を概略的に示した断面図である。

【図8】セラミック基板の熱膨張係数による積層セラミックキャパシタに加えられる内部応力を示したグラフである。

【図9】図４の変形例である。

【発明を実施するための形態】

【0016】

以下、具体的な実施形態及び添付の図面を参照して本発明の実施形態を説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲が以下で説明する実施形態に限定されるものではない。また、本発明の実施形態は、通常の技術者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（又は強調表示や簡略化表示）がされることがあり、図面上の同一の符号で示される要素は同一の要素である。

【0017】

なお、本発明を明確に説明すべく、図面において説明と関係ない部分は省略し、図面で示された各構成の大きさ及び厚さは説明の便宜のために任意に示したため、本発明が必ずしも図示されたものに限定されるのではない。また、同一思想の範囲内において機能が同一である構成要素に対しては、同一の参照符号を用いて説明する。さらに、明細書全体において、ある部分がある構成要素を「含む」とするとき、特に反対の記載がない限り、他の構成要素を除外するものではなく、他の構成要素をさらに含むことができることを意味する。

【0018】

図面において、第１方向は厚さＴ方向、第２方向は長さＬ方向、第３方向は幅Ｗ方向と定義することができる。

【0019】

図１は、本発明の一実施形態による複合電子部品を概略的に示した斜視図である。

【0020】

図２は、本発明の一実施形態による積層セラミックキャパシタを概略的に示した斜視図である。

【0021】

図３は、第１及び第２内部電極を概略的に示した平面図である。

【0022】

図４は、図１のＩ－Ｉ'切断断面を概略的に示した断面図である。

【0023】

図５は、本発明の一実施形態による複合電子部品が印刷回路基板に実装されたことを概略的に示した断面図である。

【0024】

図１から図５を参照すると、本発明の一実施形態による複合電子部品４００は、誘電体層１１１及び上記誘電体層を間に挟んで交互に配置される第１及び第２内部電極１２１、１２２を含み、第１方向に対向する第１面及び第２面１、２、上記第１面及び第２面と連結され、第２方向に対向する第３面及び第４面３、４、上記第１面から第４面と連結され、第３方向に対向する第５面及び第６面５、６を含む本体１１０、及び上記第３面及び第４面にそれぞれ配置される第１及び第２外部電極１３０、１４０を含む積層セラミックキャパシタ１００と、セラミック基板２１０及び上記セラミック基板上に配置され、上記第１及び第２外部電極とそれぞれ連結される第１及び第２端子電極２３０、２４０を含み、上記本体の第１面側に配置されるセラミックチップ２００と、を含み、上記セラミック基板はＭｇ_２ＳｉＯ_４を含むことができる。

【0025】

本発明の一実施形態によると、セラミックチップ２００は、実装方向に向かう本体１１０の第１面１側に配置されて積層セラミックキャパシタ１００から印刷回路基板５００に伝達される振動を吸収することで、アコースティックノイズを減少させることができる。

【0026】

また、セラミックチップ２００のセラミック基板２１０は、Ｍｇ_２ＳｉＯ_４を含むことでセラミック基板２１０の熱膨張係数と誘電体層１１１の熱膨張係数との差によって積層セラミックキャパシタ１００に加えられる内部応力を最小限に抑えることができ、複合電子部品４００の信頼性を向上させることができる。

【0027】

以下、本発明の一実施形態による複合電子部品４００に含まれるそれぞれの構成についてより詳細に説明する。

【0028】

先ず、図１から図５を参照して、本発明の一実施形態による複合電子部品４００が含まれる積層セラミックキャパシタ１００について説明する。

【0029】

積層セラミックキャパシタ１００は、誘電体層１１１及び上記誘電体層を間に挟んで交互に配置される第１及び第２内部電極１２１、１２２を含む本体１１０と、上記本体の第３面及び第４面３、４にそれぞれ配置される第１及び第２外部電極１３１、１３２とを含むことができる。

【0030】

本体１１０の具体的な形状に特に制限はないが、図示されたように、本体１１０は六面体状やこれと類似した形状からなることができる。焼成過程で本体１１０に含まれたセラミック粉末の収縮や角部の研磨により、本体１１０は完全な直線を有する六面体状ではないが、実質的に六面体状を有することができる。

【0031】

本体１１０は、第１方向に対向する第１面及び第２面１、２、上記第１面及び第２面１、２と連結され、第２方向に対向する第３面及び第４面３、４、及び第１面から第４面１、２、３、４と連結され、第３方向に対向する第５面及び第６面５、６を有することができる。

【0032】

本体１１０は、誘電体層１１１及び内部電極１２１、１２２が交互に積層されていることができる。本体１１０を形成する複数の誘電体層１１１は焼成された状態であり、隣接する誘電体層１１１間の境界は、走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を利用せずには確認しにくいほど一体化することができる。

【0033】

誘電体層１１１をなす物質は、十分な静電容量が得られる限り特に制限されないが、誘電体層１１１は、例えば、ＢａＴｉＯ_３を含むことができる。誘電体層１１１は、例えば、ＢａＴｉＯ_３粉末、有機溶剤、及びバインダーを含むセラミックスラリーを製造し、上記スラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布及び乾燥してセラミックグリーンシートを設けた後、上記セラミックグリーンシートを焼成することで形成することができる。

【0034】

誘電体層１１１の平均厚さは、特に限定する必要はないが、例えば、１０μｍ以下であることができる。また、誘電体層１１１の平均厚さは希望の特性や用途に応じて任意に設定することができる。例えば、高電圧電装用電子部品の場合、誘電体層１１１の平均厚さは２．８μｍ未満であることができ、小型ＩＴ用電子部品の場合、小型化及び高容量化を達成するために誘電体層の平均厚さは０．４μｍ以下であることができるが、本発明はこれに限定されるものではない。

【0035】

一般的に、誘電体層１１１の厚さが薄くなるほど、電圧印加時に発生する応力に応じて本体１１０にクラックが発生しやすく、これによって複合電子部品の信頼性が低下するという問題点がある。これに対し、本発明の一実施形態による複合電子部品の場合、セラミック基板２１０がＭｇ_２ＳｉＯ_４を含むことで積層セラミックキャパシタ１００に加えられる内部応力を最小限に抑えることができ、これによって、誘電体層１１１の平均厚さｔｄが２．８μｍ未満又は０．４μｍ以下である場合でも、複合電子部品の信頼性を確保することができる。

【0036】

ここで、誘電体層１１１の平均厚さは、内部電極１２１、１２２の間に配置される誘電体層１１１の第３方向サイズを意味する。誘電体層１１１の平均厚さは、本体１１０の第１方向及び第３方向断面を１万倍率の走査電子顕微鏡（ＳＥＭ）でスキャンして測定することができる。より具体的には、一つの誘電体層１１１の多数の地点、例えば、第１方向に等間隔である３０個の地点においてその厚さを測定して平均値を測定することができる。また、このような平均値の測定を１０個の誘電体層１１１に拡張して求めると、誘電体層１１１の平均厚さをさらに一般化することができる。

【0037】

内部電極１２１、１２２は、誘電体層１１１と交互に配置されることができ、例えば、互いに異なる極性を有する一対の電極である第１内部電極１２１及び第２内部電極１２２が誘電体層１１１を間に挟んで互いに対向するように配置されることができる。第１内部電極１２１及び第２内部電極１２２は、その間に配置された誘電体層１１１により互いに電気的に分離されることができる。

【0038】

第１内部電極１２１は、第４面４と離隔して第３面３と連結されるように配置されることができる。また、第２内部電極１２２は、第３面３と離隔して第４面４と連結されるように配置されることができる。

【0039】

一実施形態において、第１及び第２内部電極１２１、１２２は、誘電体層１１１を間に挟んで上記第３方向に交互に配置されることができる。一般的に、積層セラミックキャパシタ１００に電圧が印加されると、誘電体層１１１の逆圧電効果（Ｉｎｖｅｒｓｅ ｐｉｅｚｏｅｌｅｃｔｒｉｃ ｅｆｆｅｃｔ）によって、本体１１０は上記第１から第３方向に膨張及び収縮を繰り返すようになる。

【0040】

一方、本体１１０の第２方向及び第３方向面（ＬＷ面）、第１方向及び第３方向面（ＷＴ面）、及び第１方向及び第２方向面（ＬＴ面）の変位量をＬＤＶ（Ｌａｓｅｒ Ｄｏｐｐｌｅｒ Ｖｉｂｒｏｍｅｔｅｒ）により実測する場合、第２方向及び第３方向面＞第１方向及び第３方向面＞第１方向及び第２方向面の順に変位量が示される。

【0041】

これは、第１方向及び第２方向面は第１方向及び第３方向面よりも比較的広い面積を有することから、広面積に渡って類似サイズの応力が分布するようになって比較的小さい変形が発生するものと推測される。

【0042】

これによって、第１及び第２内部電極１２１、１２２が誘電体層１１１を間に挟んで上記第３方向に交互に配置されることで積層セラミックキャパシタ１００から発生する振動がセラミックチップ２００に伝達されるのを最小限に抑えることができ、複合電子部品４００のアコースティックノイズをさらに効果的に減少させることができる。

【0043】

内部電極１２１、１２２に含まれる導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、白金（Ｐｔ）、スズ（Ｓｎ）、タングステン（Ｗ）、チタン（Ｔｉ）、及びこれらの合金のうち一つであることができ、本発明はこれに限定されるものではない。

【0044】

内部電極１２１、１２２は、セラミックグリーンシート上に所定の厚さで導電性金属を含む内部電極用導電性ペーストを塗布して焼成することで形成されることができる。内部電極用導電性ペーストの印刷方法としては、スクリーン印刷法又はグラビア印刷法などを使用することができるが、本発明はこれに限定されるものではない。

【0045】

内部電極１２１、１２２の平均厚さは特に限定する必要はないが、例えば、３μｍ以下であることができる。また、内部電極１２１、１２２の平均厚さは、希望の特性や用途に応じて任意に設定することができる。例えば、高電圧電装用電子部品の場合、内部電極１２１、１２２の平均厚さは１μｍ未満であることができ、小型ＩＴ用電子部品の場合、小型化及び高容量化を達成するために内部電極１２１、１２２の平均厚さは０．４μｍ以下であることができるが、本発明はこれに限定されるものではない。

【0046】

本発明の一実施形態による複合電子部品の場合、セラミック基板２１０がＭｇ_２ＳｉＯ_４を含むことで、内部電極１２１、１２２の平均厚さが１μｍ未満又は０．４μｍ以下である場合でも積層型電子部品の信頼性を確保することができる。

【0047】

内部電極１２１、１２２の平均厚さは、内部電極１２１、１２２の第３方向サイズを意味する。ここで、内部電極１２１、１２２の平均厚さは、本体１１０の第１方向及び第３方向断面を１万倍率の走査電子顕微鏡（ＳＥＭ）でスキャンして測定することができる。より具体的には、一つの内部電極１２１、１２２の多数の地点、例えば、第１方向に等間隔である３０個の地点においてその厚さを測定して平均値を測定することができる。また、このような平均値の測定を１０個の内部電極１２１、１２２に拡張して求めると、内部電極１２１、１２２の平均厚さをさらに一般化することができる。

【0048】

外部電極１３０、１４０は、本体１１０の第３面及び第４面３、４に配置されることができ、上記第１面、第２面、第５面及び第６面の一部上に延長されることができる。また、外部電極１３０、１４０は、上記第３面に配置されて第１内部電極１２１と連結される第１外部電極１３０、及び上記第４面に配置されて第２内部電極１２２と連結される第２外部電極１４０を含むことができる。

【0049】

第１外部電極１３０は、本体１１０の第１面１の一部まで延長されて配置された部分を介して、後述するセラミックチップ２００の第１端子電極２３０と接続されることができる。また、第２外部電極１４０は、本体１１０の第１面１の一部まで延長されて配置された部分を介して、後述するセラミックチップ２００の第２端子電極２４０と接続されることができる。

【0050】

第１外部電極１３０は、例えば、第１内部電極１２１と連結される第１基礎電極層１３１、上記第１基礎電極層上に配置される第１Ｎｉめっき層１３２、及び上記第１Ｎｉめっき層上に配置される第１Ｓｎめっき層１３３を含むことができる。

【0051】

第２外部電極１４０は、例えば、第２内部電極１２２と連結される第２基礎電極層１４１、上記第２基礎電極層上に配置される第２Ｎｉめっき層１４２、及び上記第２Ｎｉめっき層上に配置される第２Ｓｎめっき層１４３を含むことができる。

【0052】

第１及び第２基礎電極層１３１、１４１は、本体１１０の第３面及び第４面３、４を導電性金属及びガラスを含む外部電極用導電性ペーストにディッピング（ｄｉｐｐｉｎｇ）した後、焼成することで形成されることができる。或いは、導電性金属及びガラスを含むシートを転写した後、焼成する方式で形成されてもよい。

【0053】

第１及び第２基礎電極層１３１、１４１に含まれる導電性金属は、銅（Ｃｕ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、鉛（Ｐｂ）、及び／又はこれを含む合金などを含むことができ、より好ましくは、銅（Ｃｕ）を含むことができるが、本発明はこれに限定されるものではない。

【0054】

図１から図５を参照すると、本発明の一実施形態による複合電子部品４００は、本体１１０の第１面１側に配置されるセラミックチップ２００を含むことができる。

【0055】

セラミックチップ２００は、セラミック基板２１０及び上記セラミック基板上に配置され、第１及び第２外部電極１３０、１４０とそれぞれ連結される第１及び第２端子電極２３０、２４０を含むことができる。一実施形態による複合電子部品４００は、第１外部電極１３０と第１端子電極２３０を連結する第１ソルダー部３１０、及び第２外部電極１４０と第２端子電極２４０を連結する第２ソルダー部３２０を含むことができる。

【0056】

上記第１及び第２ソルダー部は、例えば、スズ（Ｓｎ）、アンチモン（Ｓｂ）、カドミウム（Ｃｄ）、鉛（Ｐｂ）、亜鉛（Ｚｎ）、アルミニウム（Ａｌ）、及び銅（Ｃｕ）のうち少なくとも一つ以上を含むことができるが、本発明はこれに限定されるものではない。

【0057】

図１を参照すると、一実施形態において、セラミック基板２１０は、第１方向に対向する一面及び他面を含み、第１端子電極２３０は、上記一面上に配置されて第１外部電極１３０と連結される第１接続部２３１、及び上記他面上に配置される第１実装部２３２を含み、第２端子電極２４０は、上記一面上に配置されて第２外部電極１４０と連結される第２接続部２４１、及び上記他面上に配置される第２実装部２４２を含むことができる。

【0058】

また、第１端子電極２３０は、セラミック基板２１０の一側面に配置されて上記第１接続部及び第１実装部を連結する第１連結部２３３を含むことができ、第２端子電極２４０は、セラミック基板２１０の一側面に配置されて上記第２接続部及び第２実装部を連結する第２連結部２４３を含むことができるが、本発明はこれに限定されるものではない。例えば、第１接続部２３１及び第１実装部２３２は、セラミック基板２１０を第１方向に貫通する第１ビア電極によって互いに連結されることができ、第２接続部２４１及び第２実装部２４２は、セラミック基板２１０を第１方向に貫通する第２ビア電極によって互いに連結されてもよい。

【0059】

図４を参照すると、一実施形態において、第１端子電極２３０は、セラミック基板２１０上に配置される第１電極層２３０ａ、上記第１電極層上に順次積層された第１－１めっき層２３０ｂ、第１－２めっき層２３０ｃ、及び第１－３めっき層２３０ｄを含み、第２端子電極２４０は、セラミック基板２１０上に配置される第２電極層２４０ａ、上記第２電極層上に順次積層された第２－１めっき層２４０ｂ、第２－２めっき層２４０ｃ、及び第２－３めっき層２４０ｄを含むことができる。

【0060】

第１電極層２３０ａは、セラミック基板２１０の第１方向に対向する一面及び他面のうち、上記セラミック基板の一面に配置された第１－１電極層２３０ａ１、及び上記セラミック基板の他面に配置された第１－２電極層２３０ａ２を含むことができる。また、第２電極層２４０ａは、上記セラミック基板の一面に配置された第２－１電極層２４０ａ１、及び上記セラミック基板の他面に配置された第２－２電極層２４０ａ２を含むことができる。さらに、第１－１めっき層２３０ｂは、セラミック基板２１０の一側面上に配置されて上記第１－１電極層２３０ａ１及び第１－２電極層２３０ａ２上に延長されることができ、第２－１めっき層２４０ｂは、セラミック基板２１０の一側面上に配置されて上記第２－１電極層２４０ａ１及び第２－２電極層２４０ａ２上に延長されることができるが、本発明はこれに限定されるものではない。

【0061】

一実施形態において、第１電極層及び第２電極層２３０ａ、２４０ａはそれぞれＣｕ及び樹脂を含み、第１－１めっき層及び第２－１めっき層２３０ｂ、２４０ｂはそれぞれＣｕを含み、第１－２めっき層及び第２－２めっき層２３０ｃ、２４０ｃはそれぞれＮｉを含み、第１－３めっき層及び第２－３めっき層２３０ｄ、２４０ｄはそれぞれＳｎを含むことができる。

【0062】

第１電極層及び第２電極層２３０ａ、２４０ａはそれぞれＣｕ及び樹脂を含むことで積層セラミックキャパシタ１００への応力伝達を抑制することができ、積層セラミックキャパシタ１００にクラックが生じることを防止することができる。第１－１めっき層及び第２－１めっき層２３０ｂ、２４０ｂはそれぞれＣｕを含むことでめっき切れをより効果的に抑制することができ、第１－２めっき層及び第２－２めっき層２３０ｃ、２４０ｃはそれぞれＮｉを含むことで上記第１－１めっき層及び第２－１めっき層との結合力を向上させることができ、第１－３めっき層及び第２－３めっき層２３０ｄ、２４０ｄはそれぞれＳｎを含むことで実装特性を向上させることができる。

【0063】

図５を参照すると、本発明の一実施形態による複合電子部品が実装される印刷回路基板５００は、一面に第１電極パッド５１０及び第２電極パッド５２０を含み、第１及び第２電極パッド５１０、５２０はそれぞれ第１ソルダー５３０及び第２ソルダー５４０によって第１及び第２端子電極２３０、２４０と電気的に連結されることができる。

【0064】

複合電子部品が印刷回路基板５００に実装された状態で第１及び第２外部電極１３０、１４０に異なる極性の電圧が印加されると、誘電体層１１１の逆圧電効果によって、本体１１０は第１方向に膨張及び収縮を繰り返して振動を発生させるようになり、このような振動が印刷回路基板に伝達されることでアコースティックノイズが発生するようになる。

【0065】

一方、本発明の一実施形態によると、セラミックチップ２００が積層セラミックキャパシタ１００の実装方向に向かう第１面１側に配置されることで、積層セラミックキャパシタ１００から印刷回路基板５００に伝達される振動を吸収し、アコースティックノイズを低減させることができる。

【0066】

一実施形態において、セラミックチップ２００の第２方向サイズは、積層セラミックキャパシタ１００の第２方向サイズよりも小さいことがある。また、一実施形態において、セラミックチップ２００の第３方向サイズは、積層セラミックキャパシタ１００の第３方向サイズよりも小さいことがある。

【0067】

セラミックチップ２００の第２方向サイズ及び／又は第３方向サイズが積層セラミックキャパシタ１００よりも小さい場合、積層セラミックキャパシタ１００とセラミックチップ２００との間に段差が生じ、この段差が印刷回路基板の実装時にソルダーが充填されるソルダーポケットとして作用してソルダーの高さを減少させることができ、その結果、アコースティックノイズを減少させる効果を期待することができる。

【0068】

本発明の一実施形態によると、セラミック基板２１０はＭｇ_２ＳｉＯ_４を含むことができる。より好ましくは、セラミック基板２１０はＭｇ_２ＳｉＯ_４からなることができる。セラミック基板２１０がＭｇ_２ＳｉＯ_４を含むことでセラミック基板２１０の熱膨張係数と誘電体層１１１の熱膨張係数との差による内部応力を最小限に抑えることができ、複合電子部品４００の信頼性を向上させることができる。

【0069】

前述したように、従来は、アコースティックノイズを低減するために積層セラミックキャパシタの下面にＡｌ_２Ｏ_３基板を付着した。但し、積層セラミックキャパシタの下面にＡｌ_２Ｏ_３基板を付着する場合、複合電子部品を印刷回路基板にリフロー（ｒｅｆｌｏｗ）実装後に常温に減温した際、誘電体層との熱膨張係数（Ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ Ｔｈｅｒｍａｌ Ｅｘｐａｎｓｉｏｎ）差によって複合電子部品に加えられる内部応力が増加するという問題点があった。

【0070】

図６は、従来の複合電子部品を印刷回路基板にリフロー（ｒｅｆｌｏｗ）実装した後、常温に減温した際に発生する内部応力を概略的に示した断面図である。積層セラミックキャパシタ１０の構成による内部応力は、図６において白抜き矢印で表示し、セラミックチップ２０の構成による内部応力は図６において黒色矢印で表示した。

【0071】

図６を参照すると、積層セラミックキャパシタ１０の第１内部電極１２は、誘電体層１１に比べて比較的高い熱膨張係数を有することから、リフロー実装後に常温に減温した際、第１内部電極１２は中央部に向かって収縮する挙動を有することができる。また、外部電極は、誘電体層に比べて比較的高い熱膨張係数を有することから、外部電極の端部が誘電体層１１を引っ張る挙動を有することができる。

【0072】

一方、従来のセラミックチップ２０のＡｌ_２Ｏ_３基板２１は、例えば、ＢａＴｉＯ_３を含む誘電体層１１に比べて比較的低い熱膨張係数を有することから、リフロー実装後に常温に減温した際、Ａｌ_２Ｏ_３基板２１は相対的に膨張して誘電体層１１を引っ張る挙動を有することができる。

【0073】

これによって、従来のＡｌ_２Ｏ_３基板２１の適用時、本体の第１面側で外部電極の端部と隣接した領域Ｒ１に作用する内部応力が同じ方向に重なることがあり、これによって、本体の第１面側で外部電極の端部と隣接した領域Ｒ１にクラックなどが生じて複合電子部品の信頼性が低下するという問題点が発生する恐れがある。

【0074】

図７は、本発明の一実施形態による複合電子部品を印刷回路基板にリフロー（ｒｅｆｌｏｗ）した後、常温に減温した際に発生する内部応力を概略的に示した断面図である。積層セラミックキャパシタ１００の構成による内部応力は図７において白抜き矢印で表示し、セラミックチップ２００の構成による内部応力は図７において黒色矢印で表示した。

【0075】

図７を参照すると、Ｍｇ_２ＳｉＯ_４を含むセラミック基板２１０は、例えば、ＢａＴｉＯ_３を含む誘電体層１１１に比べて比較的高い熱膨張係数を有することから、リフロー実装後に常温に減温した際、セラミック基板２１０は相対的に収縮する挙動を有することができ、これによって、本体の第１面側で外部電極の端部と隣接した領域Ｒ１に加えられる内部応力を相殺させることができる。よって、本体の第１面側で外部電極の端部と隣接した領域Ｒ１にクラックが生じることを防止することができ、その結果、複合電子部品４００の信頼性をさらに向上させることができる。

【0076】

一方、上記セラミック基板が誘電体層に比べて比較的高い熱膨張係数を有する場合、リフロー実装後に常温に減温した際、本体の第１面側でセラミック基板の端部と隣接した領域Ｒ２に加えられる内部応力が増加することがある。本発明者は、後述するように、セラミック基板２１０がＭｇ_２ＳｉＯ_４を含むとき、本体の第１面側で外部電極の端部と隣接した領域Ｒ１、及び本体の第１面側でセラミック基板２１０の端部と隣接した領域Ｒ２に加えられる内部応力を最も効果的に低減できることが確認された。

【0077】

図９は、図４の変形例である。図９を参照すると、本発明の一実施形態による複合電子部品４００'のセラミック基板２１０'は、Ｍｇ_２ＳｉＯ_４からなる第１基板２１０ａ、及びＡｌ_２Ｏ_３からなる第２基板２１０ｂを含むことができる。このとき、第１基板２１０ａ及び第２基板２１０ｂは、上記第１方向に配列されることができる。即ち、第１基板２１０ａは、第２基板２１０ｂの第１方向上部又は下部に配置されることができる。

【0078】

Ｍｇ_２ＳｉＯ_４からなる第１基板２１０ａは誘電体層１１１よりも比較的熱膨張係数が高く、Ａｌ_２Ｏ_３からなる第２基板２１０ｂは誘電体層１１１よりも比較的熱膨張係数が低いことがある。これによって、第１基板２１０ａによって発生する第１方向への内部応力は、第２基板２１０ｂによって発生する第１方向への内部応力とは互いに異なる方向を有することができ、上記第１基板によって発生する第１方向への内部応力及び上記第２基板によって発生する第１方向への内部応力は互いに相殺されることができる。よって、クラックなどの発生を防止して複合電子部品４００'の信頼性をさらに向上させることができる。

【0079】

（実験例）
誘電体層及び第１及び第２内部電極を含む本体、及び上記本体の第３面及び第４面にそれぞれ配置される第１及び第２外部電極を含む２．０×１．２ｍｍサイズの積層セラミックキャパシタと、上記本体の第１面側に配置され、セラミック基板及び上記セラミック基板上に配置される第１及び第２端子電極を含むセラミックチップと、からなるサンプルを基準として積層セラミックキャパシタに加えられる内部応力を測定した。

【0080】

ここで、誘電体層はＢａＴｉＯ_３を含み、内部電極はＮｉを含み、外部電極はＣｕを含む基礎電極層と、上記基礎電極層上に順次積層されたＮｉめっき層及びＳｎめっき層を含み、汎用構造解析プログラムであるＡＮＳＹＳによってセラミック基板の熱膨張係数による積層セラミックキャパシタに加えられる内部応力を測定した。より具体的には、図７に示されたように、本体の第１面側で外部電極の端部と隣接した領域Ｒ１、及び本体の第１面側でセラミック基板２１０の端部と隣接した領域Ｒ２に加えられる内部応力を測定した。

【0081】

図８は、セラミック基板の熱膨張係数による積層セラミックキャパシタに加えられる内部応力を示したグラフである。図８の正規化した最大応力（Ｎｏｒｍａｌｉｚｅｄ Ｍａｘ Ｓｔｒｅｓｓ）とは、下部にセラミックチップが付着されていない積層セラミックキャパシタを印刷回路基板にリフロー実装後に常温に減温した際、上記積層セラミックキャパシタに加えられる内部応力の最大値を１．０としたとき、セラミック基板の熱膨張係数によるＲ１及びＲ２での内部応力の最大値を相対的に示した値である。

【0082】

図８を参照すると、誘電体層に比べて熱膨張係数が低いＡｌ_２Ｏ_３によってセラミック基板を形成する場合、Ｒ１での内部応力が過度に高いことが確認できる。

【0083】

一方、セラミック基板の熱膨張係数が高くなるほどＲ１での内部応力は減少し、Ｒ２での内部応力は徐々に増加することが確認できる。また、セラミック基板の熱膨張係数が約８．６ｐｐｍ／℃であるとき、Ｒ１及びＲ２での内部応力がそれぞれ１．０に最も近接していることが確認できる。

【0084】

下記表１は、基本的な剛性及び絶縁特性を有するセラミック物質の熱膨張係数を示している。このとき、熱膨張係数は、リフロー工程及び常温への減温を考慮して３０℃から２００℃での熱膨張係数を示した。

【0085】

【表1】

【0086】

図８及び表１を参照すると、約８．６ｐｐｍ／℃に最も隣接した熱膨張係数を有するＭｇ_２ＳｉＯ_４によってセラミック基板を形成したとき、Ｒ１及びＲ２での内部応力がそれぞれ１．０に最も近接していることが分かる。このことから、セラミック基板がＭｇ_２ＳｉＯ_４を含むとき、積層セラミックキャパシタに加えられる内部応力を最も効果的に低減して信頼性に優れた複合電子部品の提供が可能であることが確認できる。

【0087】

本発明は上述した実施形態及び添付された図面によって限定されるものではなく、添付の特許請求の範囲によって限定される。したがって、特許請求の範囲に記載された本発明の技術的思想から逸脱しない範囲内で、当技術分野の通常の知識を有する者によって様々な形態の置換、変形及び変更が可能であり、これも本発明の範囲に属するといえる。

【0088】

また、「一実施形態」という表現は、互いに同一の実施形態を意味せず、それぞれ互いに異なる固有の特徴を強調して説明するために提供されるものである。しかしながら、上記提示された一実施形態は、他の一実施形態の特徴と結合して実現されることを排除しない。例えば、特定の一実施形態で説明された事項が他の一実施形態で説明されていなくても、他の一実施形態でその事項と反対であるか矛盾する説明がない限り、他の一実施形態に関連する説明であると理解されることができる。

【0089】

なお、第１、第２などの表現は、ある構成要素と別の構成要素を区分するために用いられるもので、該当する構成要素の順序及び／又は重要度などを限定しない。場合によっては、権利範囲を外れずに、第１構成要素は第２構成要素と命名されてもよく、同様に、第２構成要素は第１構成要素と命名されてもよい。

【符号の説明】

【0090】

１００：積層セラミックキャパシタ
１１０：本体
１１１：誘電体層
１２１、１２２：内部電極
１３０、１４０：外部電極
２００：セラミックチップ
２１０：セラミック基板
２３０、２４０：端子電極
３１０、３２０：ソルダー部
４００：複合電子部品
５００：印刷回路基板
５１０、５２０：電極パッド
５３０、５４０：ソルダー

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】