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特開2024-91575伝導チャネルと接触領域の間の大きい接触面を備えるメモリデバイス
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024091575
(43)【公開日】2024-07-04
(54)【発明の名称】伝導チャネルと接触領域の間の大きい接触面を備えるメモリデバイス
(51)【国際特許分類】
H10B 12/00 20230101AFI20240627BHJP
H01L 29/786 20060101ALI20240627BHJP
【ＦＩ】
H10B12/00 801
H10B12/00 681A
H10B12/00 671C
H10B12/00 671
H01L29/78 613B
H01L29/78 617L
H01L29/78 617K
H01L29/78 618B
H01L29/78 618C
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2023215864
(22)【出願日】2023-12-21
(31)【優先権主張番号】2214257
(32)【優先日】2022-12-22
(33)【優先権主張国・地域又は機関】FR
(71)【出願人】
【識別番号】502124444
【氏名又は名称】コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(74)【代理人】
【識別番号】100133400
【弁理士】
【氏名又は名称】阿部 達彦
(72)【発明者】
【氏名】シルヴァン・バロー
(72)【発明者】
【氏名】レミ・コカン
(72)【発明者】
【氏名】シャイ・リボー
【テーマコード（参考）】
5F083
5F110
【Ｆターム（参考）】
5F083AD02
5F083AD69
5F083GA10
5F083HA02
5F083HA06
5F083JA02
5F083JA03
5F083JA32
5F083JA39
5F083JA40
5F083PR21
5F083PR22
5F110AA03
5F110AA04
5F110BB06
5F110BB11
5F110CC10
5F110DD05
5F110EE04
5F110EE44
5F110EE45
5F110FF01
5F110FF28
5F110FF29
5F110GG02
5F110GG03
5F110GG04
5F110GG43
5F110GG44
5F110HJ01
(57)【要約】 （修正有）
【課題】構造が、２Ｄ材料を含む任意のタイプの半導体材料と適合性があり、「サイドコンタクト」構成の欠点がないメモリデバイスを提供する。
【解決手段】マイクロエレクトロニクス構成要１０００において、メモリデバイス１００は、選択トランジスタと直列に電気的に接続される少なくとも１つのメモリスタック１５８を備え、第１の区域１２２が積層されてチャネルを形成する半導体層１２０と、ゲート誘電体層１１２の部分が各々ゲートの一部と第１の区域のうちの１つとの間に配置される静電制御ゲート１１０と、ゲート誘電体層と、ゲートの側壁に対して配置される誘電体スペーサ１１４と、そのうちの１つがメモリスタックを備え、スペーサとの間に延在する半導体層の第２の区域１２４を介して第１の区域に電気的に結合される接触領域１１６、１１８と、を備える。第２の区域は第１の区域と連続層を形成する。
【選択図】図１６
【解決手段】マイクロエレクトロニクス構成要１０００において、メモリデバイス１００は、選択トランジスタと直列に電気的に接続される少なくとも１つのメモリスタック１５８を備え、第１の区域１２２が積層されてチャネルを形成する半導体層１２０と、ゲート誘電体層１１２の部分が各々ゲートの一部と第１の区域のうちの１つとの間に配置される静電制御ゲート１１０と、ゲート誘電体層と、ゲートの側壁に対して配置される誘電体スペーサ１１４と、そのうちの１つがメモリスタックを備え、スペーサとの間に延在する半導体層の第２の区域１２４を介して第１の区域に電気的に結合される接触領域１１６、１１８と、を備える。第２の区域は第１の区域と連続層を形成する。
【選択図】図１６
【特許請求の範囲】
【請求項1】
選択トランジスタと直列に電気的に接続される少なくとも１つのメモリスタック（１５８）を備えるメモリデバイス（１００）であって、前記選択トランジスタが、
－ 互いの上に積層されるいくつかの第１の区域（１２２）を備える半導体層（１２０）であって、前記第１の区域（１２２）が前記選択トランジスタの導電チャネルを形成する、半導体層（１２０）と、
－ ゲート誘電体層（１１２）の部分が各々静電制御ゲート（１１０）の一部（１０６，１０８）と前記半導体層（１２０）の前記第１の区域（１２２）のうちの１つとの間に配置される、前記選択トランジスタの静電制御ゲート（１１０）およびゲート誘電体層（１１２）と、
－ 前記静電制御ゲート（１１０）の側壁に対して配置される誘電体スペーサ（１１４）と、
－ 前記半導体層（１２０）の第２の区域（１２４）を介して前記半導体層（１２０）の前記第１の区域（１２２）に電気的に結合される接触領域（１１６，１１８）であって、前記半導体層（１２０）の前記第２の区域（１２４）が前記接触領域（１１６，１１８）と前記誘電体スペーサ（１１４）との間に延在し、前記接触領域（１１６，１１８）が前記選択トランジスタのソース／ドレイン領域を形成する、接触領域（１１６，１１８）と
をその上に備える基板（１０２）を備え、
前記接触領域のうちの１つ（１１８）が、前記メモリスタック（１５８）を前記半導体層（１２０）に電気的に接続する第１の伝導部分（１５７）と、前記メモリスタック（１５８）の電気接点を形成する第２の伝導部分（１５６）との間に挿置される、前記メモリスタック（１５８）を備え、
前記半導体層（１２０）の前記第２の区域（１２４）が、前記静電制御ゲート（１１０）に対して直接配置されず、前記第１の区域（１２２）と連続層を形成する、メモリデバイス（１００）。
－ 互いの上に積層されるいくつかの第１の区域（１２２）を備える半導体層（１２０）であって、前記第１の区域（１２２）が前記選択トランジスタの導電チャネルを形成する、半導体層（１２０）と、
－ ゲート誘電体層（１１２）の部分が各々静電制御ゲート（１１０）の一部（１０６，１０８）と前記半導体層（１２０）の前記第１の区域（１２２）のうちの１つとの間に配置される、前記選択トランジスタの静電制御ゲート（１１０）およびゲート誘電体層（１１２）と、
－ 前記静電制御ゲート（１１０）の側壁に対して配置される誘電体スペーサ（１１４）と、
－ 前記半導体層（１２０）の第２の区域（１２４）を介して前記半導体層（１２０）の前記第１の区域（１２２）に電気的に結合される接触領域（１１６，１１８）であって、前記半導体層（１２０）の前記第２の区域（１２４）が前記接触領域（１１６，１１８）と前記誘電体スペーサ（１１４）との間に延在し、前記接触領域（１１６，１１８）が前記選択トランジスタのソース／ドレイン領域を形成する、接触領域（１１６，１１８）と
をその上に備える基板（１０２）を備え、
前記接触領域のうちの１つ（１１８）が、前記メモリスタック（１５８）を前記半導体層（１２０）に電気的に接続する第１の伝導部分（１５７）と、前記メモリスタック（１５８）の電気接点を形成する第２の伝導部分（１５６）との間に挿置される、前記メモリスタック（１５８）を備え、
前記半導体層（１２０）の前記第２の区域（１２４）が、前記静電制御ゲート（１１０）に対して直接配置されず、前記第１の区域（１２２）と連続層を形成する、メモリデバイス（１００）。
【請求項2】
前記半導体層（１２０）が、ＭＯＣＶＤ、ＣＶＤ、またはＡＬＤによって堆積される２次元材料または任意の他の半導体材料を含む、請求項１に記載のメモリデバイス（１００）。
【請求項3】
－ 前記接触領域（１１６，１１８）の各々が、少なくとも前記誘電体スペーサ（１１４）および絶縁誘電体材料（１２８）によって形成される横壁を備える空洞（１５０）中に配置され、
－ 前記半導体層（１２０）の前記第２の区域（１２４）が、その中に前記接触領域（１１６，１１８）が配置される前記空洞（１５０）の前記壁の少なくとも部分をカバーする、
請求項１または２に記載のメモリデバイス（１００）。
－ 前記半導体層（１２０）の前記第２の区域（１２４）が、その中に前記接触領域（１１６，１１８）が配置される前記空洞（１５０）の前記壁の少なくとも部分をカバーする、
請求項１または２に記載のメモリデバイス（１００）。
【請求項4】
前記選択トランジスタが、前記半導体層（１２０）の前記第１の区域（１２２）の各々が、同じ静電制御ゲート（１１０）によって、または、前記半導体層（１２０）の他の区域（１２２）を囲むものとは異なる静電制御ゲート（１１０）によって囲まれるようなものである、請求項１から３のいずれか一項に記載のメモリデバイス（１００）。
【請求項5】
各々が前記半導体層（１２０）の２つの第１の区域（１２２）間に配置され、誘電体区画（１２６）の各々が前記半導体層（１２０）の前記第１の区域（１２２）によって囲まれるような１つまたは複数の誘電体区画（１２６）を前記選択トランジスタがさらに含む、請求項１から４のいずれか一項に記載のメモリデバイス（１００）。
【請求項6】
前記選択トランジスタが、前記静電制御ゲート（１１０）の１つまたは複数の部分（１０８）の側壁に対して配置される内部誘電体スペーサ（１１５）をさらに含む、請求項１から５のいずれか一項に記載のメモリデバイス（１００）。
【請求項7】
前記メモリスタック（１５８）が、強誘電体材料層または酸化物層またはイオン層を含む、請求項１から６のいずれか一項に記載のメモリデバイス（１００）。
【請求項8】
請求項１から７のいずれか一項に記載のいくつかのメモリデバイス（１００）を含むマイクロエレクトロニクス構成要素（１０００）であって、
－ いくつかのメモリデバイス（１００）の前記選択トランジスタの前記静電制御ゲート（１１０）が共通であって同じ材料区画によって形成され、および／または
－ 前記接触領域（１１６，１１８）のうちの１つが隣接するメモリデバイス（１００）の２つの選択トランジスタに共通である、
マイクロエレクトロニクス構成要素（１０００）。
－ いくつかのメモリデバイス（１００）の前記選択トランジスタの前記静電制御ゲート（１１０）が共通であって同じ材料区画によって形成され、および／または
－ 前記接触領域（１１６，１１８）のうちの１つが隣接するメモリデバイス（１００）の２つの選択トランジスタに共通である、
マイクロエレクトロニクス構成要素（１０００）。
【請求項9】
選択トランジスタと直列に電気的に接続される少なくとも１つのメモリスタック（１５８）を備えるメモリデバイス（１００）を作るための方法であって、
（ａ）基板（１０２）を覆って、第１の材料の区画（１３６）および第２の材料の区画（１３８）の少なくとも１つの交互のスタック（１３４）を作製するステップであって、前記第１の材料および第２の材料が互いに対して選択的にエッチングされることができる、ステップ、次に
（ｂ）前記スタック（１３４）の上面および横面の一部をカバーする一時的ゲート（１４２）を作製するステップ、次に
（ｃ）前記一時的ゲート（１４２）の側壁に対して誘電体スペーサ（１１４）を作製するステップ、次に
（ｄ）前記一時的ゲート（１４２）および前記誘電体スペーサ（１１４）でカバーされない前記スタック（１３４）の部分をエッチングするステップ、次に
（ｅ）前記一時的ゲート（１４２）をエッチングするステップ、次に
（ｆ）前記第２の材料の前記区画（１３８）に対して選択的に前記第１の材料の前記区画（１３６）をエッチングするステップ、次に
（ｇ）前記誘電体スペーサ（１１４）が静電制御ゲート（１１０）の前記側壁に対して配置されるように、前記一時的ゲート（１４２）のエッチングによって形成される空間に前記選択トランジスタの静電制御ゲート（１１０）の少なくとも一部を作製するステップ、次に
（ｈ）前記第２の材料の前記区画（１３８）をエッチングするステップ、次に
（ｉ）前記選択トランジスタの導電チャネルを形成するように構成され、前記第２の材料の前記区画（１３８）のエッチングによって形成される場所で前記ゲート（１１０）に対して配置されるいくつかの第１の区域（１２２）を備える半導体層（１２０）を作製するステップであって、前記半導体層（１２０）が、前記誘電体スペーサ（１１４）の前記側壁の少なくとも部分をカバーし、前記静電制御ゲート（１１０）に対して直接配置されない第２の区域（１２４）を形成するときに、前記第１の区域（１２２）との不連続性がなく、延在する、ステップ、次に
（ｊ）前記基板（１０２）を覆って、前記半導体層（１２０）の前記第２の区域（１２４）を介して前記半導体層（１２０）の前記第１の区域（１２２）に電気的に結合される接触領域（１１６，１１８）を作製するステップであって、前記半導体層（１２０）の各第２の区域（１２４）が前記接触領域（１１６，１１８）と前記誘電体スペーサ（１１４）の間に延在し、前記接触領域（１１６，１１８）が前記選択トランジスタのソース／ドレイン領域を形成し、前記接触領域のうちの１つ（１１８）が、前記メモリスタック（１５８）を前記半導体層（１２０）に電気的に接続する第１の伝導部分（１５７）と、前記メモリスタック（１５８）の電気接点を形成する第２の伝導部分（１５６）との間に挿置される前記メモリスタック（１５８）を含む、ステップ
を含み、
ゲート誘電体層の部分が各々前記静電制御ゲートの一部と前記半導体層の前記第１の区域のうちの１つとの間に配置されるように、前記選択トランジスタの前記ゲート誘電体層を作製するステップをさらに含む、方法。
（ａ）基板（１０２）を覆って、第１の材料の区画（１３６）および第２の材料の区画（１３８）の少なくとも１つの交互のスタック（１３４）を作製するステップであって、前記第１の材料および第２の材料が互いに対して選択的にエッチングされることができる、ステップ、次に
（ｂ）前記スタック（１３４）の上面および横面の一部をカバーする一時的ゲート（１４２）を作製するステップ、次に
（ｃ）前記一時的ゲート（１４２）の側壁に対して誘電体スペーサ（１１４）を作製するステップ、次に
（ｄ）前記一時的ゲート（１４２）および前記誘電体スペーサ（１１４）でカバーされない前記スタック（１３４）の部分をエッチングするステップ、次に
（ｅ）前記一時的ゲート（１４２）をエッチングするステップ、次に
（ｆ）前記第２の材料の前記区画（１３８）に対して選択的に前記第１の材料の前記区画（１３６）をエッチングするステップ、次に
（ｇ）前記誘電体スペーサ（１１４）が静電制御ゲート（１１０）の前記側壁に対して配置されるように、前記一時的ゲート（１４２）のエッチングによって形成される空間に前記選択トランジスタの静電制御ゲート（１１０）の少なくとも一部を作製するステップ、次に
（ｈ）前記第２の材料の前記区画（１３８）をエッチングするステップ、次に
（ｉ）前記選択トランジスタの導電チャネルを形成するように構成され、前記第２の材料の前記区画（１３８）のエッチングによって形成される場所で前記ゲート（１１０）に対して配置されるいくつかの第１の区域（１２２）を備える半導体層（１２０）を作製するステップであって、前記半導体層（１２０）が、前記誘電体スペーサ（１１４）の前記側壁の少なくとも部分をカバーし、前記静電制御ゲート（１１０）に対して直接配置されない第２の区域（１２４）を形成するときに、前記第１の区域（１２２）との不連続性がなく、延在する、ステップ、次に
（ｊ）前記基板（１０２）を覆って、前記半導体層（１２０）の前記第２の区域（１２４）を介して前記半導体層（１２０）の前記第１の区域（１２２）に電気的に結合される接触領域（１１６，１１８）を作製するステップであって、前記半導体層（１２０）の各第２の区域（１２４）が前記接触領域（１１６，１１８）と前記誘電体スペーサ（１１４）の間に延在し、前記接触領域（１１６，１１８）が前記選択トランジスタのソース／ドレイン領域を形成し、前記接触領域のうちの１つ（１１８）が、前記メモリスタック（１５８）を前記半導体層（１２０）に電気的に接続する第１の伝導部分（１５７）と、前記メモリスタック（１５８）の電気接点を形成する第２の伝導部分（１５６）との間に挿置される前記メモリスタック（１５８）を含む、ステップ
を含み、
ゲート誘電体層の部分が各々前記静電制御ゲートの一部と前記半導体層の前記第１の区域のうちの１つとの間に配置されるように、前記選択トランジスタの前記ゲート誘電体層を作製するステップをさらに含む、方法。
【請求項10】
ステップ（ｄ）とステップ（ｅ）の間に、前記誘電体スペーサ（１１４）の周りに絶縁誘電体材料（１２８）を堆積するステップ、次に、空洞（１５０）の各々が前記誘電体スペーサ（１１４）のうちの１つによって形成される少なくとも１つの横壁を備えるように、前記絶縁誘電体材料（１２８）中の前記空洞（１５０）をエッチングするステップをさらに含み、
－ ステップ（ｉ）が、前記半導体層（１２０）の前記第２の区域（１２４）が前記空洞（１５０）の前記横壁の少なくとも部分をカバーするように実施され、
－ ステップ（ｊ）が、前記接触領域（１１６，１１８）の各々が前記空洞（１５０）のうちの１つに配置されるように実施される、請求項９に記載の方法。
－ ステップ（ｉ）が、前記半導体層（１２０）の前記第２の区域（１２４）が前記空洞（１５０）の前記横壁の少なくとも部分をカバーするように実施され、
－ ステップ（ｊ）が、前記接触領域（１１６，１１８）の各々が前記空洞（１５０）のうちの１つに配置されるように実施される、請求項９に記載の方法。
【請求項11】
－ ステップ（ｆ）と（ｇ）の間に、前記一時的ゲート（１４２）のエッチングによって形成される前記空間の中において実施されて、前記選択トランジスタの前記静電制御ゲート（１１０）がこの場合にゲート誘電体層（１１２）を覆って作られる、および／または
－ ステップ（ｈ）と（ｉ）の間に、前記第２の材料の前記区画（１３８）のエッチングによって形成される前記場所において実施されて、前記半導体層（１２０）が前記ゲート誘電体層（１１２）をカバーすることによってその後作られる、
前記選択トランジスタの前記ゲート誘電体層（１１２）を堆積するステップを含む、請求項９または１０に記載の方法。
－ ステップ（ｈ）と（ｉ）の間に、前記第２の材料の前記区画（１３８）のエッチングによって形成される前記場所において実施されて、前記半導体層（１２０）が前記ゲート誘電体層（１１２）をカバーすることによってその後作られる、
前記選択トランジスタの前記ゲート誘電体層（１１２）を堆積するステップを含む、請求項９または１０に記載の方法。
【請求項12】
前記半導体層（１２０）の前記第１の区域（１２２）が前記第２の材料の前記区画（１３８）のエッチングによって形成される前記場所の壁をカバーするようにステップ（ｉ）が実施され、ステップ（ｉ）と（ｊ）の間に、誘電体区画（１２６）の各々が前記半導体層（１２０）の前記第１の区域（１２２）によって囲まれるように、前記場所の残りの空間に、前記誘電体区画（１２６）を作製するステップをさらに含む、請求項９から１１のいずれか一項に記載の方法。
【請求項13】
前記半導体層（１２０）の前記第１の区域（１２２）が前記第２の材料の前記区画（１３８）のエッチングによって形成される前記場所を満たすようにステップ（ｉ）が実施される、請求項９から１１のいずれか一項に記載の方法。
【請求項14】
ステップ（ｄ）と（ｅ）の間に、前記誘電体スペーサ（１１４）の直接上に配置される前記第１の材料の前記区画（１３６）の部分をエッチングするステップ、および、前記第１の材料の前記区画（１３６）の前記エッチングした部分の代わりに内部誘電体スペーサ（１１５）を作製するステップをさらに含む、請求項９から１３のいずれか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、先進ＣＭＯＳ技術に適用されるマイクロエレクトロニクスデバイスの分野に関する。特に、本発明は、たとえば、ＯｘＲＡＭタイプ（英語で「Ｏｘｉｄｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ」、または酸化物ベース抵抗性メモリ）、またはＦｅＲＡＭタイプ（英語で「Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ」、または強誘電体層ランダムアクセスメモリ）、またはＣＢＲＡＭタイプ（英語で「Ｃｏｎｄｕｃｔｉｖｅ－Ｂｒｉｄｇｉｎｇ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ」、または導電ブリッジランダムアクセスメモリ）の、１Ｔ１Ｒ、１Ｔ１Ｃ、２Ｔ１Ｒ、２Ｔ１Ｃタイプのメモリデバイス、およびそのようなメモリデバイスの作製に関する。
【背景技術】
【0002】
電子機器の小型化は、絶えず進んでいるが、当業界では、今や、シリコンなどの従来の材料についてのスケール限界が近づいている。最近では、２Ｄ材料は、原子または分子の唯一の層として作ることができるそれらの材料の層の、固有特性および非常に薄い厚さのために、小型エレクトロニクスおよび光エレクトロニクスデバイスで使用するための有望な候補として現れてきた。
【0003】
Ｋ．Ｐ．Ｏ’Ｂｒｉｅｎらによる文書、「Ａｄｖａｎｃｉｎｇ ２Ｄ Ｍｏｎｏｌａｙｅｒ ＣＭＯＳ Ｔｈｒｏｕｇｈ Ｃｏｎｔａｃｔ， Ｃｈａｎｎｅｌ ａｎｄ Ｉｎｔｅｒｆａｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ」、２０２１ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ （ＩＥＤＭ）、２０２１年、頁７．１．１～７．１．４は、伝導チャネルを形成するためＭｏＳ２層を組み込むことによりＭＯＳＦＥＴトランジスタを作ることを示唆している。この層は、金、パラジウム、ＴｉＮ、タングステン、またはニッケルに基づいた、２つの金属ソース領域およびドレイン領域に接続される。背面ゲートは、ＳｉＯ２、ＨｆＯ２、またはＡｌ２Ｏ３に基づいた誘電体層の下の背面に位置決めされるドープシリコン層によって形成される。
【0004】
２Ｄ材料を覆った接触領域（デバイスの伝導チャネルが電気的にアクセス可能な伝導領域であって、たとえば、トランジスタの場合にソース領域およびドレイン領域に対応する）の金属材料の堆積に関する制約を克服するために、２Ｄ材料層の上面上ではなく、２Ｄ材料層の側壁に対してこれらの領域を形成することが可能である。それにもかかわらず、いわゆる「サイドコンタクト」というこの構成は、２Ｄ材料層と接触領域の間の接触面が小さく、このことによって、２Ｄ材料層と接触領域の間の界面において、かなりの接触抵抗が生じるために問題である。
【0005】
米国特許出願公開第２０２２／０４５１７６（Ａ１）号という文書は、「ゲートラスト」タイプＦＥＴトランジスタを作製するためのいくつかの方法を記載しており、ここでは、シリコン部が、２Ｄ材料層の堆積のためのサポートとして働く。完成したトランジスタが「サイドコンタクト」タイプのチャネル／ソース－ドレイン界面を有するということに関する欠点の他に、２Ｄ材料を堆積するために使用されたシリコン部が２Ｄ材料との界面における潜在的な障壁を形成し、これは、電荷搬送のための部分が２Ｄ材料中ではなくむしろこれらのシリコン部に作られる可能性があるために、望ましくない。
【0006】
これらの問題は、たとえばトランジスタを含むメモリデバイスのような、ＦＥＴトランジスタ以外のマイクロエレクトロニクスデバイスにおいてやはり直面する。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】米国特許出願公開第２０２２／０４５１７６（Ａ１）号
【非特許文献】
【0008】
【非特許文献1】Ｋ．Ｐ．Ｏ’Ｂｒｉｅｎらによる文書、「Ａｄｖａｎｃｉｎｇ ２Ｄ Ｍｏｎｏｌａｙｅｒ ＣＭＯＳ Ｔｈｒｏｕｇｈ Ｃｏｎｔａｃｔ， Ｃｈａｎｎｅｌ ａｎｄ Ｉｎｔｅｒｆａｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ」、２０２１ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ （ＩＥＤＭ）、２０２１年、頁７．１．１～７．１．４
【発明の概要】
【発明が解決しようとする課題】
【0009】
本発明は、その構造が、２Ｄ材料を含む任意のタイプの半導体材料と適合性があり、「サイドコンタクト」構成の欠点がないメモリデバイスを提供することを目的とする。
【課題を解決するための手段】
【0010】
この目的のために、本発明は、選択トランジスタと直列に電気的に接続される少なくとも１つのメモリスタックを備えるメモリデバイスを提供し、メモリデバイスは、選択トランジスタが、
－ 互いの上に積層されるいくつかの第１の区域を備える半導体層であって、第１の区域が選択トランジスタの導電チャネルを形成する、半導体層と、
－ ゲート誘電体層の部分が各々静電制御ゲートの一部と半導体層の第１の区域のうちの１つとの間に配置される、選択トランジスタの静電制御ゲートおよびゲート誘電体層と、
－ 静電制御ゲートの側壁に対して配置される誘電体スペーサと、
－ 半導体層の第２の区域を介して半導体層の第１の区域に電気的に結合される接触領域であって、半導体層の第２の区域が接触領域と誘電体スペーサとの間に延在し、接触領域が選択トランジスタのソース／ドレイン領域を形成する、接触領域と
をその上に備える基板を備え、
接触領域のうちの１つが、メモリスタックを半導体層に電気的に接続する第１の伝導部分とメモリスタックの電気接点を形成する第２の伝導部分との間に挿置される、メモリスタックを備え、
半導体層の第２の区域が、静電制御ゲートに対して直接配置されず、第１の区域と連続層を形成する。
－ 互いの上に積層されるいくつかの第１の区域を備える半導体層であって、第１の区域が選択トランジスタの導電チャネルを形成する、半導体層と、
－ ゲート誘電体層の部分が各々静電制御ゲートの一部と半導体層の第１の区域のうちの１つとの間に配置される、選択トランジスタの静電制御ゲートおよびゲート誘電体層と、
－ 静電制御ゲートの側壁に対して配置される誘電体スペーサと、
－ 半導体層の第２の区域を介して半導体層の第１の区域に電気的に結合される接触領域であって、半導体層の第２の区域が接触領域と誘電体スペーサとの間に延在し、接触領域が選択トランジスタのソース／ドレイン領域を形成する、接触領域と
をその上に備える基板を備え、
接触領域のうちの１つが、メモリスタックを半導体層に電気的に接続する第１の伝導部分とメモリスタックの電気接点を形成する第２の伝導部分との間に挿置される、メモリスタックを備え、
半導体層の第２の区域が、静電制御ゲートに対して直接配置されず、第１の区域と連続層を形成する。
【0011】
半導体層の第２の区域が半導体層の第１の区域によって形成されるチャネルと接触領域との間の電気的結合を実現することのおかげで、提案されるメモリデバイスは、チャネルと接触領域との間に「サイドコンタクト」がないタイプの界面を含むアーキテクチャに基づく。接触領域の横壁または側壁の少なくとも部分に対して延在する半導体層のこれらの第２の区域は、接触領域との大きい接触面を形成し、このことによって、これらの接触領域の接触抵抗を減らすことが可能になる。したがって、チャネル中を流れる電流は、これらの接触抵抗のため減らず、このことによって、デバイスの性能が低下しない。
【0012】
加えて、提案されるアーキテクチャでは、半導体層は、静電制御ゲートの後、接触領域を作る前に作ることができる。したがって、伝導チャネルを形成することが意図される第１の区域を含む半導体層は、静電制御ゲートの作製に関するステップによって劣化されない。これは、半導体層が２Ｄ材料を含むときに特に有利である。
【0013】
さらに、そのようなデバイスを作製するのに、チャネルを形成することが意図される半導体層を堆積するためのシリコン部を保持する必要はなく、それによって、半導体層の材料との界面における潜在的な障壁の問題がなくなる。
【0014】
メモリデバイスは、「ＧＡＡスタックナノシート」タイプアーキテクチャ、すなわち、スタックナノシートおよび完全に包まれたゲートを有するアーキテクチャを含む。
【0015】
メモリデバイスにおいて、接触領域のうちの１つがメモリデバイスのアクセス電極に対応し、他の接触領域が、メモリスタックすなわち情報を記録するように構成される材料のスタックを含む。たとえば、そのようなメモリスタックは、ＭＩＭタイプ（金属－絶縁体－金属）スタックに対応する。
【0016】
１つまたは複数のこれらの接触領域は、同じ基板にわたって作られるいくつかのメモリデバイスに共通であってよい。
【0017】
半導体層は、ＭＯＣＶＤ（有機金属化学気相堆積）、ＣＶＤ（化学気相堆積）、またはＡＬＤ（原子層堆積）によって堆積される２次元材料または任意の他の半導体材料を含むことができる。この場合、メモリデバイスは、非常に小さい寸法で作製することができる。
【0018】
メモリデバイスは、以下のようであってよい。
－ 接触領域の各々が、少なくとも、誘電体スペーサおよび絶縁誘電体材料によって形成される横壁を備える空洞中に配置され、
－ 半導体層の第２の区域が、その中に接触領域が配置される空洞の壁の少なくとも部分をカバーする。
－ 接触領域の各々が、少なくとも、誘電体スペーサおよび絶縁誘電体材料によって形成される横壁を備える空洞中に配置され、
－ 半導体層の第２の区域が、その中に接触領域が配置される空洞の壁の少なくとも部分をカバーする。
【0019】
これまでの構成において、接触領域の半導体層との接触面は、空洞の壁の面、有利には空洞の壁の全面を使用することのおかげで最大化されて、半導体層の第２の区域と接触領域との間の接点を形成し、このことによって、これらの領域が非常に小さい接触抵抗を有することが可能になり、したがってより大きい電流がデバイスの伝導チャネルを通って流れる。
【0020】
選択トランジスタは、半導体層の第１の区域の各々が、同じ静電制御ゲートによって、または、半導体層の他の区域を囲むものとは異なる静電制御ゲートによって囲まれることができるようなものであってよい。
【0021】
第１の代替形態では、選択トランジスタは、各々が半導体層の第１の区域のうちの１つによって囲まれる１つまたは複数の誘電体区画を、誘電体区画の各々が半導体層の第１の区域によって囲まれるようにさらに含むことができる。これらの誘電体区画は、半導体層の第１の区域間の１つまたは複数の空間を満たすことが意図されてよい。
【0022】
第２の代替形態では、半導体層の第１の区域の各々は、誘電体区画を囲まない。
【0023】
選択トランジスタは、静電制御ゲートの１つまたは複数の部分の側壁に対して配置される内部誘電体スペーサをさらに含むことができる。そのような内部スペーサは、それらによってデバイス内の寄生容量を減らすことが可能であるために有利である。
【0024】
メモリスタックは、強誘電体材料層または酸化物層またはイオン層を含むことができる。
【0025】
本発明は、以前に述べたようないくつかのメモリデバイスを含むマイクロエレクトロニクス構成要素にやはり関し、
－ いくつかのメモリデバイスの選択トランジスタの静電制御ゲートが共通であって、同じ材料区画によって形成され、および／または
－ 接触領域のうちの１つが隣接するメモリデバイスの２つの選択トランジスタに共通である。
－ いくつかのメモリデバイスの選択トランジスタの静電制御ゲートが共通であって、同じ材料区画によって形成され、および／または
－ 接触領域のうちの１つが隣接するメモリデバイスの２つの選択トランジスタに共通である。
【0026】
本発明は、選択トランジスタと直列に電気的に接続される少なくとも１つのメモリスタックを備える少なくとも１つのメモリデバイスを作るための方法にやはり関し、方法は、
（ａ）基板を覆って、第１の材料の区画および第２の材料の区画の少なくとも１つの交互のスタックを作製するステップであって、第１の材料および第２の材料を互いに対して選択的にエッチングすることができる、ステップ、次に
（ｂ）スタックの上面および横面の一部をカバーする一時的ゲートを作製するステップ、次に
（ｃ）一時的ゲートの側壁または横壁に対して誘電体スペーサを作製するステップ、次に
（ｄ）一時的ゲートおよび誘電体スペーサでカバーされないスタックの部分をエッチングするステップ、次に
（ｅ）一時的ゲートをエッチングするステップ、次に
（ｆ）第２の材料の区画に対して選択的に第１の材料の区画をエッチングするステップ、次に
（ｇ）誘電体スペーサが静電制御ゲートの側壁に対して配置されるように、一時的ゲートのエッチングによって形成される空間に選択トランジスタの静電制御ゲートの少なくとも一部を作製するステップ、次に
（ｈ）第２の材料の区画をエッチングするステップ、次に
（ｉ）選択トランジスタの導電チャネルを形成するように構成され、第２の材料の区画のエッチングによって形成される場所でゲートに対して配置されるいくつかの第１の区域を備えて、有利にはその厚さが１原子単位と５原子単位の間に含まれてよい２Ｄ材料である半導体層を作製するステップであって、半導体層が、誘電体スペーサの側壁の少なくとも部分をカバーし、静電制御ゲートに対して直接配置されない第２の区域を形成するときに、第１の区域との不連続性がなく、延在する、ステップ、次に
（ｊ）基板を覆って、半導体層の第２の区域を介して半導体層の第１の区域に電気的に結合される接触領域を作製するステップであって、半導体層の各第２の区域が接触領域と誘電体スペーサの間に延在し、接触領域が選択トランジスタのソース／ドレイン領域を形成し、接触領域のうちの１つが、メモリスタックを半導体層に電気的に接続する第１の伝導部分と、メモリスタックの電気接点を形成する第２の伝導部分との間に挿置されるメモリスタックを含む、ステップ
を含む。
（ａ）基板を覆って、第１の材料の区画および第２の材料の区画の少なくとも１つの交互のスタックを作製するステップであって、第１の材料および第２の材料を互いに対して選択的にエッチングすることができる、ステップ、次に
（ｂ）スタックの上面および横面の一部をカバーする一時的ゲートを作製するステップ、次に
（ｃ）一時的ゲートの側壁または横壁に対して誘電体スペーサを作製するステップ、次に
（ｄ）一時的ゲートおよび誘電体スペーサでカバーされないスタックの部分をエッチングするステップ、次に
（ｅ）一時的ゲートをエッチングするステップ、次に
（ｆ）第２の材料の区画に対して選択的に第１の材料の区画をエッチングするステップ、次に
（ｇ）誘電体スペーサが静電制御ゲートの側壁に対して配置されるように、一時的ゲートのエッチングによって形成される空間に選択トランジスタの静電制御ゲートの少なくとも一部を作製するステップ、次に
（ｈ）第２の材料の区画をエッチングするステップ、次に
（ｉ）選択トランジスタの導電チャネルを形成するように構成され、第２の材料の区画のエッチングによって形成される場所でゲートに対して配置されるいくつかの第１の区域を備えて、有利にはその厚さが１原子単位と５原子単位の間に含まれてよい２Ｄ材料である半導体層を作製するステップであって、半導体層が、誘電体スペーサの側壁の少なくとも部分をカバーし、静電制御ゲートに対して直接配置されない第２の区域を形成するときに、第１の区域との不連続性がなく、延在する、ステップ、次に
（ｊ）基板を覆って、半導体層の第２の区域を介して半導体層の第１の区域に電気的に結合される接触領域を作製するステップであって、半導体層の各第２の区域が接触領域と誘電体スペーサの間に延在し、接触領域が選択トランジスタのソース／ドレイン領域を形成し、接触領域のうちの１つが、メモリスタックを半導体層に電気的に接続する第１の伝導部分と、メモリスタックの電気接点を形成する第２の伝導部分との間に挿置されるメモリスタックを含む、ステップ
を含む。
【0027】
方法は、ステップ（ｃ）の実施の前に、誘電体スペーサの周りに絶縁誘電体材料を堆積するステップ、次に、空洞の各々が誘電体スペーサのうちの１つによって形成される少なくとも１つの横壁を備えるように、絶縁誘電体材料中の空洞をエッチングするステップをさらに含むことができ、
－ ステップ（ｉ）は、半導体層の第２の区域が空洞の横壁の少なくとも部分をカバーするように実施することができ、
－ ステップ（ｊ）は、接触領域の各々が空洞のうちの１つに配置されるように実施することができる。
－ ステップ（ｉ）は、半導体層の第２の区域が空洞の横壁の少なくとも部分をカバーするように実施することができ、
－ ステップ（ｊ）は、接触領域の各々が空洞のうちの１つに配置されるように実施することができる。
【0028】
方法は、
－ ステップ（ｆ）と（ｇ）の間に、一時的ゲートのエッチングによって形成される空間の中において実施されて、選択トランジスタの静電制御ゲートがこの場合にゲート誘電体を覆って作られる、および／または
－ ステップ（ｈ）と（ｉ）の間に、第２の材料の区画のエッチングによって形成される場所において実施されて、半導体層がこの場合にゲート誘電体をカバーすることによって作られる
選択トランジスタのゲート誘電体を堆積するステップをさらに含むことができる。
－ ステップ（ｆ）と（ｇ）の間に、一時的ゲートのエッチングによって形成される空間の中において実施されて、選択トランジスタの静電制御ゲートがこの場合にゲート誘電体を覆って作られる、および／または
－ ステップ（ｈ）と（ｉ）の間に、第２の材料の区画のエッチングによって形成される場所において実施されて、半導体層がこの場合にゲート誘電体をカバーすることによって作られる
選択トランジスタのゲート誘電体を堆積するステップをさらに含むことができる。
【0029】
第１の代替形態によれば、ステップ（ｉ）は、半導体層の第１の区域が、第２の材料の区画のエッチングによって形成される場所の壁をカバーするように実施することができ、方法が、ステップ（ｉ）と（ｊ）の間に、誘電体区画の各々が半導体層の第１の区域によって囲まれるように、場所の残りの空間に、誘電体区画を作製するステップをさらに含むことができる。
【0030】
第２の代替形態によれば、ステップ（ｉ）は、半導体層の第１の区域が、第２の材料の区画のエッチングによって形成される場所を満たすように実施することができる。
【0031】
方法は、ステップ（ｄ）と（ｅ）の間に、誘電体スペーサの直接上に配置される第１の材料の区画の部分をエッチングするステップ、および、第１の材料の区画のエッチングした部分の代わりに内部誘電体スペーサを作製するステップをさらに含むことができる。
【0032】
文書全体を通して、「上」および「下」という用語は、この用語が関係する要素の空間的方位にかかわらず使用される。たとえば、「第１の基板の面の上の」特徴では、第１の基板のこの面は、必ずしも上向きに向けられるとは限らず、任意の方向にしたがって向けられる面に対応することができる。さらに、第２の要素の上の第１の要素の配置は、場合によって、第１の要素と第２の要素の間に何ら中間要素なしに、第２の要素に対して直接的な第１の要素の配置に対応する、または、場合によって、第１の要素と第２の要素の間に配置される１つまたは複数の中間要素を用いた第２の要素の上の第１の要素の配置に対応すると理解するべきである。
【0033】
文書全体を通して、「層」という用語は、１つの単層またはいくつかの層のスタックのことを呼ぶことができる。
【0034】
文書全体を通して、「電気的な結合」という表現は、直接的であってよい、または間接的であってよい（すなわち、１つまたは複数の中間の電気的要素を通して達成される）電気的接続のことを呼ぶために使用される。
【0035】
本発明は、添付図面を参照して、単に表示目的であって限定しない目的で与えられる実施形態の記載を読めばよりよく理解されよう。
【図面の簡単な説明】
【0036】
【図1】特定の実施形態にしたがった、本発明の目的のメモリデバイスを作製するための方法のステップを概略的に図示する図である。
【図2】特定の実施形態にしたがった、本発明の目的のメモリデバイスを作製するための方法のステップを概略的に図示する図である。
【図3】特定の実施形態にしたがった、本発明の目的のメモリデバイスを作製するための方法のステップを概略的に図示する図である。
【図4】特定の実施形態にしたがった、本発明の目的のメモリデバイスを作製するための方法のステップを概略的に図示する図である。
【図5】特定の実施形態にしたがった、本発明の目的のメモリデバイスを作製するための方法のステップを概略的に図示する図である。
【図6】特定の実施形態にしたがった、本発明の目的のメモリデバイスを作製するための方法のステップを概略的に図示する図である。
【図7】特定の実施形態にしたがった、本発明の目的のメモリデバイスを作製するための方法のステップを概略的に図示する図である。
【図8】特定の実施形態にしたがった、本発明の目的のメモリデバイスを作製するための方法のステップを概略的に図示する図である。
【図9】特定の実施形態にしたがった、本発明の目的のメモリデバイスを作製するための方法のステップを概略的に図示する図である。
【図10】特定の実施形態にしたがった、本発明の目的のメモリデバイスを作製するための方法のステップを概略的に図示する図である。
【図11】特定の実施形態にしたがった、本発明の目的のメモリデバイスを作製するための方法のステップを概略的に図示する図である。
【図12】特定の実施形態にしたがった、本発明の目的のメモリデバイスを作製するための方法のステップを概略的に図示する図である。
【図13】特定の実施形態にしたがった、本発明の目的のメモリデバイスを作製するための方法のステップを概略的に図示する図である。
【図14】特定の実施形態にしたがった、本発明の目的のメモリデバイスを作製するための方法のステップを概略的に図示する図である。
【図15】特定の実施形態にしたがった、本発明の目的のメモリデバイスを作製するための方法のステップを概略的に図示する図である。
【図16】特定の実施形態にしたがった、本発明の目的のメモリデバイスを作製するための方法のステップを概略的に図示する図である。
【図17】１つの変形形態にしたがった、本発明の目的のメモリデバイスを作製するための方法のステップの部分を概略的に図示する図である。
【図18】１つの変形形態にしたがった、本発明の目的のメモリデバイスを作製するための方法のステップの部分を概略的に図示する図である。
【図19】１つの変形形態にしたがった、本発明の目的のメモリデバイスを作製するための方法のステップの部分を概略的に図示する図である。
【図20】１つの変形形態にしたがった、本発明の目的のメモリデバイスを作製するための方法のステップの部分を概略的に図示する図である。
【発明を実施するための形態】
【0037】
以降に記載される異なる図の同一、同様、または等価な部分は、１つの図から別のものに切り換えるのを容易にするように、同じ参照数字を担う。
【0038】
図に示される異なる部分は、図をより読み取れるようにするため、必ずしも、均一のスケールにしたがってプロットされない。
【0039】
異なる可能性（変形形態および実施形態）は、互いに排他的と理解するべきでなく、一緒に組み合わせることができる。
【0040】
特定の実施形態にしたがった、選択トランジスタに直列に電気的に接続される少なくとも１つのメモリスタック１５８を備えるメモリデバイス１００を作製するための方法の例が、図１から図１６を参照して以降で記載される。これらの図では、いくつかのメモリデバイス１００の同時作製が示され、これらのデバイスは、電子構成要素１０００に属する。
【0041】
互いに対して選択的にエッチングすることが可能な第１の材料および第２の材料を含む層の交互のスタックが、最初に、基板１０２を覆って実行される。有利な例によれば、第１の材料と第２の材料は、それぞれ、ＳｉとＳｉＧｅに対応する。ＳｉＧｅとＧｅ、ＧｅとＧｅＳｎ、ＳｉＯ２とアモルファスシリコン（ａ－Ｓｉ）といった、第１の材料と第２の材料の他の対も可能である。より一般的に、第１の材料と第２の材料の層のこの交互を形成するため、互いに対して選択的にエッチングすることが可能な２つの半導体、または誘電体材料とアモルファス半導体を使用することを考えることができる。
【0042】
このスタックの層の数は、デバイス１００のチャネルを形成するための半導体材料レベルの所望の数に依存する。図１から図１６を参照して記載される実施形態では、層のスタックは、ここではＳｉＧｅ層と交互にスタックされる４つのシリコン層を含む。有利には、第１の材料の層の数は、２と１０の間に含まれ、第２の材料の層の数は、１と１０の間に含まれる。
【0043】
たとえば、スタックの層の各々は、５ｎｍと２５ｎｍの間に含まれる厚さを有し、たとえば、１２ｎｍに等しい。
【0044】
図１から図１６を参照して記載される実施形態では、基板１０２は、ＳＯＩ基板に対応し、すなわち、完成したスタックの第１の層を形成するシリコン表面層を備え、たとえばＳｉＯ２を含む埋込み誘電体層１３０を覆って配置される。埋込み誘電体層１３０は、たとえばシリコンを含むサポート層１３２を覆って配置される。あるいは、基板１０２は、たとえば、「バルク」基板すなわち半導体（たとえばシリコン）のバルク基板といった、ＳＯＩ以外のタイプの基板に対応することができる。
【0045】
その後、基板１０２を覆って（この例では、埋込み誘電体層１３０を覆って）、第１の材料の区画１３６と第２の材料の区画１３８の、少なくとも１つの交互のスタック１３４を形成するために、完成した層のスタックのエッチングが実施される。図１では、６つの別個のスタック１３４が示され、各々が、互いの上に交互にスタックされる４つの区画１３６と３つの区画１３８を備える。
【0046】
スタック１３４の各々は、実質的に細長い形状を有する、すなわち、その幅（Ｙ軸にしたがった寸法）よりも大きい長さ（Ｘ軸にしたがった寸法）を含む。各スタック１３４の幅は、たとえば、２０ｎｍと２００ｎｍの間に含まれ、各スタック１３４の長さは、たとえば、１００ｎｍより大きい。
【0047】
その後、その厚さが１０ｎｍより薄く、たとえば７ｎｍまたは４ｎｍに等しい薄い誘電体層１４０が、全体構造を覆って共形に堆積される。すなわち、スタック１３４の上面および横面をカバーする一方で、スタック１３４でカバーされない（記載される実施形態では、埋込み誘電体層１３０の）基板１０２の部分がカバーされる。たとえば、誘電体層１４０は、ＴＥＯＳから開始して得ることができるＳｉＯ２を含む。
【0048】
その後、少なくとも１つの一時的ゲート１４２が作製されて、スタック１３４の上面および横面の一部をカバーする。
【0049】
この目的のために、一時的ゲートを作製するのに好適な材料が構造全体を覆って堆積される。有利には、堆積される材料は多結晶シリコンである。堆積される材料の厚さは、スタック１３４のうちの１つと誘電体層１４０の厚さの合計より大きく、たとえば、３８０ｎｍに等しい。その後、たとえば７０ｎｍに等しい所与の厚さがスタック１３４の上に保たれるように、堆積された材料のたとえばＣＭＰ（化学機械平坦化）といった平坦化が実施される。その後、平坦化後の残った材料を覆ってハードマスク１４４が作製され、このハードマスクのパターンが、作製される一時的ゲート１４２のパターンを画定する。たとえば、ハードマスク１４４は、ＳｉＮ／ＳｉＯ２などといった、半導体窒化物／半導体酸化物二重層を含む。その後、一時的ゲートを作製するのに好適な残りの材料は、ハードマスク１４４によって画定されるパターンにしたがってエッチングされて一時的ゲート１４２を形成する。記載される例では、いくつかの一時的ゲート１４２が作製される（図２では３つの一時的ゲート１４２を見ることができ、各々は、６つのスタック１３４をカバーすることによって形成される）。
【0050】
たとえば、各一時的ゲート１４２の幅（図２において見ることができるＸ軸にしたがった寸法）は、たとえば、１０ｎｍと数百ｎｍの間に含まれ、各一時的ゲート１４２の長さ（図２において見ることができるＹ軸にしたがった寸法）は、その上に一時的ゲート１４２を作製するべきスタック１３４の数に依存し、たとえば数十ｎｍに等しい。
【0051】
その後、誘電体スペーサ１１４が一時的ゲート１４２の側壁に対して作製される。この目的のために、これらのスペーサ１１４を作製するのに好適な材料層が構造全体を覆って共形に堆積される。すなわち、スタック１３４、一時的ゲート１４２、およびハードマスク１４４の上面および横面をカバーする一方で、スタック１３４および一時的ゲート１４２でカバーされない（記載される実施形態中の埋込み誘電体層１３０の）基板１０２の部分がカバーされる。たとえば、誘電体スペーサ１１４を作製するのに好適なこの材料は、ＳｉＮ、ＳｉＣＯ、または、ＳｉＢＣＮに対応する。たとえば、この層の厚さは、５ｎｍと１５ｎｍの間に含まれる。
【0052】
その後、一時的ゲート１４２の側壁に対して配置されるこの層の残りの区画が誘電体スペーサ１１４を形成するように、この層の異方性エッチングが実施される（図３参照）。スタック１３４の側壁に対して配置されるこの層の残りの区画１４６は、このエッチングが完了したら保存される、または有利に除去することができる。異方性エッチングは、一時的ゲート１４２およびスタック１３４の上面を覆う局在化した材料を除去するように実施される。さらに、このエッチングは、一時的ゲート１４２および誘電体スペーサ１１４でカバーされない層１４０の部分をやはり除去する。
【0053】
一時的ゲート１４２、誘電体スペーサ１１４、または残りの区画１４６でカバーされないスタック１３４の部分がエッチングされる。このエッチングは、埋込み誘電体層１３０でストップする。その後、誘電体スペーサ１１４の直接上に、区画１３８の残りの部分の端部の上下の空間１４８を形成するように、区画１３６の残りの部分は、区画１３８の残りの部分に関して部分的および選択的にエッチングされる（図４参照）。たとえば、区画１３６の残りの部分におけるエッチング深さ（図４におけるＸ軸にしたがった寸法）は、５ｎｍと１５ｎｍの間に含まれる。
【0054】
その後、内部誘電体スペーサ１１５が、以前に形成された空間１４８の中に作製される。これらの内部誘電体スペーサ１１５は、少なくとも空間１４８を満たすように、たとえば、ＳｉＮ、ＳｉＢＣＮ、または、ＳｉＣＯといった誘電体材料を堆積することによって得られる。空間１４８の外側に堆積される材料は、内部誘電体スペーサ１１５だけを保つため、異方性エッチングされる（図５参照）。
【0055】
その後、たとえば、ＳｉＯ２といった絶縁誘電体材料１２８が誘電体スペーサ１１４の周りに堆積される。この目的のために、絶縁誘電体材料１２８が厚い厚さで堆積され、次いで、ハードマスク１４４に達するまで平坦化が実施される。その後、ハードマスク１４４は、たとえば、ウェットエッチングによって、たとえば、１１０℃の温度で使用される希釈したＨ３ＰＯ４溶液を使用して除去される。その後、一時的ゲート１４２は、たとえば、０．５％で希釈されたＨＦ溶液と組み合わせた１％で希釈されたＨＣｌ溶液および５％のＴＭＡＨ溶液を使用したエッチングによって除去される。このエッチングは、誘電体層１４０の残りの部分に達したらストップする（図６参照）。
【0056】
その後、誘電体層１４０の残りの部分がエッチングされ、次いで、区画１３６の残りの部分が、たとえば、ウェットエッチングを実施することによって、区画１３８の残りの部分に関して選択的にエッチングされる。このレベルで得られる構造が図７に示される。
【0057】
その後、メモリデバイス１００の選択トランジスタのゲート誘電体を形成することが意図される少なくとも１つの層１１２が、特に、一時的ゲート１４２をエッチングする一方で誘電体スペーサ１１４および区画１３８の残りの部分によって形成される壁をカバーすることによって形成される空間に、共形に堆積される。たとえば、この層は、たとえばＨｆＯ２などの（高い誘電体誘電率を有する）高Ｋ誘電体材料を含む。あるいは、ゲート誘電体を形成することが意図されるこの層１１２は、ＳｉＯ２もしくはＡｌ２Ｏ３または任意の他の好適な材料もしくは材料の組合せを含むことができる。
【0058】
メモリデバイス１００の選択トランジスタの静電制御ゲート１１０は、その上にたとえば２００ｎｍに等しい厚さを有するタングステン層がスタックされる薄い（たとえば、３ｎｍに等しい厚さの）ＴｉＮ層の第１の堆積を通して、選択トランジスタのゲート誘電体を形成することが意図される層１１２を覆う１つまたは複数の伝導材料の堆積によって作製される。図８において見ることができる例では、ゲート１１０の各々が、区画１３８の残りの部分を取り囲む上部１０６および他の部分１０８を含む。ゲート１１０は、たとえば、ドープポリシリコンまたは任意の他の金属（Ｍｏなど）のような、ＴｉＮおよびＷ以外の１つまたは複数の材料をやはり含むことができる。
【0059】
一時的ゲート１４２のエッチングによって形成された空間の外側に堆積された、ゲート誘電体および静電制御ゲート１１０を形成することが意図される層１１２の材料を除去するために、絶縁誘電体材料１２８で停止する平坦化が実施される。
【0060】
その後、絶縁誘電体材料１２８の一部のエッチングは、誘電体スペーサ１１４、内部誘電体スペーサ１１５、および、ここで記載される例では、絶縁誘電体材料１２８の残りの区画によって形成される横壁を備える空洞１５０を形成するように実施される（図９参照）。これらの空洞１５０は、デバイス１００の接触領域を作製するための場所を形成する。
【0061】
その後、区画１３８は、たとえば、区画１３８がＳｉＧｅを含むときにＨｆ－Ｈ２Ｏ２溶液を使用する化学的エッチングの実施によってエッチングされる（図１０および図１１参照）。図１０に示されるＸＸ’軸にしたがった断面図を図示する図１１に示されるように、このエッチングは、その中にトランジスタのチャネルが作製されることが意図されるトンネル状の形状の空間を形成する。
【0062】
その後、半導体層１２０が、本方法のこのレベルで作製された構造全体を覆って堆積される（図１２および図１３参照）。前に形成されたトンネル状の形状の空間に局在化したこの半導体層１２０の第１の区域１２２は、選択トランジスタのチャネルを形成することが意図され、ゲート誘電体に対して配置される。空洞１５０の壁（ここで記載される例では横壁および底壁）をカバーするこの半導体層１２０の第２の区域１２４は、以降で作製される接触領域と接触することが意図される。堆積は、第１の区域１２２と第２の区域１２４の間で、不連続性なしで、または中断なしで実行される。
【0063】
有利には、半導体層１２０は、たとえば、ＭｏＳ２またはＷＳｅ２またはＷＳ２またはＭｏＴｅ２などの遷移金属のダイカルコゲナイドといった、少なくとも１つの２Ｄ半導体材料を含む。半導体層１２０の材料は、ＩＧＺＯ、Ｉｎ２Ｏ３、ＩＷＯ、ＩＴＯ、またはアモルファス半導体酸化物、または任意の他の好適な半導体材料にやはり対応することができる。
【0064】
その後、たとえばＡｌ２Ｏ３（もしくは、ＨｆＯ２）および／またはＳｉＯ２（もしくは、低ｋ誘電体、もしくは低誘電体誘電率を有し）を含む１つまたは複数の誘電体層が堆積され、次いで、トンネル状の形状の空間に局在化した区画１２６だけを保つために異方性エッチングされる（図１４および図１５参照）。これらの区画１２６が、半導体層１２０の第１の区域１２２のうちの１つによって各々囲まれる誘電体バーを形成する。したがって、半導体層１２０は、一連のバー１２６ならびにゲート１１０およびゲート誘電体の部分１０８を通して互いの上に積層されるいくつかの第１の区域１２２を含む。
【0065】
最後に、記載される例では、接触領域１１６、１１８は、空洞１５０中に１つまたは複数の金属材料を堆積することによって作製される（図１６参照）。このまたはこれらの金属堆積の以前に、空洞１５０中にグラフェン層を堆積することが可能であり、このまたはこれらの金属は、グラフェン層を覆ってその後に堆積される。有利には、接触領域１１６、１１８は、金、パラジウム、ＴｉＮ、Ｗ、Ｎｉなどといった、少なくとも１つの金属材料を含む。一実施形態によれば、接触領域１１６、１１８の各々は、その上にタングステン部が形成されるＴｉＮ層を含む。低い接触抵抗を選ぶために、たとえば、Ｓ、Ｂｉ、Ｓｎ、Ｐｄ、Ｒｕ、Ｃｕ、Ｎｉ、Ｔｉ、ＴｉＮ、Ｗ、Ａｕなどといった、異なる金属を使用して接触領域１１６、１１８を形成することができる。これらの材料は、（それらの特性を改善するために）たとえばドープステップ中といった、その後に修正することもできる。これらの接触領域１１６、１１８は、メモリデバイス１００の選択トランジスタのソース／ドレイン領域を形成する。
【0066】
さらに、接触領域１１８は、メモリスタック１５８、すなわち、その中に情報を記録することが可能な材料のスタックを含む。このメモリスタック１５８は、この場合は強誘電体材料層を含むＦｅＲＡＭタイプ、または、この場合は酸化物層を含むＯｘＲＡＭタイプ、または、この場合はイオン層を含むＣＢＲＡＭタイプの材料のスタック、たとえば、ＭＩＭタイプスタック（金属－絶縁体－金属）に対応することができる。
【0067】
このメモリスタック１５８は、接触領域１１８の残りを形成する金属材料内に配置される。金属材料の部分は、メモリスタック１５８とその中に接触領域１１８が作製される空洞１５０中に局在化した半導体層１２０の部分との間に挿置される。こうして、メモリスタック１５８は、メモリスタック１５８を半導体層１２０に電気的に接続する接触領域１１８の第１の伝導部分１５７と、メモリスタック１５８の電気接点を形成する接触領域１１８の第２の伝導部分１５６との間に挿置される。
【0068】
これらの接触領域１１６および１１８は、したがって、接触領域１１６、１１８と誘電体スペーサ１１４の間、ならびに、空洞１５０中に局在化した接触領域１１６、１１８の他の壁に対して延在する半導体層１２０の第２の区域１２４を介して、半導体層１２０の第１の区域１２２に電気的に結合される。空洞１５０の外側に堆積されるこれらの領域の材料は、絶縁誘電体材料１２８で停止する平坦化を実施することによって除去される。
【0069】
本方法の完了の際に得られるデバイスは、図１６に示されるデバイス１００に対応する。
【0070】
以前に記載した実施形態では、半導体層１２０は、区画１３８のエッチングによって形成される空間を完全には満たさず、誘電体区画１２６が、半導体層１２０の堆積後の残りの空間に作製される。
【0071】
第１の変形形態によれば、誘電体区画１２６を作製せず、半導体層１２０がこの場合、区画１３８のエッチングによって形成される残りの空間をその堆積の際に満たすことが可能である。この場合、半導体層１２０の第１の区域１２２中に、空気間隙すなわち凹部または空の空間の形成を観察することができる。それにもかかわらず、これらの空気間隙は、半導体層１２０の第１の区域１２２と第２の区域１２４の間の連続性を妨げない。
【0072】
（これまでの第１の変形形態と互換性がある）別の変形形態によれば、メモリデバイス１００の選択トランジスタのゲート誘電体を形成する層１１２が、以前に述べたようにゲート１１０の作製の直前に堆積されず、この層が、半導体層１２０の堆積の直前に、区画１３８のエッチングによって形成された空間および空洞１５０中に堆積されることが可能である。この場合、層１１２は、その上に半導体層１２０の材料が堆積されることが意図される異なる壁をカバーし、それによって、その後半導体層１２０が堆積される表面したがって界面を均質化する。
【0073】
（上述の第１の変形形態と互換性がある）別の変形形態によれば、層１１２は、最初に図８を参照して以前に述べたようなゲート１１０の作製の直前、次いで、半導体層１２０の堆積の直前に、区画１３８のエッチングによって形成された空間および空洞１５０中といった、２つの異なるステップにおいて堆積することができる。この場合、ゲート１１０の直接上に局在化した層１１２の部分は、これらの部分が、２つの堆積ステップ期間に堆積される材料の厚さを積み重ねるために、層１１２の他の部分より厚い。
【0074】
以前に述べた実施形態では、空洞１５０の横壁の全部が、半導体層１２０の第２の区域１２４でカバーされる。あるいは、これらの横壁の一部のみが第２の区域１２４でカバーされることが可能である。
【0075】
【0076】
【0077】
その後、半導体層１２０が堆積される以前の実施形態とは異なり、有利にはＨｆＯ２などといった高Ｋ誘電体材料を含むゲート誘電体を形成する層１１２が、構造全体を覆って堆積される（図１７参照）。この層１１２の部分は、前に形成されたトンネル状の形状の空間中に局在化し、それによってゲート誘電体が形成され、この層１１２の他の部分が空洞１５０の壁をカバーする。
【0078】
その後、半導体層１２０が構造全体を覆って堆積される一方で、トンネルの形状中の残りの空間を完全に満たすように、ゲート誘電体を形成する層１１２をカバーする（図１８参照）。空洞１５０は、半導体層１２０およびゲート誘電体を形成する層１１２の堆積によって完全には満たされない。
【0079】
その後、接触領域１１６、１１８は、たとえば、ＴｉＮの第１の堆積（たとえば、ＡＬＤ）を実行すること（図１９で参照符号１５４を担う）、次いで利用可能な空間の残りをタングステンで満たすこと（図２０で参照符号１５６を担う）によって作製される。本明細書で記載される例では、このタングステン堆積によって、制御ゲート１１０の作製がやはり完成される。さらに、タングステン堆積の期間に、接触領域１１８内にメモリスタック１５８を作製するため後者が停止され、次いで、接触領域１１６、１１８の作製を完成させるために実行される。
【0080】
これまでの変形形態のうちの１つを、その他のものをそのようにすることなく実施することができる。たとえば、半導体層１２０の堆積前に、区画１３８のエッチングによって形成された空間中にゲート誘電体を形成する層１１２を堆積し、その空の空間が、半導体層１２０の堆積後に依然として存在することが可能である。この場合、誘電体区画１２６は、図１４および図１５を参照して以前に述べたように作製することができる。
【0081】
図１６に示される実施形態では、制御ゲート１１０がいくつかのデバイス１００に共通である。すなわち、これらの異なるデバイスを同時に制御し、それらの接触領域１１６、１１８は、絶縁誘電体材料１２８の区画によって、他の隣接するデバイス１００のものから電気的に絶縁される。あるいは、完成したゲート１１０が異なる完成したデバイス１００に共通でないことが可能である。
【0082】
さらに、半導体層１２０の第１の区域１２２の各々は、以前に述べた例の場合のように、同じ静電制御ゲート１１０によって、または、半導体層１２０の他の第１の区域１２２を囲むものとは異なる静電制御ゲートによって囲まれる場合がある。
【0083】
図１６に示される実施形態では、接触領域１１６、１１８の各々は、誘電体スペーサ１１４、１１５、および絶縁誘電体材料１２８によって形成される横壁を備える空洞中に配置される。この構成では、半導体層１２０の第２の区域１２４は、その中に接触領域１１６、１１８が配置される空洞の横壁および底壁をカバーする。
【0084】
あるいは、一部の接触領域をいくつかのデバイス１００に共通とすることができる。たとえば、２つの隣接するデバイス１００について、絶縁誘電体材料１２８が同じ領域の接触のためになくてよく、たとえば接触領域１１８が、これらの２つの隣接するデバイス１００のチャネルに電気的に結合されるメモリスタック１５８を含む。たとえば、そのような構成によって、２Ｔ１Ｒまたは２Ｔ１Ｃタイプのメモリデバイスを作製することが可能である。
【符号の説明】
【0085】
１００ メモリデバイス
１０２ 基板
１０６ 静電制御ゲートの上部、部分
１０８ 静電制御ゲートの部分
１１０ 静電制御ゲート
１１２ ゲート誘電体層
１１４ 誘電体スペーサ
１１５ 内部誘電体スペーサ
１１６ 接触領域
１１８ 接触領域
１２０ 半導体層
１２２ 第１の区域
１２４ 第２の区域
１２６ 誘電体区画、バー
１２８ 絶縁誘電体材料
１３０ 埋込み誘電体層
１３２ サポート層
１３４ スタック
１３６ 第１の材料の区画
１３８ 第２の材料の区画
１４０ 誘電体層
１４２ 一時的ゲート
１４４ ハードマスク
１４６ 区画
１４８ 空間
１５０ 空洞
１５４ 第１の堆積
１５６ 第２の伝導部分
１５７ 第１の伝導部分
１５８ メモリスタック
１０００ 電子構成要素、マイクロエレクトロニクス構成要素
１０２ 基板
１０６ 静電制御ゲートの上部、部分
１０８ 静電制御ゲートの部分
１１０ 静電制御ゲート
１１２ ゲート誘電体層
１１４ 誘電体スペーサ
１１５ 内部誘電体スペーサ
１１６ 接触領域
１１８ 接触領域
１２０ 半導体層
１２２ 第１の区域
１２４ 第２の区域
１２６ 誘電体区画、バー
１２８ 絶縁誘電体材料
１３０ 埋込み誘電体層
１３２ サポート層
１３４ スタック
１３６ 第１の材料の区画
１３８ 第２の材料の区画
１４０ 誘電体層
１４２ 一時的ゲート
１４４ ハードマスク
１４６ 区画
１４８ 空間
１５０ 空洞
１５４ 第１の堆積
１５６ 第２の伝導部分
１５７ 第１の伝導部分
１５８ メモリスタック
１０００ 電子構成要素、マイクロエレクトロニクス構成要素
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【外国語明細書】