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特開2024-91576伝導チャネルとソース領域およびドレイン領域の間に大きい接触面を備えるマイクロエレクトロニクスデバイス
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024091576
(43)【公開日】2024-07-04
(54)【発明の名称】伝導チャネルとソース領域およびドレイン領域の間に大きい接触面を備えるマイクロエレクトロニクスデバイス
(51)【国際特許分類】
H10B 12/00 20230101AFI20240627BHJP
H10B 53/30 20230101ALI20240627BHJP
H01L 29/786 20060101ALI20240627BHJP
【ＦＩ】
H10B12/00 671C
H10B12/00 801
H10B53/30
H01L29/78 613B
H01L29/78 618B
H01L29/78 618E
H01L29/78 617T
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2023215866
(22)【出願日】2023-12-21
(31)【優先権主張番号】2214254
(32)【優先日】2022-12-22
(33)【優先権主張国・地域又は機関】FR
(31)【優先権主張番号】2214255
(32)【優先日】2022-12-22
(33)【優先権主張国・地域又は機関】FR
(71)【出願人】
【識別番号】502124444
【氏名又は名称】コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(74)【代理人】
【識別番号】100133400
【弁理士】
【氏名又は名称】阿部 達彦
(72)【発明者】
【氏名】シルヴァン・バロー
(72)【発明者】
【氏名】レミ・コカン
(72)【発明者】
【氏名】シャイ・リボー
【テーマコード（参考）】
5F083
5F110
【Ｆターム（参考）】
5F083AD02
5F083AD69
5F083FR05
5F083GA02
5F083GA05
5F083GA09
5F083GA10
5F083HA02
5F083JA03
5F083JA12
5F083JA32
5F083JA39
5F083JA40
5F083KA01
5F083KA05
5F083LA12
5F083LA16
5F083PR21
5F083PR22
5F110BB06
5F110BB11
5F110CC10
5F110DD05
5F110EE01
5F110EE04
5F110EE14
5F110EE22
5F110EE31
5F110EE44
5F110EE45
5F110FF01
5F110FF12
5F110GG02
5F110GG03
5F110GG04
5F110GG30
5F110GG43
5F110GG44
5F110HJ01
5F110NN03
5F110QQ04
5F110QQ05
5F110QQ19
(57)【要約】 （修正有）
【課題】構造が２Ｄ材料を含む任意のタイプの半導体材料と適合性があり、サイドコンタクト構成の欠点がないマイクロエレクトロニクスデバイスを提供する。
【解決手段】電子構成要素１０００において、マイクロエレクトロニクスデバイスは、複数の半導体層の第１の区域１２２が積層されてチャネルを形成する半導体層１２０と、部分が各々ゲートの一部１０６、１０８と第１の区域のうちの１つとの間に配置される静電制御ゲート１１０及びゲート誘電体層又は強誘電体メモリ層１１２と、ゲートの側壁に対して配置される誘電体スペーサ１１４と、ソース領域／ドレイン領域と誘電体スペーサとの間及び／又は、基板１０２とソース領域／ドレイン領域の各々との間に延在する半導体層の第２の区域１２４によって第１の区域に電気的に結合されるソース領域１１６／ドレイン領域１１８と、を備え、第２の区域が層に対して直接配置されず、第１の区域と連続層を形成する。
【選択図】図１６
【解決手段】電子構成要素１０００において、マイクロエレクトロニクスデバイスは、複数の半導体層の第１の区域１２２が積層されてチャネルを形成する半導体層１２０と、部分が各々ゲートの一部１０６、１０８と第１の区域のうちの１つとの間に配置される静電制御ゲート１１０及びゲート誘電体層又は強誘電体メモリ層１１２と、ゲートの側壁に対して配置される誘電体スペーサ１１４と、ソース領域／ドレイン領域と誘電体スペーサとの間及び／又は、基板１０２とソース領域／ドレイン領域の各々との間に延在する半導体層の第２の区域１２４によって第１の区域に電気的に結合されるソース領域１１６／ドレイン領域１１８と、を備え、第２の区域が層に対して直接配置されず、第１の区域と連続層を形成する。
【選択図】図１６
【特許請求の範囲】
【請求項1】
－ 基板（１０２）と、
－ 互いの上に積層されマイクロエレクトロニクスデバイス（１００）の導電チャネルを形成するいくつかの第１の区域（１２２）を備える半導体層（１２０）と、
－ 静電制御ゲート（１１０）と、
－ ゲート誘電体層（１１２）または強誘電体メモリ層（１１２）の部分が各々前記静電制御ゲート（１１０）の一部（１０６，１０８）と前記半導体層（１２０）の前記第１の区域（１２２）のうちの１つとの間に配置される、ゲート誘電体層（１１２）または強誘電体メモリ層（１１２）と、
－ 前記静電制御ゲート（１１０）の側壁に対して配置される誘電体スペーサ（１１４）と、
－ 前記半導体層（１２０）の第２の区域（１２４）によって前記半導体層（１２０）の前記第１の区域（１２２）に電気的に結合されるソース領域（１１６）／ドレイン領域（１１８）であって、前記半導体層（１２０）の前記第２の区域（１２４）が前記ソース領域（１１６）／ドレイン領域（１１８）と前記誘電体スペーサ（１１４）との間に延在する、ソース領域（１１６）／ドレイン領域（１１８）と
を備え、
前記半導体層（１２０）の前記第２の区域（１２４）が、前記誘電体または強誘電体メモリ層（１１２）に対して直接、接触して配置され、前記第１の区域（１２２）と連続層を形成する、マイクロエレクトロニクスデバイス（１００）。
－ 互いの上に積層されマイクロエレクトロニクスデバイス（１００）の導電チャネルを形成するいくつかの第１の区域（１２２）を備える半導体層（１２０）と、
－ 静電制御ゲート（１１０）と、
－ ゲート誘電体層（１１２）または強誘電体メモリ層（１１２）の部分が各々前記静電制御ゲート（１１０）の一部（１０６，１０８）と前記半導体層（１２０）の前記第１の区域（１２２）のうちの１つとの間に配置される、ゲート誘電体層（１１２）または強誘電体メモリ層（１１２）と、
－ 前記静電制御ゲート（１１０）の側壁に対して配置される誘電体スペーサ（１１４）と、
－ 前記半導体層（１２０）の第２の区域（１２４）によって前記半導体層（１２０）の前記第１の区域（１２２）に電気的に結合されるソース領域（１１６）／ドレイン領域（１１８）であって、前記半導体層（１２０）の前記第２の区域（１２４）が前記ソース領域（１１６）／ドレイン領域（１１８）と前記誘電体スペーサ（１１４）との間に延在する、ソース領域（１１６）／ドレイン領域（１１８）と
を備え、
前記半導体層（１２０）の前記第２の区域（１２４）が、前記誘電体または強誘電体メモリ層（１１２）に対して直接、接触して配置され、前記第１の区域（１２２）と連続層を形成する、マイクロエレクトロニクスデバイス（１００）。
【請求項2】
前記半導体層（１２０）が２次元材料を含む、請求項１に記載のマイクロエレクトロニクスデバイス（１００）。
【請求項3】
－ 前記ソース領域（１１６）／ドレイン領域（１１８）の各々が、少なくとも前記誘電体スペーサ（１１４）および少なくとも絶縁誘電体材料（１２８）によって、または、前記誘電体スペーサ（１１４）および隣接するマイクロエレクトロニクスデバイスのスペーサによって形成される横壁を備える空洞（１５０）中に配置され、
－ 前記誘電体または強誘電体メモリ層（１１２）が、その中に前記ソース領域（１１６）／ドレイン領域（１１８）が配置される前記空洞（１５０）の底および前記横壁と接触し、
－ 前記半導体層（１２０）の前記第２の区域（１２４）が、前記空洞の前記壁、その中に前記ソース領域（１１６）／ドレイン領域（１１８）が配置される前記空洞（１５０）の前記底および前記横壁における前記誘電体または強誘電体メモリ層（１１２）をカバーする、請求項１または２に記載のマイクロエレクトロニクスデバイス（１００）。
－ 前記誘電体または強誘電体メモリ層（１１２）が、その中に前記ソース領域（１１６）／ドレイン領域（１１８）が配置される前記空洞（１５０）の底および前記横壁と接触し、
－ 前記半導体層（１２０）の前記第２の区域（１２４）が、前記空洞の前記壁、その中に前記ソース領域（１１６）／ドレイン領域（１１８）が配置される前記空洞（１５０）の前記底および前記横壁における前記誘電体または強誘電体メモリ層（１１２）をカバーする、請求項１または２に記載のマイクロエレクトロニクスデバイス（１００）。
【請求項4】
前記半導体層（１２０）の前記第１の区域（１２２）の各々が、同じ静電制御ゲート（１１０）によって、または、前記半導体層（１２０）の他の第１の区域（１２２）を囲むものとは異なる静電制御ゲート（１１０）によって囲まれる、請求項１から３のいずれか一項に記載のマイクロエレクトロニクスデバイス（１００）。
【請求項5】
各々が前記半導体層（１２０）の２つの第１の区域（１２２）間に配置され、誘電体区画（１２６）の各々が前記半導体層（１２０）の前記第１の区域（１２２）のうちの１つによって囲まれるような１つまたは複数の誘電体区画（１２６）をさらに含む、請求項１から４のいずれか一項に記載のマイクロエレクトロニクスデバイス（１００）。
【請求項6】
前記静電制御ゲート（１１０）の１つまたは複数の部分（１０８）の側壁に対して配置される内部誘電体スペーサ（１１５）をさらに含む、請求項１から５のいずれか一項に記載のマイクロエレクトロニクスデバイス（１００）。
【請求項7】
請求項１から６のいずれか一項に記載のいくつかのマイクロエレクトロニクスデバイス（１００）を含むマイクロエレクトロニクス構成要素（１０００）であって、
－ 前記マイクロエレクトロニクスデバイス（１００）のうちのいくつかのものの前記静電制御ゲート（１１０）が共通であって同じ材料区画によって形成され、および／または
－ 前記ソース領域（１１６）／ドレイン領域（１１８）のうちの１つが、前記マイクロエレクトロニクスデバイス（１００）のうちの２つの隣接するものに共通である、マイクロエレクトロニクス構成要素（１０００）。
－ 前記マイクロエレクトロニクスデバイス（１００）のうちのいくつかのものの前記静電制御ゲート（１１０）が共通であって同じ材料区画によって形成され、および／または
－ 前記ソース領域（１１６）／ドレイン領域（１１８）のうちの１つが、前記マイクロエレクトロニクスデバイス（１００）のうちの２つの隣接するものに共通である、マイクロエレクトロニクス構成要素（１０００）。
【請求項8】
少なくとも
（ａ）基板（１０２）を覆って、第１の材料の区画（１３６）と第２の材料の区画（１３８）との少なくとも１つの交互のスタック（１３４）を作製するステップであって、前記第１の材料と前記第２の材料を互いに対して選択的にエッチングすることができる、ステップ、次に
（ｂ）前記スタック（１３４）の上面および横面の一部をカバーする一時的ゲート（１４２）を作製するステップ、次に
（ｃ）前記一時的ゲート（１４２）の側壁に対して誘電体スペーサ（１１４）を作製するステップ、次に
（ｄ）前記一時的ゲート（１４２）および前記誘電体スペーサ（１１４）でカバーされない前記スタック（１３４）の部分をエッチングするステップ、次に
（ｅ）前記一時的ゲート（１４２）をエッチングするステップ、次に
（ｆ）前記第２の材料の前記区画（１３８）に対して選択的に前記第１の材料の前記区画（１３６）をエッチングするステップ、次に
（ｇ）前記誘電体スペーサ（１１４）が静電制御ゲート（１１０）の側壁に対して配置されるように、前記一時的ゲート（１４２）のエッチングによって形成される空間に前記静電制御ゲート（１１０）の少なくとも一部を作製するステップ、次に
（ｈ）前記第２の材料の前記区画（１３８）をエッチングするステップ、次に
（ｉ）マイクロエレクトロニクスデバイス（１００）の導電チャネルを形成するように構成され、前記第２の材料の前記区画（１３８）のエッチングによって形成される場所で前記ゲート（１１０）に対して配置されるいくつかの第１の区域（１２２）を備える半導体層（１２０）を作製するステップであって、前記半導体層（１２０）が、前記誘電体スペーサ（１１４）の前記側壁の少なくとも一部をカバーし、前記静電制御ゲート（１１０）に対して直接配置されない第２の区域（１２４）を形成するときに、前記第１の区域（１２２）との不連続性がなく、延在する、ステップ、次に
（ｊ）前記基板（１０２）を覆って、前記半導体層（１２０）の前記第２の区域（１２４）によって前記半導体層（１２０）の前記第１の区域（１２２）に電気的に結合されるソース領域（１１６）／ドレイン領域（１１８）を作製するステップであって、前記半導体層（１２０）の前記第２の区域（１２４）が前記ソース領域（１１６）／ドレイン領域（１１８）の各々と前記誘電体スペーサ（１１４）の間に延在するように、前記ソース領域（１１６）／ドレイン領域（１１８）を作製するステップ
を含み、
ゲート誘電体層または強誘電体メモリ層が、
－ ステップ（ｆ）と（ｇ）の間に、前記一時的ゲート（１４２）のエッチングによって形成される前記空間の中において実施されて、前記静電制御ゲート（１１０）が前記ゲート誘電体層（１１２）または前記強誘電体メモリ層（１１２）を覆ってその後作られる、および／または
－ ステップ（ｈ）と（ｉ）の間に、前記第２の材料の前記区画（１３８）のエッチングによって形成される前記場所において実施されて、前記半導体層（１２０）が前記ゲート誘電体層（１１２）または前記強誘電体メモリ層（１１２）をカバーすることによってその後作られる、
前記ゲート誘電体層（１１２）または強誘電体メモリ層（１１２）を堆積するステップをさらに含む、マイクロエレクトロニクスデバイス（１００）を作製するための方法。
（ａ）基板（１０２）を覆って、第１の材料の区画（１３６）と第２の材料の区画（１３８）との少なくとも１つの交互のスタック（１３４）を作製するステップであって、前記第１の材料と前記第２の材料を互いに対して選択的にエッチングすることができる、ステップ、次に
（ｂ）前記スタック（１３４）の上面および横面の一部をカバーする一時的ゲート（１４２）を作製するステップ、次に
（ｃ）前記一時的ゲート（１４２）の側壁に対して誘電体スペーサ（１１４）を作製するステップ、次に
（ｄ）前記一時的ゲート（１４２）および前記誘電体スペーサ（１１４）でカバーされない前記スタック（１３４）の部分をエッチングするステップ、次に
（ｅ）前記一時的ゲート（１４２）をエッチングするステップ、次に
（ｆ）前記第２の材料の前記区画（１３８）に対して選択的に前記第１の材料の前記区画（１３６）をエッチングするステップ、次に
（ｇ）前記誘電体スペーサ（１１４）が静電制御ゲート（１１０）の側壁に対して配置されるように、前記一時的ゲート（１４２）のエッチングによって形成される空間に前記静電制御ゲート（１１０）の少なくとも一部を作製するステップ、次に
（ｈ）前記第２の材料の前記区画（１３８）をエッチングするステップ、次に
（ｉ）マイクロエレクトロニクスデバイス（１００）の導電チャネルを形成するように構成され、前記第２の材料の前記区画（１３８）のエッチングによって形成される場所で前記ゲート（１１０）に対して配置されるいくつかの第１の区域（１２２）を備える半導体層（１２０）を作製するステップであって、前記半導体層（１２０）が、前記誘電体スペーサ（１１４）の前記側壁の少なくとも一部をカバーし、前記静電制御ゲート（１１０）に対して直接配置されない第２の区域（１２４）を形成するときに、前記第１の区域（１２２）との不連続性がなく、延在する、ステップ、次に
（ｊ）前記基板（１０２）を覆って、前記半導体層（１２０）の前記第２の区域（１２４）によって前記半導体層（１２０）の前記第１の区域（１２２）に電気的に結合されるソース領域（１１６）／ドレイン領域（１１８）を作製するステップであって、前記半導体層（１２０）の前記第２の区域（１２４）が前記ソース領域（１１６）／ドレイン領域（１１８）の各々と前記誘電体スペーサ（１１４）の間に延在するように、前記ソース領域（１１６）／ドレイン領域（１１８）を作製するステップ
を含み、
ゲート誘電体層または強誘電体メモリ層が、
－ ステップ（ｆ）と（ｇ）の間に、前記一時的ゲート（１４２）のエッチングによって形成される前記空間の中において実施されて、前記静電制御ゲート（１１０）が前記ゲート誘電体層（１１２）または前記強誘電体メモリ層（１１２）を覆ってその後作られる、および／または
－ ステップ（ｈ）と（ｉ）の間に、前記第２の材料の前記区画（１３８）のエッチングによって形成される前記場所において実施されて、前記半導体層（１２０）が前記ゲート誘電体層（１１２）または前記強誘電体メモリ層（１１２）をカバーすることによってその後作られる、
前記ゲート誘電体層（１１２）または強誘電体メモリ層（１１２）を堆積するステップをさらに含む、マイクロエレクトロニクスデバイス（１００）を作製するための方法。
【請求項9】
ステップ（ｄ）とステップ（ｅ）の間に、前記誘電体スペーサ（１１４）の周りに絶縁誘電体材料（１２８）を堆積するステップ、次に、空洞（１５０）の各々が前記誘電体スペーサ（１１４）のうちの１つによって形成される少なくとも１つの横壁を備えるように、前記絶縁誘電体材料（１２８）中の前記空洞（１５０）をエッチングするステップをさらに含み、
－ ステップ（ｉ）が、前記半導体層（１２０）の前記第２の区域（１２４）が前記空洞（１５０）の前記横壁の少なくとも一部をカバーするように実施され、
－ ステップ（ｊ）が、前記ソース領域（１１６）／ドレイン領域（１１８）の各々が前記空洞（１５０）のうちの１つに配置されるように実施される、請求項８に記載の方法。
－ ステップ（ｉ）が、前記半導体層（１２０）の前記第２の区域（１２４）が前記空洞（１５０）の前記横壁の少なくとも一部をカバーするように実施され、
－ ステップ（ｊ）が、前記ソース領域（１１６）／ドレイン領域（１１８）の各々が前記空洞（１５０）のうちの１つに配置されるように実施される、請求項８に記載の方法。
【請求項10】
前記半導体層（１２０）の前記第１の区域（１２２）が前記第２の材料の前記区画（１３８）のエッチングによって形成される前記場所の壁をカバーするようにステップ（ｉ）が実施され、ステップ（ｉ）と（ｊ）の間に、誘電体区画（１２６）の各々が前記半導体層（１２０）の前記第１の区域（１２２）によって囲まれるように、前記場所の残りの空間に、前記誘電体区画（１２６）を作製するステップをさらに含む、請求項８または９に記載の方法。
【請求項11】
前記半導体層（１２０）の前記第１の区域（１２２）が前記第２の材料の前記区画（１３８）のエッチングによって形成される前記場所を完全に満たすようにステップ（ｉ）が実施される、請求項８または９に記載の方法。
【請求項12】
ステップ（ｄ）と（ｅ）の間に、前記誘電体スペーサ（１１４）の直接上に配置される前記第１の材料の前記区画（１３６）の部分をエッチングするステップ、および、前記第１の材料の前記区画の前記エッチングした部分の代わりに内部誘電体スペーサ（１１５）を作製するステップをさらに含む、請求項８から１１のいずれか一項に記載の方法。
【請求項13】
前記半導体層（１２０）を作製するステップが、ＭＯＣＶＣＤまたはＣＶＤまたはＡＬＤによる半導体材料の堆積の実施を含む、請求項８から１２のいずれか一項に記載の方法。
【請求項14】
前記ゲート誘電体層（１１２）または前記強誘電体メモリ層（１１２）が、ステップ（ｈ）の後、ステップ（ｉ）の前に、作製される構造の全体を覆った堆積によって作製され、前記半導体層（１２０）が、その後ステップ（ｉ）で、前記ゲート誘電体層（１１２）または前記強誘電体メモリ層（１１２）をカバーすることによって前記構造の全体を覆って作製される、請求項８から１３のいずれか一項に記載の方法。
【請求項15】
前記半導体層（１２０）が、ステップ（ｉ）で、前記ゲート誘電体層（１１２）または前記強誘電体メモリ層（１１２）だけを覆って形成される、請求項８から１４のいずれか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、先進ＣＭＯＳ技術に適用されるマイクロエレクトロニクスデバイスの分野に関する。特に、本発明は、特に、スタックしたナノワイヤすなわち「ｎａｎｏ－ｓｈｅｅｔｓ」もしくはナノシートを有する、ＦＥＴタイプ（英語で「Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ」または電界効果トランジスタ）の、または、特に２次元材料すなわち２Ｄ材料または半導体酸化物に基づいたＣＦＥＴタイプ（英語で「Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ」または相補型電界効果トランジスタ）のマイクロエレクトロニクスデバイス、およびそのようなマイクロエレクトロニクスデバイスの作製をカバーする。本発明は、ＦｅＦＥＴタイプメモリデバイス（英語で「Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ」または強誘電効果トランジスタ）の分野およびそのようなメモリデバイスの作製にやはり関する。
【背景技術】
【0002】
電子機器の小型化は、絶えず進んでいるが、当業界では、今や、シリコンなどの従来の材料についてのスケール限界が近づいている。最近では、２Ｄ材料は、原子または分子の唯一の層として作ることができるそれらの材料の層の、固有特性および非常に薄い厚さのために、小型エレクトロニクスおよび光エレクトロニクスデバイスで使用するための有望な候補として現れてきた。
【0003】
Ｋ．Ｐ．Ｏ’Ｂｒｉｅｎらによる文書、「Ａｄｖａｎｃｉｎｇ ２Ｄ Ｍｏｎｏｌａｙｅｒ ＣＭＯＳ Ｔｈｒｏｕｇｈ Ｃｏｎｔａｃｔ， Ｃｈａｎｎｅｌ ａｎｄ Ｉｎｔｅｒｆａｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ」、２０２１ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ（ＩＥＤＭ）、２０２１年、頁７．１．１～７．１．４は、伝導チャネルを形成するためＭｏＳ２層を組み込むことによりＭＯＳＦＥＴトランジスタを作ることを示唆している。この層は、金、パラジウム、ＴｉＮ、タングステン、またはニッケルに基づいた、２つの金属ソース領域およびドレイン領域に接続される。背面ゲートは、ＳｉＯ２、ＨｆＯ２、またはＡｌ２Ｏ３に基づいた誘電体層の下の背面に位置決めされるドープシリコン層によって形成される。
【0004】
２Ｄ材料を覆ったソース領域およびドレイン領域の金属材料の堆積に関する制約を克服するために、２Ｄ材料層の上面上ではなく、２Ｄ材料層の側壁に対してこれらの領域を形成することが可能である。それにもかかわらず、いわゆる「サイドコンタクト」というこの構成は、２Ｄ材料層とソース領域およびドレイン領域の間の接触面が小さく、このことによって、２Ｄ材料層とソース領域およびドレイン領域の間の界面において、かなりの接触抵抗が生じるために問題がある。
【0005】
米国特許出願公開第２０２２／０４５１７６（Ａ１）号という文書は、「ゲートラスト」タイプＦＥＴトランジスタを作製するためのいくつかの方法を記載しており、ここでは、シリコン部が、２Ｄ材料層の堆積のためのサポートとして働く。完成したトランジスタが「サイドコンタクト」タイプのチャネル／ソース－ドレイン界面を有するということに関する欠点の他に、２Ｄ材料を堆積するために使用されたシリコン部が２Ｄ材料との界面における潜在的な障壁を形成し、これは、電荷搬送のための部分が２Ｄ材料中ではなくむしろこれらのシリコン部に作られる可能性があるために、望ましくない。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】米国特許出願公開第２０２２／０４５１７６（Ａ１）号
【非特許文献】
【0007】
【非特許文献1】Ｋ．Ｐ．Ｏ’Ｂｒｉｅｎらによる文書、「Ａｄｖａｎｃｉｎｇ ２Ｄ Ｍｏｎｏｌａｙｅｒ ＣＭＯＳ Ｔｈｒｏｕｇｈ Ｃｏｎｔａｃｔ， Ｃｈａｎｎｅｌ ａｎｄ Ｉｎｔｅｒｆａｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ」、２０２１ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ（ＩＥＤＭ）、２０２１年、頁７．１．１～７．１．４
【発明の概要】
【発明が解決しようとする課題】
【0008】
本発明は、その構造が、２Ｄ材料を含む任意のタイプの半導体材料と適合性があり、「サイドコンタクト」構成の欠点がないマイクロエレクトロニクスデバイスを提供することを目的とする。
【課題を解決するための手段】
【0009】
この目的のために、本発明は、少なくとも
－ 基板と、
－ 互いの上に積層されマイクロエレクトロニクスデバイスの導電チャネルを形成するいくつかの第１の区域を備える半導体層と、
－ 静電制御ゲートと、
－ ゲート誘電体層または強誘電体メモリ層の部分が各々静電制御ゲートの一部と半導体層の第１の区域のうちの１つとの間に配置される、ゲート誘電体層または強誘電体メモリ層と、
－ 静電制御ゲートの側壁に対して配置される誘電体スペーサと、
－ 半導体層の第２の区域によって半導体層の第１の区域に電気的に結合されるソース領域／ドレイン領域であって、半導体層の第２の区域がソース領域／ドレイン領域と誘電体スペーサとの間に延在する、ソース領域／ドレイン領域と
を備え、
半導体層の第２の区域が、静電制御ゲートに対して直接配置されず、第１の区域と連続層を形成する、マイクロエレクトロニクスデバイスを提供する。
－ 基板と、
－ 互いの上に積層されマイクロエレクトロニクスデバイスの導電チャネルを形成するいくつかの第１の区域を備える半導体層と、
－ 静電制御ゲートと、
－ ゲート誘電体層または強誘電体メモリ層の部分が各々静電制御ゲートの一部と半導体層の第１の区域のうちの１つとの間に配置される、ゲート誘電体層または強誘電体メモリ層と、
－ 静電制御ゲートの側壁に対して配置される誘電体スペーサと、
－ 半導体層の第２の区域によって半導体層の第１の区域に電気的に結合されるソース領域／ドレイン領域であって、半導体層の第２の区域がソース領域／ドレイン領域と誘電体スペーサとの間に延在する、ソース領域／ドレイン領域と
を備え、
半導体層の第２の区域が、静電制御ゲートに対して直接配置されず、第１の区域と連続層を形成する、マイクロエレクトロニクスデバイスを提供する。
【0010】
有利には、半導体層の第２の区域が誘電体または強誘電体メモリ層と接触する。
【0011】
有利には、半導体層の１つの面が誘電体または強誘電体メモリ層と全体に接触する。
【0012】
特に２Ｄ材料からできている半導体層は、典型的には均一な厚さを有しており、この層は、１つの単一材料上にできている。
【0013】
半導体層の第２の区域が半導体層の第１の区域によって形成されるチャネルとソース領域／ドレイン領域との間の電気的結合を実現することのおかげで、提案されるマイクロエレクトロニクスデバイスは、チャネルとソース領域／ドレイン領域との間に「サイドコンタクト」がないタイプの界面を含むアーキテクチャに基づく。ソース領域／ドレイン領域の横壁または側壁の少なくとも部分に対して延在する半導体層のこれらの第２の区域は、ソース領域／ドレイン領域との大きい接触面を形成し、このことによって、これらのソース領域／ドレイン領域の接触抵抗を減らすことが可能になる。したがって、チャネル中を流れる電流は、これらの接触抵抗のため減らず、このことによって、デバイスの性能が低下しない。
【0014】
加えて、提案されるアーキテクチャでは、半導体層は、静電制御ゲートの後でソース領域／ドレイン領域を作る直前、または、ソース領域／ドレイン領域の金属堆積の直前に作ることができる。したがって、伝導チャネルを形成することが意図される第１の区域を含む半導体層は、静電制御ゲートの作製またはＧＡＡ構造の内部スペーサの作製に関するステップによって劣化されない。これは、半導体層が２Ｄ材料を含むときに特に有利である。
【0015】
さらに、そのようなデバイスを作製するのに、チャネルを形成することが意図される半導体層を堆積するためのシリコン部を保持する必要はなく、それによって、半導体層の材料との界面における潜在的な障壁の問題がなくなる。
【0016】
マイクロエレクトロニクスデバイスは、「ＧＡＡスタックナノシート」タイプアーキテクチャ、すなわち、スタックナノシートおよび完全に包まれたゲートを有するアーキテクチャを含む。
【0017】
デバイスがゲート誘電体層を含む場合に、デバイスは、スタックしたナノワイヤまたは「ナノシート」を有するＧＡＡタイプトランジスタ、すなわちＣＦＥＴに対応することができる。デバイスが強誘電体メモリ層を含む場合に、デバイスは、ＦｅＦＥＴタイプメモリデバイスに対応することができる。
【0018】
半導体層は、ＭＯＣＶＤ（英語で「有機金属化学気相堆積」）、ＣＶＤ（英語で「化学気相堆積」）、またはＡＬＤ（英語で「原子層堆積」）によって堆積される２次元材料または任意の他の半導体材料を含むことができる。この場合、マイクロエレクトロニクスデバイスは、非常に小さい寸法で作製することができる。
【0019】
マイクロエレクトロニクスデバイスは、以下のようであってよい。
－ ソース領域／ドレイン領域の各々が、少なくとも、誘電体スペーサおよび絶縁誘電体材料によって、または、誘電体スペーサおよび隣接するマイクロエレクトロニクスデバイスのスペーサによって形成される横壁を備える空洞中に配置され、
－ 半導体層の第２の区域が、その中にソース領域／ドレイン領域が配置される空洞の壁の少なくとも部分をカバーする。
－ ソース領域／ドレイン領域の各々が、少なくとも、誘電体スペーサおよび絶縁誘電体材料によって、または、誘電体スペーサおよび隣接するマイクロエレクトロニクスデバイスのスペーサによって形成される横壁を備える空洞中に配置され、
－ 半導体層の第２の区域が、その中にソース領域／ドレイン領域が配置される空洞の壁の少なくとも部分をカバーする。
【0020】
好ましくは、誘電体または強誘電体メモリ層が、その中にソース領域／ドレイン領域が配置される空洞の底および前記横壁と接触し、半導体層の第２の区域が、ここでは、空洞の底および前記横壁で誘電体または強誘電体メモリ層をカバーする。
【0021】
これまでの構成において、ソース領域／ドレイン領域の半導体層との接触面は、空洞の壁の面、有利には空洞の壁の面の全体を使用することのおかげで最大化されて、半導体層の第２の区域とソース領域／ドレイン領域との間の接点を形成し、このことによって、ソース領域／ドレイン領域が非常に小さい接触抵抗を有すること、したがってより大きい電流がデバイスの伝導チャネルを通って流れることが可能になる。
【0022】
半導体層の第１の区域の各々が、同じ静電制御ゲートによって、または、半導体層の他の第１の区域を囲むものとは異なる静電制御ゲートによって囲まれることができる。
【0023】
第１の代替形態では、マイクロエレクトロニクスデバイスは、各々が半導体層の第１の区域のうちの１つによって囲まれる１つまたは複数の誘電体区画を、誘電体区画の各々が半導体層の第１の区域によって囲まれるようにさらに含むことができる。これらの誘電体区画は、半導体層の第１の区域間の１つまたは複数の空間を満たすために使用することができる。
【0024】
第２の代替形態では、半導体層の第１の区域の各々は、何ら誘電体区画を囲まない。
【0025】
デバイスは、静電制御ゲートの１つまたは複数の部分の側壁に対して配置される内部誘電体スペーサをさらに含むことができる。そのような内部スペーサは、それらによってデバイス内の寄生容量を減らすことが可能であるために有利である。
【0026】
有利には、本発明は、５ｎｍおよびサブ５ｎｍ技術ノード用のＣＭＯＳ構成要素を作製するため適用することができる。
【0027】
本発明は、以前に述べたようないくつかのマイクロエレクトロニクスデバイスを含むマイクロエレクトロニクス構成要素にやはり関し、
－ マイクロエレクトロニクスデバイスのうちのいくつかのものの静電制御ゲートが共通であって同じ材料区画によって形成され、および／または
－ ソース領域／ドレイン領域のうちの１つが、マイクロエレクトロニクスデバイスのうちの２つの隣接するものに共通である。
－ マイクロエレクトロニクスデバイスのうちのいくつかのものの静電制御ゲートが共通であって同じ材料区画によって形成され、および／または
－ ソース領域／ドレイン領域のうちの１つが、マイクロエレクトロニクスデバイスのうちの２つの隣接するものに共通である。
【0028】
本発明は、少なくとも１つのマイクロエレクトロニクスデバイスを作るための方法にやはり関し、少なくとも
（ａ）基板を覆って、第１の材料の区画と第２の材料の区画との少なくとも１つの交互のスタックを作製するステップであって、第１の材料および第２の材料を互いに対して選択的にエッチングすることができる、ステップ、次に
（ｂ）スタックの上面および横面の一部をカバーする一時的ゲートを作製するステップ、次に
（ｃ）一時的ゲートの側壁または横壁に対して誘電体スペーサを作製するステップ、次に
（ｄ）一時的ゲートおよび誘電体スペーサでカバーされないスタックの部分をエッチングする（いわゆるゲートラスト手法にしたがった）ステップ、次に
（ｅ）一時的ゲートをエッチングするステップ、次に
（ｆ）第２の材料の区画に対して選択的に第１の材料の区画をエッチングするステップ、次に
（ｇ）誘電体スペーサが静電制御ゲートの側壁に対して配置されるように、一時的ゲートのエッチングによって形成される空間に静電制御ゲートの少なくとも一部を作製するステップ、次に
（ｈ）第２の材料の区画をエッチングするステップ、次に
（ｉ）マイクロエレクトロニクスデバイスの導電チャネルを形成するように構成され、第２の材料の区画のエッチングによって形成される場所でゲートに対して配置されるいくつかの第１の区域を備えて、有利にはその厚さが１原子単位と５原子単位の間に含まれてよい２Ｄ材料である半導体層を作製するステップであって、半導体層が、誘電体スペーサの側壁の少なくとも一部をカバーし、静電制御ゲートに対して直接配置されない第２の区域を形成するときに、第１の区域との不連続性がなく、延在する、ステップ、次に
（ｊ）基板を覆って、半導体層の第２の区域によって半導体層の第１の区域に電気的に結合されるソース領域／ドレイン領域を作製するステップであって、半導体層の第２の区域がソース領域／ドレイン領域の各々と誘電体スペーサの間に延在するように、ソース領域／ドレイン領域を作製するステップ
を含み、
－ ステップ（ｆ）と（ｇ）の間に、一時的ゲートのエッチングによって形成される空間の中において実施されて、静電制御ゲートがゲート誘電体層または強誘電体メモリ層を覆ってその後作られる、および／または
－ ステップ（ｈ）と（ｉ）の間に、第２の材料の区画のエッチングによって形成される場所において実施されて、半導体層がゲート誘電体層または強誘電体メモリ層をカバーすることによってその後作られる、
ゲート誘電体層または強誘電体メモリ層を堆積するステップをさらに含む。
（ａ）基板を覆って、第１の材料の区画と第２の材料の区画との少なくとも１つの交互のスタックを作製するステップであって、第１の材料および第２の材料を互いに対して選択的にエッチングすることができる、ステップ、次に
（ｂ）スタックの上面および横面の一部をカバーする一時的ゲートを作製するステップ、次に
（ｃ）一時的ゲートの側壁または横壁に対して誘電体スペーサを作製するステップ、次に
（ｄ）一時的ゲートおよび誘電体スペーサでカバーされないスタックの部分をエッチングする（いわゆるゲートラスト手法にしたがった）ステップ、次に
（ｅ）一時的ゲートをエッチングするステップ、次に
（ｆ）第２の材料の区画に対して選択的に第１の材料の区画をエッチングするステップ、次に
（ｇ）誘電体スペーサが静電制御ゲートの側壁に対して配置されるように、一時的ゲートのエッチングによって形成される空間に静電制御ゲートの少なくとも一部を作製するステップ、次に
（ｈ）第２の材料の区画をエッチングするステップ、次に
（ｉ）マイクロエレクトロニクスデバイスの導電チャネルを形成するように構成され、第２の材料の区画のエッチングによって形成される場所でゲートに対して配置されるいくつかの第１の区域を備えて、有利にはその厚さが１原子単位と５原子単位の間に含まれてよい２Ｄ材料である半導体層を作製するステップであって、半導体層が、誘電体スペーサの側壁の少なくとも一部をカバーし、静電制御ゲートに対して直接配置されない第２の区域を形成するときに、第１の区域との不連続性がなく、延在する、ステップ、次に
（ｊ）基板を覆って、半導体層の第２の区域によって半導体層の第１の区域に電気的に結合されるソース領域／ドレイン領域を作製するステップであって、半導体層の第２の区域がソース領域／ドレイン領域の各々と誘電体スペーサの間に延在するように、ソース領域／ドレイン領域を作製するステップ
を含み、
－ ステップ（ｆ）と（ｇ）の間に、一時的ゲートのエッチングによって形成される空間の中において実施されて、静電制御ゲートがゲート誘電体層または強誘電体メモリ層を覆ってその後作られる、および／または
－ ステップ（ｈ）と（ｉ）の間に、第２の材料の区画のエッチングによって形成される場所において実施されて、半導体層がゲート誘電体層または強誘電体メモリ層をカバーすることによってその後作られる、
ゲート誘電体層または強誘電体メモリ層を堆積するステップをさらに含む。
【0029】
方法は、ステップ（ｃ）の実施の前に、誘電体スペーサの周りに絶縁誘電体材料を堆積するステップ、次に、空洞の各々が誘電体スペーサのうちの１つによって形成される少なくとも１つの横壁を備えるように、絶縁誘電体材料中の空洞をエッチングするステップをさらに含むことができ、
－ ステップ（ｉ）は、半導体層の第２の区域が空洞の横壁の少なくとも一部をカバーするように実施することができ、
－ ステップ（ｊ）は、ソース領域／ドレイン領域の各々が空洞のうちの１つに配置されるように実施することができる。
－ ステップ（ｉ）は、半導体層の第２の区域が空洞の横壁の少なくとも一部をカバーするように実施することができ、
－ ステップ（ｊ）は、ソース領域／ドレイン領域の各々が空洞のうちの１つに配置されるように実施することができる。
【0030】
第１の代替形態によれば、ステップ（ｉ）は、半導体層の第１の区域が、第２の材料の区画のエッチングによって形成される場所の壁をカバーするように実施することができ、方法が、ステップ（ｉ）と（ｊ）の間に、誘電体区画の各々が半導体層の第１の区域によって囲まれるように、場所の残りの空間に、誘電体区画を作製するステップをさらに含むことができる。
【0031】
第２の代替形態によれば、ステップ（ｉ）は、半導体層の第１の区域が、第２の材料の区画のエッチングによって形成される場所を完全に満たすように実施することができる。
【0032】
方法は、ステップ（ｄ）と（ｅ）の間に、誘電体スペーサの直接上に配置される第１の材料の区画の部分をエッチングするステップ、および、第１の材料の区画のエッチングした部分の代わりに内部誘電体スペーサを作製するステップをさらに含むことができる。
【0033】
有利には、ゲート誘電体層または強誘電体メモリ層は、作製される構造の全体を覆った堆積によって作製され、半導体層は、ゲート誘電体層または強誘電体メモリ層の後にステップ（ｉ）で、構造の全体を覆う一方でゲート誘電体層または強誘電体メモリ層をカバーして作製される。
【0034】
こうして、ゲート誘電体層または強誘電体メモリ層は、それを覆って有利には２Ｄ材料でできている半導体層が形成される固有の「バッファ」層を形成する。いくつかのものを覆うのではなく、むしろ単一材料を覆って半導体層を堆積することによって、２Ｄ材料の均一でより良好に制御された成長を得ることが可能になる。こうして、均一な厚さおよび良好に制御された特性を有する半導体材料層を得ることが可能になる。
【0035】
ゲート誘電体層がステップ（ｈ）と（ｉ）の間に堆積される場合に、半導体層は、ゲート誘電体層のものである１つの単一材料を覆って堆積される。半導体層は、ステップ（ｉ）で、ゲート誘電体層または強誘電体メモリ層をのみ覆って形成することができる。
【0036】
文書全体を通して、「上」および「下」という用語は、この用語が関係する要素の空間的方位にかかわらず使用される。たとえば、「第１の基板の面の上の」特徴では、第１の基板のこの面は、必ずしも上向きに向けられるとは限らず、任意の方向にしたがって向けられる面に対応することができる。さらに、第２の要素の上の第１の要素の配置は、場合によって、第１の要素と第２の要素の間に何ら中間要素なしに、第２の要素に対して直接的な第１の要素の配置に対応する、または、場合によって、第１の要素と第２の要素の間に配置される１つまたは複数の中間要素を用いた第２の要素の上の第１の要素の配置に対応すると理解するべきである。
【0037】
文書全体を通して、「層」という用語は、１つの単層またはいくつかの層のスタックのことを呼ぶことができる。
【0038】
文書全体を通して、「電気的な結合」という表現は、直接的であってよい、または間接的であってよい（すなわち、１つまたは複数の中間の電気的要素を通して達成される）電気的接続のことを呼ぶために使用される。
【0039】
本出願の別の態様によれば、その構造が、２Ｄ材料を含む任意のタイプの半導体材料と適合性があり、「サイドコンタクト」構成の欠点がないマイクロエレクトロニクスデバイスを作製するための方法が提供される。
【0040】
この目的のために、少なくとも
（ａ）基板を覆って、第１の材料の区画と第２の材料の区画との少なくとも１つの交互のスタックを作製するステップであって、第１の材料と第２の材料を互いに対して選択的にエッチングすることができるステップ、次に
（ｂ）スタックの上面および横面の一部をカバーする一時的ゲートを作製するステップ、次に
（ｃ）一時的ゲートの側壁または横壁に対して誘電体スペーサを作製するステップ、次に
（ｄ）一時的ゲートおよび誘電体スペーサでカバーされないスタックの部分をエッチングするステップ、次に
（ｅ）誘電体スペーサの周りに絶縁誘電体材料を堆積するステップ、次に、
（ｆ）一時的ゲートをエッチングする（いわゆるゲートラスト手法にしたがった）ステップ、次に
（ｇ）第２の材料の区画に対して選択的に第１の材料の区画をエッチングするステップ、次に
（ｈ）誘電体スペーサが静電制御ゲートの側壁に対して配置されるように、一時的ゲートのエッチングによって形成される空間に静電制御ゲートの少なくとも一部を作製するステップ、次に
（ｉ）絶縁誘電体材料中の空洞をエッチングするステップ、次に
（ｊ）第２の材料の区画をエッチングするステップ、次に
（ｋ）マイクロエレクトロニクスデバイスの導電チャネルを形成するように構成され、第２の材料の区画のエッチングによって形成される場所に配置されるいくつかの第１の区域を備える半導体層を作製するステップであって、半導体層が、誘電体スペーサの側壁の少なくとも一部をカバーし、静電制御ゲートに対して直接配置されない第２の区域を形成するときに、第１の区域との不連続性がなく、延在する、ステップ、次に
（ｌ）基板を覆って空洞中に、半導体層の第２の区域によって半導体層の第１の区域に電気的に結合される接触領域を作製するステップであって、半導体層の第２の区域が接触領域の各々と誘電体スペーサの間に延在するように、接触領域を作製するステップ
を含む、少なくとも１つのマイクロエレクトロニクスデバイスを作製するための方法が提供される。
（ａ）基板を覆って、第１の材料の区画と第２の材料の区画との少なくとも１つの交互のスタックを作製するステップであって、第１の材料と第２の材料を互いに対して選択的にエッチングすることができるステップ、次に
（ｂ）スタックの上面および横面の一部をカバーする一時的ゲートを作製するステップ、次に
（ｃ）一時的ゲートの側壁または横壁に対して誘電体スペーサを作製するステップ、次に
（ｄ）一時的ゲートおよび誘電体スペーサでカバーされないスタックの部分をエッチングするステップ、次に
（ｅ）誘電体スペーサの周りに絶縁誘電体材料を堆積するステップ、次に、
（ｆ）一時的ゲートをエッチングする（いわゆるゲートラスト手法にしたがった）ステップ、次に
（ｇ）第２の材料の区画に対して選択的に第１の材料の区画をエッチングするステップ、次に
（ｈ）誘電体スペーサが静電制御ゲートの側壁に対して配置されるように、一時的ゲートのエッチングによって形成される空間に静電制御ゲートの少なくとも一部を作製するステップ、次に
（ｉ）絶縁誘電体材料中の空洞をエッチングするステップ、次に
（ｊ）第２の材料の区画をエッチングするステップ、次に
（ｋ）マイクロエレクトロニクスデバイスの導電チャネルを形成するように構成され、第２の材料の区画のエッチングによって形成される場所に配置されるいくつかの第１の区域を備える半導体層を作製するステップであって、半導体層が、誘電体スペーサの側壁の少なくとも一部をカバーし、静電制御ゲートに対して直接配置されない第２の区域を形成するときに、第１の区域との不連続性がなく、延在する、ステップ、次に
（ｌ）基板を覆って空洞中に、半導体層の第２の区域によって半導体層の第１の区域に電気的に結合される接触領域を作製するステップであって、半導体層の第２の区域が接触領域の各々と誘電体スペーサの間に延在するように、接触領域を作製するステップ
を含む、少なくとも１つのマイクロエレクトロニクスデバイスを作製するための方法が提供される。
【0041】
本方法の実装形態によって、そのアーキテクチャが、半導体層の第２の区域が半導体層の第１の区域によって形成されるチャネルと（たとえば、マイクロエレクトロニクスデバイスがトランジスタに対応するとき、ソース領域およびドレイン領域に対応する）接触領域との間の電気的結合を実現することのおかげで、チャネルと接触領域との間に「サイドコンタクト」タイプの界面を含まないマイクロエレクトロニクスデバイスを作製することが可能になる。接触領域の横壁または側壁の少なくとも部分に対して延在する半導体層のこれらの第２の区域は、接触領域との大きい接触面を形成し、このことによって、これらの領域の接触抵抗を減らすことが可能になる。したがって、チャネル中を流れる電流は、これらの接触抵抗のため減らず、このことによって、デバイスの性能が低下しない。
【0042】
加えて、この方法では、半導体層は、静電制御ゲートの後および第２の材料の区画をエッチングした後、接触領域を作る前に作製される。したがって、その第１の区域が伝導チャネルを形成することが意図される半導体層は、静電制御ゲートの作製に関するステップまたは内部スペーサが作製される場合の内部スペーサの作製によって劣化されない。これは、半導体層が２Ｄ材料を含むときに特に有利である。
【0043】
さらに、本方法は、チャネルを形成することが意図される半導体層を堆積するためのシリコン部を保持する必要はなく、それによって、半導体層の材料との界面における潜在的な障壁の問題が抑制される。
【0044】
本方法の実施によって得られるマイクロエレクトロニクスデバイスは、「ＧＡＡスタックナノシート」タイプアーキテクチャ、すなわち、スタックナノシートおよび完全に包まれたゲートを有するアーキテクチャを含むことができる。
【0045】
本文書を通して、「接触領域」という表現は、それを通してデバイスの伝導チャネルが電気的にアクセス可能なマイクロエレクトロニクスデバイスの伝導領域のことを呼ぶ。たとえば、マイクロエレクトロニクスデバイスがトランジスタまたはトランジスタの組に対応する場合、これらの接触領域は、ソース領域およびドレイン領域に対応する。これらのソース領域およびドレイン領域のうちの１つまたは複数がいくつかのトランジスタに共通であってよい。マイクロエレクトロニクスデバイスがメモリデバイスに対応する場合に、これらの接触領域のうちの１つがメモリデバイスのアクセス電極に対応し、他の接触領域が、メモリスタックすなわち情報を記録するように構成される材料のスタックを含むことができる。
【0046】
半導体層は、ＭＯＣＶＤ（有機金属化学気相堆積、英語で「Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ」）、ＣＶＤ（化学気相堆積、英語で「Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ」）、またはＡＬＤ（原子層堆積、英語で「Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ」）によって堆積される２次元材料または任意の他の半導体材料を含むことができる。この場合、マイクロエレクトロニクスデバイスは、非常に小さい寸法で作製することができる。
【0047】
空洞は、各々が誘電体スペーサのうちの１つによって形成される少なくとも１つの横壁を備えるようにエッチングすることができ、半導体層の第２の区域が空洞の壁の少なくとも部分をカバーするようにステップ（ｋ）が実施される。
【0048】
これまでの構成において、接触領域の半導体層との接触面は、空洞の壁の面、有利には空洞の壁の面の全体を使用することのおかげで最大化されて、半導体層の第２の区域と接触領域との間の接点を形成し、このことによって、接触領域が非常に小さい接触抵抗を有することが可能になり、したがってより大きい電流がデバイスの伝導チャネルを通って流れる。
【0049】
方法は、
－ ステップ（ｇ）と（ｈ）の間に、一時的ゲートのエッチングによって形成される空間の中において実行されて、静電制御ゲートがゲート誘電体層を覆ってその後作られるステップ、および／または
－ ステップ（ｉ）と（ｋ）の間に、第２の材料の区画のエッチングによって形成される場所において実施されて、半導体層がゲート誘電体層をカバーすることによってその後作られる
ゲート誘電体層を堆積するステップをさらに含むことができる。
－ ステップ（ｇ）と（ｈ）の間に、一時的ゲートのエッチングによって形成される空間の中において実行されて、静電制御ゲートがゲート誘電体層を覆ってその後作られるステップ、および／または
－ ステップ（ｉ）と（ｋ）の間に、第２の材料の区画のエッチングによって形成される場所において実施されて、半導体層がゲート誘電体層をカバーすることによってその後作られる
ゲート誘電体層を堆積するステップをさらに含むことができる。
【0050】
ゲート誘電体層がステップ（ｇ）と（ｈ）の間に堆積される場合に、静電制御ゲートがエッチングステップ（ｊ）の期間に保護される。
【0051】
ゲート誘電体層がステップ（ｉ）と（ｋ）の間に堆積される場合に、半導体層は、ゲート誘電体層のものである１つの単一材料を覆って堆積される。
【0052】
半導体層の第１の区域の各々が、同じ静電制御ゲートによって、または、半導体層の他の第１の区域を囲むものとは異なる静電制御ゲートによって囲まれてよい。
【0053】
第１の代替形態では、ステップ（ｋ）は、半導体層の第１の区域が、第２の材料の区画のエッチングによって形成される場所の壁をカバーするように実施することができ、方法が、ステップ（ｋ）と（ｌ）の間に、誘電体区画の各々が半導体層の第１の区域のうちの１つによって囲まれるように、場所の残りの空間に、誘電体区画を作製するステップをさらに含むことができる。これらの誘電体区画は、半導体層の第１の区域間で満たされない空間を満たすために使用することができる。
【0054】
第２の代替形態では、ステップ（ｉ）は、半導体層の第１の区域が、第２の材料の区画のエッチングによって形成される場所を完全に満たすように実施することができる。
【0055】
方法は、ステップ（ｄ）と（ｅ）の間に、誘電体スペーサの直接上に配置される第１の材料の区画の部分をエッチングするステップ、および、第１の材料の区画のエッチングした部分の代わりに内部誘電体スペーサを作製するステップをさらに含むことができる。そのような内部スペーサは、それらによってデバイス内の寄生容量を減らすことが可能であるために有利である。
【0056】
接触領域の各々が、１つの導電材料または導電材料の組合せを含むことができ、マイクロエレクトロニクスデバイスのソース領域およびドレイン領域に対応することができる。この場合、マイクロエレクトロニクスデバイスは、１つまたは複数の電界効果トランジスタに対応することができる。
【0057】
別の構成では、接触領域のうちの１つは、それが少なくとも１つのメモリスタック、すなわち、メモリスタックを半導体層に電気的に接続する第１の伝導部分と、メモリスタックの電気接点を形成する第２の伝導部分との間に挿置され、情報を記憶することが可能な一連の材料を含むように作製することができる。この場合、マイクロエレクトロニクスデバイスは、１Ｔ１Ｃまたは１Ｔ１Ｒまたは２Ｔ１Ｃまたは２Ｔ１Ｒタイプのメモリデバイスを形成することができる。メモリスタックのメモリ層部分を作製するために使用される材料の性質に依存して、メモリデバイスは、たとえば、ＦｅＲＡＭまたはＯｘＲＡＭまたはＣＢＲＡＭタイプのものであってよい。たとえば、そのようなメモリスタックは、ＭＩＭタイプスタック（金属－絶縁体－金属）に対応する。
【0058】
メモリスタックは、強誘電体材料層または酸化物層またはイオン層を含むことができる。
【0059】
本発明は、マイクロエレクトロニクス構成要素を作製するための方法であって、これまで述べたような方法のステップを、いくつかのマイクロエレクトロニクスデバイスが基板上に集合的に作製されるように実施することができる方法にやはり関する。構成要素のマイクロエレクトロニクスデバイスは、同じ性質のものであってよく、または異なる機能を満たすように構成することができる。
【0060】
この場合、いくつかのマイクロエレクトロニクスデバイスの静電制御ゲートがこれらのマイクロエレクトロニクスデバイスに共通であって、同じ材料区画によって形成することができる。
【0061】
接触領域のうちの少なくとも１つが、２つの隣接するマイクロエレクトロニクスデバイスに共通であってよい。
【0062】
有利には、本発明は、５ｎｍおよびサブ５ｎｍ技術ノード用のＣＭＯＳ構成要素を作製するため適用することができる。
【0063】
本発明は、添付図面を参照して、単に表示目的であって限定しない目的で与えられる実施形態の記載を読めばよりよく理解されよう。
【図面の簡単な説明】
【0064】
【図1】特定の実施形態にしたがった、本発明の目的のマイクロエレクトロニクスデバイスを作製するための方法のステップを概略的に図示する図である。
【図2】特定の実施形態にしたがった、本発明の目的のマイクロエレクトロニクスデバイスを作製するための方法のステップを概略的に図示する図である。
【図3】特定の実施形態にしたがった、本発明の目的のマイクロエレクトロニクスデバイスを作製するための方法のステップを概略的に図示する図である。
【図4】特定の実施形態にしたがった、本発明の目的のマイクロエレクトロニクスデバイスを作製するための方法のステップを概略的に図示する図である。
【図5】特定の実施形態にしたがった、本発明の目的のマイクロエレクトロニクスデバイスを作製するための方法のステップを概略的に図示する図である。
【図6】特定の実施形態にしたがった、本発明の目的のマイクロエレクトロニクスデバイスを作製するための方法のステップを概略的に図示する図である。
【図7】特定の実施形態にしたがった、本発明の目的のマイクロエレクトロニクスデバイスを作製するための方法のステップを概略的に図示する図である。
【図8】特定の実施形態にしたがった、本発明の目的のマイクロエレクトロニクスデバイスを作製するための方法のステップを概略的に図示する図である。
【図9】特定の実施形態にしたがった、本発明の目的のマイクロエレクトロニクスデバイスを作製するための方法のステップを概略的に図示する図である。
【図10】特定の実施形態にしたがった、本発明の目的のマイクロエレクトロニクスデバイスを作製するための方法のステップを概略的に図示する図である。
【図11】特定の実施形態にしたがった、本発明の目的のマイクロエレクトロニクスデバイスを作製するための方法のステップを概略的に図示する図である。
【図12】特定の実施形態にしたがった、本発明の目的のマイクロエレクトロニクスデバイスを作製するための方法のステップを概略的に図示する図である。
【図13】特定の実施形態にしたがった、本発明の目的のマイクロエレクトロニクスデバイスを作製するための方法のステップを概略的に図示する図である。
【図14】特定の実施形態にしたがった、本発明の目的のマイクロエレクトロニクスデバイスを作製するための方法のステップを概略的に図示する図である。
【図15】特定の実施形態にしたがった、本発明の目的のマイクロエレクトロニクスデバイスを作製するための方法のステップを概略的に図示する図である。
【図16】特定の実施形態にしたがった、本発明の目的のマイクロエレクトロニクスデバイスを作製するための方法のステップを概略的に図示する図である。
【図17】１つの変形形態にしたがった、本発明の目的のマイクロエレクトロニクスデバイスを作製するための方法のステップの部分を概略的に図示する図である。
【図18】１つの変形形態にしたがった、本発明の目的のマイクロエレクトロニクスデバイスを作製するための方法のステップの部分を概略的に図示する図である。
【図19】１つの変形形態にしたがった、本発明の目的のマイクロエレクトロニクスデバイスを作製するための方法のステップの部分を概略的に図示する図である。
【図20】１つの変形形態にしたがった、本発明の目的のマイクロエレクトロニクスデバイスを作製するための方法のステップの部分を概略的に図示する図である。
【図21】別の変形形態にしたがった方法の実施によって得られる本発明の目的の、マイクロエレクトロニクスデバイスの一部を概略的に図示する図である。
【発明を実施するための形態】
【0065】
以降に記載される異なる図の同一、同様、または等価な部分は、１つの図から別のものへの移行を容易にするように、同じ参照数字を担う。
【0066】
図に図示される異なる部分は、図をより読み取れるようにするため、必ずしも、均一のスケールにしたがってプロットされない。
【0067】
異なる可能性（変形形態および実施形態）は、互いに排他的でなく、一緒に組み合わせることができるものとして理解するべきである。
【0068】
特定の実施形態にしたがった、マイクロエレクトロニクスデバイス１００を作製するための方法の例が図１から図１６を参照して以降で記載される。これらの図では、いくつかのマイクロエレクトロニクスデバイス１００の同時作製が図示され、これらのデバイスは、電子構成要素１０００の部分である。
【0069】
互いに対して選択的にエッチングすることが可能な第１の材料および第２の材料を含む層の交互のスタックが、最初に、基板１０２を覆って作製される。有利な例によれば、第１の材料と第２の材料は、それぞれ、ＳｉとＳｉＧｅに対応する。ＳｉＧｅとＧｅ、ＧｅとＧｅＳｎ、ＳｉＯ２とアモルファスシリコン（ａ－Ｓｉ）といった、第１の材料と第２の材料の他の対も可能である。より一般的に、第１の材料と第２の材料の層のこの交互を形成するため、互いに対して選択的にエッチングすることが可能な２つの半導体、または誘電体材料とアモルファス半導体を使用することを考えることができる。
【0070】
このスタックの層の数は、デバイス１００のチャネルを形成するための所望の半導体材料レベルの数に依存する。図１から図１６を参照して記載される実施形態では、層のスタックは、３つのＳｉＧｅ層と交互にスタックされる４つのシリコン層を含む。有利には、第１の材料の層の数は、２と１０の間に含まれ、第２の材料の層の数は、１と１０の間に含まれる。
【0071】
たとえば、スタックの層の各々は、５ｎｍと２５ｎｍの間に含まれる厚さを有し、たとえば、１２ｎｍに等しい。
【0072】
図１から図１６を参照して記載される実施形態では、基板１０２は、ＳＯＩ基板に対応し、すなわち、完成したスタックの第１の層を形成するシリコン表面層を備え、たとえばＳｉＯ２を含む埋込み誘電体層１３０を覆って配置される。埋込み誘電体層１３０は、たとえばシリコンを含むサポート層１３２を覆って配置される。あるいは、基板１０２は、たとえば、「バルク」基板すなわち半導体（たとえばシリコン）のバルク基板といった、ＳＯＩ以外のタイプの基板に対応することができる。
【0073】
その後、基板１０２を覆って（この例では、埋込み誘電体層１３０を覆って）、第１の材料の区画１３６と第２の材料の区画１３８の、少なくとも１つの交互のスタック１３４を形成するために、完成した層のスタックのエッチングが実施される。図１では、６つの別個のスタック１３４が図示され、各々が、互いの上に交互にスタックされる４つの区画１３６と３つの区画１３８を備える。
【0074】
スタック１３４の各々は、実質的に細長い形状を有する、すなわち、その幅（Ｙ軸にしたがった寸法）よりも大きい長さ（Ｘ軸にしたがった寸法）を含む。各スタック１３４の幅は、たとえば、２０ｎｍと２００ｎｍの間に含まれ、各スタック１３４の長さは、たとえば、１００ｎｍより大きい。
【0075】
その後、その厚さが１０ｎｍより薄く、たとえば７ｎｍまたは４ｎｍに等しい薄い誘電体層１４０が、構造の全体を覆って共形に、すなわち、スタック１３４の上面および横面、ならびに、スタック１３４でカバーされない（記載される実施形態では、埋込み誘電体層１３０の）基板１０２の部分をカバーすることによって、堆積される。たとえば、誘電体層１４０は、ＴＥＯＳから得ることができるＳｉＯ２を含む。
【0076】
その後、少なくとも１つの一時的ゲート１４２が作製されて、スタック１３４の上面および横面の一部をカバーする。
【0077】
この目的のために、一時的ゲートを作製するのに好適な材料が構造の全体を覆って堆積される。有利には、堆積される材料は多結晶シリコンである。堆積される材料の厚さは、スタック１３４のうちの１つと誘電体層１４０の厚さの合計より大きく、たとえば、３８０ｎｍに等しい。その後、たとえば７０ｎｍに等しい所与の厚さがスタック１３４の上に保存されるように、堆積された材料のたとえばＣＭＰ（化学機械平坦化）といった平坦化が実施される。その後、平坦化後の残った材料を覆ってハードマスク１４４が作製され、このハードマスクのパターンが、作製される一時的ゲート１４２のパターンを画定する。たとえば、ハードマスク１４４は、ＳｉＮ／ＳｉＯ２などといった、半導体窒化物／半導体酸化物二重層を含む。その後、一時的ゲートを作製するのに好適な残りの材料は、ハードマスク１４４によって画定されるパターンにしたがってエッチングされて一時的ゲート１４２を形成する。記載される例では、いくつかの一時的ゲート１４２が作製される（図２では３つの一時的ゲート１４２を見ることができ、各々は、６つのスタック１３４をカバーすることによって形成される）。
【0078】
たとえば、各一時的ゲート１４２の幅（図２において見ることができるＸ軸にしたがった寸法）は、たとえば、１０ｎｍと数百ｎｍの間に含まれ、各一時的ゲート１４２の長さ（図２において見ることができるＹ軸にしたがった寸法）は、その上に一時的ゲート１４２を作製するべきスタック１３４の数に依存し、たとえば数十ｎｍに等しい。
【0079】
その後、誘電体スペーサ１１４が一時的ゲート１４２の側壁に対して作製される。この目的のために、これらのスペーサ１１４を作製するのに好適な材料層が構造の全体を覆って、すなわち、スタック１３４、一時的ゲート１４２、およびハードマスク１４４の上面および横面、場所１３４および一時的ゲート１４２でカバーされない基板１０２（または記載される実施形態中の埋込み誘電体層１３０）の部分をカバーすることによって共形に堆積される。たとえば、誘電体スペーサ１１４を作製するのに好適なこの材料は、ＳｉＮ、ＳｉＣＯ、または、ＳｉＢＣＮに対応する。たとえば、この層の厚さは、５ｎｍと１５ｎｍの間に含まれる。
【0080】
その後、一時的ゲート１４２の側壁に対して配置されるこの層の残りの区画が誘電体スペーサ１１４を形成するように、この層の異方性エッチングが実施される（図３参照）。スタック１３４の側壁に対して配置されるこの層の残りの区画１４６は、このエッチングが完了したら保たれる、または有利に除去することができる。異方性エッチングは、一時的ゲート１４２およびスタック１３４の上面を覆う局在化した材料を除去するように実施される。さらに、このエッチングは、一時的ゲート１４２および誘電体スペーサ１１４でカバーされない層１４０の部分をやはり除去する。
【0081】
一時的ゲート１４２、誘電体スペーサ１１４、または残りの区画１４６でカバーされないスタック１３４の部分がエッチングされる。このエッチングは、埋込み誘電体層１３０でストップする。その後、誘電体スペーサ１１４の直接上に、区画１３８の残りの部分の端部の上下の空間１４８を形成するように、区画１３６の残りの部分は、区画１３８の残りの部分に関して部分的および選択的にエッチングされる（図４参照）。たとえば、区画１３６の残りの部分におけるエッチング深さ（図４におけるＸ軸にしたがった寸法）は、５ｎｍと１５ｎｍの間に含まれる。
【0082】
その後、内部誘電体スペーサ１１５が、前に形成された空間１４８の中に作製される。これらの内部誘電体スペーサ１１５は、少なくとも空間１４８を満たすように、たとえば、ＳｉＮ、ＳｉＢＣＮ、または、ＳｉＣＯといった誘電体材料を堆積することによって得られる。空間１４８の外側に堆積される材料は、内部誘電体スペーサ１１５だけを保つため、異方性エッチングされる（図５参照）。
【0083】
その後、たとえば、ＳｉＯ２といった絶縁誘電体材料１２８が誘電体スペーサ１１４の周りに堆積される。この目的のために、絶縁誘電体材料１２８が厚い厚さで堆積され、次いで、ハードマスク１４４に達するまで平坦化が実施される。その後、ハードマスク１４４は、たとえば、ウェットエッチングによって、たとえば、１１０℃の温度で使用される希釈したＨ３ＰＯ４溶液を使用して除去される。その後、一時的ゲート１４２は、たとえば、０．５％で希釈されたＨＦ溶液と組み合わせた１％で希釈されたＨＣｌ溶液および５％のＴＭＡＨ溶液を使用したエッチングによって除去される。このエッチングは、誘電体層１４０の残りの部分に達したらストップする（図６参照）。
【0084】
その後、誘電体層１４０の残りの部分がエッチングされ、次いで、区画１３６の残りの部分が、たとえば、ウェットエッチングを実施することによって、区画１３８の残りの部分に関して選択的にエッチングされる。このステージで得られる構造が図７に図示される。
【0085】
本明細書に記載される実施形態において、ゲート誘電体を形成することが意図される少なくとも１つの層１１２が、その後特に、誘電体スペーサ１１４および区画１３８の残りの部分によって形成される壁をカバーすることにより一時的ゲート１４２をエッチングすることによって形成される空間に、共形に堆積される。たとえば、この層１１２は、たとえばＨｆＯ２などの（高い誘電体誘電率を有する）高Ｋ誘電体材料を含む。あるいは、ゲート誘電体を形成することが意図されるこの層１１２は、ＳｉＯ２もしくはＡｌ２Ｏ３または任意の他の好適な材料もしくは材料の組合せを含むことができる。
【0086】
静電制御ゲート１１０は、その上にたとえば２００ｎｍに等しい厚さを有するタングステン層がスタックされる薄い（たとえば、３ｎｍに等しい厚さの）ＴｉＮ層の第１の堆積によって、ゲート誘電体を形成することが意図される層１１２を覆う１つまたは複数の伝導材料の堆積によって作製される。図８において見ることができる例では、ゲート１１０の各々が、区画１３８の残りの部分を取り囲む上部１０６および他の部分１０８を含む。ゲート１１０が、たとえば、ドープポリシリコンまたは任意の他の金属（Ｍｏなど）のような、ＴｉＮおよびＷ以外の１つまたは複数の材料を含むことがさらに可能である。
【0087】
一時的ゲート１４２のエッチングによって形成された空間の外側に堆積された、ゲート誘電体および静電制御ゲート１１０を形成することが意図される層１１２の材料を除去するために、絶縁誘電体材料１２８で停止する平坦化が実施される。
【0088】
その後、絶縁誘電体材料１２８の一部のエッチングは、誘電体スペーサ１１４、内部誘電体スペーサ１１５、および、ここで記載される例では、絶縁誘電体材料１２８の残りの区画によって形成される横壁を備える空洞１５０を形成するように実施される（図９参照）。これらの空洞１５０は、デバイス１００のソース領域１１６／ドレイン領域１１８を作製するための場所を形成する。
【0089】
その後、区画１３８は、たとえば、区画１３８がＳｉＧｅを含むときにＨｆ－Ｈ２Ｏ２溶液を使用する化学的エッチングの実施によってエッチングされる（図１０および図１１参照）。図１０に示される軸ＸＸ’にしたがった断面図を示す図１１において見ることができるように、このエッチングは、その中にトランジスタのチャネルが作製されることが意図されるトンネル状の形状の空間を形成する。
【0090】
その後、半導体層１２０が、プロセスのこのステージで作製された構造の全体を覆って堆積される（図１２および図１３参照）。前に形成されたトンネル状の形状の空間に局在化したこの半導体層１２０の第１の区域１２２は、トランジスタのチャネルを形成することが意図され、ゲート誘電体に対して配置される。空洞１５０の壁（ここで記載される例では横壁および底壁）をカバーするこの半導体層１２０の第２の区域１２４は、以降で作製されるソース領域１１６／ドレイン領域１１８と接触することが意図される。堆積は、第１の区域１２２と第２の区域１２４の間で、不連続性なしで、または中断なしで実行される。
【0091】
有利には、半導体層１２０は、たとえば、ＭｏＳ２またはＷＳｅ２またはＷＳ２またはＭｏＴｅ２などの遷移金属のダイカルコゲナイドといった、少なくとも１つの２Ｄ半導体材料を含む。半導体層１２０の材料が、ＩＧＺＯ、Ｉｎ２Ｏ３、ＩＷＯ、ＩＴＯ、またはアモルファス半導体酸化物、または任意の他の好適な半導体材料に対応することがやはり可能である。
【0092】
その後、たとえばＡｌ２Ｏ３（もしくは、ＨｆＯ２）および／またはＳｉＯ２（もしくは、低ｋ誘電体、もしくは低誘電体誘電率を有し）を含む１つまたは複数の誘電体層が堆積され、次いで、トンネル状の形状の空間に局在化した区画１２６だけを保つために異方性エッチングされる（図１４および図１５参照）。これらの区画１２６が、半導体層１２０の第１の区域１２２のうちの１つによって各々囲まれる誘電体バーを形成する。したがって、半導体層１２０は、一連のバー１２６ならびにゲート１１０およびゲート誘電体の部分１０８を介して互いの上に積層されるいくつかの第１の区域１２２を含む。
【0093】
最後に、記載される例では、ソース領域／ドレイン領域は、空洞１５０中に１つまたは複数の金属材料を堆積することによって作製される。このまたはこれらの金属堆積の以前に、空洞１５０中にグラフェン層を堆積することが可能であり、このまたはこれらの金属は、グラフェン層を覆ってその後に堆積される。図１６におけるこれらのソース層１１６およびドレイン層１１８は、ソース領域１１６／ドレイン領域１１８と誘電体スペーサ１１４の間、ならびに、空洞１５０中に局在化したソース領域１１６／ドレイン領域１１８の他の壁に対して延在する半導体層１２０の第２の区域１２４を介して、半導体層１２０の第１の区域１２２に電気的に結合される。空洞１５０の外側に堆積されるこれらの領域の材料は、絶縁誘電体材料１２８で停止する平坦化を実施することによって除去される。
【0094】
有利には、ソース領域１１６／ドレイン領域１１８は、金、パラジウム、ＴｉＮ、Ｗ、Ｎｉなどといった、少なくとも１つの金属材料を含む。一実施形態によれば、ソース領域１１６／ドレイン領域１１８の各々は、その上にタングステン部が形成されるＴｉＮ層を含む。低い接触抵抗を選ぶために、たとえば、Ｓ、Ｂｉ、Ｓｎ、Ｐｄ、Ｒｕ、Ｃｕ、Ｎｉ、Ｔｉ、ＴｉＮ、Ｗ、Ａｕなどといった、異なる金属を使用して領域１１６、１１８を形成することができる。これらの材料は、（それらの特性を改善するために）後でたとえばドープステップの間に、修正することもできる。
【0095】
本プロセスの完了の際に得られるデバイスは、図１６に示されるデバイス１００に対応する。
【0096】
以前に記載した実施形態では、半導体層１２０は、区画１３８のエッチングによって形成される空間を完全には満たさず、誘電体区画１２６が、半導体層１２０の堆積後の残りの空間に作製される。
【0097】
第１の変形形態によれば、誘電体区画１２６を作製せず、半導体層１２０がこの場合、区画１３８のエッチングによって形成される残りの空間をその堆積の間に満たすことが可能である。この場合、半導体層１２０の第１の区域１２２中に、空気間隙すなわち凹部または空の空間の形成を観察することが可能である。それにもかかわらず、これらの空気間隙は、半導体層１２０の第１の区域１２２と第２の区域１２４の間の連続性を妨げない。
【0098】
（これまでの第１の変形形態と互換性がある）別の変形形態によれば、ゲート誘電体を形成する層１１２が、以前に述べたようにゲート１１０の作製の直前に堆積されず、この層が、半導体層１２０の堆積の直前に、区画１３８のエッチングによって形成された空間および空洞１５０中に堆積されることが可能である。この場合、層１１２は、その上に半導体層１２０の材料が堆積されることが意図される異なる壁をカバーし、それによって、その後半導体層１２０が堆積される表面したがって界面を均質化する。
【0099】
（上述の第１の変形形態と互換性がある）別の変形形態によれば、層１１２は、最初に図８を参照して以前に述べたようなゲート１１０作製する直前、次いで、半導体層１２０の堆積の直前に、区画１３８のエッチングによって形成された空間および空洞１５０中といった、２つの異なるステップにおいて堆積されることが可能である。この場合、ゲート１１０の直接上に局在化した層１１２の部分は、これらの部分が、２つの堆積ステップ期間に堆積される材料の厚さを積み重ねるために、層１１２の他の部分より厚い。
【0100】
以前に述べた実施形態では、空洞１５０の横壁の全部が、半導体層１２０の第２の区域１２４でカバーされる。あるいは、これらの横壁の一部のみが第２の区域１２４でカバーされることが可能である。
【0101】
【0102】
【0103】
その後、半導体層１２０が堆積される以前の実施形態とは異なり、有利にはＨｆＯ２などといった高Ｋ誘電体材料を含むゲート誘電体を形成する層１１２が、構造の全体を覆って堆積される（図１７参照）。この層１１２の部分は、前に形成されたトンネル状の形状の空間中に局在化し、それによってゲート誘電体が形成され、この層１１２の他の部分が空洞１５０の壁をカバーする。
【0104】
その後、半導体層１２０が構造の全体を覆って堆積される一方で、残りのトンネル状の形状の空間を完全に満たすように、ゲート誘電体を形成する層１１２をカバーする（図１８参照）。半導体層１２０が層１１２を覆って、したがって１つの単一材料を覆って堆積される限り、このいわゆる「バッファ」層１１２によって、その後、より均一でより良好に制御される２Ｄ材料層１２０を得ることが可能になる。
【0105】
図１８では、誘電体または強誘電体メモリ層１１２が、空洞１５０の底および横壁と接触する。半導体層１２０が、空洞の底および前記横壁で、誘電体または強誘電体メモリ層をカバーする。
【0106】
したがって、空洞１５０は、ゲート誘電体を形成する層１２０および層１１２の堆積によって完全には満たされない。
【0107】
その後、ソース領域１１６／ドレイン領域１１８は、たとえば、ＴｉＮの第１の堆積（たとえば、ＡＬＤ）を実行すること（図１９で参照符号１５４を担う）、次いで利用可能な空間の残りをタングステンで満たすこと（図２０で参照符号１５６を担う）によって作製される。本明細書で記載される例では、このタングステン堆積によって、制御ゲート１１０の作製がやはり完成される。
【0108】
これまでの変形形態のうちの１つを、その他のものをそのようにすることなく実施することができる。たとえば、半導体層１２０の堆積前に、区画１３８のエッチングによって形成された空間中にゲート誘電体を形成する層１１２を堆積し、その空の空間が、半導体層１２０の堆積後にまた存在することが可能である。この場合、誘電体区画１２６は、図１４および図１５を参照して以前に述べたように作製することができる。
【0109】
図１６に図示される実施形態では、制御ゲート１１０がいくつかのデバイス１００に共通である。すなわち、これらの異なるデバイスを同時に制御し、それらの領域１１６、１１８は、絶縁誘電体材料１２８の区画によって、他の隣接するデバイス１００のものから電気的に絶縁される。あるいは、完成したゲート１１０が異なる完成したデバイス１００に共通でないことが可能である。
【0110】
さらに、半導体層１２０の第１の区域１２２の各々は、以前に述べた例の場合のように、同じ静電制御ゲート１１０によって、または、半導体層１２０の他の第１の区域１２２を囲むものとは異なる静電制御ゲートによって囲まれる場合がある。
【0111】
以前の実施形態では、完成したマイクロエレクトロニクスデバイス１００は、ＭＯＳＦＥＴトランジスタに対応する。より具体的には、記載されるトランジスタは、「ＧＡＡスタックナノシート」タイプのものである。
【0112】
デバイス１００を作製するための上で述べたステップは、完成したデバイス１００がＣＦＥＴタイプのものであるときに２回繰り返すことができる一方で、第１の構造にわたって局在化した第２の構造について、完成した半導体層の導電率が変更される。ｎタイプ半導体層１２０がはめ込まれる第１の構造とそれを覆ってｐタイプ半導体層１２０がはめ込まれる第２の構造が作製される、またはその逆である、異なる構成を考えることができる。
【0113】
図１６に図示される実施形態では、ソース領域／ドレイン領域１１６、１１８の各々は、誘電体スペーサ１１４、１１５、および絶縁誘電体材料１２８によって形成される横壁を備える空洞中に配置される。この構成では、半導体層１２０の第２の区域１２４は、その中にソース領域／ドレイン領域１１６、１１８が配置される空洞の横壁および底壁をカバーする。
【0114】
あるいは、ソース領域およびドレイン領域がいくつかのデバイス１００に共通であることが可能である。たとえば、２つの隣接するデバイス１００について、絶縁誘電体材料１２８が存在せず、そのため、同じソース領域／ドレイン領域、たとえばソース領域がこれらの２つの隣接するデバイス１００のチャネルに電気的に結合されることが可能である。
【0115】
以前に述べた例および変形形態では、層１１２は、スタックしたナノワイヤまたは「ナノシート」を有するＧＡＡタイプトランジスタ、すなわちＣＦＥＴに対応する完成したデバイス１００のゲート誘電体を形成することが意図される誘電体材料を含む。あるいは、層１１２がＨｆＯ２またはＨｆＺｒＯ２などの強誘電体材料を含み、この層１１２がこの場合には強誘電体メモリ層に対応することが可能である。完成したデバイス１００は、ＦｅＦＥＴタイプメモリ機能を有するマイクロエレクトロニクスデバイスに対応する。層１１２の作製の以前に述べた異なる変形形態は、強誘電体材料を含む層１１２にやはり適用される。さらに、層１１２が強誘電体材料を含むとき、層１１２は、半導体層１２０の堆積の直前または前に記載されたように２つの異なるステップ期間に堆積され、有利には、区画１３８のエッチングによって形成された空間中または空洞１５０の中に堆積される。したがって、層１１２によって形成される強誘電体材料面は、ゲート１１０を作製する直前だけに堆積される場合より大きく、このことによって、性能の点で、メモリのばらつきが低減する。
【0116】
別の可能な実施形態によれば、完成したデバイス１００は、たとえば、１Ｔ１Ｃ、１Ｔ１Ｒ、２Ｔ１Ｃ、または２Ｔ１Ｒタイプのメモリデバイスに対応することができる。この場合、接触領域１１６、１１８のうちの１つは、少なくとも１つのメモリスタック１５８、すなわち、その中に情報を記録することが可能な材料のスタックを含む。このメモリスタック１５８は、この場合は強誘電体材料層を含むＦｅＲＡＭタイプ、または、この場合は酸化物層を含むＯｘＲＡＭ、または、この場合はイオン層を含むＣＢＲＡＭの材料のスタック、たとえば、ＭＩＭタイプ（金属－絶縁体－金属）スタックの形に対応することができる。
【0117】
この実施形態にしたがった例が図２１に概略的に図示される。このメモリスタック１５８は、接触領域１１８の残りを形成する金属材料内に配置される。金属材料の一部は、メモリスタック１５８とその中に接触領域１１８が作製される空洞１５０中に局在化した半導体層１２０の部分との間に挿置される。こうして、メモリスタック１５８は、メモリスタック１５８を半導体層１２０に電気的に接続する接触領域１１８の第１の伝導部分１５７と、メモリスタック１５８の電気接点を形成する接触領域１１８の第２の伝導部分１５６との間に挿置される。
【符号の説明】
【0118】
１００ マイクロエレクトロニクスデバイス
１０２ 基板
１０６ 静電制御ゲートの上部、部分
１０８ 静電制御ゲートの部分
１１０ 静電制御ゲート
１１２ ゲート誘電体層、強誘電体メモリ層
１１４ 誘電体スペーサ
１１５ 内部誘電体スペーサ
１１６ ソース領域、接触領域
１１８ ドレイン領域、接触領域
１２０ 半導体層
１２２ 第１の区域
１２４ 第２の区域
１２６ 誘電体区画、バー
１２８ 絶縁誘電体材料
１３０ 埋込み誘電体層
１３２ サポート層
１３４ スタック
１３６ 第１の材料の区画
１３８ 第２の材料の区画
１４０ 誘電体層
１４２ 一時的ゲート
１４４ ハードマスク
１４６ 区画
１４８ 空間
１５０ 空洞
１５４ 第１の堆積
１５６ 第２の伝導部分
１５７ 第１の伝導部分
１５８ メモリスタック
１０００ 電子構成要素、マイクロエレクトロニクス構成要素
１０２ 基板
１０６ 静電制御ゲートの上部、部分
１０８ 静電制御ゲートの部分
１１０ 静電制御ゲート
１１２ ゲート誘電体層、強誘電体メモリ層
１１４ 誘電体スペーサ
１１５ 内部誘電体スペーサ
１１６ ソース領域、接触領域
１１８ ドレイン領域、接触領域
１２０ 半導体層
１２２ 第１の区域
１２４ 第２の区域
１２６ 誘電体区画、バー
１２８ 絶縁誘電体材料
１３０ 埋込み誘電体層
１３２ サポート層
１３４ スタック
１３６ 第１の材料の区画
１３８ 第２の材料の区画
１４０ 誘電体層
１４２ 一時的ゲート
１４４ ハードマスク
１４６ 区画
１４８ 空間
１５０ 空洞
１５４ 第１の堆積
１５６ 第２の伝導部分
１５７ 第１の伝導部分
１５８ メモリスタック
１０００ 電子構成要素、マイクロエレクトロニクス構成要素
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【外国語明細書】