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特開2024-91604伝導チャネルとソース領域およびドレイン領域の間に大きい接触面を備えるＦＥＴマイクロエレクトロニクスデバイス
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024091604
(43)【公開日】2024-07-04
(54)【発明の名称】伝導チャネルとソース領域およびドレイン領域の間に大きい接触面を備えるＦＥＴマイクロエレクトロニクスデバイス
(51)【国際特許分類】
H10B 51/30 20230101AFI20240627BHJP
H01L 21/336 20060101ALI20240627BHJP
H01L 29/786 20060101ALI20240627BHJP
【ＦＩ】
H10B51/30
H01L29/78 301H
H01L29/78 301S
H01L29/78 301G
H01L29/78 618B
H01L29/78 616L
H01L29/78 616T
H01L29/78 617T
【審査請求】未請求
【請求項の数】16
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2023217020
(22)【出願日】2023-12-22
(31)【優先権主張番号】2214258
(32)【優先日】2022-12-22
(33)【優先権主張国・地域又は機関】FR
(71)【出願人】
【識別番号】502124444
【氏名又は名称】コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(74)【代理人】
【識別番号】100133400
【弁理士】
【氏名又は名称】阿部 達彦
(72)【発明者】
【氏名】シルヴァン・バロー
(72)【発明者】
【氏名】レミ・コカン
(72)【発明者】
【氏名】シャイ・リボー
【テーマコード（参考）】
5F083
5F110
5F140
【Ｆターム（参考）】
5F083FR05
5F083GA02
5F083PR09
5F083PR21
5F083PR22
5F110AA03
5F110BB05
5F110CC01
5F110CC02
5F110DD01
5F110DD05
5F110EE01
5F110EE04
5F110EE14
5F110EE22
5F110FF01
5F110GG01
5F110GG02
5F110HK01
5F110HK02
5F110HK04
5F110HM02
5F110NN22
5F110NN23
5F140AA10
5F140AC32
5F140BA01
5F140BB05
5F140BC11
5F140BD05
5F140BD11
5F140BD13
5F140BF04
5F140BF07
5F140BF10
5F140BF17
5F140BG01
5F140BG11
5F140BG12
5F140BG14
5F140BJ05
5F140BJ07
5F140BJ10
5F140CB04
(57)【要約】 （修正有）
【課題】その構造が、２Ｄ材料を含む任意のタイプの半導体材料または他の半導体酸化物タイプ材料と適合性があり、「サイドコンタクト」構成の欠点がないＦＥＴタイプマイクロエレクトロニクスデバイスを提供すること。
【解決手段】ＦＥＴマイクロエレクトロニクスデバイス（１００）は、第１の区域（１２２）がチャネルを形成する半導体層と、第１の区域に対して配置される、静電制御ゲート（１１０）及びゲート誘電体層又は強誘電体メモリ層（１１２）と、ゲートの側壁に対して配置される誘電体スペーサ（１１４）と、ソース領域／ドレイン領域と誘電体スペーサとの間に延在する活性層の第２の区域（１２４）を介して第１の区域に電気的に結合されるソース領域（１１６）／ドレイン領域（１１８）と、を備え、第２の区域が第１の区域と連続層を形成し、静電制御ゲートが半導体区画のいくつかの別個の面をカバーするように第１の区域が半導体区画を形成する。
【選択図】図７
【解決手段】ＦＥＴマイクロエレクトロニクスデバイス（１００）は、第１の区域（１２２）がチャネルを形成する半導体層と、第１の区域に対して配置される、静電制御ゲート（１１０）及びゲート誘電体層又は強誘電体メモリ層（１１２）と、ゲートの側壁に対して配置される誘電体スペーサ（１１４）と、ソース領域／ドレイン領域と誘電体スペーサとの間に延在する活性層の第２の区域（１２４）を介して第１の区域に電気的に結合されるソース領域（１１６）／ドレイン領域（１１８）と、を備え、第２の区域が第１の区域と連続層を形成し、静電制御ゲートが半導体区画のいくつかの別個の面をカバーするように第１の区域が半導体区画を形成する。
【選択図】図７
【特許請求の範囲】
【請求項1】
少なくとも
－ 基板（１０２）と、
－ フィンの形の半導体区画を形成しＦＥＴマイクロエレクトロニクスデバイス（１００）の導電チャネルとして働く少なくとも１つの第１の区域（１２２）を備える半導体層（１２０）と、
－ 静電制御ゲート（１１０）と、
－ 前記静電制御ゲート（１１０）と前記半導体層（１２０）の前記第１の区域（１２２）との間に配置される一方で、前記半導体層（１２０）の前記第１の区域（１２２）のいくつかの別個の面をカバーする、ゲート誘電体層（１１２）または強誘電体メモリ層（１１２）と、
－ 前記静電制御ゲート（１１０）の側壁に対して配置される誘電体スペーサ（１１４）と、
－ 前記半導体層（１２０）の第２の区域（１２４）を介して前記半導体層（１２０）の前記第１の区域（１２２）に電気的に結合されるソース領域（１１６）／ドレイン領域（１１８）であって、前記半導体層（１２０）の前記第２の区域（１２４）が前記ソース領域（１１６）／ドレイン領域（１１８）と前記誘電体スペーサ（１１４）との間に延在する、ソース領域（１１６）／ドレイン領域（１１８）と
を備え、
前記半導体層（１２０）の前記第２の区域（１２４）が、前記静電制御ゲート（１１０）に対して直接配置されず、前記第１の区域（１２２）と連続層を形成し、
前記半導体層（１２０）が２次元材料を含み、
－ 前記ソース領域（１１６）／ドレイン領域（１１８）の各々が、空洞（１５０）中に配置される、有利には金属の接点（１１７）と適合し、前記空洞（１５０）が横壁（１５０ｂ）および底（１５０ａ）を備え、前記半導体層（１２０）の前記第２の区域（１２４）が前記空洞（１５０）の前記横壁（１５０ｂ）および前記底（１５０ａ）を全体にカバーし、その結果、前記接点（１１７）の横側壁（１１７ａ）および下端区画（１１７ｂ）が、前記空洞（１５０）中の前記半導体層（１２０）の前記第２の区域（１２４）によって全体に囲まれる、ＦＥＴマイクロエレクトロニクスデバイス（１００）。
－ 基板（１０２）と、
－ フィンの形の半導体区画を形成しＦＥＴマイクロエレクトロニクスデバイス（１００）の導電チャネルとして働く少なくとも１つの第１の区域（１２２）を備える半導体層（１２０）と、
－ 静電制御ゲート（１１０）と、
－ 前記静電制御ゲート（１１０）と前記半導体層（１２０）の前記第１の区域（１２２）との間に配置される一方で、前記半導体層（１２０）の前記第１の区域（１２２）のいくつかの別個の面をカバーする、ゲート誘電体層（１１２）または強誘電体メモリ層（１１２）と、
－ 前記静電制御ゲート（１１０）の側壁に対して配置される誘電体スペーサ（１１４）と、
－ 前記半導体層（１２０）の第２の区域（１２４）を介して前記半導体層（１２０）の前記第１の区域（１２２）に電気的に結合されるソース領域（１１６）／ドレイン領域（１１８）であって、前記半導体層（１２０）の前記第２の区域（１２４）が前記ソース領域（１１６）／ドレイン領域（１１８）と前記誘電体スペーサ（１１４）との間に延在する、ソース領域（１１６）／ドレイン領域（１１８）と
を備え、
前記半導体層（１２０）の前記第２の区域（１２４）が、前記静電制御ゲート（１１０）に対して直接配置されず、前記第１の区域（１２２）と連続層を形成し、
前記半導体層（１２０）が２次元材料を含み、
－ 前記ソース領域（１１６）／ドレイン領域（１１８）の各々が、空洞（１５０）中に配置される、有利には金属の接点（１１７）と適合し、前記空洞（１５０）が横壁（１５０ｂ）および底（１５０ａ）を備え、前記半導体層（１２０）の前記第２の区域（１２４）が前記空洞（１５０）の前記横壁（１５０ｂ）および前記底（１５０ａ）を全体にカバーし、その結果、前記接点（１１７）の横側壁（１１７ａ）および下端区画（１１７ｂ）が、前記空洞（１５０）中の前記半導体層（１２０）の前記第２の区域（１２４）によって全体に囲まれる、ＦＥＴマイクロエレクトロニクスデバイス（１００）。
【請求項2】
前記静電制御ゲート（１１０）と前記ゲート誘電体層（１１２）が一緒に前記半導体区画のいくつかの別個の面をカバーする、請求項１に記載のＦＥＴマイクロエレクトロニクスデバイス（１００）。
【請求項3】
各空洞（１５０）が少なくとも前記誘電体スペーサ（１１４）および絶縁誘電体材料（１２８）によって形成される、請求項１または２に記載のＦＥＴマイクロエレクトロニクスデバイス（１００）。
【請求項4】
前記半導体層（１２０）の前記第１の区域（１２２）によって囲まれる少なくとも１つの誘電体区画をさらに含む、請求項１から３のいずれか一項に記載のＦＥＴマイクロエレクトロニクスデバイス（１００）。
【請求項5】
前記半導体層（１２０）が、前記基板（１０２）を覆って配置され、前記ゲート誘電体層（１１２）または前記強誘電体メモリ層（１１２）が、前記静電制御ゲート（１１０）と前記半導体層（１２０）の前記第１の区域（１２２）の各々との間に配置される一方で、前記半導体層（１２０）の前記第１の区域（１２２）の各々のいくつかの別個の面をカバーするように、フィンの形でいくつかの別個の半導体区画を形成するいくつかの第１の区域（１２２）を含む、請求項１から４のいずれか一項に記載のＦＥＴマイクロエレクトロニクスデバイス（１００）。
【請求項6】
少なくとも
（ａ）基板（１０２）を覆って、少なくとも１つの一時的材料区画（１６０）を作製するステップ、次に
（ｂ）少なくとも前記一時的材料区画（１６０）を覆って、少なくとも１つのゲートを作製するステップであって、前記ゲートが、静電制御ゲート（１１０）または一時的ゲートおよび前記ゲートの側壁に対して配置される誘電体スペーサ（１１４）であり、前記ゲートが前記一時的材料区画（１６０）のいくつかの別個の面をカバーする、ステップ、次に
（ｃ）前記一時的材料区画（１６０）をエッチングするステップ、次に
（ｄ）２次元材料またはＭＯＣＶＤ、ＣＶＤ、もしくはＡＬＤによって堆積される任意の他の半導体材料を含む半導体層（１２０）を作製するステップであって、前記半導体層（１２０）が、前記基板（１０２）を覆って配置されてＦＥＴマイクロエレクトロニクスデバイス（１００）の導電チャネルとして働くように構成されるフィンの形の半導体区画を形成する少なくとも１つの第１の区域（１２２）を備え、前記一時的材料区画（１６０）のエッチングによって形成される少なくとも１つの場所の中の前記ゲート（１１０）および前記誘電体スペーサ（１１４）の下方に配置され、その結果、前記半導体層（１２０）が、前記誘電体スペーサ（１１４）の側壁の少なくとも部分をカバーし前記ゲート（１１０）に対して直接配置されない第２の区域（１２４）を形成する一方で、前記第１の区域（１２２）との不連続性がなく延在する、ステップ、次に
（ｅ）前記基板（１０２）を覆って、前記半導体層（１２０）の前記第２の区域（１２４）を介して前記半導体層（１２０）の前記第１の区域（１２２）に電気的に結合されるソース領域（１１６）／ドレイン領域（１１８）を作製するステップであって、その結果、前記半導体層（１２０）の第２の区域（１２４）が前記ソース領域（１１６）／ドレイン領域（１１８）と前記誘電体スペーサ（１１４）の間に延在する、ステップ
を含む、ＦＥＴマイクロエレクトロニクスデバイス（１００）を作製するための方法。
（ａ）基板（１０２）を覆って、少なくとも１つの一時的材料区画（１６０）を作製するステップ、次に
（ｂ）少なくとも前記一時的材料区画（１６０）を覆って、少なくとも１つのゲートを作製するステップであって、前記ゲートが、静電制御ゲート（１１０）または一時的ゲートおよび前記ゲートの側壁に対して配置される誘電体スペーサ（１１４）であり、前記ゲートが前記一時的材料区画（１６０）のいくつかの別個の面をカバーする、ステップ、次に
（ｃ）前記一時的材料区画（１６０）をエッチングするステップ、次に
（ｄ）２次元材料またはＭＯＣＶＤ、ＣＶＤ、もしくはＡＬＤによって堆積される任意の他の半導体材料を含む半導体層（１２０）を作製するステップであって、前記半導体層（１２０）が、前記基板（１０２）を覆って配置されてＦＥＴマイクロエレクトロニクスデバイス（１００）の導電チャネルとして働くように構成されるフィンの形の半導体区画を形成する少なくとも１つの第１の区域（１２２）を備え、前記一時的材料区画（１６０）のエッチングによって形成される少なくとも１つの場所の中の前記ゲート（１１０）および前記誘電体スペーサ（１１４）の下方に配置され、その結果、前記半導体層（１２０）が、前記誘電体スペーサ（１１４）の側壁の少なくとも部分をカバーし前記ゲート（１１０）に対して直接配置されない第２の区域（１２４）を形成する一方で、前記第１の区域（１２２）との不連続性がなく延在する、ステップ、次に
（ｅ）前記基板（１０２）を覆って、前記半導体層（１２０）の前記第２の区域（１２４）を介して前記半導体層（１２０）の前記第１の区域（１２２）に電気的に結合されるソース領域（１１６）／ドレイン領域（１１８）を作製するステップであって、その結果、前記半導体層（１２０）の第２の区域（１２４）が前記ソース領域（１１６）／ドレイン領域（１１８）と前記誘電体スペーサ（１１４）の間に延在する、ステップ
を含む、ＦＥＴマイクロエレクトロニクスデバイス（１００）を作製するための方法。
【請求項7】
ステップ（ｂ）で形成された前記ゲートが静電制御ゲート（１３０）であり、前記方法が、ステップ（ｃ）の実施の前に、前記誘電体スペーサ（１１４）の周りに絶縁誘電体材料（１２８）を堆積するステップ、次に、空洞（１５０）が前記誘電体スペーサ（１１４）のうちの１つによって形成される少なくとも１つの横壁を備えるように、前記絶縁誘電体材料（１２８）中の前記空洞（１５０）をエッチングするステップをさらに含み、
－ ステップ（ｄ）が、前記半導体層（１２０）の前記第２の区域（１２４）が前記空洞（１５０）の前記横壁の少なくとも部分をカバーするように実施され、
－ ステップ（ｅ）が、前記ソース領域（１１６）／ドレイン領域（１１８）の各々が前記空洞（１５０）のうちの１つに配置されるように実施される、請求項６に記載の方法。
－ ステップ（ｄ）が、前記半導体層（１２０）の前記第２の区域（１２４）が前記空洞（１５０）の前記横壁の少なくとも部分をカバーするように実施され、
－ ステップ（ｅ）が、前記ソース領域（１１６）／ドレイン領域（１１８）の各々が前記空洞（１５０）のうちの１つに配置されるように実施される、請求項６に記載の方法。
【請求項8】
ステップ（ｂ）で形成された前記ゲートが静電制御ゲート（１３０）であり、
－ ステップ（ａ）が、前記基板（１０２）を覆って、いくつかの一時的材料区画（１６０）を作製するステップを含み、
－ ステップ（ｂ）が、前記静電制御ゲート（１１０）が前記一時的材料区画（１６０）の各々のいくつかの別個の面をカバーするように実施され、
－ ステップ（ｃ）が、前記一時的材料区画（１６０）の全部をエッチングするステップを含み、
－ ステップ（ｄ）が、前記半導体層（１２０）のいくつかの第１の区域（１２２）が前記一時的材料区画（１６０）のエッチングによって形成される場所に配置され、いくつかの半導体区画を形成する前記半導体層（１２０）の前記第１の区域（１２２）が前記基板（１０２）を覆って配置され、その結果、前記静電制御ゲート（１１０）が前記半導体層（１２０）の前記第１の区域（１２２）の各々のいくつかの別個の面をカバーするように実施される、請求項６または７に記載の方法。
－ ステップ（ａ）が、前記基板（１０２）を覆って、いくつかの一時的材料区画（１６０）を作製するステップを含み、
－ ステップ（ｂ）が、前記静電制御ゲート（１１０）が前記一時的材料区画（１６０）の各々のいくつかの別個の面をカバーするように実施され、
－ ステップ（ｃ）が、前記一時的材料区画（１６０）の全部をエッチングするステップを含み、
－ ステップ（ｄ）が、前記半導体層（１２０）のいくつかの第１の区域（１２２）が前記一時的材料区画（１６０）のエッチングによって形成される場所に配置され、いくつかの半導体区画を形成する前記半導体層（１２０）の前記第１の区域（１２２）が前記基板（１０２）を覆って配置され、その結果、前記静電制御ゲート（１１０）が前記半導体層（１２０）の前記第１の区域（１２２）の各々のいくつかの別個の面をカバーするように実施される、請求項６または７に記載の方法。
【請求項9】
ステップ（ｂ）で形成された前記ゲートが静電制御ゲート（１３０）であり、
－ ステップ（ａ）と（ｂ）の間に、前記一時的材料区画（１６０）を覆って実施されて、前記静電制御ゲート（１１０）がゲート誘電体層（１１２）もしくは強誘電体メモリ層（１１２）を覆ってその後作られる、および／または
－ ステップ（ｃ）と（ｄ）の間に、前記静電制御ゲート（１１０）および前記誘電体スペーサ（１１４）の下方で、前記一時的材料区画（１６０）のエッチングによって形成される少なくとも１つの場所において実施されて、前記半導体層（１２０）が前記ゲート誘電体層（１１２）もしくは前記強誘電体メモリ層（１１２）をカバーすることによってその後作られる、
前記ゲート誘電体層（１１２）または前記強誘電体メモリ層（１１２）を堆積するステップをさらに含む、請求項６から８のいずれか一項に記載の方法。
－ ステップ（ａ）と（ｂ）の間に、前記一時的材料区画（１６０）を覆って実施されて、前記静電制御ゲート（１１０）がゲート誘電体層（１１２）もしくは強誘電体メモリ層（１１２）を覆ってその後作られる、および／または
－ ステップ（ｃ）と（ｄ）の間に、前記静電制御ゲート（１１０）および前記誘電体スペーサ（１１４）の下方で、前記一時的材料区画（１６０）のエッチングによって形成される少なくとも１つの場所において実施されて、前記半導体層（１２０）が前記ゲート誘電体層（１１２）もしくは前記強誘電体メモリ層（１１２）をカバーすることによってその後作られる、
前記ゲート誘電体層（１１２）または前記強誘電体メモリ層（１１２）を堆積するステップをさらに含む、請求項６から８のいずれか一項に記載の方法。
【請求項10】
ステップ（ｂ）で作製された前記ゲートが一時的ゲートであり、ステップ（ｂ）の後およびステップ（ｅ）の前に、前記一時的ゲートのエッチングが実施され、静電制御ゲート（１１０）が前記一時的ゲートの代わりに作製される、請求項６に記載のＦＥＴマイクロエレクトロニクスデバイス（１００）を作製するための方法。
【請求項11】
ステップ（ｃ）の実施の前に、前記誘電体スペーサ（１１４）の周りに絶縁誘電体材料（１２８）を堆積するステップ、次に、空洞（１５０）が前記誘電体スペーサ（１１４）のうちの１つによって形成される少なくとも１つの横壁を備えるように、前記絶縁誘電体材料（１２８）中の前記空洞（１５０）をエッチングするステップをさらに含み、
－ ステップ（ｄ）が、前記半導体層（１２０）の前記第２の区域（１２４）が前記空洞（１５０）の前記横壁の少なくとも部分をカバーするように実施され、
－ ステップ（ｅ）が、前記ソース領域（１１６）／ドレイン領域（１１８）の各々が前記空洞（１５０）のうちの１つに配置されるように実施される、請求項１０に記載の方法。
－ ステップ（ｄ）が、前記半導体層（１２０）の前記第２の区域（１２４）が前記空洞（１５０）の前記横壁の少なくとも部分をカバーするように実施され、
－ ステップ（ｅ）が、前記ソース領域（１１６）／ドレイン領域（１１８）の各々が前記空洞（１５０）のうちの１つに配置されるように実施される、請求項１０に記載の方法。
【請求項12】
－ ステップ（ａ）が、前記基板（１０２）を覆って、いくつかの一時的材料区画（１６０）を作製するステップを含み、
－ ステップ（ｂ）が、前記一時的ゲートが前記一時的材料区画（１６０）の各々のいくつかの別個の面をカバーするように実施され、
－ ステップ（ｃ）が、前記一時的材料区画（１６０）の全部をエッチングするステップを含み、
－ ステップ（ｄ）が、前記半導体層（１２０）のいくつかの第１の区域（１２２）が前記一時的材料区画（１６０）のエッチングによって形成される場所に配置され、いくつかの半導体区画を形成する前記半導体層（１２０）の前記第１の区域（１２２）が前記基板（１０２）を覆って配置され、その結果、前記一時的ゲートが前記半導体層（１２０）の前記第１の区域（１２２）の各々のいくつかの別個の面をカバーするように実施される、請求項９または１０に記載の方法。
－ ステップ（ｂ）が、前記一時的ゲートが前記一時的材料区画（１６０）の各々のいくつかの別個の面をカバーするように実施され、
－ ステップ（ｃ）が、前記一時的材料区画（１６０）の全部をエッチングするステップを含み、
－ ステップ（ｄ）が、前記半導体層（１２０）のいくつかの第１の区域（１２２）が前記一時的材料区画（１６０）のエッチングによって形成される場所に配置され、いくつかの半導体区画を形成する前記半導体層（１２０）の前記第１の区域（１２２）が前記基板（１０２）を覆って配置され、その結果、前記一時的ゲートが前記半導体層（１２０）の前記第１の区域（１２２）の各々のいくつかの別個の面をカバーするように実施される、請求項９または１０に記載の方法。
【請求項13】
－ ステップ（ｅ）の間に、前記半導体層（１２０）の前記第１の区域（１２２）を覆って実施されて、前記静電制御ゲート（１１０）がゲート誘電体層（１１２）もしくは強誘電体メモリ層（１１２）を覆ってその後作られる、および／または
－ ステップ（ｃ）と（ｄ）の間に、前記一時的ゲートおよび前記誘電体スペーサ（１１４）の下方で、前記一時的材料区画（１６０）のエッチングによって形成される少なくとも１つの場所において実施されて、前記半導体層（１２０）が前記ゲート誘電体層（１１２）もしくは前記強誘電体メモリ層（１１２）をカバーすることによってその後作られる、
前記ゲート誘電体層（１１２）または前記強誘電体メモリ層（１１２）を堆積するステップをさらに含む、請求項１０から１２のいずれか一項に記載の方法。
－ ステップ（ｃ）と（ｄ）の間に、前記一時的ゲートおよび前記誘電体スペーサ（１１４）の下方で、前記一時的材料区画（１６０）のエッチングによって形成される少なくとも１つの場所において実施されて、前記半導体層（１２０）が前記ゲート誘電体層（１１２）もしくは前記強誘電体メモリ層（１１２）をカバーすることによってその後作られる、
前記ゲート誘電体層（１１２）または前記強誘電体メモリ層（１１２）を堆積するステップをさらに含む、請求項１０から１２のいずれか一項に記載の方法。
【請求項14】
前記静電制御ゲート（１１０）を作製する前に、ゲート誘電体層（１１２）または強誘電体メモリ層（１１２）を形成するステップをさらに含み、前記静電制御ゲート（１１０）が、前記ゲート誘電体層（１１２）を覆って、または前記強誘電体メモリ層（１１２）を覆って堆積される、請求項６から１３のいずれか一項に記載の方法。
【請求項15】
ステップ（ｅ）における前記ソース領域（１１６）／ドレイン領域（１１８）を形成するステップが、空洞（１５０）中に各々が配置される接点を作製するステップを含み、前記空洞（１５０）が横壁（１５０ａ）および底（１５０ｂ）を備え、前記半導体層（１２０）の前記第２の区域（１２４）が前記空洞（１５０）の前記横壁（１５０ａ）および前記底（１５０ｂ）を全体にカバーし、その結果、前記接点（１１７）が、それらのそれぞれの空洞（１５０）の中で前記半導体層（１２０）の前記第２の区域（１２４）によって全体に囲まれる、請求項６から１４のいずれか一項に記載の方法。
【請求項16】
前記空洞（１５０ａ）の前記横壁（１５０ａ）が、部分的に誘電体スペーサ（１１４）によって、部分的に絶縁誘電体材料（１２８）によって形成される、請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、先進ＣＭＯＳ技術に適用されるマイクロエレクトロニクスデバイスの分野に関する。特に、本発明は、特に２次元材料すなわち２Ｄ材料または半導体酸化物に基づいた、ＦＥＴタイプ（英語で「Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ」）、特に、ＦｉｎＦＥＴタイプ（英語で「Ｆｉｎ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ」）、または、ＦｅＦＥＴタイプ（英語で「Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ」または強誘電効果トランジスタ）のマイクロエレクトロニクスデバイス、ならびにそのようなマイクロエレクトロニクスデバイスの作製をカバーする。
【背景技術】
【0002】
電子機器の小型化は、絶えず進んでいるが、当業界では、今や、シリコンなどの従来の材料についてのスケール限界が近づいている。最近では、２Ｄ材料は、原子または分子の唯一の層として作ることができるそれらの材料の層の、固有特性および非常に薄い厚さのために、小型エレクトロニクスおよび光エレクトロニクスデバイスで使用するための有望な候補として現れてきた。
【0003】
Ｋ．Ｐ．Ｏ’Ｂｒｉｅｎらによる文書、「Ａｄｖａｎｃｉｎｇ ２Ｄ Ｍｏｎｏｌａｙｅｒ ＣＭＯＳ Ｔｈｒｏｕｇｈ Ｃｏｎｔａｃｔ， Ｃｈａｎｎｅｌ ａｎｄ Ｉｎｔｅｒｆａｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ」、２０２１ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ（ＩＥＤＭ）、２０２１年、頁７．１．１～７．１．４は、伝導チャネルを形成するためＭｏＳ２層を組み込むことによりＭＯＳＦＥＴトランジスタを作ることを示唆している。この層は、金、パラジウム、ＴｉＮ、タングステン、またはニッケルに基づいた、２つの金属ソース領域およびドレイン領域に接続される。背面ゲートは、ＳｉＯ２、ＨｆＯ２、またはＡｌ２Ｏ３に基づいた誘電体層の下の背面に位置決めされるドープシリコン層によって形成される。
【0004】
２Ｄ材料を覆ったソース領域およびドレイン領域の金属材料の堆積に関する制約を克服するために、２Ｄ材料層の上面上ではなく、２Ｄ材料層の側壁に対してこれらの領域を形成することが可能である。それにもかかわらず、いわゆる「サイドコンタクト」というこの構成は、２Ｄ材料層とソース領域およびドレイン領域の間の接触面が小さく、このことによって、２Ｄ材料層とソース領域およびドレイン領域の間の界面において、かなりの接触抵抗が生じるために問題がある。
【0005】
米国特許出願公開第２０２２／０４５１７６（Ａ１）号という文書は、「ゲートラスト」タイプＦＥＴトランジスタを作製するためのいくつかの方法を記載しており、ここでは、シリコン部が、２Ｄ材料層の堆積のためのサポートとして働く。完成したトランジスタが「サイドコンタクト」タイプのチャネル／ソース－ドレイン界面を有するということに関する欠点の他に、２Ｄ材料を堆積するために使用されたシリコン部が２Ｄ材料との界面における潜在的な障壁を形成し、これは、電荷搬送のための部分が２Ｄ材料中ではなくむしろこれらのシリコン部に作られる可能性があるために、望ましくない。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】米国特許出願公開第２０２２／０４５１７６（Ａ１）号
【非特許文献】
【0007】
【非特許文献1】Ｋ．Ｐ．Ｏ’Ｂｒｉｅｎらによる文書、「Ａｄｖａｎｃｉｎｇ ２Ｄ Ｍｏｎｏｌａｙｅｒ ＣＭＯＳ Ｔｈｒｏｕｇｈ Ｃｏｎｔａｃｔ， Ｃｈａｎｎｅｌ ａｎｄ Ｉｎｔｅｒｆａｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ」、２０２１ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ（ＩＥＤＭ）、２０２１年、頁７．１．１～７．１．４
【発明の概要】
【発明が解決しようとする課題】
【0008】
本発明は、その構造が、２Ｄ材料を含む任意のタイプの半導体材料または他の半導体酸化物タイプ材料と適合性があり、「サイドコンタクト」構成の欠点がないＦＥＴタイプマイクロエレクトロニクスデバイスを提供することを目的とする。
【課題を解決するための手段】
【0009】
この目的のために、本発明は、少なくとも
－ 基板と、
－ フィンの形の半導体区画を形成しＦＥＴマイクロエレクトロニクスデバイスの導電チャネルとして働く少なくとも１つの第１の区域を備える半導体層と、
－ 静電制御ゲートと、
－ 静電制御ゲートと半導体層の第１の区域との間に配置される一方で、半導体層の第１の区域のいくつかの別個の面をカバーする、ゲート誘電体層または強誘電体メモリ層と、
－ 静電制御ゲートの側壁に対して配置される誘電体スペーサと、
－ 半導体層の第２の区域を介して半導体層の第１の区域に電気的に結合されるフィンの形のソース領域／ドレイン領域であって、半導体層の第２の区域がソース領域／ドレイン領域と誘電体スペーサとの間に延在する、ソース領域／ドレイン領域と
を備え、
半導体層の第２の区域が、静電制御ゲートに対して直接配置されず、第１の区域と連続層を形成する、ＦＥＴマイクロエレクトロニクスデバイスを提供する。
－ 基板と、
－ フィンの形の半導体区画を形成しＦＥＴマイクロエレクトロニクスデバイスの導電チャネルとして働く少なくとも１つの第１の区域を備える半導体層と、
－ 静電制御ゲートと、
－ 静電制御ゲートと半導体層の第１の区域との間に配置される一方で、半導体層の第１の区域のいくつかの別個の面をカバーする、ゲート誘電体層または強誘電体メモリ層と、
－ 静電制御ゲートの側壁に対して配置される誘電体スペーサと、
－ 半導体層の第２の区域を介して半導体層の第１の区域に電気的に結合されるフィンの形のソース領域／ドレイン領域であって、半導体層の第２の区域がソース領域／ドレイン領域と誘電体スペーサとの間に延在する、ソース領域／ドレイン領域と
を備え、
半導体層の第２の区域が、静電制御ゲートに対して直接配置されず、第１の区域と連続層を形成する、ＦＥＴマイクロエレクトロニクスデバイスを提供する。
【0010】
半導体層の第２の区域が半導体層の第１の区域によって形成されるチャネルとソース領域／ドレイン領域との間の電気的結合を実現することのおかげで、提案されるマイクロエレクトロニクスデバイスは、チャネルとソース領域／ドレイン領域との間に「サイドコンタクト」がないタイプの界面を含むＦＥＴタイプアーキテクチャに基づく。ソース領域／ドレイン領域の横壁または側壁の少なくとも部分に対して延在する半導体層のこれらの第２の区域は、ソース領域／ドレイン領域との大きい接触面を形成し、このことによって、ソース領域／ドレイン領域の接触抵抗を減らすことが可能になる。したがって、チャネル中を流れる電流は、これらの接触抵抗のため減らず、このことによって、デバイスの性能が低下しない。
【0011】
加えて、提案されるアーキテクチャでは、半導体層は、静電制御ゲートの後でソース領域／ドレイン領域を作る直前、または、ソース領域／ドレイン領域の金属堆積の直前に作ることができる。したがって、第１の区域が伝導チャネルを形成することが意図される半導体層は、ソース領域／ドレイン領域の作製に関するステップによって劣化されない。これは、半導体層が２Ｄ材料を含むときに特に有利である。
【0012】
さらに、そのようなデバイスを作製するのに、チャネルを形成することが意図される半導体層を堆積するためのシリコン部を保持する必要はなく、それによって、半導体層の材料との界面における潜在的な障壁の問題がなくなる。デバイスがゲート誘電体層を含む場合に、デバイスは、ＦｉｎＦＥＴタイプトランジスタに対応することができる。デバイスが強誘電体メモリ層を含む場合に、デバイスは、ＦｅＦＥＴタイプメモリデバイスに対応することができる。
【0013】
半導体層は、たとえば、２次元材料またはＭＯＣＶＤ（英語で「有機金属化学気相堆積」）、ＣＶＤ（英語で「化学気相堆積」）、またはＡＬＤ（英語で「原子層堆積」）によって堆積される任意の他の半導体材料を含むことができる。この場合、マイクロエレクトロニクスデバイスは、非常に小さい寸法で作製することができる。特に、半導体層は、少なくとも１つの２Ｄ材料および／または半導体酸化物タイプ材料を含むことができる。
【0014】
静電制御ゲートとゲート誘電体層または静電制御ゲートと強誘電体メモリ層が一緒に、半導体区画のいくつかの別個の面をカバーすることができる。
【0015】
有利には、ＦＥＴマイクロエレクトロニクスデバイスは、以下のようであってよい。
－ ソース領域／ドレイン領域の各々が、少なくとも誘電体スペーサおよび絶縁誘電体材料によって形成される横壁を備える空洞中に配置され、
－ 半導体層の第２の区域が、その中がソース領域／ドレイン領域の空洞の壁の少なくとも一部、好ましくは全部をカバーする。
－ ソース領域／ドレイン領域の各々が、少なくとも誘電体スペーサおよび絶縁誘電体材料によって形成される横壁を備える空洞中に配置され、
－ 半導体層の第２の区域が、その中がソース領域／ドレイン領域の空洞の壁の少なくとも一部、好ましくは全部をカバーする。
【0016】
これまでの構成において、ソース領域／ドレイン領域の半導体層との接触面は、空洞の壁の面、有利には空洞の壁の面の全体を使用することのおかげで最大化されて、半導体層の第２の区域とソース領域／ドレイン領域との間の接点を形成し、このことによって、ソース領域／ドレイン領域が非常に小さい接触抵抗を有すること、したがってより大きい電流がデバイスの伝導チャネルを通って流れることが可能になる。
【0017】
ＦＥＴマイクロエレクトロニクスデバイスは、半導体層の第１の区域によって囲まれる少なくとも１つの誘電体区画をさらに含むことができる。
【0018】
あるいは、半導体層の第１の区域が何ら誘電体区画を囲まないことが可能である。
【0019】
半導体層は、基板を覆って配置され、ゲート誘電体層または強誘電体メモリ層が、静電制御ゲートと半導体層の第１の区域の各々との間に配置される一方で、一緒に、半導体層の第１の区域の各々のいくつかの別個の面をカバーするように、フィンの形でいくつかの別個の半導体区画を形成するいくつかの第１の区域を含むことができる。
【0020】
有利には、本発明は、５ｎｍおよびサブ５ｎｍ技術ノード用のＣＭＯＳ構成要素を作製するため適用することができる。
【0021】
本発明は、ＦＥＴマイクロエレクトロニクスデバイスを作製するための方法にやはり関し、少なくとも
（ａ）基板を覆って、少なくとも１つの一時的材料区画を作製するステップ、次に
（ｂ）少なくとも一時的材料区画を覆って、少なくとも１つの静電制御ゲートおよび静電制御ゲートの側壁に対して配置される誘電体スペーサを作製するステップであって、静電制御ゲートが一時的材料区画のいくつかの別個の面をカバーする、ステップ、次に
（ｃ）一時的材料区画をエッチングするステップ、次に
（ｄ）２次元材料またはＭＯＣＶＤ、ＣＶＤ、もしくはＡＬＤによって堆積される任意の他の半導体材料を含む半導体層を作製するステップであって、半導体層が、基板を覆って配置されてＦＥＴマイクロエレクトロニクスデバイスの導電チャネルとして働くように構成されるフィンの形の半導体区画を形成する少なくとも１つの第１の区域を備え、一時的材料区画のエッチングによって形成される少なくとも１つの場所の中の静電制御ゲートおよび誘電体スペーサの下方に配置され、その結果、半導体層が、誘電体スペーサの側壁の少なくとも部分をカバーし静電制御ゲートに対して直接配置されない第２の区域を形成する一方で、第１の区域との不連続性がなく延在する、ステップ、次に
（ｅ）基板を覆って、半導体層の第２の区域を介して半導体層の第１の区域に電気的に結合されるフィンの形のソース領域／ドレイン領域を作製するステップであって、その結果、半導体層の第２の区域がソース領域／ドレイン領域と誘電体スペーサの間に延在する、ステップ
を含む。
（ａ）基板を覆って、少なくとも１つの一時的材料区画を作製するステップ、次に
（ｂ）少なくとも一時的材料区画を覆って、少なくとも１つの静電制御ゲートおよび静電制御ゲートの側壁に対して配置される誘電体スペーサを作製するステップであって、静電制御ゲートが一時的材料区画のいくつかの別個の面をカバーする、ステップ、次に
（ｃ）一時的材料区画をエッチングするステップ、次に
（ｄ）２次元材料またはＭＯＣＶＤ、ＣＶＤ、もしくはＡＬＤによって堆積される任意の他の半導体材料を含む半導体層を作製するステップであって、半導体層が、基板を覆って配置されてＦＥＴマイクロエレクトロニクスデバイスの導電チャネルとして働くように構成されるフィンの形の半導体区画を形成する少なくとも１つの第１の区域を備え、一時的材料区画のエッチングによって形成される少なくとも１つの場所の中の静電制御ゲートおよび誘電体スペーサの下方に配置され、その結果、半導体層が、誘電体スペーサの側壁の少なくとも部分をカバーし静電制御ゲートに対して直接配置されない第２の区域を形成する一方で、第１の区域との不連続性がなく延在する、ステップ、次に
（ｅ）基板を覆って、半導体層の第２の区域を介して半導体層の第１の区域に電気的に結合されるフィンの形のソース領域／ドレイン領域を作製するステップであって、その結果、半導体層の第２の区域がソース領域／ドレイン領域と誘電体スペーサの間に延在する、ステップ
を含む。
【0022】
方法は、ステップ（ｃ）の実施の前に、誘電体スペーサの周りに絶縁誘電体材料を堆積するステップ、次に、空洞が誘電体スペーサのうちの１つによって形成される少なくとも１つの横壁を備えるように、絶縁誘電体材料中の空洞をエッチングするステップをさらに含むことができ、
－ ステップ（ｄ）は、半導体層の第２の区域が空洞の横壁の少なくとも部分をカバーするように実施され、
－ ステップ（ｅ）は、ソース領域／ドレイン領域の各々が空洞のうちの１つに配置されるように実施される。
－ ステップ（ｄ）は、半導体層の第２の区域が空洞の横壁の少なくとも部分をカバーするように実施され、
－ ステップ（ｅ）は、ソース領域／ドレイン領域の各々が空洞のうちの１つに配置されるように実施される。
【0023】
有利な構成では、
－ ステップ（ａ）は、基板を覆って、いくつかの一時的材料区画を作製するステップを含むことができ、
－ ステップ（ｂ）は、静電制御ゲートが一時的材料区画の各々のいくつかの別個の面をカバーするように実施することができ、
－ ステップ（ｃ）は、一時的材料区画の全部をエッチングするステップを含み、
－ ステップ（ｄ）は、半導体層のいくつかの第１の区域が一時的材料区画のエッチングによって形成される場所に配置され、いくつかの半導体区画を形成する半導体層の第１の区域が基板を覆って配置され、その結果、静電制御ゲートが半導体層の第１の区域の各々のいくつかの別個の面をカバーするように実施することができる。
－ ステップ（ａ）は、基板を覆って、いくつかの一時的材料区画を作製するステップを含むことができ、
－ ステップ（ｂ）は、静電制御ゲートが一時的材料区画の各々のいくつかの別個の面をカバーするように実施することができ、
－ ステップ（ｃ）は、一時的材料区画の全部をエッチングするステップを含み、
－ ステップ（ｄ）は、半導体層のいくつかの第１の区域が一時的材料区画のエッチングによって形成される場所に配置され、いくつかの半導体区画を形成する半導体層の第１の区域が基板を覆って配置され、その結果、静電制御ゲートが半導体層の第１の区域の各々のいくつかの別個の面をカバーするように実施することができる。
【0024】
方法は、
－ ステップ（ａ）と（ｂ）の間に、一時的材料区画を覆って実施されて、静電制御ゲートがゲート誘電体層もしくは強誘電体メモリ層を覆ってその後作られる、および／または
－ ステップ（ｃ）と（ｄ）の間に、静電制御ゲートおよび誘電体スペーサの下方で、一時的材料区画のエッチングによって形成される少なくとも１つの場所において実施されて、半導体層がゲート誘電体層もしくは強誘電体メモリ層をカバーすることによってその後作られる、
ゲート誘電体層または強誘電体メモリ層を堆積するステップをさらに含むことができる。
－ ステップ（ａ）と（ｂ）の間に、一時的材料区画を覆って実施されて、静電制御ゲートがゲート誘電体層もしくは強誘電体メモリ層を覆ってその後作られる、および／または
－ ステップ（ｃ）と（ｄ）の間に、静電制御ゲートおよび誘電体スペーサの下方で、一時的材料区画のエッチングによって形成される少なくとも１つの場所において実施されて、半導体層がゲート誘電体層もしくは強誘電体メモリ層をカバーすることによってその後作られる、
ゲート誘電体層または強誘電体メモリ層を堆積するステップをさらに含むことができる。
【0025】
本発明は、ＦＥＴマイクロエレクトロニクスデバイスを作製するための方法にやはり関し、少なくとも
（ａ）基板を覆って、少なくとも１つの一時的材料区画を作製するステップ、次に
（ｂ）少なくとも一時的材料区画を覆って、少なくとも１つの一時的ゲートおよび一時的ゲートの側壁に対して配置される誘電体スペーサを作製するステップであって、一時的ゲートが一時的材料区画のいくつかの別個の面をカバーする、ステップ、次に
（ｃ）一時的材料区画をエッチングするステップ、次に
（ｄ）２次元材料またはＭＯＣＶＤ、ＣＶＤ、もしくはＡＬＤによって堆積される任意の他の半導体材料を含む半導体層を作製するステップであって、半導体層が、基板を覆って配置されてＦＥＴマイクロエレクトロニクスデバイスの導電チャネルとして働くように構成されるフィンの形の半導体区画を形成する少なくとも１つの第１の区域を備え、一時的材料区画のエッチングによって形成される少なくとも１つの場所の中の一時的ゲートおよび誘電体スペーサの下方に配置され、その結果、半導体層が、誘電体スペーサの側壁の少なくとも部分をカバーし一時的ゲートに対して直接配置されない第２の区域を形成する一方で、第１の区域との不連続性がなく延在する、ステップ、次に
（ｅ）一時的ゲートをエッチングし、一時的ゲートの代わりに少なくとも１つの静電制御ゲートを作製するステップ、次に
（ｆ）基板を覆って、半導体層の第２の区域を介して半導体層の第１の区域に電気的に結合されるフィンの形のソース領域／ドレイン領域を作製するステップであって、その結果、半導体層の第２の区域がソース領域／ドレイン領域と誘電体スペーサの間に延在する、ステップ
を含む。
（ａ）基板を覆って、少なくとも１つの一時的材料区画を作製するステップ、次に
（ｂ）少なくとも一時的材料区画を覆って、少なくとも１つの一時的ゲートおよび一時的ゲートの側壁に対して配置される誘電体スペーサを作製するステップであって、一時的ゲートが一時的材料区画のいくつかの別個の面をカバーする、ステップ、次に
（ｃ）一時的材料区画をエッチングするステップ、次に
（ｄ）２次元材料またはＭＯＣＶＤ、ＣＶＤ、もしくはＡＬＤによって堆積される任意の他の半導体材料を含む半導体層を作製するステップであって、半導体層が、基板を覆って配置されてＦＥＴマイクロエレクトロニクスデバイスの導電チャネルとして働くように構成されるフィンの形の半導体区画を形成する少なくとも１つの第１の区域を備え、一時的材料区画のエッチングによって形成される少なくとも１つの場所の中の一時的ゲートおよび誘電体スペーサの下方に配置され、その結果、半導体層が、誘電体スペーサの側壁の少なくとも部分をカバーし一時的ゲートに対して直接配置されない第２の区域を形成する一方で、第１の区域との不連続性がなく延在する、ステップ、次に
（ｅ）一時的ゲートをエッチングし、一時的ゲートの代わりに少なくとも１つの静電制御ゲートを作製するステップ、次に
（ｆ）基板を覆って、半導体層の第２の区域を介して半導体層の第１の区域に電気的に結合されるフィンの形のソース領域／ドレイン領域を作製するステップであって、その結果、半導体層の第２の区域がソース領域／ドレイン領域と誘電体スペーサの間に延在する、ステップ
を含む。
【0026】
この場合、方法は、ステップ（ｃ）の実施の前に、誘電体スペーサの周りに絶縁誘電体材料を堆積するステップ、次に、空洞が誘電体スペーサのうちの１つによって形成される少なくとも１つの横壁を備えるように、絶縁誘電体材料中の空洞をエッチングするステップをさらに含むことができ、
－ ステップ（ｄ）は、半導体層の第２の区域が空洞の横壁の少なくとも部分をカバーするように実施され、
－ ステップ（ｅ）は、ソース領域／ドレイン領域の各々が空洞のうちの１つに配置されるように実施される。
－ ステップ（ｄ）は、半導体層の第２の区域が空洞の横壁の少なくとも部分をカバーするように実施され、
－ ステップ（ｅ）は、ソース領域／ドレイン領域の各々が空洞のうちの１つに配置されるように実施される。
【0027】
さらに、方法は、以下のようであってよい。
－ ステップ（ａ）は、基板を覆って、いくつかの一時的材料区画を作製するステップを含み、
－ ステップ（ｂ）は、一時的ゲートが一時的材料区画の各々のいくつかの別個の面をカバーするように実施され、
－ ステップ（ｃ）は、一時的材料区画の全部をエッチングするステップを含み、
－ ステップ（ｄ）は、半導体層のいくつかの第１の区域が一時的材料区画のエッチングによって形成される場所に配置され、いくつかの半導体区画を形成する半導体層の第１の区域が基板を覆って配置され、その結果、一時的ゲートが半導体層の第１の区域の各々のいくつかの別個の面をカバーするように実施される。
－ ステップ（ａ）は、基板を覆って、いくつかの一時的材料区画を作製するステップを含み、
－ ステップ（ｂ）は、一時的ゲートが一時的材料区画の各々のいくつかの別個の面をカバーするように実施され、
－ ステップ（ｃ）は、一時的材料区画の全部をエッチングするステップを含み、
－ ステップ（ｄ）は、半導体層のいくつかの第１の区域が一時的材料区画のエッチングによって形成される場所に配置され、いくつかの半導体区画を形成する半導体層の第１の区域が基板を覆って配置され、その結果、一時的ゲートが半導体層の第１の区域の各々のいくつかの別個の面をカバーするように実施される。
【0028】
方法は、
－ ステップ（ｅ）の間に、半導体層の第１の区域を覆って実施されて、静電制御ゲートがゲート誘電体層もしくは強誘電体メモリ層を覆ってその後作られる、および／または
－ ステップ（ｃ）と（ｄ）の間に、一時的ゲートおよび誘電体スペーサの下方で、一時的材料区画のエッチングによって形成される少なくとも１つの場所において実施されて、半導体層がゲート誘電体層もしくは強誘電体メモリ層をカバーすることによってその後作られる、
ゲート誘電体層または強誘電体メモリ層を堆積するステップをさらに含むことができる。
－ ステップ（ｅ）の間に、半導体層の第１の区域を覆って実施されて、静電制御ゲートがゲート誘電体層もしくは強誘電体メモリ層を覆ってその後作られる、および／または
－ ステップ（ｃ）と（ｄ）の間に、一時的ゲートおよび誘電体スペーサの下方で、一時的材料区画のエッチングによって形成される少なくとも１つの場所において実施されて、半導体層がゲート誘電体層もしくは強誘電体メモリ層をカバーすることによってその後作られる、
ゲート誘電体層または強誘電体メモリ層を堆積するステップをさらに含むことができる。
【0029】
文書全体を通して、「上」および「下」という用語は、この用語が関係する要素の空間的方位にかかわらず使用される。たとえば、「第１の基板の面の上の」特徴では、第１の基板のこの面は、必ずしも上向きに向けられるとは限らず、任意の方向にしたがって向けられる面に対応することができる。さらに、第２の要素の上の第１の要素の配置は、場合によって、第１の要素と第２の要素の間に何ら中間要素なしに、第２の要素に対して直接的な第１の要素の配置に対応する、または、場合によって、第１の要素と第２の要素の間に配置される１つまたは複数の中間要素を用いた第２の要素の上の第１の要素の配置に対応すると理解するべきである。
【0030】
文書全体を通して、「層」という用語は、１つの単層またはいくつかの層のスタックのことを呼ぶことができる。
【0031】
文書全体を通して、「電気的な結合」という表現は、直接的であってよい、または間接的であってよい（すなわち、１つまたは複数の中間の電気的要素を通して達成される）電気的接続のことを呼ぶために使用される。
【0032】
本発明は、添付図面を参照して、単に表示目的であって限定しない目的で与えられる実施形態の記載を読めばよりよく理解されよう。
【図面の簡単な説明】
【0033】
【図1】特定の実施形態にしたがった、本発明の目的の、ＦＥＴマイクロエレクトロニクスデバイスを作製するための方法のステップを概略的に図示する図である。
【図2】特定の実施形態にしたがった、本発明の目的の、ＦＥＴマイクロエレクトロニクスデバイスを作製するための方法のステップを概略的に図示する図である。
【図3】特定の実施形態にしたがった、本発明の目的の、ＦＥＴマイクロエレクトロニクスデバイスを作製するための方法のステップを概略的に図示する図である。
【図4】特定の実施形態にしたがった、本発明の目的の、ＦＥＴマイクロエレクトロニクスデバイスを作製するための方法のステップを概略的に図示する図である。
【図5】特定の実施形態にしたがった、本発明の目的の、ＦＥＴマイクロエレクトロニクスデバイスを作製するための方法のステップを概略的に図示する図である。
【図6】特定の実施形態にしたがった、本発明の目的の、ＦＥＴマイクロエレクトロニクスデバイスを作製するための方法のステップを概略的に図示する図である。
【図7】特定の実施形態の変形形態にしたがった、本発明の目的の、マイクロエレクトロニクスデバイスを概略的に図示する図である。
【発明を実施するための形態】
【0034】
以降に記載される異なる図の同一、同様、または等価な部分は、１つの図から別のものへの移行を容易にするように、同じ参照数字を担う。
【0035】
図に図示される異なる部分は、図をより読み取れるようにするため、必ずしも、均一のスケールにしたがってプロットされない。
【0036】
異なる可能性（変形形態および実施形態）は、互いに排他的でなく、一緒に組み合わせることができるものとして理解するべきである。
【0037】
特定の実施形態にしたがった、ＦｉｎＦＥＴデバイスに対応するＦＥＴマイクロエレクトロニクスデバイス１００を作製するための方法の例が図１から図６を参照して以降で記載される。これらの図の各々で、左側の図は平面（Ｘ，Ｚ）における断面図であり、右側の図は、左側の図中で見ることができる軸ＡＡ’にしたがった断面図に対応する。
【0038】
図を参照して記載される実施形態では、デバイス１００は、バルクタイプ基板１０２に基づいて作製される。基板１０２は、この上面を覆って、その形状および体積がデバイス１００の活性区域を形成するのに求められるものに対応する１つまたは複数の一時的材料区画を形成するように、その上面から開始してエッチングされる。図１では、３つの一時的材料区画１６０が図示される。
【0039】
あるいは、基板１０２は、ＳＯＩ基板に対応することができ、すなわち、たとえばＳｉＯ２を含む埋込み誘電体層を覆って配置されるシリコン表面層を備え、埋込み誘電体層がたとえばシリコンを含む支持層を覆って配置される。
【0040】
その後、ゲート誘電体層１１２および静電制御ゲート１１０が作製され、各一時的材料区画１６０のいくつかの別個の面をカバーする。ゲート１１０の側壁は誘電体スペーサ１１４でカバーされる。さらに、区画１６０は、基板１０２の中に形成されるＳＴＩタイプ（英語で「Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ」）誘電体絶縁領域１６１によって電気的に絶縁される。
【0041】
たとえば、層１１２は、ＨｆＯ２などの（高い誘電体誘電率を有する）高Ｋ誘電体材料を含む。あるいは、この層１１２は、ＳｉＯ２もしくはＡｌ２Ｏ３または任意の他の好適な材料もしくは材料の組合せを含むことができる。
【0042】
たとえば、静電制御ゲート１１０は、その上にたとえば２００ｎｍに等しい厚さを有するタングステン層がスタックされる薄い（たとえば、３ｎｍに等しい厚さの）ＴｉＮ層のたとえば第１の堆積といった、層１１２を覆う１つまたは複数の伝導材料を堆積することによって作製される。あるいは、ゲート１１０は、たとえば、ドープポリシリコンまたは任意の他の金属（Ｍｏなど）のような、ＴｉＮまたはＷ以外の１つまたは複数の材料を含むことができる。
【0043】
さらに、誘電体スペーサ１１４を作製するのに好適な材料は、たとえばＳｉＮ、ＳｉＣＯ、または、ＳｉＢＣＮに対応する。誘電体スペーサ１１４を作製するために堆積される層の厚さは、たとえば、５ｎｍと１５ｎｍの間に含まれる。
【0044】
その後、区画１６０は、これらの区画の部分だけがゲート１０４でカバーされるのを保つように、異方性エッチングされる（図２参照）。このエッチングは、絶縁領域１６１でストップする。
【0045】
その後、たとえばＳｉＯ２といった絶縁誘電体材料１２８が堆積され、次いで、ハードマスクでの停止で平坦化される（図では見ることができない）。絶縁誘電体材料１２８が厚い厚さで堆積され、次いで、ハードマスクに達するまで平坦化が実施される。その後、ハードマスクは、たとえばウェットエッチングによって、たとえば１１０℃の温度で使用される希釈したＨ３ＰＯ４溶液を使用して除去される。本プロセスのこのステージで得られる構造が、図３に図示される。その後、受け入れる空洞１５０が形成される。これらの空洞１５０は、デバイス１００のソース領域／ドレイン領域を作製するための場所を形成する。
【0046】
これらの空洞１５０を作製するステップは、ここでは、絶縁誘電体材料１２８をエッチングするステップを含むことができる（図４参照）。空洞１５０は、誘電体スペーサ１１４および絶縁誘電体材料１２８の残りの区画によって形成される横壁１５０ａを備える。
【0047】
その後、一時的材料区画１６０がエッチングされ、次いで、半導体層１２０が堆積される（図５参照）。半導体層１２０の第１の区域１２２は、基板１０２を覆って配置され、ゲート１１０の下方に局在化した一時的区画１６０の残りの部分のエッチングによって形成される空間を占有する、フィンの形の半導体区画を形成する。半導体層１２０の第２の区域１２４は、ここでは、空洞１５０の横壁１５０ａならびに底１５０ｂを全体にカバーする。
【0048】
半導体層１２０は、たとえば、ＭｏＳ２またはＷＳｅ２またはＷＳ２またはＭｏＴｅ２などの遷移金属のダイカルコゲナイドといった、少なくとも１つの２Ｄ半導体材料を含む。半導体層１２０の材料が、ＩＧＺＯ、Ｉｎ２Ｏ３、ＩＷＯ、ＩＴＯ、またはアモルファス半導体酸化物、またはＣＶＤ、ＭＯＣＶＤもしくはＡＬＤによって堆積される任意の他の好適な半導体材料に対応することがやはり可能である。
【0049】
その後、記載される例では、空洞１５０中に１つまたは複数の金属材料を堆積することによって、ソース領域１１６およびドレイン領域１１８についての接点１１７が空洞１５０の中に作製される。このまたはこれらの金属堆積の以前に、空洞１５０中にグラフェン層を堆積することが可能であり、このまたはこれらの金属は、グラフェン層を覆ってその後に堆積される。図６において、これらのソース１１６およびドレイン１１８、接点１１７は、誘電体スペーサ１１４、ならびに、空洞１５０の他の横壁に対して延在する半導体層１２０の第２の区域１２４を介して、半導体層１２０の第１の区域１２２に電気的に結合される。有利には、ソース領域１１６およびドレイン領域１１８についての接点１１７は、ここでは、空洞１５０の底１５０ａに位置決めされるそれらの横側壁１１７ａおよび下端区画１１７ｂで半導体層１２０の第２の区域１２４によって全体に囲まれる。
【0050】
空洞１５０の外側に堆積されるこれらの領域の材料は、絶縁誘電体材料１２８で停止する平坦化を実施することによって除去される。空洞１５０の入口と面一の接点１１７ Ｓ／Ｄの唯一の上端区画１１７ｃは、半導体材料層１２０によって囲まれない。
【0051】
有利には、ソース領域１１６／ドレイン領域１１８は、金、パラジウム、ＴｉＮ、Ｗ、Ｎｉなどといった、少なくとも１つの金属材料を含む。一実施形態によれば、ソース領域１１６／ドレイン領域１１８の各々は、その上にタングステン部が形成されるＴｉＮ層を含む。低い接触抵抗を選ぶために、たとえば、Ｓ、Ｂｉ、Ｓｎ、Ｐｄ、Ｒｕ、Ｃｕ、Ｎｉ、Ｔｉ、ＴｉＮ、Ｗ、Ａｕなどといった、異なる金属を使用して領域１１６、１１８を形成することができる。これらの材料は、（それらの特性を改善するために）後でたとえばドープステップの間に、修正することもできる。得られるデバイス１００を図６に見ることができる。
【0052】
以前記載した実施形態では、半導体層１２０は、一時的区画１６０によって以前に占有された空間が、半導体層１２０の材料で完全に満たされるようなものである。あるいは、半導体層１２０が、一時的区画１６０によって以前に占有された空間を完全には満たさないことが可能である。この場合、半導体層１２０の堆積後に、（以降で記載される図７の例で見ることができる）半導体層１２０の第１の区域１２２によって囲まれる１つまたは複数の誘電体区画１２６を形成するように、残りの空間が誘電体材料で満たされる。これまたはこれらの区画１２６を形成するため、たとえばＡｌ２Ｏ３（もしくは、ＨｆＯ２）および／またはＳｉＯ２（もしくは、低ｋ誘電体、もしくは低誘電体誘電率を有する）を含む１つまたは複数の誘電体層が堆積され、次いで、残りの空間に局在化した区画１２６だけを保つように異方性エッチングされる。
【0053】
別の変形形態によれば、基板１０２は、たとえばＳＯＩといった、半導体オン絶縁体タイプのものであってよい。この場合、一時的区画１６０は、基板１０２の半導体表面層から開始して作製される。デバイス１００を作製するため実施されるステップは、図１から図６を参照して以前に記載されたものと（この変形形態において作製される必要がない絶縁領域１６１を除いて）同様である。この変形形態にしたがって得られるデバイス１００を図７に見ることができる。
【0054】
異なる以前に述べた例では、半導体層１２０の第２の区域１２４は、ソース領域１１６およびドレイン領域１１８の側壁および底壁の全部をカバーする。一般的に、半導体層１２０の第２の区域１２４が、ソース領域１１６およびドレイン領域１１８と誘電体スペーサ１１４の間、ならびに／または、誘電体スペーサ１１４に対して配置されるものとは異なるソース領域およびドレイン領域の壁に対して延在することが可能である。さらに、ソース領域１１６およびドレイン領域１１８の壁は、半導体層１２０の第２の区域１２４によって単に部分的にカバーすることができる。
【0055】
第１および第２の実施形態について以前に述べた実施形態では、ゲート誘電体層１１２および静電制御ゲート１１０は、半導体層１２０を作製する前に一時的材料区画１６０を覆って作製される（いわゆる、「ゲートファースト」手法）。あるいは、ゲート誘電体層１１２および静電制御ゲート１１０の代わりに、一時的材料区画１６０を覆って１つまたは複数の一時的ゲートを作製し、次いで、半導体層１２０を作製した後に、一時的ゲートをエッチングし、エッチングした一時的ゲートの代わりに、ゲート誘電体層１１２および静電制御ゲート１１０を作製することが可能である（いわゆる、「ゲートラスト」手法）。
【0056】
以前に述べた実施形態では、ゲート誘電体層１１２は、１つまたは複数の一時的ゲートが使用されるか否かに関係なく、静電制御ゲート１１０の作製の直前に作製される。あるいは、事前にゲート誘電体層１１２を作製しておくことなく、静電制御ゲート１１０を作製することが可能である。この場合、ゲート誘電体層１１２は、少なくとも、一時的材料区画１６０をエッチングすることによって得られる場所の壁に対して、半導体層１２０を堆積する直前に堆積することができる。この場合、層１１２は、その上に半導体層１２０の材料が堆積されることが意図される異なる壁をカバーし、それによって、その後半導体層１２０が堆積される表面したがって界面を均質化する。
【0057】
別の変形形態によれば、層１１２は、最初に図１を参照して以前に述べたようなゲート１１０作製する直前、次いで、半導体層１２０の堆積の直前に、区画１６０のエッチングによって形成された空間および空洞１５０中といった、２つの異なるステップにおいて堆積されることが可能である。この場合、ゲート１１０の直接上に局在化した層１１２の部分は、これらの部分が、２つの堆積ステップ期間に堆積される材料の厚さを積み重ねるために、層１１２の他の部分より厚い。
【0058】
以前に述べた例および変形形態では、層１１２は、ＦｉｎＦＥＴトランジスタに対応する完成したデバイス１００のゲート誘電体を形成することが意図される誘電体材料を含む。あるいは、層１１２がＨｆＯ２またはＨｆＺｒＯ２などの強誘電体材料を含み、この層１１２がこの場合には強誘電体メモリ層に対応することが可能である。完成したデバイス１００は、ＦｅＦＥＴタイプメモリ機能を有するマイクロエレクトロニクスデバイスに対応する。層１１２の作製の以前に述べた異なる変形形態は、強誘電体材料を含む層１１２にやはり適用される。さらに、層１１２が強誘電体材料を含むとき、層１１２は、半導体層１２０の堆積の直前または前に記載されたように２つの異なるステップ期間に堆積され、有利には、区画１６０のエッチングによって形成された空間中または空洞１５０の中に堆積される。したがって、層１１２によって形成される強誘電体材料面は、ゲート１１０を作製する直前だけに堆積される場合より大きく、このことによって、性能の点で、メモリのばらつきが低減する。
【符号の説明】
【0059】
１００ ＦＥＴマイクロエレクトロニクスデバイス
１０２ 基板
１１０ 静電制御ゲート
１１２ ゲート誘電体層、強誘電体メモリ層
１１４ 誘電体スペーサ
１１６ ソース領域
１１７ 接点
１１７ａ 横側壁
１１７ｂ 下端区画
１１８ ドレイン領域
１２０ 半導体層
１２２ 第１の区域
１２４ 第２の区域
１２６ 誘電体区画
１２８ 絶縁誘電体材料
１５０ 空洞
１５０ａ 底、横壁
１５０ｂ 横壁、底
１６０ 一時的材料区画
１６１ 誘電体絶縁領域
１０２ 基板
１１０ 静電制御ゲート
１１２ ゲート誘電体層、強誘電体メモリ層
１１４ 誘電体スペーサ
１１６ ソース領域
１１７ 接点
１１７ａ 横側壁
１１７ｂ 下端区画
１１８ ドレイン領域
１２０ 半導体層
１２２ 第１の区域
１２４ 第２の区域
１２６ 誘電体区画
１２８ 絶縁誘電体材料
１５０ 空洞
１５０ａ 底、横壁
１５０ｂ 横壁、底
１６０ 一時的材料区画
１６１ 誘電体絶縁領域
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【外国語明細書】