特開 2024-91772 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024091772

(43)【公開日】2024-07-05

(54)【発明の名称】炭化珪素半導体装置および炭化珪素半導体装置の製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20240628BHJP

   H01L 21/336 20060101ALI20240628BHJP

   H01L 29/12 20060101ALI20240628BHJP

   H01L 21/3065 20060101ALI20240628BHJP

   H01L 21/316 20060101ALI20240628BHJP

【ＦＩ】

H01L29/78 652K

H01L29/78 653A

H01L29/78 658G

H01L29/78 652T

H01L29/78 652E

H01L21/302 105A

H01L21/316 S

【審査請求】有

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2024066227

(22)【出願日】2024-04-16

(62)【分割の表示】P 2019208262の分割

【原出願日】2019-11-18

(71)【出願人】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】酒井 善行

(57)【要約】

【課題】チャネル移動度の低下を防止することができるとともに、ゲート絶縁膜の信頼性の低下を防止することができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供すること。
【解決手段】トレンチコーナー部を丸めるための熱処理後、ゲート絶縁膜の堆積前に、当該熱処理時またはその後の犠牲酸化でトレンチ内壁に生じた析出層をエッチングして除去する。このエッチングは、炭素および酸素を含まないエッチングガスのプラズマを用いた低ダメージエッチングとする。この低ダメージエッチングにより、トレンチ側壁で酸化やＣＦ系ポリマーの再付着が生じない。また、この低ダメージエッチングにより、トレンチエッチング時にトレンチ側壁に生じた半導体面の突起の高さが３ｎｍ以下となり、トレンチ側壁が平坦面となるため、トレンチ側壁でのラフネス散乱を小さくすることができる。ゲート絶縁膜は、トレンチの側壁の半導体面の突起を覆う。
【選択図】図２

【特許請求の範囲】

【請求項1】

炭化珪素からなる半導体基板と、
前記半導体基板の内部に設けられた第１導電型の第１半導体領域と、
前記半導体基板の第１主面と前記第１半導体領域との間に設けられた第２導電型の第２半導体領域と、
前記半導体基板の第１主面と前記第２半導体領域との間に選択的に設けられた第１導電型の第３半導体領域と、
前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達するトレンチと、
前記トレンチの内壁に沿って設けられたゲート絶縁膜と、
前記トレンチの内部において前記ゲート絶縁膜の上に設けられたゲート電極と、
前記第３半導体領域および前記第２半導体領域に電気的に接続された第１電極と、
前記半導体基板の第２主面に設けられた第２電極と、
を備え、
前記トレンチの側壁において異なる導電型の領域の界面で半導体面の突起の高さが３ｎｍ以下であり、
前記ゲート絶縁膜は、堆積酸化膜であり、前記トレンチの内壁で前記半導体面に接し、前記トレンチの側壁の前記半導体面の突起を覆うことを特徴とする炭化珪素半導体装置。

【請求項2】

炭化珪素からなる第１導電型の出発基板の上に、前記出発基板よりも不純物濃度の低い第１導電型の第１半導体領域となる第１導電型炭化珪素層を形成する第１工程と、
前記第１導電型炭化珪素層の上に、第２導電型の第２半導体領域となる第２導電型炭化珪素層を形成する第２工程と、
前記第２導電型炭化珪素層の表面領域に、第１導電型の第３半導体領域を選択的に形成する第３工程と、
第１エッチングにより、前記第３半導体領域および前記第２導電型炭化珪素層を貫通して前記第１導電型炭化珪素層に達するトレンチを形成する第４工程と、
熱処理により前記トレンチのコーナー部を丸める第５工程と、
前記第５工程の後、プラズマ雰囲気において前記トレンチの内壁を第２エッチングする第６工程と、
前記第６工程の後、前記トレンチの内壁に沿ってゲート絶縁膜を堆積する第７工程と、
前記トレンチの内部において前記ゲート絶縁膜の上にゲート電極を形成する第８工程と、
を含み、
前記第６工程では、
前記第２エッチングにおいて、炭素を含む付着物を前記トレンチの内壁に付着させる第１元素と、前記トレンチの内壁を酸化させる第２元素と、を含まないエッチングガスを用い、
前記第２エッチングによって、前記第６工程の前までに前記トレンチの内壁上に生じた析出層を除去して前記トレンチの内壁に半導体面を露出させるとともに、前記半導体面を後退させて平坦面に近づけ、
前記第７工程では、前記トレンチの内壁の前記半導体面に前記ゲート絶縁膜として堆積酸化膜を堆積することを特徴とする炭化珪素半導体装置の製造方法。

【請求項3】

前記第１元素は炭素であることを特徴とする請求項２に記載の炭化珪素半導体装置の製造方法。

【請求項4】

前記第２元素は酸素であることを特徴とする請求項２または３に記載の炭化珪素半導体装置の製造方法。

【請求項5】

前記第２エッチングのエッチングガスは、三フッ化窒素ガスであることを特徴とする請求項２～４のいずれか一つに記載の炭化珪素半導体装置の製造方法。

【請求項6】

前記第２エッチングのエッチングガスは、三フッ化塩素ガスであることを特徴とする請求項２～４のいずれか一つに記載の炭化珪素半導体装置の製造方法。

【請求項7】

前記第２エッチングは、ケミカルドライエッチングであることを特徴とする請求項２～６のいずれか一つに記載の炭化珪素半導体装置の製造方法。

【請求項8】

前記第２エッチングのエッチング量は、前記トレンチの側壁から前記トレンチの側壁と直交する方向に１００ｎｍ以下の厚さであることを特徴とする請求項２～７のいずれか一つに記載の炭化珪素半導体装置の製造方法。

【請求項9】

前記第６工程では、前記第４工程の前記第１エッチングにおいて、前記トレンチの側壁における、前記第１導電型炭化珪素層と前記第２導電型炭化珪素層との境界、および、前記第２導電型炭化珪素層と前記第３半導体領域との境界と、各境界の間の表面と、のエッチングレートが異なることにより、前記各境界にそれぞれ生じた突起の高さを前記第２エッチングにより低くして３ｎｍ以下にすることを特徴とする請求項２～８のいずれか一つに記載の炭化珪素半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。

【背景技術】

【0002】

従来、炭化珪素（ＳｉＣ）を半導体材料として用いたトレンチゲート構造の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）では、トレンチの形成時か、またはトレンチの形成後でゲート絶縁膜の形成前までに行う諸処理によって、トレンチの内壁にダメージ層、余剰カーボン（Ｃ）析出層およびドーパントの析出層などが生じることが知られている。

【0003】

例えば、炭化珪素からなる半導体基板には、高密度プラズマによる異方性エッチングによりトレンチを形成するが、プラズマから生成されたイオンやラジカルの衝突により、トレンチの内壁にダメージ層が形成される。トレンチの内壁のダメージ層を除去するためにトレンチの内壁を犠牲酸化する場合、トレンチの内壁を犠牲酸化して酸化シリコン（ＳｉＯ₂）膜が形成されることで、トレンチの内壁の表面領域（炭化珪素部）から余剰カーボンが脱離してトレンチの内壁に析出され、余剰カーボン析出層が形成される。

【0004】

トレンチのコーナー部（角部）を丸めるための高温度アニール（熱処理）を行う場合、トレンチの内壁表面にドーパントが再析出されて高不純物濃度のドーパントの析出層が形成される。これらトレンチの内壁のダメージ層、余剰カーボン析出層およびドーパントの析出層は、トレンチの内壁を四フッ化炭素（ＣＦ₄）および酸素（Ｏ₂）を含むガスを用いたケミカルドライエッチング（ＣＤＥ：Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）またはプラズマエッチング（ＰＥ：Ｐｌａｓｍａ Ｅｔｃｈｉｎｇ）することで除去される。

【0005】

従来の炭化珪素半導体装置の製造方法について、ＭＯＳＦＥＴを例に説明する。図７は、従来の炭化珪素半導体装置の製造方法の概要を示すフローチャートである。従来の炭化珪素半導体装置のＭＯＳゲートを形成するにあたって、まず、フォトリソグラフィおよびエッチング（以下、トレンチエッチングとする）により、半導体基板のおもて面から所定深さに達するトレンチを形成する（ステップＳ１０１）。このトレンチエッチングは、例えば、高密度プラズマによる異方性エッチングである。

【0006】

半導体基板は、炭化珪素を半導体材料として用いたｎ⁺型出発基板のおもて面上に、ｎ^-型ドリフト領域およびｐ型ベース領域となる各エピタキシャル層が順に積層されてなる。半導体基板の、ｐ型ベース領域となるｐ型エピタキシャル層側の主面をおもて面とし、ｎ⁺型出発基板側の主面を裏面とする。ステップＳ１０１の処理において、トレンチは、半導体基板のおもて面から、ｐ型エピタキシャル層内に形成されたｎ⁺型ソース領域およびｐ型ベース領域を貫通してｎ^-型ドリフト領域に達する。

【0007】

トレンチの内壁には、トレンチエッチングによるダメージ層が形成される。また、トレンチエッチングにおいて、ｎ^-型ドリフト領域とｐ型ベース領域との第１境界付近、および、ｐ型ベース領域とｎ⁺型ソース領域との第２境界付近のエッチングレートは、エピタキシャル層の第１，第２境界間の部分のエッチングレートよりも遅い。エピタキシャル層のエッチングレートの遅い部分はトレンチの側壁上に突起として残る。このため、トレンチ７の側壁において突起による段差が形成される。

【0008】

次に、プラズマエッチングまたは高温度（例えば１５００℃以上）アニールにより、トレンチのコーナー部を丸める（ステップＳ１０２）。ステップＳ１０２の処理により、トレンチの内壁のエッチングと、トレンチの内壁の珪素（Ｓｉ）および炭素（Ｃ）の表面拡散と、が同時に起こり、トレンチのコーナー部が丸まる。また、ステップＳ１０２の処理を高温度アニールで行う場合、上述したようにトレンチの内壁に高不純物濃度のドーパントの析出層が形成される。

【0009】

次に、トレンチの内壁を犠牲酸化して犠牲酸化膜を形成し（ステップＳ１０３）、当該犠牲酸化膜を除去することで、トレンチの内壁に生じたダメージ層やドーパントの析出層を除去する。ステップＳ１０３の犠牲酸化により、上述したようにトレンチの内壁に余剰カーボン析出層が形成される。ステップＳ１０３の処理は省略可能である。次に、ＣＦ₄およびＯ₂を含むガスを用いて、トレンチの内壁をケミカルドライエッチングまたはプラズマエッチングする（ステップＳ１０４）。

【0010】

ステップＳ１０４の処理により、トレンチの内壁の余剰カーボン析出層が除去される。ステップＳ１０３の処理を省略した場合、ステップＳ１０４の処理により、トレンチの内壁のダメージ層およびドーパントの析出層が除去される。次に、トレンチの内壁に沿ってゲート絶縁膜を堆積した後（ステップＳ１０５）、トレンチの内部にゲート電極を形成する（ステップＳ１０６）。そして、図示省略するＭＯＳゲート以外の各部を一般的な方法により所定のタイミングで形成することで、従来の炭化珪素半導体装置が完成する。

【0011】

従来の炭化珪素半導体装置の製造方法として、トレンチの形成後、トレンチの内壁を犠牲酸化することなくそのまま、もしくは、ＣＦ₄およびＯ₂を含むガスを用いたケミカルドライエッチングによりトレンチの内壁のダメージ層を除去した後に、ゲート絶縁膜を堆積する方法が提案されている（例えば、下記特許文献１参照。）。下記特許文献１では、トレンチの内壁を犠牲酸化しないことで、ｐ型ベース領域よりも不純物濃度の高いｎ⁺型ソース領域が露出された部分でトレンチ内壁が増速酸化されることを防止している。

【先行技術文献】

【特許文献】

【0012】

【特許文献1】特許第６２９９１０２号公報

【発明の概要】

【発明が解決しようとする課題】

【0013】

しかしながら、ＣＦ₄およびＯ₂を含むガスを用いたエッチングでは、トレンチの内壁が薄く酸化されてトレンチの内壁に余剰カーボン析出層が再形成されたり、フッ素を含むカーボン系ポリマー（重合体）が生成されてトレンチの内壁に付着されるなど、新たな問題が生じる。トレンチの内壁に形成された余剰カーボン析出層は、チャネル移動度を低下させて、オン抵抗を高くする原因となる。トレンチの内壁に形成されたフッ素を含むカーボン系ポリマーは、ゲート絶縁膜の信頼性を低下させる原因となる。

【0014】

この発明は、上述した従来技術による問題点を解消するため、チャネル移動度の低下を防止することができるとともに、ゲート絶縁膜の信頼性の低下を防止することができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0015】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。炭化珪素からなる半導体基板の内部に、第１導電型の第１半導体領域が設けられている。前記半導体基板の第１主面と前記第１半導体領域との間に、第２導電型の第２半導体領域が設けられている。前記半導体基板の第１主面と前記第２半導体領域との間に、第１導電型の第３半導体領域が選択的に設けられている。

【0016】

トレンチは、前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達する。ゲート絶縁膜は、前記トレンチの内壁に沿って設けられている。ゲート電極は、前記トレンチの内部において前記ゲート絶縁膜の上に設けられている。第１電極は、前記第３半導体領域および前記第２半導体領域に電気的に接続されている。第２電極は、前記半導体基板の第２主面に設けられている。前記トレンチの側壁において異なる導電型の領域の界面で半導体面の突起の高さが３ｎｍ以下である。前記ゲート絶縁膜は、堆積酸化膜であり、前記トレンチの内壁で前記半導体面に接し、前記トレンチの側壁の前記半導体面の突起を覆う。

【0017】

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。炭化珪素からなる第１導電型の出発基板の上に、前記出発基板よりも不純物濃度の低い第１導電型の第１半導体領域となる第１導電型炭化珪素層を形成する第１工程を行う。前記第１導電型炭化珪素層の上に、第２導電型の第２半導体領域となる第２導電型炭化珪素層を形成する第２工程を行う。前記第２導電型炭化珪素層の表面領域に、第１導電型の第３半導体領域を選択的に形成する第３工程を行う。第１エッチングにより、前記第３半導体領域および前記第２導電型炭化珪素層を貫通して前記第１導電型炭化珪素層に達するトレンチを形成する第４工程を行う。

【0018】

熱処理により前記トレンチのコーナー部を丸める第５工程を行う。前記第５工程の後、プラズマ雰囲気において前記トレンチの内壁を第２エッチングする第６工程を行う。前記第６工程の後、前記トレンチの内壁に沿ってゲート絶縁膜を堆積する第７工程を行う。前記トレンチの内部において前記ゲート絶縁膜の上にゲート電極を形成する第８工程を行う。前記第６工程では、前記第２エッチングにおいて、炭素を含む付着物を前記トレンチの内壁に付着させる第１元素と、前記トレンチの内壁を酸化させる第２元素と、を含まないエッチングガスを用い、前記第２エッチングによって、前記第６工程の前までに前記トレンチの内壁上に生じた析出層を除去して前記トレンチの内壁に半導体面を露出させるとともに、前記半導体面を後退させて平坦面に近づけ、前記第７工程では、前記トレンチの内壁の前記半導体面に前記ゲート絶縁膜として堆積酸化膜を堆積する。

【発明の効果】

【0019】

本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、チャネル移動度の低下を防止することができるとともに、ゲート絶縁膜の信頼性の低下を防止することができるという効果を奏する。

【図面の簡単な説明】

【0020】

【図1】実施の形態にかかる炭化珪素半導体装置の構造の一例を示す断面図である。

【図2】実施の形態にかかる炭化珪素半導体装置の製造方法の概要を示すフローチャートである。

【図3】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。

【図4】図３の枠Ａで囲む部分の表面形状をＡＦＭで検出した結果を模式的に示す斜視図である。

【図5】図４のトレンチの側壁の一部を拡大して示す断面図である。

【図6】図２のステップＳ４の処理直後のトレンチの側壁の表面形状を模式的に示す断面図である。

【図7】従来の炭化珪素半導体装置の製造方法の概要を示すフローチャートである。

【発明を実施するための形態】

【0021】

以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

【0022】

（実施の形態）
実施の形態にかかる炭化珪素半導体装置の構造について、ＭＯＳＦＥＴを例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構造の一例を示す断面図である。図１に示す実施の形態にかかる炭化珪素半導体装置１０は、炭化珪素（ＳｉＣ）を半導体材料として用いた半導体基板（半導体チップ）３０のおもて面側に一般的なトレンチゲート構造を備えた縦型ＭＯＳＦＥＴである。

【0023】

半導体基板３０は、炭化珪素を半導体材料として用いたｎ⁺型出発基板３１のおもて面上に、ｎ型バッファ領域２、ｎ^-型ドリフト領域（第１半導体領域）３およびｐ型ベース領域（第２半導体領域）４となる各エピタキシャル層３２～３４が順に積層されてなる。半導体基板３０のｐ型エピタキシャル層３４側の主面をおもて面とし、ｎ⁺型出発基板３１側の主面（ｎ⁺型出発基板３１の裏面）を裏面とする。ｎ⁺型出発基板３１は、ｎ⁺型ドレイン領域１である。

【0024】

ｎ型エピタキシャル層３２は、ｎ型バッファ領域２である。ｎ型バッファ領域２は設けられていなくてもよい。ｎ^-型ドリフト領域３は、ｎ^-型エピタキシャル層３３（第１導電型炭化珪素層）であり、深さ方向Ｚにｎ型バッファ領域２（ｎ型バッファ領域２が設けられていない場合はｎ⁺型ドレイン領域１）に接する。ｐ型ベース領域４は、半導体基板３０のおもて面とｎ^-型ドリフト領域３との間に、ｎ^-型ドリフト領域３に接して設けられている。

【0025】

半導体基板３０のおもて面とｐ型ベース領域４との間に、ｐ型ベース領域４に接して、ｎ⁺型ソース領域（第３半導体領域）５およびｐ⁺型コンタクト領域６がそれぞれ選択的に設けられている。ｎ⁺型ソース領域５およびｐ⁺型コンタクト領域６は、半導体基板３０のおもて面に露出されている。ｐ型エピタキシャル層（第２導電型炭化珪素層）３４の、ｎ⁺型ソース領域５およびｐ⁺型コンタクト領域６を除く部分がｐ型ベース領域４である。

【0026】

ｐ型ベース領域４の、ｎ⁺型ソース領域５とｎ^-型ドリフト領域３とに挟まれた部分に、ＭＯＳＦＥＴがオン状態のときにチャネル（ｎ型の反転層）４ａが形成される。ｐ⁺型コンタクト領域６を設けずに、ｐ型ベース領域４が半導体基板３０のおもて面に露出されてもよい。トレンチ７は、半導体基板３０のおもて面から深さ方向Ｚにｎ⁺型ソース領域５およびｐ型ベース領域４を貫通してｎ^-型ドリフト領域３に達する。

【0027】

トレンチ７は、例えば、半導体基板３０のおもて面に平行な第１方向Ｘに直線状に延在している。トレンチ７のコーナー部（角部）は丸められている。トレンチ７のコーナー部が丸められていることで、トレンチ７のコーナー部のゲート絶縁膜８にかかる電界を緩和することができるため、ゲート耐圧を確保することができる。トレンチ７のコーナー部とは、トレンチ７の側壁と底面との境界である。

【0028】

トレンチ７の側壁で、ｎ^-型ドリフト領域３とｐ型ベース領域４との第１境界４１と、ｐ型ベース領域４とｎ⁺型ソース領域５との第２境界４２と、が終端している。第１，２境界４１，４２の終端部は、トレンチ７の側壁に露出されている。これら第１，２境界４１，４２の終端部においてトレンチ７の側壁に段差は生じておらず、トレンチ７の側壁の全面にわたってトレンチ７の側壁は略平坦面である。

【0029】

トレンチ７の側壁に段差が生じていないとは、トレンチ７の側壁において第１，２境界４１，４２の終端部にそれぞれ生じた突起４１ａ，４２ａ（後述する図３参照）の高さが３ｎｍ以下程度であることを意味する。トレンチ７の側壁の突起４１ａ，４２ａの高さとは、トレンチ７の側壁の突起４１ａ，４２ａの頂点から、トレンチ７の側壁表面の、突起４１ａ，４２ａを除く部分までの距離ｄ（図３参照）である。

【0030】

トレンチ７の側壁の突起４１ａ，４２ａは、トレンチ７の側壁と直交する第２方向Ｙにトレンチ７の内部へ突出し、トレンチ７の側壁に沿って第１方向Ｘに延在している。トレンチ７の側壁の突起４１ａ，４２ａは、それぞれ第１，２境界４１，４２の終端部上で最も突出した箇所（頂点）を有し、当該頂点から半導体基板３０の両主面側へそれぞれ向かうにしたがって低くなる略三角形状の断面形状を有する。

【0031】

トレンチ７の内壁に沿ってゲート絶縁膜８が設けられている。ゲート絶縁膜８は、例えば高温酸化（ＨＴＯ：Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜等の堆積酸化膜である。トレンチ７の内部においてゲート絶縁膜８上に、トレンチ７の内部を埋め込むようにゲート電極９が設けられている。これらトレンチ７、ゲート絶縁膜８およびゲート電極９によりＭＯＳゲートが構成される。

【0032】

層間絶縁膜１１は、半導体基板３０のおもて面に設けられ、ゲート電極９を覆う。ソース電極１２は、層間絶縁膜１１のコンタクトホールに埋め込まれるように、層間絶縁膜１１上に設けられている。ソース電極１２は、コンタクトホールを介してｎ⁺型ソース領域５およびｐ⁺型コンタクト領域６にオーミック接触して、ｐ型ベース領域４、ｎ⁺型ソース領域５およびｐ⁺型コンタクト領域６に電気的に接続されている。

【0033】

ｐ⁺型コンタクト領域６が設けられていない場合、ソース電極１２は、ｐ⁺型コンタクト領域６に代えてｐ型ベース領域４にオーミック接触する。半導体基板３０の裏面（ｎ⁺型出発基板３１の裏面）の全面にドレイン電極１３が設けられている。ドレイン電極１３は、ｎ⁺型ドレイン領域１（ｎ⁺型出発基板３１）に接し、ｎ⁺型ドレイン領域１に電気的に接続されている。

【0034】

次に、実施の形態にかかる炭化珪素半導体装置１０の製造方法について、図１～６を参照して説明する。図２は、実施の形態にかかる炭化珪素半導体装置の製造方法の概要を示すフローチャートである。図２には、ＭＯＳゲートの形成工程のみを示す。図３は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。図３には、図２のステップＳ４の処理直後のトレンチ７を第２方向Ｙに平行な切断線で切断した断面構造を示す。

【0035】

図４は、図３の枠Ａで囲む部分（トレンチ７の側壁）の表面形状を原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）で検出した結果を模式的に示す斜視図である。図４には、図２のステップＳ１の処理直後のトレンチの側壁の表面形状を模式的に示す。図５は、図４のトレンチの側壁の一部を示す平面図である。図６は、図２のステップＳ４の処理直後のトレンチの側壁の表面形状を模式的に示す平面図である。

【0036】

図５，６は、トレンチ７の側壁を第２方向Ｙから見たものであり、トレンチ７の側壁の同一箇所（突起４１ａ，４２ａ付近）を示している。図４のグラフ軸（３軸）について、距離ｘ，ｙはそれぞれ第１，２方向Ｘ，Ｙの平行線上の距離であり、深さｚは深さ方向Ｚの平行線上の距離（深さ）である。図５，６のグラフ軸（２軸）について、距離ｘ，ｙはそれぞれ第１，２方向Ｘ，Ｙの平行線上の距離である。図４～６には、第２方向Ｙの高低差をハッチングで示す。

【0037】

まず、炭化珪素を半導体材料として用いたｎ⁺型ドレイン領域１となるｎ⁺型出発基板３１を用意する。次に、ｎ⁺型出発基板３１のおもて面上に、ｎ型バッファ領域２、ｎ^-型ドリフト領域３およびｐ型ベース領域４となる各エピタキシャル層３２～３４を順にエピタキシャル成長させて半導体基板（半導体ウエハ）３０を作製する。ｎ型エピタキシャル層３２の厚さは、例えば１μｍ程度であってもよい。

【0038】

次に、イオン注入により、ｐ型エピタキシャル層３４の表面領域にｎ⁺型ソース領域５およびｐ⁺型コンタクト領域６をそれぞれ選択的に形成する。次に、イオン注入で導入した不純物を活性化させるための熱処理を行う。この熱処理は、イオン注入で形成するすべての拡散領域（ｎ⁺型ソース領域５およびｐ⁺型コンタクト領域６）の形成後にまとめて１回行ってもよいし、イオン注入により拡散領域を形成するごとに行ってもよい。

【0039】

次に、フォトリソグラフィおよびエッチング（トレンチエッチング）により、半導体基板３０のおもて面からｎ⁺型ソース領域５およびｐ型ベース領域４を貫通してｎ^-型ドリフト領域３に達するトレンチ７を形成する（ステップＳ１：第４工程）。トレンチエッチングは、例えば、高密度プラズマによる異方性エッチングである。トレンチ７の内壁には、トレンチエッチングによるダメージ層（不図示）が形成される。

【0040】

このトレンチエッチングにおいて、トレンチ７の側壁に突起４１ａ’，４２ａ’による段差が形成される（図４，５）。エピタキシャル層３３，３４の第１，２境界４１，４２付近のエッチングレートがエピタキシャル層３３，３４の第１，２境界４１，４２間の部分のエッチングレートよりも遅いことで、エピタキシャル層３３，３４のエッチングレートの遅い部分がトレンチ７の側壁上に突起４１ａ’，４２ａ’として残るためと推測される。

【0041】

次に、プラズマエッチングまたは例えば１５００℃以上の高温度アニールにより、トレンチ７のコーナー部を丸める（ステップＳ２：第５工程）。ステップＳ２の処理により、トレンチ７の内壁のエッチングと、トレンチ７の内壁の珪素（Ｓｉ）および炭素（Ｃ）の表面拡散と、が同時に起こり、トレンチ７のコーナー部が丸まる。ステップＳ２の処理を高温度アニールで行う場合、トレンチ７の内壁に高不純物濃度のドーパントの析出層（不図示）が形成される。

【0042】

次に、トレンチ７の内壁を犠牲酸化した後（ステップＳ３）、犠牲酸化膜を除去することで、トレンチ７の内壁に生じたダメージ層やドーパントの析出層を除去する。ステップＳ３の犠牲酸化により、トレンチ７の内壁に余剰カーボン析出層（不図示）が形成される。ステップＳ３の処理は省略可能である。次に、特性劣化の原因となる付着物をトレンチ７の内壁に付着させる第１元素を含まず、かつトレンチ７の内壁を酸化させる第２元素を含まないエッチングガスを用いて、トレンチ７の内壁をエッチングする（ステップＳ４：第６工程）。

【0043】

第１元素は、例えば、フッ素を含むカーボン系ポリマー（例えばＣＦ系ポリマー）を生成する炭素（Ｃ）である。第２元素は、例えば、トレンチ７の内壁の炭化珪素部中の珪素（Ｓｉ）と結合して余剰カーボン（Ｃ）を発生させる酸素（Ｏ）である。ステップＳ４の処理で用いるエッチングガスは、エッチング反応を生じさせるフッ素（Ｆ）等のハロゲン元素や塩素（Ｃｌ）等を含み、かつ上記第１，２元素をいずれも含まないガスであればよく、例えば三フッ化窒素（ＮＦ₃）ガスや三フッ化塩素（ＣｌＦ₃）ガスを用いることができる。

【0044】

ステップＳ４の処理は、例えばケミカルドライエッチングやプラズマエッチングなど、ラジカルによる等方性の低ダメージのドライエッチング（以下、低ダメージエッチングとする）とすることがよい。例えば、チャンバー内に発生させたプラズマから生成されたラジカルを用いるプラズマエッチングとすることで低ダメージエッチングとなる。または、他の場所で発生させたプラズマから生成されてチャンバー内に輸送されたラジカルを用いるケミカルドライエッチングとすることで、より低ダメージエッチングとなる。

【0045】

ステップＳ４の処理を上記条件で行うことで、酸素を用いずにトレンチ７の内壁をエッチングすることができるため、ＳｉＣ表面（エッチング面）が酸化されない。エッチング面とは、半導体基板３０のおもて面およびトレンチ７の内壁表面である。また、ステップＳ４の処理に用いるエッチングガスにフッ素原子が含まれる場合、フッ素原子は結合エネルギーが小さく、低パワーで容易に分解してラジカルとなるため、低ダメージエッチングが可能である。

【0046】

また、ステップＳ４の処理時にエッチング装置の処理炉（チャンバー）内に生じた反応生成物はすべて気体となって処理炉から外部へ排気されるため、ステップＳ４の処理時に生成された反応生成物によるＳｉＣ表面の面荒れが少ない。エッチングガスに含まれるフッ素原子はＳｉＣ表面に付着するが、ＳｉＣ表面に付着したフッ素は各ステップＳ１～Ｓ６の各処理間に行う洗浄処理（不図示）により除去されるため、ステップＳ４の処理に用いるエッチングガスにフッ素が含まれていてもよい。

【0047】

ステップＳ４の処理により、トレンチ７の内壁の余剰カーボン析出層が除去される。ステップＳ３の処理が省略された場合、ステップＳ４の処理により、ステップＳ１，Ｓ２の処理でトレンチ７の内壁に生じたダメージ層およびドーパントの析出層が除去される。ステップＳ４の処理で上記第１，２元素を含まないエッチングガスを用いるため、従来方法（図７）のように、トレンチ７の内壁が酸化されて余剰カーボン析出層が再形成されたり、トレンチの内壁にフッ素を含むカーボン系ポリマーが付着される等の問題は生じない。

【0048】

また、ステップＳ４の処理により、トレンチ７の側壁に生じている突起４１ａ’，４２ａ’（図４，５参照）の高さ（距離ｄ）が３ｎｍ以下になる。このため、トレンチ７の側壁に突起４１ａ，４２ａによる段差がなくなり、トレンチ７の側壁の全面にわたってトレンチ７の側壁は略平坦面となる（図６参照）。図１，３，６には、ステップＳ４の処理後のトレンチ７の側壁の突起を符号４１ａ，４２ａで示す。ステップＳ４の処理によるトレンチ７の側壁のエッチング量（側壁から第２方向Ｙの厚さ）は１００ｎｍ以下である。

【0049】

次に、半導体基板３０のおもて面およびトレンチ７の内壁に沿って、ゲート絶縁膜８として例えばＨＴＯ膜を堆積する（ステップＳ５：第７工程）。次に、トレンチ７の内部に例えばポリシリコン（ｐｏｌｙ－Ｓｉ）を埋め込んでゲート電極９を形成する（ステップＳ６：第８工程）。ステップＳ１～Ｓ６の処理で形成されたトレンチ７、ゲート絶縁膜８およびゲート電極９でＭＯＳゲートが構成される。そして、図示省略するＭＯＳゲート以外の各部を一般的な方法により所定のタイミングで形成することで、図１の炭化珪素半導体装置１０が完成する。

【0050】

以上、説明したように、実施の形態によれば、トレンチのコーナー部を丸めるための熱処理後、トレンチの側壁に沿ってゲート絶縁膜を堆積する前に、当該熱処理でトレンチの内壁に生じたドーパントの析出層、または当該熱処理後に犠牲酸化を行う場合には当該犠牲酸化でトレンチの内壁に生じた余剰カーボン析出層、をトレンチの内壁をエッチングすることで除去する。このエッチングは、炭素を含む付着物をトレンチの内壁に付着させる第１元素と、トレンチの内壁を酸化させる第２元素と、を含まないエッチングガスを用いたプラズマ雰囲気によるドライエッチングとする。このため、トレンチの内壁に対して低ダメージエッチングが可能となる。

【0051】

また、実施の形態によれば、トレンチの内壁のドーパントの析出層または余剰カーボン析出層を除去するためのエッチングに用いるエッチングガスに、トレンチの内壁を酸化させる第２元素が含まれていないことで、当該エッチング時に、トレンチの内壁が酸化されないため、トレンチの内壁に余剰カーボン析出層が再形成されない。したがって、チャネル移動度の低下を抑制することができる。これに加えて、当該エッチングのエッチングガスに、炭素を含む付着物をトレンチの内壁に付着させる第１元素が含まれていないことで、当該エッチング時に、トレンチの内壁にフッ素を含むカーボン系ポリマー（重合体）が付着しない。したがって、ゲート絶縁膜の信頼性低下を抑制することができる。

【0052】

また、実施の形態によれば、トレンチエッチング時にトレンチの側壁において、ｎ^-型ドリフト領域とｐ型ベース領域との第１境界と、ｐ型ベース領域とｎ⁺型ソース領域との第２境界にそれぞれ生じた突起の高さを、トレンチの内壁のドーパントの析出層または余剰カーボン析出層を除去するためのエッチングにより低くすることができる。これにより、トレンチの側壁に突起による段差をなくして、トレンチの側壁を略平坦面にすることができる。突起による段差は３ｎｍ以下である。トレンチの側壁に段差が生じていないことで、ゲート絶縁膜とトレンチの内壁の炭化珪素部との界面（ＳｉＯ₂／ＳｉＣ界面）での界面ラフネス散乱を小さくすることができるため、チャネル移動度の低下を抑制することができる。

【0053】

以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、本発明は、トレンチゲート構造を備えていればよく、ＭＯＳＦＥＴに限らず、半導体基板の裏面にｐ型コレクタ層を形成したＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）等の他のＭＯＳ型半導体装置にも適用可能である。

【産業上の利用可能性】

【0054】

以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、トレンチゲート型半導体装置に有用であり、特にトレンチゲート型ＭＯＳＦＥＴに適している。

【符号の説明】

【0055】

１ ｎ⁺型ドレイン領域
２ ｎ型バッファ領域
３ ｎ^-型ドリフト領域
４ ｐ型ベース領域
５ ｎ⁺型ソース領域
６ ｐ⁺型コンタクト領域
７ トレンチ
８ ゲート絶縁膜
９ ゲート電極
１０ 炭化珪素半導体装置
１１ 層間絶縁膜
１２ ソース電極
１３ ドレイン電極
３０ 半導体基板
３１ ｎ⁺型出発基板
３２ ｎ型エピタキシャル層
３３ ｎ^-型エピタキシャル層
３４ ｐ型エピタキシャル層
４１ ｎ^-型ドリフト領域とｐ型ベース領域との第１境界
４１ａ，４２ａ 図２のステップＳ４のエッチング後のトレンチの側面の突起
４１ａ’，４２ａ’ 図２のステップＳ１のエッチングでトレンチの側面に生じる突起
４２ ｐ型ベース領域とｎ⁺型ソース領域との第２境界
Ｘ 半導体基板のおもて面に平行にトレンチが延在する第１方向
Ｙ トレンチの側壁と直交する第２方向
Ｚ 深さ方向
ｄ トレンチの側壁の突起の頂点から当該突起間においてトレンチの側壁に露出するエピタキシャル層の表面（露出面）までの距離

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】