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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024092641
(43)【公開日】2024-07-08
(54)【発明の名称】半導体装置、半導体装置の製造方法及び電子装置
(51)【国際特許分類】
H01L 21/338 20060101AFI20240701BHJP
H01L 21/336 20060101ALI20240701BHJP
【ＦＩ】
H01L29/80 H
H01L29/78 301B
H01L29/78 301X
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2022208726
(22)【出願日】2022-12-26
【国等の委託研究の成果に係る記載事項】（出願人による申告）令和４年度、総務省、「１００ＧＨｚ以上の高周波数帯通信デバイスに関する研究開発」研究開発委託契約に基づく開発項目「高出力送信を可能とする化合物系半導体技術」委託研究、産業技術力強化法第１７条の適用を受ける特許出願
(71)【出願人】
【識別番号】000005223
【氏名又は名称】富士通株式会社
(74)【代理人】
【識別番号】110002918
【氏名又は名称】弁理士法人扶桑国際特許事務所
(72)【発明者】
【氏名】尾崎 史朗
(72)【発明者】
【氏名】岡本 直哉
(72)【発明者】
【氏名】熊崎 祐介
(72)【発明者】
【氏名】中舍 安宏
(72)【発明者】
【氏名】原 直紀
(72)【発明者】
【氏名】多木 俊裕
【テーマコード（参考）】
5F102
5F140
【Ｆターム（参考）】
5F102FA01
5F102FA02
5F102GB01
5F102GC01
5F102GD01
5F102GD10
5F102GJ05
5F102GJ06
5F102GL04
5F102GM04
5F102GM08
5F102GQ01
5F102GR04
5F102GR11
5F102GR12
5F102GS04
5F102GT01
5F102GT03
5F102GV05
5F102GV06
5F102GV08
5F102HC01
5F102HC11
5F102HC15
5F102HC19
5F140AA25
5F140AA29
5F140BA06
5F140BB03
5F140BB06
5F140BB18
5F140BC12
5F140BD11
5F140BD14
5F140BD18
5F140BD20
5F140BE09
5F140BF01
5F140BF05
5F140BF07
5F140BG30
5F140BJ01
5F140BJ05
5F140BJ07
5F140CC02
5F140CC08
5F140CC11
5F140CE02
(57)【要約】
【課題】高出力且つ高耐圧の半導体装置を実現する。
【解決手段】半導体装置１００Ａは、ＩｎとＧａとＡｓとを含有するチャネル層２２と、それと積層されＩｎとＡｌとＡｓとを含有する電子供給層２３とを含む半導体層２０を有する。半導体層２０の面２０ａ側に、ソース電極３０及びドレイン電極４０が設けられ、それらの間にゲート電極５０が設けられる。半導体層２０の面２０ａ側であって、ゲート電極５０のソース電極３０側には、酸素空孔を有する酸化アルミニウムＡｌｘＯｙ（ｙ／ｘ＜３／２）を含み、正電荷を帯びた絶縁膜６０が設けられる。絶縁膜６０の一部は、ゲート絶縁膜として機能し得る。絶縁膜６０により、チャネル層２２の２ＤＥＧ８０の密度は、ゲート電極５０に対してソース電極３０側の方がドレイン電極４０側よりも相対的に高くなる。これにより、高出力且つ高耐圧の半導体装置１００Ａを実現する。
【選択図】図７
【解決手段】半導体装置１００Ａは、ＩｎとＧａとＡｓとを含有するチャネル層２２と、それと積層されＩｎとＡｌとＡｓとを含有する電子供給層２３とを含む半導体層２０を有する。半導体層２０の面２０ａ側に、ソース電極３０及びドレイン電極４０が設けられ、それらの間にゲート電極５０が設けられる。半導体層２０の面２０ａ側であって、ゲート電極５０のソース電極３０側には、酸素空孔を有する酸化アルミニウムＡｌｘＯｙ（ｙ／ｘ＜３／２）を含み、正電荷を帯びた絶縁膜６０が設けられる。絶縁膜６０の一部は、ゲート絶縁膜として機能し得る。絶縁膜６０により、チャネル層２２の２ＤＥＧ８０の密度は、ゲート電極５０に対してソース電極３０側の方がドレイン電極４０側よりも相対的に高くなる。これにより、高出力且つ高耐圧の半導体装置１００Ａを実現する。
【選択図】図７
【特許請求の範囲】
【請求項1】
インジウムとガリウムとヒ素とを含有する第１層と、前記第１層と積層され、インジウムとアルミニウムとヒ素とを含有する第２層と、を含む半導体層と、
前記半導体層の第１面側に設けられるソース電極及びドレイン電極と、
前記半導体層の前記第１面側であって、前記ソース電極と前記ドレイン電極との間に設けられるゲート電極と、
前記半導体層の前記第１面側であって、前記ゲート電極の前記ソース電極側に設けられ、酸素空孔を有する酸化アルミニウムを含む第１絶縁膜と、
を有する半導体装置。
前記半導体層の第１面側に設けられるソース電極及びドレイン電極と、
前記半導体層の前記第１面側であって、前記ソース電極と前記ドレイン電極との間に設けられるゲート電極と、
前記半導体層の前記第１面側であって、前記ゲート電極の前記ソース電極側に設けられ、酸素空孔を有する酸化アルミニウムを含む第１絶縁膜と、
を有する半導体装置。
【請求項2】
前記第１絶縁膜と連続し、前記半導体層の前記第１面と、前記第１面に面する前記ゲート電極の端面との間に設けられ、酸化アルミニウムを含む第２絶縁膜を更に有する、請求項１に記載の半導体装置。
【請求項3】
前記第２絶縁膜の前記ドレイン電極側の端は、前記ゲート電極の前記端面における前記ドレイン電極側の端よりも、前記ソース電極側に位置する、請求項２に記載の半導体装置。
【請求項4】
前記第２絶縁膜に含まれる酸化アルミニウムの、アルミニウムに対する酸素の組成比は、前記第１絶縁膜に含まれる酸化アルミニウムの、アルミニウムに対する酸素の組成比よりも大きい、請求項２に記載の半導体装置。
【請求項5】
前記第２絶縁膜の前記ドレイン電極側の側面は、前記ドレイン電極側に向かって前記第２絶縁膜の膜厚が小さくなるように傾斜する、請求項２に記載の半導体装置。
【請求項6】
前記第２絶縁膜と連続し、前記ゲート電極の前記ドレイン電極側に設けられ、酸化アルミニウムを含む第３絶縁膜を更に有する、請求項２に記載の半導体装置。
【請求項7】
前記半導体層の前記第１面側に設けられ、前記ゲート電極の前記ソース電極側に設けられる前記第１絶縁膜と、前記ゲート電極の前記ドレイン電極側とを覆い、窒化シリコンを含む第４絶縁膜を更に有する、請求項１に記載の半導体装置。
【請求項8】
前記半導体層は、前記第１面側に、リセスと、前記リセスを挟んで対向する第１メサ及び第２メサと、を含む第３層を更に有し、
前記ソース電極及び前記ドレイン電極はそれぞれ、前記第１メサ及び前記第２メサに設けられ、
前記ゲート電極は、前記リセスに、前記第１メサ及び前記第２メサから分離されて設けられる、請求項１に記載の半導体装置。
前記ソース電極及び前記ドレイン電極はそれぞれ、前記第１メサ及び前記第２メサに設けられ、
前記ゲート電極は、前記リセスに、前記第１メサ及び前記第２メサから分離されて設けられる、請求項１に記載の半導体装置。
【請求項9】
インジウムとガリウムとヒ素とを含有する第１層と、前記第１層と積層され、インジウムとアルミニウムとヒ素とを含有する第２層と、を含む半導体層を形成する工程と、
前記半導体層の第１面側に、ソース電極及びドレイン電極を形成する工程と、
前記半導体層の前記第１面側であって、前記ソース電極と前記ドレイン電極との間に、ゲート電極を形成する工程と、
前記半導体層の前記第１面側であって、前記ゲート電極の前記ソース電極側に設けられ、酸素空孔を有する酸化アルミニウムを含む第１絶縁膜を形成する工程と、
を有する半導体装置の製造方法。
前記半導体層の第１面側に、ソース電極及びドレイン電極を形成する工程と、
前記半導体層の前記第１面側であって、前記ソース電極と前記ドレイン電極との間に、ゲート電極を形成する工程と、
前記半導体層の前記第１面側であって、前記ゲート電極の前記ソース電極側に設けられ、酸素空孔を有する酸化アルミニウムを含む第１絶縁膜を形成する工程と、
を有する半導体装置の製造方法。
【請求項10】
インジウムとガリウムとヒ素とを含有する第１層と、前記第１層と積層され、インジウムとアルミニウムとヒ素とを含有する第２層と、を含む半導体層と、
前記半導体層の第１面側に設けられるソース電極及びドレイン電極と、
前記半導体層の前記第１面側であって、前記ソース電極と前記ドレイン電極との間に設けられるゲート電極と、
前記半導体層の前記第１面側であって、前記ゲート電極の前記ソース電極側に設けられ、酸素空孔を有する酸化アルミニウムを含む第１絶縁膜と、
を有する半導体装置を備える電子装置。
前記半導体層の第１面側に設けられるソース電極及びドレイン電極と、
前記半導体層の前記第１面側であって、前記ソース電極と前記ドレイン電極との間に設けられるゲート電極と、
前記半導体層の前記第１面側であって、前記ゲート電極の前記ソース電極側に設けられ、酸素空孔を有する酸化アルミニウムを含む第１絶縁膜と、
を有する半導体装置を備える電子装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置、半導体装置の製造方法及び電子装置に関する。
【背景技術】
【0002】
半導体装置の一例として、窒化ガリウム系の窒化物半導体を用いた高電子移動度トランジスタ（High Electron Mobility Transistor；ＨＥＭＴ）が知られている。このようなＨＥＭＴに関し、例えば、窒化物半導体を用いた半導体積層構造上にゲート電極、ソース電極及びドレイン電極を設け、ゲート電極とソース電極との間に正に帯電した絶縁膜を設け、ゲート電極とドレイン電極との間に共有結合性の絶縁膜を設ける技術が知られている。正に帯電した絶縁膜として、アルミニウムリッチの酸化アルミニウム等を用いることが提案されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２１－１９２４１０号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ところで、半導体装置の一例として、インジウムとガリウムとヒ素とを含有する化合物半導体の層をチャネル層として用い、インジウムとアルミニウムとヒ素とを含有する化合物半導体の層を電子供給層として用いるＨＥＭＴが知られている。このＨＥＭＴでは、電子供給層が積層されるチャネル層に、二次元電子ガス（Tow Dimensional Electron Gas；２ＧＥＧ）が生成される。このような化合物半導体を用いたＨＥＭＴにおいて、その高出力化のために、ソース－ドレイン間のチャネル層に生成される２ＤＥＧを全体的に高密度化して大電流化を図ると、ドレイン側に比較的強い電界が生じ、耐圧が低下してしまうことが起こり得る。
【0005】
１つの側面では、本発明は、高出力且つ高耐圧の半導体装置を実現することを目的とする。
【課題を解決するための手段】
【0006】
１つの態様では、インジウムとガリウムとヒ素とを含有する第１層と、前記第１層と積層され、インジウムとアルミニウムとヒ素とを含有する第２層と、を含む半導体層と、前記半導体層の第１面側に設けられるソース電極及びドレイン電極と、前記半導体層の前記第１面側であって、前記ソース電極と前記ドレイン電極との間に設けられるゲート電極と、前記半導体層の前記第１面側であって、前記ゲート電極の前記ソース電極側に設けられ、酸素空孔を有する酸化アルミニウムを含む第１絶縁膜と、を有する半導体装置が提供される。
【0007】
また、別の態様では、上記のような半導体装置の製造方法、上記のような半導体装置を備える電子装置が提供される。
【発明の効果】
【0008】
１つの側面では、高出力且つ高耐圧の半導体装置を実現することが可能になる。
【図面の簡単な説明】
【0009】
【図1】第１実施形態に係る半導体装置の一例について説明する図である。
【図2】第１実施形態に係る半導体装置の別例について説明する図である。
【図3】第２実施形態の第１構成例に係る半導体装置について説明する図である。
【図4】第２実施形態の第１構成例に係る半導体装置の製造方法について説明する図（その１）である。
【図5】第２実施形態の第１構成例に係る半導体装置の製造方法について説明する図（その２）である。
【図6】第２実施形態の第１構成例に係る半導体装置の製造方法について説明する図（その３）である。
【図7】第２実施形態の第２構成例に係る半導体装置について説明する図である。
【図8】第２実施形態の第２構成例に係る半導体装置の製造方法について説明する図である。
【図9】第２実施形態の第２構成例に係る半導体装置の製造方法について更に説明する図である。
【図10】第２実施形態の第２構成例に係る半導体装置について更に説明する図である。
【図11】第２実施形態の第２構成例に係る半導体装置の変形例について説明する図である。
【図12】第２実施形態の第２構成例に係る半導体装置の別の変形例について説明する図である。
【図13】第２実施形態の第３構成例に係る半導体装置について説明する図である。
【図14】第２実施形態の第３構成例に係る半導体装置の製造方法について説明する図である。
【図15】特性評価に用いた半導体装置について説明する図である。
【図16】半導体装置の電流－電圧特性について説明する図（その１）である。
【図17】半導体装置の電流－電圧特性について説明する図（その２）である。
【図18】半導体装置の電流－電圧特性について説明する図（その３）である。
【図19】半導体装置の電流－電圧特性について説明する図（その４）である。
【図20】半導体装置の耐圧について説明する図である。
【図21】半導体装置における絶縁膜端のドレイン側ゲート端からの距離と耐圧との関係について説明する図である。
【図22】第４実施形態の第１構成例に係る半導体装置について説明する図である。
【図23】第４実施形態の第２構成例に係る半導体装置について説明する図である。
【図24】第５実施形態に係る半導体パッケージの一例について説明する図である。
【図25】第６実施形態に係る力率改善回路の一例について説明する図である。
【図26】第７実施形態に係る電源装置の一例について説明する図である。
【図27】第８実施形態に係る増幅器の一例について説明する図である。
【発明を実施するための形態】
【0010】
【0011】
図１に示す半導体装置１は、ＨＥＭＴの一例である。半導体装置１は、半導体層２、ソース電極３、ドレイン電極４、ゲート電極５及び絶縁膜６を有する。
半導体層２は、チャネル層２ａ及び電子供給層２ｂを含む。半導体層２は更に、キャップ層２ｃを含む。
半導体層２は、チャネル層２ａ及び電子供給層２ｂを含む。半導体層２は更に、キャップ層２ｃを含む。
【0012】
チャネル層２ａには、インジウム（Ｉｎ）とガリウム（Ｇａ）とヒ素（Ａｓ）とを含有する化合物半導体が用いられる。例えば、チャネル層２ａには、ヒ化インジウムガリウム（ＩｎＧａＡｓ）が用いられる。このほか、チャネル層２ａには、Ｉｎ、Ｇａ及びＡｓに加えて、更に他の元素が含有された化合物半導体が用いられ得る。少なくともＩｎ、Ｇａ及びＡｓを含有する化合物半導体を「ＩｎＧａＡｓ系材料」とも言う。尚、チャネル層２ａは、キャリア走行層、電子走行層等とも称される。
【0013】
例えば、図１に示すように、チャネル層２ａの一方の面側に、電子供給層２ｂが積層される。電子供給層２ｂには、Ｉｎとアルミニウム（Ａｌ）とＡｓとを含有する化合物半導体が用いられる。例えば、電子供給層２ｂには、ヒ化インジウムアルミニウム（ＩｎＡｌＡｓ）が用いられる。このほか、電子供給層２ｂには、Ｉｎ、Ａｌ及びＡｓに加えて、更に他の元素が含有された化合物半導体が用いられ得る。少なくともＩｎ、Ａｌ及びＡｓを含有する化合物半導体を「ＩｎＡｌＡｓ系材料」とも言う。尚、電子供給層２ｂは、キャリア供給層、バリア層等とも称される。
【0014】
例えば、図１に示すように、電子供給層２ｂの一方の面側に、キャップ層２ｃが積層される。キャップ層２ｃには、ＩｎとＧａとＡｓとを含有する化合物半導体が用いられる。例えば、キャップ層２ｃには、ＩｎＧａＡｓが用いられる。このほか、キャップ層２ｃには、Ｉｎ、Ｇａ及びＡｓに加えて、更に他の元素が含有された化合物半導体が用いられ得る。キャップ層２ｃには、ＩｎＧａＡｓ系材料が用いられる。
【0015】
半導体層２の、電子供給層２ｂが積層されるチャネル層２ａに、２ＤＥＧ８が生成される。半導体層２において、キャップ層２ｃが設けられる領域（キャップ層２ｃのメサ）の直下には、キャップ層２ｃが設けられない領域（キャップ層２ｃのリセス）の直下よりも、高密度で２ＤＥＧ８が生成される。
【0016】
半導体層２は、例えば、リン化インジウム（ＩｎＰ）等の所定の基板（図示せず）上に、有機金属化学気相成長（Metal Organic Chemical Vapor Deposition；ＭＯＣＶＤ）法等を用いて成長される。ＩｎＰ基板上に、ＩｎＧａＡｓ系材料を用いたチャネル層２ａ及びＩｎＡｌＡｓ系材料を用いた電子供給層２ｂを含む半導体層２が設けられた半導体装置１は、ＩｎＰ系ＨＥＭＴとも称される。尚、半導体装置１において、半導体層２が設けられる基板は、ＩｎＰ基板には限定されない。
【0017】
半導体層２の一方の面２ｄ側に、ゲート電極５、ソース電極３及びドレイン電極４が設けられる。
ソース電極３及びドレイン電極４は、半導体層２の面２ｄ側であって、キャップ層２ｃ上に、設けられる。ソース電極３及びドレイン電極４は、互いに分離されて位置するように、設けられる。ソース電極３及びドレイン電極４には、チタン（Ｔｉ）、白金（Ｐｔ）、金（Ａｕ）等の金属材料が用いられる。ソース電極３及びドレイン電極４は、オーミック電極として機能するように設けられる。ソース電極３及びドレイン電極４は、直下のチャネル層２ａに比較的高密度の２ＤＥＧ８が生成されるキャップ層２ｃ上に設けられることで、比較的良好なオーミック接続が実現される。
ソース電極３及びドレイン電極４は、半導体層２の面２ｄ側であって、キャップ層２ｃ上に、設けられる。ソース電極３及びドレイン電極４は、互いに分離されて位置するように、設けられる。ソース電極３及びドレイン電極４には、チタン（Ｔｉ）、白金（Ｐｔ）、金（Ａｕ）等の金属材料が用いられる。ソース電極３及びドレイン電極４は、オーミック電極として機能するように設けられる。ソース電極３及びドレイン電極４は、直下のチャネル層２ａに比較的高密度の２ＤＥＧ８が生成されるキャップ層２ｃ上に設けられることで、比較的良好なオーミック接続が実現される。
【0018】
ゲート電極５は、半導体層２の面２ｄ側であって、ソース電極３とドレイン電極４との間、即ち、ソース電極３及びドレイン電極４が設けられるキャップ層２ｃの間に、それらから分離されて位置するように、設けられる。ゲート電極５には、Ｔｉ、Ｐｔ、Ａｕ等の金属材料が用いられる。ゲート電極５は、例えば、半導体層２の面２ｄ側に、ショットキー電極として機能するように設けられる。或いは、ゲート電極５は、半導体層２の面２ｄ側に、ゲート絶縁膜（図示せず）を介して設けられ、ＭＩＳ（Metal Insulator Semiconductor）型ゲート構造とされてもよい。
【0019】
半導体装置１の動作時には、例えば、ソース電極３に対してドレイン電極４が高電位となるように電圧が印加されると共に、ゲート電極５に所定の電圧が印加される。ゲート電極５に印加される電圧による電界効果により、ソース電極３とドレイン電極４との間のゲート電極５の直下を通過する２ＤＥＧ８の電荷量が制御され、出力のドレイン電流の大きさが制御される。半導体装置１のように、チャネル層２ａにＩｎＧａＡｓ系材料を用い、電子供給層２ｂにＩｎＡｌＡｓ系材料を用いたＨＥＭＴは、高速動作性に優れ、また、低雑音である。そのため、このようなＨＥＭＴは、例えば、増幅器や信号処理回路等に利用される。このようなＨＥＭＴは、マイクロ波やミリ波の周波数帯域で用いられる増幅器のほか、テラヘルツ波の周波数帯域で用いられる増幅器、或いは、光通信における信号処理回路等に好適である。
【0020】
半導体装置１では、例えば、図１に示すように、ゲート電極５、ソース電極３及びドレイン電極４が設けられる半導体層２の面２ｄ側であって、ゲート電極５のソース電極３側に、絶縁膜６が設けられる。絶縁膜６は、酸素空孔を有する酸化アルミニウムを含む。酸素空孔を有する酸化アルミニウムは、酸化アルミニウムを組成式ＡｌｘＯｙで表した時、Ａｌに対するＯの組成比ｙ／ｘが、３／２よりも小さくなる。酸素空孔を有するＡｌｘＯｙ（ｙ／ｘ＜３／２）を含む絶縁膜６は、正電荷を帯びる。半導体装置１では、このような酸素空孔を有するＡｌｘＯｙ（ｙ／ｘ＜３／２）を含み、正電荷を帯びた絶縁膜６が、半導体層２の面２ｄ側であって、ゲート電極５のソース電極３側に、設けられる。
【0021】
尚、半導体装置１において、半導体層２のチャネル層２ａを「第１層」、電子供給層２ｂを「第２層」とも言う。半導体装置１において、半導体層２の面２ｄを「第１面」とも言う。半導体装置１において、絶縁膜６を「第１絶縁膜」とも言う。
【0022】
半導体装置１では、ゲート電極５、ソース電極３及びドレイン電極４が設けられる半導体層２の面２ｄ側であって、ゲート電極５のソース電極３側に、酸素空孔を有するＡｌｘＯｙ（ｙ／ｘ＜３／２）を含み、正電荷を帯びた絶縁膜６が設けられる。半導体装置１では、このような正電荷を帯びた絶縁膜６が設けられることで、ゲート電極５とソース電極３との間の直下（図１の領域ＡＲ１）における２ＤＥＧ８の密度が増加する。即ち、絶縁膜６の正の固定電荷により、ゲート電極５とソース電極３との間の直下におけるチャネル層２ａと電子供給層２ｂとの接合部の伝導帯が押し下げられる。その結果、ゲート電極５とソース電極３との間の直下における２ＤＥＧ８の密度が増加する。
【0023】
半導体装置１では、絶縁膜６により、ゲート電極５とソース電極３との間の直下（図１の領域ＡＲ１）における２ＤＥＧ８の密度が、ゲート電極５とドレイン電極４との間の直下（図１の領域ＡＲ２）における２ＤＥＧ８の密度に対し、相対的に高くなるとも言える。或いは、半導体装置１では、絶縁膜６により、ゲート電極５とドレイン電極４との間の直下における２ＤＥＧ８の密度が、ゲート電極５とソース電極３との間の直下における２ＤＥＧ８の密度に対し、相対的に低くなるとも言える。
【0024】
半導体装置１では、絶縁膜６によってゲート電極５とソース電極３との間の直下における２ＤＥＧ８の密度が増加することで、ゲート電極５とソース電極３との間のチャネル層２ａが低抵抗化される。よって、ドレイン電極４とソース電極３との間のチャネル層２ａが低抵抗化される。これにより、半導体装置１が大電流化、高出力化される。
【0025】
更に、半導体装置１では、ゲート電極５とドレイン電極４との間の直下における２ＤＥＧ８の密度の増加が抑えられることで、ゲート電極５とドレイン電極４との間の半導体層２に生じる電界が抑えられる。更に、ゲート電極５の、半導体層２の面２ｄに面する端面５ａにおける、ドレイン電極４側の端５ｂ（「ドレイン側ゲート端５ｂ」とも言う）での電界集中が抑えられる。これにより、半導体装置１の耐圧の低下が抑えられる。
【0026】
ゲート電極５、ソース電極３及びドレイン電極４が設けられる半導体層２の面２ｄ側であって、ゲート電極５のソース電極３側に、酸素空孔を有するＡｌｘＯｙ（ｙ／ｘ＜３／２）を含む絶縁膜６が設けられることで、高出力且つ高耐圧の半導体装置１が実現される。
【0027】
【0028】
図２（Ａ）に示す半導体装置１Ａは、第１部位６ａ及び第２部位６ｂを有する絶縁膜６が設けられた構成を有する。第１部位６ａは、ゲート電極５のソース電極３側に設けられる。第２部位６ｂは、第１部位６ａと連続し、半導体層２の面２ｄとゲート電極５の端面５ａとの間に設けられる。第２部位６ｂは、ドレイン電極４側の端６ｂａが、ドレイン側ゲート端５ｂよりも、ソース電極３側に位置する。半導体装置１Ａは、絶縁膜６の一部である第２部位６ｂが、ソース電極３側から、半導体層２の面２ｄとゲート電極５の端面５ａとの間であってドレイン側ゲート端５ｂに達しない位置まで延びた構成を有する。
【0029】
尚、半導体装置１Ａにおいて、半導体層２のチャネル層２ａを「第１層」、電子供給層２ｂを「第２層」とも言う。半導体装置１Ａにおいて、半導体層２の面２ｄを「第１面」とも言う。半導体装置１Ａにおいて、絶縁膜６のうち、第１部位６ａを「第１絶縁膜」とも言い、第２部位６ｂを「第２絶縁膜」とも言う。
【0030】
半導体装置１Ａでは、半導体層２の面２ｄとゲート電極５の端面５ａとの間に介在される絶縁膜６の第２部位６ｂが、ゲート絶縁膜として機能する。これにより、半導体装置１Ａでは、ゲートリーク電流の発生が抑えられる。
【0031】
半導体装置１Ａでは、酸素空孔を有するＡｌｘＯｙ（ｙ／ｘ＜３／２）を含む絶縁膜６の第１部位６ａ及び第２部位６ｂにより、それらの直下における２ＤＥＧ８の密度が増加する。これにより、半導体装置１Ａが大電流化、高出力化される。
【0032】
半導体装置１Ａでは、ゲート電極５とソース電極３との間の直下における２ＤＥＧ８の密度に比べて、ゲート電極５とドレイン電極４との間の直下における２ＤＥＧ８の密度が相対的に低くなる。そのため、ゲート電極５とドレイン電極４との間の半導体層２に生じる電界が抑えられる。更に、半導体装置１Ａでは、絶縁膜６の第２部位６ｂの端６ｂａがドレイン側ゲート端５ｂに達しない。そのため、第２部位６ｂが酸素空孔を有するＡｌｘＯｙ（ｙ／ｘ＜３／２）を含む場合でも、ドレイン側ゲート端５ｂの直下における２ＤＥＧ８の密度の増加が抑えられ、ドレイン側ゲート端５ｂにおける電界集中が抑えられる。これにより、半導体装置１Ａの耐圧の低下が抑えられる。
【0033】
上記のような第１部位６ａ及び第２部位６ｂを有する絶縁膜６が用いられ、高出力且つ高耐圧の半導体装置１Ａが実現される。
尚、半導体装置１Ａにおいて、ゲート絶縁膜として機能する絶縁膜６の第２部位６ｂを、酸素空孔を有するＡｌｘＯｙ（ｙ／ｘ＜３／２）を含む構成とすると、その酸素空孔が電子トラップのサイトとなり得る。第２部位６ｂの酸素空孔が電子トラップのサイトとなると、それに起因した閾値電圧シフト等、半導体装置１Ａの特性変動を招き得る。このような点に鑑み、半導体装置１Ａでは、ゲート絶縁膜として機能する第２部位６ｂの酸素空孔を、ゲート電極５のソース電極３側に設けられる第１部位６ａの酸素空孔よりも、低減するようにしてもよい。例えば、絶縁膜６の第１部位６ａ及び第２部位６ｂのうち、第２部位６ｂを選択的に酸化し、第２部位６ｂの酸素空孔を第１部位６ａの酸素空孔よりも低減する。
尚、半導体装置１Ａにおいて、ゲート絶縁膜として機能する絶縁膜６の第２部位６ｂを、酸素空孔を有するＡｌｘＯｙ（ｙ／ｘ＜３／２）を含む構成とすると、その酸素空孔が電子トラップのサイトとなり得る。第２部位６ｂの酸素空孔が電子トラップのサイトとなると、それに起因した閾値電圧シフト等、半導体装置１Ａの特性変動を招き得る。このような点に鑑み、半導体装置１Ａでは、ゲート絶縁膜として機能する第２部位６ｂの酸素空孔を、ゲート電極５のソース電極３側に設けられる第１部位６ａの酸素空孔よりも、低減するようにしてもよい。例えば、絶縁膜６の第１部位６ａ及び第２部位６ｂのうち、第２部位６ｂを選択的に酸化し、第２部位６ｂの酸素空孔を第１部位６ａの酸素空孔よりも低減する。
【0034】
このように半導体装置１Ａの絶縁膜６は、比較的酸素空孔の多い第１部位６ａと、比較的酸素空孔の少ない又は酸素空孔の無い第２部位６ｂとを含む構成とされてもよい。即ち、半導体装置１Ａでは、第２部位６ｂのＡｌｘＯｙのＡｌに対するＯの組成比ｙ／ｘが、第１部位６ａのＡｌｘＯｙのＡｌに対するＯの組成比ｙ／ｘよりも大きい絶縁膜６が設けられてもよい。これにより、第２部位６ｂでの電子トラップに起因した半導体装置１Ａの特性変動を抑えることが可能になる。
【0035】
更に、半導体装置１Ａでは、絶縁膜６の第２部位６ｂを、比較的酸素空孔の少ない又は酸素空孔の無い第２部位６ｂとすると、ドレイン側ゲート端５ｂの直下における２ＤＥＧ８の密度の増加がより効果的に抑えられる。これにより、ドレイン側ゲート端５ｂにおける電界集中がより効果的に抑えられ、半導体装置１Ａの耐圧の低下がより効果的に抑えられる。
【0036】
また、図２（Ｂ）に示す半導体装置１Ｂは、第１部位６ａ及び第２部位６ｂを有する絶縁膜６の、その第２部位６ｂのドレイン電極４側の端６ｂａが、ドレイン側ゲート端５ｂに位置する構成を有する。
【0037】
尚、半導体装置１Ｂにおいて、半導体層２のチャネル層２ａを「第１層」、電子供給層２ｂを「第２層」とも言う。半導体装置１Ｂにおいて、半導体層２の面２ｄを「第１面」とも言う。半導体装置１Ｂにおいて、絶縁膜６のうち、第１部位６ａを「第１絶縁膜」とも言い、第２部位６ｂを「第２絶縁膜」とも言う。
【0038】
図２（Ｂ）に示すような半導体装置１Ｂによっても、上記半導体装置１Ａと同様に、酸素空孔を有するＡｌｘＯｙ（ｙ／ｘ＜３／２）を含む絶縁膜６の第１部位６ａ及び第２部位６ｂにより、高出力及び高耐圧が実現される。
【0039】
半導体装置１Ｂでは、第２部位６ｂのドレイン電極４側の端６ｂａが、比較的電界集中が生じ易いドレイン側ゲート端５ｂに位置する。そのため、半導体装置１Ｂにおいて、第２部位６ｂの酸素空孔を第１部位６ａの酸素空孔よりも低減すると、ドレイン側ゲート端５ｂの直下における２ＤＥＧ８の密度の増加が抑えられる。これにより、ドレイン側ゲート端５ｂにおける電界集中が抑えられ、電界集中による耐圧の低下が抑えられる。尚、半導体装置１Ｂにおいて、第２部位６ｂの酸素空孔を第１部位６ａの酸素空孔よりも低減すると、ゲート絶縁膜として機能する第２部位６ｂでの電子トラップも抑えられる。
【0040】
また、図２（Ｃ）に示す半導体装置１Ｃは、第１部位６ａ及び第２部位６ｂ、更に第３部位６ｃを有する絶縁膜６が設けられた構成を有する。第１部位６ａは、ゲート電極５のソース電極３側に設けられる。第２部位６ｂは、第１部位６ａと連続し、半導体層２の面２ｄとゲート電極５の端面５ａとの間に設けられる。第３部位６ｃは、第２部位６ｂと連続し、ゲート電極５のドレイン電極４側に、ゲート電極５からドレイン電極４及びそれが設けられるキャップ層２ｃに達しない位置まで、設けられる。
【0041】
尚、半導体装置１Ｃにおいて、半導体層２のチャネル層２ａを「第１層」、電子供給層２ｂを「第２層」とも言う。半導体装置１Ｃにおいて、半導体層２の面２ｄを「第１面」とも言う。半導体装置１Ｃにおいて、絶縁膜６のうち、第１部位６ａを「第１絶縁膜」とも言い、第２部位６ｂを「第２絶縁膜」とも言い、第３部位６ｃを「第３絶縁膜」とも言う。
【0042】
半導体装置１Ｃでは、酸素空孔を有するＡｌｘＯｙ（ｙ／ｘ＜３／２）を含む絶縁膜６の第１部位６ａ、第２部位６ｂ及び第３部位６ｃにより、それらの直下における２ＤＥＧ８の密度が増加する。これにより、半導体装置１Ｃが大電流化、高出力化される。
【0043】
半導体装置１Ｃでは、ゲート電極５のドレイン電極４側に、ゲート電極５からドレイン電極４及びそれが設けられるキャップ層２ｃに達しない位置まで、絶縁膜６の第３部位６ｃが設けられる。そのため、酸素空孔を有するＡｌｘＯｙ（ｙ／ｘ＜３／２）を含む絶縁膜６が、ゲート電極５とドレイン電極４との間の全体に設けられる場合に比べて、ゲート電極５とドレイン電極４との間の直下における２ＤＥＧ８の密度の増加が抑えられる。これにより、ゲート電極５とドレイン電極４との間の半導体層２に生じる電界が抑えられ、半導体装置１Ｃの耐圧の低下が抑えられる。
【0044】
図２（Ｃ）に示すような半導体装置１Ｃによっても、第１部位６ａ、第２部位６ｂ及び第３部位６ｃを有する絶縁膜６により、高出力及び高耐圧が実現される。
半導体装置１Ｃにおいて、半導体層２とゲート電極５との間に介在される第２部位６ｂの酸素空孔を、第１部位６ａの酸素空孔よりも低減すると、ゲート絶縁膜として機能する第２部位６ｂでの電子トラップが抑えられ、更に、耐圧の低下が抑えられる。半導体装置１Ｃにおいて、ゲート電極５のドレイン電極４側に設けられる第３部位６ｃの酸素空孔を、第１部位６ａの酸素空孔よりも低減すると、ゲート電極５とドレイン電極４との間の直下における２ＤＥＧ８の密度の増加が抑えられ、耐圧の低下が抑えられる。半導体装置１Ｃにおいて、第２部位６ｂ及び第３部位６ｃの酸素空孔を共に、第１部位６ａの酸素空孔よりも低減することもできる。
半導体装置１Ｃにおいて、半導体層２とゲート電極５との間に介在される第２部位６ｂの酸素空孔を、第１部位６ａの酸素空孔よりも低減すると、ゲート絶縁膜として機能する第２部位６ｂでの電子トラップが抑えられ、更に、耐圧の低下が抑えられる。半導体装置１Ｃにおいて、ゲート電極５のドレイン電極４側に設けられる第３部位６ｃの酸素空孔を、第１部位６ａの酸素空孔よりも低減すると、ゲート電極５とドレイン電極４との間の直下における２ＤＥＧ８の密度の増加が抑えられ、耐圧の低下が抑えられる。半導体装置１Ｃにおいて、第２部位６ｂ及び第３部位６ｃの酸素空孔を共に、第１部位６ａの酸素空孔よりも低減することもできる。
【0045】
尚、上記半導体装置１（図１）、半導体装置１Ａ（図２（Ａ））、半導体装置１Ｂ（図２（Ｂ））及び半導体装置１Ｃ（図２（Ｃ））において、酸素空孔を有するＡｌｘＯｙ（ｙ／ｘ＜３／２）を含む絶縁膜６は、膜厚が大きくなるほどその正電荷の影響が大きくなり得る。
【0046】
そこで、半導体装置１Ａ（図２（Ａ））及び半導体装置１Ｂ（図２（Ｂ））では、絶縁膜６について、その第２部位６ｂのドレイン電極４側の側面を、ドレイン電極４側に向かって膜厚が小さくなるように傾斜させてもよい。半導体装置１Ｃ（図２（Ｃ））では、絶縁膜６について、その第３部位６ｃのドレイン電極４側の側面を、ドレイン電極４側に向かって膜厚が小さくなるように傾斜させてもよい。このようにすることで、絶縁膜６が酸素空孔を有するＡｌｘＯｙ（ｙ／ｘ＜３／２）を含む場合の、その正電荷の影響を、第２部位６ｂ又は第３部位６ｃの傾斜側面の直下では低減し、２ＤＥＧ８の密度の増加を抑え、耐圧の低下を抑えることができる。
【0047】
このほか、半導体装置１Ａ（図２（Ａ））、半導体装置１Ｂ（図２（Ｂ））及び半導体装置１Ｃ（図２（Ｃ））では、絶縁膜６の第２部位６ｂの膜厚を、第１部位６ａの膜厚よりも小さくしてもよい。半導体装置１Ｃ（図２（Ｃ））では、絶縁膜６の第３部位６ｃの膜厚を、第１部位６ａの膜厚よりも小さくしてもよい。このようにすることで、絶縁膜６が酸素空孔を有するＡｌｘＯｙ（ｙ／ｘ＜３／２）を含む場合の、その正電荷の影響を、膜厚を小さくした第２部位６ｂ又は第３部位６ｃの直下では低減し、２ＤＥＧ８の密度の増加を抑え、耐圧の低下を抑えることができる。第２部位６ｂの膜厚を、第１部位６ａの膜厚よりも小さくする場合には、第１部位６ａを２ＤＥＧ８の密度の増加に有効な膜厚とし、第２部位６ｂをゲート絶縁膜として有効に機能する膜厚に設定することができる。
【0048】
また、上記半導体装置１（図１）、半導体装置１Ａ（図２（Ａ））、半導体装置１Ｂ（図２（Ｂ））及び半導体装置１Ｃ（図２（Ｃ））において、ゲート電極５は、ドレイン電極４よりもソース電極３の方に近付けて配置された、いわゆる非対称配置とされてもよい。このような非対称配置が採用されることで、半導体装置１、１Ａ、１Ｂ、１Ｃを更に高耐圧化することができる。
【0049】
また、上記半導体装置１、１Ａ、１Ｂ、１Ｃでは、チャネル層２ａとその上に積層された電子供給層２ｂとを含む半導体層２が用いられ、その半導体層２の電子供給層２ｂ側に、ゲート電極５、ソース電極３、ドレイン電極４及び絶縁膜６が設けられる。このほか、半導体層として、電子供給層２ｂ上にチャネル層２ａが積層されたものが用いられてもよく、そのような半導体層のチャネル層２ａ側に、ゲート電極５、ソース電極３、ドレイン電極４及び絶縁膜６が設けられてもよい。このような構成を採用した半導体装置によっても、上記半導体装置１、１Ａ、１Ｂ、１Ｃについて述べたのと同様の効果を得ることができる。
【0050】
［第２実施形態］
ここでは、半導体装置の構成例を、第２実施形態として説明する。
まず、第２実施形態に係る半導体装置の第１構成例について説明する。
ここでは、半導体装置の構成例を、第２実施形態として説明する。
まず、第２実施形態に係る半導体装置の第１構成例について説明する。
【0051】
図３は第２実施形態の第１構成例に係る半導体装置について説明する図である。図３には、半導体装置の一例の要部断面図を模式的に示している。
図３に示す半導体装置１００は、ＨＥＭＴの一例である。半導体装置１００は、基板１０、半導体層２０、ソース電極３０、ドレイン電極４０、ゲート電極５０、絶縁膜６０及び保護膜７０を有する。
図３に示す半導体装置１００は、ＨＥＭＴの一例である。半導体装置１００は、基板１０、半導体層２０、ソース電極３０、ドレイン電極４０、ゲート電極５０、絶縁膜６０及び保護膜７０を有する。
【0052】
基板１０には、例えば、ＩｎＰ基板が用いられる。基板１０上に、半導体層２０が設けられる。半導体層２０は、ＭＯＣＶＤ法等を用いて、基板１０上に成長される。
半導体層２０は、バッファ層２１、チャネル層２２、電子供給層２３、エッチング停止層２４及びキャップ層２５を含む。バッファ層２１には、例えば、ＩｎＡｌＡｓが用いられる。チャネル層２２には、例えば、ＩｎＧａＡｓが用いられる。電子供給層２３には、例えば、ＩｎＡｌＡｓが用いられる。エッチング停止層２４には、例えば、ＩｎＰ又はリン化インジウムガリウム（ＩｎＧａＰ）が用いられる。キャップ層２５には、例えば、ＩｎＧａＡｓが用いられる。基板１０上に、バッファ層２１、チャネル層２２、電子供給層２３、エッチング停止層２４及びキャップ層２５が順次積層される。
半導体層２０は、バッファ層２１、チャネル層２２、電子供給層２３、エッチング停止層２４及びキャップ層２５を含む。バッファ層２１には、例えば、ＩｎＡｌＡｓが用いられる。チャネル層２２には、例えば、ＩｎＧａＡｓが用いられる。電子供給層２３には、例えば、ＩｎＡｌＡｓが用いられる。エッチング停止層２４には、例えば、ＩｎＰ又はリン化インジウムガリウム（ＩｎＧａＰ）が用いられる。キャップ層２５には、例えば、ＩｎＧａＡｓが用いられる。基板１０上に、バッファ層２１、チャネル層２２、電子供給層２３、エッチング停止層２４及びキャップ層２５が順次積層される。
【0053】
チャネル層２２の厚さは、例えば、９ｎｍ程度から２５ｎｍ程度の範囲に設定される。電子供給層２３の厚さは、例えば、９ｎｍ程度から２５ｎｍ程度の範囲に設定される。エッチング停止層２４の厚さは、例えば、４ｎｍ程度から６ｎｍ程度の範囲に設定される。キャップ層２５の厚さは、例えば、３０ｎｍ程度から５０ｎｍ程度の範囲に設定される。例えば、電子供給層２３及びキャップ層２５にはそれぞれ、シリコン（Ｓｉ）等の不純物が所定の領域に所定の濃度でドーピングされる。
【0054】
半導体層２０の、電子供給層２３が積層されるチャネル層２２に、２ＤＥＧ８０が生成される。キャップ層２５は、エッチング停止層２４に通じるリセス２５ｃと、リセス２５ｃを挟んで対向する第１メサ２５ａ及び第２メサ２５ｂを含む。半導体層２０において、第１メサ２５ａ及び第２メサ２５ｂの直下には、リセス２５ｃの直下よりも、高密度で２ＤＥＧ８０が生成される。リセス２５ｃの幅が調整されることで、リセス２５ｃの直下における２ＤＥＧ８０の密度が、リセス２５ｃに設けられるゲート電極５０の電界によって制御可能な２ＤＥＧ８０の密度に調整される。エッチング停止層２４は、電子供給層２３と第１メサ２５ａ及び第２メサ２５ｂとの間並びにリセス２５ｃの底に、設けられる。
【0055】
尚、半導体装置１００において、半導体層２０のチャネル層２２を「第１層」、電子供給層２３を「第２層」、キャップ層２５を「第３層」、エッチング停止層２４を「第４層」とも言う。半導体装置１００において、半導体層２０の基板１０とは反対側の面２０ａを「第１面」とも言い、半導体層２０の基板１０側の面２０ｂを「第２面」とも言う。
【0056】
ソース電極３０及びドレイン電極４０は、半導体層２０の面２０ａ側であって、キャップ層２５上に、設けられる。ソース電極３０は、キャップ層２５の第１メサ２５ａに設けられる。ドレイン電極４０は、キャップ層２５の第２メサ２５ｂに設けられる。ソース電極３０及びドレイン電極４０は、キャップ層２５のリセス２５ｃを挟んで対向する位置に、互いに分離されて、設けられる。ソース電極３０及びドレイン電極４０には、Ｔｉ、Ｐｔ、Ａｕ等の金属材料が用いられる。ソース電極３０及びドレイン電極４０は、オーミック電極として機能するように設けられる。ソース電極３０及びドレイン電極４０はそれぞれ、直下のチャネル層２２に比較的高密度の２ＤＥＧ８０が生成される第１メサ２５ａ及び第２メサ２５ｂに設けられることで、比較的良好なオーミック接続が実現される。
【0057】
ゲート電極５０は、半導体層２０の面２０ａ側であって、ソース電極３０とドレイン電極４０との間のキャップ層２５のリセス２５ｃに、設けられる。ゲート電極５０は、ソース電極３０及びそれが設けられる第１メサ２５ａ、並びに、ドレイン電極４０及びそれが設けられる第２メサ２５ｂから分離されて、設けられる。ゲート電極５０には、Ｔｉ、Ｐｔ、Ａｕ等の金属材料が用いられる。ゲート電極５０は、例えば、断面Ｔ字形状となるように設けられる。ゲート電極５０は、例えば、ショットキー電極として機能するように設けられる。例えば、ゲート電極５０は、半導体層２０の面２０ａと面する端面５１（下端面）が、エッチング停止層２４と接するように、設けられる。或いは、ゲート電極５０は、半導体層２０の面２０ａ側に、ゲート絶縁膜（図示せず）を介して設けられ、ＭＩＳ型ゲート構造とされてもよい。
【0058】
絶縁膜６０は、ゲート電極５０、ソース電極３０及びドレイン電極４０が設けられる半導体層２０の面２０ａ側であって、ゲート電極５０のソース電極３０側に、設けられる。絶縁膜６０は、ゲート電極５０のソース電極３０側における、キャップ層２５のリセス２５ｃ及び第１メサ２５ａ並びにソース電極３０を覆う。絶縁膜６０は、ゲート電極５０のソース電極３０側のうち、少なくとも、ゲート電極５０と第１メサ２５ａとの間のリセス２５ｃの底（そこに露出するエッチング停止層２４）を覆う。絶縁膜６０は、酸素空孔を有するＡｌｘＯｙ（ｙ／ｘ＜３／２）を含む。酸素空孔を有するＡｌｘＯｙ（ｙ／ｘ＜３／２）を含む絶縁膜６０は、正電荷を帯びる。半導体装置１００では、ゲート電極５０のソース電極３０側に、正電荷を帯びた絶縁膜６０が設けられることで、リセス２５ｃにおけるゲート電極５０と第１メサ２５ａとの間の直下における２ＤＥＧ８０の密度が増加する。
【0059】
尚、半導体装置１００において、ゲート電極５０のソース電極３０側に設けられる絶縁膜６０を「第１絶縁膜」とも言う。
保護膜７０は、ゲート電極５０、ソース電極３０及びドレイン電極４０が設けられる半導体層２０の面２０ａ側であって、ゲート電極５０のソース電極３０側及びドレイン電極４０側に、設けられる。エッチング停止層２４に通じるように保護膜７０に設けられた開口部７１に、ゲート電極５０が設けられる。保護膜７０は、ゲート電極５０のソース電極３０側に設けられる絶縁膜６０を覆う。保護膜７０は、ゲート電極５０のドレイン電極４０側における、キャップ層２５のリセス２５ｃ及び第２メサ２５ｂ並びにドレイン電極４０を覆う。保護膜７０は、パッシベーション膜とも称される。保護膜７０には、疎水性の膜が用いられる。例えば、保護膜７０には、窒化シリコン（ＳｉＮ）を含む絶縁膜が用いられる。半導体装置１００では、保護膜７０により、ゲート電極５０のソース電極３０側に設けられる絶縁膜６０、及び、ゲート電極５０のドレイン電極４０側の半導体層２０への、水分の吸着、浸入が抑えられる。これにより、水分の吸着、浸入に起因した、半導体装置１００の特性変動が抑えられる。
保護膜７０は、ゲート電極５０、ソース電極３０及びドレイン電極４０が設けられる半導体層２０の面２０ａ側であって、ゲート電極５０のソース電極３０側及びドレイン電極４０側に、設けられる。エッチング停止層２４に通じるように保護膜７０に設けられた開口部７１に、ゲート電極５０が設けられる。保護膜７０は、ゲート電極５０のソース電極３０側に設けられる絶縁膜６０を覆う。保護膜７０は、ゲート電極５０のドレイン電極４０側における、キャップ層２５のリセス２５ｃ及び第２メサ２５ｂ並びにドレイン電極４０を覆う。保護膜７０は、パッシベーション膜とも称される。保護膜７０には、疎水性の膜が用いられる。例えば、保護膜７０には、窒化シリコン（ＳｉＮ）を含む絶縁膜が用いられる。半導体装置１００では、保護膜７０により、ゲート電極５０のソース電極３０側に設けられる絶縁膜６０、及び、ゲート電極５０のドレイン電極４０側の半導体層２０への、水分の吸着、浸入が抑えられる。これにより、水分の吸着、浸入に起因した、半導体装置１００の特性変動が抑えられる。
【0060】
尚、半導体装置１００において、ゲート電極５０のソース電極３０側に設けられる絶縁膜６０とゲート電極５０のドレイン電極４０側とを覆う保護膜７０を「第４絶縁膜」とも言う。
【0061】
半導体装置１００では、ゲート電極５０、ソース電極３０及びドレイン電極４０が設けられる半導体層２０の面２０ａ側であって、ゲート電極５０のソース電極３０側に、酸素空孔を有するＡｌｘＯｙ（ｙ／ｘ＜３／２）を含み、正電荷を帯びた絶縁膜６０が設けられる。半導体装置１００では、このような正電荷を帯びた絶縁膜６０が設けられることで、ゲート電極５０と第１メサ２５ａとの間の直下における２ＤＥＧ８０の密度が増加する。即ち、絶縁膜６０の正の固定電荷により、ゲート電極５０と第１メサ２５ａとの間の直下におけるチャネル層２２と電子供給層２３との接合部の伝導帯が押し下げられる。その結果、ゲート電極５０と第１メサ２５ａとの間の直下における２ＤＥＧ８０の密度が増加する。
【0062】
半導体装置１００では、絶縁膜６０によってゲート電極５０と第１メサ２５ａとの間の直下における２ＤＥＧ８０の密度が増加することで、ゲート電極５０とソース電極３０との間のチャネル層２２が低抵抗化される。よって、ドレイン電極４０とソース電極３０との間のチャネル層２２が低抵抗化される。これにより、半導体装置１００が大電流化、高出力化される。
【0063】
更に、半導体装置１００では、ゲート電極５０のドレイン電極４０側には、絶縁膜６０が設けられない。よって、半導体装置１００では、ゲート電極５０と第２メサ２５ｂとの間の直下における２ＤＥＧ８０の密度の増加が抑えられる。そのため、ゲート電極５０とドレイン電極４０との間の半導体層２０に生じる電界が抑えられる。更に、ゲート電極５０の端面５１におけるドレイン電極４０側の端５２（「ドレイン側ゲート端５２」とも言う）での電界集中が抑えられる。これにより、半導体装置１００の耐圧の低下が抑えられる。
【0064】
ゲート電極５０、ソース電極３０及びドレイン電極４０が設けられる半導体層２０の面２０ａ側であって、ゲート電極５０のソース電極３０側に、酸素空孔を有するＡｌｘＯｙ（ｙ／ｘ＜３／２）を含む絶縁膜６０が設けられることで、高出力且つ高耐圧の半導体装置１００が実現される。
【0065】
続いて、上記のような半導体装置１００の製造方法について説明する。
図４から図６は第２実施形態の第１構成例に係る半導体装置の製造方法について説明する図である。図４（Ａ）、図４（Ｂ）、図５（Ａ）、図５（Ｂ）、図６（Ａ）及び図６（Ｂ）にはそれぞれ、半導体装置製造工程の一例の要部断面図を模式的に示している。
図４から図６は第２実施形態の第１構成例に係る半導体装置の製造方法について説明する図である。図４（Ａ）、図４（Ｂ）、図５（Ａ）、図５（Ｂ）、図６（Ａ）及び図６（Ｂ）にはそれぞれ、半導体装置製造工程の一例の要部断面図を模式的に示している。
【0066】
はじめに、図４（Ａ）に示すような基板１０及び半導体層２０が準備される。まず、基板１０として、例えば、ＩｎＰ基板が準備される。準備された基板１０上に、例えば、ＭＯＣＶＤ法を用いて、半導体層２０のバッファ層２１、チャネル層２２、電子供給層２３、エッチング停止層２４及びキャップ層２５が順次形成される。例えば、ＩｎＡｌＡｓのバッファ層２１、ＩｎＧａＡｓのチャネル層２２、ＩｎＡｌＡｓの電子供給層２３、ＩｎＰ又はＩｎＧａＰのエッチング停止層２４、及び、ＩｎＧａＡｓのキャップ層２５が、順次形成される。
【0067】
半導体層２０の形成後には、例えば、次のようにして素子分離領域（図示せず）の形成が行われる。まず、素子分離領域を形成する領域を開口したレジストマスク（図示せず）がキャップ層２５上に形成される。このレジストマスクをマスクとして、例えば、リン酸及び過酸化水素水の混合液が用いられ、キャップ層２５がエッチングされる。このエッチングは、エッチング停止層２４で停止する。次いで、例えば、塩酸が用いられ、エッチング停止層２４がエッチングされる。このエッチングは、電子供給層２３で停止する。その後、例えば、リン酸及び過酸化水素水の混合液が用いられ、電子供給層２３及びチャネル層２２がエッチングされる。このようにして素子分離領域が形成される。素子分離領域の形成後、レジストマスクは除去される。
【0068】
素子分離領域で画定される素子領域の半導体層２０に対し、図４（Ｂ）に示すように、ソース電極３０及びドレイン電極４０が形成される。ソース電極３０及びドレイン電極４０の形成の際は、ソース電極３０及びドレイン電極４０を形成する領域を開口したレジストマスク（図示せず）がキャップ層２５上に形成される。このレジストマスクの形成に続き、Ｔｉ、Ｐｔ及びＡｕが順次蒸着法を用いて形成される。そして、レジストマスクがその上に形成されたＴｉ、Ｐｔ及びＡｕと共に除去される。例えば、このようなリフトオフ法を用いて、キャップ層２５上にソース電極３０及びドレイン電極４０が形成される。
【0069】
ソース電極３０及びドレイン電極４０の形成後、図５（Ａ）に示すように、キャップ層２５にリセス２５ｃが形成される。リセス２５ｃは、キャップ層２５の、ソース電極３０とドレイン電極４０との間の領域に形成される。リセス２５ｃの形成の際は、リセス２５ｃを形成する領域を開口したレジストマスク（図示せず）がキャップ層２５上に形成される。このレジストマスクの形成には、例えば、電子ビームリソグラフィ技術が用いられる。形成されたレジストマスクをマスクとして、例えば、リン酸及び過酸化水素水の混合液が用いられ、キャップ層２５がエッチングされる。このエッチングは、エッチング停止層２４で停止する。このような方法を用いて、キャップ層２５にリセス２５ｃが形成される。
【0070】
リセス２５ｃの形成により、キャップ層２５の第１メサ２５ａ及び第２メサ２５ｂが形成される。第１メサ２５ａと第２メサ２５ｂとの間のリセス２５ｃの幅が調整され、リセス２５ｃの直下のチャネル層２２に生成される２ＤＥＧ８０の密度が調整される。
【0071】
キャップ層２５のリセス２５ｃ、第１メサ２５ａ及び第２メサ２５ｂの形成後、図５（Ｂ）に示すように、半導体層２０の面２０ａ側に、半導体層２０の一部及びソース電極３０を覆う絶縁膜６０が形成される。
【0072】
絶縁膜６０の形成の際は、まず、半導体層２０並びにソース電極３０及びドレイン電極４０を覆うように、絶縁膜６０の絶縁材料が形成される。絶縁膜６０の絶縁材料として、酸素空孔を有するＡｌｘＯｙ（ｙ／ｘ＜３／２）が形成される。このような絶縁材料が、例えば、原子層堆積（Atomic Layer Deposition；ＡＬＤ）法を用いて、半導体層２０並びにソース電極３０及びドレイン電極４０を覆うように形成される。
【0073】
絶縁膜６０の絶縁材料の形成にＡＬＤ法を用いる場合には、Ａｌ原料及びＯ原料の各供給量が調整され、酸素空孔を有するＡｌｘＯｙ（ｙ／ｘ＜３／２）が形成される。また、ＡＬＤ法又は他の方法（ＣＶＤ法等）を用いて形成されたＡｌｘＯｙ（ｘ、ｙは任意）を、水素等の還元性ガスを用いて還元することで、酸素空孔を有するＡｌｘＯｙ（ｙ／ｘ＜３／２）を形成することもできる。
【0074】
絶縁膜６０の絶縁材料の膜厚は、限定されるものではない。例えば、絶縁材料の膜厚は、１ｎｍから１０ｎｍの範囲に設定される。絶縁材料、即ち、当該絶縁材料から形成される絶縁膜６０の膜厚を大きくするほど、絶縁膜６０の正電荷の影響（その直下の２ＤＥＧ８０の密度を増加する効果）が大きくなり得る。
【0075】
このようにして半導体層２０並びにソース電極３０及びドレイン電極４０を覆うように形成された絶縁材料のうち、ゲート電極５０を形成する領域５３及び当該領域５３からドレイン電極４０側の絶縁材料が選択的に除去される。その際は、例えばフォトリソグラフィ技術を用いて、領域５３及び当該領域５３からドレイン電極４０側を開口したレジストマスク（図示せず）が形成される。このレジストマスクをマスクとして、例えば、水酸化テトラメチルアンモニウム（Tetra-Methyl-Ammonium Hydroxide；ＴＭＡＨ）等のアルカリ系薬液を用いて、領域５３及び当該領域５３からドレイン電極４０側に形成された絶縁材料がウェットエッチングされる。これにより、半導体層２０の領域５３からソース電極３０側及びソース電極３０を覆う、図５（Ｂ）に示すような絶縁膜６０が形成される。
【0076】
尚、このようなウェットエッチングによって形成される絶縁膜６０は、その側面６０ａが、ドレイン電極４０側に向かって膜厚が小さくなるように傾斜してもよい。
絶縁膜６０の形成後、図６（Ａ）に示すように、半導体層２０に形成された絶縁膜６０、絶縁膜６０から露出する半導体層２０及びドレイン電極４０を覆うように、保護膜７０が形成される。例えば、ＳｉＮの保護膜７０が形成される。保護膜７０は、例えば、プラズマＣＶＤ法を用いて形成される。保護膜７０の膜厚は、例えば、２ｎｍから５００ｎｍの範囲に設定される。保護膜７０の形成には、プラズマＣＶＤ法のほか、ＡＬＤ法、スパッタ法等が用いられてもよい。
絶縁膜６０の形成後、図６（Ａ）に示すように、半導体層２０に形成された絶縁膜６０、絶縁膜６０から露出する半導体層２０及びドレイン電極４０を覆うように、保護膜７０が形成される。例えば、ＳｉＮの保護膜７０が形成される。保護膜７０は、例えば、プラズマＣＶＤ法を用いて形成される。保護膜７０の膜厚は、例えば、２ｎｍから５００ｎｍの範囲に設定される。保護膜７０の形成には、プラズマＣＶＤ法のほか、ＡＬＤ法、スパッタ法等が用いられてもよい。
【0077】
保護膜７０の形成後、図６（Ｂ）に示すように、保護膜７０に開口部７１が形成される。保護膜７０の開口部７１は、キャップ層２５のリセス２５ｃ内の、ゲート電極５０を形成する領域５３に、形成される。開口部７１の形成の際は、領域５３を開口したレジストマスク（図示せず）が形成される。このレジストマスクをマスクとして、フッ素系ガスを用いたドライエッチングが行われ、エッチング停止層２４に通じる開口部７１が形成される。
【0078】
保護膜７０の開口部７１の形成後、上記図３に示したように、ゲート電極５０が形成される。ゲート電極５０の形成の際は、ゲート電極５０を形成する領域５３、即ち、保護膜７０の開口部７１を開口したレジストマスク（図示せず）が保護膜７０上に形成される。このレジストマスクの形成には、例えば、電子ビームリソグラフィ技術が用いられる。レジストマスクとして、例えば、多層レジストマスクが形成される。レジストマスクの形成に続き、Ｔｉ、Ｐｔ及びＡｕが順次蒸着法を用いて形成される。そして、レジストマスクがその上に形成されたＴｉ、Ｐｔ及びＡｕと共に除去される。例えば、このようなリフトオフ法を用いて、ゲート電極５０が形成される。ゲート電極５０の形成により、上記図３に示したような半導体装置１００が製造される。
【0079】
尚、ゲート電極５０の形成後には、更にパッシベーション膜及び配線等が形成されてよい。
ここでは、基板１０としてＩｎＰ基板を用いる例を示すが、基板１０には、ＩｎＰ基板に限らず、各種基板を用いることもできる。例えば、ＩｎＰ系化合物半導体基板のほか、ＧａＡｓ基板等のＧａＡｓ系化合物半導体基板を用いることもできる。用いる基板１０の種類に基づき、基板１０とチャネル層２２との間に形成されるバッファ層２１の材料及び構造が適宜調整される。即ち、チャネル層２２が成長可能なバッファ層２１が基板１０上に形成される。
ここでは、基板１０としてＩｎＰ基板を用いる例を示すが、基板１０には、ＩｎＰ基板に限らず、各種基板を用いることもできる。例えば、ＩｎＰ系化合物半導体基板のほか、ＧａＡｓ基板等のＧａＡｓ系化合物半導体基板を用いることもできる。用いる基板１０の種類に基づき、基板１０とチャネル層２２との間に形成されるバッファ層２１の材料及び構造が適宜調整される。即ち、チャネル層２２が成長可能なバッファ層２１が基板１０上に形成される。
【0080】
【0081】
図７に示す半導体装置１００Ａは、ＨＥＭＴの一例である。半導体装置１００Ａは、ゲート電極５０のソース電極３０側に設けられる第１部位６１と、半導体層２０の面２０ａとゲート電極５０の端面５１との間に設けられる第２部位６２とを有する絶縁膜６０が設けられた構成を有する。第２部位６２は、第１部位６１と連続する。第２部位６２は、ドレイン電極４０側の端６２ａが、ドレイン側ゲート端５２よりも、ソース電極３０側に位置する。半導体装置１００Ａは、絶縁膜６０の一部である第２部位６２が、ソース電極３０側から、半導体層２０の面２０ａとゲート電極５０の端面５１との間であってドレイン側ゲート端５２に達しない位置まで延びた構成を有する。半導体装置１００Ａは、絶縁膜６０の端６２ａが、ドレイン側ゲート端５２よりも内側に食い込んだ位置にあるとも言える。例えば、絶縁膜６０として、酸素空孔を有するＡｌｘＯｙ（ｙ／ｘ＜３／２）を含むものが設けられる。
【0082】
尚、半導体装置１００Ａにおいて、半導体層２０のチャネル層２２を「第１層」、電子供給層２３を「第２層」、キャップ層２５を「第３層」、エッチング停止層２４を「第４層」とも言う。半導体装置１００Ａにおいて、半導体層２０の基板１０とは反対側の面２０ａを「第１面」とも言い、半導体層２０の基板１０側の面２０ｂを「第２面」とも言う。半導体装置１００Ａにおいて、絶縁膜６０のうち、ゲート電極５０のソース電極３０側に設けられる第１部位６１を「第１絶縁膜」とも言う。半導体装置１００Ａにおいて、絶縁膜６０のうち、半導体層２０の面２０ａとゲート電極５０の端面５１との間に設けられる第２部位６２を「第２絶縁膜」とも言う。
【0083】
半導体装置１００Ａでは、絶縁膜６０の第２部位６２が、ゲート絶縁膜として機能する。これにより、半導体装置１００Ａでは、ゲートリーク電流の発生が抑えられる。
半導体装置１００Ａでは、酸素空孔を有するＡｌｘＯｙ（ｙ／ｘ＜３／２）を含む絶縁膜６０の第１部位６１及び第２部位６２により、ゲート電極５０と第１メサ２５ａとの間の直下及びゲート電極５０の一部の直下における２ＤＥＧ８０の密度が増加する。これにより、半導体装置１００Ａが大電流化、高出力化される。
半導体装置１００Ａでは、酸素空孔を有するＡｌｘＯｙ（ｙ／ｘ＜３／２）を含む絶縁膜６０の第１部位６１及び第２部位６２により、ゲート電極５０と第１メサ２５ａとの間の直下及びゲート電極５０の一部の直下における２ＤＥＧ８０の密度が増加する。これにより、半導体装置１００Ａが大電流化、高出力化される。
【0084】
半導体装置１００Ａでは、ゲート電極５０と第１メサ２５ａとの間の直下における２ＤＥＧ８０の密度に比べて、ゲート電極５０と第２メサ２５ｂとの間の直下における２ＤＥＧ８０の密度が、相対的に低くなる。そのため、ゲート電極５０とドレイン電極４０との間の半導体層２０に生じる電界が抑えられる。更に、半導体装置１００Ａでは、絶縁膜６０の第２部位６２の端６２ａがドレイン側ゲート端５２に達しない。そのため、第２部位６２が酸素空孔を有するＡｌｘＯｙ（ｙ／ｘ＜３／２）を含む場合でも、ドレイン側ゲート端５２の直下における２ＤＥＧ８０の密度の増加が抑えられ、ドレイン側ゲート端５２における電界集中が抑えられる。これにより、半導体装置１００Ａの耐圧の低下が抑えられる。
【0085】
尚、後述のように、絶縁膜６０の第２部位６２は、第１部位６１よりも酸素空孔の少ない又は酸素空孔の無い構成にすることもできる。
上記のような第１部位６１及び第２部位６２を有する絶縁膜６０が用いられ、高出力且つ高耐圧の半導体装置１００Ａが実現される。
上記のような第１部位６１及び第２部位６２を有する絶縁膜６０が用いられ、高出力且つ高耐圧の半導体装置１００Ａが実現される。
【0086】
続いて、上記のような半導体装置１００Ａの製造方法について説明する。
図８は第２実施形態の第２構成例に係る半導体装置の製造方法について説明する図である。図８（Ａ）及び図８（Ｂ）にはそれぞれ、半導体装置製造工程の一例の要部断面図を模式的に示している。
図８は第２実施形態の第２構成例に係る半導体装置の製造方法について説明する図である。図８（Ａ）及び図８（Ｂ）にはそれぞれ、半導体装置製造工程の一例の要部断面図を模式的に示している。
【0087】
上記図７に示したような半導体装置１００Ａの製造では、上記図４（Ａ）、図４（Ｂ）及び図５（Ａ）に示した工程の後、図８（Ａ）に示すような領域に絶縁膜６０が形成される。即ち、ゲート電極５０を形成する領域５３のソース電極３０側に第１部位６１が形成され、領域５３の一部に第２部位６２が形成されるように、絶縁膜６０が形成される。このような絶縁膜６０が、上記図５（Ｂ）について述べた方法の例に従って、形成される。これにより、半導体層２０の領域５３からソース電極３０側及びソース電極３０を覆う第１部位６１と、領域５３の一部を覆う第２部位６２とを含む、図８（Ａ）に示すような絶縁膜６０が形成される。例えば、絶縁膜６０として、酸素空孔を有するＡｌｘＯｙ（ｙ／ｘ＜３／２）を含むものが形成される。絶縁膜６０の膜厚は、例えば、１ｎｍから１０ｎｍの範囲に設定される。第２部位６２をゲート絶縁膜として機能させる絶縁膜６０では、その膜厚が、例えば、１ｎｍから５ｎｍの範囲に設定される。一例として、絶縁膜６０の膜厚は、２ｎｍに設定される。
【0088】
絶縁膜６０の形成後、図８（Ａ）に示すように、半導体層２０に形成された絶縁膜６０、絶縁膜６０から露出する半導体層２０及びドレイン電極４０を覆うように、保護膜７０が形成される。例えば、保護膜７０として、ＳｉＮを含むものが形成される。保護膜７０には、図８（Ｂ）に示すように、ゲート電極５０を形成する領域５３に、開口部７１が形成される。保護膜７０及びその開口部７１は、上記図６（Ａ）及び図６（Ｂ）について述べた方法の例に従って、形成される。開口部７１の形成により、領域５３には、絶縁膜６０の第２部位６２が露出する。そして、絶縁膜６０の第２部位６２が露出する領域５３に、ゲート電極５０が形成される。これにより、上記図７に示したような半導体装置１００Ａが製造される。
【0089】
尚、ゲート電極５０の形成後には、更にパッシベーション膜及び配線等が形成されてよい。
図９は第２実施形態の第２構成例に係る半導体装置の製造方法について更に説明する図である。図９には、半導体装置製造工程の一例の要部断面図を模式的に示している。
図９は第２実施形態の第２構成例に係る半導体装置の製造方法について更に説明する図である。図９には、半導体装置製造工程の一例の要部断面図を模式的に示している。
【0090】
半導体装置１００Ａにおいて、ゲート絶縁膜として機能する絶縁膜６０の第２部位６２を、酸素空孔を有するＡｌｘＯｙ（ｙ／ｘ＜３／２）を含む構成とすると、その酸素空孔が電子トラップのサイトとなり得る。
【0091】
そこで、上記図８（Ｂ）に示したような保護膜７０の開口部７１の形成後、ゲート電極５０の形成前に、図９に示すように、開口部７１から露出する絶縁膜６０の第２部位６２を酸化し、酸素空孔を低減するようにしてもよい。例えば、開口部７１から露出する第２部位６２を、水蒸気を用いて酸化する。この時、絶縁膜６０の第１部位６１は、保護膜７０で覆われるため、酸化が抑えられる。このような第２部位６２の選択的な酸化により、ゲート絶縁膜として機能する第２部位６２の酸素空孔が、ゲート電極５０のソース電極３０側に設けられる第１部位６１の酸素空孔よりも、低減される。
【0092】
このように半導体装置１００Ａの絶縁膜６０は、比較的酸素空孔の多い第１部位６１と、比較的酸素空孔の少ない又は酸素空孔の無い第２部位６２とを含む構成とされてもよい。即ち、半導体装置１００Ａでは、第２部位６２のＡｌｘＯｙのＡｌに対するＯの組成比ｙ／ｘが、第１部位６１のＡｌｘＯｙのＡｌに対するＯの組成比ｙ／ｘよりも大きい絶縁膜６０が設けられてもよい。これにより、第２部位６２での電子トラップを抑えることが可能になり、電子トラップに起因した閾値電圧シフト等の半導体装置１００Ａの特性変動を抑えることが可能になる。
【0093】
更に、半導体装置１００Ａでは、絶縁膜６０の第２部位６２を、比較的酸素空孔の少ない又は酸素空孔の無い第２部位６２とすると、その正電荷の影響が抑えられ、ゲート電極５０の直下における２ＤＥＧ８０の密度の増加が抑えられる。そして、ドレイン側ゲート端５２の直下における２ＤＥＧ８０の密度の増加が、比較的酸素空孔の多い第２部位６２とした場合に比べて、より効果的に抑えられる。これにより、ドレイン側ゲート端５２における電界集中がより効果的に抑えられ、半導体装置１００Ａの耐圧の低下がより効果的に抑えられる。
【0094】
図１０は第２実施形態の第２構成例に係る半導体装置について更に説明する図である。図１０には、半導体装置の一例の要部断面図を模式的に示している。
図１０に示す半導体装置１００Ｂは、ＨＥＭＴの一例である。半導体装置１００Ｂは、第１部位６１及び第２部位６２を有する絶縁膜６０の、その第２部位６２のドレイン電極４０側の端６２ａが、ドレイン側ゲート端５２に位置する構成を有する。半導体装置１００Ｂの製造では、上記図８（Ａ）及び図８（Ｂ）等について述べた半導体装置１００Ａの製造方法において、ゲート電極５０を形成する領域５３の全体に第２部位６２が形成されるように、絶縁膜６０が形成される。半導体装置１００Ｂは、このように絶縁膜６０が形成される点を除き、上記半導体装置１００Ａと同様に製造することができる。
図１０に示す半導体装置１００Ｂは、ＨＥＭＴの一例である。半導体装置１００Ｂは、第１部位６１及び第２部位６２を有する絶縁膜６０の、その第２部位６２のドレイン電極４０側の端６２ａが、ドレイン側ゲート端５２に位置する構成を有する。半導体装置１００Ｂの製造では、上記図８（Ａ）及び図８（Ｂ）等について述べた半導体装置１００Ａの製造方法において、ゲート電極５０を形成する領域５３の全体に第２部位６２が形成されるように、絶縁膜６０が形成される。半導体装置１００Ｂは、このように絶縁膜６０が形成される点を除き、上記半導体装置１００Ａと同様に製造することができる。
【0095】
尚、半導体装置１００Ｂにおいて、半導体層２０のチャネル層２２を「第１層」、電子供給層２３を「第２層」、キャップ層２５を「第３層」、エッチング停止層２４を「第４層」とも言う。半導体装置１００Ｂにおいて、半導体層２０の基板１０とは反対側の面２０ａを「第１面」とも言い、半導体層２０の基板１０側の面２０ｂを「第２面」とも言う。半導体装置１００Ｂにおいて、絶縁膜６０のうち、ゲート電極５０のソース電極３０側に設けられる第１部位６１を「第１絶縁膜」とも言う。半導体装置１００Ｂにおいて、絶縁膜６０のうち、半導体層２０の面２０ａとゲート電極５０の端面５１との間に設けられる第２部位６２を「第２絶縁膜」とも言う。
【0096】
この図１０に示すような半導体装置１００Ｂによっても、上記半導体装置１００Ａと同様に、第１部位６１及び第２部位６２を有する絶縁膜６０により、高出力及び高耐圧が実現される。
【0097】
半導体装置１００Ｂでは、第２部位６２のドレイン電極４０側の端６２ａが、比較的電界集中が生じ易いドレイン側ゲート端５２に位置する。そのため、半導体装置１００Ｂにおいて、例えば、上記図９に示したような第２部位６２を酸化する方法を用いて、第２部位６２の酸素空孔を第１部位６１の酸素空孔よりも低減するようにしてもよい。端６２ａがドレイン側ゲート端５２に位置する第２部位６２の酸素空孔を第１部位６１の酸素空孔よりも低減すると、その正電荷の影響が抑えられ、ドレイン側ゲート端５２の直下における２ＤＥＧ８０の密度の増加が抑えられる。これにより、ドレイン側ゲート端５２における電界集中が抑えられ、電界集中による半導体装置１００Ｂの耐圧の低下が抑えられる。半導体装置１００Ｂにおいて、第２部位６２の酸素空孔を第１部位６１の酸素空孔よりも低減すると、ゲート絶縁膜として機能する第２部位６２での電子トラップも抑えられる。
【0098】
【0099】
図１１は第２実施形態の第２構成例に係る半導体装置の変形例について説明する図である。図１１（Ａ）には、半導体装置製造工程の一例の要部断面図を模式的に示している。図１１（Ｂ）には、半導体装置の一例の要部断面図を模式的に示している。
【0100】
上記図８（Ａ）（及び図５（Ｂ））について述べた方法の例に従って絶縁膜６０を形成する際には、図１１（Ａ）に示すような第２部位６２を有する絶縁膜６０が形成されてもよい。即ち、図１１（Ａ）に示すように、ゲート電極５０を形成する領域５３に形成される第２部位６２の、そのドレイン電極４０側の側面６２ｂを、ドレイン電極４０側に向かって第２部位６２の膜厚が小さくなるように傾斜させてもよい。
【0101】
前述のように、絶縁膜６０の形成では、まず、半導体層２０の面２０ａ側に、半導体層２０並びにソース電極３０及びドレイン電極４０を覆うように、ＡＬＤ法を用いて絶縁膜６０の絶縁材料が形成される。そして、薬液を用いて当該絶縁材料の一部がウェットエッチングされ、図１１（Ａ）に示すような第１部位６１及び第２部位６２を有する絶縁膜６０が形成される。このウェットエッチングの際の条件、例えば、薬液の種類、浸漬温度、浸漬時間等を調整することで、側面６２ｂを傾斜させた第２部位６２を得ることができる。
【0102】
このような第２部位６２を有する絶縁膜６０の形成後、上記図８（Ａ）及び図８（Ｂ）に示した工程の例に従って、保護膜７０及び開口部７１が形成される。そして、その開口部７１の形成により露出した第２部位６２上に、ゲート電極５０が形成される。これにより、図１１（Ｂ）に示すような半導体装置１００Ｃ（ＨＥＭＴの一例）が得られる。
【0103】
尚、半導体装置１００Ｃにおいて、半導体層２０のチャネル層２２を「第１層」、電子供給層２３を「第２層」、キャップ層２５を「第３層」、エッチング停止層２４を「第４層」とも言う。半導体装置１００Ｃにおいて、半導体層２０の基板１０とは反対側の面２０ａを「第１面」とも言い、半導体層２０の基板１０側の面２０ｂを「第２面」とも言う。半導体装置１００Ｃにおいて、絶縁膜６０のうち、ゲート電極５０のソース電極３０側に設けられる第１部位６１を「第１絶縁膜」とも言う。半導体装置１００Ｃにおいて、絶縁膜６０のうち、半導体層２０の面２０ａとゲート電極５０の端面５１との間に設けられる第２部位６２を「第２絶縁膜」とも言う。
【0104】
図１１（Ｂ）に示す半導体装置１００Ｃでは、ゲート絶縁膜として機能する絶縁膜６０の第２部位６２が、その傾斜した側面６２ｂにより、ドレイン電極４０側に向かって膜厚が小さくなる。そのため、第２部位６２が酸素空孔を有するＡｌｘＯｙ（ｙ／ｘ＜３／２）を含む場合でも、その正電荷の影響が、傾斜した側面６２ｂの直下では弱められる。従って、傾斜した側面６２ｂの直下における２ＤＥＧ８０の密度の増加が抑えられる。これにより、半導体装置１００Ｃの耐圧の低下が抑えられる。
【0105】
尚、半導体装置１００Ｃにおいて、絶縁膜６０の、側面６２ｂを傾斜させた第２部位６２（図１１（Ａ））を、上記図９に示した工程の例に従い、保護膜７０の開口部７１の形成後であってゲート電極５０の形成前に、酸化することもできる。これにより、ゲート電極５０の直下における２ＤＥＧ８０の密度の増加が抑えられ、また、第２部位６２での電子トラップが抑えられる。
【0106】
この図１１の例に従い、上記図７に示した半導体装置１００Ａ、即ち、絶縁膜６０の第２部位６２の端６２ａがドレイン側ゲート端５２に達しない半導体装置１００Ａにおいても同様に、第２部位６２の側面６２ｂを傾斜させてもよい。
【0107】
図１２は第２実施形態の第２構成例に係る半導体装置の別の変形例について説明する図である。図１２には、半導体装置の一例の要部断面図を模式的に示している。
図１２に示す半導体装置１００Ｄは、ＨＥＭＴの一例である。半導体装置１００Ｄは、第１部位６１及び第２部位６２を有する絶縁膜６０の、その第２部位６２の膜厚を、第１部位６１の膜厚よりも小さくした構成を有する。
図１２に示す半導体装置１００Ｄは、ＨＥＭＴの一例である。半導体装置１００Ｄは、第１部位６１及び第２部位６２を有する絶縁膜６０の、その第２部位６２の膜厚を、第１部位６１の膜厚よりも小さくした構成を有する。
【0108】
半導体装置１００Ｄは、例えば、次のような方法を用いて製造される。即ち、上記図８（Ａ）に示した工程の例に従って、絶縁膜６０及び保護膜７０が形成される。次いで、上記図８（Ｂ）に示した工程の例に従って、開口部７１が形成される。そして、開口部７１が形成された保護膜７０をマスクとして、第２部位６２の一部が除去され、薄化される。そして、開口部７１の形成により露出した、薄化された第２部位６２上に、ゲート電極５０が形成される。例えば、このような方法が用いられ、図１２に示すような半導体装置１００Ｄが得られる。
【0109】
尚、半導体装置１００Ｄにおいて、半導体層２０のチャネル層２２を「第１層」、電子供給層２３を「第２層」、キャップ層２５を「第３層」、エッチング停止層２４を「第４層」とも言う。半導体装置１００Ｄにおいて、半導体層２０の基板１０とは反対側の面２０ａを「第１面」とも言い、半導体層２０の基板１０側の面２０ｂを「第２面」とも言う。半導体装置１００Ｄにおいて、絶縁膜６０のうち、ゲート電極５０のソース電極３０側に設けられる第１部位６１を「第１絶縁膜」とも言う。半導体装置１００Ｄにおいて、絶縁膜６０のうち、半導体層２０の面２０ａとゲート電極５０の端面５１との間に設けられる第２部位６２を「第２絶縁膜」とも言う。
【0110】
図１２に示す半導体装置１００Ｄでは、絶縁膜６０の第２部位６２の膜厚が、第１部位６１の膜厚よりも小さくなる。そのため、第２部位６２が酸素空孔を有するＡｌｘＯｙ（ｙ／ｘ＜３／２）を含む場合でも、その正電荷の影響が、ゲート電極５０の直下では弱められる。従って、ゲート電極５０の直下における２ＤＥＧ８０の密度の増加が抑えられる。これにより、半導体装置１００Ｄの耐圧の低下が抑えられる。
【0111】
半導体装置１００Ｄにおいて、絶縁膜６０の膜厚は、例えば、１ｎｍから１０ｎｍの範囲に設定される。第２部位６２は、それがゲート絶縁膜として有効に機能する膜厚、即ち、ゲート電極５０の電界をチャネル層２２に印加可能であってゲートリーク電流を抑制可能な膜厚に、設定される。第２部位６２の膜厚は、１ｎｍから５ｎｍの範囲に設定されることが好ましく、一例として、２ｎｍに設定される。第１部位６１の膜厚は、第２部位６２の膜厚よりも大きければよい。第１部位６１の膜厚を大きくするほど、それが帯びる正電荷量の増加、及びその影響による２ＤＥＧ８０の密度の増加が期待される。
【0112】
尚、半導体装置１００Ｄにおいて、絶縁膜６０の、比較的膜厚を小さくした第２部位６２を、上記図９に示した工程の例に従い、保護膜７０の開口部７１の形成後であってゲート電極５０の形成前に、酸化することもできる。これにより、ゲート電極５０の直下における２ＤＥＧ８０の密度の増加がより効果的に抑えられる。更に、第２部位６２での電子トラップも抑えられる。
【0113】
この図１２の例に従い、上記図７に示した半導体装置１００Ａ、即ち、絶縁膜６０の第２部位６２の端６２ａがドレイン側ゲート端５２に達しない半導体装置１００Ａにおいても同様に、第２部位６２の膜厚を第１部位６１の膜厚よりも小さくしてもよい。
【0114】
次に、第２実施形態に係る半導体装置の第３構成例について説明する。
図１３は第２実施形態の第３構成例に係る半導体装置について説明する図である。図１３には、半導体装置の一例の要部断面図を模式的に示している。
図１３は第２実施形態の第３構成例に係る半導体装置について説明する図である。図１３には、半導体装置の一例の要部断面図を模式的に示している。
【0115】
図１３に示す半導体装置１００Ｅは、ＨＥＭＴの一例である。半導体装置１００Ｅは、第１部位６１及び第２部位６２、更に第３部位６３を有する絶縁膜６０が設けられた構成を有する。第１部位６１は、ゲート電極５０のソース電極３０側に設けられる。第２部位６２は、第１部位６１と連続し、半導体層２０の面２０ａとゲート電極５０の端面５１との間に設けられる。第３部位６３は、第２部位６２と連続し、ゲート電極５０のドレイン電極４０側に設けられる。例えば、第３部位６３は、ゲート電極５０から、ドレイン電極４０が設けられるキャップ層２５の第２メサ２５ｂに達しない位置まで、設けられる。例えば、第３部位６３は、そのドレイン電極４０側の端６３ａが、ゲート電極５０から、ゲート電極５０と第２メサ２５ｂとの間の距離の半分までの領域に位置するように、設けられる。例えば、絶縁膜６０として、酸素空孔を有するＡｌｘＯｙ（ｙ／ｘ＜３／２）を含むものが設けられる。
【0116】
尚、半導体装置１００Ｅにおいて、半導体層２０のチャネル層２２を「第１層」、電子供給層２３を「第２層」、キャップ層２５を「第３層」、エッチング停止層２４を「第４層」とも言う。半導体装置１００Ｅにおいて、半導体層２０の基板１０とは反対側の面２０ａを「第１面」とも言い、半導体層２０の基板１０側の面２０ｂを「第２面」とも言う。半導体装置１００Ｅにおいて、絶縁膜６０のうち、ゲート電極５０のソース電極３０側に設けられる第１部位６１を「第１絶縁膜」とも言う。半導体装置１００Ｅにおいて、絶縁膜６０のうち、半導体層２０の面２０ａとゲート電極５０の端面５１との間に設けられる第２部位６２を「第２絶縁膜」とも言う。半導体装置１００Ｅにおいて、絶縁膜６０のうち、ゲート電極５０のドレイン電極４０側に設けられる第３部位を「第３絶縁膜」とも言う。
【0117】
半導体装置１００Ｅでは、ゲート電極５０のドレイン電極４０側に、第２メサ２５ｂに達しない位置まで、絶縁膜６０の第３部位６３が設けられる。そのため、酸素空孔を有するＡｌｘＯｙ（ｙ／ｘ＜３／２）を含む絶縁膜６０が、ゲート電極５０から第２メサ２５ｂまで設けられる場合に比べて、ゲート電極５０と第２メサ２５ｂとの間の直下における２ＤＥＧ８０の密度の増加が抑えられる。これにより、ゲート電極５０とドレイン電極４０との間の半導体層２０に生じる電界が抑えられ、半導体装置１００Ｅの耐圧の低下が抑えられる。半導体装置１００Ｅでは、リセス２５ｃにおいて、酸素空孔を有するＡｌｘＯｙ（ｙ／ｘ＜３／２）を含む絶縁膜６０により、その直下における２ＤＥＧ８０の密度が増加する。これにより、半導体装置１００Ｅが大電流化、高出力化される。
【0118】
上記のような第１部位６１、第２部位６２及び第３部位６３を有する絶縁膜６０が用いられ、高出力且つ高耐圧の半導体装置１００Ｅが実現される。
続いて、上記のような半導体装置１００Ｅの製造方法について説明する。
続いて、上記のような半導体装置１００Ｅの製造方法について説明する。
【0119】
【0120】
上記図１３に示したような半導体装置１００Ｅの製造では、上記図４（Ａ）、図４（Ｂ）及び図５（Ａ）に示した工程の後、図１４（Ａ）に示すような領域に絶縁膜６０が形成される。即ち、ゲート電極５０を形成する領域５３のソース電極３０側に第１部位６１が形成され、領域５３に第２部位６２が形成され、領域５３のドレイン電極４０側に第３部位６３が形成されるように、絶縁膜６０が形成される。このような絶縁膜６０が、上記図５（Ｂ）について述べた方法の例に従って、形成される。これにより、領域５３からソース電極３０側及びソース電極３０を覆う第１部位６１と、領域５３を覆う第２部位６２と、領域５３からドレイン電極４０側の一部を覆う第３部位６３とを含む、図１４（Ａ）に示すような絶縁膜６０が形成される。例えば、絶縁膜６０として、酸素空孔を有するＡｌｘＯｙ（ｙ／ｘ＜３／２）を含むものが形成される。絶縁膜６０の膜厚は、例えば、１ｎｍから１０ｎｍの範囲に設定される。第２部位６２をゲート絶縁膜として機能させる絶縁膜６０では、その膜厚が、例えば、１ｎｍから５ｎｍの範囲に設定される。一例として、絶縁膜６０の膜厚は、２ｎｍに設定される。
【0121】
絶縁膜６０の形成後、図１４（Ａ）に示すように、半導体層２０に形成された絶縁膜６０、絶縁膜６０から露出する半導体層２０及びドレイン電極４０を覆うように、保護膜７０が形成される。例えば、保護膜７０として、ＳｉＮを含むものが形成される。保護膜７０には、図１４（Ｂ）に示すように、ゲート電極５０を形成する領域５３に、開口部７１が形成される。保護膜７０及びその開口部７１は、上記図６（Ａ）及び図６（Ｂ）について述べた方法に例に従って、形成される。開口部７１の形成により、領域５３には、絶縁膜６０の第２部位６２が露出する。そして、絶縁膜６０の第２部位６２が露出する領域５３に、ゲート電極５０が形成される。これにより、上記図１３に示したような半導体装置１００Ｅが製造される。
【0122】
尚、ゲート電極５０の形成後には、更にパッシベーション膜及び配線等が形成され得る。
半導体装置１００Ｅにおいて、例えば、上記図９に示したような第２部位６２を酸化する方法を用いて、第２部位６２の酸素空孔を第１部位６１の酸素空孔よりも低減することもできる。これにより、ゲート絶縁膜として機能する第２部位６２での電子トラップが抑えられると共に、第２部位６２の直下における２ＤＥＧ８０の密度の増加が抑えられる。また、半導体装置１００Ｅでは、例えば、第２部位６２と共に第３部位６３も保護膜７０から露出させて酸化し、第３部位６３の酸素空孔を第１部位６１の酸素空孔よりも低減することもできる。これにより、第３部位６３の直下における２ＤＥＧ８０の密度の増加が抑えられ、ゲート電極５０と第２メサ２５ｂとの間の直下における２ＤＥＧ８０の密度の増加が抑えられ、耐圧の低下が抑えられる。第３部位６３の酸素空孔を第１部位６１の酸素空孔よりも低減する場合、第３部位６３は、ゲート電極５０から第２メサ２５ｂまで設けられてもよく、或いは、ゲート電極５０からドレイン電極４０まで、更にはドレイン電極４０を覆うように、設けられてもよい。
半導体装置１００Ｅにおいて、例えば、上記図９に示したような第２部位６２を酸化する方法を用いて、第２部位６２の酸素空孔を第１部位６１の酸素空孔よりも低減することもできる。これにより、ゲート絶縁膜として機能する第２部位６２での電子トラップが抑えられると共に、第２部位６２の直下における２ＤＥＧ８０の密度の増加が抑えられる。また、半導体装置１００Ｅでは、例えば、第２部位６２と共に第３部位６３も保護膜７０から露出させて酸化し、第３部位６３の酸素空孔を第１部位６１の酸素空孔よりも低減することもできる。これにより、第３部位６３の直下における２ＤＥＧ８０の密度の増加が抑えられ、ゲート電極５０と第２メサ２５ｂとの間の直下における２ＤＥＧ８０の密度の増加が抑えられ、耐圧の低下が抑えられる。第３部位６３の酸素空孔を第１部位６１の酸素空孔よりも低減する場合、第３部位６３は、ゲート電極５０から第２メサ２５ｂまで設けられてもよく、或いは、ゲート電極５０からドレイン電極４０まで、更にはドレイン電極４０を覆うように、設けられてもよい。
【0123】
半導体装置１００Ｅにおいて、上記図１２の例に従い、絶縁膜６０の第２部位６２の膜厚を、第１部位６１の膜厚よりも小さくしてもよい。また、半導体装置１００Ｅにおいては、絶縁膜６０の第３部位６３の膜厚を、第１部位６１の膜厚よりも小さくしてもよく、絶縁膜６０の第２部位６２及び第３部位６３の膜厚を共に、第１部位６１の膜厚よりも小さくしてもよい。このようにすることで、絶縁膜６０が酸素空孔を有するＡｌｘＯｙ（ｙ／ｘ＜３／２）を含む場合でも、その正電荷の影響を、膜厚を小さくした第２部位６２又は第３部位６３で低減し、２ＤＥＧ８０の密度の増加を抑え、耐圧の低下を抑えることもできる。
【0124】
半導体装置１００Ｅにおいて、絶縁膜６０の第３部位６３は、そのドレイン電極４０側の側面（端６３ａ）が傾斜していてもよい。
以上述べた半導体装置１００、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ、１００Ｅにおいて、ゲート電極５０は、ソース電極３０側の第１メサ２５ａとの間の距離よりも、ドレイン電極４０側の第２メサ２５ｂとの間の距離の方が大きくなるような非対称配置とされてもよい。このような非対称配置が採用されることで、半導体装置１００、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ、１００Ｅが更に高耐圧化される。
以上述べた半導体装置１００、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ、１００Ｅにおいて、ゲート電極５０は、ソース電極３０側の第１メサ２５ａとの間の距離よりも、ドレイン電極４０側の第２メサ２５ｂとの間の距離の方が大きくなるような非対称配置とされてもよい。このような非対称配置が採用されることで、半導体装置１００、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ、１００Ｅが更に高耐圧化される。
【0125】
［第３実施形態］
ここでは、半導体装置の特性評価の結果を、第３実施形態として説明する。
図１５は特性評価に用いた半導体装置について説明する図である。図１５（Ａ）及び図１５（Ｂ）にはそれぞれ、半導体装置の構成例の要部断面図を模式的に示している。
ここでは、半導体装置の特性評価の結果を、第３実施形態として説明する。
図１５は特性評価に用いた半導体装置について説明する図である。図１５（Ａ）及び図１５（Ｂ）にはそれぞれ、半導体装置の構成例の要部断面図を模式的に示している。
【0126】
【0127】
図１５（Ａ）に示すように、半導体装置１１０では、ゲート電極５０のゲート長はＬｇと定義される。半導体装置１１０では更に、ゲート電極５０とキャップ層２５の第１メサ２５ａ（ソース電極３０側）との間の距離はＬｒｓと定義され、ゲート電極５０とキャップ層２５の第２メサ２５ｂ（ドレイン電極４０側）との間の距離はＬｒｄと定義される。
【0128】
実施例の半導体装置１１０では、ドレイン側ゲート端５２の位置を０とし、ドレイン側ゲート端５２からソース電極３０側を負、ドレイン電極４０側を正とする。実施例の半導体装置１１０では、絶縁膜６０の端６０ｂ（絶縁膜端）のドレイン側ゲート端５２からの距離Ｌｅを、－１０ｎｍとした。比較例の半導体装置１２０は、半導体層２０の面２０ａ側が全体的に絶縁膜６０で覆われ、絶縁膜６０上にゲート電極５０が設けられる構成とした。
【0129】
実施例の半導体装置１１０において、ゲート電極５０とソース電極３０との間のシート抵抗は２０３Ω／□、ゲート電極５０とドレイン電極４０との間のシート抵抗は２５９Ω／□である。一方、比較例の半導体装置１２０において、ゲート電極５０とソース電極３０との間のシート抵抗は２０３Ω／□、ゲート電極５０とドレイン電極４０との間のシート抵抗は２０３Ω／□である。
【0130】
【0131】
図１６（Ａ）及び図１６（Ｂ）にはそれぞれ、実施例の半導体装置１１０及び比較例の半導体装置１２０の、ドレイン－ソース間電圧Ｖｄｓ［Ｖ］とドレイン電流Ｉｄ［ｍＡ／ｍｍ］との関係を示している。図１７（Ａ）及び図１７（Ｂ）にはそれぞれ、実施例の半導体装置１１０及び比較例の半導体装置１２０の、ゲート－ソース間電圧Ｖｇｓ［Ｖ］とドレイン電流Ｉｄ［ｍＡ／ｍｍ］及び相互コンダクタンスｇｍ［ｍＳ／ｍｍ］との関係を示している。図１８（Ａ）及び図１８（Ｂ）にはそれぞれ、実施例の半導体装置１１０及び比較例の半導体装置１２０の、ゲート－ソース間電圧Ｖｇｓ［Ｖ］とドレイン電流Ｉｄ［ｍＡ／ｍｍ］及びゲート電流Ｉｇ［Ａ／ｍｍ］との関係を示している。図１９（Ａ）及び図１９（Ｂ）にはそれぞれ、実施例の半導体装置１１０及び比較例の半導体装置１２０の、ゲート電圧Ｖｇ［Ｖ］とゲート電流Ｉｇ［Ａ／ｍｍ］との関係を示している。
【0132】
図１６（Ａ）及び図１６（Ｂ）より、実施例の半導体装置１１０及び比較例の半導体装置１２０の間で、ドレイン－ソース間電圧Ｖｄｓとドレイン電流Ｉｄとの関係について、大きな差は認められなかった。実施例の半導体装置１１０及び比較例の半導体装置１２０について、オン抵抗Ｒｏｎはいずれも０．２５Ωｍｍと見積もられた。
【0133】
図１７（Ａ）及び図１７（Ｂ）より、実施例の半導体装置１１０及び比較例の半導体装置１２０の間で、ゲート－ソース間電圧Ｖｇｓとドレイン電流Ｉｄ及び相互コンダクタンスｇｍとの関係について、大きな差は認められなかった。実施例の半導体装置１１０について、相互コンダクタンスｇｍの最大値ｇｍｍａｘは２４８７ｍＳ／ｍｍと見積もられた。比較例の半導体装置１２０について、相互コンダクタンスｇｍの最大値ｇｍｍａｘは２４３９ｍＳ／ｍｍと見積もられた。
【0134】
図１８（Ａ）及び図１８（Ｂ）より、実施例の半導体装置１１０では、オフ状態でドレイン電流Ｉｄの流れが停止しているのに対し、比較例の半導体装置１２０では、オフ状態でドレイン電流Ｉｄが流れてしまっており、ドレインリーク電流の発生が認められた。
【0135】
図１９（Ａ）及び図１９（Ｂ）より、実施例の半導体装置１１０（フラットバンド電圧Ｖｆ＝０．３０Ｖ）及び比較例の半導体装置１２０（Ｖｆ＝０．３１Ｖ）の間で、ゲート電圧Ｖｇとゲート電流Ｉｇとの関係について、大きな差は認められなかった。
【0136】
これらの電流－電圧特性の結果から、実施例の半導体装置１１０では、比較例の半導体装置１２０に比べて、ドレイン電流Ｉｄ及び相互コンダクタンスｇｍをほぼ維持したまま、ドレインリーク電流の発生を抑えることができるということが確認された。
【0137】
図２０は半導体装置の耐圧について説明する図である。
図２０（Ａ）には、実施例の半導体装置１１０及び比較例の半導体装置１２０の、ドレイン電圧Ｖｄ［Ｖ］とドレイン電流Ｉｄ［ｍＡ／ｍｍ］との関係を、線形（リニア）スケールで示している。図２０（Ｂ）には、実施例の半導体装置１１０及び比較例の半導体装置１２０の、ドレイン電圧Ｖｄ［Ｖ］とドレイン電流Ｉｄ［ｍＡ／ｍｍ］との関係を、対数（ログ）スケールで示している。
図２０（Ａ）には、実施例の半導体装置１１０及び比較例の半導体装置１２０の、ドレイン電圧Ｖｄ［Ｖ］とドレイン電流Ｉｄ［ｍＡ／ｍｍ］との関係を、線形（リニア）スケールで示している。図２０（Ｂ）には、実施例の半導体装置１１０及び比較例の半導体装置１２０の、ドレイン電圧Ｖｄ［Ｖ］とドレイン電流Ｉｄ［ｍＡ／ｍｍ］との関係を、対数（ログ）スケールで示している。
【0138】
図２０（Ａ）及び図２０（Ｂ）より、比較例の半導体装置１２０の耐圧は１．６Ｖとなった。これに対し、実施例の半導体装置１１０の耐圧は２．２Ｖとなった。実施例の半導体装置１１０では、比較例の半導体装置１２０に比べて、大幅に耐圧が向上することが確認された。
【0139】
図２１は半導体装置における絶縁膜端のドレイン側ゲート端からの距離と耐圧との関係について説明する図である。
図２１には、実施例の半導体装置１１０（図１５）について、ゲート電極５０とキャップ層２５の第２メサ２５ｂとの間の距離Ｌｒｄ［ｎｍ］、及び、絶縁膜６０の端６０ｂのドレイン側ゲート端５２からの距離Ｌｅ［ｎｍ］を変化させた場合の、耐圧［Ｖ］のシミュレーション結果を示している。尚、ドレイン側ゲート端５２の位置が、図２１の横軸における０ｎｍに相当し、ドレイン側ゲート端５２からソース電極３０側が図２１の横軸における負となり、ドレイン電極４０側が図２１の横軸における正となる。
図２１には、実施例の半導体装置１１０（図１５）について、ゲート電極５０とキャップ層２５の第２メサ２５ｂとの間の距離Ｌｒｄ［ｎｍ］、及び、絶縁膜６０の端６０ｂのドレイン側ゲート端５２からの距離Ｌｅ［ｎｍ］を変化させた場合の、耐圧［Ｖ］のシミュレーション結果を示している。尚、ドレイン側ゲート端５２の位置が、図２１の横軸における０ｎｍに相当し、ドレイン側ゲート端５２からソース電極３０側が図２１の横軸における負となり、ドレイン電極４０側が図２１の横軸における正となる。
【0140】
図２１より、ゲート電極５０と第２メサ２５ｂとの間の距離Ｌｒｄが７０ｎｍ、１７０ｎｍ、２７０ｎｍと大きくなるのに伴い、耐圧が高くなることが確認された。これは、ゲート電極５０のドレイン電極４０側において、距離Ｌｒｄが大きくなるほど、チャネル層２２の、第２メサ２５ｂで覆われる領域、即ち、２ＤＥＧ８０が高密度で生成される領域が、狭まるためである。換言すれば、距離Ｌｒｄが大きくなるほど、ゲート電極５０とドレイン電極４０との間の直下の、比較的２ＤＥＧ８０が低密度となる領域が広がるためである。
【0141】
図２１より、距離Ｌｒｄを７０ｎｍ、１７０ｎｍ、２７０ｎｍとしたいずれにおいても、次のような傾向が認められた。即ち、絶縁膜６０の端６０ｂがドレイン側ゲート端５２に位置する場合（０ｎｍ）に対し、端６０ｂがドレイン側ゲート端５２からドレイン電極４０側に延びるにつれて、耐圧が低くなる傾向が認められた。これは、絶縁膜６０の端６０ｂがドレイン電極４０側に延びるほど、絶縁膜６０の正電荷によって２ＤＥＧ８０の密度が増加する領域が広がるためである。
【0142】
更に、図２１より、距離Ｌｒｄを７０ｎｍ、１７０ｎｍ、２７０ｎｍとしたいずれにおいても、次のような傾向が認められた。即ち、絶縁膜６０の端６０ｂがドレイン側ゲート端５２に位置する場合（０ｎｍ）に対し、端６０ｂがドレイン側ゲート端５２よりもソース電極３０側に食い込んで位置すると、耐圧が高くなる傾向が認められた。これは、比較的電界集中が生じ易いドレイン側ゲート端５２に絶縁膜６０が存在せず、ドレイン側ゲート端５２の直下における２ＤＥＧ８０の密度の増加が抑えられるためである。
【0143】
図２１より、更に次のようなことが言える。即ち、絶縁膜６０の端６０ｂをドレイン電極４０側からドレイン側ゲート端５２に近付けた場合の耐圧増加傾向（正から０ｎｍ側の傾き）よりも、ドレイン側ゲート端５２からソース電極３０側に食い込ませた場合の耐圧増加傾向（０ｎｍから負側の傾き）の方が高くなる。このことから、絶縁膜６０の端６０ｂをドレイン電極４０側からドレイン側ゲート端５２に近付ける場合よりも、ドレイン側ゲート端５２からソース電極３０側に食い込ませる場合の方が、耐圧の向上に効果的であると言うことができる。
【0144】
［第４実施形態］
ここでは、半導体装置の更に別の構成例を、第４実施形態として説明する。
図２２は第４実施形態の第１構成例に係る半導体装置について説明する図である。図２２には、半導体装置の一例の要部断面図を模式的に示している。
ここでは、半導体装置の更に別の構成例を、第４実施形態として説明する。
図２２は第４実施形態の第１構成例に係る半導体装置について説明する図である。図２２には、半導体装置の一例の要部断面図を模式的に示している。
【0145】
図２２に示す半導体装置１００Ｆは、ＨＥＭＴの一例である。半導体装置１００Ｆは、バッファ層２１とチャネル層２２との間に設けられた電子供給層２６を更に含む半導体層２０を有する。半導体装置１００Ｆでは、半導体層２０における下層側の電子供給層２６と上層側の電子供給層２３との間に、チャネル層２２が設けられる。
【0146】
電子供給層２６には、例えば、ＩｎＡｌＡｓが用いられる。電子供給層２６の厚さは、例えば、２ｎｍ程度から２５ｎｍ程度の範囲に設定される。例えば、電子供給層２６には、Ｓｉ等の不純物が所定の領域に所定の濃度でドーピングされる。基板１０上に、例えば、ＭＯＣＶＤ法を用いて、バッファ層２１、電子供給層２６、チャネル層２２、電子供給層２３、エッチング停止層２４及びキャップ層２５が順次積層され、電子供給層２６を含む半導体層２０が形成される。電子供給層２６と電子供給層２３との間に設けられるチャネル層２２に２ＤＥＧ８０が生成される。
【0147】
バッファ層２１上の電子供給層２６は、例えば、デルタドーピング（原子層ドーピング）等の不純物の導入により形成することができる。不純物として、例えば、Ｓｉを２×１０１２ｃｍ－２程度ドーピングする。不純物は、バッファ層２１と電子供給層２６との界面にシート状にドーピングされる。そのドーピング界面は、電子供給層２６の表面に対して３ｎｍから５ｎｍ程度の深さとされる。この場合、電子供給層２６のドーピング界面よりも表面側の部分を、スペーサ層とみなすこともできる。
【0148】
基板１０上の半導体層２０として、この図２２に示すような電子供給層２６を含むものが用いられてもよい。電子供給層２６を含む半導体層２０が用いられた半導体装置１００Ｆでも、上記第２実施形態で述べたような絶縁膜６０が設けられることで、高出力及び高耐圧が実現される。
【0149】
半導体装置１００Ｆにおいて、ゲート電極５０は、ドレイン電極４０側の第２メサ２５ｂよりも、ソース電極３０側の第１メサ２５ａの方に近付けた、非対称配置とされてもよい。
【0150】
この図２２に示すような電子供給層２６を含む半導体層２０は、上記第２実施形態で述べた半導体装置１００、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ、１００Ｅ等のいずれにも採用することができる。
【0151】
図２３は第４実施形態の第２構成例に係る半導体装置について説明する図である。図２３には、半導体装置の一例の要部断面図を模式的に示している。
図２３に示す半導体装置１００Ｇは、ＨＥＭＴの一例である。半導体装置１００Ｇは、基板１０上に、バッファ層２１、電子供給層２６、チャネル層２２、エッチング停止層２４及びキャップ層２５が順次積層された半導体層２０を有する。電子供給層２６上のチャネル層２２に２ＤＥＧ８０が生成される。例えば、ＭＯＣＶＤ法を用いて、各層が順次積層され、図２３に示すような半導体層２０が形成される。
図２３に示す半導体装置１００Ｇは、ＨＥＭＴの一例である。半導体装置１００Ｇは、基板１０上に、バッファ層２１、電子供給層２６、チャネル層２２、エッチング停止層２４及びキャップ層２５が順次積層された半導体層２０を有する。電子供給層２６上のチャネル層２２に２ＤＥＧ８０が生成される。例えば、ＭＯＣＶＤ法を用いて、各層が順次積層され、図２３に示すような半導体層２０が形成される。
【0152】
このように基板１０上の半導体層２０には、チャネル層２２下に電子供給層２６を有し、チャネル層２２上に電子供給層２３を有しないものが用いられてもよい。このような半導体層２０が用いられた半導体装置１００Ｇでも、上記第２実施形態で述べたような絶縁膜６０が設けられることで、高出力及び高耐圧が実現される。
【0153】
半導体装置１００Ｇにおいて、ゲート電極５０は、ドレイン電極４０側の第２メサ２５ｂよりも、ソース電極３０側の第１メサ２５ａの方に近付けた、非対称配置とされてもよい。
【0154】
この図２３に示すような積層構造を有する半導体層２０は、上記第２実施形態で述べた半導体装置１００、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ、１００Ｅ等のいずれにも採用することができる。
【0155】
以上、第１から第４実施形態について説明した。
以上述べた半導体装置１、１Ａ、１Ｂ、１Ｃ（「１、１Ａ－１Ｃ」とも記す）等及び半導体装置１００、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ、１００Ｅ、１００Ｆ、１００Ｇ（「１００、１００Ａ－１００Ｇ」とも記す）等は、各種電子装置に適用することができる。一例として、上記のような構成を有する半導体装置を、半導体パッケージ、力率改善回路、電源装置及び増幅器に適用する場合について、以下に説明する。
以上述べた半導体装置１、１Ａ、１Ｂ、１Ｃ（「１、１Ａ－１Ｃ」とも記す）等及び半導体装置１００、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ、１００Ｅ、１００Ｆ、１００Ｇ（「１００、１００Ａ－１００Ｇ」とも記す）等は、各種電子装置に適用することができる。一例として、上記のような構成を有する半導体装置を、半導体パッケージ、力率改善回路、電源装置及び増幅器に適用する場合について、以下に説明する。
【0156】
［第５実施形態］
ここでは、上記のような構成を有する半導体装置の、半導体パッケージへの適用例を、第５実施形態として説明する。
ここでは、上記のような構成を有する半導体装置の、半導体パッケージへの適用例を、第５実施形態として説明する。
【0157】
図２４は第５実施形態に係る半導体パッケージの一例について説明する図である。図２４には、半導体パッケージの一例の要部平面図を模式的に示している。
図２４に示す半導体パッケージ２００は、ディスクリートパッケージの一例である。半導体パッケージ２００は、例えば、上記第２実施形態で述べたような半導体装置１００Ａ（図７）、半導体装置１００Ａが搭載されたリードフレーム２１０、及びそれらを封止する樹脂２２０を含む。
図２４に示す半導体パッケージ２００は、ディスクリートパッケージの一例である。半導体パッケージ２００は、例えば、上記第２実施形態で述べたような半導体装置１００Ａ（図７）、半導体装置１００Ａが搭載されたリードフレーム２１０、及びそれらを封止する樹脂２２０を含む。
【0158】
半導体装置１００Ａは、例えば、リードフレーム２１０のダイパッド２１０ａ上にダイアタッチ材等（図示せず）を用いて搭載される。半導体装置１００Ａには、上記ゲート電極５０と接続されたパッド５０ａ、ソース電極３０と接続されたパッド３０ａ、及びドレイン電極４０と接続されたパッド４０ａが設けられる。パッド５０ａ、パッド３０ａ及びパッド４０ａはそれぞれ、Ａｕ、Ａｌ等のワイヤ２３０を用いてリードフレーム２１０のゲートリード２１１、ソースリード２１２及びドレインリード２１３に接続される。ゲートリード２１１、ソースリード２１２及びドレインリード２１３の各一部が露出するように、リードフレーム２１０とそれに搭載された半導体装置１００Ａ及びそれらを接続するワイヤ２３０が、樹脂２２０で封止される。
【0159】
半導体装置１００Ａの、ゲート電極５０と接続されたパッド５０ａ及びドレイン電極４０と接続されたパッド４０ａが設けられる面とは反対側の面に、ソース電極３０と接続された外部接続用電極が設けられてもよい。当該外部接続用電極を、ソースリード２１２に繋がるダイパッド２１０ａに、半田等の導電性接合材を用いて接続してもよい。
【0160】
例えば、上記第２実施形態で述べたような半導体装置１００Ａが用いられ、このような構成を有する半導体パッケージ２００が得られる。
上記のように、半導体装置１００Ａでは、ゲート電極５０、ソース電極３０及びドレイン電極４０が設けられる半導体層２０の面２０ａ側であって、ゲート電極５０のソース電極３０側に、酸素空孔を有するＡｌｘＯｙ（ｙ／ｘ＜３／２）を含む絶縁膜６０が設けられる。これにより、チャネル層２２の２ＤＥＧ８０の密度は、ゲート電極５０に対してソース電極３０側の方がドレイン電極４０側よりも相対的に高くなる。ソース電極３０側の２ＤＥＧ８０の密度が増加され、ドレイン電極４０側の電界が抑えられて、高出力且つ高耐圧の半導体装置１００Ａが実現される。このような半導体装置１００Ａが用いられ、高性能の半導体パッケージ２００が実現される。
上記のように、半導体装置１００Ａでは、ゲート電極５０、ソース電極３０及びドレイン電極４０が設けられる半導体層２０の面２０ａ側であって、ゲート電極５０のソース電極３０側に、酸素空孔を有するＡｌｘＯｙ（ｙ／ｘ＜３／２）を含む絶縁膜６０が設けられる。これにより、チャネル層２２の２ＤＥＧ８０の密度は、ゲート電極５０に対してソース電極３０側の方がドレイン電極４０側よりも相対的に高くなる。ソース電極３０側の２ＤＥＧ８０の密度が増加され、ドレイン電極４０側の電界が抑えられて、高出力且つ高耐圧の半導体装置１００Ａが実現される。このような半導体装置１００Ａが用いられ、高性能の半導体パッケージ２００が実現される。
【0161】
ここでは、半導体装置１００Ａを例にしたが、他の半導体装置１、１Ａ－１Ｃ等及び半導体装置１００、１００Ｂ－１００Ｇ等を用いて同様に半導体パッケージを得ることが可能である。
【0162】
［第６実施形態］
ここでは、上記のような構成を有する半導体装置の、力率改善回路への適用例を、第６実施形態として説明する。
ここでは、上記のような構成を有する半導体装置の、力率改善回路への適用例を、第６実施形態として説明する。
【0163】
図２５は第６実施形態に係る力率改善回路の一例について説明する図である。図２５には、力率改善回路の一例の等価回路図を示している。
図２５に示す力率改善（Power Factor Correction；ＰＦＣ）回路３００は、スイッチ素子３１０、ダイオード３２０、チョークコイル３３０、コンデンサ３４０、コンデンサ３５０、ダイオードブリッジ３６０及び交流電源３７０（ＡＣ）を含む。
図２５に示す力率改善（Power Factor Correction；ＰＦＣ）回路３００は、スイッチ素子３１０、ダイオード３２０、チョークコイル３３０、コンデンサ３４０、コンデンサ３５０、ダイオードブリッジ３６０及び交流電源３７０（ＡＣ）を含む。
【0164】
ＰＦＣ回路３００において、スイッチ素子３１０のドレイン電極と、ダイオード３２０のアノード端子及びチョークコイル３３０の一端子とが接続される。スイッチ素子３１０のソース電極と、コンデンサ３４０の一端子及びコンデンサ３５０の一端子とが接続される。コンデンサ３４０の他端子とチョークコイル３３０の他端子とが接続される。コンデンサ３５０の他端子とダイオード３２０のカソード端子とが接続される。また、スイッチ素子３１０のゲート電極には、ゲートドライバが接続される。コンデンサ３４０の両端子間には、ダイオードブリッジ３６０を介して交流電源３７０が接続され、コンデンサ３５０の両端子間から直流電源（ＤＣ）が取り出される。
【0165】
例えば、このような構成を有するＰＦＣ回路３００のスイッチ素子３１０に、上記半導体装置１、１Ａ－１Ｃ等及び半導体装置１００、１００Ａ－１００Ｇ等が用いられる。
上記のように、半導体装置１、１Ａ－１Ｃ等及び半導体装置１００、１００Ａ－１００Ｇ等では、ゲート電極５０、ソース電極３０及びドレイン電極４０が設けられる半導体層２０の面２０ａ側であって、ゲート電極５０のソース電極３０側に、酸素空孔を有するＡｌｘＯｙ（ｙ／ｘ＜３／２）を含む絶縁膜６０が設けられる。これにより、チャネル層２２の２ＤＥＧ８０の密度は、ゲート電極５０に対してソース電極３０側の方がドレイン電極４０側よりも相対的に高くなる。ソース電極３０側の２ＤＥＧ８０の密度が増加され、ドレイン電極４０側の電界が抑えられて、高出力且つ高耐圧の半導体装置１、１Ａ－１Ｃ等及び半導体装置１００、１００Ａ－１００Ｇ等が実現される。このような半導体装置１、１Ａ－１Ｃ等及び半導体装置１００、１００Ａ－１００Ｇ等が用いられ、高性能のＰＦＣ回路３００が実現される。
上記のように、半導体装置１、１Ａ－１Ｃ等及び半導体装置１００、１００Ａ－１００Ｇ等では、ゲート電極５０、ソース電極３０及びドレイン電極４０が設けられる半導体層２０の面２０ａ側であって、ゲート電極５０のソース電極３０側に、酸素空孔を有するＡｌｘＯｙ（ｙ／ｘ＜３／２）を含む絶縁膜６０が設けられる。これにより、チャネル層２２の２ＤＥＧ８０の密度は、ゲート電極５０に対してソース電極３０側の方がドレイン電極４０側よりも相対的に高くなる。ソース電極３０側の２ＤＥＧ８０の密度が増加され、ドレイン電極４０側の電界が抑えられて、高出力且つ高耐圧の半導体装置１、１Ａ－１Ｃ等及び半導体装置１００、１００Ａ－１００Ｇ等が実現される。このような半導体装置１、１Ａ－１Ｃ等及び半導体装置１００、１００Ａ－１００Ｇ等が用いられ、高性能のＰＦＣ回路３００が実現される。
【0166】
［第７実施形態］
ここでは、上記のような構成を有する半導体装置の、電源装置への適用例を、第７実施形態として説明する。
ここでは、上記のような構成を有する半導体装置の、電源装置への適用例を、第７実施形態として説明する。
【0167】
図２６は第７実施形態に係る電源装置の一例について説明する図である。図２６には、電源装置の一例の等価回路図を示している。
図２６に示す電源装置４００は、一次側回路４１０及び二次側回路４２０、並びに一次側回路４１０と二次側回路４２０との間に設けられるトランス４３０を含む。
図２６に示す電源装置４００は、一次側回路４１０及び二次側回路４２０、並びに一次側回路４１０と二次側回路４２０との間に設けられるトランス４３０を含む。
【0168】
一次側回路４１０には、上記第６実施形態で述べたようなＰＦＣ回路３００、及びＰＦＣ回路３００のコンデンサ３５０の両端子間に接続されたインバータ回路、例えば、フルブリッジインバータ回路４４０が含まれる。フルブリッジインバータ回路４４０には、複数、ここでは一例として４つのスイッチ素子４４１、スイッチ素子４４２、スイッチ素子４４３及びスイッチ素子４４４が含まれる。
【0169】
二次側回路４２０には、複数、ここでは一例として３つのスイッチ素子４２１、スイッチ素子４２２及びスイッチ素子４２３が含まれる。
例えば、このような構成を有する電源装置４００の、一次側回路４１０に含まれるＰＦＣ回路３００のスイッチ素子３１０、及びフルブリッジインバータ回路４４０のスイッチ素子４４１－４４４に、上記半導体装置１、１Ａ－１Ｃ等及び半導体装置１００、１００Ａ－１００Ｇ等が用いられる。例えば、電源装置４００の、二次側回路４２０のスイッチ素子４２１、４２２、４２３には、Ｓｉを用いた通常のＭＩＳ型電界効果トランジスタが用いられる。
例えば、このような構成を有する電源装置４００の、一次側回路４１０に含まれるＰＦＣ回路３００のスイッチ素子３１０、及びフルブリッジインバータ回路４４０のスイッチ素子４４１－４４４に、上記半導体装置１、１Ａ－１Ｃ等及び半導体装置１００、１００Ａ－１００Ｇ等が用いられる。例えば、電源装置４００の、二次側回路４２０のスイッチ素子４２１、４２２、４２３には、Ｓｉを用いた通常のＭＩＳ型電界効果トランジスタが用いられる。
【0170】
上記のように、半導体装置１、１Ａ－１Ｃ等及び半導体装置１００、１００Ａ－１００Ｇ等では、ゲート電極５０、ソース電極３０及びドレイン電極４０が設けられる半導体層２０の面２０ａ側であって、ゲート電極５０のソース電極３０側に、酸素空孔を有するＡｌｘＯｙ（ｙ／ｘ＜３／２）を含む絶縁膜６０が設けられる。これにより、チャネル層２２の２ＤＥＧ８０の密度は、ゲート電極５０に対してソース電極３０側の方がドレイン電極４０側よりも相対的に高くなる。ソース電極３０側の２ＤＥＧ８０の密度が増加され、ドレイン電極４０側の電界が抑えられて、高出力且つ高耐圧の半導体装置１、１Ａ－１Ｃ等及び半導体装置１００、１００Ａ－１００Ｇ等が実現される。このような半導体装置１、１Ａ－１Ｃ等及び半導体装置１００、１００Ａ－１００Ｇ等が用いられ、高性能の電源装置４００が実現される。
【0171】
［第８実施形態］
ここでは、上記のような構成を有する半導体装置の、増幅器への適用例を、第８実施形態として説明する。
ここでは、上記のような構成を有する半導体装置の、増幅器への適用例を、第８実施形態として説明する。
【0172】
図２７は第８実施形態に係る増幅器の一例について説明する図である。図２７には、増幅器の一例の等価回路図を示している。
図２７に示す増幅器５００は、デジタルプレディストーション回路５１０、ミキサー５２０、ミキサー５３０及びパワーアンプ５４０を含む。
図２７に示す増幅器５００は、デジタルプレディストーション回路５１０、ミキサー５２０、ミキサー５３０及びパワーアンプ５４０を含む。
【0173】
デジタルプレディストーション回路５１０は、入力信号の非線形歪みを補償する。ミキサー５２０は、非線形歪みが補償された入力信号ＳＩと交流信号とをミキシングする。パワーアンプ５４０は、入力信号ＳＩが交流信号とミキシングされた信号を増幅する。増幅器５００では、例えば、スイッチの切り替えにより、出力信号ＳＯをミキサー５３０で交流信号とミキシングしてデジタルプレディストーション回路５１０に送出することができる。増幅器５００は、高周波増幅器、高出力増幅器として使用することができる。
【0174】
このような構成を有する増幅器５００のパワーアンプ５４０に、上記半導体装置１、１Ａ－１Ｃ等及び半導体装置１００、１００Ａ－１００Ｇ等が用いられる。
上記のように、半導体装置１、１Ａ－１Ｃ等及び半導体装置１００、１００Ａ－１００Ｇ等では、ゲート電極５０、ソース電極３０及びドレイン電極４０が設けられる半導体層２０の面２０ａ側であって、ゲート電極５０のソース電極３０側に、酸素空孔を有するＡｌｘＯｙ（ｙ／ｘ＜３／２）を含む絶縁膜６０が設けられる。これにより、チャネル層２２の２ＤＥＧ８０の密度は、ゲート電極５０に対してソース電極３０側の方がドレイン電極４０側よりも相対的に高くなる。ソース電極３０側の２ＤＥＧ８０の密度が増加され、ドレイン電極４０側の電界が抑えられて、高出力且つ高耐圧の半導体装置１、１Ａ－１Ｃ等及び半導体装置１００、１００Ａ－１００Ｇ等が実現される。このような半導体装置１、１Ａ－１Ｃ等及び半導体装置１００、１００Ａ－１００Ｇ等が用いられ、高性能の増幅器５００が実現される。
上記のように、半導体装置１、１Ａ－１Ｃ等及び半導体装置１００、１００Ａ－１００Ｇ等では、ゲート電極５０、ソース電極３０及びドレイン電極４０が設けられる半導体層２０の面２０ａ側であって、ゲート電極５０のソース電極３０側に、酸素空孔を有するＡｌｘＯｙ（ｙ／ｘ＜３／２）を含む絶縁膜６０が設けられる。これにより、チャネル層２２の２ＤＥＧ８０の密度は、ゲート電極５０に対してソース電極３０側の方がドレイン電極４０側よりも相対的に高くなる。ソース電極３０側の２ＤＥＧ８０の密度が増加され、ドレイン電極４０側の電界が抑えられて、高出力且つ高耐圧の半導体装置１、１Ａ－１Ｃ等及び半導体装置１００、１００Ａ－１００Ｇ等が実現される。このような半導体装置１、１Ａ－１Ｃ等及び半導体装置１００、１００Ａ－１００Ｇ等が用いられ、高性能の増幅器５００が実現される。
【0175】
上記半導体装置１、１Ａ－１Ｃ等及び半導体装置１００、１００Ａ－１００Ｇ等を適用した各種電子装置（上記第５から第８実施形態で述べた半導体パッケージ２００、ＰＦＣ回路３００、電源装置４００及び増幅器５００等）は、各種電子機器又は電子装置に搭載することができる。例えば、コンピュータ（パーソナルコンピュータ、スーパーコンピュータ、サーバ等）、スマートフォン、携帯電話、タブレット端末、センサ、カメラ、オーディオ機器、測定装置、検査装置、製造装置、送信器、受信器、レーダー装置といった、各種電子機器又は電子装置に搭載することが可能である。
【0176】
以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１） インジウムとガリウムとヒ素とを含有する第１層と、前記第１層と積層され、インジウムとアルミニウムとヒ素とを含有する第２層と、を含む半導体層と、
前記半導体層の第１面側に設けられるソース電極及びドレイン電極と、
前記半導体層の前記第１面側であって、前記ソース電極と前記ドレイン電極との間に設けられるゲート電極と、
前記半導体層の前記第１面側であって、前記ゲート電極の前記ソース電極側に設けられ、酸素空孔を有する酸化アルミニウムを含む第１絶縁膜と、
を有する半導体装置。
（付記１） インジウムとガリウムとヒ素とを含有する第１層と、前記第１層と積層され、インジウムとアルミニウムとヒ素とを含有する第２層と、を含む半導体層と、
前記半導体層の第１面側に設けられるソース電極及びドレイン電極と、
前記半導体層の前記第１面側であって、前記ソース電極と前記ドレイン電極との間に設けられるゲート電極と、
前記半導体層の前記第１面側であって、前記ゲート電極の前記ソース電極側に設けられ、酸素空孔を有する酸化アルミニウムを含む第１絶縁膜と、
を有する半導体装置。
【0177】
（付記２） 前記第１絶縁膜と連続し、前記半導体層の前記第１面と、前記第１面に面する前記ゲート電極の端面との間に設けられ、酸化アルミニウムを含む第２絶縁膜を更に有する、付記１に記載の半導体装置。
【0178】
（付記３） 前記第２絶縁膜の前記ドレイン電極側の端は、前記ゲート電極の前記端面における前記ドレイン電極側の端よりも、前記ソース電極側に位置する、付記２に記載の半導体装置。
【0179】
（付記４） 前記第２絶縁膜の前記ドレイン電極側の端は、前記ゲート電極の前記端面における前記ドレイン電極側の端に位置する、付記２に記載の半導体装置。
（付記５） 前記第２絶縁膜に含まれる酸化アルミニウムの、アルミニウムに対する酸素の組成比は、前記第１絶縁膜に含まれる酸化アルミニウムの、アルミニウムに対する酸素の組成比よりも大きい、付記２に記載の半導体装置。
（付記５） 前記第２絶縁膜に含まれる酸化アルミニウムの、アルミニウムに対する酸素の組成比は、前記第１絶縁膜に含まれる酸化アルミニウムの、アルミニウムに対する酸素の組成比よりも大きい、付記２に記載の半導体装置。
【0180】
（付記６） 前記第２絶縁膜の前記ドレイン電極側の側面は、前記ドレイン電極側に向かって前記第２絶縁膜の膜厚が小さくなるように傾斜する、付記２に記載の半導体装置。
（付記７） 前記第２絶縁膜の膜厚は、前記第１絶縁膜の膜厚よりも小さい、付記２に記載の半導体装置。
（付記７） 前記第２絶縁膜の膜厚は、前記第１絶縁膜の膜厚よりも小さい、付記２に記載の半導体装置。
【0181】
（付記８） 前記第２絶縁膜と連続し、前記ゲート電極の前記ドレイン電極側に設けられ、酸化アルミニウムを含む第３絶縁膜を更に有する、付記２に記載の半導体装置。
（付記９） 前記半導体層の前記第１面側に設けられ、前記ゲート電極の前記ソース電極側に設けられる前記第１絶縁膜と、前記ゲート電極の前記ドレイン電極側とを覆い、窒化シリコンを含む第４絶縁膜を更に有する、付記１に記載の半導体装置。
（付記９） 前記半導体層の前記第１面側に設けられ、前記ゲート電極の前記ソース電極側に設けられる前記第１絶縁膜と、前記ゲート電極の前記ドレイン電極側とを覆い、窒化シリコンを含む第４絶縁膜を更に有する、付記１に記載の半導体装置。
【0182】
（付記１０） 前記半導体層は、前記第１面側に、リセスと、前記リセスを挟んで対向する第１メサ及び第２メサと、を含む第３層を更に有し、
前記ソース電極及び前記ドレイン電極はそれぞれ、前記第１メサ及び前記第２メサに設けられ、
前記ゲート電極は、前記リセスに、前記第１メサ及び前記第２メサから分離されて設けられる、付記１に記載の半導体装置。
前記ソース電極及び前記ドレイン電極はそれぞれ、前記第１メサ及び前記第２メサに設けられ、
前記ゲート電極は、前記リセスに、前記第１メサ及び前記第２メサから分離されて設けられる、付記１に記載の半導体装置。
【0183】
（付記１１） 前記第１絶縁膜は、前記リセス内の前記ゲート電極と前記第１メサとの間を覆う、付記１０に記載の半導体装置。
（付記１２） 前記半導体層は、前記リセスの底に設けられる第４層を更に有する、付記１０に記載の半導体装置。
（付記１２） 前記半導体層は、前記リセスの底に設けられる第４層を更に有する、付記１０に記載の半導体装置。
【0184】
（付記１３） 前記半導体層の前記第１面側とは反対の第２面側に設けられ、インジウムとリンとを含有する基板を更に有する、付記１に記載の半導体装置。
（付記１４） 前記半導体層は、前記第１層及び前記第２層のうち、前記第２層が前記第１面側に設けられる、付記１に記載の半導体装置。
（付記１４） 前記半導体層は、前記第１層及び前記第２層のうち、前記第２層が前記第１面側に設けられる、付記１に記載の半導体装置。
【0185】
（付記１５） インジウムとガリウムとヒ素とを含有する第１層と、前記第１層と積層され、インジウムとアルミニウムとヒ素とを含有する第２層と、を含む半導体層を形成する工程と、
前記半導体層の第１面側に、ソース電極及びドレイン電極を形成する工程と、
前記半導体層の前記第１面側であって、前記ソース電極と前記ドレイン電極との間に、ゲート電極を形成する工程と、
前記半導体層の前記第１面側であって、前記ゲート電極の前記ソース電極側に設けられ、酸素空孔を有する酸化アルミニウムを含む第１絶縁膜を形成する工程と、
を有する半導体装置の製造方法。
前記半導体層の第１面側に、ソース電極及びドレイン電極を形成する工程と、
前記半導体層の前記第１面側であって、前記ソース電極と前記ドレイン電極との間に、ゲート電極を形成する工程と、
前記半導体層の前記第１面側であって、前記ゲート電極の前記ソース電極側に設けられ、酸素空孔を有する酸化アルミニウムを含む第１絶縁膜を形成する工程と、
を有する半導体装置の製造方法。
【0186】
（付記１６） 前記第１絶縁膜と連続し、前記半導体層の前記第１面と、前記第１面に面する前記ゲート電極の端面との間に設けられ、酸化アルミニウムを含む第２絶縁膜を形成する工程を更に有する、付記１５に記載の半導体装置の製造方法。
【0187】
（付記１７） 前記第２絶縁膜を形成する工程は、前記第２絶縁膜に含まれる酸化アルミニウムを酸化する工程を含む、付記１６に記載の半導体装置の製造方法。
（付記１８） 前記第２絶縁膜と連続し、前記ゲート電極の前記ドレイン電極側に設けられ、酸化アルミニウムを含む第３絶縁膜を形成する工程を更に有する、付記１６に記載の半導体装置の製造方法。
（付記１８） 前記第２絶縁膜と連続し、前記ゲート電極の前記ドレイン電極側に設けられ、酸化アルミニウムを含む第３絶縁膜を形成する工程を更に有する、付記１６に記載の半導体装置の製造方法。
【0188】
（付記１９） インジウムとガリウムとヒ素とを含有する第１層と、前記第１層と積層され、インジウムとアルミニウムとヒ素とを含有する第２層と、を含む半導体層と、
前記半導体層の第１面側に設けられるソース電極及びドレイン電極と、
前記半導体層の前記第１面側であって、前記ソース電極と前記ドレイン電極との間に設けられるゲート電極と、
前記半導体層の前記第１面側であって、前記ゲート電極の前記ソース電極側に設けられ、酸素空孔を有する酸化アルミニウムを含む第１絶縁膜と、
を有する半導体装置を備える電子装置。
前記半導体層の第１面側に設けられるソース電極及びドレイン電極と、
前記半導体層の前記第１面側であって、前記ソース電極と前記ドレイン電極との間に設けられるゲート電極と、
前記半導体層の前記第１面側であって、前記ゲート電極の前記ソース電極側に設けられ、酸素空孔を有する酸化アルミニウムを含む第１絶縁膜と、
を有する半導体装置を備える電子装置。
【符号の説明】
【0189】
１、１Ａ、１Ｂ、１Ｃ、１００、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ、１００Ｅ、１００Ｆ、１００Ｇ、１１０、１２０ 半導体装置
２、２０ 半導体層
２ａ、２２ チャネル層
２ｂ、２３、２６ 電子供給層
２ｃ、２５ キャップ層
２ｄ、２０ａ、２０ｂ 面
３、３０ ソース電極
４、４０ ドレイン電極
５、５０ ゲート電極
５ａ、５１ 端面
５ｂ、５２ ドレイン側ゲート端
６、６０ 絶縁膜
６ａ、６１ 第１部位
６ｂ、６２ 第２部位
６ｂａ、６０ｂ、６２ａ、６３ａ 端
６ｃ、６３ 第３部位
８、８０ ２ＤＥＧ
１０ 基板
２１ バッファ層
２４ エッチング停止層
２５ａ 第１メサ
２５ｂ 第２メサ
２５ｃ リセス
３０ａ、４０ａ、５０ａ パッド
５３ 領域
６０ａ、６２ｂ 側面
７０保護膜
７１ 開口部
２００ 半導体パッケージ
２１０ リードフレーム
２１０ａ ダイパッド
２１１ ゲートリード
２１２ ソースリード
２１３ ドレインリード
２２０ 樹脂
２３０ ワイヤ
３００ ＰＦＣ回路
３１０、４２１、４２２、４２３、４４１、４４２、４４３、４４４ スイッチ素子
３２０ ダイオード
３３０ チョークコイル
３４０、３５０ コンデンサ
３６０ ダイオードブリッジ
３７０ 交流電源
４００ 電源装置
４１０ 一次側回路
４２０ 二次側回路
４３０ トランス
４４０ フルブリッジインバータ回路
５００ 増幅器
５１０ デジタルプレディストーション回路
５２０、５３０ ミキサー
５４０ パワーアンプ
ＡＲ１、ＡＲ２ 領域
２、２０ 半導体層
２ａ、２２ チャネル層
２ｂ、２３、２６ 電子供給層
２ｃ、２５ キャップ層
２ｄ、２０ａ、２０ｂ 面
３、３０ ソース電極
４、４０ ドレイン電極
５、５０ ゲート電極
５ａ、５１ 端面
５ｂ、５２ ドレイン側ゲート端
６、６０ 絶縁膜
６ａ、６１ 第１部位
６ｂ、６２ 第２部位
６ｂａ、６０ｂ、６２ａ、６３ａ 端
６ｃ、６３ 第３部位
８、８０ ２ＤＥＧ
１０ 基板
２１ バッファ層
２４ エッチング停止層
２５ａ 第１メサ
２５ｂ 第２メサ
２５ｃ リセス
３０ａ、４０ａ、５０ａ パッド
５３ 領域
６０ａ、６２ｂ 側面
７０保護膜
７１ 開口部
２００ 半導体パッケージ
２１０ リードフレーム
２１０ａ ダイパッド
２１１ ゲートリード
２１２ ソースリード
２１３ ドレインリード
２２０ 樹脂
２３０ ワイヤ
３００ ＰＦＣ回路
３１０、４２１、４２２、４２３、４４１、４４２、４４３、４４４ スイッチ素子
３２０ ダイオード
３３０ チョークコイル
３４０、３５０ コンデンサ
３６０ ダイオードブリッジ
３７０ 交流電源
４００ 電源装置
４１０ 一次側回路
４２０ 二次側回路
４３０ トランス
４４０ フルブリッジインバータ回路
５００ 増幅器
５１０ デジタルプレディストーション回路
５２０、５３０ ミキサー
５４０ パワーアンプ
ＡＲ１、ＡＲ２ 領域
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】