特開 2024-92642 半導体装置、電子機器、及び車両

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024092642

(43)【公開日】2024-07-08

(54)【発明の名称】半導体装置、電子機器、及び車両

(51)【国際特許分類】

   H02M 1/00 20070101AFI20240701BHJP

   H03K 17/08 20060101ALI20240701BHJP

   H03K 17/16 20060101ALI20240701BHJP

【ＦＩ】

H02M1/00 F

H03K17/08

H03K17/16 F

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2022208727

(22)【出願日】2022-12-26

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】山田 克明

(72)【発明者】

【氏名】宅間 徹

【テーマコード（参考）】

5H740

5J055

【Ｆターム（参考）】

5H740BA12

5H740BB01

5H740BB10

5H740BC01

5H740BC02

5H740JA01

5H740JB01

5H740KK01

5H740MM01

5H740MM02

5J055AX25

5J055AX32

5J055AX56

5J055AX63

5J055BX16

5J055CX28

5J055DX13

5J055DX22

5J055EY01

5J055EY12

5J055EY13

5J055EY21

5J055FX02

5J055FX05

5J055FX13

5J055FX33

5J055FX34

5J055GX07

(57)【要約】

【課題】アクティブクランプ時に出力電圧のチャタリングが発生することを防止できる半導体装置を提供する。
【解決手段】半導体装置（１Ｂ）は、第１端子（Ｔ１）と第２端子（Ｔ２）との間に接続される第１スイッチ素子（Ｍ３）と、第１スイッチ素子の第１端－第２端間電圧をクランプ電圧以下に制限するアクティブクランプ回路（ＡＣＬＰ１Ｂ）と、第１スイッチ素子の制御端をディスチャージするディスチャージ回路（ＣＳ１、Ｍ７、Ｍ８）と、マスク回路（Ｍ６）と、第１ダイオード（Ｄ４）と、電流経路と、を備える。アクティブクランプ回路は、第２スイッチ素子（Ｍ４）と、第２スイッチ素子の第１端－制御端間電圧をクランプするクランパ（Ｄ１、Ｄ２）と、を含む。マスク回路は、第１ダイオードのアノード電圧に応じてディスチャージ回路を非動作にする。電流経路は、第２スイッチ素子の第１端－制御端間容量を流れる電流を流す。
【選択図】図５

【特許請求の範囲】

【請求項1】

出力電圧が印加され負荷に接続されるように構成された第１端子と前記出力電圧より低い電圧が印加されるように構成された第２端子との間に接続されるように構成された第１スイッチ素子と、
前記第１スイッチ素子の第１端－第２端間電圧をクランプ電圧以下に制限するように構成されたアクティブクランプ回路と、
前記第１スイッチ素子の制御端をディスチャージするように構成されたディスチャージ回路と、
マスク回路と、
第１ダイオードと、
電流経路と、
を備え、
前記アクティブクランプ回路は、
第２スイッチ素子と、
前記第２スイッチ素子の第１端－制御端間電圧をクランプするように構成されたクランパと、
を含み、
前記マスク回路は、前記第１ダイオードのアノード電圧に応じて前記ディスチャージ回路を非動作にするように構成され、
前記電流経路は、前記第２スイッチ素子の第１端－制御端間容量を流れる電流を流すように構成されている、
半導体装置。

【請求項2】

前記第１ダイオードに並列接続され、前記第１ダイオードのアノード電圧に応じて制御される第３スイッチ素子をさらに備える、請求項１に記載の半導体装置。

【請求項3】

前記電流経路は、前記第２スイッチ素子の第１端－制御端間容量に電流が流れたときにオンになる第４スイッチ素子を含む、請求項１に記載の半導体装置。

【請求項4】

前記電流経路は、前記第１ダイオードのアノード電圧に応じて前記電流経路を遮断にするように構成された第５トランジスタを含む、請求項１に記載の半導体装置。

【請求項5】

ｎ型の半導体基板をさらに備え、前記第３スイッチ素子に直列接続され、前記第１ダイオードと逆方向の第２ダイオードをさらに備える、請求項２に記載の半導体装置。

【請求項6】

前記第２スイッチ素子の制御端電圧を分圧して前記第３スイッチ素子の第１端に供給するように構成された第１分圧回路と、
前記第１ダイオードのアノード電圧を分圧して前記第３スイッチ素子の第２端に供給するように構成された第２分圧回路と、をさらに備える、請求項２に記載の半導体装置。

【請求項7】

請求項１～６のいずれか一項に記載の半導体装置と、
前記負荷である誘導性負荷と、
を備える、電子機器。

【請求項8】

請求項７に記載の電子機器を備える、車両。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書中に開示されている発明は、半導体装置、電子機器、及び車両に関する。

【背景技術】

【0002】

本願出願人は、これまで、車載ＩＰＤ［intelligent power device］などの半導体装置に関して、数多くの新技術を提案している（例えば特許文献１を参照）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】国際公開第２０１７／１８７７８５号

【発明の概要】

【発明が解決しようとする課題】

【0004】

ところで、車載ＩＰＤなどの半導体装置は、一般に、誘導性負荷の逆起電力を吸収するための手段として、アクティブクランプ回路を備えている。

【0005】

しかしながら、従来の半導体装置がローサイドである場合、アクティブクランプ時に出力電圧のチャタリングが発生するおそれがあった。

【課題を解決するための手段】

【0006】

本明細書中に開示されている半導体装置は、出力電圧が印加され負荷に接続されるように構成された第１端子と前記出力電圧より低い電圧が印加されるように構成された第２端子との間に接続されるように構成された第１スイッチ素子と、前記第１スイッチ素子の第１端－第２端間電圧をクランプ電圧以下に制限するように構成されたアクティブクランプ回路と、前記第１スイッチ素子の制御端をディスチャージするように構成されたディスチャージ回路と、マスク回路と、第１ダイオードと、電流経路と、を備える。前記アクティブクランプ回路は、第２スイッチ素子と、前記第２スイッチ素子の第１端－制御端間電圧をクランプするように構成されたクランパと、を含む。前記マスク回路は、前記第１ダイオードのアノード電圧に応じて前記ディスチャージ回路を非動作にするように構成されている。前記電流経路は、前記第２スイッチ素子の第１端－制御端間容量を流れる電流を流すように構成されている。

【0007】

本明細書中に開示されている電子機器は、上記構成の半導体装置と、前記負荷である誘導性負荷と、を備える。

【0008】

本明細書中に開示されている車両は、上記構成の電子機器を備える。

【発明の効果】

【0009】

本明細書中に開示されている発明によれば、アクティブクランプ時に出力電圧のチャタリングが発生することを防止できる。

【図面の簡単な説明】

【0010】

【図1】図１は、半導体装置を備えた電子機器の比較例を示す図である。

【図2】図２は、入力信号、ゲート信号、イネーブル信号、出力電圧、及び出力電流の波形例を示すタイミングチャートである。

【図3】図３は、図１に示された半導体装置において結合電流が流れる様子を示す図である。

【図4】図４は、入力信号、ゲート信号、及び出力電圧の波形例を示すタイミングチャートである。

【図5】図５は、半導体装置を備えた電子機器の実施形態を示す図である。

【図6】図６は、入力信号、ゲート信号、イネーブル信号、出力電圧、吸収電流、検出電流、及び出力電流の波形例を示すタイミングチャートである。

【図7】図７は、図５に示された半導体装置の第１タイミングでの状態を示す図である。

【図8】図８は、図５に示された半導体装置の第２タイミングでの状態を示す図である。

【図9】図９は、図５に示された半導体装置の第３タイミングでの状態を示す図である。

【図10】図１０は、図５に示された半導体装置の第４タイミングでの状態を示す図である。

【図11】図１１は、図５に示された半導体装置の第５タイミングでの状態を示す図である。

【図12】図１２は、図５に示された半導体装置の第６タイミングでの状態を示す図である。

【図13】図１３は、半導体装置を備えた電子機器の第１変形例を示す図である。

【図14】図１は、ＭＯＳ電界効果トランジスタの断面構造を示す図である。

【図15】図１５は、半導体装置を備えた電子機器の第２変形例を示す図である。

【図16】図１６は、車両の一構成例を示す外観図である。

【発明を実施するための形態】

【0011】

本明細書において、ＭＯＳ（Metal Oxide Semiconductor）電界効果トランジスタとは、ゲートの構造が、「導電体または抵抗値が小さいポリシリコン等の半導体からなる層」、「絶縁層」、及び「Ｐ型、Ｎ型、又は真性の半導体層」の少なくとも３層からなるトランジスタをいう。つまり、ＭＯＳ電界効果トランジスタのゲートの構造は、金属、酸化物、及び半導体の３層構造に限定されない。

【0012】

まず、本開示に係る実施形態について説明する前に、比較例について説明する。比較例との比較において、本開示に係る実施形態の有利な効果等が明らかになる。

【0013】

＜比較例＞
図１は、半導体装置を備えた電子機器の比較例を示す図である。本構成例の電子機器１０Ａは、半導体装置１Ａと、誘導性負荷であるインダクタＬ１と、直流電源ＶＳ１及びＶＳ２と、を備える。

【0014】

半導体装置１Ａは、インダクタＬ１とグラウンド電圧との間を導通／遮断するローサイドスイッチＩＣ（ＩＰＤの一種）である。

【0015】

半導体装置１Ａは、装置外部との電気的な接続を確立するための手段として、端子Ｔ１～Ｔ４を備える。端子Ｔ１は、インダクタＬ１の第１端に接続される。インダクタＬ１の第２端は、直流電源ＶＳ１の正極に接続される。端子Ｔ１には、出力電圧ＶＯＵＴが印加される。端子Ｔ２には、出力電圧ＶＯＵＴより低いグラウンド電圧が印加される。端子Ｔ３は、入力信号ＩＮを受け取る。端子Ｔ４は、直流電源ＶＳ２の正極に接続される。直流電源ＶＳ１及びＶＳ２の各負極には、グラウンド電圧が印加される。直流電源ＶＳ１は電圧ＶＣＣを出力する。直流電源ＶＳ２は電圧ＶＤＤを出力する。電圧ＶＣＣと電圧ＶＤＤとは、互いに同じ値の電圧であってもよく、互いに異なる値の電圧であってもよい。

【0016】

半導体装置１Ａは、ロジック回路ＬＧＣ１と、抵抗Ｒ１及びＲ２と、ＭＯＳ電界効果トランジスタＭ１～Ｍ３と、アクティブクランプ回路ＡＣＬＰ１Ａと、ＭＯＳ電界効果トランジスタＭ６～Ｍ８と、電流源ＣＳ１と、を備える。

【0017】

ロジック回路ＬＧＣ１は、端子Ｔ２及びＴ４に接続される。ロジック回路ＬＧＣ１は、端子Ｔ３に接続されており、入力信号ＩＮに基づきロジック処理を実行する。

【0018】

抵抗Ｒ１の第１端は、端子Ｔ４に接続される。抵抗Ｒ１の第２端は、ＰチャネルのＭＯＳ電界効果トランジスタＭ１のソース及びバックゲートに接続される。

【0019】

ＭＯＳ電界効果トランジスタＭ１のドレインは、ＮチャネルのＭＯＳ電界効果トランジスタＭ２のドレインと、抵抗Ｒ２の第１端と、ＮチャネルのＭＯＳ電界効果トランジスタＭ８のドレインと、に接続される。ＭＯＳ電界効果トランジスタＭ２のソース及びバックゲートは、端子Ｔ２に接続される。抵抗Ｒ２の第２端は、ＭＯＳ電界効果トランジスタＭ２のゲートに接続される。

【0020】

ロジック回路ＬＧＣ１は、入力信号ＩＮがＨＩＧＨレベルであるときに、ＭＯＳ電界効果トランジスタＭ１のゲートに供給するゲート信号Ｇ１をＬＯＷレベルにし、ＭＯＳ電界効果トランジスタＭ２のゲートに供給するゲート信号Ｇ２をＬＯＷレベルにする。ロジック回路ＬＧＣ１が、ＭＯＳ電界効果トランジスタＭ１のゲートに供給するゲート信号Ｇ１をＬＯＷレベルにし、ＭＯＳ電界効果トランジスタＭ２のゲートに供給するゲート信号Ｇ２をＬＯＷレベルにすると、ＭＯＳ電界効果トランジスタＭ１がオンになり、ＭＯＳ電界効果トランジスタＭ２がオフになる。ＭＯＳ電界効果トランジスタＭ１がオンであってＭＯＳ電界効果トランジスタＭ２がオフであるとき、ＭＯＳ電界効果トランジスタＭ２のゲートに供給されるゲート信号ＧＡＴＥはＨＩＧＨレベル（≒電圧ＶＤＤ）になる。

【0021】

一方、ロジック回路ＬＧＣ１は、入力信号ＩＮがＬＯＷレベルであるときに、ＭＯＳ電界効果トランジスタＭ１のゲートに供給するゲート信号Ｇ１をＨＩＧＨレベルにし、ＭＯＳ電界効果トランジスタＭ２のゲートに供給するゲート信号Ｇ２をＨＩＧＨレベルにする。ロジック回路ＬＧＣ１が、ＭＯＳ電界効果トランジスタＭ１のゲートに供給するゲート信号Ｇ１をＨＩＧＨレベルにし、ＭＯＳ電界効果トランジスタＭ２のゲートに供給するゲート信号Ｇ２をＨＩＧＨレベルにすると、ＭＯＳ電界効果トランジスタＭ１がオフになり、ＭＯＳ電界効果トランジスタＭ２がオンになる。ＭＯＳ電界効果トランジスタＭ８がオフであってＭＯＳ電界効果トランジスタＭ３がオンであるとき、ＭＯＳ電界効果トランジスタＭ２のゲートに供給されるゲート信号ＧＡＴＥはＬＯＷレベル（≒グラウンド電圧）になる。

【0022】

ＭＯＳ電界効果トランジスタＭ２はＮチャネルのパワーＭＩＳＦＥＴ［metal insulator semiconductor field effect transistor］である。ＭＯＳ電界効果トランジスタＭ２のドレインは、端子Ｔ１に接続される。ＭＯＳ電界効果トランジスタＭ２のソース及びバックゲートは、端子Ｔ２に接続される。

【0023】

アクティブクランプ回路ＡＣＬＰ１Ａは、端子Ｔ１と端子Ｔ２との間に現れる端子間電圧をクランプ電圧以下に制限する。アクティブクランプ回路ＡＣＬＰ１Ａは、ＭＯＳ電界効果トランジスタＭ４と、ツェナーダイオードＤ１と、ダイオードＤ２と、抵抗Ｒ３と、ツェナーダイオードＤ３と、ＭＯＳ電界効果トランジスタＭ４及びＭ５と、を含む。ＭＯＳ電界効果トランジスタＭ４及びＭ５はＮチャネルのＭＯＳ電界効果トランジスタである。また、ＭＯＳ電界効果トランジスタＭ５は他のトランジスタとは異なりデプレッション型のトランジスタである。なお、ＭＯＳ電界効果トランジスタＭ５の代わりに、電流源が用いられてもよい。

【0024】

ツェナーダイオードＤ１のカソード及びＭＯＳ電界効果トランジスタＭ４のドレインは、端子Ｔ１と、ＭＯＳ電界効果トランジスタＭ３のドレインと、に接続される。ツェナーダイオードＤ１のアノードは、ダイオードＤ２のアノードに接続される。ダイオードＤ２のカソードは、抵抗Ｒ３の第１端と、ＭＯＳ電界効果トランジスタＭ４のゲートと、に接続される。抵抗Ｒ３の第２端は、ツェナーダイオードＤ３のカソードと、ＭＯＳ電界効果トランジスタＭ５のドレインと、ロジック回路ＬＧＣ１と、に接続される。ツェナーダイオードＤ３のアノード及びＭＯＳ電界効果トランジスタＭ５のソース、バックゲート、及びゲートは端子Ｔ２に接続される。ツェナーダイオードＤ１及びダイオードＤ２は、ＭＯＳ電界効果トランジスタＭ４のドレイン－ゲート間電圧をクランプするクランパである。なお、ＭＯＳ電界効果トランジスタＭ４のドレイン－ゲート間電圧をクランプするクランパは、ツェナーダイオードＤ１及びダイオードＤ２の直列回路以外の構成であってもよい。例えば、ツェナーダイオードＤ１の代わりに、複数のツェナーダイオードによって構成される直列回路が用いられてもよい。

【0025】

ロジック回路ＬＧＣ１は、アクティブクランプ回路ＡＣＬＰ１Ａが動作中であるとき、すなわちツェナーダイオードＤ３のカソード電圧であるイネーブル信号ＣＬＡＭＰ＿ＥＮがＨＩＧＨレベルであるとき、ＮチャネルのＭＯＳ電界効果トランジスタＭ６のゲートに供給するゲート信号Ｇ３をＬＯＷレベルにする。一方、ロジック回路ＬＧＣ１は、アクティブクランプ回路ＡＣＬＰ１Ａが動作中でないとき、すなわちツェナーダイオードＤ３のカソード電圧であるイネーブル信号ＣＬＡＭＰ＿ＥＮがＬＯＷレベルであるとき、ＭＯＳ電界効果トランジスタＭ６のゲートに供給するゲート信号Ｇ３をＨＩＧＨレベルにする。ロジック回路ＬＧＣ１及びＭＯＳ電界効果トランジスタＭ６を含むマスク回路は、イネーブル信号ＣＬＡＭＰ＿ＥＮひいてはＭＯＳ電界効果トランジスタＭ４のゲートに供給されるゲート信号ＨＶ＿ＧＡＴＥに応じて後述するディスチャージ回路を非動作にする。具体的には、ロジック回路ＬＧＣ１及びＭＯＳ電界効果トランジスタＭ６を含むマスク回路は、イネーブル信号ＣＬＡＭＰ＿ＥＮがＨＩＧＨレベルであるときに、後述するディスチャージ回路を非動作にする。ＭＯＳ電界効果トランジスタＭ６のソース及びバックゲートは端子Ｔ２に接続される。

【0026】

電流源ＣＳ１と、ＮチャネルのＭＯＳ電界効果トランジスタＭ７及びＭ８を含むディスチャージ回路は、ＭＯＳ電界効果トランジスタＭ３のゲートをディスチャージする。電流源ＣＳ１の第１端は、端子Ｔ４に接続される。電流源ＣＳ１の第２端は、ＭＯＳ電界効果トランジスタＭ６のドレインと、ＭＯＳ電界効果トランジスタＭ７のドレイン及びゲートと、ＭＯＳ電界効果トランジスタＭ８のゲートと、に接続される。ＭＯＳ電界効果トランジスタＭ７及びＭ８の各ソース及び各バックゲートは端子Ｔ２に接続される。

【0027】

ＭＯＳ電界効果トランジスタＭ３がオフであるとき、出力電圧ＶＯＵＴが、クランパによって規定されるクランプ電圧以上になると、ゲート信号ＨＶ＿ＧＡＴＥ及びイネーブル信号ＣＬＡＭＰ＿ＥＮがＨＩＧＨレベルになる。イネーブル信号ＣＬＡＭＰ＿ＥＮがＨＩＧＨレベルになると、ＭＯＳ電界効果トランジスタＭ６がオンになり、ＭＯＳ電界効果トランジスタＭ７及びＭ８がオフになって上述したようにディスチャージ回路が非動作になる。

【0028】

したがって、アクティブクランプ回路ＡＣＬＰ１ＡがインダクタＬ１の逆起電力を吸収する期間Ｐ１（図２参照）が終わるまで、ＭＯＳ電界効果トランジスタＭ３がハーフオンになる。なお、図２は、半導体装置１Ａにおける、入力信号ＩＮ、ゲート信号ＧＡＴＥ、イネーブル信号ＣＬＡＭＰ＿ＥＮ、ゲート信号ＨＶ＿ＧＡＴＥ、出力電圧ＶＯＵＴ、及び端子Ｔ１を流れる出力電流ＩＯＵＴの波形例を示すタイミングチャートである。

【0029】

半導体装置１Ａが高速スルーレート製品である場合、ディスチャージ回路によるディスチャージ電流（ＭＯＳ電界効果トランジスタＭ８のドレイン電流）は、半導体装置１Ａが非高速スルーレート製品である場合と比較して大きくなるように設計される。これにより、ＭＯＳ電界効果トランジスタＭ３がオンからオフに切り替わる際の出力電圧ＶＯＵＴのスルーレートが大きくなる。つまり、ＭＯＳ電界効果トランジスタＭ３がオンからオフに切り替わる際の出力電圧ＶＯＵＴの変化が急峻になる。

【0030】

しかしながら、出力電圧ＶＯＵＴの変化が急峻になると、ＭＯＳ電界効果トランジスタＭ４のドレイン－ゲート間の容量結合が強くなる。その結果、図３に示すように結合電流Iｃｐが流れて、イネーブル信号ＣＬＡＭＰ＿ＥＮが上昇する。イネーブル信号ＣＬＡＭＰ＿ＥＮがロジック回路ＬＧＣ１のレベル判定閾値以上になると、マスク回路によってディスチャージ回路が非動作になってしまう。

【0031】

ディスチャージ回路が非動作になると、出力電圧ＶＯＵＴの変化が停まり、ＭＯＳ電界効果トランジスタＭ４のドレイン－ゲート間の容量結合が解除される。その結果、ディスチャージ回路の動作が再開され、出力電圧ＶＯＵＴの変化が再び急峻になり、ＭＯＳ電界効果トランジスタＭ４のドレイン－ゲート間の容量結合が再び強くなる。

【0032】

上記のような動作が繰り返されることによって、図４に示すように出力電圧ＶＯＵＴにチャタリングが発生してしまう。なお、図４は、半導体装置１Ａにおける、入力信号ＩＮ、ゲート信号ＧＡＴＥ、ゲート信号ＨＶ＿ＧＡＴＥ、及び出力電圧ＶＯＵＴの波形例を示すタイミングチャートである。

【0033】

＜実施形態＞
図５は、半導体装置を備えた電子機器の実施形態を示す図である。本実施形態の電子機器１０Ｂは、半導体装置１Ｂと、インダクタＬ１と、直流電源ＶＳ１及びＶＳ２と、を備える。

【0034】

半導体装置１Ｂは、上述した半導体装置１Ａと同様に、インダクタＬ１とグラウンド電圧との間を導通／遮断するローサイドスイッチＩＣ（ＩＰＤの一種）である。半導体装置１Ｂは、半導体装置１Ａが抱える上記の課題を解決することができる半導体装置である。

【0035】

半導体装置１Ｂは、半導体装置１Ａからアクティブクランプ回路ＡＣＬＰ１Ａが取り除かれ、アクティブクランプ回路ＡＣＬＰ１Ａの代わりにアクティブクランプ回路ＡＣＬＰ１Ｂが設けられた構成である。

【0036】

アクティブクランプ回路ＡＣＬＰ１Ｂは、アクティブクランプ回路ＡＣＬＰ１ＡにダイオードＤ４、ＭＯＳ電界効果トランジスタＭ９～Ｍ１１、及びインバータＩＮＶ１が追加された構成である。ＭＯＳ電界効果トランジスタＭ１０及びＭ１１は、ＭＯＳ電界効果トランジスタＭ４のドレイン－ゲート間容量を流れる電流を流す電流経路ＬＮ１に設けられる。

【0037】

ダイオードＤ４のアノード、ＰチャネルのＭＯＳ電界効果トランジスタＭ９のドレイン、及びＰチャネルのＭＯＳ電界効果トランジスタＭ１０のゲートは、ダイオードＤ２のアノード及び抵抗Ｒ３の第１端に接続される。ダイオードＤ４のカソード並びにＭＯＳ電界効果トランジスタＭ９のソース及びバックゲートは、ＭＯＳ電界効果トランジスタＭ４のゲート並びにＭＯＳ電界効果トランジスタＭ１０のソース及びバックゲートに接続される。

【0038】

ＭＯＳ電界効果トランジスタＭ１０のドレインは、ＮチャネルのＭＯＳ電界効果トランジスタＭ１１のドレインに接続される。ＭＯＳ電界効果トランジスタＭ１１のソース及びバックゲートは端子Ｔ２に接続される。

【0039】

インバータＩＮＶ１の入力端は、抵抗Ｒ３の第２端、ツェナーダイオードＤ３のカソード、及びＭＯＳ電界効果トランジスタＭ５のドレインに接続される。インバータＩＮＶ１の出力端は、ＭＯＳ電界効果トランジスタＭ９及びＭ１１の各ゲートに接続される。

【0040】

図６は、半導体装置１Ｂにおける、入力信号ＩＮ、ゲート信号ＧＡＴＥ、イネーブル信号ＣＬＡＭＰ＿ＥＮ、ゲート信号ＨＶ＿ＧＡＴＥ、出力電圧ＶＯＵＴ、電流経路ＬＮ１を流れる吸収電流Ｉａｂｓ、抵抗Ｒ３を流れる検出電流Iｄｅｔ、出力電流ＩＯＵＴの波形例を示すタイミングチャートである。

【0041】

ここで、図６を参照して、半導体装置１Ｂの動作について説明する。

【0042】

入力信号ＩＮがＨＩＧＨレベルからＬＯＷレベルから切り替わった後であって且つ出力電圧ＶＯＵＴが上昇する前である第１タイミングＴＭ１では、出力電圧ＶＯＵＴがＬＯＷレベルであるため、インバータＩＮＶ１の入力端及びＭＯＳ電界効果トランジスタＭ９のゲートにＬＯＷレベルの信号が供給され、インバータＩＮＶ１からＭＯＳ電界効果トランジスタＭ９及びＭ１１の各ゲートにＨＩＧＨレベルの信号が供給される。したがって、第１タイミングＴＭ１では、図７に示すように、ＭＯＳ電界効果トランジスタＭ９がオフになり、ＭＯＳ電界効果トランジスタＭ１０がオフになり、ＭＯＳ電界効果トランジスタＭ１１がオンになる。

【0043】

第１タイミングＴＭ１では、吸収電流Ｉａｂｓ、検出電流Iｄｅｔともに零である。

【0044】

出力電圧ＶＯＵＴの急峻な変化によってＭＯＳ電界効果トランジスタＭ４のドレイン－ゲート間の容量結合が強くなる第２タイミングＴＭ２では、図８に示すように結合電流Iｃｐが流れる。

【0045】

ＭＯＳ電界効果トランジスタＭ４のドレイン－ゲート間の容量が結合電流Iｃｐによってチャージされることで、ＭＯＳ電界効果トランジスタＭ４のゲート信号（ゲート電圧）ＨＶ＿ＧＡＴＥが上昇する。これにより、ダイオードＤ４のカソードに印加される電圧ＨＶ＿ＧＡＴＥがダイオードＤ４のアノードに印加される電圧ＰＲＥ＿ＨＶ＿ＧＡＴＥより高くなるので、結合電流Iｃｐは抵抗Ｒ３側に流れない。

【0046】

そして、ダイオードＤ４の両端電位差ＶｚがＭＯＳ電界効果トランジスタＭ１０の閾値電圧を超えると、図８に示すようにＭＯＳ電界効果トランジスタＭ１０がオンになる。その結果、結合電流Iｃｐは、電流経路ＬＮ１に吸収されて吸収電流Ｉａｂｓとなって端子Ｔ２に向かって流れる。

【0047】

出力電圧ＶＯＵＴがクランパによって規定されるクランプ電圧以上になる第３タイミングＴＭ３では、図９に示すようにツェナーダイオードＤ１及びダイオードＤ２を含むクランパに電流が流れ、ダイオードＤ４のアノードに印加される電圧ＰＲＥ＿ＨＶ＿ＧＡＴＥ及びロジック回路ＬＧＣ１に供給される電圧（イネーブル信号）ＣＬＡＭＰ＿ＥＮが上昇する。

【0048】

さらに電圧（イネーブル信号）ＣＬＡＭＰ＿ＥＮが上昇して電圧（イネーブル信号）ＣＬＡＭＰ＿ＥＮがＨＩＧＨレベルになる第４タイミングＴＭ４では、ＭＯＳ電界効果トランジスタＭ９及びＭ１１の各ゲートに供給される電圧がＬＯＷレベルになるため、図１０に示すようにＭＯＳ電界効果トランジスタＭ９がオンになり、ＭＯＳ電界効果トランジスタＭ１１がオフになる。ＭＯＳ電界効果トランジスタＭ９がオンになることで、ＭＯＳ電界効果トランジスタＭ１０がオフになる。

【0049】

ＭＯＳ電界効果トランジスタＭ９がオンになることで、ＭＯＳ電界効果トランジスタＭ４のゲートをディスチャージする経路が確保される。また、ＭＯＳ電界効果トランジスタＭ９がオフになることで、電流経路ＬＮ１が遮断され、吸収電流Ｉａｂｓが零になる。電圧（イネーブル信号）ＣＬＡＭＰ＿ＥＮがＨＩＧＨレベルになるため、ロジック回路ＬＧＣ１及びＭＯＳ電界効果トランジスタＭ６を含むマスク回路は、電圧（イネーブル信号）ＣＬＡＭＰ＿ＥＮひいてはダイオードＤ４のアノード電圧に応じてディスチャージ回路を非動作にする。ディスチャージ回路が非動作になると、出力電圧ＶＯＵＴの変化が停まり、ＭＯＳ電界効果トランジスタＭ４のドレイン－ゲート間の容量結合が解除される。

【0050】

第４タイミングＴＭ４におけるアクティブクランプ回路ＡＣＬＰ１Ｂは、図１で示されているアクティブクランプ回路ＡＣＬＰ１Ａと等価である。

【0051】

ＭＯＳ電界効果トランジスタＭ９を含む経路によってＭＯＳ電界効果トランジスタＭ４のゲートがチャージされてＭＯＳ電界効果トランジスタＭ４がオンになる第５タイミングＴＭ５では、図１１に示すようにＭＯＳ電界効果トランジスタＭ３のゲートをチャージする電流Ｉｃｒｇが流れる。

【0052】

そして、出力電圧ＶＯＵＴが安定している第６タイミングＴＭ６では、電圧ＰＲＥ＿ＨＶ＿ＧＡＴＥが安定しているため、図１２に示すようにＭＯＳ電界効果トランジスタＭ９のソース－ドレイン間に電流が流れない。

【0053】

アクティブクランプ回路ＡＣＬＰ１Ｂでは、ロジック回路ＬＧＣ１に供給される電圧（イネーブル信号）ＣＬＡＭＰ＿ＥＮがＭＯＳ電界効果トランジスタＭ４のドレイン－ゲート間の容量結合の影響を受けて上昇することはない。したがって、半導体装置１Ｂは、アクティブクランプ時に出力電圧ＶＯＵＴのチャタリングが発生することを防止できる。

【0054】

＜第１変形例＞
図１３は、半導体装置を備えた電子機器の第１変形例を示す図である。第１変形例の電子機器１０Ｃは、半導体装置１Ｃと、インダクタＬ１と、直流電源ＶＳ１及びＶＳ２と、を備える。

【0055】

半導体装置１Ｃは、上述した半導体装置１Ｂと同様に、インダクタＬ１とグラウンド電圧との間を導通／遮断するローサイドスイッチＩＣ（ＩＰＤの一種）である。

【0056】

半導体装置１Ｃは、半導体装置１Ｂからアクティブクランプ回路ＡＣＬＰ１Ｂが取り除かれ、アクティブクランプ回路ＡＣＬＰ１Ｂの代わりにアクティブクランプ回路ＡＣＬＰ１Ｃが設けられた構成である。

【0057】

アクティブクランプ回路ＡＣＬＰ１Ｃは、アクティブクランプ回路ＡＣＬＰ１ＢにダイオードＤ５が追加された構成である。ダイオードＤ５は、ダイオードＤ４と逆方向に配置される。つまり、ダイオードＤ５のカソードはダイオードＤ４のアノードに接続され、ダイオードＤ５のアノードはＭＯＳ電界効果トランジスタＭ９を介してダイオードＤ４のカソードに接続される。

【0058】

また、半導体装置１Ｃは、ｎ型の半導体基板ＳＵＢ１（図１４参照）を備える。図１４に示すように、ｎ型の半導体基板ＳＵＢ１に形成されるＭＯＳ電界効果トランジスタＭ９は、寄生ダイオードＰＤ１と、寄生ＮＰＮトランジスタＰＭ１と、寄生ＰＮＰトランジスタＰＭ２と、を含む。したがって、上述した実施形態のようにダイオードＤ５が設けられない構成では、第５タイミングＴＭ５（図５参照）において、寄生ダイオードＰＤ１に電流が流れることで、寄生ＰＮＰトランジスタＰＭ１がオンになるおそれがあり、寄生ＰＮＰトランジスタＰＭ１及び寄生ＮＰＮトランジスタＰＭ２によって構成される寄生サイリスタもオンになるおそれがある。

【0059】

また、半導体装置１ＣのようにダイオードＤ５が設けられる構成であれば、ＭＯＳ電界効果トランジスタＭ９の寄生素子がオンすることを防止することができる。

【0060】

なお、半導体装置１Ｃでは、ＭＯＳ電界効果トランジスタＭ９のゲートチャージはダイオードＤ４を介して行うことができ、ＭＯＳ電界効果トランジスタＭ９のゲートディスチャージはＭＯＳ電界効果トランジスタＭ９及びダイオードＤ５を介して行うことができる。

【0061】

＜第２変形例＞
図１５は、半導体装置を備えた電子機器の第２変形例を示す図である。第２変形例の電子機器１０Ｄは、半導体装置１Ｄと、インダクタＬ１と、直流電源ＶＳ１及びＶＳ２と、を備える。

【0062】

半導体装置１Ｄは、上述した半導体装置１Ｂと同様に、インダクタＬ１とグラウンド電圧との間を導通／遮断するローサイドスイッチＩＣ（ＩＰＤの一種）である。

【0063】

半導体装置１Ｄは、半導体装置１Ｂからアクティブクランプ回路ＡＣＬＰ１Ｂが取り除かれ、アクティブクランプ回路ＡＣＬＰ１Ｂの代わりにアクティブクランプ回路ＡＣＬＰ１Ｄが設けられた構成である。

【0064】

アクティブクランプ回路ＡＣＬＰ１Ｄは、アクティブクランプ回路ＡＣＬＰ１Ｂに分割回路ＤＩＶ１及びＤＩＶ２が追加された構成である。

【0065】

分割回路ＤＩＶ１は、抵抗Ｒ４、抵抗Ｒ５、ツェナーダイオードＤ６、及びダイオードＤ７の直列回路である。抵抗Ｒ４の第１端は、ダイオードＤ４のアノードに接続される。抵抗Ｒ４の第２端は、ＭＯＳ電界効果トランジスタＭ９のドレイン、ＭＯＳ電界効果トランジスタＭ１０のゲート、及び抵抗Ｒ５の第１端に接続される。抵抗Ｒ５の第２端は、ツェナーダイオードＤ６のカソードに接続される。ツェナーダイオードＤ６のアノードは、ダイオードＤ７のアノードに接続される。ダイオードＤ７のカソードは、端子Ｔ２に接続される。

【0066】

分割回路ＤＩＶ２は、抵抗Ｒ６、抵抗Ｒ７、ツェナーダイオードＤ８、及びダイオードＤ９の直列回路である。抵抗Ｒ６の第１端は、ダイオードＤ４のカソードに接続される。抵抗Ｒ６の第２端は、ＭＯＳ電界効果トランジスタＭ９及びＭ１０の各ソース及び各バックゲートと、抵抗Ｒ７の第１端に接続される。抵抗Ｒ７の第２端は、ツェナーダイオードＤ８のカソードに接続される。ツェナーダイオードＤ８のアノードは、ダイオードＤ９のアノードに接続される。ダイオードＤ９のカソードは、端子Ｔ２に接続される。

【0067】

分割回路ＤＩＶ１及びＤＩＶ２によって、ゲート信号ＨＶ＿ＧＡＴＥがＭＯＳ電界効果トランジスタＭ９～Ｍ１１の耐圧を超える場合でもＭＯＳ電界効果トランジスタＭ９～Ｍ１１を適切に保護することができる。

【0068】

＜車両への適用＞
図１６は、車両の一構成例を示す外観図である。本構成例の車両Ｘは、バッテリから電力供給を受けて動作する種々の電子機器を搭載している。

【0069】

車両Ｘには、エンジン車のほか、電動車（ＢＥＶ［battery electric vehicle］、ＨＥＶ［hybrid electric vehicle］、ＰＨＥＶ／ＰＨＶ（plug-in hybrid electric vehicle／plug-in hybrid vehicle］、又は、ＦＣＥＶ／ＦＣＶ（fuel cell electric vehicle／fuel cell vehicle］などのｘＥＶ）も含まれる。

【0070】

車両Ｘは、例えば先に説明した電子機器１０Ｂ～１０Ｄの少なくとも一つを搭載することができる。

【0071】

＜その他＞
本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。これまでに説明してきた各種の実施形態は、矛盾のない範囲で適宜組み合わせて実施してもよい。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。

【0072】

＜付記＞
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。

【0073】

本開示の半導体装置（１Ｂ、１Ｃ、１Ｄ）は、出力電圧が印加され負荷（Ｌ１）に接続されるように構成された第１端子（Ｔ１）と前記出力電圧より低い電圧が印加されるように構成された第２端子（Ｔ２）との間に接続されるように構成された第１スイッチ素子（Ｍ３）と、前記第１スイッチ素子の第１端－第２端間電圧をクランプ電圧以下に制限するように構成されたアクティブクランプ回路（ＡＣＬＰ１Ｂ、ＡＣＬＰ１Ｃ、ＡＣＬＰ１Ｄ）と、前記第１スイッチ素子の制御端をディスチャージするように構成されたディスチャージ回路（ＣＳ１、Ｍ７、Ｍ８）と、マスク回路（ＬＧＣ１、Ｍ６）と、第１ダイオード（Ｄ４）と、電流経路（ＬＮ１）と、を備え、前記アクティブクランプ回路は、第２スイッチ素子（Ｍ４）と、前記第２スイッチ素子の第１端－制御端間電圧をクランプするように構成されたクランパ（Ｄ１、Ｄ２）と、を含み、前記マスク回路は、前記第１ダイオードのアノード電圧に応じて前記ディスチャージ回路を非動作にするように構成され、前記電流経路は、前記第２スイッチ素子の第１端－制御端間容量を流れる電流を流すように構成されている構成（第１の構成）である。

【0074】

上記第１の構成の半導体装置において、前記第１ダイオードに並列接続され、前記第１ダイオードのアノード電圧に応じて制御される第３スイッチ素子（Ｍ９）をさらに備える構成（第２の構成）であってもよい。

【0075】

上記第１又は第２の構成の半導体装置において、前記電流経路は、前記第２スイッチ素子の第１端－制御端間容量に電流が流れたときにオンになる第４スイッチ素子（Ｍ１０）を含む構成（第３の構成）であってもよい。

【0076】

上記第１～第３いずれかの構成の半導体装置において、前記電流経路は、前記第１ダイオードのアノード電圧に応じて前記電流経路を遮断にするように構成された第５トランジスタ（Ｍ１１）を含む構成（第４の構成）であってもよい。

【0077】

上記第２～第４いずれかの構成の半導体装置において、ｎ型の半導体基板（ＳＵＢ１）をさらに備え、前記第３スイッチ素子に直列接続され、前記第１ダイオードと逆方向の第２ダイオードをさらに備える構成（第５の構成）であってもよい。

【0078】

上記第２～第５いずれかの構成の半導体装置において、前記第２スイッチ素子の制御端電圧を分圧して前記第３スイッチ素子の第１端に供給するように構成された第１分圧回路と、前記第１ダイオードのアノード電圧を分圧して前記第３スイッチ素子の第２端に供給するように構成された第２分圧回路と、をさらに備える構成（第６の構成）であってもよい。

【0079】

本開示の電子機器（１０Ｂ、１０Ｃ、１０Ｄ）は、上記第１～第６いずれかの構成である半導体装置と、前記負荷である誘導性負荷と、を備える構成（第７の構成）である。

【0080】

本開示の車両（Ｘ）は、上記第７の構成である電子機器を備える構成（第８の構成）である。

【符号の説明】

【0081】

１Ａ～１Ｄ 半導体装置
１０Ａ～１０Ｄ 電子機器
ＡＣＬＰ１Ａ～ＡＣＬＰ１Ｄ アクティブクランプ回路
ＣＳ１ 電流源
Ｄ１、Ｄ３、Ｄ６、Ｄ８ ツェナーダイオード
Ｄ２、Ｄ４、Ｄ５、Ｄ７、Ｄ９ ダイオード
ＤＩＶ１、ＤＩＶ２ 分圧回路
ＩＮＶ１ インバータ
Ｌ１ インダクタ
ＬＧＣ１ ロジック回路
Ｍ１～Ｍ１１ ＭＯＳ電界効果トランジスタ
ＰＤ１ 寄生ダイオード
ＰＭ１ 寄生ＰＮＰトランジスタ
ＰＭ２ 寄生ＮＰＮトランジスタ
Ｒ１～Ｒ７ 抵抗
ＳＵＢ１ ｎ型の半導体基板
Ｔ１～Ｔ４ 端子
ＶＳ１、ＶＳ２ 直流電源
Ｘ 車両

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】