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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024092724
(43)【公開日】2024-07-08
(54)【発明の名称】半導体装置
(51)【国際特許分類】
G01R 31/28 20060101AFI20240701BHJP
H01L 21/822 20060101ALI20240701BHJP
【ＦＩ】
G01R31/28 W
H01L27/04 T
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2022208856
(22)【出願日】2022-12-26
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】岡田 友和
(72)【発明者】
【氏名】黒土 勇二
(72)【発明者】
【氏名】齋藤 智也
【テーマコード（参考）】
2G132
5F038
【Ｆターム（参考）】
2G132AA01
2G132AK20
2G132AL05
5F038BE02
5F038DT02
5F038DT08
5F038EZ20
(57)【要約】
【課題】専用の外部端子を要することなく半導体装置の動作モードを任意に切り替える。
【解決手段】半導体装置１は、３値以上の論理レベル（例えばＬＶ、ＭＶ、ＨＶ）を取り得る論理信号ＤＢＣＬＫ及びＤＢＦＡＴＡが入力されるように構成された外部端子と、論理信号ＤＢＣＬＫ及びＤＢＤＡＴＡと２値以上の閾値（例えばＶｔｈ１及びＶｔｈ２）とを比較することによりそれぞれの比較結果に応じて複数の機能（例えば、デバッグクロック信号及びデバッグデータ信号としての本来の機能だけでなく従前のテストモード移行信号を代替する機能）を実現するように構成された論理回路と、を備える。
【選択図】図５
【解決手段】半導体装置１は、３値以上の論理レベル（例えばＬＶ、ＭＶ、ＨＶ）を取り得る論理信号ＤＢＣＬＫ及びＤＢＦＡＴＡが入力されるように構成された外部端子と、論理信号ＤＢＣＬＫ及びＤＢＤＡＴＡと２値以上の閾値（例えばＶｔｈ１及びＶｔｈ２）とを比較することによりそれぞれの比較結果に応じて複数の機能（例えば、デバッグクロック信号及びデバッグデータ信号としての本来の機能だけでなく従前のテストモード移行信号を代替する機能）を実現するように構成された論理回路と、を備える。
【選択図】図５
【特許請求の範囲】
【請求項1】
３値以上の論理レベルを取り得る論理信号が入力されるように構成された外部端子と、
前記論理信号と２値以上の閾値とを比較することによりそれぞれの比較結果に応じて複数の機能を実現するように構成された論理回路と、
を備える、半導体装置。
前記論理信号と２値以上の閾値とを比較することによりそれぞれの比較結果に応じて複数の機能を実現するように構成された論理回路と、
を備える、半導体装置。
【請求項2】
前記論理信号は、ローレベルとミドルレベルとの間でパルス駆動される第１パルス駆動状態と、前記ローレベルと前記ミドルレベルよりも高いハイレベルとの間でパルス駆動される第２パルス駆動状態のいずれかを取り得るものであり、
前記論理回路は、前記論理信号が前記第２パルス駆動状態であるときに前記論理信号に応じて前記半導体装置を第１動作モードから第２動作モードに移行させるか否かを判断する、請求項１に記載の半導体装置。
前記論理回路は、前記論理信号が前記第２パルス駆動状態であるときに前記論理信号に応じて前記半導体装置を第１動作モードから第２動作モードに移行させるか否かを判断する、請求項１に記載の半導体装置。
【請求項3】
前記論理回路は、前記論理信号の入力を受け付けるインタフェイスとして、前記ローレベルと前記ミドルレベルとの間に設定された第１閾値を持つように構成された第１入出力回路と、前記ミドルレベルと前記ハイレベルとの間に設定された第２閾値を持つように構成された第２入出力回路と、を含む、請求項２に記載の半導体装置。
【請求項4】
前記第１動作モードは、前記半導体装置の通常動作が行われる通常モードであり、前記第２動作モードは、前記半導体装置のテスト動作が行われるテストモードである、請求項３に記載の半導体装置。
【請求項5】
前記外部端子は、クロック信号が入力されるように構成された第１外部端子と、データ信号が入力されるように構成された第２外部端子を含む、請求項４に記載の半導体装置。
【請求項6】
前記論理回路は、前記半導体装置のリセットが解除されたときにテストモード初期ステートとなり、前記クロック信号及び前記データ信号それぞれの論理レベルがいずれも所定の判定期間に亘って固定されたか否かを検出する、請求項５に記載の半導体装置。
【請求項7】
前記論理回路は、前記テストモード初期ステートで前記クロック信号及び前記データ信号それぞれの論理レベルがいずれも前記判定期間に亘って固定されたことを検出したときにテストモードシーケンスを開始し、前記第２パルス駆動状態の前記クロック信号及び前記データ信号によりテストモードコマンドが入力されたか否かを検出する、請求項６に記載の半導体装置。
【請求項8】
前記論理回路は、前記テストモードシーケンスで前記テストモードコマンドが入力されたことを検出したときにテストモード同期ステートとなり、前記データ信号の論理レベルが所定の同期期間に亘って固定されていることを確認してから前記テストモードに移行する、請求項７に記載の半導体装置。
【請求項9】
前記論理回路は、前記テストモードへの移行後、前記データ信号により復帰コマンドが入力されたことを検出したときに前記半導体装置を前記通常モードに復帰させる、請求項８に記載の半導体装置。
【請求項10】
前記論理回路は、前記テストモードへの移行後、前記データ信号の論理レベルが固定された無信号ステートであることを検出したときに前記半導体装置を前記通常モードに復帰させる、請求項８又は９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関する。
【背景技術】
【0002】
複数の動作モード（例えば通常モードとテストモード）を任意に切り替えることのできる半導体装置が実用化されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】国際公開第２０１９／０６５３９５号
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、従来の半導体装置では、複数の動作モードを切り替えるために専用の外部端子が設けられていた（例えば、特許文献１の図５に描写されている端子ＴＥＳＴ１及びＴＥＳＴ２を参照）。
【課題を解決するための手段】
【0005】
例えば、本明細書中に開示されている半導体装置は、３値以上の論理レベルを取り得る論理信号が入力されるように構成された外部端子と、前記論理信号と２値以上の閾値とを比較することによりそれぞれの比較結果に応じて複数の機能を実現するように構成された論理回路と、を備える。
【0006】
なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。
【発明の効果】
【0007】
本開示によれば、専用の外部端子を要することなく半導体装置の動作モードを任意に切り替えられるようになる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
＜半導体装置＞
図１は、半導体装置の全体構成を示す図である。本構成例の半導体装置１は、論理回路１０と、テスト回路２０と、リセット回路３０とを備える。また、半導体装置１は、装置外部との電気的な接続を確立するための手段として、複数（本図では３本）の外部端子４１～４３を備える。半導体装置１としては、ＬＳＩ［large scale integration］製品全般（ＬＥＤ［light emitting diode］ドライバＬＳＩなど）が適用対象となり得る。
図１は、半導体装置の全体構成を示す図である。本構成例の半導体装置１は、論理回路１０と、テスト回路２０と、リセット回路３０とを備える。また、半導体装置１は、装置外部との電気的な接続を確立するための手段として、複数（本図では３本）の外部端子４１～４３を備える。半導体装置１としては、ＬＳＩ［large scale integration］製品全般（ＬＥＤ［light emitting diode］ドライバＬＳＩなど）が適用対象となり得る。
【0010】
論理回路１０は、半導体装置１の動作を統括的に制御する。論理回路１０としては、ＣＰＵ［central processing unit］などが好適に用いられる。また、論理回路１０は、後述のテストモードに関連する機能ブロックとしてデバッグインタフェイス１１を含む。
【0011】
デバッグインタフェイス１１は、外部端子４１（＝第１外部端子に相当）に外部入力されるデバッグクロック信号ＤＢＣＬＫと、外部端子４２（＝第２外部端子に相当）に外部入力されるデバッグデータ信号ＤＢＤＡＴＡと、をそれぞれ受け付ける。デバッグインタフェイス１１の構成及び動作については後述する。
【0012】
テスト回路２０は、半導体装置１がテストモードであるときにデバッグクロック信号ＤＢＣＬＫ及びデバッグデータ信号ＤＢＤＡＴＡに応じて種々のテスト動作を実施する。テスト回路２０は、例えば、電源回路、記憶回路、発振回路、負荷駆動回路、通信回路、ＡＤＣ［analog-to-digital］、及び、ＡＰＢ［advanced peripheral bus］（いずれも不図示）が正常に動作し得るか否かをテストする。
【0013】
リセット回路３０は、外部端子４３に外部入力されるリセット信号Ｄ＿ＲＥＳＥＴを受け付けて半導体装置１の各部（例えば論理回路１０及びテスト回路２０）を初期化する。
【0014】
図２は、半導体装置１の状態遷移（動作モード切替）を示す図である。本図中の丸印で示されているように、半導体装置１は、その動作モードとして、通常モード（ＮＯＲＭＡＬ）、プリテストモード（ＰＲＥ－ＴＥＳＴ）、テストモード（ＴＥＳＴ）、及び、リセットモード（ＲＥＳＥＴ）を備える。
【0015】
通常モード（＝第１動作モードに相当）では、半導体装置１の通常動作、すなわち本来の動作が行われる。テストモード（＝第２動作モードに相当）では、半導体装置１のテスト動作、すなわち半導体装置１の各部が正しく動作するか否かを確認するための試験的な動作が行われる。プリテストモードでは、テストモードに移行するか否かのチェック動作（＝テストモードシーケンス）が行われる。リセットモードでは、半導体装置１のリセット解除が待機される。
【0016】
本図に即して述べると、半導体装置１が通常モード、プリテストモード及びテストモードのいずれかであるときにリセット信号Ｄ＿ＲＥＳＥＴがローレベルＬに立ち下げられると、半導体装置１がリセットモードに移行する。
【0017】
半導体装置１がリセットモードであるときにリセット信号Ｄ＿ＲＥＳＥＴがハイレベルＨに立ち上げられると、半導体装置１が通常モードに移行する。特に、半導体装置１がリセットモードであるときにリセット信号Ｄ＿ＲＥＳＥＴがハイレベルＨに立ち上げられ、かつ、プリテストモードのテストモード初期ステートでＯＫ判定が下されると、テストモードシーケンスが開始される。
【0018】
半導体装置１がプリテストモードであるときにテストモードシーケンスでＯＫ判定が下されると、半導体装置１がテストモードに移行する。一方、半導体装置１がプリテストモードであるときにテストモードシーケンスでＮＧ判定が下されると、半導体装置１が通常モードに移行する。
【0019】
半導体装置１がテストモードであるときにＥＸＩＴコマンド（＝復帰コマンドに相当）又はＢＬＡＮＫステート（＝無信号ステートに相当）が検出されると、半導体装置１が通常モードに移行（復帰）する。
【0020】
＜テストモードへの移行動作（第１例）＞
図３は、テストモードへの移行動作（第１例）を示す図である。本図では、上から順番に、リセット信号Ｄ＿ＲＥＳＥＴ、デバッグクロック信号ＤＢＣＬＫ、デバッグデータ信号ＤＢＤＡＴＡ、テストモード移行信号ＴＥＳＴ、テストステート（＝図２の状態遷移に相当）、内部クロック信号ＯＳＣ（ｉｎｔ）及びプリテストステート（＝プリテストモードの内部ステップに相当）が描写されている。
図３は、テストモードへの移行動作（第１例）を示す図である。本図では、上から順番に、リセット信号Ｄ＿ＲＥＳＥＴ、デバッグクロック信号ＤＢＣＬＫ、デバッグデータ信号ＤＢＤＡＴＡ、テストモード移行信号ＴＥＳＴ、テストステート（＝図２の状態遷移に相当）、内部クロック信号ＯＳＣ（ｉｎｔ）及びプリテストステート（＝プリテストモードの内部ステップに相当）が描写されている。
【0021】
なお、本図の移行動作（第１例）は、後述の第２例と対比される比較例（＝デバッグインタフェイス１１の閾値が一つであると仮定した場合の挙動）として理解され得る。
【0022】
リセット信号Ｄ＿ＲＥＳＥＴがハイレベルＨに立ち上げられて半導体装置１のリセットが解除されたとき、論理回路１０がテストモード初期ステートとなる。テストモード初期ステートは、プリテストモードの第１ステップに相当する。なお、プリテストモードにおいて、デバッグインタフェイス１１以外は、通常モードと同じ動きをしてもよい。
【0023】
テストモード初期ステートにおいて、論理回路１０は、所定の判定期間に亘ってテストモード移行条件が満足されたか否かを検出する。例えば、本図の移行動作（第１例）におけるテストモード移行条件は、（１）テストモード移行信号ＴＥＳＴの論理レベルがハイレベルＨに固定されていること、（２）デバッグクロック信号ＤＢＣＬＫの論理レベルがハイレベルＨに固定されていること、及び、（３）デバッグデータ信号ＤＢＤＡＴＡの論理レベルがローレベルＬに固定されていること、の３点である。
【0024】
リセット信号Ｄ＿ＲＥＳＥＴ、デバッグクロック信号ＤＢＣＬＫ、デバッグデータ信号ＤＢＤＡＴＡ、及び、テストモード移行信号ＴＥＳＴは、それぞれ、２値の論理レベル、すなわち、ハイレベルＨ（例えばＭＶ＝５Ｖ）とローレベルＬ（例えばＬＶ＝０Ｖ）を取り得る論理信号である。
【0025】
また、上記の判定期間は、例えば、内部クロック信号ＯＳＣ（ｉｎｔ）のクロックＸ発分（例えばＸ＝１６）の長さであってもよい。
【0026】
論理回路１０（特にデバッグインタフェイス１１）は、デバッグクロック信号ＤＢＣＬＫ及びデバッグデータ信号ＤＢＤＡＴＡと所定の閾値Ｖｔｈ１（ただしＬＶ＜Ｖｔｈ１＜ＭＶ）とを比較する。論理回路１０は、このような比較処理により、デバッグクロック信号ＤＢＣＬＫ及びデバッグデータ信号ＤＢＤＡＴＡがそれぞれハイレベル（＝ＭＶ）であるかローレベル（＝ＬＶ）であるかを認識する。
【0027】
テストモード初期ステートにおいて、論理回路１０は、先述のテストモード移行条件が満足されたことを検出したときにＯＫ判定を下してテストモードシーケンスを開始する。テストモードシーケンスは、プリテストモードの第２ステップに相当する。
【0028】
テストモードシーケンスにおいて、論理回路１０は、テストモード移行信号ＴＥＳＴの論理レベルがハイレベルＨに固定されたまま、テストモード移行コマンド（例えば特定アドレスへの書込コマンド）が入力されたか否かを検出する。
【0029】
テストモード移行コマンドは、ハイレベルＨ（＝ＭＶ）とローレベルＬ（＝ＬＶ）との間でパルス駆動されるデバッグクロック信号ＤＢＣＬＫ及びデバッグデータ信号ＤＢＤＡＴＡにより入力され得る。
【0030】
テストモードシーケンスにおいて、論理回路１０は、先述のテストモード移行コマンドが入力されたことを検出したときにＯＫ判定を下してテストモード同期ステートとなる。テストモード同期ステートは、プリテストモードの第３ステップに相当する。
【0031】
テストモード同期ステートにおいて、論理回路１０は、デバッグデータ信号ＤＢＤＡＴＡの論理レベルが所定の同期期間に亘ってハイレベルＨに固定されていることを確認してからテストモードに移行する。
【0032】
なお、上記の同期期間は、例えば、デバッグクロック信号ＤＢＣＬＫのクロックＹ発分（例えばＹ＝６）の長さであってもよい。
【0033】
テストモードへの移行後、テスト回路２０は、デバッグクロック信号ＤＢＣＬＫ及びデバッグデータ信号ＤＢＤＡＴＡ（例えば各種のテスト用パラメータ）に応じて種々のテスト動作を実施する。
【0034】
＜外部端子の有効活用に関する考察＞
ところで、デバッグクロック信号ＤＢＣＬＫ及びデバッグデータ信号ＤＢＤＡＴＡは、いずれもテストモード（及びプレテストモード）でのみ使用される。そのため、デバッグクロック信号ＤＢＣＬＫ及びデバッグデータ信号ＤＢＤＡＴＡがいずれも使用されない通常モードでは、外部端子４１及び４２に別の機能が割り当てられていることが望ましい。すなわち、外部端子４１及び４２には、それぞれ、デバッグクロック信号ＤＢＣＬＫ及びデバッグデータ信号ＤＢＤＡＴＡ以外の信号を入出力する機能が割り当てられてもよい。
ところで、デバッグクロック信号ＤＢＣＬＫ及びデバッグデータ信号ＤＢＤＡＴＡは、いずれもテストモード（及びプレテストモード）でのみ使用される。そのため、デバッグクロック信号ＤＢＣＬＫ及びデバッグデータ信号ＤＢＤＡＴＡがいずれも使用されない通常モードでは、外部端子４１及び４２に別の機能が割り当てられていることが望ましい。すなわち、外部端子４１及び４２には、それぞれ、デバッグクロック信号ＤＢＣＬＫ及びデバッグデータ信号ＤＢＤＡＴＡ以外の信号を入出力する機能が割り当てられてもよい。
【0035】
ただし、デバッグインタフェイス１１の閾値が一つである場合、通常モードで外部端子４１及び４２に入力される論理信号のパルス駆動により、半導体装置１が意図せずテストモードに移行してしまうおそれがある。このような不具合を解消するためには、先出のテストモード移行信号ＴＥＳＴを受け付ける専用の外部端子が別途必要になる。
【0036】
しかしながら、半導体装置１に課される仕様面及びコスト面の制約から、外部端子の本数を無暗に増やすことはできない。そのため、限られた本数の外部端子のうち、一本がテストモード移行信号ＴＥＳＴの入力端子として割り当てられたことに伴い、別の信号を入出力するための外部端子が削減され得る。言い換えると、テストモードが非実装であれば適切なコスト（ピン数）で実現可能であった機能を断念せざるを得ない場合があり得る。
【0037】
以下では、上記の考察に鑑み、専用の外部端子を要することなく半導体装置１の動作モードが任意に切り替えられる新規な実施形態を提案する。
【0038】
＜論理回路（デバッグインタフェイス）＞
図４は、論理回路１０の一構成例を示す図である。本構成例の論理回路１０は、デバッグクロック信号ＤＢＣＬＫ及びデバッグデータ信号ＤＢＤＡＴＡそれぞれの入力を受け付けるデバッグインタフェイス１１の構成要素として、入出力回路１１１～１１４を含む。
図４は、論理回路１０の一構成例を示す図である。本構成例の論理回路１０は、デバッグクロック信号ＤＢＣＬＫ及びデバッグデータ信号ＤＢＤＡＴＡそれぞれの入力を受け付けるデバッグインタフェイス１１の構成要素として、入出力回路１１１～１１４を含む。
【0039】
入出力回路１１１は、外部端子４１に入力されるデバッグクロック信号ＤＢＣＬＫと所定の閾値Ｖｔｈ１とを比較する。入出力回路１１２は、外部端子４１に入力されるデバッグクロック信号ＤＢＣＬＫと所定の閾値Ｖｔｈ２とを比較する。入出力回路１１３は、外部端子４２に入力されるデバッグデータ信号ＤＢＤＡＴＡと所定の閾値Ｖｔｈ１とを比較する。入出力回路１１４は、外部端子４２に入力されるデバッグデータ信号ＤＢＤＡＴＡと所定の閾値Ｖｔｈ２とを比較する。
【0040】
なお、閾値Ｖｔｈ１（＝第１閾値に相当）は、ローレベルＬ（例えばＬＶ＝０Ｖ）とミドルレベルＭ（例えばＭＶ＝５Ｖ）との間に設定されている。すなわち、入出力回路１１１及び１１３（＝第１入出力回路に相当）は、それぞれ、ローレベルＬとミドルレベルＭとの間に設定された閾値Ｖｔｈ１を持つ。
【0041】
従って、入出力回路１１１及び１１３は、それぞれ、デバッグクロック信号ＤＢＣＬＫ及びデバッグデータ信号ＤＢＤＡＴＡが閾値Ｖｔｈ１よりも低い状態（例えばローレベルＬ）であるか、閾値Ｖｔｈ１よりも高い状態（例えばミドルレベルＭ又はハイレベルＨ）であるかを検出することができる。
【0042】
また、閾値Ｖｔｈ２（＝第２閾値に相当）は、ミドルレベルＭ（例えばＭＶ＝５Ｖ）とハイレベルＨ（例えばＨＶ＝１２Ｖ）との間に設定されている。すなわち、入出力回路１１２及び１１４（＝第２入出力回路に相当）は、それぞれ、ミドルレベルＭとハイレベルＨとの間に設定された閾値Ｖｔｈ２を持つ。
【0043】
従って、入出力回路１１２及び１１４は、それぞれ、デバッグクロック信号ＤＢＣＬＫ及びデバッグデータ信号ＤＢＤＡＴＡが閾値Ｖｔｈ２よりも低い状態（例えばローレベルＬ又はミドルレベルＭ）であるか、閾値Ｖｔｈ２よりも高い状態（例えばハイレベルＨ）であるかを検出することができる。
【0044】
このように、論理回路１０は、デバッグクロック信号ＤＢＣＬＫ及びデバッグデータ信号ＤＢＤＡＴＡと２値以上の閾値（本図では閾値Ｖｔｈ１及びＶｔｈ２）とを比較する。そして、論理回路１０は、入出力回路１１１～１１４それぞれの比較結果に応じて複数の機能を実現する。言い換えれば、外部端子４１及び４２に複数の機能が割り当てられる。
【0045】
以下では、デバッグインタフェイス１１が複数の閾値を備えることの技術的意義について、テストモードへの移行動作（第２例）を参照しながら詳細に説明する。
【0046】
＜テストモードへの移行動作（第２例）＞
図５は、テストモードへの移行動作（第２例）を示す図である。本図では、上から順番に、リセット信号Ｄ＿ＲＥＳＥＴ、デバッグクロック信号ＤＢＣＬＫ、デバッグデータ信号ＤＢＤＡＴＡ、テストステート（＝図２の状態遷移に相当）、内部クロック信号ＯＳＣ（ｉｎｔ）及びプリテストステート（＝プリテストモードの内部ステップに相当）が描写されている。
図５は、テストモードへの移行動作（第２例）を示す図である。本図では、上から順番に、リセット信号Ｄ＿ＲＥＳＥＴ、デバッグクロック信号ＤＢＣＬＫ、デバッグデータ信号ＤＢＤＡＴＡ、テストステート（＝図２の状態遷移に相当）、内部クロック信号ＯＳＣ（ｉｎｔ）及びプリテストステート（＝プリテストモードの内部ステップに相当）が描写されている。
【0047】
なお、本図の移行動作（第２例）は、デバッグインタフェイス１１に複数の閾値（本図では閾値Ｖｔｈ１及びＶｔｈ２）が設けられている場合の挙動として理解され得る。
【0048】
本図の移行動作（第２例）は、基本的に先述の第１例（図３）と変わらない。ただし、外部端子４１及び４２には、それぞれ、３値以上の論理レベル（例えばローレベルＬ、ミドルレベルＭ及びハイレベルＨ）を取り得る論理信号が入力される。
【0049】
すなわち、外部端子４１及び４２にそれぞれ入力される論理信号は、第１パルス駆動状態と第２パルス駆動状態のいずれかを取り得る。なお、第１パルス駆動状態は、論理信号がローレベルＬ（例えばＬＶ＝０Ｖ）とミドルレベルＭ（例えばＭＶ＝５Ｖ）との間でパルス駆動される状態である。一方、第２パルス駆動状態は、論理信号がローレベルＬとハイレベルＨ（例えばＨＶ＝１２Ｖ）との間でパルス駆動される状態である。
【0050】
本図に即して述べると、半導体装置１のプリテストモード（少なくともテストモード初期ステート及びテストモードシーケンス）において、外部端子４１及び４２にそれぞれ入力されるデバッグクロック信号ＤＢＣＬＫ及びデバッグデータ信号ＤＢＤＡＴＡは、それぞれ、ローレベルＬとハイレベルＨとの間でパルス駆動される。
【0051】
すなわち、プリテストモードのデバッグクロック信号ＤＢＣＬＫ及びデバッグデータ信号ＤＢＤＡＴＡは、いずれも第２パルス駆動状態で入力される。言い換えると、プリテストモードのデバッグクロック信号ＤＢＣＬＫ及びデバッグデータ信号ＤＢＤＡＴＡは、先の第１例（図３）と比べて、ハイレベルＨが引き上げられている（ＭＶ→ＨＶ）。
【0052】
この場合、論理回路１０は、ミドルレベルＭとハイレベルＨとの間に設定された閾値Ｖｔｈ２を持つ入出力回路１１２及び１１４（図４を参照）の比較結果に応じて、半導体装置１を通常モードからテストモードに移行させるか否かを判断することができる。
【0053】
一方、半導体装置１が通常モードであるときには、外部端子４１及び４２にそれぞれ入力される論理信号がローレベルＬとミドルレベルＭとの間でパルス駆動されるとよい。すなわち、通常モードで外部端子４１及び４２に入力される論理信号は、いずれも第１パルス駆動状態とされる。この場合、論理回路１０は、入出力回路１１１及び１１３（図４を参照）の比較結果に応じて、半導体装置１の通常動作を行うことができる。
【0054】
このように、通常モードで外部端子４１及び４２に入力される論理信号がローレベルＬとミドルレベルＭとの間でパルス駆動されている限り、当該論理信号がハイレベルＨとして認識されることはない。従って、先述のプリテストモード（特にテストモード初期ステート及びテストモードシーケンス）で意図しないＯＫ判定が下されることはない。
【0055】
特に、デバッグクロック信号ＤＢＣＬＫ及びデバッグデータ信号ＤＢＤＡＴＡそれぞれのハイレベルＨを規定する電圧値ＨＶは、通常モードにおける顧客の使用範囲外（＝半導体装置１の仕様外）に設定されるとよい。
【0056】
言い換えると、通常モードで外部端子４１及び４２に入力される論理信号は、原則ローレベルＬとミドルレベルＭとの間でパルス駆動されるものであり、プリテストモードのデバッグクロック信号ＤＢＣＬＫ及びデバッグデータ信号ＤＢＤＡＴＡだけが例外的にローレベルＬとハイレベルＨとの間でパルス駆動されるものとして理解され得る。
【0057】
上記の設定によれば、テストモード移行信号ＴＥＳＴが用意されていなくても、半導体装置１が意図せずテストモードに移行し難くなる。従って、通常動作の堅牢性を向上させることが可能となる。
【0058】
また、テストモード移行信号ＴＥＳＴを受け付ける専用の外部端子が削減されるので、限られた本数の外部端子に空きが生まれる。従って、従前であればテストモードの実装ににより非搭載とされていた機能を適切なコスト（ピン数）で実現することも可能となる。
【0059】
なお、テストモード初期ステート及びテストモードシーケンスで一旦ＯＫ判定が下された後ならば、デバッグクロック信号ＤＢＣＬＫ及びデバッグデータ信号ＤＢＤＡＴＡは、必ずしもローレベルＬとハイレベルＨとの間でパルス駆動される必要はない。例えば、本図で示されるように、テストモード同期ステート（及びこれに続くテストモード）では、デバッグクロック信号ＤＢＣＬＫ及びデバッグデータ信号ＤＢＤＡＴＡがローレベルＬとミドルレベルＭとの間でパルス駆動されてもよい。
【0060】
＜テストモードからの復帰動作（第１例）＞
図６は、テストモードからの復帰動作（第１例）を示す図である。本図では、上から順に、リセット信号Ｄ＿ＲＥＳＥＴ、デバッグクロック信号ＤＢＣＬＫ、デバッグデータ信号ＤＢＤＡＴＡ、及び、テストステート（＝図２の状態遷移に相当）が描写されている。
図６は、テストモードからの復帰動作（第１例）を示す図である。本図では、上から順に、リセット信号Ｄ＿ＲＥＳＥＴ、デバッグクロック信号ＤＢＣＬＫ、デバッグデータ信号ＤＢＤＡＴＡ、及び、テストステート（＝図２の状態遷移に相当）が描写されている。
【0061】
なお、デバッグデータ信号ＤＢＤＡＴＡは、同期ビットＳｙｎｃ、リード／ライトビットＲ／Ｗ、レジスタ指定ビットＭ／Ｒ及びデータビットＤ０～Ｄｎ－１（ただしテストモードではｎ＝４）を含む。
【0062】
本図で示されるように、デバッグデータ信号ＤＢＤＡＴＡに含まれる全ビット（Ｓｙｎｃ、Ｒ／Ｗ、Ｍ／Ｒ及びＤ０～Ｄ４）がいずれも０（＝ローレベル）であるときには、ＥＸＩＴコマンド（＝復帰コマンドに相当）が入力されたものと認識される。論理回路１０は、テストモードへの移行後、デバッグデータ信号ＤＢＤＡＴＡにより復帰コマンドが入力されたことを検出したときに半導体装置１を通常モードに復帰させる。
【0063】
＜テストモードからの復帰動作（第２例）＞
図７は、テストモードからの復帰動作（第２例）を示す図である。本図では、先の図６と同様、上から順に、リセット信号Ｄ＿ＲＥＳＥＴ、デバッグクロック信号ＤＢＣＬＫ、デバッグデータ信号ＤＢＤＡＴＡ、及び、テストステート（＝図２の状態遷移に相当）が描写されている。
図７は、テストモードからの復帰動作（第２例）を示す図である。本図では、先の図６と同様、上から順に、リセット信号Ｄ＿ＲＥＳＥＴ、デバッグクロック信号ＤＢＣＬＫ、デバッグデータ信号ＤＢＤＡＴＡ、及び、テストステート（＝図２の状態遷移に相当）が描写されている。
【0064】
本図で示されるように、デバッグデータ信号ＤＢＤＡＴＡに含まれる全ビット（Ｓｙｎｃ、Ｒ／Ｗ、Ｍ／Ｒ及びＤ０～Ｄ４）が所定の判定期間に亘っていずれも１（＝ハイレベル）であるときには、ＢＬＡＮＫステート（＝無信号ステートに相当）であるものと認識される。論理回路１０は、テストモードへの移行後、デバッグデータ信号ＤＢＤＡＴＡの論理レベルが固定された無信号ステートであることを検出したときに半導体装置１を通常モードに復帰させる。
【0065】
なお、上記の判定期間は、例えば、デバッグクロック信号ＤＢＣＬＫのクロックＺ発分（例えばＺ＝１２８）の長さであってもよい。
【0066】
＜総括＞
以下では、上記で説明した種々の実施形態について総括的に述べる。
以下では、上記で説明した種々の実施形態について総括的に述べる。
【0067】
例えば、本明細書中に開示されている半導体装置は、３値以上の論理レベルを取り得る論理信号が入力されるように構成された外部端子と、前記論理信号と２値以上の閾値とを比較することによりそれぞれの比較結果に応じて複数の機能を実現するように構成された論理回路と、を備える構成（第１の構成）とされている。
【0068】
なお、上記第１の構成による半導体装置において、前記論理信号は、ローレベルとミドルレベルとの間でパルス駆動される第１パルス駆動状態と、前記ローレベルと前記ミドルレベルよりも高いハイレベルとの間でパルス駆動される第２パルス駆動状態のいずれかを取り得るものであり、前記論理回路は、前記論理信号が前記第２パルス駆動状態であるときに前記論理信号に応じて前記半導体装置を第１動作モードから第２動作モードに移行させるか否かを判断する構成（第２の構成）としてもよい。
【0069】
また、上記第２の構成による半導体装置において、前記論理回路は、前記論理信号の入力を受け付けるインタフェイスとして、前記ローレベルと前記ミドルレベルとの間に設定された第１閾値を持つように構成された第１入出力回路と、前記ミドルレベルと前記ハイレベルとの間に設定された第２閾値を持つように構成された第２入出力回路と、を含む構成（第３の構成）としてもよい。
【0070】
また、上記第３の構成による半導体装置において、前記第１動作モードは、前記半導体装置の通常動作が行われる通常モードであり、前記第２動作モードは、前記半導体装置のテスト動作が行われるテストモードである構成（第４の構成）としてもよい。
【0071】
また、上記第４の構成による半導体装置において、前記外部端子は、クロック信号が入力されるように構成された第１外部端子と、データ信号が入力されるように構成された第２外部端子を含む構成（第５の構成）としてもよい。
【0072】
また、上記第５の構成による半導体装置において、前記論理回路は、前記半導体装置のリセットが解除されたときにテストモード初期ステートとなり、前記クロック信号及び前記データ信号それぞれの論理レベルがいずれも所定の判定期間に亘って固定されたか否かを検出する構成（第６の構成）としてもよい。
【0073】
また、上記第６の構成による半導体装置において、前記論理回路は、前記テストモード初期ステートで前記クロック信号及び前記データ信号それぞれの論理レベルがいずれも前記判定期間に亘って固定されたことを検出したときにテストモードシーケンスを開始し、前記第２パルス駆動状態の前記クロック信号及び前記データ信号によりテストモードコマンドが入力されたか否かを検出する構成（第７の構成）としてもよい。
【0074】
また、上記第７の構成による半導体装置において、前記論理回路は、前記テストモードシーケンスで前記テストモードコマンドが入力されたことを検出したときにテストモード同期ステートとなり、前記データ信号の論理レベルが所定の同期期間に亘って固定されていることを確認してから前記テストモードに移行する構成（第８の構成）としてもよい。
【0075】
また、上記第８の構成による半導体装置において、前記論理回路は、前記テストモードへの移行後、前記データ信号により復帰コマンドが入力されたことを検出したときに前記半導体装置を前記通常モードに復帰させる構成（第９の構成）としてもよい。
【0076】
また、上記第８又は第９の構成による半導体装置において、前記論理回路は、前記テストモードへの移行後、前記データ信号の論理レベルが固定された無信号ステートであることを検出したときに前記半導体装置を前記通常モードに復帰させる構成（第１０の構成）としてもよい。
【0077】
＜その他＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきである。また、本開示の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきである。また、本開示の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【符号の説明】
【0078】
１ 半導体装置
１０ 論理回路（ＣＰＵ）
１１ デバッグインタフェイス
１１１ 入出力回路（ＭＶ）
１１２ 入出力回路（ＨＶ）
１１３ 入出力回路（ＭＶ）
１１４ 入出力回路（ＨＶ）
２０ テスト回路
３０ リセット回路
４１～４３ 外部端子
１０ 論理回路（ＣＰＵ）
１１ デバッグインタフェイス
１１１ 入出力回路（ＭＶ）
１１２ 入出力回路（ＨＶ）
１１３ 入出力回路（ＭＶ）
１１４ 入出力回路（ＨＶ）
２０ テスト回路
３０ リセット回路
４１～４３ 外部端子
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】