特開 2024-92748 半導体装置および半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024092748

(43)【公開日】2024-07-08

(54)【発明の名称】半導体装置および半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/338 20060101AFI20240701BHJP

   H01L 21/28 20060101ALI20240701BHJP

【ＦＩ】

H01L29/80 F

H01L29/80 H

H01L21/28 E

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2022208886

(22)【出願日】2022-12-26

(71)【出願人】

【識別番号】000154325

【氏名又は名称】住友電工デバイス・イノベーション株式会社

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】佐々木 敦也

(72)【発明者】

【氏名】野瀬 幸則

【テーマコード（参考）】

4M104

5F102

【Ｆターム（参考）】

4M104AA04

4M104AA07

4M104BB05

4M104BB14

4M104CC01

4M104CC03

4M104DD09

4M104DD23

4M104DD34

4M104DD37

4M104DD52

4M104DD53

4M104DD68

4M104EE06

4M104EE12

4M104EE17

4M104GG12

4M104HH20

5F102GB01

5F102GC01

5F102GD01

5F102GJ02

5F102GK04

5F102GL04

5F102GL07

5F102GM04

5F102GM07

5F102GM08

5F102GQ01

5F102GQ02

5F102GR01

5F102GR04

5F102GR07

5F102GS02

5F102GS04

5F102GT01

5F102GV03

5F102GV06

5F102GV08

5F102HC01

5F102HC02

5F102HC11

5F102HC15

5F102HC16

5F102HC30

(57)【要約】

【課題】小型化できる半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体装置は、第１面を有し、前記第１面に第１凹部が形成された第１窒化物半導体層と、前記第１凹部に設けられた第２窒化物半導体層と、前記第１窒化物半導体層および前記第２窒化物半導体層を覆い、前記第２窒化物半導体層の一部が露出する第１開口部が形成された第１絶縁膜と、前記第１開口部を通じて前記第２窒化物半導体層にオーミック接触する配線層と、を有し、前記第２窒化物半導体層は、前記配線層に対向する第２面を有し、前記第２面には、前記第１開口部に連なる第２凹部が形成されており、前記配線層は、前記第２凹部の内面で前記第２窒化物半導体層に直接接触する。
【選択図】図２

【特許請求の範囲】

【請求項1】

第１面を有し、前記第１面に第１凹部が形成された第１窒化物半導体層と、
前記第１凹部に設けられた第２窒化物半導体層と、
前記第１窒化物半導体層および前記第２窒化物半導体層を覆い、前記第２窒化物半導体層の一部が露出する第１開口部が形成された第１絶縁膜と、
前記第１開口部を通じて前記第２窒化物半導体層にオーミック接触する配線層と、
を有し、
前記第２窒化物半導体層は、前記配線層に対向する第２面を有し、
前記第２面には、前記第１開口部に連なる第２凹部が形成されており、
前記配線層は、前記第２凹部の内面で前記第２窒化物半導体層に直接接触する、半導体装置。

【請求項2】

前記配線層は、
前記第２凹部の側面および底面で前記第２窒化物半導体層に直接接触する第１金属層と、
前記第１金属層に積層され、前記第１金属層よりも電気抵抗が低い第２金属層と、
を有する、請求項１に記載の半導体装置。

【請求項3】

前記第２金属層は、金層である、請求項２に記載の半導体装置。

【請求項4】

前記配線層を覆い、前記配線層の一部が露出する第２開口部が形成されたパッシベーション膜を有し、
前記配線層は、前記第１面に垂直な平面視で前記第２開口部と重なる領域において、前記第１金属層および前記第２金属層を有する、請求項２または請求項３に記載の半導体装置。

【請求項5】

前記第１窒化物半導体層と前記第１絶縁膜との間に設けられ、前記第１凹部が露出する第３開口部が形成された第２絶縁膜を有する、請求項１から請求項３のいずれか１項に記載の半導体装置。

【請求項6】

前記第２窒化物半導体層におけるキャリアの密度は、前記第１窒化物半導体層におけるキャリアの密度よりも高い、請求項１から請求項３のいずれか１項に記載の半導体装置。

【請求項7】

前記第１窒化物半導体層と前記第１絶縁膜との間に設けられたゲート電極を有する、請求項１から請求項３のいずれか１項に記載の半導体装置。

【請求項8】

前記第２凹部の深さは、５ｎｍ以上５０ｎｍ以下である、請求項１から請求項３のいずれか１項に記載の半導体装置。

【請求項9】

第１面を有する第１窒化物半導体層の前記第１面に第１凹部を形成する工程と、
前記第１凹部に第２窒化物半導体層を形成する工程と、
前記第１窒化物半導体層および前記第２窒化物半導体層を覆う第１絶縁膜を形成する工程と、
前記第１絶縁膜に、前記第２窒化物半導体層の一部が露出する第１開口部を形成する工程と、
前記第１開口部を通じて前記第２窒化物半導体層にオーミック接触する配線層を形成する工程と、
を有し、
前記第２窒化物半導体層は、前記配線層に対向する第２面を有し、
前記第１開口部を形成する工程と前記配線層を形成する工程との間に、前記第２面に、前記第１開口部に連なる第２凹部を形成する工程を有し、
前記配線層は、前記第２凹部の側面および底面で前記第２窒化物半導体層に直接接触する、半導体装置の製造方法。

【請求項10】

前記第２凹部を形成する工程は、
前記第２面の前記第１開口部から露出する部分に酸化層を形成する工程と、
前記酸化層を除去する工程と、
を有する、請求項９に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置および半導体装置の製造方法に関する。

【背景技術】

【0002】

バリア層およびチャネル層に開口部が形成され、ｎ型不純物を高濃度で含有する窒化ガリウム（ｎ^＋ＧａＮ）層が開口部に設けられた高電子移動度トランジスタ（ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）を備えた半導体装置が知られている。ｎ^＋ＧａＮ層と配線層との間には、オーミック接触の確保のための電極層が設けられている。電極層は、チタン（Ｔｉ）層またはタンタル（Ｔａ）層と、アルミニウム（Ａｌ）層との積層体を有する。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１９－０３３１５５号公報

【特許文献2】特開２０１９－０４１１１３号公報

【特許文献3】米国特許出願公開２００５／０２５８４５１号明細書

【特許文献4】特開２０２１－０８６８５２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

近年、半導体装置に対する更なる小型化の要請が高まっている。

【0005】

本開示は、小型化できる半導体装置および半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0006】

本開示の半導体装置は、第１面を有し、前記第１面に第１凹部が形成された第１窒化物半導体層と、前記第１凹部に設けられた第２窒化物半導体層と、前記第１窒化物半導体層および前記第２窒化物半導体層を覆い、前記第２窒化物半導体層の一部が露出する第１開口部が形成された第１絶縁膜と、前記第１開口部を通じて前記第２窒化物半導体層にオーミック接触する配線層と、を有し、前記第２窒化物半導体層は、前記配線層に対向する第２面を有し、前記第２面には、前記第１開口部に連なる第２凹部が形成されており、前記配線層は、前記第２凹部の内面で前記第２窒化物半導体層に直接接触する。

【発明の効果】

【0007】

本開示によれば、半導体装置を小型化できる。

【図面の簡単な説明】

【0008】

【図1】図１は、実施形態に係る半導体装置における電極およびパッドのレイアウトを示す図である。

【図2】図２は、実施形態に係る半導体装置を示す断面図（その１）である。

【図3】図３は、実施形態に係る半導体装置を示す断面図（その２）である。

【図4】図４は、実施形態に係る半導体装置を示す断面図（その３）である。

【図5】図５は、実施形態に係る半導体装置の製造方法を示す断面図（その１）である。

【図6】図６は、実施形態に係る半導体装置の製造方法を示す断面図（その２）である。

【図7】図７は、実施形態に係る半導体装置の製造方法を示す断面図（その３）である。

【図8】図８は、実施形態に係る半導体装置の製造方法を示す断面図（その４）である。

【図9】図９は、実施形態に係る半導体装置の製造方法を示す断面図（その５）である。

【図10】図１０は、実施形態に係る半導体装置の製造方法を示す断面図（その６）である。

【図11】図１１は、実施形態に係る半導体装置の製造方法を示す断面図（その７）である。

【図12】図１２は、実施形態に係る半導体装置の製造方法を示す断面図（その８）である。

【図13】図１３は、実施形態に係る半導体装置の製造方法を示す断面図（その９）である。

【図14】図１４は、参考例に係る半導体装置における電極およびパッドのレイアウトを示す図である。

【図15】図１５は、参考例に係る半導体装置を示す断面図である。

【発明を実施するための形態】

【0009】

［本開示の実施形態の説明］
最初に本開示の実施態様を列記して説明する。

【0010】

〔１〕 本開示の一態様に係る半導体装置は、第１面を有し、前記第１面に第１凹部が形成された第１窒化物半導体層と、前記第１凹部に設けられた第２窒化物半導体層と、前記第１窒化物半導体層および前記第２窒化物半導体層を覆い、前記第２窒化物半導体層の一部が露出する第１開口部が形成された第１絶縁膜と、前記第１開口部を通じて前記第２窒化物半導体層にオーミック接触する配線層と、を有し、前記第２窒化物半導体層は、前記配線層に対向する第２面を有し、前記第２面には、前記第１開口部に連なる第２凹部が形成されており、前記配線層は、前記第２凹部の内面で前記第２窒化物半導体層に直接接触する。

【0011】

第１絶縁膜に第１開口部が形成される際に第２窒化物半導体層に局所的にダメージが生じるが、ダメージが生じた部分は第２凹部の形成に伴って除去される。このため、配線層と第２窒化物半導体層との間に良好なオーミック接触が得られる。また、第２窒化物半導体層と配線層との間にオーミック接触の確保のための電極層等は必要とされないため、マージンを低減し、小型化できる。

【0012】

〔２〕 〔１〕において、前記配線層は、前記第２凹部の側面および底面で前記第２窒化物半導体層に直接接触する第１金属層と、前記第１金属層に積層され、前記第１金属層よりも電気抵抗が低い第２金属層と、を有してもよい。この場合、配線層と第１絶縁膜との間に良好な密着性を得ながら、配線層に良好な導電性を得やすい。

【0013】

〔３〕 〔２〕において、前記第２金属層は、金層であってもよい。この場合、特に良好な導電性を得やすい。

【0014】

〔４〕 〔２〕または〔３〕において、前記配線層を覆い、前記配線層の一部が露出する第２開口部が形成されたパッシベーション膜を有し、前記配線層は、前記第１面に垂直な平面視で前記第２開口部と重なる領域において、前記第１金属層および前記第２金属層を有してもよい。この場合、マージンを低減しやすい。

【0015】

〔５〕 〔１〕から〔４〕のいずれかにおいて、前記第１窒化物半導体層と前記第１絶縁膜との間に設けられ、前記第１凹部が露出する第３開口部が形成された第２絶縁膜を有してもよい。この場合、第２絶縁膜により第１窒化物半導体層を保護しやすい。

【0016】

〔６〕 〔１〕から〔５〕のいずれかにおいて、前記第２窒化物半導体層におけるキャリアの密度は、前記第１窒化物半導体層におけるキャリアの密度よりも高くてもよい。この場合、電気抵抗を低減しやすい。

【0017】

〔７〕 〔１〕から〔６〕のいずれかにおいて、前記第１窒化物半導体層と前記第１絶縁膜との間に設けられたゲート電極を有してもよい。この場合、第１窒化物半導体層に含まれるチャネル領域の電位をゲート電極により制御できる。

【0018】

〔８〕 〔１〕から〔７〕のいずれかにおいて、前記第２凹部の深さは、５ｎｍ以上５０ｎｍ以下であってもよい。この場合、ダメージが生じた部分を排除しやすく、第２凹部を形成するための処理の時間を短縮しやすい。

【0019】

〔９〕 本開示の他の一態様に係る半導体装置の製造方法は、第１面を有する第１窒化物半導体層の前記第１面に第１凹部を形成する工程と、前記第１凹部に第２窒化物半導体層を形成する工程と、前記第１窒化物半導体層および前記第２窒化物半導体層を覆う第１絶縁膜を形成する工程と、前記第１絶縁膜に、前記第２窒化物半導体層の一部が露出する第１開口部を形成する工程と、前記第１開口部を通じて前記第２窒化物半導体層にオーミック接触する配線層を形成する工程と、を有し、前記第２窒化物半導体層は、前記配線層に対向する第２面を有し、前記第１開口部を形成する工程と前記配線層を形成する工程との間に、前記第２面に、前記第１開口部に連なる第２凹部を形成する工程を有し、前記配線層は、前記第２凹部の側面および底面で前記第２窒化物半導体層に直接接触する。

【0020】

第１絶縁膜に第１開口部が形成される際に第２窒化物半導体層に局所的にダメージが生じるが、ダメージが生じた部分は第２凹部の形成に伴って除去される。このため、配線層と第２窒化物半導体層との間に良好なオーミック接触が得られる。また、第２窒化物半導体層と配線層との間にオーミック接触の確保のための電極層等は必要とされないため、マージンを低減し、小型化できる。

【0021】

〔１０〕 〔９〕において、前記第２凹部を形成する工程は、前記第２面の前記第１開口部から露出する部分に酸化層を形成する工程と、前記酸化層を除去する工程と、を有してもよい。この場合、ダメージが生じた部分を除去しやすい。

【0022】

［本開示の実施形態の詳細］
以下、本開示の実施形態について詳細に説明するが、本開示はこれらに限定されるものではない。なお、本明細書および図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。また、以下の説明では、ＸＹＺ直交座標系を用いるが、当該座標系は、説明のために定めるものであって、半導体装置の姿勢について限定するものではない。また、任意の点からみて、＋Ｚ側を上方、上側または上ということがあり、－Ｚ側を下方、下側または下ということがある。

【0023】

実施形態はＧａＮ系高電子移動度トランジスタ（ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）を含む半導体装置に関する。図１は、実施形態に係る半導体装置における電極およびパッドのレイアウトを示す図である。図２から図４は、実施形態に係る半導体装置を示す断面図である。図２は、図１中のＩＩ－ＩＩ線に沿った断面図に相当し、図３は、図１中のIII-III線に沿った断面図に相当し、図４は、図１中のIV-IV線に沿った断面図に相当する。

【0024】

図１から図４に示すように、実施形態に係る半導体装置１００は、基板１０と、積層構造体２１とを有する。基板１０は、例えば（０００１）面を有する炭化珪素（ＳｉＣ）基板であり、積層構造体２１の積層方向は例えば［０００１］方向である。積層構造体２１は基板１０の上に設けられている。積層構造体２１は、核生成層１１と、チャネル層１２と、バリア層１３と、キャップ層１４とを含む。積層構造体２１は第１窒化物半導体層の一例である。

【0025】

核生成層１１は基板１０の上に形成されている。例えば、核生成層１１は窒化アルミニウム（ＡｌＮ）層であり、核生成層１１の厚さは５ｎｍ以上２０ｎｍ以下である。核生成層１１はチャネル層１２に対するシード層として機能する。

【0026】

チャネル層１２は核生成層１１の上にエピタキシャル成長により形成されている。例えば、チャネル層１２はアンドープ窒化ガリウム（ＧａＮ）層であり、チャネル層１２の厚さは５００ｎｍである。チャネル層１２は電子走行層として機能する。

【0027】

バリア層１３はチャネル層１２の上にエピタキシャル成長により形成されている。例えば、バリア層１３は窒化アルミニウムガリウム（ＡｌＧａＮ）層、窒化インジウムアルミニウム（ＩｎＡｌＮ）層または窒化インジウムアルミニウムガリウム（ＩｎＡｌＧａＮ）層である。バリア層１３の厚さは例えば５ｎｍ以上３０ｎｍ以下である。バリア層１３のバンドギャップは、チャネル層１２のバンドギャップよりも大きい。バリア層１３がＡｌＧａＮ層である場合、バリア層１３のＡｌ組成は例えば０．１５以上０．３５以下である。バリア層１３の導電型は、ｎ型またはアンドープである。バリア層１３とチャネル層１２とは互いに接してもよく、バリア層１３とチャネル層１２との間に図示しないスペーサ層が介在してもよい。バリア層１３とチャネル層１２との間には、これらの間の格子定数の違いから歪みが生じる。このため、バリア層１３とチャネル層１２との界面近傍であってチャネル層１２側の領域にピエゾ電荷に由来する二次元電子ガス（２ＤＥＧ）１５が生じ、チャネル領域が形成される。バリア層１３は電子供給層として機能する。

【0028】

キャップ層１４はバリア層１３の上にエピタキシャル成長により形成されている。例えば、キャップ層１４はＧａＮ層であり、キャップ層１４の厚さは５ｎｍである。例えば、キャップ層１４の導電型はｎ型である。

【0029】

積層構造体２１は第１面１を有する。第１面１は積層構造体２１の上面である。キャップ層１４が第１面１を構成する。第１面１に、複数の凹部４１Ｓと、複数の凹部４１Ｄとが形成されている。凹部４１Ｓおよび４１ＤはＹ軸方向に平行に延び、Ｘ軸方向に交互に設けられている。凹部４１Ｓおよび４１Ｄはキャップ層１４およびバリア層１３を貫通し、チャネル層１２に達する。凹部４１Ｓおよび４１Ｄの底面がチャネル層１２にある。凹部４１Ｓおよび４１Ｄの底面は２ＤＥＧ１５より深い位置にある。凹部４１Ｓおよび４１Ｄは第１凹部の一例である。

【0030】

半導体装置１００は絶縁膜３２を有する。絶縁膜３２は積層構造体２１を覆う。例えば、絶縁膜３２は窒化シリコン（ＳｉＮ）膜等の窒化膜であり、絶縁膜３２の厚さは１０ｎｍ以上１００ｎｍ以下である。絶縁膜３２に、複数の開口部５３Ｓと、複数の開口部５３Ｄと、複数の開口部５３Ｇとが形成されている。開口部５３Ｓ、５３Ｄおよび５３ＧはＹ軸方向に平行に延びる。開口部５３Ｓは凹部４１Ｓに連なり、開口部５３Ｄは凹部４１Ｄに連なる。開口部５３Ｇは、Ｘ軸方向で隣り合う開口部５３Ｓと開口部５３Ｄとの間に設けられている。絶縁膜３２は第２絶縁膜の一例である。開口部５３Ｓおよび５３Ｄは第３開口部の一例である。

【0031】

半導体装置１００は半導体層２２Ｓおよび２２Ｄを有する。半導体層２２Ｓは凹部４１Ｓに設けられ、半導体層２２Ｄは凹部４１Ｄに設けられている。半導体層２２Ｓの一部が開口部５３Ｓの内側にあってもよく、半導体層２２Ｄの一部が開口部５３Ｄの内側にあってもよい。例えば、半導体層２２Ｓおよび２２Ｄは、導電型がｎ型のＧａＮ層である。半導体層２２Ｓおよび２２Ｄは、ｎ型不純物をバリア層１３よりも高濃度で含む。半導体層２２Ｓおよび２２Ｄにおけるキャリアの密度は、積層構造体２１におけるキャリアの密度よりも高い。半導体層２２Ｓおよび２２Ｄにおけるキャリアの密度は２×１０^２０ｃｍ^－３以上であり、キャリアの移動度は２０ｃｍ^２／Ｖｓ以上である。半導体層２２Ｓおよび２２Ｄは第２窒化物半導体層の一例である。

【0032】

半導体層２２Ｓは第２面２Ｓを有する。第２面２Ｓは半導体層２２Ｓの上面である。第２面２Ｓに凹部４２Ｓが形成されている。凹部４２Ｓは開口部５３Ｓの内側に形成されている。凹部４２Ｓの深さは、例えば５ｎｍ以上５０ｎｍ以下である。半導体層２２Ｄは第２面２Ｄを有する。第２面２Ｄは半導体層２２Ｄの上面である。第２面２Ｄに凹部４２Ｄが形成されている。凹部４２Ｄは開口部５３Ｄの内側に形成されている。凹部４２Ｄの深さは、例えば５ｎｍ以上５０ｎｍ以下である。凹部４２Ｓおよび４２Ｄは第２凹部の一例である。

【0033】

半導体装置１００はゲート電極６１Ｇを有する。ゲート電極６１Ｇは、絶縁膜３２の開口部５３Ｇを覆い、開口部５３Ｇを通じてキャップ層１４にショットキー接触している。ゲート電極６１Ｇは、例えば、上方に向かって順に積層されたニッケル（Ｎｉ）層、パラジウム（Ｐｄ）層および金（Ａｕ）層を有する。

【0034】

半導体装置１００は絶縁膜３１を有する。絶縁膜３１はゲート電極６１Ｇ、絶縁膜３２、半導体層２２Ｓおよび半導体層２２Ｄを覆う。絶縁膜３１はゲート電極６１Ｇおよび絶縁膜３２の上から積層構造体２１を覆う。例えば、絶縁膜３１はＳｉＮ膜等の窒化膜であり、絶縁膜３１の厚さは１０ｎｍ以上５０ｎｍ以下である。絶縁膜３１に、複数の開口部５１Ｓと、複数の開口部５１Ｄとが形成されている。開口部５１Ｓおよび５１ＤはＹ軸方向に平行に延びる。開口部５１Ｓは半導体層２２Ｓに達し、開口部５１Ｄは半導体層２２Ｄに達する。第１面１に垂直な平面視で、開口部５１Ｓは開口部５３Ｓの内側にあり、開口部５１Ｄは開口部５３Ｄの内側にある。凹部４２Ｓが開口部５１Ｓに連なり、凹部４２Ｄが開口部５１Ｄに連なる。開口部５１Ｓから半導体層２２Ｓの一部が露出し、開口部５１Ｄから半導体層２２Ｄの一部が露出する。絶縁膜３１は第１絶縁膜の一例である。開口部５１Ｓおよび５１Ｄは第１開口部の一例である。

【0035】

半導体装置１００は、配線層６０Ｓと、配線層６０Ｄと、配線層６０Ｇとを有する。

【0036】

図１に示すように、配線層６０Ｓは、複数のローカル配線領域７１Ｓと、グローバル配線領域７２Ｓと、パッド領域７３Ｓとを有する。ローカル配線領域７１ＳはＹ軸方向に平行に延びる。ローカル配線領域７１Ｓは開口部５１Ｓを通じて半導体層２２Ｓにオーミック接触する。グローバル配線領域７２ＳはＸ軸方向に延びる。グローバル配線領域７２Ｓは、各ローカル配線領域７１Ｓの＋Ｙ側の端部に接続されている。パッド領域７３ＳはＹ軸方向に延びる。パッド領域７３Ｓはグローバル配線領域７２Ｓの－Ｘ側の端部に接続されている。

【0037】

配線層６０Ｓは、複数のローカル配線領域７１Ｓ、グローバル配線領域７２Ｓおよびパッド領域７３Ｓのいずれにおいても、シード層６１Ｓと、めっき層６２Ｓとを有する。例えば、シード層６１Ｓはチタン（Ｔｉ）層を有し、シード層６１Ｓの厚さは５０ｎｍ以上３００ｎｍ以下である。例えば、めっき層６２Ｓは金（Ａｕ）層を有し、めっき層６２Ｓの厚さは１０００ｎｍ以上９０００ｎｍ以下である。めっき層６２Ｓの電気抵抗はシード層６１Ｓの電気抵抗よりも低い。半導体層２２Ｓの第２面２Ｓがローカル配線領域７１Ｓに対向する。ローカル配線領域７１Ｓは、凹部４２Ｓの内面、つまり凹部４２Ｓの側面および底面で半導体層２２Ｓに直接接触する。シード層６１Ｓは、凹部４２Ｓの内面と、開口部５１Ｓの内面と、絶縁膜３１の上面とに直接接触する。めっき層６２Ｓはシード層６１Ｓの上に設けられている。シード層６１Ｓは第１金属層の一例であり、めっき層６２Ｓは第２金属層の一例である。ローカル配線領域７１Ｓに含まれる金属層の種類、グローバル配線領域７２Ｓに含まれる金属層の種類およびパッド領域７３Ｓに含まれる金属層の種類が同一であってもよい。

【0038】

図１に示すように、配線層６０Ｄは、複数のローカル配線領域７１Ｄと、パッド領域７３Ｄとを有する。ローカル配線領域７１ＤはＹ軸方向に平行に延びる。ローカル配線領域７１Ｄは開口部５１Ｄを通じて半導体層２２Ｄにオーミック接触する。パッド領域７３ＤはＸ軸方向に延びる。パッド領域７３Ｄは、各ローカル配線領域７１Ｄの－Ｙ側の端部に接続されている。

【0039】

配線層６０Ｄは、複数のローカル配線領域７１Ｄおよびパッド領域７３Ｄのいずれにおいても、シード層６１Ｄと、めっき層６２Ｄとを有する。例えば、シード層６１ＤはＴｉ層を有し、シード層６１Ｄの厚さは５０ｎｍ以上３００ｎｍ以下である。例えば、めっき層６２ＤはＡｕ層を有し、めっき層６２Ｄの厚さは１０００ｎｍ以上９０００ｎｍ以下である。めっき層６２Ｄの電気抵抗はシード層６１Ｄの電気抵抗よりも低い。半導体層２２Ｄの第２面２Ｄがローカル配線領域７１Ｄに対向する。ローカル配線領域７１Ｄは、凹部４２Ｄの内面、つまり凹部４２Ｄの側面および底面で半導体層２２Ｄに直接接触する。シード層６１Ｄは、凹部４２Ｄの内面と、開口部５１Ｄの内面と、絶縁膜３１の上面とに直接接触する。めっき層６２Ｄはシード層６１Ｄの上に設けられている。シード層６１Ｄは第１金属層の一例であり、めっき層６２Ｄは第２金属層の一例である。ローカル配線領域７１Ｄに含まれる金属層の種類およびパッド領域７３Ｄに含まれる金属層の種類が同一であってもよい。

【0040】

図１に示すように、配線層６０ＧはＸ軸方向に延びる。配線層６０Ｇは配線層６０Ｓのグローバル配線領域７２Ｓの＋Ｙ側にある。配線層６０Ｇは、配線層６０Ｓおよび６０Ｄと同じく、シード層およびめっき層（図示せず）を有する。ゲート電極６１Ｇの＋Ｙ側の端部の上方において絶縁膜３１に開口部（図示せず）が形成されており、この開口部を通じて配線層６０Ｇがゲート電極６１Ｇに直接接触する。

【0041】

半導体装置１００はパッシベーション膜３３を有する。パッシベーション膜３３は、配線層６０Ｓ、６０Ｄおよび６０Ｇと、絶縁膜３１とを覆う。図３に示すように、パッシベーション膜３３に、配線層６０Ｓのパッド領域７３Ｓの一部を露出する開口部５２Ｓが形成されている。パッド領域７３Ｓの開口部５２Ｓから露出した部分にボンディングワイヤ７４Ｓが接続される。図４に示すように、パッシベーション膜３３に、配線層６０Ｄのパッド領域７３Ｄの一部を露出する開口部５２Ｄが形成されている。パッド領域７３Ｄの開口部５２Ｄから露出した部分にボンディングワイヤ７４Ｄが接続される。パッシベーション膜３３に、配線層６０Ｇの一部を露出する開口部（図示せず）が形成されている。配線層６０Ｇの開口部から露出した部分にボンディングワイヤ（図示せず）が接続される。配線層６０Ｇはパッド領域として機能し得る。開口部５２Ｓおよび５２Ｄは第２開口部の一例である。

【0042】

配線層６０Ｓは、第１面１に垂直な平面視で開口部５２Ｓと重なる領域において、シード層６１Ｓおよびめっき層６２Ｓを有する。また、配線層６０Ｓは、第１面１に垂直な平面視で凹部４２Ｓと重なる領域においても、シード層６１Ｓおよびめっき層６２Ｓを有する。配線層６０Ｄは、第１面１に垂直な平面視で開口部５２Ｄと重なる領域において、シード層６１Ｄおよびめっき層６２Ｄを有する。また、配線層６０Ｄは、第１面１に垂直な平面視で凹部４２Ｄと重なる領域においても、シード層６１Ｄおよびめっき層６２Ｄを有する。

【0043】

次に、実施形態に係る半導体装置１００の製造方法について説明する。図５から図１３は、実施形態に係る半導体装置の製造方法を示す断面図である。図５から図１３は、図２に示す断面の変化を示す。

【0044】

まず、図５に示すように、基板１０上に、有機金属化学気相成長（ｍｅｔａｌ ｏｒｇａｎｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＭＯＣＶＤ）法を用いて、複数の窒化物半導体層を含む積層構造体２１を形成する。具体的には、まず、核生成層１１を基板１０上に成長する。核生成層１１がＡｌＮ層である場合、原料ガスは例えばＴＭＡ（トリメチルアルミニウム）およびＮＨ_３（アンモニア）である。次に、核生成層１１上にチャネル層１２を成長する。チャネル層１２がＧａＮ層である場合、原料ガスは例えばＴＭＧ（トリメチルガリウム）およびＮＨ_３である。続いて、チャネル層１２上にバリア層１３を成長する。バリア層１３がＡｌＧａＮ層である場合、原料ガスは例えばＴＭＡ、ＴＭＧおよびＮＨ_３である。続いて、バリア層１３上にキャップ層１４を成長する。キャップ層１４がＧａＮ層である場合、原料ガスは例えばＴＭＧおよびＮＨ_３である。

【0045】

次に、積層構造体２１の第１面１に接する絶縁膜３２を形成する。絶縁膜３２は、例えば減圧ＣＶＤ法またはプラズマＣＶＤ法により形成する。

【0046】

次に、図６に示すように、絶縁膜３２に開口部５３Ｓおよび５３Ｄを形成し、積層構造体２１に凹部４１Ｓおよび４１Ｄを形成する。開口部５３Ｓおよび５３Ｄの形成では、例えばレジストパターンをマスクとして用いた絶縁膜３２の反応性イオンエッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）を行う。絶縁膜３２のＲＩＥの際には、例えばフッ素（Ｆ）を含む反応性ガスが用いられる。凹部４１Ｓおよび４１Ｄの形成では、開口部５３Ｓおよび５３Ｄの形成に用いたレジストパターンをマスクとして用いた積層構造体２１のＲＩＥを行う。積層構造体２１のＲＩＥの際には、例えば塩素（Ｃｌ）を含む反応性ガスが用いられる。

【0047】

次に、図７に示すように、凹部４１Ｓに半導体層２２Ｓを形成し、凹部４１Ｄに半導体層２２Ｄを形成する。半導体層２２Ｓおよび２２Ｄの形成では、例えば、成長マスクを用いたＭＯＣＶＤ法、分子線エピタキシ（ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）法またはスパッタ法による半導体層の結晶成長を行い、その後に成長マスクを除去する。

【0048】

次に、図８に示すように、絶縁膜３２に開口部５３Ｇを形成する。開口部５３Ｇの形成では、例えばレジストパターンをマスクとして用いたＲＩＥを行う。絶縁膜３２のエッチングには、例えばＦを含む反応性ガスが用いられる。次に、絶縁膜３２の上にゲート電極６１Ｇを形成する。ゲート電極６１Ｇは、例えば蒸着およびリフトオフにより形成できる。ゲート電極６１Ｇは、開口部５３Ｇを通じてキャップ層１４にショットキー接触する。次に、ゲート電極６１Ｇ、絶縁膜３２、半導体層２２Ｓおよび半導体層２２Ｄを覆う絶縁膜３１を形成する。絶縁膜３１は、例えばプラズマＣＶＤ法により形成できる。

【0049】

次に、図９に示すように、絶縁膜３１の上にレジストパターン９０を形成する。レジストパターン９０には、開口部９１Ｓおよび開口部９１Ｄが形成される。絶縁膜３１の開口部５１Ｓを形成する領域が開口部９１Ｓから露出し、絶縁膜３１の開口部５１Ｄを形成する領域が開口部９１Ｄから露出する。次に、レジストパターン９０をマスクとして用いた絶縁膜３１のＲＩＥを行う。絶縁膜３１のＲＩＥには、例えば四フッ化炭素（ＣＦ_４）または六フッ化硫黄（ＳＦ_６）等のＦを含む反応性ガスが用いられる。この時、不可避的に、半導体層２２Ｓの開口部５１Ｓから露出した部分にＲＩＥによるダメージが生じたダメージ層８１Ｓが形成され、半導体層２２Ｄの開口部５１Ｄから露出した部分にＲＩＥによるダメージが生じたダメージ層８１Ｄが形成される。

【0050】

次に、図１０に示すように、レジストパターン９０を除去する。次に、半導体層２２Ｓのダメージ層８１Ｓを含む部分を酸化させて酸化層８２Ｓを形成し、半導体層２２Ｄのダメージ層８１Ｄを含む部分を酸化させて酸化層８２Ｄを形成する。酸化層８２Ｓおよび８２Ｄの形成では、例えば出力が１０００Ｗ程度の酸素プラズマによる強アッシングを行う。ダメージ層８１Ｓおよび８１Ｄ内では、結晶構造が乱れているため、ダメージ層８１Ｓおよび８１Ｄは、半導体層２２Ｓおよび２２Ｄの残部よりも酸化しやすい。なお、レジストパターン９０の除去は、酸化層８２Ｓおよび８２Ｄを形成した後に行ってもよい。

【0051】

次に、図１１に示すように、酸化層８２Ｓおよび８２Ｄを除去する。酸化層８２Ｓおよび８２Ｄは、例えばアルカリ性のエッチャントを用いたウェットエッチングにより除去できる。ウェットエッチングの時間は、例えば１分間から５分間である。アルカリ性のエッチャントとしては、例えば水酸化カリウム（ＫＯＨ）、または、水酸化アンモニウム（アンモニア水、ＮＨ_４ＯＨ）を含む溶液を使用できる。酸化層８２Ｓおよび８２Ｄを、酸性のエッチャントを用いたウェットエッチングにより除去してもよい。酸化層８２Ｓおよび８２Ｄの除去後に半導体層２２Ｓおよび２２Ｄが大気暴露されると、半導体層２２Ｓの表面に自然酸化膜８３Ｓが形成され、半導体層２２Ｄの表面に自然酸化膜８３Ｄが形成され得る。自然酸化膜８３Ｓおよび８３Ｄの厚さは、１ｎｍから数ｎｍ程度である。自然酸化膜８３Ｓおよび８３Ｄは、例えば酸化ガリウムを含む。

【0052】

次に、図１２に示すように、自然酸化膜８３Ｓおよび８３Ｄを除去し、配線層６０Ｓおよび６０Ｄを形成する。自然酸化膜８３Ｓおよび８３Ｄの除去では、例えばアルゴン（Ａｒ）ミリング等のミリングまたは希塩酸等の酸性溶液を用いたウェットエッチングを行う。ミリングおよびウェットエッチングの両方を行ってもよい。配線層６０Ｓおよび６０Ｄは、例えば、下記のようにセミアディティブ法により形成できる。すなわち、半導体層２２Ｓ、半導体層２２Ｄおよび絶縁膜３１の各表面を覆うようにシード層を形成し、めっき層６２Ｓおよび６２Ｄを形成する領域に開口部を有するレジストマスクを形成し、めっき層を形成する。シード層は、例えば蒸着法またはスパッタ法により形成できる。めっき層は、例えば電解めっき法により形成できる。めっき層の形成の後、レジストマスクを除去し、レジストマスクに覆われていたシード層を除去する。このようにして、シード層６１Ｓおよびめっき層６２Ｓを有する配線層６０Ｓと、シード層６１Ｄおよびめっき層６２Ｄを有する配線層６０Ｄとが形成される。

【0053】

なお、開口部５１Ｓおよび５１Ｄと同時にゲート電極６１Ｇを露出する開口部を絶縁膜３１に形成してもよく、配線層６０Ｓおよび配線層６０Ｄと同時にゲート電極６１Ｇに接する配線層６０Ｇ（図１参照）を形成してもよい。

【0054】

次に、図１３に示すように、配線層６０Ｓ、６０Ｄおよび６０Ｇと、絶縁膜３１とを覆うパッシベーション膜３３を形成する。パッシベーション膜３３は、例えばプラズマＣＶＤ法により形成できる。次に、パッシベーション膜３３に、配線層６０Ｓのパッド領域７３Ｓの一部を露出する開口部５２Ｓ（図３参照）と、配線層６０Ｄのパッド領域７３Ｄの一部を露出する開口部５２Ｄ（図４参照）と、配線層６０Ｇの一部を露出する開口部（図示せず）とを形成する。

【0055】

このようにして、実施形態に係る半導体装置１００を製造できる。

【0056】

半導体装置１００においては、絶縁膜３１に開口部５１Ｓが形成される際に半導体層２２Ｓに局所的にダメージ層８１Ｓが形成されるが、ダメージ層８１Ｓが除去され、半導体層２２Ｓに凹部４１Ｓが形成されている。このため、配線層６０Ｓと半導体層２２Ｓとの間に良好なオーミック接触が得られる。また、絶縁膜３１に開口部５１Ｄが形成される際に半導体層２２Ｄに局所的にダメージ層８１Ｄが形成されるが、ダメージ層８１Ｄが除去され、半導体層２２Ｄに凹部４１Ｄが形成されている。このため、配線層６０Ｄと半導体層２２Ｄとの間に良好なオーミック接触が得られる。

【0057】

そして、配線層６０Ｓおよび６０Ｄと半導体層２２Ｓおよび２２Ｄとの間に良好なオーミック接触が得られるため、下記の参考例と比較して、半導体層２２Ｓおよび２２Ｄと配線層６０Ｓおよび６０Ｄとの間のマージンを低減できる。

【0058】

ここで、実施形態との比較のための参考例について説明する。図１４は、参考例に係る半導体装置における電極およびパッドのレイアウトを示す図である。図１５は、参考例に係る半導体装置を示す断面図である。図１５は、図１４中のXV-XV線に沿った断面図に相当する。なお、図１４および図１５は、参考例を示す図であって、従来技術を示す図ではない。

【0059】

図１４および図１５に示すように、参考例に係る半導体装置１００Ｘは、半導体装置１００の構成に加えて、電極層６６Ｓおよび６６Ｄと、バリアメタル層６７Ｓおよび６７Ｄとを有する。

【0060】

半導体層２２Ｓの第２面２Ｓに凹部４１Ｓが形成されておらず、第２面２Ｓの上に電極層６６Ｓが設けられ、電極層６６Ｓの上にバリアメタル層６７Ｓが設けられている。第１面１に垂直な平面視で、電極層６６Ｓの縁は半導体層２２Ｓの縁の内側にあり、バリアメタル層６７Ｓの縁は電極層６６Ｓの縁の内側にある。半導体層２２Ｄの第２面２Ｄに凹部４１Ｄが形成されておらず、第２面２Ｄの上に電極層６６Ｄが設けられ、電極層６６Ｄの上にバリアメタル層６７Ｄが設けられている。第１面１に垂直な平面視で、電極層６６Ｄの縁は半導体層２２Ｄの縁の内側にあり、バリアメタル層６７Ｄの縁は電極層６６Ｄの縁の内側にある。電極層６６Ｓおよび６６Ｄは、チタン（Ｔｉ）層またはタンタル（Ｔａ）層と、アルミニウム（Ａｌ）層との積層膜を有する。バリアメタル層６７Ｓおよび６７Ｄは、チタン（Ｔｉ）層、チタンタングステン（ＴｉＷ）層、チタンナイトライド（ＴｉＮ）層またはチタンタングステンナイトライド（ＴｉＷＮ）層を有する。

【0061】

絶縁膜３１は、ゲート電極６１Ｇ、絶縁膜３２、半導体層２２Ｓおよび半導体層２２Ｄだけでなく、電極層６６Ｓ、電極層６６Ｄ、バリアメタル層６７Ｓおよびバリアメタル層６７Ｄをも覆う。開口部５１Ｓはバリアメタル層６７Ｓに達し、開口部５１Ｄはバリアメタル層６７Ｄに達する。

【0062】

このように、参考例に係る半導体装置１００Ｘでは、半導体層２２Ｓと配線層６０Ｓとの間に電極層６６Ｓおよびバリアメタル層６７Ｓがあり、半導体層２２Ｄと配線層６０Ｄとの間に電極層６６Ｄおよびバリアメタル層６７Ｄがある。このため、半導体層２２Ｓと配線層６０Ｓとの間には、半導体層２２Ｓと電極層６６Ｓとの間のマージンと、電極層６６Ｓとバリアメタル層６７Ｓとの間のマージンと、バリアメタル層６７Ｓと配線層６０Ｓとの間のマージンとが必要とされる。同じく、半導体層２２Ｄと配線層６０Ｄとの間には、半導体層２２Ｄと電極層６６Ｄとの間のマージンと、電極層６６Ｄとバリアメタル層６７Ｄとの間のマージンと、バリアメタル層６７Ｄと配線層６０Ｄとの間のマージンとが必要とされる。

【0063】

実施形態に係る半導体装置１００によれば、参考例に係る半導体装置１００Ｘと比較して、半導体層２２Ｓおよび２２Ｄと配線層６０Ｓおよび６０Ｄとの間のマージンを低減できる。このため、Ｘ軸方向で隣り合うゲート電極６１Ｇの間隔を低減でき、小型化できる。また、半導体装置１００は、電極層６６Ｓ、電極層６６Ｄ、バリアメタル層６７Ｓおよびバリアメタル層６７Ｄを含まないため、異種物質間の接触抵抗を低減できる。

【0064】

更に、半導体装置１００Ｘの製造過程では、電極層６６Ｓと半導体層２２Ｓとの間のオーミック接触の確保と、電極層６６Ｄと半導体層２２Ｄとの間のオーミック接触の確保とのために、電極層６６Ｓおよび６６Ｄの形成後に５００℃以上８００℃以下の熱処理が行われる。この熱処理の際に、ゲート電極６１Ｇのショットキー特性が変化する可能性がある。これに対し、半導体装置１００の製造過程では、ゲート電極６１Ｇのショットキー特性が変化する可能性がある熱処理は行われない。従って、半導体装置１００によれば、安定した特性を得やすい。

【0065】

配線層６０Ｓがシード層６１Ｓおよびめっき層６２Ｓを有し、配線層６０Ｄがシード層６１Ｄおよびめっき層６２Ｄを有する。シード層６１Ｓおよび６１Ｄにより、配線層６０Ｓおよび６０Ｄと絶縁膜３１との間に良好な密着性が得られる。また、めっき層６２Ｓおよび６２Ｄの電気抵抗がシード層６１Ｓおよび６１Ｄの電気抵抗よりも低いため、配線層６０Ｓおよび６０Ｄに良好な導電性を得やすい。めっき層６２Ｓおよび６２ＤがＡｕ層である場合、特に良好な導電性を得やすい。

【0066】

配線層６０Ｓが第１面１に垂直な平面視で開口部５２Ｓと重なる領域において、シード層６１Ｓおよびめっき層６２Ｓを有する。すなわち、ローカル配線領域７１Ｓに含まれる金属層の種類およびパッド領域７３Ｓに含まれる金属層の種類が同一である。また、配線層６０Ｄが第１面１に垂直な平面視で開口部５２Ｄと重なる領域において、シード層６１Ｄおよびめっき層６２Ｄを有する。すなわち、ローカル配線領域７１Ｄに含まれる金属層の種類およびパッド領域７３Ｄに含まれる金属層の種類が同一である。このため、マージンを低減しやすい。

【0067】

絶縁膜３１に加えて絶縁膜３２が設けられており、絶縁膜３２により積層構造体２１を保護しやすい。

【0068】

半導体層２２Ｓおよび２２Ｄにおけるキャリアの密度が積層構造体２１におけるキャリアの密度よりも高いことで、半導体装置１００の電気抵抗を低減しやすい。具体的には、配線層６０Ｓと配線層６０Ｄとの間の電気抵抗を低減しやすい。また、ゲート電極６１Ｇにより積層構造体２１に含まれるチャネル領域の電位を制御できる。

【0069】

凹部４２Ｓおよび４２Ｄの深さは、特に限定されない。凹部４２Ｓおよび４２Ｄの深さは、例えば５ｎｍ以上５０ｎｍ以下であり、１０ｎｍ以上４０ｎｍ以下であってもよい。凹部４２Ｓおよび４２Ｄの深さが５ｎｍ以上であると、ダメージ層８１Ｓおよび８１Ｄを排除しやすい。凹部４２Ｓおよび４２Ｄの深さが１０ｎｍ以上であると、ダメージ層８１Ｓおよび８１Ｄを更に排除しやすい。凹部４２Ｓおよび４２Ｄの深さが５０ｎｍ以下であると、凹部４２Ｓおよび４２Ｄを形成するための処理の時間を短縮しやすい。凹部４２Ｓおよび４２Ｄの深さが４０ｎｍ以下であると、凹部４２Ｓおよび４２Ｄを形成するための処理の時間を更に短縮しやすい。

【0070】

なお、シード層６１Ｓおよび６１Ｄが、最下層のＴｉ層に加えて、Ｔｉ層の上に設けられたＡｕ層を含んでいてもよい。また、シード層６１Ｓおよび６１Ｄが、最下層のＴｉ層に加えて、Ｔｉ層の上に順に設けられたチタンタングステン（ＴｉＷ）層、Ｔｉ層およびＡｕ層を含んでいてもよい。めっき層６２Ｓおよび６２ＤがＡｕ層に代えて銅（Ｃｕ）層を有してもよい。

【0071】

また、第２金属層はめっき層でなくてもよく、第１金属層はシード層でなくてもよい。例えば、第２金属層を蒸着法により形成してもよい。

【0072】

積層構造体２１に含まれる半導体層の構成は上記の実施形態のものに限定されない。例えば、バリア層１３がチャネル層１２と基板１０との間にあってもよい。つまり、いわゆる逆ＨＥＭＴ構造が採用されていてもよい。また、例えば、キャップ層１４が含まれていなくてもよい。

【0073】

以上、実施形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形および変更が可能である。

【符号の説明】

【0074】

１：第１面
２Ｄ、２Ｓ：第２面
１０：基板
１１：核生成層
１２：チャネル層
１３：バリア層
１４：キャップ層
１５：二次元電子ガス（２ＤＥＧ）
２１：積層構造体
２２Ｄ、２２Ｓ：半導体層
３１、３２：絶縁膜
３３：パッシベーション膜
４１Ｄ、４１Ｓ、４２Ｄ、４２Ｓ：凹部
５１Ｄ、５１Ｓ、５２Ｄ、５２Ｓ、５３Ｄ、５３Ｇ、５３Ｓ：開口部
６０Ｄ、６０Ｇ、６０Ｓ：配線層
６１Ｄ、６１Ｓ：シード層
６１Ｇ：ゲート電極
６２Ｄ、６２Ｓ：めっき層
６６Ｄ、６６Ｓ：電極層
６７Ｄ、６７Ｓ：バリアメタル層
７１Ｄ、７１Ｓ：ローカル配線領域
７２Ｓ：グローバル配線領域
７３Ｄ、７３Ｓ：パッド領域
７４Ｄ、７４Ｓ：ボンディングワイヤ
８１Ｄ、８１Ｓ：ダメージ層
８２Ｄ、８２Ｓ：酸化層
８３Ｄ、８３Ｓ：自然酸化膜
９０：レジストパターン
９１Ｄ、９１Ｓ：開口部
１００、１００Ｘ：半導体装置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】