特開 2024-929 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024000929

(43)【公開日】2024-01-09

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   G11C 11/4097 20060101AFI20231226BHJP

   G11C 5/02 20060101ALI20231226BHJP

   G11C 7/18 20060101ALI20231226BHJP

【ＦＩ】

G11C11/4097

G11C5/02 100

G11C7/18

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2022099933

(22)【出願日】2022-06-21

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100120031

【弁理士】

【氏名又は名称】宮嶋 学

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118843

【弁理士】

【氏名又は名称】赤岡 明

(72)【発明者】

【氏名】杉本 剛士

(72)【発明者】

【氏名】宮崎 隆行

【テーマコード（参考）】

5M024

【Ｆターム（参考）】

5M024AA63

5M024BB13

5M024CC53

5M024CC63

5M024LL04

5M024LL05

5M024LL11

5M024PP03

5M024PP05

5M024PP07

(57)【要約】

【課題】立体型メモリセルアレイからのデータを正確に検出可能なメモリを提供する。
【解決手段】メモリは第１面内に配列されたメモリセルを含む複数の第１セル層と第２面内に配列されたダミーセルを含む第２セル層とを備える。第１配線は第１面内で第1方向に配列されたメモリセルに接続される。第２配線は第２面内で第1方向に配列されたダミーセルに接続される。第３配線が第１および第２セル層が積層される第２方向に配列されたメモリセルとダミーセルに接続される。第４配線が第１および第２方向に交差する第３方向に配列された第３配線に接続される。データ読出しでは選択セルに接続された選択第１配線に第１電圧を印加して選択セルに接続された選択第４配線に読出し電圧を伝達する。選択第４配線以外の非選択第４配線に参照電圧を伝達する。非選択第４配線との間に第２セルが設けられている選択第２配線に第２電圧を印加する。
【選択図】図１

【特許請求の範囲】

【請求項1】

メモリセルとして用いられ第１面内に配列された複数の第１セルを含む複数の第１セル層と、
メモリセルとしては用いられず第２面内に配列された複数の第２セルを含み、前記第1セル層に積層された少なくとも１つの第２セル層と、
前記第１面内で第1方向に配列された複数の前記第１セルに接続された複数の第１配線と、
前記第２面内で前記第1方向に配列された複数の前記第２セルに接続された複数の第２配線と、
前記第１および第２セル層が積層される第２方向に配列された前記第１セルと前記第２セルに接続された複数の第３配線と、
前記第１および第２方向に交差する第３方向に配列された複数の前記第３配線に接続された複数の第４配線と、
制御回路とを備え、
前記制御回路は、
前記複数の第１セルから選択された選択セルからデータを読み出すときに、前記複数の第１配線のうち前記選択セルに接続された選択第１配線に第１電圧を印加して、前記複数の第４配線のうち前記選択セルに接続された選択第４配線に前記データに応じた読出し電圧を伝達し、
前記複数の第４配線のうち前記選択第４配線以外の非選択第４配線に前記読出し電圧の検出の基準となる参照電圧を伝達し、
前記複数の第２配線のうち、前記非選択第４配線との間に前記第２セルが設けられている選択第２配線に第２電圧を印加する、半導体記憶装置。

【請求項2】

前記第２電圧は前記第１電圧と同じ極性である、請求項１に記載の半導体記憶装置。

【請求項3】

前記複数の第２配線のうち１本の前記選択第２配線に前記第２電圧を印加し、
前記第1電圧および前記第２電圧は略等しい、請求項１に記載の半導体記憶装置。

【請求項4】

前記複数の第２配線のうちｎ本（ｎは２以上の整数）の前記選択第２配線に前記第２電圧を印加し、
前記第２電圧は前記第1電圧の略ｎ分の１の電圧である、請求項１に記載の半導体記憶装置。

【請求項5】

前記第２セル層内の全ての前記第２配線に前記第２電圧を印加する、請求項１に記載の半導体記憶装置。

【請求項6】

複数の前記第２セル層を備える、請求項１または請求項４に記載の半導体記憶装置。

【請求項7】

前記第２セル層は、複数の前記第１セル層の間に配置されている、請求項６に記載の半導体記憶装置。

【請求項8】

前記第２電圧は、前記読出し電圧の検出よりも前に印加される、請求項１に記載の半導体記憶装置。

【請求項9】

前記選択第４配線および前記非選択第４配線は、前記第１方向に隣り合っている、請求項１に記載の半導体記憶装置。

【請求項10】

前記選択第４配線および前記非選択第４配線は、前記第３方向に隣接している、請求項１に記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、半導体記憶装置に関する。

【背景技術】

【0002】

メモリセルを立体的に配列したＤＲＡＭ（Dynamic Random Access Memory）が開発されている。ＤＲＡＭでは、メモリセルからのデータに応じた電圧と参照信号とを比較してデータの論理を検出する。

【0003】

立体的なメモリセルアレイにおいて、メモリセルからのデータを検出することが困難になる場合がある。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１９－０４６５１４号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

立体型メモリセルアレイからのデータを正確に検出することができる半導体記憶装置を提供する。

【課題を解決するための手段】

【0006】

本実施形態の半導体記憶装置は、メモリセルとして用いられ第１面内に配列された複数の第１セルを含む複数の第１セル層と、メモリセルとしては用いられず第２面内に配列された複数の第２セルを含み、第1セル層に積層された少なくとも１つの第２セル層とを備える。複数の第１配線が、第１面内で第1方向に配列された複数の第１セルに接続されている。複数の第２配線が、第２面内で第1方向に配列された複数の第２セルに接続されている。複数の第３配線が、第１および第２セル層が積層される第２方向に配列された第１セルと第２セルに接続されている。複数の第４配線が、第１および第２方向に交差する第３方向に配列された複数の第３配線に接続されている。制御回路は、複数の第１セルから選択された選択セルからデータを読み出すときに、複数の第１配線のうち選択セルに接続された選択第１配線に第１電圧を印加して、複数の第４配線のうち選択セルに接続された選択第４配線にデータに応じた読出し電圧を伝達する。複数の第４配線のうち選択第４配線以外の非選択第４配線に読出し電圧の検出の基準となる参照電圧を伝達する。複数の第２配線のうち非選択第４配線との間に第２セルが設けられている選択第２配線に第２電圧を印加する。

【図面の簡単な説明】

【0007】

【図1】第１実施形態による半導体記憶装置の構成例を示す概略斜視図。

【図2】１つのビット線とその周囲の構成を示す概略斜視図。

【図3】メモリセルアレイの構成例を示す概略平面図。

【図4】メモリセルアレイの構成例を示す概略側面図。

【図5】メモリセルアレイの構成例を示す概略正面図。

【図6】読出し動作における選択ワード線および選択ビット線の電圧を示すグラフ。

【図7】選択メモリセルのデータとビット線等の電圧との関係を示す表。

【図8】データ読出し動作におけるメモリセルアレイの各層の状態を示す概略平面図。

【図9】データ読出し動作におけるメモリセルアレイの各層の状態を示す概略平面図。

【図10】データ読出し動作におけるメモリセルアレイの各層の状態を示す概略平面図。

【図11】ワード線ドライバの構成例を示す回路図。

【図12】選択ワード電圧とダミー電圧との関係を示すグラフ。

【図13】第２実施形態によるデータ読出し動作におけるダミーセル層の状態を示す概略平面図。

【図14】第３実施形態によるデータ読出し動作におけるダミーセル層の状態を示す概略平面図。

【図15】第３実施形態によるデータ読出し動作における選択メモリセル層の状態を示す概略平面図。

【図16】第３実施形態によるデータ読出し動作におけるダミーセル層の状態を示す概略平面図。

【図17】第３実施形態によるワード線ドライバの構成例を示す回路図。

【図18】第４実施形態によるダミーセル層の構成例を示す概略図。

【図19】第５実施形態によるメモリセルアレイの構成例を示す図。

【図20】第６実施形態によるメモリセルアレイの構成例を示す概略平面図。

【図21】第６実施形態によるメモリセルアレイの構成例を示す概略側面図。

【図22】第７実施形態による半導体記憶装置の構成例を示す概略斜視図。

【図23】第７実施形態によるメモリセルアレイの構成例を示す概略平面図。

【図24】第７実施形態によるメモリセルアレイの構成例を示す概略側面図

【図25】メモリセルアレイの構成例を示す概略正面図。

【図26】複数のメモリセルアレイの構成例を示すブロック図。

【発明を実施するための形態】

【0008】

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

【0009】

（第１実施形態）
図１は、第１実施形態による半導体記憶装置１の構成例を示す概略斜視図である。本実施形態の半導体記憶装置１は、例えば、メモリセルＭＣおよびダミーセルＤＭＣが三次元的（立体的）に配列された立体型のメモリセルアレイＭＣＡを備えたＤＲＡＭである。メモリセルＭＣは、１ビットデータまたはマルチビットデータを格納するメモリセルとして用いられる。ダミーセルＤＭＣは、メモリセルＭＣと同じ構成を有するが、データを格納せずメモリセルとしては用いられない。

【0010】

複数のメモリセルＭＣは、Ｘ－Ｙ面内において平面的に行列状に配列されており、１つのメモリセル層ＬＹＲを構成している。また、複数のメモリセル層ＬＹＲがＺ方向に積層される。メモリセルアレイＭＣＡにおいて、複数のメモリセル層ＬＹＲは、互いに略平行に積層されている。これにより、複数のメモリセルＭＣは、立体的に配列される。

【0011】

複数のダミーセルＤＭＣも、Ｘ－Ｙ面内において平面的に行列状に配列されており、１つのダミーセル層ＤＬＹＲを構成している。ダミーセル層ＤＬＹＲは、メモリセルアレイＭＣＡにおいて、積層された複数のメモリセル層ＬＹＲの上層、下層あるいは中間層に、Ｚ方向に積層されている。ダミーセル層ＤＬＹＲは、メモリセル層ＬＹＲに対して略平行に積層されている。ダミーセル層ＤＬＹＲは、１つのメモリセルアレイＭＣＡに対して少なくとも１層設けられていればよい。第１実施形態では、１つのダミーセル層ＤＬＹＲがメモリセルアレイＭＣＡに設けられている。

【0012】

本実施形態による半導体記憶装置１は、メモリセルアレイＭＣＡと、複数のワード線ＷＬと、複数のダミーワード線ＤＷＬと、複数のビット線ＶＢＬと、複数のグローバルビット線ＧＢＬと、複数のビット線選択トランジスタＴｂｌｓと、複数のメモリセル層選択トランジスタＴｌｙｓ、ｂＴｌｙｓと、複数のダミーセル層選択トランジスタＤＴｌｙｓ、ｂＤＴｌｙｓとを備えている。

【0013】

複数のワード線ＷＬは、メモリセル層ＬＹＲの面内において、Ｘ方向に延伸しており、Ｘ方向に配列された複数のメモリセルＭＣに接続されている。メモリセル層ＬＹＲ内において、複数のワード線ＷＬは、Ｙ方向に配列されている。複数のワード線ＷＬの一端は、メモリセル層選択トランジスタＴｌｙｓを介して、図示しないワード線ドライバに接続されている。複数のワード線ＷＬの他端は、メモリセル層選択トランジスタｂＴｌｙｓを介して、ワード線ＷＬの非選択電圧源ＶＵＷに接続されている。ワード線ＷＬは、各メモリセル層ＬＹＲにおいて同様に構成されている。

【0014】

複数のダミーワード線ＤＷＬは、ダミーセル層ＤＬＹＲの面内において、Ｘ方向に延伸しており、Ｘ方向に配列された複数のダミーセルＤＭＣに接続されている。ダミーセル層ＤＬＹＲ内において、複数のダミーワード線ＤＷＬは、Ｙ方向に配列されている。複数のダミーワード線ＤＷＬの一端は、ダミーセル層選択トランジスタＤＴｌｙｓを介して、図示しないダミーワード線ドライバに接続されている。複数のダミーワード線ＤＷＬの他端は、ダミーセル層選択トランジスタｂＤＴｌｙｓを介して、非選択電圧源ＶＵＷに接続されている。

【0015】

層選択ワード線ＭＷＬは、メモリセル層選択トランジスタＴｌｙｓのゲートに接続されており、メモリセル層ＬＹＲの選択時にメモリセル層選択トランジスタＴｌｙｓを導通状態にする。層選択ワード線ｂＭＷＬは、メモリセル層選択トランジスタｂＴｌｙｓのゲートに接続されており、メモリセル層ＬＹＲの選択時にメモリセル層選択トランジスタｂＴｌｙｓを非導通状態にする。層選択ワード線ｂＭＷＬは、層選択ワード線ＭＷＬに対して逆相（逆論理）の信号を伝達する。よって、メモリセル層選択トランジスタＴｌｙｓ、ｂＴｌｙｓの一方が導通状態のときには他方は非導通状態となる。

【0016】

ダミー層選択ワード線ＤＭＷＬは、ダミーセル層選択トランジスタＤＴｌｙｓのゲートに接続されており、ダミーメモリセル層ＤＬＹＲの選択時にダミーセル層選択トランジスタＤＴｌｙｓを導通状態にする。ダミー層選択ワード線ｂＤＭＷＬは、ダミーセル層選択トランジスタｂＤＴｌｙｓのゲートに接続されており、ダミーメモリセル層ＤＬＹＲの選択時にダミーセル層選択トランジスタｂＤＴｌｙｓを非導通状態にする。ダミー層選択ワード線ｂＤＭＷＬは、ダミー層選択ワード線ＤＭＷＬに対して逆相（逆論理）の信号を伝達する。よって、ダミーセル層選択トランジスタＤＴｌｙｓ、ｂＤＴｌｙｓの一方が導通状態のときには他方は非導通状態となる。尚、本実施形態では、ダミーセル層ＤＬＹＲが１層のみであるので、ダミーセル層ＤＬＹＲは、読出し動作において常に選択状態となる。以下、メモリセル層選択トランジスタｂＴｌｙｓ、ｂＴｌｙｓ、ダミーセル層選択トランジスタＤＴｌｙｓ、ｂＤＴｌｙｓは、単に、層選択トランジスタと呼ぶ場合がある。

【0017】

複数のビット線ＶＢＬは、複数のメモリセル層ＬＹＲおよび少なくとも１つのダミーセル層ＤＬＹＲの積層方向（Ｚ方向）に延伸しており、Ｚ方向に配列された複数のメモリセルＭＣおよび少なくとも１つのダミーセルＤＭＣに接続されている。Ｚ方向に配列された複数のメモリセルＭＣおよび少なくとも１つのダミーセルＤＭＣは、共通のビット線ＶＢＬに接続されており、メモリストリングを構成する。複数のビット線ＶＢＬは、Ｚ方向から見た平面視において、メモリセル層ＬＹＲ内のメモリセルＭＣに対応してＸ－Ｙ方向に行列状に二次元配列されている。複数のビット線ＶＢＬの一端は、ビット線選択トランジスタＴｂｌｓを介してグローバルビット線ＧＢＬに接続されている。

【0018】

複数のグローバルビット線ＧＢＬは、Ｘ－Ｙ面内において、Ｙ方向に延伸しており、Ｙ方向に配列された複数のビット線ＶＢＬの一端にビット線選択トランジスタＴｂｌｓを介して接続されている。Ｙ方向に配列された複数のビット線ＶＢＬは、共通のグローバルビット線ＧＢＬに接続されている。複数のグローバルビット線ＧＢＬは、Ｘ方向に配列されている。複数のグローバルビット線ＧＢＬの一端は、センスアンプＳＡに接続されている。グローバルビット線ＧＢＬは、メモリセルアレイＭＣＡ内の複数のメモリセル層ＬＹＲおよびダミーセル層ＤＬＹＲに対して共通に設けられている。

【0019】

センスアンプＳＡは、選択されたグローバルビット線ＧＢＬを介して選択メモリセルＭＣに格納されたデータに応じた読出し電圧を受け取り、非選択のグローバルビット線ＧＢＬから参照信号に応じた参照電圧を受け取る。さらに、センスアンプＳＡは、読出し電圧と参照電圧とを比較してそれらの電圧差を増幅することによって、データの論理を検出する。

【0020】

図２は、１つのビット線ＶＢＬとその周囲の構成を示す概略斜視図である。各メモリセルＭＣは、セルトランジスタＴｍｃと、セルキャパシタＣｍｃとを含む。セルトランジスタＴｍｃのゲートは、いずれかのワード線ＷＬに接続されている。セルトランジスタＴｍｃのソースおよびドレインの一方は、ビット線ＶＢＬに接続され、そのソースおよびドレインの他方はセルキャパシタＣｍｃの一端に接続されている。セルキャパシタＣｍｃは、セルトランジスタＴｍｃのソースおよびドレインの他方と基準電圧源（例えば、グランド、または、後述する中間電圧ＶＤＤ／２）との間に接続されている。

【0021】

ダミーセルＤＭＣは、基本的にメモリセルＭＣと同じ構成でよい。従って、ダミーセルＤＭＣは、ダミーセルトランジスタＤＴｍｃと、ダミーセルキャパシタＤＣｍｃとを含む。ダミーセルトランジスタＤＴｍｃおよびダミーセルキャパシタＤＣｍｃの構成は、それぞれセルトランジスタＴｍｃおよびセルキャパシタＣｍｃと同様でよい。例えば、ダミーセルトランジスタＤＴｍｃのケートサイズ（ゲート幅およびゲート長）は、セルトランジスタＴｍｃのそれとほぼ同じでよい。ダミーセルキャパシタＤＣｍｃの電極サイズも、セルキャパシタＣｍｃのそれとほぼ同じでよい。ダミーセルトランジスタＤＴｍｃのゲートは、いずれかのダミーワード線ＤＷＬに接続されている。ダミーセルトランジスタＤＴｍｃのソースおよびドレインの一方は、ビット線ＶＢＬに接続され、そのソースおよびドレインの他方はダミーセルキャパシタＤＣｍｃの一端に接続されている。ダミーセルキャパシタＤＣｍｃは、ダミーセルトランジスタＤＴｍｃのソースおよびドレインの他方と基準電圧源（例えば、グランド、または、後述する中間電圧ＶＤＤ／２）との間に接続されている。

【0022】

メモリセルＭＣは、セルトランジスタＴｍｃを介してセルキャパシタＣｍｃに電荷を蓄積し、あるいは、セルキャパシタＣｍｃから電荷を放出することによって、論理データを記憶することができる。

【0023】

図３は、メモリセルアレイＭＣＡの構成例を示す概略平面図である。図３は、Ｚ方向から見た平面視を示している。本実施形態では、ビット線ＶＢＬは、ワード線ＷＬとグローバルビット線ＧＢＬとの交差位置に対応して設けられているが、全ての交差位置に設けられてはおらず、間欠的に配置されている。例えば、ビット線ＶＢＬは、ワード線ＷＬに沿ってＸ方向に配列された上記交差位置に1つ置きに配置されている。また、ビット線ＶＢＬは、グローバルビット線ＧＢＬに沿ってＹ方向に配列された上記交差位置に２つ置きに２つずつ配置されている。ワード線ＷＬの両端には、メモリセル層選択トランジスタＴｌｙｓ、ｂＴｌｙｓが接続されている。

【0024】

ビット線ＶＢＬは、積層された複数のメモリセル層ＬＹＲおよびダミーセル層ＤＬＹＲをＺ方向に貫通しており、それらに共有されている。従って、Ｚ方向から見た平面視において、ビット線ＶＢＬの配置は、積層された複数のメモリセル層ＬＹＲおよびダミーセル層ＤＬＹＲにおいて同じである。

【0025】

ビット線ＶＢＬがワード線ＷＬとグローバルビット線ＧＢＬとの交差位置に間欠的に配置されていることによって、選択メモリセルＭＣと同一のメモリセルアレイＭＣＡにおいて、参照信号を生成することができる。このようなビット線構成（Ｆｏｌｄｅｄビット線構成）については、図８を参照して後でより詳細に説明する。

【0026】

図４は、メモリセルアレイＭＣＡの構成例を示す概略側面図である。図４は、Ｘ方向から見た構成を示している。本実施形態では、例えば、ビット線ＶＢＬは、グローバルビット線ＧＢＬに沿ってＹ方向に配列された上記交差位置に２つ置きに２つずつ配置されている。ビット線ＶＢＬは、ビット線選択トランジスタＴｂｌｓを介してグローバルビット線ＧＢＬに接続されている。

【0027】

ワード線ＷＬは、メモリセルＭＣのＸ方向の各配列に対応して配線されている。本実施形態では、複数のメモリセル層ＬＹＲが積層されており、その最下層には、１層のダミーセル層ＤＬＹＲが設けられている。

【0028】

図５は、メモリセルアレイＭＣＡの構成例を示す概略正面図である。図５は、Ｙ方向から見た構成を示している。本実施形態では、例えば、ビット線ＶＢＬは、ワード線ＷＬに沿ってＸ方向に配列されたグローバルビット線ＧＢＬの１つ置きに配置されている。ビット線ＶＢＬは、ビット線選択トランジスタＴｂｌｓを介してグローバルビット線ＧＢＬに間欠的に接続されている。

【0029】

ワード線ＷＬは、Ｘ方向に配列された複数のメモリセルＭＣに接続されている。ダミーワード線ＤＷＬは、Ｘ方向に配列された複数のダミーメモリセルＤＭＣに接続されている。ワード線ＷＬおよびダミーワード線ＤＷＬの一端は、それぞれ層選択トランジスタＴｌｙｓ、ＤＴｌｙｓを介してワード線ドライバＷＤＲＶに接続されている。ワード線ドライバＷＤＲＶは、複数のメモリセル層ＬＹＲのいずれかのワード線ＷＬに選択ワード電圧ＶＷＬＳＥＬ（図６参照）を選択的に印加する。選択ワード電圧ＶＷＬＳＥＬは、メモリセルＭＣからのデータの読み出しにおいてセルトランジスタのゲートに印加する電圧である。ワード線ＷＬおよびダミーワード線ＤＷＬの他端は、それぞれ層選択トランジスタｂＴｌｙｓ、ｂＤＴｌｙｓを介して非選択電圧源ＶＵＷに接続されている。これにより、ワード線ドライバＷＤＲＶは、選択されたワード線ＷＬにのみ第1電圧としての選択ワード電圧ＶＷＬＳＥＬを印加して、選択されたメモリセルＭＣからのデータをビット線ＶＢＬおよびグローバルビット線ＧＢＬへ伝達することができる。

【0030】

図６は、読出し動作における選択ワード線ＷＬおよび選択ビット線ＶＢＬ、ＧＢＬの電圧を示すグラフである。このグラフの縦軸は電圧を示し、横軸は時間を示す。図７は、選択メモリセルＭＣのデータと、時点ｔ１、ｔ３におけるビット線ＶＢＬ等の電圧との関係を示す表である。

【0031】

図６に示すように、読出し動作において、まず、ビット線ＶＢＬ、ＧＢＬは、全て、ハイレベル電圧ＶＤＤとロウレベル電圧ＶＳＳとの間の中間電圧ＶＤＤ／２に設定される。中間電圧ＶＤＤ／２は、第１論理（例えば、データ“１”）を読出したときのグローバルビット線ＧＢＬの電圧（読出し電圧）と第２論理（例えば、データ“０”）を読み出したのきのグローバルビット線ＧＢＬの電圧との中間電圧でもある。この中間電圧は、選択メモリセルＭＣのデータの論理を検出するために用いられる参照電圧として用いられる。センスアンプＳＡは、選択メモリセルＭＣのデータの論理に応じた読出し電圧と参照電圧と比較してその電圧差を増幅する。さらに、センスアンプＳＡは、読出し電圧と参照電圧との電圧差に基づいて選択メモリセルＭＣのデータの論理を検出する。

【0032】

ｔ０において、ビット線ＶＢＬおよびグローバルビット線ＧＢＬを参照電圧（中間電圧）ＶＤＤ／２に設定する。

【0033】

ｔ１において、ビット線ＶＢＬおよびグローバルビット線ＧＢＬを電気的にフローティング状態にする。このとき、図７に示すように、例えば、選択メモリセルＭＣのデータが“１”である場合、セルキャパシタＣｍｃに電荷が蓄積されており、セルトランジスタＴｍｃのソース電圧がハイレベルＶＤＤに充電されている。一方、例えば、選択メモリセルＭＣのデータが“０”である場合、セルキャパシタＣｍｃに電荷が蓄積されておらず、セルトランジスタＴｍｃのソース電圧がほぼ０Ｖに放電されている。また、ビット線ＶＢＬおよびグローバルビット線ＧＢＬの電圧ＶＢＬは、参照電圧（中間電圧）ＶＤＤ／２のままである。

【0034】

図６のｔ２において、ワード線ＷＬをハイレベル電圧ＶＤＤよりも高い選択ワード電圧ＶＷＬＳＥＬに立ち上げる。これにより、選択メモリセルＭＣのセルトランジスタＴｍｃが導通状態となり、ｔ３において、ビット線ＶＢＬおよびグローバルビット線ＧＢＬがセルキャパシタＣｍｃの電荷に応じた読出し電圧になる。例えば、選択メモリセルＭＣのデータが“１”である場合、ビット線ＶＢＬおよびグローバルビット線ＧＢＬは、中間電圧ＶＤＤ／２よりも信号電圧Ｖｓｉｇだけ高くなる。選択メモリセルＭＣのデータが“０”である場合、ビット線ＶＢＬおよびグローバルビット線ＧＢＬは、中間電圧ＶＤＤ／２よりも信号電圧Ｖｓｉｇだけ低くなる。尚、このとき、セルトランジスタＴｍｃが導通状態となっているので、図７に示すようにセルトランジスタＴｍｃのソース電圧Ｖｓは、ビット線ＶＢＬおよびグローバルビット線ＧＢＬとほぼ等しい電圧となっている。

【0035】

センスアンプＳＡは、ｔ３以降において、このような読出し電圧Ｖｒ（Ｖｒ＝ＶＤＤ／２＋ＶｓｉｇまたはＶＤＤ／２－Ｖｓｉｇ）と参照電圧ＶＤＤ／２とを比較することによって、選択メモリセルＭＣのデータの論理を検出することができる。

【0036】

しかし、実際には、ワード線ＷＬをハイレベル電圧ＶＤＤよりも高い選択ワード電圧ＶＷＬＳＥＬに立ち上げると、セルトランジスタＴｍｃを介したワード線ＷＬとビット線ＶＢＬとの間の容量カップリングによって、ビット線ＶＢＬの電圧が持ち上がってしまう。特に、本実施形態のような立体型メモリセルアレイＭＣＡの場合、セルトランジスタＴｍｃのサイズが平面型メモリセルアレイのセルトランジスタのそれよりも大きい。例えば、セルトランジスタＴｍｃのゲート長およびゲート幅がともに大きくなることが分かっている。この場合、ワード線ＷＬとビット線ＶＢＬとの間の容量カップリングは、セルトランジスタＴｍｃのゲートサイズの増大によって大きくなる。ワード線ＷＬとビット線ＶＢＬとの間の容量カップリングが大きくなることによって、読出し動作において、ワード線ＷＬを選択ワード電圧ＶＷＬＳＥＬに立ち上げたときに、ビット線ＶＢＬの電圧がより大きく浮上する。このようなカップリングノイズは、読出し電圧と同じかそれ以上の電圧となるおそれがあり、データの正確な検出の妨げとなる。

【0037】

そこで、本実施形態では、立体型メモリセルアレイＭＣＡにダミーセル層ＤＬＹＲを設ける。ワード線ドライバＷＤＲＶは、ダミーセル層ＤＬＹＲ内の複数のダミーワード線ＤＷＬのうち一部のダミーワード線ＤＷＬを選択する。このダミーワード線ＤＷＬと、参照信号を伝達する非選択のビット線ＶＢＬとの間にダミーセルＤＭＣが設けられている。ワード線ドライバＷＤＲＶは、この選択されたダミーワード線ＤＷＬに選択ワード電圧ＶＷＬＳＥＬと同相のダミー電圧ＤＶを印加する。これにより、データを伝達する選択グローバルビット線ＧＢＬまたは選択ビット線ＶＢＬに入るカップリングノイズと同程度の電圧を、参照信号を伝達する非選択グローバルビット線ＧＢＬまたは非選択ビット線ＶＢＬに意図的に付加することができる。

【0038】

例えば、図８～図１０は、データ読出し動作におけるメモリセルアレイＭＣＡの各層の状態を示す概略平面図である。図８は、１つの選択メモリセル層の状態を示し、図９は、その他の非選択メモリセル層の状態を示し、図１０は、ダミーセル層の状態を示す。

【0039】

データ読出し動作において、選択メモリセル層の全てのワード線ＷＬは、層選択トランジスタＴｌｙｓによって選択的にワード線ドライバＷＤＲＶに電気的に接続される。非選択メモリセル層の全てのワード線ＷＬは、層選択トランジスタＴｌｙｓによってワード線ドライバＷＤＲＶから電気的に切断される。非選択メモリセル層では、全てのワード線ＷＬは、層選択トランジスタｂＴｌｙｓによって非選択電圧源ＶＵＷに接続される。ダミーセル層の全てのダミーワード線ＤＷＬは、ダミーセル層選択トランジスタＤＴｌｙｓによってワード線ドライバＷＤＲＶに電気的に接続される。

【0040】

ワード線ドライバＷＤＲＶは、複数のメモリセル層ＬＹＲに対して共通に設けられており、各メモリセル層ＬＹＲにおいて或る行のワード線ＷＬに選択的に選択ワード電圧ＶＷＬＳＥＬを伝達する。このとき、図８の選択メモリセル層では、層選択トランジスタＴｌｙｓは、導通状態であるので、選択ワード電圧ＶＷＬＳＥＬは、選択された行の選択ワード線ＷＬｓｅｌに伝達される。ワード線ドライバＷＤＲＶは、選択メモリセル層であっても、その他の非選択のワード線ＷＬｎｏｎｓｅｌには非選択電圧源ＶＵＷの電圧を印加する。

【0041】

これにより、選択ワード線ＷＬｓｅｌに接続された選択メモリセルＭＣｓｅｌからのデータに応じた読出し電圧Ｖｒがビット線ＶＢＬおよびグローバルビット線ＧＢＬへ伝達される。図８では、３つの選択メモリセルＭＣｓｅｌから読出し電圧Ｖｒが読み出されている。その他のメモリセルＭＣは、非選択メモリセルである。

【0042】

一方、選択メモリセルＭＣｓｅｌに接続されていないビット線ＶＢＬおよびグローバルビット線ＧＢＬは、参照電圧（中間電圧）ＶＤＤ／２に設定されており、参照電圧Ｖｒｅｆを伝達する。

【0043】

読出し電圧Ｖｒを伝達するグローバルビット線ＧＢＬと参照電圧Ｖｒｅｆを伝達するするグローバルビット線ＧＢＬとは、Ｘ方向に交互に配列される。隣接する２つのグローバルビット線ＧＢＬの一方が読出し電圧Ｖｒを伝達する場合には、他方が参照電圧Ｖｒｅｆを伝達し、逆に、一方が参照電圧Ｖｒｅｆを伝達する場合には、他方が読出し電圧Ｖｒを伝達する。このように、隣接する２つのグローバルビット線ＧＢＬが1対のビット線ペアを成し、１ビットデータを検出するために用いられる。ビット線ペアは、その一方が読出し電圧Ｖｒを伝達し、他方が参照電圧Ｖｒｅｆを伝達する。尚、本実施形態では、ビット線ペアは、同一メモリセルアレイＭＣＡ内に設けられており、所謂、Ｆｏｌｄｅｄ型ビット線構成となっている。以下、ビット線ペアを構成するグローバルビット線ＧＢＬの一方に接続されたビット線ＶＢＬと他方に接続されたビット線ＶＢＬとの対も「ビット線ペア」と呼ぶことがある。

【0044】

ここで、選択ワード線ＷＬｓｅｌに選択ワード電圧ＶＷＬＳＥＬが印加されると、上述の通り、選択メモリセルＭＣｓｅｌのセルトランジスタＴｍｃの容量カップリングによって、ビット線ＶＢＬにカップリングノイズが発生する。カップリングノイズ成分をＶｎとすると、選択メモリセルＭＣｓｅｌに接続されたビット線ＶＢＬまたはグローバルビット線ＧＢＬの読出し電圧Ｖｒは、ＶＤＤ／２±Ｖｓｉｇ＋Ｖｎとなる。読出し電圧は、選択メモリセルＭＣｓｅｌのデータを読み出したときのビット線ＶＢＬまたはグローバルビット線ＧＢＬにおける電圧である。

【0045】

図９の非選択メモリセル層では、層選択トランジスタＴｌｙｓは、非導通状態であるので、ワード線ドライバＷＤＲＶからの選択ワード電圧ＶＷＬＳＥＬは、いずれのワード線ＷＬにも伝達されない。層選択トランジスタｂＴｌｙｓが導通状態であるので、非選択メモリセル層のワード線ＷＬは非選択電圧源ＶＵＷの電圧に維持される。

【0046】

図１０のワード線ドライバＷＤＲＶは、ダミーセル層ＤＬＹＲにおいて或る行のダミーワード線ＤＷＬに選択的にダミー電圧ＤＶを伝達する。このとき、ダミーセル層ＤＬＹＲでは、ダミーセル層選択トランジスタＤＴｌｙｓは、導通状態であるので、ダミー電圧ＤＶは、選択された１本の選択ダミーワード線ＤＷＬｓｅｌに伝達される。ワード線ドライバＷＤＲＶは、その他の非選択ダミーワード線ＤＷＬｎｏｎｓｅｌには非選択電圧源ＶＵＷの電圧を印加する。

【0047】

ここで、選択ダミーワード線ＤＷＬｓｅｌは、参照電圧Ｖｒｅｆを伝達するビット線ＶＢＬとの間にダミーセルＤＭＣが設けられているダミーワード線ＤＷＬである。即ち、選択ダミーワード線ＤＷＬｓｅｌと参照電圧Ｖｒｅｆを伝達するビット線ＶＢＬとの間には、選択ダミーセルＤＭＣｓｅｌが接続されている。一方、選択ダミーワード線ＤＷＬｓｅｌと読出し電圧Ｖｒを伝達するビット線ＶＢＬとの間には、ダミーセルＤＭＣは接続されていない。このような選択ダミーワード線ＤＷＬｓｅｌにダミー電圧ＤＶが印加されると、選択ダミーセルＤＭＣｓｅｌのセルトランジスタＴｍｃの容量カップリングによって、参照電圧Ｖｒｅｆを伝達するビット線ＶＢＬにカップリングノイズが発生する。カップリングノイズ成分をＤＶｎとすると、選択ダミーセルＤＭＣｓｅｌに接続されたビット線ＶＢＬまたはグローバルビット線ＧＢＬの参照電圧は、ＶＤＤ／２＋ＤＶｎとなる。

【0048】

このように、本実施形態では、読出し電圧がＶＤＤ／２±Ｖｓｉｇ＋Ｖｎとなり、参照電圧がＶＤＤ／２＋ＤＶｎとなる。ダミー電圧ＤＶは、選択ワード電圧ＶＷＬＳＥＬと同相電圧であるので、参照電圧Ｖｒｅｆのノイズ成分ＤＶｎもノイズ成分Ｖｎと同相電圧（同極性電圧）となる。従って、センスアンプＳＡが、読出し電圧Ｖｒと参照電圧Ｖｒｅｆとを比較して電圧差を検出するときに、読出し電圧のノイズ成分Ｖｎから参照電圧のノイズ成分ＤＶｎがキャンセルされる。これにより、読出し電圧に含まれるカップリングノイズ成分Ｖｎが低減し、読出し電圧Ｖｒのうち信号電圧Ｖｓｉｇの成分割合が増大する。これにより、センスアンプＳＡは、信号電圧Ｖｓｉｇの正確な検出が可能になる。

【0049】

参照電圧のノイズ成分ＤＶｎは、読出し電圧のノイズ成分Ｖｎと略等しいことが好ましい。これにより、ノイズ成分Ｖｎをほぼ全てキャンセルすることができるので、信号電圧Ｖｓｉｇをさらに正確に検出することができる。ただし、ノイズ成分ＤＶｎがノイズ成分Ｖｎと異なっていても、ノイズ成分Ｖｎを低減する効果は得られる。従って、ノイズ成分ＤＶｎは、ノイズ成分Ｖｎと同相であれば、必ずしもノイズ成分Ｖｎと等しくなくてもよい。

【0050】

また、ダミーセルＤＭＣには、予め中間電圧ＶＤＤ／２を格納しておく。これにより、選択されたダミーセルＤＭＣが、参照電圧Ｖｒｅｆを伝達する非選択のビット線ＶＢＬに接続されても、中間電圧である参照電圧Ｖｒｅｆに影響を与えない。ダミーセルＤＭＣは、常に中間電圧ＶＤＤ／２になるように定期的にリテンションされてもよく、あるいは、読出し動作直前に中間電圧ＶＤＤ／２になるように書き込まれてもよい。

【0051】

図１１は、ワード線ドライバＷＤＲＶの構成例を示す回路図である。ワード線ドライバＷＤＲＶは、層選択トランジスタＴｌｙｓまたはＤＴｌｙｓに接続されている。ワード線ドライバＷＤＲＶは、層選択トランジスタＴｌｙｓによって選択された選択メモリセル層ＬＹＲ内の選択ワード線ＷＬｓｅｌに選択ワード電圧ＶＷＬＳＥＬを選択的に印加する。また、ワード線ドライバＷＤＲＶは、ダミーセル層選択トランジスタＤＴｌｙｓによって選択されたダミーセル層ＤＬＹＲ内の選択ダミーワード線ＤＷＬｓｅｌにダミー電圧ＤＶを選択的に印加する。尚、ワード線ドライバＷＤＲＶは、メモリセル層ＬＹＲおよびダミーセル層ＤＬＹＲごとに設けられており、メモリセル層ＬＹＲおよびダミーセル層ＤＬＹＲにおいて同一構成を有する。従って、以下、ダミーセル層ＤＬＹＲに設けられたワード線ドライバＷＤＲＶの構成を説明し、メモリセル層ＬＹＲに設けられたワード線ドライバＷＤＲＶの説明は省略する。

【0052】

ワード線ドライバＷＤＲＶは、選択信号ＳＥＬ＜０＞～ＳＥＬ＜３＞を受けて、駆動電圧ＤＲＶ＜０＞～ＤＲＶ＜２＞または非選択電源ＶＵＷの電圧を出力するインバータＩＮ＜０＞～ＩＮ＜１１＞を備える。

【0053】

駆動電圧ＤＲＶ＜０＞～ＤＲＶ＜２＞は、それぞれインバータＩＮ＜０＞～ＩＮ＜３＞、ＩＮ＜４＞～ＩＮ＜７＞、ＩＮ＜８＞～ＩＮ＜１１＞に入力される。駆動電圧ＤＲＶ＜０＞～ＤＲＶ＜２＞は、いずれか１つがダミー電圧ＤＶに選択的に活性化され、その他の２つが非選択電圧源ＶＵＷの電圧に不活性化されている。これにより、インバータＩＮ＜０＞～ＩＮ＜３＞、ＩＮ＜４＞～ＩＮ＜７＞、ＩＮ＜８＞～ＩＮ＜１１＞の３つのセットのうち１セットがダミー電圧ＤＶを出力する。

【0054】

インバータＩＮ＜０＞～ＩＮ＜３＞は、選択信号ＳＥＬ＜０＞～ＳＥＬ＜３＞を受けて、駆動電圧ＤＲＶ＜０＞または非選択電源ＶＵＷの電圧を出力Ｘ＜０＞～Ｘ＜３＞として出力する。インバータＩＮ＜４＞～ＩＮ＜７＞は、選択信号ＳＥＬ＜０＞～ＳＥＬ＜３＞を受けて、駆動電圧ＤＲＶ＜１＞または非選択電源ＶＵＷの電圧を出力Ｘ＜４＞～Ｘ＜７＞として出力する。インバータＩＮ＜８＞～ＩＮ＜１１＞は、選択信号ＳＥＬ＜０＞～ＳＥＬ＜４＞を受けて、駆動電圧ＤＲＶ＜２＞または非選択電源ＶＵＷの電圧を出力Ｘ＜８＞～Ｘ＜１１＞として出力する。

【0055】

選択信号ＳＥＬ＜０＞～ＳＥＬ＜３＞は、そのいずれか１つが低レベル信号に立ち下げられ、その他の３つが高レベル信号に立ち上げられる。これにより、駆動電圧ＤＲＶ＜０＞～ＤＲＶ＜２＞のうちダミー電圧ＤＶを出力する１セットのインバータ（ＩＮ＜０＞～ＩＮ＜３＞、ＩＮ＜４＞～ＩＮ＜７＞またはＩＮ＜８＞～ＩＮ＜１１＞）のうち、１つのインバータＩＮ＜ｉ＞（ｉは０～１１のいずれか）のみが高レベルのダミー電圧ＤＶを出力Ｘ＜ｉ＞として出力する。これにより、ワード線ドライバＷＤＲＶは、出力Ｘ＜０＞～Ｘ＜１１＞のうち１つの出力Ｘ＜ｉ＞がダミー電圧ＤＶとなり、他の１１個の出力Ｘ＜ｋ＞（ｋ≠ｉ）が、非選択電圧源ＶＵＷの電圧となる。

【0056】

このように、ワード線ドライバＷＤＲＶは、駆動信号ＤＲＶ＜０＞～ＤＲＶ＜２＞と選択信号ＳＥＬ＜０＞～ＳＥＬ＜３＞との組み合わせによって、出力Ｘ＜０＞～Ｘ＜１１＞のいずれかをダミー電圧ＤＶに立ち上げる。これにより、ワード線ドライバＷＤＲＶは、ダミーセル層ＤＬＹＲの複数のダミーワード線ＤＷＬのうち１つのダミーワード線ＤＷＬを選択的に駆動することができる。

【0057】

尚、メモリセル層ＬＹＲに対応するワード線ドライバＷＤＲＶも、基本的に同様の構成を有する。選択メモリセル層ＬＹＲに対応するワード線ドライバＷＤＲＶは、駆動信号ＤＲＶ＜０＞～ＤＲＶ＜２＞と選択信号ＳＥＬ＜０＞～ＳＥＬ＜３＞との組み合わせによって、出力Ｘ＜０＞～Ｘ＜１１＞のいずれかを選択ワード電圧ＶＷＬＳＥＬに立ち上げる。これにより、ワード線ドライバＷＤＲＶは、選択メモリセル層の複数のワード線ＷＬのうち１つのワード線ＷＬを選択的に駆動することができる。

【0058】

以上のように本実施形態による半導体記憶装置１は、立体型メモリセルアレイＭＣＡにダミーセル層ＤＬＹＲを設けている。ダミーセル層ＤＬＹＲでは、参照信号を伝達する非選択ビット線ＶＢＬとの間にダミーセルＤＭＣが設けられているダミーワード線ＤＷＬに、選択ワード電圧ＶＷＬＳＥＬと同相のダミー電圧ＤＶを印加する。これにより、データを伝達する選択グローバルビット線ＧＢＬまたは選択ビット線ＶＢＬに入るカップリングノイズと同程度の電圧を、参照信号を伝達する非選択グローバルビット線ＧＢＬまたは非選択ビット線ＶＢＬにも意図的に付加することができる。その結果、センスアンプＳＡにおいて、読出し電圧Ｖｒに含まれるカップリングノイズＶｎが参照電圧Ｖｒｅｆに含まれるカップリングノイズＤＶｎで或る程度キャンセルされて、信号電圧Ｖｓｉｇのセンスマージンが改善され正確な検出が可能になる。

【0059】

ダミーセルＤＭＣには、予め中間電圧ＶＤＤ／２を格納しておく。これにより、選択されたダミーセルＤＭＣが、参照電圧Ｖｒｅｆを伝達する非選択のビット線ＶＢＬに接続されても、参照電圧Ｖｒｅｆに影響を与えない。

【0060】

（変形例）
図１２は、選択ワード電圧ＶＷＬＳＥＬとダミー電圧ＤＶとの関係を示すグラフである。このグラフの縦軸は電圧を示し、横軸は時間を示す。選択ワード電圧ＶＷＬＳＥＬとダミー電圧ＤＶは、同相電圧であり、好ましくは、略等しい電圧である。しかし、上述の通り、ダミー電圧ＤＶは、選択ワード電圧ＶＷＬＳＥＬと同極性の電圧であれば、異なっていてもよい。また、ダミー電圧ＤＶは、選択ワード電圧ＶＷＬＳＥＬとほぼ同時に立ち上がってもよい。しかし、ダミー電圧ＤＶは、選択ワード電圧ＶＷＬＳＥＬと異なるタイミングで立ち上がってもよい。ダミー電圧ＤＶは、センスアンプＳＡが読出し電圧Ｖｒを検出する時点ｔ３より前に立ち上がっていればよい。

【0061】

（第２実施形態）
図１３は、第２実施形態によるデータ読出し動作におけるダミーセル層ＤＬＹＲの状態を示す概略平面図である。第２実施形態では、データ読出し動作において、ダミーセル層ＤＬＹＲの複数のダミーワード線ＤＷＬのうち、複数のダミーワード線ＤＷＬを選択し、その複数の選択ダミーワード線ＤＷＬｓｅｌにダミー電圧ＤＶを印加する。ｎ本（ｎは２以上の整数）のダミーワード線ＤＷＬが選択される場合、ダミー電圧ＤＶは、選択ワード電圧ＶＷＬＳＥＬの略ｎ分の１の電圧でよい。

【0062】

例えば、図１３の例では、２本のダミーワード線ＤＷＬが、選択ダミーワード線ＤＷＬｓｅｌとして選択されている。この２本の選択ダミーワード線ＤＷＬｓｅｌには、選択ワード電圧ＶＷＬＳＥＬの略２分の１のダミー電圧ＤＶが印加される。

【0063】

ワード線ＷＬとビット線ＶＢＬとの間の容量をＣ１とし、ビット線ＶＢＬと基準電圧源（例えば、グランド）との間の容量をＣ２とすると、選択ビット線ＶＢＬの電圧は、選択ワード電圧ＶＷＬＳＥＬによって、ＶＷＬＳＥＬ×Ｃ１／（Ｃ１＋Ｃ２）だけ上昇する。即ち、読出し電圧ＶｒのカップリングノイズＶｎは、ＶＷＬＳＥＬ×Ｃ１／（Ｃ１＋Ｃ２）となる。

【0064】

ダミーセルＤＭＣは、メモリセルＭＣと同じ構成であるので、選択ダミーワード線ＤＷＬｓｅｌが１本の場合、参照電圧ＶｒｅｆのカップリングノイズＤＶｎは、ダミー電圧ＤＶに対して同様になる。即ち、参照信号のカップリングノイズＤＶｎは、ＤＶ×Ｃ１／（Ｃ１＋Ｃ２）となる。

【0065】

一方、第２実施形態のように、２本のダミーワード線ＤＷＬが選択ダミーワード線ＤＷＬｓｅｌとして選択されている場合、２本の選択ダミーワード線ＤＷＬｓｅｌと１本の選択ビット線ＶＢＬとの間のカップリング容量は、２×Ｃ１／（Ｃ１＋Ｃ２）となる。従って、参照信号のカップリングノイズＤＶｎは、ＤＶ×２×Ｃ１／（Ｃ１＋Ｃ２）となる。即ち、選択ダミーワード線ＤＷＬｓｅｌが２本の場合、参照信号のカップリングノイズＤＶｎが２倍になる。逆に、ダミー電圧ＤＶを２分の１にしても、選択ダミーワード線ＤＷＬｓｅｌの本数を増大すれば、参照信号のカップリングノイズＤＶｎは維持することができることになる。

【0066】

従って、第２実施形態では、選択ダミーワード線ＤＷＬｓｅｌを２本にし、ダミー電圧ＤＶを選択ワード電圧ＶＷＬＳＥＬの略２分の１の電圧にする。これにより、１本の選択ダミーワード線ＤＷＬｓｅｌに選択ワード電圧ＶＷＬＳＥＬを印加したときのカップリングノイズＤＶｎと同じカップリングノイズＤＶｎを参照電圧Ｖｒｅｆに付加することができる。

【0067】

第２実施形態のその他の構成および動作は、第１実施形態と同様でよい。よって、第２実施形態は、第１実施形態と同様の効果を得ることができる。また、第２実施形態によれば、選択ダミーワード線ＤＷＬｓｅｌの電圧を、選択ワード電圧ＶＷＬＳＥＬの２分の１に低下させることができる。よって、電源電圧を高い電圧まで昇圧する機会が減少するので、消費電力の低減につながる。

【0068】

また、選択ダミーワード線ＤＷＬｓｅｌの数は、３以上であってもよい。選択ダミーワード線ＤＷＬｓｅｌの数がｎ（ｎは２以上の整数）である場合、ダミー電圧ＤＶは、選択ワード電圧ＶＷＬＳＥＬの略ｎ分の１の電圧でよい。このように、選択ダミーワード線ＤＷＬｓｅｌの数を増大させることによって、ダミー電圧ＤＶを低下させることができる。

【0069】

（第３実施形態）
図１４および図１６は、第３実施形態によるデータ読出し動作におけるダミーセル層ＤＬＹＲの状態を示す概略平面図である。図１５は、第３実施形態によるデータ読出し動作における選択メモリセル層ＬＹＲの状態を示す概略平面図である。

【0070】

第３実施形態では、データ読出し動作において、参照電圧Ｖｒｅｆを伝達する非選択ビット線ＶＢＬとの間にダミーセルＤＭＣが設けられている全ダミーワード線ＤＷＬを選択ダミーワード線ＤＷＬｓｅｌとして選択する。ワード線ドライバＷＤＲＶは、選択ダミーワード線ＤＷＬｓｅｌにダミー電圧ＤＶを印加する。即ち、ワード線ドライバＷＤＲＶは、ダミーセル層ＤＬＹＲ内の全てのダミーワード線ＤＷＬにダミー電圧ＤＶを印加する。このとき、選択ダミーワード線ＤＷＬｓｅｌの数がｎ本の場合、ダミー電圧ＤＶは、選択ワード電圧ＶＷＬＳＥＬの略ｎ分の１の電圧で済む。

【0071】

第３実施形態では、図１０または図１３に示すように、ダミーワード線ＤＷＬの一方側にワード線ドライバＷＤＲＶを接続し、他方側に非選択電圧源ＶＵＷを接続してもよい。この場合、ワード線ドライバＷＤＲＶは、図１１に示す構造となり、選択信号ＳＥＬ＜０＞～ＳＥＬ＜３＞のうち２つの選択信号を低レベル信号に活性化させる。

【0072】

しかし、図１４に示すように、ワード線ドライバＷＤＲＶ１、ＷＤＲＶ２をダミーワード線ＤＷＬの両端に設けてもよい。この場合、第1ワード線ドライバＷＤＲＶ１は、ビット線ペアのうち一方との間にダミーセルＤＭＣが接続されるダミーワード線ＤＷＬに接続され、他方との間にダミーセルＤＭＣが接続されるダミーワード線ＤＷＬからは電気的に切断されている。また、第２ワード線ドライバＷＤＲＶ２は、ビット線ペアのうち一方との間にダミーセルＤＭＣが設けられたダミーワード線ＤＷＬからは電気的に切断され、他方との間にダミーセルＤＭＣが設けられたダミーワード線ＤＷＬに接続されている。

【0073】

このように構成することによって、第1および第２ワード線ドライバＷＤＲＶ１、ＷＤＲＶ２は、ダミー電圧ＤＶまたは非選択電圧源ＶＵＷの電圧のいずれかを接続された全ダミーワード線ＤＷＬに印加すればよい。例えば、図８に示すように、ビット線ペアの一方が読出し電圧Ｖｒを伝達する場合、第1ワード線ドライバＷＤＲＶ１は、図１４に示すように、ビット線ペアのうち参照電圧Ｖｒｅｆを伝達する他方のビット線ＶＢＬとの間にダミーセルＤＭＣが設けられた全ダミーワード線ＤＷＬにダミー電圧ＤＶを印加する。

【0074】

図１４に示す状態では、第１ワード線ドライバＷＤＲＶ１は、参照電圧Ｖｒｅｆを伝達するビット線に対応する全ダミーワード線ＤＷＬに接続されているが、読出し電圧Ｖｒを伝達するビット線に対応する全ダミーワード線ＤＷＬからは切断されている。従って、第1ワード線ドライバＷＤＲＶ１は、それに接続された全ダミーワード線ＤＷＬにダミー電圧ＤＶを印加する。一方、第２ワード線ドライバＷＤＲＶ２は、それに接続された全ダミーワード線ＤＷＬに非選択電圧源ＶＵＷの電圧を印加する。

【0075】

一方、例えば、図１５に示すように、ビット線ペアの他方が読出し電圧Ｖｒを伝達する場合、第２ワード線ドライバＷＤＲＶ２は、図１６に示すように、ビット線ペアのうち参照電圧Ｖｒｅｆを伝達するビット線ＶＢＬとの間にダミーセルＤＭＣが設けられた全ダミーワード線ＤＷＬにダミー電圧ＤＶを印加する。

【0076】

図１６に示す状態では、第２ワード線ドライバＷＤＲＶ２は、参照電圧Ｖｒｅｆを伝達するビット線に対応する全ダミーワード線ＤＷＬに接続されているが、読出し電圧Ｖｒを伝達するビット線に対応する全ダミーワード線ＤＷＬからは切断されている。従って、第２ワード線ドライバＷＤＲＶ２は、それに接続された全ダミーワード線ＤＷＬにダミー電圧ＤＶを印加する。一方、この場合、第１ワード線ドライバＷＤＲＶ１は、それに接続された全ダミーワード線ＤＷＬに非選択電圧源ＶＵＷの電圧を印加する。

【0077】

図１７は、第３実施形態によるワード線ドライバＷＤＲＶ１、ＷＤＲＶ２の構成例を示す回路図である。第３実施形態では、上述のとおり、ワード線ドライバＷＤＲＶ１、ＷＤＲＶ２は、それぞれダミー電圧ＤＶまたは非選択電圧源ＶＵＷの電圧を選択的に、接続された全ダミーワード線ＤＷＬに印加すればよい。従って、ワード線ドライバＷＤＲＶ１、ＷＤＲＶ２のそれぞれの内部構成は、図１７に示すように、１つのインバータＩＮで構成され得る。この場合、選択信号ＳＥＬが低レベル信号の場合、ダミー電圧ＤＶが出力Ｘとして出力される。選択信号ＳＥＬが高レベル信号の場合、非選択電圧源ＶＵＷの電圧が出力Ｘとして出力される。

【0078】

このように、第３実施形態によれば、ワード線ドライバＷＤＲＶの構成が簡素化され、ワード線ドライバＷＤＲＶを構成するトランジスタの数が減少する。よって、半導体記憶装置１の微細化につながる。また、選択ダミーワード線ＤＷＬｓｅｌの数がｎ本の場合、ダミー電圧ＤＶは、選択ワード電圧ＶＷＬＳＥＬの略ｎ分の１の電圧で済む。よって、半導体記憶装置１の低消費電力につながる。

【0079】

第３実施形態のその他の構成は第１実施形態の対応する構成と同じでよい。従って、第３実施形態は、第１実施形態と同様の効果を得ることができる。

【0080】

(第４実施形態)
図１８は、第４実施形態によるダミーセル層ＤＬＹＲの構成例を示す概略図である。第４実施形態では、複数のダミーセル層ＤＬＹＲが１つのメモリセルアレイＭＣＡ内に設けられている。複数のダミーセル層ＤＬＹＲのそれぞれの構成は、図１０に示す構成と同様でよい。また、ワード線ドライバＷＤＲＶは複数のダミーセル層ＤＬＹＲに対して共通でもよい。これにより、データ読出し動作において、ワード線ドライバＷＤＲＶは、複数のダミーセル層ＤＬＹＲにおいて同一行のダミーワード線ＤＷＬを選択ダミーワード線ＤＷＬｓｅｌとして選択する。ワード線ドライバＷＤＲＶは、選択ダミーワード線ＤＷＬｓｅｌにダミー電圧ＤＶを印加する。ダミーセル層ＤＬＹＲの層数がｎの場合、選択ダミーワード線ＤＷＬｓｅｌの数もｎ本となる。従って、ダミー電圧ＤＶは、選択ワード電圧ＶＷＬＳＥＬの略ｎ分の１の電圧で済む。ダミーセル層ＤＬＹＲの層数を変更することによって、ダミー電圧ＤＶの調整をすることができる。

【0081】

このように、複数のダミーセル層ＤＬＹＲを設けて、選択ダミーワード線ＤＷＬｓｅｌの本数を増大させ、ダミー電圧ＤＶの電圧を低減させてもよい。第４実施形態のその他の構成は、第１実施形態の構成と同様でよい。これにより、第４実施形態は、第１実施形態と同様の効果を得ることができる。

【0082】

また、第４実施形態は、第２または第３実施形態と組み合わせてもよい。これにより、選択ダミーワード線ＤＷＬｓｅｌの本数がさらに増大し、ダミー電圧ＤＶの電圧をさらに低減させることができる。

【0083】

(第５実施形態)
図１９は、第５実施形態によるメモリセルアレイＭＣＡの構成例を示す図である。第５実施形態では、複数のダミーセル層ＤＬＹＲがメモリセルアレイＭＣＡ内にＺ方向(積層方向)に分散して配置されている。例えば、ダミーセル層ＤＬＹＲ１はメモリセルアレイＭＣＡの上層に設けられており、ダミーセル層ＤＬＹＲ２は中間層に設けられており、ダミーセル層ＤＬＹＲ３は下層に設けられている。ダミーセル層ＤＬＹＲは、メモリセルアレイＭＣＡの上層、下層だけでなく、複数のメモリセル層ＬＹＲの間にも配置される。

【0084】

このように、複数のダミーセル層ＤＬＹＲをＺ方向に分散配置させることによって、Ｚ方向の位置に依存してメモリセル層ＬＹＲ内のメモリセルＭＣの電気的特性がばらつく場合であっても、ダミーセル層ＤＬＹＲのダミーセルＤＭＣの電気的特性を、その近傍のメモリセルＭＣの電気的特性に適合させることができる。

【0085】

例えば、ビット線ＶＢＬは、Ｚ方向に延伸しており、メモリセルアレイＭＣＡ内のメモリセル層ＬＹＲおよびダミーセル層ＤＬＹＲを貫通している。このようなビット線ＶＢＬを形成する際のビット線ホールは、メモリセルアレイＭＣＡの上層において広く、下層に行くにしたがって狭くなるようにテーパー状の内側面を有する場合がある。従って、ビット線ＶＢＬの径は、メモリセルアレイＭＣＡの上層において広く、下層へ行くにしたがって狭くなる。このようなビット線ＶＢＬのテーパー形状により、メモリセルＭＣの電気的特性（例えば、セルトランジスタＴｍｃのチャネル面積等）がメモリセルアレイＭＣＡの上層と下層とでばらつく場合がある。

【0086】

しかし、第５実施形態によれば、複数のダミーセル層ＤＬＹＲをＺ方向に分散配置させることによって、ダミーセル層ＤＬＹＲのダミーセルＤＭＣの電気的特性を、その近傍のメモリセルＭＣの電気的特性に適合させることができる。よって、参照電圧のノイズ成分ＤＶｎが、読出し電圧のノイズ成分Ｖｎを適切にキャンセルすることができる。

【0087】

第５実施形態のその他の構成は、第１実施形態と同様でよい。よって、第５実施形態は、第１実施形態と同様の効果を得ることができる。また、第５実施形態は、第２～第４実施形態のいずれかと組み合わせてもよい。これにより、第５実施形態は、第２～第４実施形態のいずれかの効果を得ることができる。例えば、読出し動作において、ダミーセル層ＤＬＹＲ１～ＤＬＹＲ３のいずれか１層から複数のダミーワード線ＤＷＬを選択してダミー電圧ＤＶを印加してもよい。ダミーセル層ＤＬＹＲ１～ＤＬＹＲ３のいずれか複数層から複数のダミーワード線ＤＷＬを選択してダミー電圧ＤＶを印加してもよい。尚、ダミーセル層ＤＬＹＲは、２層であってもよく、４層以上であってもよい。

【0088】

（第６実施形態）
図２０は、第６実施形態によるメモリセルアレイＭＣＡの構成例を示す概略平面図である。図２０は、Ｚ方向から見た平面視を示している。本実施形態では、ビット線ＶＢＬは、ワード線ＷＬとグローバルビット線ＧＢＬとの交差位置に間欠的に配置されている点で第１実施形態と同様である。しかし、第６実施形態では、例えば、ビット線ＶＢＬは、ワード線ＷＬに沿ってＸ方向に配列された上記交差位置に1つ置きに配置され、かつ、グローバルビット線ＧＢＬに沿ってＹ方向に配列された上記交差位置に１つ置きに配置されている。

【0089】

図２１は、第６実施形態によるメモリセルアレイＭＣＡの構成例を示す概略側面図である。図２１は、Ｘ方向から見た構成を示している。第６実施形態では、例えば、ビット線ＶＢＬは、グローバルビット線ＧＢＬに沿ってＹ方向に配列された上記交差位置に１つ置きに配置されている。

【0090】

メモリセルアレイＭＣＡの正面図は、図５と同じでよい。

【0091】

このように、Ｚ方向からの平面視において、ビット線ＶＢＬは、ワード線ＷＬとグローバルビット線ＧＢＬとの交差位置において、１つずつ間欠的に千鳥配置されてもよい。この場合、Ｘ方向からの側面において、ビット線ＶＢＬは、Ｙ方向のグローバルビット線ＧＢＬの配列に１列ずつ間欠的に接続される。

【0092】

隣接する２つのグローバルビット線ＧＢＬが1対のビット線ペアを成し、１ビットデータを検出するために用いられる。ビット線ペアは、その一方が読出し電圧Ｖｒを伝達し、他方が参照電圧Ｖｒｅｆを伝達する。第６実施形態も、所謂、Ｆｏｌｄｅｄ型ビット線構成となっている。

【0093】

第６実施形態のその他の構成は、第１実施形態と同様でよい。よって、第６実施形態は、第１実施形態と同様の効果を得ることができる。第６実施形態は、第２～第５実施形態のいずれかと組み合わせてもよい。これにより、第６実施形態は、第２～第５実施形態のいずれかと同じ効果を得ることができる。

【0094】

（第７実施形態）
図２２は、第７実施形態による半導体記憶装置１の構成例を示す概略斜視図である。図２３は、第７実施形態によるメモリセルアレイＭＣＡの構成例を示す概略平面図である。図２３は、Ｚ方向から見た平面視を示している。図２４は、第７実施形態によるメモリセルアレイＭＣＡの構成例を示す概略側面図である。図２４は、Ｘ方向から見た構成を示している。図２５は、メモリセルアレイＭＣＡの構成例を示す概略正面図である。図２５は、Ｙ方向から見た構成を示している。

【0095】

第７実施形態において、ビット線ＶＢＬは、図２２～図２５に示すように、ワード線ＷＬとグローバルビット線ＧＢＬとの交差位置のそれぞれに対応して配置されている点で第１実施形態と異なる。この場合、例えば、ビット線ＶＢＬは、ワード線ＷＬに沿ってＸ方向に配列された上記交差位置ごとに配置され、かつ、グローバルビット線ＧＢＬに沿ってＹ方向に配列された上記交差位置ごとに配置されている。第７実施形態のその他の構成は、第１実施形態と同様でよい。

【0096】

このように、ビット線ＶＢＬがワード線ＷＬとグローバルビット線ＧＢＬとの交差位置のそれぞれに対応して配置されている場合、読出し動作において、選択ワード線ＷＬと各ビット線ＶＢＬとの間の選択メモリセルＭＣから全グローバルビット線ＧＢＬを介して読出し電圧Ｖｒが出力される。読出し対象のメモリセルアレイＭＣＡから参照電圧Ｖｒｅｆを出力することはできない。

【0097】

従って、第７実施形態では、参照電圧Ｖｒｅｆは、他のメモリセルアレイＭＣＡを用いて生成される。例えば、図２６は、複数のメモリセルアレイＭＣＡ１～ＭＣＡ３の構成例を示すブロック図である。メモリセルアレイＭＣＡ２の両側にセンスアンプＳＡが配置されている。メモリセルアレイＭＣＡ１は、一方のセンスアンプＳＡを挟んでメモリセルアレイＭＣＡ２にＹ方向（グローバルビット線ＧＢＬの延伸方向）に隣り合い、メモリセルアレイＭＣＡ３は、他方のセンスアンプＳＡを挟んでメモリセルアレイＭＣＡ２にＹ方向に隣り合っている。

【0098】

メモリセルアレイＭＣＡ１～ＭＣＡ３は、図２２～図２５を参照して説明した構成を有しており、互いに同一構成でよい。

【0099】

メモリセルアレイＭＣＡ１とメモリセルアレイＭＣＡ２との間のセンスアンプＳＡは、メモリセルアレイＭＣＡ１、ＭＣＡ２の両方のグローバルビット線ＧＢＬに接続されており、メモリセルアレイＭＣＡ１、ＭＣＡ２の一方からの読出し電圧Ｖｒを他方からの参照電圧Ｖｒｅｆを用いて検出する。

【0100】

メモリセルアレイＭＣＡ２とメモリセルアレイＭＣＡ３との間のセンスアンプＳＡは、メモリセルアレイＭＣＡ２、ＭＣＡ３の両方のグローバルビット線ＧＢＬに接続されており、メモリセルアレイＭＣＡ２、ＭＣＡ３の一方からの読出し電圧Ｖｒを他方からの参照電圧Ｖｒｅｆを用いて検出する。

【0101】

例えば、メモリセルアレイＭＣＡ１は、図２４および図２５に示すメモリセル層ＬＹＲのいずれかから読出し電圧Ｖｒをグローバルビット線ＧＢＬに伝達する。メモリセルアレイＭＣＡ２は、図２４および図２５に示すダミーセル層ＤＬＹＲから参照電圧Ｖｒｅｆをグローバルビット線ＧＢＬに伝達する。

【0102】

図２６に示すように、選択グローバルビット線ＧＢＬｓｅｌは、非選択グローバルビット線ＧＢＬｓｅｌｎｏｎとそれらの延伸方向（Ｙ方向）に隣り合っている。

【0103】

このように、第７実施形態では、ビット線ペアが、隣り合う複数のメモリセルアレイＭＣＡ内にそれぞれ設けられており、所謂、Ｏｐｅｎ型ビット線構成となっている。Ｏｐｅｎ型ビット線構成では、例えば、選択グローバルビット線ＧＢＬｓｅｌのメモリセルアレイＭＣＡ２は、非選択グローバルビット線ＧＢＬｎｏｎｓｅｌに対応するメモリセルアレイＭＣＡ１、ＭＣＡ３と異なる。従って、選択グローバルビット線ＧＢＬｓｅｌに対応するワード線ＷＬおよびダミーワード線ＤＷＬは、非選択グローバルビット線ＧＢＬｎｏｎｓｅｌに対応するワード線ＷＬおよびダミーワード線ＤＷＬとそれぞれ異なる。

【0104】

メモリセルアレイＭＣＡ２が選択メモリセルアレイＭＣＡｓｅｌとして読出し電圧Ｖｒを伝達する場合、メモリセルアレイＭＣＡ１またはＭＣＡ３が非選択メモリセルアレイＭＣＡｓｅｌｎｏｎとして参照電圧Ｖｒｅｆを生成する。２つのセンスアンプは、メモリセルアレイＭＣＡ１からの読出し電圧ＶｒをメモリセルアレイＭＣＡ２またはＭＣＡ３からの参照電圧Ｖｒｅｆと比較する。これにより、選択メモリセルＭＣｓｅｌのデータの論理を検出することができる。

【0105】

このように、Ｏｐｅｎ型ビット線構成であっても、本実施形態を適用することができる。第７実施形態のその他の構成は、第１実施形態と同様でよい。従って、第７実施形態は、第１実施形態と同様の効果を得ることができる。また、第７実施形態は、第２～第６実施形態のいずれかと組み合わせてもよい。この場合、第７実施形態は、第２～第６実施形態のいずれかの効果をも得ることができる。

【0106】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

【符号の説明】

【0107】

１ 半導体記憶装置、ＭＣＡ メモリセルアレイ、ＷＬ ワード線、ＤＷＬ ダミーワード線、ＶＢＬ ビット線、ＧＢＬ グローバルビット線、Ｔｂｌｓ ビット線選択トランジスタ、Ｔｌｙｓ，ｂＴｌｙｓ メモリセル層選択トランジスタ、ＤＴｌｙｓ，ｂＤＴｌｙｓダミーセル層選択トランジスタ、ＬＹＲ メモリセル層、ＤＬＹＲ ダミーセル層、ＳＡ センスアンプ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】