特開 2024-93047 定電圧回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024093047

(43)【公開日】2024-07-09

(54)【発明の名称】定電圧回路

(51)【国際特許分類】

   G05F 5/00 20060101AFI20240702BHJP

   G05F 3/24 20060101ALI20240702BHJP

【ＦＩ】

G05F5/00

G05F3/24 B

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2022209148

(22)【出願日】2022-12-27

(71)【出願人】

【識別番号】715010864

【氏名又は名称】エイブリック株式会社

(72)【発明者】

【氏名】高田 幸輔

【テーマコード（参考）】

5H420

【Ｆターム（参考）】

5H420NA16

5H420NB02

5H420NB25

5H420NC26

(57)【要約】

【課題】電源電圧の急激な変動に対して出力電圧の変動が小さい定電圧回路を提供する。
【解決手段】定電圧回路１００は、電源端子１０１と、接地端子１０２と、少なくとも２個のデプレッション型トランジスタ（以下、ＤＴｒ）１２１と、ＤＴｒ１２２と、エンハンスメント型トランジスタ（以下、ＥＴｒ）１２３とを直列に接続するとともにお互いのゲートを接続して構成されるＥＤ型基準電圧回路１０４と、電源端子とＥＤ型基準電圧回路の間に直列に接続されるＤＴｒ１０５と、第１出力端子１１０又は第２出力端子１３０と、接続点Ｐ５と接地端子との間に接続され、電源電圧の変動を抑制する電源変動抑制回路１０３とを備える。電源変動抑制回路は、電源電圧の変動の有無を検出する検出回路と、検出回路と並列に接続され、オンとオフとを切替可能なパストランジスタ１２４とを有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

電源電圧を供給する電源端子と、
接地端子と、
少なくとも第１のデプレッション型トランジスタ及び第２のデプレッション型トランジスタと、エンハンスメント型トランジスタとを有し、前記第１のデプレッション型トランジスタ、前記第２のデプレッション型トランジスタ及び前記エンハンスメント型トランジスタを直列に接続するとともに互いのゲートを接続して構成されるＥＤ型基準電圧回路と、
前記電源端子と前記ＥＤ型基準電圧回路の間に直列に接続される第３のデプレッション型トランジスタと、
前記第３のデプレッション型トランジスタと前記ＥＤ型基準電圧回路との接続点である第１接続点と前記接地端子との間に接続され、前記電源電圧の変動を抑制する電源変動抑制回路と、
前記第１のデプレッション型トランジスタ及び前記エンハンスメント型トランジスタの接続点である第２接続点及び前記第１接続点の何れか一方の接続点と接続される出力端子を備え、
前記電源変動抑制回路は、
前記第１接続点と接続される第１端子と、前記接地端子と接続される第２端子と、前記電源電圧の変動が設定される範囲を超えているか否かに対応する信号レベルを含む検出信号を出力する第３端子と、を有する検出回路と、
ゲートが前記検出回路の前記第３端子と接続され、ソースが前記検出回路の前記第１端子及び前記第２端子の一方に接続され、ドレインが前記検出回路の前記第１端子及び前記第２端子の他方に接続され、前記ゲートに印加される信号レベルに応じてオンとオフとが切り替え可能なパストランジスタと、を有することを特徴とする定電圧回路。

【請求項2】

前記検出回路は、前記パストランジスタのソースと接続される第１端と、前記パストランジスタのゲートと接続される第２端とを含む抵抗と、前記パストランジスタのゲート及び前記抵抗の第２端と接続される第１端と、前記パストランジスタのドレインと接続される第２端とを含む容量と、を有する請求項１に記載の定電圧回路。

【請求項3】

前記検出回路は、前記パストランジスタのソースと接続される第１端と、前記パストランジスタのゲートと接続される第２端とを含む定電流源と、
前記定電流源の第２端と接続される第１端と、前記パストランジスタのドレインと接続される第２端とを含む容量と、を有する請求項１に記載の定電圧回路。

【請求項4】

前記パストランジスタは、ゲートが前記検出回路の前記第３端子と接続され、ソースが前記検出回路の前記第２端子に接続され、ドレインが前記検出回路の前記第１端子に接続され、
前記検出回路は、前記パストランジスタのゲートと接続されるドレインと、前記パストランジスタのソースと接続されるソースと、自己のソースと接続されるゲートとを含むデプレッション型のＮチャンネルトランジスタと、前記パストランジスタのドレインと接続される第１端と、前記パストランジスタのゲート及び前記デプレッション型のＮチャンネルトランジスタのドレインと接続される第２端とを含む容量と、を有する請求項１に記載の定電圧回路。

【請求項5】

前記パストランジスタは、ゲートが前記検出回路の前記第３端子と接続され、ソースが前記検出回路の前記第１端子に接続され、ドレインが前記検出回路の前記第２端子に接続され、
前記検出回路は、前記パストランジスタのソースと接続されるドレインと、前記パストランジスタのゲートと接続されるソースと、自己のソースと接続されるゲートとを含むデプレッション型のＮチャンネルトランジスタと、前記パストランジスタのゲートと前記デプレッション型のＮチャンネルトランジスタのゲート及びソースと接続される第１端と、前記パストランジスタのドレインと接続される第２端とを含む容量と、を有する請求項１に記載の定電圧回路。

【請求項6】

前記第１接続点に接続される第１電源端と、
前記接地端子に接続される第２電源端と、
前記第２接続点に接続される第１入力端と、
出力端と、
前記出力端と接続される第２入力端と、を有する演算増幅器をさらに備える請求項１から請求項５の何れか一項に記載の定電圧回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、定電圧回路に関する。

【背景技術】

【0002】

一般的に定電圧回路は、電源電圧の急激な変動に対して出力電圧の変動が小さいことが望ましい。一例として、複数のデプレッション型のＮＭＯＳトランジスタを直列接続して構成された定電圧回路がある（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１１－１１３３２１号公報（図８）

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、従来の定電圧回路では、デプレッション型のＮＭＯＳトランジスタのドレインとソース間に存在する寄生容量を介して電源電圧の急激な変動が出力に伝達してしまうという点で改善の余地がある。

【0005】

本発明は、上述した事情を考慮し、電源電圧の急激な変動に対して出力電圧の変動が小さい定電圧回路を提供することを目的とする。

【課題を解決するための手段】

【0006】

本発明の実施形態に係る定電圧回路は、電源電圧を供給する電源端子と、接地端子と、少なくとも第１のデプレッション型トランジスタ及び第２のデプレッション型トランジスタと、エンハンスメント型トランジスタとを有し、前記第１のデプレッション型トランジスタ、前記第２のデプレッション型トランジスタ及び前記エンハンスメント型トランジスタを直列に接続するとともに互いのゲートを接続して構成されるＥＤ型基準電圧回路と、前記電源端子と前記ＥＤ型基準電圧回路の間に直列に接続される第３のデプレッション型トランジスタと、前記第３のデプレッション型トランジスタと前記ＥＤ型基準電圧回路との接続点である第１接続点と前記接地端子との間に接続され、前記電源電圧の変動を抑制する電源変動抑制回路と、前記第１のデプレッション型トランジスタ及び前記エンハンスメント型トランジスタの接続点である第２接続点及び前記第１接続点の何れか一方の接続点と接続される出力端子を備え、前記電源変動抑制回路は、前記第１接続点と接続される第１端子と、前記接地端子と接続される第２端子と、前記電源電圧の変動が設定される範囲を超えているか否かに対応する信号レベルを含む検出信号を出力する第３端子と、を有する検出回路と、ゲートが前記検出回路の前記第３端子と接続され、ソースが前記検出回路の前記第１端子及び前記第２端子の一方に接続され、ドレインが前記検出回路の前記第１端子及び前記第２端子の他方に接続され、前記ゲートに印加される信号レベルに応じてオンとオフとが切り替え可能なパストランジスタと、を有することを特徴とする。

【発明の効果】

【0007】

本発明によれば、電源電圧の急激な変動に対して出力電圧の変動が小さい定電圧回路を提供することができる。

【図面の簡単な説明】

【0008】

【図1】本発明の第１の実施形態に係る定電圧回路構成例を示す回路図である。

【図2】本発明の第２の実施形態の定電圧回路の構成例を示す部分回路図である。

【図3】本実施形態に係る定電圧回路の第１変形例を示す回路図である。

【図4】本実施形態に係る定電圧回路の第２変形例を示す回路図である。

【図5】本実施形態に係る定電圧回路の第３変形例を示す回路図である。

【図6】本実施形態に係る定電圧回路の第４変形例を示す回路図である。

【図7】本実施形態に係る定電圧回路の第５変形例を示す回路図である。

【発明を実施するための形態】

【0009】

以下、本発明の実施形態に係る定電圧回路を、図面に基づいて説明する。

【0010】

［第１の実施形態］
図１は、本発明の第１の実施形態に係る定電圧回路の一例である定電圧回路１００の回路図である。

【0011】

定電圧回路１００は、電源端子１０１と、接地端子１０２と、ＥＤ型基準電圧回路１０４と、電源変動抑制回路１０３と、デプレッション型のＮチャンネルＭＯＳトランジスタ（以下、「ＮＭＯＳトランジスタ」とする）１０５と、第１出力端子１１０と、第２出力端子１３０と、を備えている。接地端子１０２は、回路動作の基準となる電源電圧の一例として、０Ｖ（ゼロボルト）の電源電圧（以下、「接地電圧」とする）を供給する電源端子である。

【0012】

ＥＤ型基準電圧回路１０４は、例えば２個等の複数のデプレション型のＮＭＯＳトランジスタ１２１、１２２と、少なくとも１個のエンハンスメント型のＮＭＯＳトランジスタ１２３と、を有している。デプレッション型のＮＭＯＳトランジスタ１２１と、第１のデプレション型のＮＭＯＳトランジスタとしてのＮＭＯＳトランジスタ１２２とは、直列に接続されている。デプレッション型のＮＭＯＳトランジスタ１２２とＮＭＯＳトランジスタ１２３とは、直列に接続されている。

【0013】

デプレッション型のＮＭＯＳトランジスタ１２１のドレインは、デプレッション型のＮＭＯＳトランジスタ１０５のソースと接続されている。デプレッション型のＮＭＯＳトランジスタ１２１のドレインとデプレッション型のＮＭＯＳトランジスタ１０５との接続点は、ＥＤ型基準電圧回路１０４と第３デプレッション型トランジスタとしてのＮＭＯＳトランジスタ１０５との接続点Ｐ５を構成する。

【0014】

より具体的に説明すれば、ＮＭＯＳトランジスタ１２３は、ゲートが自己のドレインと第１出力端子１１０とデプレッション型のＮＭＯＳトランジスタ１２２のソースに接続されている。デプレッション型のＮＭＯＳトランジスタ１２２は、ゲートが自己のソースとデプレッション型のＮＭＯＳトランジスタ１２１のゲートに接続されている。すなわち、デプレッション型のＮＭＯＳトランジスタ１２２のソースとＮＭＯＳトランジスタ１２３のドレインとの接続点Ｐ４には、デプレッション型のＮＭＯＳトランジスタ１２２、１２３の各ゲートが接続されている。また、第２接続点としての接続点Ｐ４には、デプレッション型のＮＭＯＳトランジスタ１２１のゲート及び第１出力端子１１０が接続されている。

【0015】

電源変動抑制回路１０３は、検出回路１２０と、パストランジスタとしてのＮＭＯＳトランジスタ１２４と、を備えている。検出回路１２０は、例えば、３個の端子を有する３端子回路として構成され、容量１２５と、容量１２５と直列に接続される抵抗１２６とを有している。

【0016】

抵抗１２６は、ＮＭＯＳトランジスタ１２４のソースと接続される第１端と、ＮＭＯＳトランジスタ１２４のゲートと接続される第２端とを含んでいる。容量１２５は、抵抗１２６（より詳細には第２端）と接続される第１端と、ＮＭＯＳトランジスタ１２４のドレインと接続される第２端とを含んでいる。

【0017】

ここで、容量１２５とＮＭＯＳトランジスタ１２４のドレインとの接続点Ｐ１、すなわち容量１２５の第２端は、検出回路１２０の第１端子を構成する。抵抗１２６とＮＭＯＳトランジスタ１２４のソースとの接続点Ｐ２、すなわち抵抗１２６の第１端は、検出回路１２０の第２端子を構成する。容量１２５と抵抗１２６との接続点Ｐ３は、検出回路１２０の第３端子を構成する。

【0018】

接続点Ｐ１は、第１接続点としての接続点Ｐ５と同一のノードである。すなわち、容量１２５の第２端及びＮＭＯＳトランジスタ１２４のドレインは、デプレッション型のＮＭＯＳトランジスタ１０５のソース、第２出力端子１３０及びデプレッション型のＮＭＯＳトランジスタ１２１のドレインと接続されている。接続点Ｐ２は、接地端子１０２及びＮＭＯＳトランジスタ１２３のソースに接続されている。

【0019】

デプレッション型のＭＯＳトランジスタ１０５は、ドレインが電源端子１０１に接続され、ゲートがデプレッション型のＮＭＯＳトランジスタ１２１のソースとデプレッション型ＮＭＯＳトランジスタ１２２のドレインに接続され、ソースが第２出力端子１３０とデプレッション型のＮＭＯＳトランジスタ１２１のドレインと容量１２５の第２端とＮＭＯＳトランジスタ１２４のドレインに接続されている。

【0020】

次に、定電圧回路１００の動作について説明する。
電源端子１０１は、所定の電源電圧を供給する。接地端子１０２は、接地電圧を供給する。

【0021】

直列に接続されたデプレッション型のＮＭＯＳトランジスタ１２１、１２２は、接続点Ｐ５の電圧を電源として定電流を生成する。デプレッション型のＮＭＯＳトランジスタ１２１、１２２で生成された定電流は、ＮＭＯＳトランジスタ１２３に供給され、ドレインに定電圧を生成する。このようにしてＥＤ型基準電圧回路１０４は、定電圧を生成して第１出力端子１１０から出力する。

【0022】

デプレッション型のＮＭＯＳトランジスタ１０５は、ソースフォロワとして動作する。具体的には、デプレッション型のＮＭＯＳトランジスタ１２１のソース電圧に閾値の絶対値を加算した電圧を接続点Ｐ５に生成する。接続点Ｐ５に生成された電圧は、第２出力端子１３０から出力される。

【0023】

電源端子１０１の電圧が安定しており、十分な時間が経過している状態（以下、「定常状態」とする）において、容量１２５は、接続点Ｐ５の電圧が充電されている。抵抗１２６は、直流電流が流れないため、抵抗１２６の両端の電圧は０Ｖになる。ＮＭＯＳトランジスタ１２４のゲートとソース間の電圧は、０Ｖであるため、ＮＭＯＳトランジスタ１２４はオフしている。

【0024】

上述した定常状態から、例えば、電源端子１０１の電圧が急激に上昇し、デプレッション型のＮＭＯＳトランジスタ１０５のドレインとソース間の寄生容量を介して接続点Ｐ５の電圧が上昇したことを仮定する。接続点Ｐ５の電圧が上昇すると、容量１２５及び抵抗１２６に充電電流が流れて、ＮＭＯＳトランジスタ１２４のゲート電圧が上昇する。

【0025】

ＮＭＯＳトランジスタ１２４は、ゲート電圧が閾値電圧を超えるとオンする。ＮＭＯＳトランジスタ１２４がオンすると、接続点Ｐ５と接地端子１０２がＮＭＯＳトランジスタ１２４を介して接続されるため、接続点Ｐ５の電圧の上昇が抑制される。そして、接続点Ｐ５の電圧を電源とするＥＤ型基準電圧回路１０４の出力電圧、すなわち第１出力端子１１０の電圧の変動が抑制される。定電圧回路１００において、第１出力端子１１０は、第２出力端子１３０よりも精度が高い電圧を供給可能である。

【0026】

以上説明したように、定電圧回路１００によれば、デプレッション型のＮＭＯＳトランジスタ１０５のドレインとソース間に寄生容量が存在している場合であっても、電源変動抑制回路１０３によって電源電圧の急激な変動に対して、第１出力端子１１０及び第２出力端子１３０から出力される出力電圧の変動を小幅に止めることができる。故に、定電圧回路１００によれば、電源電圧の急激な変動に対して、従来の定電圧回路よりも出力電圧の変動が小さい定電圧回路を提供できる。

【0027】

定電圧回路１００によれば、電源変動抑制回路１０３が、ＮＭＯＳトランジスタ１２４、容量１２５及び抵抗１２６を有する構成のため、定電圧回路１００の構成を複雑化させることなく、電源電圧の急激な変動に対して出力電圧の変動を小さくすることができる。また、電源変動抑制回路１０３は、単一の容量で構成される電源変動抑制回路に対して、容量１２５を小さくできるので、電源変動抑制回路１０３全体としても単一の容量で構成される電源変動抑制回路よりも小サイズで構成することができる。故に、定電圧回路１００によれば、電源電圧の急激な変動に対して出力電圧の変動を小さくする構成の付加に伴う面積の増大を最小限に抑えつつ電源電圧の急激な変動に対して出力電圧の変動を小さくすることができる。

【0028】

［第２の実施形態］
図２は、本発明の第２の実施形態に係る定電圧回路の一例である定電圧回路１０００の部分回路図である。

【0029】

定電圧回路１０００は、定電圧回路１００に対して、演算増幅器１６０をさらに備える点で相違するが、その他の点では実質的に相違しない。そこで、本実施形態の説明では、演算増幅器１６０を中心に説明するとともに、定電圧回路１００と実質的に相違しない構成要素については、同じ符号を付して説明を省略する。

【0030】

定電圧回路１０００は、定電圧回路１００に対して、演算増幅器１６０をさらに備えている。演算増幅器１６０は、正の電源端１６１と、負の電源端１６２と、出力端１６３と、反転入力端１６４と、非反転入力端１６５と、を有する。正の電源端１６１は第２出力端子１３０に接続されている。負の電源端１６２は接地端子１０２に接続されている。出力端１６３は第３出力端子１５０に接続されている。第１入力端としての反転入力端１６４は第３出力端子１５０に接続されている。第２入力端としての非反転入力端１６５は、第１出力端子１１０に接続されている。

【0031】

次に、定電圧回路１０００の動作について説明する。
例えば、電源端子１０１（図１参照）の電圧が急激に上昇し、デプレッション型のＮＭＯＳトランジスタ１０５（図１参照）のドレインとソース間の寄生容量を介して、接続点Ｐ５電圧が上昇したことを仮定する。このとき、定電圧回路１００と同様に電源変動抑制回路１０３によって、第１出力端子１１０及び第２出力端子１３０の電圧の変動が抑制される。

【0032】

演算増幅器１６０は、第２出力端子１３０の電圧を正の電源端１６１に受けるとともに、接地端子１０２の接地電圧を負の電源端１６２から受け、ボルテージフォロワとして動作する。演算増幅器１６０は、第１出力端子１１０に現れる電圧を、バッファして、出力端１６３を介して第３出力端子１５０へ出力する。第２出力端子１３０の電圧は、電源端子１０１の電源電圧の急激な変動に対して出力電圧の変動が小さいので、第３出力端子１５０から出力される出力電圧についても、電源電圧の急激な変動に対して電圧の変動を小さくすることができる。

【0033】

以上説明したように、定電圧回路１０００によれば、定電圧回路１００と同様の効果を得ることができる。すなわち、定電圧回路１０００によれば、電源電圧の急激な変動に対して、第１出力端子１１０、第２出力端子１３０及び第３出力端子１５０から出力される出力電圧の変動を小さくすることができる。また、定電圧回路１０００によれば、定電圧回路１０００の構成を複雑化させることなく、電源電圧の急激な変動に対して出力電圧の変動を小さくすることができる。さらに、定電圧回路１０００によれば、電源電圧の急激な変動に対して出力電圧の変動を小さくする構成の付加に伴う面積の増大を最小限に抑えつつ電源電圧の急激な変動に対して出力電圧の変動を小さくすることができる。

【0034】

また、定電圧回路１０００によれば、ボルテージフォロワとして機能する演算増幅器１６０を備えることによって、従来の定電圧回路よりも低出力インピーダンスで電源電圧の急激な変動に対して出力電圧の変動を小さくした定電圧回路を提供することができる。

【0035】

なお、上述した定電圧回路１０００では、第１出力端子１１０、第２出力端子１３０及び第３出力端子１５０から電圧を出力可能な構成としているが、第１出力端子１１０は省略されていてもよい。また、図２に例示される定電圧回路１０００は、定電圧回路１００を備える例であるが、定電圧回路１０００は、定電圧回路１００の代わりに、後述する定電圧回路２００、３００、４００、５００及び６００の何れかを備えていてもよい。

【0036】

続いて、本実施形態に係る定電圧回路の幾つかの変形例として、定電圧回路２００、３００、４００、５００及び６００について、それぞれ説明する。

【0037】

（第１変形例）
図３は、本実施形態に係る定電圧回路の第１変形例である定電圧回路２００の回路図である。

【0038】

定電圧回路２００は、定電圧回路１００（図１参照）に対して、電源変動抑制回路１０３の代わりに、電源変動抑制回路２０３を備える点で相違するが、その他の点では実質的に相違しない。そこで、第１変形例の説明では、電源変動抑制回路２０３を中心に説明するとともに、定電圧回路１００と実質的に相違しない構成要素については、同じ符号を付して説明を省略する。

【0039】

電源変動抑制回路２０３は、電源変動抑制回路１０３に対して、検出回路１２０の代わりに、検出回路２２０を備える点で相違するが、その他の点では実質的に相違しない。検出回路２２０は、検出回路１２０に対して、抵抗１２６の代わりに、定電流源２２６を有する点で相違するが、その他の点では実質的に相違しない。

【0040】

定電流源２２６は、ＮＭＯＳトランジスタ１２４のソースに接続される第１端と、ＮＭＯＳトランジスタ１２４のゲートに接続される第２端とを含んでいる。容量１２５は、定電流源２２６（より詳細には第２端）と接続される第１端と、ＮＭＯＳトランジスタ１２４のドレインと接続される第２端とを含んでいる。容量１２５の第２端は、さらに、デプレッション型のＮＭＯＳトランジスタ１０５のソースとデプレッション型のＮＭＯＳトランジスタ１２１のドレインと第２出力端子１３０に接続されている。定電流源２２６の第１端は、さらに、接地端子１０２とＮＭＯＳトランジスタ１２３のソースと接続されている。

【0041】

次に、定電圧回路２００の動作について説明する。
定電流源２２６は、その両端に電位差が無い場合は、定電流を供給することはできない素子として定義する。定常状態において、容量１２５は、接続点Ｐ５の電圧が充電されている。定電流源２２６は、その両端電圧が０Ｖであり、直流電流も流れていない。ＮＭＯＳトランジスタ１２４は、ゲートとソース間の電圧が０Ｖであり、オフしている。

【0042】

例えば、電源端子１０１の電圧が急激に上昇し、デプレッション型のＮＭＯＳトランジスタ１０５のドレインとソース間の寄生容量を介して接続点Ｐ５の電圧が上昇したことを仮定する。接続点Ｐ５の電圧が上昇すると、定電流源２２６のインピーダンスが非常に高いため、容量１２５を介してＮＭＯＳトランジスタ１２４のゲート電圧が上昇する。なお、その他の動作については、定電圧回路１００の動作と実質的に相違しないため、説明を省略する。

【0043】

以上説明したように、定電圧回路２００によれば、定電圧回路１００と同様の効果を得ることができる。すなわち、定電圧回路２００によれば、デプレッション型のＮＭＯＳトランジスタ１０５のドレインとソース間に寄生容量が存在している場合であっても、電源変動抑制回路２０３によって電源電圧の急激な変動に対して第１出力端子１１０及び第２出力端子１３０から出力される出力電圧の変動を小さくすることができる。

【0044】

また、定電圧回路２００の構成を複雑化させることなく、電源電圧の急激な変動に対して出力電圧の変動を小さくすることができる。さらに、電源電圧の急激な変動に対して出力電圧の変動を小さくする構成の付加に伴う面積の増大を最小限に抑えつつ電源電圧の急激な変動に対して出力電圧の変動を小さくすることができる。

【0045】

（第２変形例）
図４は、本実施形態に係る定電圧回路の第２変形例である定電圧回路３００の回路図である。

【0046】

定電圧回路３００は、定電圧回路１００（図１参照）に対して、電源変動抑制回路１０３の代わりに、電源変動抑制回路３０３を備える点で相違するが、その他の点では実質的に相違しない。そこで、第２変形例の説明では、電源変動抑制回路３０３を中心に説明するとともに、定電圧回路１００と実質的に相違しない構成要素については、同じ符号を付して説明を省略する。

【0047】

電源変動抑制回路３０３は、電源変動抑制回路１０３に対して、検出回路１２０の代わりに、検出回路３２０を備える点で相違するが、その他の点では実質的に相違しない。検出回路３２０は、検出回路１２０に対して、抵抗１２６の代わりに、デプレッション型のＮＭＯＳトランジスタ３２６を有する点で相違するが、その他の点では実質的に相違しない。

【0048】

デプレッション型のＮＭＯＳトランジスタ３２６は、ＮＭＯＳトランジスタ１２４のゲートと接続されるドレインと、ＮＭＯＳトランジスタ１２４のソースと接続されるソースと、自己のソースと接続されるゲートと、を含んでいる。デプレッション型のＮＭＯＳトランジスタ３２６のドレインは、さらに、容量１２５の第１端に接続されている。デプレッション型のＮＭＯＳトランジスタ３２６のソースは、さらに、接地端子１０２とＮＭＯＳトランジスタ１２３のソースに接続されている。

【0049】

このように構成される定電圧回路３００は、定電圧回路２００に対して、定電流源２２６の代わりに、デプレッション型のＮＭＯＳトランジスタ３２６を有している。デプレッション型のＮＭＯＳトランジスタ３２６の機能は定電流源２２６の機能と実質的に相違しないため、定電圧回路３００の動作は、定電圧回路２００の動作と実質的に相違しない。

【0050】

以上説明したように、本構成例の定電圧回路３００によれば、定電圧回路２００と同様の効果を得ることができる。すなわち、定電圧回路３００によれば、デプレッション型のＮＭＯＳトランジスタ１０５のドレインとソース間に寄生容量が存在している場合であっても、電源変動抑制回路３０３によって電源電圧の急激な変動に対して第１出力端子１１０及び第２出力端子１３０から出力される出力電圧の変動を小さくすることができる。

【0051】

また、定電圧回路３００の構成を複雑化させることなく、電源電圧の急激な変動に対して出力電圧の変動を小さくすることができる。さらに、電源電圧の急激な変動に対して出力電圧の変動を小さくする構成の付加に伴う面積の増大を最小限に抑えつつ電源電圧の急激な変動に対して出力電圧の変動を小さくすることができる。

【0052】

（第３変形例）
図５は、本実施形態に係る定電圧回路の第３変形例である定電圧回路４００の回路図である。

【0053】

定電圧回路４００は、定電圧回路１００（図１参照）に対して、電源変動抑制回路１０３の代わりに電源変動抑制回路４０３を備える点で相違するが、その他の点では実質的に相違しない。そこで、第３変形例の説明では、電源変動抑制回路４０３を中心に説明するとともに、定電圧回路１００と実質的に相違しない構成要素については、同じ符号を付して説明を省略する。

【0054】

電源変動抑制回路４０３は、抵抗４２６と、容量４２５と、を有する検出回路４２０と、パストランジスタとしてのＰチャンネルＭＯＳトランジスタ（以下、「ＰＭＯＳトランジスタ」とする）４２４と、を有している。抵抗４２６は、ＰＭＯＳトランジスタ４２４のソースと接続される第１端と、ＰＭＯＳトランジスタのゲートと接続される第２端を含んでいる。容量４２５は、抵抗４２６の（より詳細には第２端）と接続される第１端と、ＰＭＯＳトランジスタ４２４のドレインと接続される第２端とを含んでいる。

【0055】

ここで、抵抗４２６とＰＭＯＳトランジスタ４２４のソースとの接続点Ｐ１、すなわち抵抗４２６の第１端は、検出回路４２０の第１端子を構成する。容量４２５とＰＭＯＳトランジスタ４２４のドレインとの接続点Ｐ２、すなわち容量４２５の第２端は、検出回路４２０の第２端子を構成する。容量４２５と抵抗４２６との接続点Ｐ３は、検出回路４２０の第３端子を構成する。

【0056】

抵抗４２６の第１端は、さらに、デプレッション型のＮＭＯＳトランジスタ１０５のソースとデプレッション型のＮＭＯＳトランジスタ１２１のドレインと第２出力端子１３０に接続されている。容量４２５の第２端は、さらに、接地端子１０２とＮＭＯＳトランジスタ１２３のソースに接続されている。

【0057】

次に、定電圧回路４００の動作について説明する。
定常状態において、容量４２５は、接続点Ｐ５の電圧が充電されている。抵抗４２６は、直流電流が流れないため、その両端電圧も０Ｖである。ＰＭＯＳトランジスタ４２４は、ゲートとソース間の電圧が０Ｖであり、オフしている。

【0058】

例えば、電源端子１０１の電圧が急激に上昇し、デプレッション型のＮＭＯＳトランジスタ１０５のドレインとソース間の寄生容量を介して接続点Ｐ５の電圧が上昇したことを仮定する。接続点Ｐ５の電圧が上昇すると、容量４２５、抵抗４２６に充電電流が流れて、ＰＭＯＳトランジスタ４２４のソース電圧が上昇する。ＰＭＯＳトランジスタ４２４は、ゲートとソース間の電圧が閾値電圧を超えるとオンし、接続点Ｐ５と接地端子１０２の間を、ＰＭＯＳトランジスタ４２４を介して接続するので、接続点Ｐ５の電圧の上昇が抑制される。そして、接続点Ｐ５の電圧を電源とするＥＤ型基準電圧回路１０４の出力電圧、すなわち第１出力端子１１０の電圧の変動が抑制される。なお、定電圧回路４００のその他の動作については、定電圧回路１００と実質的に相違しないため、説明を省略する。

【0059】

以上説明したように、定電圧回路４００によれば、定電圧回路１００と同様の効果を得ることができる。すなわち、定電圧回路４００によれば、デプレッション型のＮＭＯＳトランジスタ１０５のドレインとソース間に寄生容量が存在している場合であっても、電源変動抑制回路４０３によって電源電圧の急激な変動に対して第１出力端子１１０及び第２出力端子１３０から出力される出力電圧の変動を小さくすることができる。

【0060】

また、定電圧回路４００の構成を複雑化させることなく、電源電圧の急激な変動に対して出力電圧の変動を小さくすることができる。さらに、電源電圧の急激な変動に対して出力電圧の変動を小さくする構成の付加に伴う面積の増大を最小限に抑えつつ電源電圧の急激な変動に対して出力電圧の変動を小さくすることができる。

【0061】

（第４変形例）
図６は、本実施形態に係る定電圧回路の第４変形例である定電圧回路５００の回路図である。

【0062】

定電圧回路５００は、定電圧回路４００（図５参照）に対して、電源変動抑制回路４０３の代わりに、電源変動抑制回路５０３を備える点で相違するが、その他の点では実質的に相違しない。そこで、第４変形例の説明では、電源変動抑制回路４０３を中心に説明するとともに、定電圧回路４００と実質的に相違しない構成要素については、同じ符号を付して説明を省略する。

【0063】

電源変動抑制回路５０３は、電源変動抑制回路４０３に対して、検出回路４２０の代わりに、検出回路５２０を備える点で相違するが、その他の点では実質的に相違しない。検出回路５２０は、検出回路４２０に対して、抵抗４２６の代わりに、定電流源５２６を有する点で相違するが、その他の点では実質的に相違しない。

【0064】

定電流源５２６は、ＰＭＯＳトランジスタ４２４のソースに接続される第１端と、容量４２５の第１端とＰＭＯＳトランジスタ４２４のゲートに接続される第２端と、を含んでいる。定電流源５２６の第１端は、さらに、デプレッション型のＮＭＯＳトランジスタ１０５のソースとデプレッション型のＮＭＯＳトランジスタ１２１のドレインと第２出力端子１３０に接続されている。

【0065】

次に、定電圧回路５００の動作について説明する。
定電流源５２６は、その両端に電位差が無い場合は、定電流を供給することはできない素子として定義する。定常状態において、容量４２５は、接続点Ｐ５の電圧が充電されている。定電流源５２６は、その両端電圧が０Ｖであり、直流電流も流れていない。ＰＭＯＳトランジスタ４２４は、ゲートとソース間の電圧が０Ｖであり、オフしている。

【0066】

例えば、電源端子１０１の電圧が急激に上昇し、デプレッション型のＮＭＯＳトランジスタ１０５のドレインとソース間の寄生容量を介して接続点Ｐ５の電圧が上昇したことを仮定する。このとき、定電流源５２６によって容量４２５の充電電流が制限され、ＰＭＯＳトランジスタ４２４のソース電圧が上昇する。ＰＭＯＳトランジスタ４２４は、ゲートとソース間の電圧が閾値電圧を超えるとオンして接続点Ｐ５の電圧の上昇が抑制される。そして、接続点Ｐ５の電圧を電源とするＥＤ型基準電圧回路１０４の出力電圧、すなわち第１出力端子１１０の電圧の変動が抑制される。なお、定電圧回路５００のその他の動作については、定電圧回路４００と実質的に相違しないため、説明を省略する。

【0067】

以上説明したように、本構成例の定電圧回路５００によれば、定電圧回路１００と同様の効果を得ることができる。すなわち、定電圧回路５００によれば、デプレッション型のＮＭＯＳトランジスタ１０５のドレインとソース間に寄生容量が存在している場合であっても、電源変動抑制回路５０３によって電源電圧の急激な変動に対して第１出力端子１１０及び第２出力端子１３０から出力される出力電圧の変動を小さくすることができる。

【0068】

また、定電圧回路５００の構成を複雑化させることなく、電源電圧の急激な変動に対して出力電圧の変動を小さくすることができる。さらに、電源電圧の急激な変動に対して出力電圧の変動を小さくする構成の付加に伴う面積の増大を最小限に抑えつつ電源電圧の急激な変動に対して出力電圧の変動を小さくすることができる。

【0069】

（第５変形例）
図７は、本実施形態に係る定電圧回路の第５変形例である定電圧回路６００の回路図である。

【0070】

定電圧回路６００は、定電圧回路５００（図６参照）に対して、電源変動抑制回路５０３の代わりに、電源変動抑制回路６０３を備える点で相違するが、その他の点では実質的に相違しない。そこで、第５変形例では、電源変動抑制回路６０３を中心に説明するとともに、定電圧回路５００と実質的に相違しない構成要素については、同じ符号を付して説明を省略する。

【0071】

電源変動抑制回路６０３は、電源変動抑制回路５０３に対して、検出回路５２０の代わりに、検出回路６２０を備える点で相違するが、その他の点では実質的に相違しない。検出回路６２０は、検出回路５２０に対して、定電流源５２６の代わりに、デプレッション型のＮＭＯＳトランジスタ３２６を有する点で相違するが、その他の点では実質的に相違しない。

【0072】

デプレッション型のＮＭＯＳトランジスタ３２６は、ＰＭＯＳトランジスタ４２４のソースに接続されるドレインと、ＰＭＯＳトランジスタ４２４のゲートに接続されるソースと、自己のソースと接続されるゲートとを含んでいる。デプレッション型のＮＭＯＳトランジスタ３２６のドレインは、さらに、デプレッション型のＮＭＯＳトランジスタ１０５のソースとデプレッション型のＮＭＯＳトランジスタ１２１のドレインと第２出力端子１３０に接続されている。

【0073】

定電圧回路６００の動作については、デプレッション型のＮＭＯＳトランジスタ３２６の機能が定電流源５２６の機能と実質的に相違しないため、定電圧回路５００の動作と実質的に相違しない。

【0074】

以上説明したように、本構成例の定電圧回路６００によれば、定電圧回路５００と同様の効果を得ることができる。すなわち、定電圧回路５００によれば、デプレッション型のＮＭＯＳトランジスタ１０５のドレインとソース間に寄生容量が存在している場合であっても、電源変動抑制回路６０３によって電源電圧の急激な変動に対して第１出力端子１１０及び第２出力端子１３０から出力される出力電圧の変動を小さくすることができる。

【0075】

また、定電圧回路６００の構成を複雑化させることなく、電源電圧の急激な変動に対して出力電圧の変動を小さくすることができる。さらに、電源電圧の急激な変動に対して出力電圧の変動を小さくする構成の付加に伴う面積の増大を最小限に抑えつつ電源電圧の急激な変動に対して出力電圧の変動を小さくすることができる。

【0076】

なお、本発明は上述した実施形態そのままに限定されるものではなく、実施段階では、上述した実施例以外にも様々な形態で実施することが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、追加、置き換え又は変更することができる。例えば、上述した定電圧回路１００、２００、３００、４００、５００及び６００は、第１出力端子１１０及び第２出力端子１３０を備える例であるが、これに限定されない。定電圧回路１００、２００、３００、４００、５００及び６００は、第１出力端子１１０及び第２出力端子１３０の少なくとも一方を備えていればよく、第１出力端子１１０及び第２出力端子１３０の他方が省略されていてもよい。

【0077】

ＥＤ型基準電圧回路１０４において、直列接続されるデプレッション型のＮＭＯＳトランジスタは複数個であればよく、更に多くのトランジスタを有してもよい。例えば、デプレッション型のＮＭＯＳトランジスタ１２１とデプレッション型のＮＭＯＳトランジスタ１２２の間に、１個以上のデプレッション型のＮＭＯＳトランジスタをさらに直列に接続することができる。直列接続されるデプレッション型のＮＭＯＳトランジスタが３個以上の場合、直列接続された複数個のデプレッション型のＮＭＯＳトランジスタの接続点は複数個有るが、ＮＭＯＳトランジスタ１０５のゲートの接続先は、複数個のデプレッション型のＮＭＯＳトランジスタの接続点の何れかとすればよい。すなわち、デプレッション型のＮＭＯＳトランジスタ１２１のドレインからデプレッション型のＮＭＯＳトランジスタ１２２のソースまでに形成される何れかの接続点とすればよい。

【0078】

これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0079】

１００、２００、３００、４００、５００、６００、１０００ 定電圧回路
１０１ 電源端子
１０２ 接地端子
１０３、２０３、３０３、４０３、５０３、６０３ 電源変動抑制回路
１０４ ＥＤ型基準電圧回路
１２３ ＮＭＯＳトランジスタ（エンハンスメント型トランジスタ）
１２２ ＮＭＯＳトランジスタ（第１のデプレッション型トランジスタ）
１２１ ＮＭＯＳトランジスタ（第２のデプレッション型トランジスタ）
１０５ ＮＭＯＳトランジスタ（第３のデプレッション型トランジスタ）
１１０ 第１出力端子
１２０、２２０、３２０、４２０、５２０、６２０ 検出回路
１２４ ＮＭＯＳトランジスタ（パストランジスタ）
１２５、４２５ 容量
１２６、４２６ 抵抗
１３０ 第２出力端子
１６０ 演算増幅器
１６１ 正の電源端（第１電源端）
１６２ 負の電源端（第２電源端）
１６３ 出力端
１６４ 反転入力端（第１入力端）
１６５ 非反転入力端（第２入力端）
２２６、５２６ 定電流源
３２６ ＮＭＯＳトランジスタ（デプレッション型のＮチャンネルトランジスタ）
４２４ ＰＭＯＳトランジスタ（パストランジスタ）
Ｐ１、Ｐ２、Ｐ３ 接続点（第１端子、第２端子、第３端子）
Ｐ４ 接続点（第２接続点）
Ｐ５ 接続点（第１接続点）

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】