特開 2024-935 半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024000935

(43)【公開日】2024-01-09

(54)【発明の名称】半導体装置およびその製造方法

(51)【国際特許分類】

   H01L 21/768 20060101AFI20231226BHJP

   H10B 43/27 20230101ALI20231226BHJP

   H10B 41/27 20230101ALI20231226BHJP

   H01L 21/336 20060101ALI20231226BHJP

   H01L 25/07 20060101ALI20231226BHJP

   H01L 21/3205 20060101ALI20231226BHJP

【ＦＩ】

H01L21/90 B

H01L27/11582

H01L27/11556

H01L29/78 371

H01L25/08 Y

H01L21/88 R

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2022099941

(22)【出願日】2022-06-21

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100120031

【弁理士】

【氏名又は名称】宮嶋 学

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118843

【弁理士】

【氏名又は名称】赤岡 明

(74)【代理人】

【識別番号】100213654

【弁理士】

【氏名又は名称】成瀬 晃樹

(72)【発明者】

【氏名】加藤 敦史

【テーマコード（参考）】

5F033

5F083

5F101

【Ｆターム（参考）】

5F033HH07

5F033HH11

5F033HH12

5F033HH15

5F033HH18

5F033HH21

5F033HH25

5F033HH32

5F033HH33

5F033JJ07

5F033JJ11

5F033JJ12

5F033JJ15

5F033JJ18

5F033JJ21

5F033JJ25

5F033JJ32

5F033JJ33

5F033KK07

5F033KK11

5F033KK12

5F033KK15

5F033KK18

5F033KK21

5F033KK25

5F033KK32

5F033KK33

5F033MM13

5F033NN07

5F033PP06

5F033PP15

5F033QQ09

5F033QQ48

5F033RR01

5F033RR04

5F033RR06

5F083EP02

5F083EP18

5F083EP76

5F083ER22

5F083GA09

5F083GA10

5F083JA35

5F083JA36

5F083JA37

5F083JA39

5F083JA40

5F083MA05

5F083MA06

5F083MA16

5F083PR05

5F083PR06

5F083PR21

5F083PR22

5F083PR40

5F101BA01

5F101BA41

5F101BD16

5F101BD30

5F101BD34

5F101BH15

(57)【要約】

【課題】信頼性を向上させることができる半導体装置およびその製造方法を提供する。
【解決手段】本実施形態による半導体装置は、第１絶縁膜と、第１絶縁膜に配置される配線と、を備える。配線は、第１導電体と、第１膜と、第２膜と、第３膜と、を有する。第１導電体は、銅を含む。第１膜は、第１導電体の側面および底面に設けられ、コバルトを含む。第２膜は、第１導電体の上面に設けられ、銅シリサイドを含む。第３膜は、第１膜の上面に設けられ、コバルトシリサイドを含む。第２膜および第３膜の位置は、第１絶縁膜の上面よりも低い。
【選択図】図１Ａ

【特許請求の範囲】

【請求項1】

第１絶縁膜と、
前記第１絶縁膜に配置される配線と、
を備え、
前記配線は、
銅を含む第１導電体と、
前記第１導電体の側面および底面に設けられ、コバルトを含む第１膜と、
前記第１導電体の上面に設けられ、銅およびシリコンを含む第２膜と、
前記第１膜の上面に設けられ、コバルトおよびシリコンを含む第３膜と、
を有し、
前記第２膜および前記第３膜の位置は、前記第１絶縁膜の上面よりも低い、半導体装置。

【請求項2】

前記第２膜の上面の位置は、前記第３膜の上面とは異なる高さである、請求項１に記載の半導体装置。

【請求項3】

前記第２膜の上面の位置は、前記第３膜の上面よりも低い、請求項１に記載の半導体装置。

【請求項4】

前記配線は、前記第１膜と前記第１絶縁膜との間、および、前記第３膜と前記第１絶縁膜との間に設けられる第１バリア膜をさらに有する、請求項１に記載の半導体装置。

【請求項5】

前記第１絶縁膜の上面、前記第２膜の上面、および、前記第３膜の上面に設けられ、シリコンを含む第２絶縁膜をさらに備える、請求項１に記載の半導体装置。

【請求項6】

第１絶縁膜と、
前記第１絶縁膜に配置される配線と、
を備え、
前記配線は、
銅を含む第１導電体と、
前記第１導電体の側面および底面に設けられ、コバルトと窒素を含む第４膜と、
を有し、
前記第１導電体および前記第４膜の上面の位置は、前記第１絶縁膜の上面よりも低い、半導体装置。

【請求項7】

前記第４膜は、コバルトナイトライドを含む、請求項６に記載の半導体装置。

【請求項8】

前記配線は、前記第４膜と前記第１絶縁膜との間に設けられる第１バリア膜をさらに有する、請求項６に記載の半導体装置。

【請求項9】

第１絶縁膜に凹部を形成し、
前記凹部の内側面および底面に、コバルトを含む第１膜を形成し、
前記凹部の内部に、銅を含む第１導電体を形成し、
前記第１絶縁膜の上面、前記第１膜の上面、および、前記第１導電体の上面を研磨し、
前記第１絶縁膜の上面、前記第１膜の上面、および、前記第１導電体の上面に、シリコンを含む材料膜を形成し、
前記第１導電体の銅および前記第１膜のコバルトを前記材料膜に拡散させることにより、前記第１導電体および前記第１膜の上面の位置を前記第１絶縁膜の上面よりも低くするとともに、前記第１導電体の上面に銅およびシリコンを含む第２膜を形成するとともに、前記第１膜の上面にコバルトおよびシリコンを含む第３膜を形成し、
前記材料膜を除去する、
ことを具備する、半導体装置の製造方法。

【請求項10】

第１絶縁膜に凹部を形成し、
前記凹部の内側面および底面に、コバルトを含む第１膜を形成し、
前記第１膜を処理することにより、コバルト化合物を含む第４膜を形成し、
前記凹部の内部に、銅を含む第１導電体を形成し、
前記第１絶縁膜の上面、前記第４膜の上面、および、前記第１導電体の上面を研磨し、
上面側から前記第４膜および前記第１導電体を一部除去する、
ことを具備する、半導体装置の製造方法。

【請求項11】

前記第４膜および前記第１導電体の一部除去における前記第４膜のエッチングレートは、前記第１膜のエッチングレートよりも低い、請求項１０に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、半導体装置およびその製造方法に関する。

【背景技術】

【0002】

半導体装置の小型化に伴い、配線およびビアプラグの微細化および高密度化の技術開発が進められている。このような半導体装置においては、微細化によって高アスペクト比となった配線およびビアプラグの信頼性を向上することが求められる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許出願公開第２０２２／０３７２０３号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

信頼性を向上させることができる半導体装置およびその製造方法を提供する。

【課題を解決するための手段】

【0005】

本実施形態による半導体装置は、第１絶縁膜と、第１絶縁膜に配置される配線と、を備える。配線は、第１導電体と、第１膜と、第２膜と、第３膜と、を有する。第１導電体は、銅を含む。第１膜は、第１導電体の側面および底面に設けられ、コバルトを含む。第２膜は、第１導電体の上面に設けられ、銅シリサイドを含む。第３膜は、第１膜の上面に設けられ、コバルトシリサイドを含む。第２膜および第３膜の位置は、第１絶縁膜の上面よりも低い。

【図面の簡単な説明】

【0006】

【図1A】本開示の一実施形態にかかる半導体装置を説明する断面図である。

【図1B】本開示の一実施形態にかかる半導体装置の製造方法を説明する断面図である。

【図1C】本開示の一実施形態にかかる半導体装置の製造方法を説明する断面図である。

【図1D】本開示の一実施形態にかかる半導体装置の製造方法を説明する断面図である。

【図1E】本開示の一実施形態にかかる半導体装置の製造方法を説明する断面図である。

【図1F】本開示の一実施形態にかかる半導体装置の製造方法を説明する断面図である。

【図1G】本開示の一実施形態にかかる半導体装置の製造方法を説明する断面図である。

【図1H】本開示の一実施形態にかかる半導体装置の製造方法を説明する断面図である。

【図2A】比較例にかかる半導体装置の製造方法を説明する断面図である。

【図2B】比較例にかかる半導体装置の製造方法を説明する断面図である。

【図3A】変形例にかかる半導体装置を説明する断面図である。

【図3B】変形例にかかる半導体装置の製造方法を説明する断面図である。

【図4A】本開示の一実施形態にかかる半導体装置を説明する断面図である。

【図4B】本開示の一実施形態にかかる半導体装置の製造方法を説明する断面図である。

【図4C】本開示の一実施形態にかかる半導体装置の製造方法を説明する断面図である。

【図4D】本開示の一実施形態にかかる半導体装置の製造方法を説明する断面図である。

【図4E】本開示の一実施形態にかかる半導体装置の製造方法を説明する断面図である。

【図4F】本開示の一実施形態にかかる半導体装置の製造方法を説明する断面図である。

【図4G】本開示の一実施形態にかかる半導体装置の製造方法を説明する断面図である。

【図5】本開示の一実施形態にかかる半導体装置を説明する断面図である。

【発明を実施するための形態】

【0007】

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

【0008】

＜第１実施形態＞
［配線構造体の構成］
本実施形態にかかる半導体装置の配線構造体の構成について、図１Ａを用いて説明する。図１Ａは本実施形態にかかる半導体装置の配線構造体１０を説明する断面図である。

【0009】

図１Ａに示すように配線構造体１０は、第１絶縁膜１２と、第２絶縁膜１４と、第３絶縁膜１６と、第４絶縁膜１８と、第１絶縁膜１２に配置される下層配線２０ｂと、第３絶縁膜１６に配置される上層配線３０ｂと、下層配線２０ｂのさらに下層の配線（図示せず）と下層配線２０ｂとを接続するプラグ２０ａと、下層配線２０ｂと上層配線３０ｂとを接続するプラグ３０ａと、を備える。第１絶縁膜１２と、第２絶縁膜１４と、第３絶縁膜１６と、第４絶縁膜１８とは、この順に基板（図示せず）上に積層されている。第１絶縁膜１２と第２絶縁膜１４とは、それぞれが接する面ａを含み、第２絶縁膜１４と第３絶縁膜１６とは、それぞれが接する面ｂを含む。

【0010】

下層配線２０ｂは、例えば、ｘ方向に延伸し、ｙ方向に並べて複数配置される。従って、下層配線２０ｂは、ｙ方向に隣接している。上層配線３０ｂは、ｚ方向に、下層配線２０ｂより上方に配置される。上層配線３０ｂも、下層配線２０ｂと同様に、ｘ方向に延伸し、ｙ方向に並べて複数配置される。

【0011】

図１Ａに示す例では、プラグ２０ａ、３０ａは、左側の配線に接続するように設けられている。右側の配線には、例えばｘ方向において別のプラグ２０ａ、３０ａが接続されている。

【0012】

第１絶縁膜１２は、第１貫通孔１３ａと、面ａに開口を有する凹部１３ｂとを備える。凹部１３ｂは、第１貫通孔１３ａに接続する。第１貫通孔１３ａには、プラグ２０ａが配置される。プラグ２０ａは、第１導電体２２と、第１バリア膜２４と、第１膜２６とを含む。凹部１３ｂには、下層配線２０ｂが配置される。下層配線２０ｂは、第１導電体２２と、第１バリア膜２４と、第１膜２６と、第２膜２７と、第３膜２８とを含む。第１バリア膜２４は、第１貫通孔１３ａと凹部１３ｂに第１絶縁膜１２と接して配置される。第１膜２６は、第１貫通孔１３ａと凹部１３ｂに第１バリア膜２４と接して配置される。第１導電体２２は、第１貫通孔１３ａと凹部１３ｂに第１膜２６と接して配置される。第１バリア膜２４と第１導電体２２と第１膜２６とは、面ａよりも低い位置（第１貫通孔１３ａ側の位置）で第１絶縁膜１２から露出する。第１バリア膜２４は、凹部１３ｂで第２絶縁膜１４と接する。第１導電体２２は、面ａよりも低い位置（第１貫通孔１３ａ側の位置）で、第２膜２７を介して第２絶縁膜１４と接する。第１膜２６は、面ａよりも低い位置（第１貫通孔１３ａ側の位置）で、第３膜２８を介して第２絶縁膜１４と接する。第１導電体２２は、その上面を除いて第１膜２６および第１バリア膜２４で覆われる。すなわち、第１膜２６および第１バリア膜２４は凹部１３ｂの内側面および底面に配置され、第１導電体２２は第１絶縁膜１２と接触しないことが好ましい。

【0013】

より詳細には、第１膜２６は、第１導電体２２の側面および底面に設けられる。第２膜２７は、第１導電体２２の上面に設けられる。第３膜２８は、第１膜２６の上面に設けられる。第１バリア膜２４は、第１膜２６と第１絶縁膜１２との間、および、第３膜２８と第１絶縁膜１２との間に設けられる。尚、図１Ａに示す例では、第１バリア膜２４は、面ａまで延伸している。また、第２膜２７および第３膜２８は、第１絶縁膜１２の上面（面ａ）よりも第１貫通孔１３ａ側に位置する。

【0014】

第２絶縁膜１４は、面ａから面ｂまで貫通する第２貫通孔１５を備える。第２貫通孔１５は、凹部１３ｂに接続する。第２貫通孔１５には、プラグ３０ａの一部が配置される。第２貫通孔１５に配置されるプラグ３０ａは、第１バリア膜３４と、第１導電体３２と、第１膜３６とを含む。プラグ３０ａの構成は、プラグ２０ａの構成とほぼ同じである。第２貫通孔１５には、第１バリア膜３４と第１導電体３２と第１膜３６とが配置される。プラグ３０ａの第１バリア膜３４は、第２貫通孔１５に第２膜２７と第２絶縁膜１４と接して配置される。プラグ３０ａの第１導電体３２は、第２貫通孔１５に第１膜３６と接して配置される。

【0015】

第３絶縁膜１６は、第３貫通孔１７ａと凹部１７ｂとを備える。第３貫通孔１７ａは、第２貫通孔１５に接続する。凹部１７ｂは、第３貫通孔１７ａに接続する。第３貫通孔１７ａには、プラグ３０ａの一部が配置される。第３貫通孔１７ａに配置されるプラグ３０ａは、第１バリア膜３４と、第１導電体３２と、第１膜３６とを含む。凹部１７ｂには、上層配線３０ｂが配置される。上層配線３０ｂは、第１バリア膜３４と、第１導電体３２と第１膜３６と、第２膜３７と、第３膜３８とを含む。上層配線３０ｂの構成は、下層配線２０ｂの構成とほぼ同じである。第３貫通孔１７ａと凹部１７ｂには、第１バリア膜３４と第１導電体３２と第１膜３６が配置される。第１バリア膜３４は、第３貫通孔１７ａと凹部１７ｂに第３絶縁膜１６と接して配置される。第１膜３６は、第３貫通孔１７ａと凹部１７ｂに第１バリア膜３４と接して配置される。第１導電体３２は、第３貫通孔１７ａと凹部１７ｂに第１膜３６と接して配置される。第１バリア膜３４、第１導電体３２、および、第１膜３６は、第２貫通孔１５、第３貫通孔１７ａ、および、凹部１７ｂに亘って連続して配置されている。第１導電体３２は、上面以外が第１バリア膜３４および第１膜３６で覆われる。すなわち、第１バリア膜３４は第２貫通孔１５と第３貫通孔１７ａと凹部１７ｂの内側面と第２膜２７と接する面に配置され、第１導電体３２は第２絶縁膜１４および第３絶縁膜１６と接触しないことが好ましい。

【0016】

第１絶縁膜１２と第３絶縁膜１６はシリコンおよび酸素を含んでもよく、例えば、シリコン酸化膜であってもよい。第２絶縁膜１４と第４絶縁膜１８は、シリコンおよび窒素を含んでもよく、例えば、シリコン窒化膜またはシリコン炭窒化膜であってもよい。第１導電体２２は、銅、コバルト、ニッケル、マンガン、銅マンガン（ＣｕＭｎ）、または銅アルミニウム（ＣｕＡｌ）を含んでもよい。第１バリア膜２４は、チタン、窒化チタン、タンタル、窒化タンタルを含んでもよい。

【0017】

尚、以下の実施形態では、第１導電体２２が銅を含む場合について説明する。また、第１バリア膜２４は、例えば、窒化タンタルを含む。また、第１膜２６は、例えば、コバルト（Ｃｏ）を含む。第２膜２７は、例えば、銅シリサイド（ＣｕＳｉ_ｘ）を含む。銅シリサイドは、例えば、Ｃｕ_３ＳｉおよびＣｕ_１５Ｓｉ_４の少なくとも１つを含む。第３膜２８は、例えば、コバルトシリサイド（ＣｏＳｉ_ｙ）を含む。コバルトシリサイドは、例えば、Ｃｏ_２Ｓｉ、ＣｏＳｉ、および、ＣｏＳｉ_２の少なくとも１つを含む。

【0018】

本実施形態に係る配線構造体１０は、第１膜２６、第２膜２７、および、第３膜２８を有する。第１膜２６は、第１導電体２２の側面および底面に設けられ、コバルトを含む。第１膜２６は、図１Ｂを参照して後で説明するように、コンフォーマルに形成することができる。これにより、後述する第１導電体２２のシード層２２’の途切れ部を補助することができ、第１導電体２２の埋め込み性を向上させることができる。

【0019】

また、第２膜２７および第３膜２８の上面の位置、または、第１導電体２２および第１膜２６の上面の位置は、第１絶縁膜１２の上面（面ａ）よりも低い。これにより、後述するように、隣接する下層配線２０ｂ間の距離Ｄを伸ばすことができ、耐圧を向上させることができる。

【0020】

また、第２絶縁膜１４は、第１絶縁膜１２の上面、第２膜２７の上面、および、第３膜２８の上面に設けられる。第２絶縁膜１４は、例えば、シリコン炭窒化膜であり、シリコン化合物を含む。第２膜２７および第３膜２８はシリサイドを含む膜であるため、第１導電体２２と第２絶縁膜１４との間、および、第１膜２６と第２絶縁膜１４との間における界面密着性を向上させ、配線の信頼性を向上させることができる。

【0021】

［配線構造体の製造方法］
図１Ｂから図１Ｈは本実施形態にかかる半導体装置の配線構造体の製造方法を説明する断面図である。

【0022】

図１Ｂに示すように、まず、第１絶縁膜１２の上面に第１貫通孔１３ａ、凹部１３ｂを形成する。第１絶縁膜１２に、フォトリソグラフィ法により、第１貫通孔１３ａ、凹部１３ｂが形成される領域を露出するようにレジストパターンを形成する。レジストパターンから露出した第１絶縁膜１２に対するエッチングを行い、第１貫通孔１３ａ、凹部１３ｂを形成する。第１絶縁膜１２はシリコンおよび酸素を含んでもよく、例えば、シリコン酸化膜であってもよい。

【0023】

次に、第１貫通孔１３ａ、凹部１３ｂの内側面および底面に、第１バリア膜２４および第１膜２６をこの順に形成する。第１バリア膜２４は、例えば、スパッタリングによって形成される。第１膜２６は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成される。これにより、第１膜２６をコンフォーマルに形成することができる。

【0024】

次に、第１貫通孔１３ａ、凹部１３ｂ内に第１バリア膜２４および第１膜２６を介して第１導電体２２を形成することで、下層配線２０ｂを形成する。第１導電体２２は、例えば、電解めっき法によって形成される。図１Ｂおよび図１Ｃに示すように、第１導電体２２は、例えば、スパッタリングによって第１膜２６上にシード層２２'を形成した後に、シード層２２'を介して電解めっき法によって形成されてもよい。シード層２２’の形成において、第１膜２６を有することにより、図１Ｂの破線で示す箇所でシード層２２’が途切れ、ボイドが発生することを抑制する。第１導電体２２は、例えば、銅を含む。第１バリア膜２４は、例えば、窒化タンタルを含む。第１導電体２２が第１バリア膜２４で覆われることによって、第１導電体２２に含有されている成分が、第１絶縁膜１２に拡散することを抑制することができる。

【0025】

その後、アニールを行い、図１Ｄに示すように化学機械研磨法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）で第１絶縁膜１２の上面まで余分な第１導電体２２と第１バリア膜２４と第１膜２６とを除去する。すなわち、第１絶縁膜１２の上面、第１膜２６の上面、および、第１導電体２２の上面を研磨する。

【0026】

次に、図１Ｅに示すように、第１絶縁膜１２の上面、第１膜２６の上面、および、第１導電体２２の上面に、シリコン（Ｓｉ）を含む材料膜４０を形成する。材料膜４０は、例えば、アモルファスシリコンを含む。材料膜４０は、例えば、ＣＶＤまたはＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成される。材料膜４０の形成は、後の工程で形成される第２膜２７および第３膜２８が形成されないように低温で行われることが好ましい。材料膜４０の形成は、例えば、２５０℃以下で行われる。

【0027】

次に、図１Ｆに示すように、例えば、アニール等の処理を行う。アニールにより、材料膜４０側から第１導電体２２および第１膜２６が一部除去されて凹部が形成されるとともに、第２膜２７および第３膜２８が形成される。より詳細には、第１導電体２２の銅、および、第１膜２６のコバルトがアニールによって材料膜４０に拡散されることにより、第１導電体２２および第１膜２６の上面の位置が第１絶縁膜１２よりも低くなる。この時、アニールによって第１導電体２２の上面、すなわち、第１導電体２２と材料膜４０との間に第２膜２７が形成される。第１膜２６の上面、すなわち、第１膜２６と材料膜４０との間に第３膜２８が形成される。

【0028】

アニールの温度が高温になるほど、第２膜２７および第３膜２８が厚く形成されやすくなる。この場合、例えば、配線抵抗が上昇してしまう可能性がある。従って、銅およびコバルトが拡散しつつ、第２膜２７および第３膜２８が厚くなりすぎない条件で、アニールが行われる。

【0029】

アニール温度は、例えば、３００℃以下が好ましい。アニール処理は、例えば300℃で30秒行っても良く、または、250℃で20秒アニールした後、300℃で20秒アニールするように段階的に行われてもよい。

【0030】

第１導電体２２および第１膜２６のそれぞれに含まれる銅およびコバルトは、拡散係数が比較的高いため、材料膜４０へ拡散しやすい。一方、第１バリア膜２４に含まれるタンタルは拡散係数が比較的低いため、材料膜４０へ拡散し難い。従って、第１バリア膜２４はほぼ除去されていない。銅（Ｃｕ）の材料膜４０（Ｓｉ）への拡散係数は、例えば、４００℃、９０分のアニール条件で約２．９×１０^－６（ｃｍ^２／ｓｅｃ）である。コバルト（Ｃｏ）の材料膜４０（Ｓｉ）への拡散係数は、例えば、４００℃、９０分のアニール条件で約６．６×１０^－１２（ｃｍ^２／ｓｅｃ）である。タンタル（Ｔａ）の材料膜４０（Ｓｉ）への拡散係数は、例えば、４００℃、９０分のアニール条件で約２．０×１０^－１４（ｃｍ^２／ｓｅｃ）である。

【0031】

尚、窒化タンタルを含む第１バリア膜２４と、材料膜４０と、の間には、タンタルシリサイドは形成されにくい。これは、タンタルシリサイドが形成される温度が、銅シリサイドおよびコバルトシリサイドが形成される温度よりも高いためである。

【0032】

また、図１Ｆに示す工程において、第１絶縁膜１２と材料膜４０との接触面で構成材料の拡散が行われてもよい。この場合、図１Ａに示す第１絶縁膜１２の上面付近において、材料膜４０の構成材料（例えば、シリコン）の濃度が高くなる。

【0033】

次に、図１Ｇに示すように、銅およびコバルトが内部に拡散された材料膜４０を除去する。材料膜４０は、例えば、ウェットエッチングにより除去される。ウェットエッチングに用いられる薬液は、例えば、TMY（トリメチル－２ヒドロキシエチルアンモニウムハイドロオキサイド）である。第２膜２７および第３膜２８は、それぞれ第１導電体２２および第１膜２６上に残存する。上面側から第１導電体２２を一部除去することにより、隣接する下層配線２０ｂ間の距離Ｄを伸ばすことができる。これにより、耐圧を向上させることができる。この結果、配線の信頼性を向上させることができる。

【0034】

尚、窒化タンタルを含む第１バリア膜２４は、比較的除去され難い。タンタルは酸化されると絶縁体となる。従って、下層配線２０ｂ間の距離Ｄおよび耐圧にはほぼ影響しない。

【0035】

次に、図１Ｈに示すように、下層配線２０ｂを有する第１絶縁膜１２の上、第２膜２７の上、および、第３膜２８の上に、第２絶縁膜１４を形成する。第２絶縁膜１４は、例えば、シリコン炭窒化膜である。その後、第２絶縁膜１４の上に第３絶縁膜１６を形成する。第２絶縁膜１４と第３絶縁膜１６は、例えば、ＣＶＤ装置を用いて堆積される。その後、図１Ａに示すように、第２絶縁膜１４と第３絶縁膜１６に、上層配線３０ｂを配置する凹部１７ｂ、および凹部１７ｂから下層配線２０ｂに達する第２貫通孔１５と第３貫通孔１７ａを形成する。凹部１７ｂ、および第２貫通孔１５、第３貫通孔１７ａは、フォトリソグラフィ法により凹部１７ｂ形状にパターニングされた金属等のハードマスク上に、第２貫通孔１５および第３貫通孔１７ａの形状にパターニングされたレジストパターンを形成し、エッチングにより形成される。凹部１７ｂに第２貫通孔１５および第３貫通孔１７ａを形成することで、第２貫通孔１５の底部に第２膜２７の上面が露出する。第２絶縁膜１４は、シリコンおよび窒素を含んでもよく、例えば、シリコン窒化膜またはシリコン炭窒化膜であってもよい。第３絶縁膜１６はシリコンおよび酸素を含んでもよく、例えば、シリコン酸化膜であってもよい。

【0036】

その後、第２貫通孔１５、第３貫通孔１７ａ、凹部１７ｂ内に第１バリア膜２４および第１膜２６を介して第１導電体２２を形成する。第１バリア膜２４は、例えば、スパッタリングによって形成される。第１膜は、例えば、ＣＶＤにより形成される。第１導電体２２は、例えば、電解めっき法によって形成される。第１導電体２２は、例えば、銅を含む。第１バリア膜２４は、例えば、窒化タンタルを含む。

【0037】

プラグ３０ａおよび上層配線３０ｂを形成し、第４絶縁膜１８を形成することにより、図１Ａに示す配線構造体１０を製造することができる。

【0038】

［比較例］
図２Ａから図２Ｂは比較例にかかる半導体装置の配線構造体の製造方法を説明する断面図である。比較例にかかる配線構造体の製造方法では、第１実施形態と比較して、第１導電体２２を一部除去する方法が異なっている。第１実施形態と同じである説明は省略し、ここでは第１実施形態に係る配線構造体の構成と相違する部分について説明する。

【0039】

化学機械研磨法により余分な第１導電体２２と第１バリア膜２４と第１膜２６とを除去した後（図１Ｄを参照）、図２Ａに示すように、上面側から第１膜２６および第１導電体２２を一部除去（リセス）する。第１導電体２２は、例えば、ウェットエッチングにより除去され、第１膜２６も第１導電体２２とともに除去される。ここで、第１膜２６のエッチングレートは、第１導電体２２のエッチングレートよりも高い。従って、図２Ａに示す例では、凹部２６ｒが形成される。

【0040】

図２Ｂに示すように、第２絶縁膜１４を形成すると、凹部２６ｒによりボイド２６ｖが発生してしまう。

【0041】

これに対して、第１実施形態では、材料膜４０への拡散により第１導電体２２および第１膜２６が一部除去される。これにより、第１導電体２２の除去速度に対する第１膜２６の除去速度の比率を小さくすることができ、ボイド２６ｖの発生を抑制することができる。この結果、配線の信頼性を向上させることができる。

【0042】

＜変形例＞
［配線構造体の構成］
本実施形態にかかる半導体装置の配線構造体の構成について、図３Ａを用いて説明する。図３Ａは本実施形態にかかる半導体装置の配線構造体１０ａを説明する断面図である。本実施形態にかかる配線構造体の構成は、第２膜２７と第３膜２８との間で上面の高さが異なっていること以外、第１実施形態にかかる配線構造体の構成とほぼ同じである。第１実施形態と同じである説明は省略し、ここでは第１実施形態に係る配線構造体の構成と相違する部分について説明する。

【0043】

第２膜２７の上面の位置は、第３膜２８の上面とは異なる高さであってもよい。第２膜２７の高さと第３膜２８の高さとの違いは、例えば、銅の拡散速度とコバルトの拡散速度との違いによって生じる。

【0044】

銅がコバルトよりも拡散しやすい場合、第２膜２７の上面の位置は、第３膜２８の上面よりも低くなる。この場合、第２膜２７の上面の位置が第３膜２８の上面よりも高い場合（図２Ａおよび図２Ｂを参照）と比較して、第２絶縁膜１４形成時のボイドは発生し難い。

【0045】

［配線構造体の製造方法］
図３Ｂは本実施形態にかかる半導体装置の配線構造体の製造方法を説明する断面図である。本実施形態にかかる配線構造体の製造方法では、第１実施形態と比較して、第１導電体２２と第１膜２６との間で除去速度が異なっている。第１実施形態と同じである説明は省略し、ここでは第１実施形態に係る配線構造体の構成と相違する部分について説明する。

【0046】

図３Ｂに示す工程は、第１実施形態にかかる図１Ｆに示す工程と同じであり、例えば、アニール等の処理である。図３Ｂに示す例では、銅の拡散速度がコバルトの拡散速度よりも高いため、第１導電体２２が第１膜２６よりも除去されやすい。

【0047】

＜第２実施形態＞
［配線構造体の構成］
本実施形態にかかる半導体装置の配線構造体の構成について、図４Ａを用いて説明する。図４Ａは本実施形態にかかる半導体装置の配線構造体１０ｂを説明する断面図である。本実施形態にかかる配線構造体の構成は、第２膜２７および第３膜２８が設けられず、第１膜２６が処理されて別の膜になっていること以外、第１実施形態にかかる配線構造体の構成とほぼ同じである。第１実施形態と同じである説明は省略し、ここでは第１実施形態に係る配線構造体の構成と相違する部分について説明する。

【0048】

配線構造体１０ｂは、第１膜２６に代えて、第４膜２９を備える。また、第２膜２７および第３膜２８は設けられない。

【0049】

第４膜２９は、第１導電体２２の側面および底面に設けられる。第４膜２９は、コバルト化合物を含む。コバルト化合物は、例えば、コバルトナイトライド（ＣｏＮ_ｚ）である。第４膜２９のエッチングレートは、図４Ｆを参照して後で説明するように、コバルトを含む第１膜２６のエッチングレートよりも低い。これにより、ボイドを抑制することができ、信頼性を向上させることができる。

【0050】

第２絶縁膜１４は、第１絶縁膜１２の上面、第１導電体２２の上面、および、第４膜２９の上面に設けられる。

【0051】

第１バリア膜２４は、第４膜２９と第１絶縁膜１２との間に設けられる。また、プラグ３０ａの底面に設けられる第１バリア膜２４は、下層配線２０ｂの第１導電体２２と接している。

【0052】

本実施形態に係る配線構造体１０ｂは、第４膜２９を有する。第４膜２９は、第１導電体２２の側面および底面に設けられ、コバルト化合物を含む。第１導電体２２のシード層２２’の段切れ部を補助する第４膜２９のエッチングレートは、第１実施形態に係る第１膜２６のエッチングレートよりも低い。この結果、図４Ｆおよび図４Ｇを参照して後で説明するように、ボイドを抑制することができ、配線の信頼性を向上させることができる。

【0053】

また、第１導電体２２および第４膜２９の上面の位置は、第１絶縁膜１２の上面（面ａ）よりも低い。これにより、下層配線２０ｂ間の距離を伸ばすことができ、耐圧を向上させることができる。尚、上層配線３０ｂ間の距離も伸ばすことができる。

【0054】

［配線構造体の製造方法］
図４Ｂから図４Ｇは本実施形態にかかる半導体装置の配線構造体の製造方法を説明する断面図である。本実施形態にかかる配線構造体の製造方法では、第１実施形態と比較して、第１膜２６が処理され、第２膜２７および第３膜２８の形成が行われない。第１実施形態と同じである説明は省略し、ここでは第１実施形態に係る配線構造体の構成と相違する部分について説明する。

【0055】

また、第２実施形態にかかる配線構造体の製造方法は、第１膜２６を処理すること以外、比較例にかかる配線構造体の製造方法と同じである。

【0056】

図４Ｂに示すように、第１絶縁膜１２の上面に第１貫通孔１３ａ、凹部１３ｂを形成し、第１貫通孔１３ａ、凹部１３ｂの内側面および底面に第１バリア膜２４および第１膜２６を形成する。第１膜２６は、例えば、ＣＶＤにより形成される。第１膜２６は、例えば、コバルトを含む。

【0057】

次に、図４Ｃに示すように、第１膜２６を処理することにより、コバルト化合物を含む第４膜２９を形成する。コバルト化合物は、例えば、コバルトナイトライド（ＣｏＮ_ｚ）である。第１膜２６の処理は、例えば、ＮＨ_３プラズマ処理である。これにより、第１膜２６よりもエッチングレートの低い第４膜２９を形成することができる。

【0058】

次に、図４Ｄに示すように、第４膜２９を介して、シード層２２’を形成する。

【0059】

次に、図４Ｅに示すように、シード層２２’を介して、第１貫通孔１３ａ、凹部１３ｂ内に第１導電体２２を形成し、アニールを行い、化学機械研磨法で第１絶縁膜１２の上面まで余分な第１導電体２２と第１バリア膜２４と第４膜２９を除去する。すなわち、第１絶縁膜１２の上面、第４膜２９の上面、および、第１導電体２２の上面を研磨する。第１導電体２２は、例えば、銅を含む。

【0060】

次に、図４Ｆに示すように、上面側から第４膜２９および第１導電体２２を一部除去（リセス）する。第１導電体２２は、例えば、ウェットエッチングにより除去され、第４膜２９も第１導電体２２とともに除去される。第４膜２９および第１導電体２２の一部除去における第４膜２９のエッチングレートは、第１膜２６のエッチングレートよりも低い。これにより、第２実施形態では、図２Ａおよび図２Ｂを参照して説明した比較例と比較して、凹部２６ｒを抑制することができ、ボイド２６ｖを抑制することができる。この結果、配線の信頼性を向上させることができる。

【0061】

次に、図４Ｇに示すように、下層配線２０ｂを有する第１絶縁膜１２の上面、第１導電体２２の上面、および、第４膜２９の上面に、第２絶縁膜１４を形成する。第２絶縁膜１４は、例えば、シリコン炭窒化膜である。その後、第２絶縁膜１４の上に第３絶縁膜１６を形成する。

【0062】

プラグ３０ａおよび上層配線３０ｂを形成し、第４絶縁膜１８を形成することにより、図４Ａに示す配線構造体１０ｂを製造することができる。

【0063】

＜第３実施形態＞
［半導体装置の構成］
本実施形態にかかる半導体装置１の構成について、図５を用いて説明する。図５は、半導体装置１の基本的な構成を示す断面図である。図５に示すように、半導体装置１は貼合基板であり、メモリセルアレイチップ１００と、制御回路（ＣＭＯＳ回路）チップ２００とを備える。メモリセルアレイチップ１００と、制御回路チップ２００とは、接続面Ｃ１にて接続される。

【0064】

［メモリセルアレイチップの構造］
図５に示すように、メモリセルアレイチップ１００は、複数の電極層１６０と、複数の半導体ピラー１５０と、メモリ側配線層１７０と、を有する。複数の電極層１６０は、図示しない複数の絶縁層と交互に積層される。それぞれの半導体ピラー１５０は、基板と垂直方向に、積層された複数の電極層１６０を貫通して配置される。それぞれの半導体ピラー１５０は、絶縁層を介して複数の電極層１６０と組み合わされることで、メモリセルを含む複数のトランジスタとして機能する。すなわち、メモリセルアレイ領域１１０においては、メモリセルを含む複数のトランジスタが３次元配置される。半導体ピラー１５０は、一方の端（基板側）においてソース線に電気的に接続され、他方の端（基板とは反対側）においてメモリ側配線層１７０に電気的に接続される。メモリ側配線層１７０の接続面Ｃ１には、制御回路チップ２００と接続するための接続端子が配置される。

【0065】

基板上には、メモリセルアレイ領域１１０と並んで引出領域１２０が配置される。引出領域１２０において、複数の電極層１６０は、それぞれ階段状に端子部分が引き出されている。そして、それぞれの端子部分は絶縁膜に開口されたコンタクトホールを介して垂直方向の配線と接続されている。これら垂直方向の配線はメモリ側配線層１７０と電気的に接続され、接続端子を介して制御回路チップ２００と接続される。

【0066】

［制御回路チップの構造］
図５に示すように、制御回路チップ２００は、基板２５０と、制御回路を構成する複数のトランジスタ２６０と、回路側配線層２７０と、を有する。複数のトランジスタ２６０は基板２５０に形成され、基板２５０とは反対側において回路側配線層２７０に電気的に接続される。回路側配線層２７０の接続面Ｃ１にはメモリセルアレイチップ１００と接続するための接続端子が配置される。基板２５０はシリコン基板などの半導体ウエハであってもよい。

【0067】

回路側配線層２７０は配線構造体１０ｃを含む。ここで配線構造体１０ｃは、回路側配線層２７０の配線やビアプラグに相当する。

【0068】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

【符号の説明】

【0069】

１ 半導体装置、１０、１０ａ、１０ｂ、１０ｃ 配線構造体、１２ 第１絶縁膜、１３ａ 第１貫通孔、１３ｂ 凹部、１４ 第２絶縁膜、１６ 第３絶縁膜、２０ａ プラグ、２０ｂ 下層配線、２２ 第１導電体、２２’ シード層、２４ 第１バリア膜、２６ 第１膜、２７ 第２膜、２８ 第３膜、２９ 第４膜、３０ａ プラグ、３０ｂ 上層配線、４０ 材料膜、ａ 面、Ｄ 距離

【図1A】

【図1B】

【図1C】

【図1D】

【図1E】

【図1F】

【図1G】

【図1H】

【図2A】

【図2B】

【図3A】

【図3B】

【図4A】

【図4B】

【図4C】

【図4D】

【図4E】

【図4F】

【図4G】

【図5】