特開 2024-93590 制御回路、スイッチ素子の制御方法及びスイッチング電源

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024093590

(43)【公開日】2024-07-09

(54)【発明の名称】制御回路、スイッチ素子の制御方法及びスイッチング電源

(51)【国際特許分類】

   H02M 3/28 20060101AFI20240702BHJP

【ＦＩ】

H02M3/28 H

H02M3/28 Q

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2022210082

(22)【出願日】2022-12-27

(71)【出願人】

【識別番号】000002037

【氏名又は名称】新電元工業株式会社

(74)【代理人】

【識別番号】110002697

【氏名又は名称】めぶき弁理士法人

(74)【代理人】

【識別番号】100104709

【弁理士】

【氏名又は名称】松尾 誠剛

(72)【発明者】

【氏名】笹岡 史典

(72)【発明者】

【氏名】久田 茂

(72)【発明者】

【氏名】品川 盛治

【テーマコード（参考）】

5H730

【Ｆターム（参考）】

5H730AA14

5H730AS01

5H730BB26

5H730BB57

5H730BB66

5H730DD03

5H730DD04

5H730EE03

5H730EE07

5H730EE59

5H730FD01

5H730FD11

5H730FD51

5H730FF02

5H730FF19

5H730FG05

5H730XX04

5H730XX15

5H730XX27

5H730XX35

(57)【要約】

【課題】スイッチング電源の出力電圧変動が小さく、共振外れが発生することによる出力電圧の低下が起こりにくいスイッチ素子の制御回路を提供する。
【解決手段】駆動部１０と、発振部２０と、スイッチング電流情報取得部３０と、デューティ情報生成部４０とを備え、駆動部１０は、スイッチ素子ＳＷ１，ＳＷ２のオンオフを行い、発振部２０は、発振器の電圧Ｃｔに基づいて負荷状態情報を生成し、当該負荷状態情報をデューティ情報生成部４０に出力するとともに、デューティ情報に基づいて調整されたタイミングで制御信号を駆動部１０に出力し、スイッチング電流情報取得部３０は、スイッチング電流情報に基づいてスイッチング電流検出信号をデューティ情報生成部４０に出力し、デューティ情報生成部４０は、負荷状態情報とスイッチング電流検出信号とに基づいてデューティ情報を生成することを特徴とする制御回路１。
【選択図】図２

【特許請求の範囲】

【請求項1】

ハイサイド側の第１スイッチ素子、ローサイド側の第２スイッチ素子を制御する制御回路において、
前記制御回路は、駆動部と、発振部と、スイッチング電流情報取得部と、デューティ情報生成部と、を備え、
前記駆動部は、前記発振部から出力された前記第１スイッチ素子及び前記第２スイッチ素子をオンオフする制御信号に基づいて前記第１スイッチ素子及び前記第２スイッチ素子のオンオフを行い、
前記発振部は、発振器の電圧に基づいて負荷状態を判別するための負荷状態情報を生成し、当該負荷状態情報を前記デューティ情報生成部に出力するとともに、前記デューティ情報生成部で生成されるデューティ情報に基づいて調整されたタイミングで前記制御信号を前記駆動部に出力し、
前記スイッチング電流情報取得部は、前記第１スイッチ素子又は前記第２スイッチ素子のスイッチング電流情報を取得し、当該スイッチング電流情報に基づいてスイッチング電流検出信号を前記デューティ情報生成部に出力し、
前記デューティ情報生成部は、前記負荷状態情報と前記スイッチング電流検出信号とに基づいて前記デューティ情報を生成することを特徴とする制御回路。

【請求項2】

前記発振部は、前記デューティ情報に基づいて前記発振器の電圧の放電開始電圧及び前記発振器の電圧の増加率を調整することにより、前記制御信号を前記駆動部に出力するタイミングを調整することを特徴とする請求項１に記載の制御回路。

【請求項3】

前記スイッチング電流情報取得部は、前記スイッチング電流情報として、前記第１スイッチ素子又は前記第２スイッチ素子に流れる電流を電圧に変換したスイッチング電圧を取得し、当該スイッチング電圧がゼロになるタイミングで前記スイッチング電流検出信号を前記デューティ情報生成部に出力することを特徴とする請求項１又は２に記載の制御回路。

【請求項4】

前記デューティ情報生成部は、前記デューティ情報として、前記スイッチング電流検出信号を受信したタイミングにおける前記発振器の電圧に関する情報を生成することを特徴とする請求項１又は２に記載の制御回路。

【請求項5】

前記制御回路は、応答速度調整コンデンサと接続された端子をさらに有し、
前記デューティ情報生成部は、前記デューティ情報として、前記スイッチング電流検出信号を受信したタイミングにおける前記発振器の電圧に関する情報を生成し、前記デューティ情報に基づいて前記応答速度調整コンデンサの充電電圧を調整し、
前記発振部は、前記応答速度調整コンデンサの充電電圧に基づいて調整されたタイミングで前記制御信号を前記駆動部に出力することを特徴とする請求項１又は２に記載の制御回路。

【請求項6】

前記スイッチング電流情報取得部によって取得された前記第１スイッチ素子又は前記第２スイッチ素子の前記スイッチング電流情報に基づいて前記第１スイッチ素子及び前記第２スイッチ素子の過電流を検出する過電流検出部をさらに備えることを特徴とする請求項１又は２に記載の制御回路。

【請求項7】

ハイサイド側の第１スイッチ素子及びローサイド側の第２スイッチ素子を制御するスイッチ素子の制御方法において、
発振器の電圧に基づいて負荷状態を判別するための負荷状態情報を生成する負荷状態情報生成工程と、
前記第１スイッチ素子又は前記第２スイッチ素子のスイッチング電流情報を取得し、当該スイッチング電流情報に基づいてスイッチング電流検出信号を出力するスイッチング電流検出信号出力工程と、
前記負荷状態情報及び前記スイッチング電流検出信号に基づいてデューティ情報を生成するデューティ情報生成工程と、
前記デューティ情報生成工程で生成された前記デューティ情報に基づいて調整されたタイミングで前記第１スイッチ素子及び前記第２スイッチ素子をオンオフする制御信号を駆動部に出力する制御信号出力工程と、
前記制御信号出力工程で駆動部に出力された前記制御信号に基づいて前記第１スイッチ素子及び前記第２スイッチ素子のオンオフを行うスイッチ素子駆動工程とを含むことを特徴とするスイッチ素子の制御方法。

【請求項8】

ハイサイド側の第１スイッチ素子と、
ローサイド側の第２スイッチ素子と、
前記第１スイッチ素子及び前記第２スイッチ素子を制御する制御回路とを備え、
前記制御回路は、請求項１又は２に記載の制御回路であることを特徴とするスイッチング電源。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、制御回路、スイッチ素子の制御方法及びスイッチング電源に関する。

【背景技術】

【0002】

従来、電流共振型のスイッチング電源において軽負荷時の効率を改善するために非対称制御を行うことが知られている（例えば、特許文献１参照）。

【0003】

図１２は、特許文献１に記載の制御回路の動作説明に用いるグラフである。図１２中、符号Ｃｔは発振器の電圧を示し、ＶＧＨはハイサイド側のスイッチ素子のスイッチングパルスを示し、ＶＧＬはローサイド側のスイッチ素子のスイッチングパルスを示し、ＩＤＨはハイサイド側のスイッチ素子のドレイン電流を示し、ＣＳはスイッチング電圧を示す。特許文献１に係る制御回路においては、軽負荷と重負荷とを判別し、軽負荷と判別された場合には、ローサイド側のスイッチ素子のオン期間の幅を最低周波数で決まる最大のオン幅まで広げることで、ハイサイド側のスイッチ素子のオン期間の幅とローサイド側のスイッチ素子のオン期間の幅とが非対称となるように制御している（図１２のＶＧＬの波形参照）。

【0004】

具体的には、特許文献１の制御回路においては、発振器の電圧Ｃｔが所定の閾値Ｃｔ（ｔｈ）のときのタイミングが、スイッチング電圧が０になるタイミングよりも早い（図１２においてスイッチング電圧ＣＳのゼロクロス点が一点鎖線の左側にある）ときは、通常‐重負荷であると判断し、対称制御を行う。スイッチ素子を流れる電流のゼロクロス点が発振器の電圧Ｃｔの閾値Ｃｔ（ｔｈ）のときのタイミングとほぼ一致するときには、軽負荷であると判断し、制御回路は、ローサイド側のスイッチ素子のオン期間の幅を最低周波数で決まる最大のオン幅まで広げる（図１２のＶＧＬの波形参照）。これにより、ハイサイド側のスイッチ素子のオン期間の幅とローサイド側のスイッチ素子のオン期間の幅とが非対称となる（図１２のＶＧＨ及びＶＧＬの波形参照）。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特許第５０１６５１１号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、特許文献１に記載の制御回路においては、軽負荷と判別した瞬間にローサイド側のスイッチ素子のオン期間の幅が急激に広がるため、出力電圧変動が大きくなり、場合によっては（例えば、周辺回路の定数設定によっては）共振外れが発生して出力電圧が低下するおそれがある、という課題がある。

【0007】

図１３は、特許文献１に記載の制御回路の軽負荷時において共振はずれが発生したときのグラフである。図１３において、符号ＩＤＬはローサイド側のスイッチ素子のドレイン電流を示す。特許文献１の制御回路において、時刻ｔ１において軽負荷と判断されると、ローサイド側のスイッチ素子のオン期間を最低周波数で決まる最大のオン幅まで広げる（図１３の時刻ｔ２～ｔ３参照）。すると、共振回路の条件から外れる共振外れが起こり、ＩＤＬ、ＣＳともにフィードバック制御が不安定になり（図１３の電圧ＣＳの波形参照）、出力電圧が低下する場合がある（図１３の出力電圧の波形参照）。またハイレベルのスイッチ素子にはローサイドのオフ時のリカバリー電流による貫通電流（図１３の符号Ｂ参照）が発生する場合がありスイッチング素子にストレスを与える場合がある。

【0008】

そこで、本発明は、上記した課題を解決するためになされたものであり、スイッチング電源の出力電圧変動が小さく、共振外れが発生することによる出力電圧の低下が起こりにくいスイッチ素子の制御回路を提供することを目的とする。また、そのような制御回路を有するスイッチング電源を提供することを目的とする。さらにまた、そのようにスイッチ素子を制御するスイッチ素子の制御方法を提供することを目的とする。

【課題を解決するための手段】

【0009】

本発明の制御回路は、ハイサイド側の第１スイッチ素子、ローサイド側の第２スイッチ素子を制御する制御回路において、前記制御回路は、駆動部と、発振部と、スイッチング電流情報取得部と、デューティ情報生成部と、を備え、前記駆動部は、前記発振部から出力された前記第１スイッチ素子及び前記第２スイッチ素子をオンオフする制御信号に基づいて前記第１スイッチ素子及び前記第２スイッチ素子のオンオフを行い、前記発振部は、発振器の電圧に基づいて負荷状態を判別するための負荷状態情報を生成し、当該負荷状態情報を前記デューティ情報生成部に出力するとともに、前記デューティ情報生成部で生成されるデューティ情報に基づいて調整されたタイミングで前記制御信号を前記駆動部に出力し、前記スイッチング電流情報取得部は、前記第１スイッチ素子又は前記第２スイッチ素子のスイッチング電流情報を取得し、当該スイッチング電流情報に基づいてスイッチング電流検出信号を前記デューティ情報生成部に出力し、前記デューティ情報生成部は、前記負荷状態情報と前記スイッチング電流検出信号とに基づいて前記デューティ情報を生成することを特徴とする。

【0010】

本発明のスイッチ素子の制御方法は、ハイサイド側の第１スイッチ素子及びローサイド側の第２スイッチ素子を制御するスイッチ素子の制御方法において、発振器の電圧に基づいて負荷状態を判別するための負荷状態情報を生成する負荷状態情報生成工程と、前記第１スイッチ素子又は前記第２スイッチ素子のスイッチング電流情報を取得し、当該スイッチング電流情報に基づいてスイッチング電流検出信号を出力するスイッチング電流検出信号出力工程と、前記負荷状態情報及び前記スイッチング電流検出信号に基づいてデューティ情報を生成するデューティ情報生成工程と、前記デューティ情報生成工程で生成された前記デューティ情報に基づいて調整されたタイミングで前記第１スイッチ素子及び前記第２スイッチ素子をオンオフする制御信号を駆動部に出力する制御信号出力工程と、前記制御信号出力工程で駆動部に出力された前記制御信号に基づいて前記第１スイッチ素子及び前記第２スイッチ素子のオンオフを行うスイッチ素子駆動工程とを含むことを特徴とする。

【0011】

本発明のスイッチング電源は、ハイサイド側の第１スイッチ素子と、ローサイド側の第２スイッチ素子と、前記第１スイッチ素子及び前記第２スイッチ素子を制御する制御回路とを備え、前記制御回路は、本発明の制御回路であることを特徴とする。

【発明の効果】

【0012】

本発明の制御回路及びスイッチング電源によれば、デューティ情報生成部は、負荷状態情報とスイッチング電流検出信号とに基づいてデューティ情報を生成し、発振部は、デューティ情報生成部で生成されるデューティ情報に基づいて調整されたタイミングで制御信号を駆動部に出力するため、軽負荷時において第１スイッチ素子のオン期間の幅と第２スイッチ素子のオン期間の幅との比率を細かく変化させることができる。その結果、出力電圧変動が大きくなることを防ぐことができる。また、共振外れが発生し難く出力電圧が低下し難くなる。

【0013】

また、本発明の制御回路及びスイッチング電源によれば、上記した構成を有するため、負荷状態を細かく判別し、オン期間の幅を連続的に（細かく調整して）変化させることができる。従って、一次側の励磁電流ピークを細かく調整することになり、損失の増加を防ぐことができるため、高効率のスイッチング電源とすることができる。また、発振器の電圧に基づいて負荷状態を判別するため、対称制御・非対称制御切替端子が不要となる。

【0014】

また本発明のスイッチ素子の制御方法によれば、負荷状態情報及びスイッチング電流検出信号に基づいてデューティ情報を生成するデューティ情報生成工程と、デューティ情報生成工程で生成されたデューティ情報に基づいて調整されたタイミングで第１スイッチ素子及び第２スイッチ素子をオンオフする制御信号を駆動部に出力する制御信号出力工程とを含むため、軽負荷時において第１スイッチ素子のオン期間の幅と第２スイッチ素子のオン期間の幅との比率を細かく変化させることができる。その結果、出力電圧変動が大きくなることを防ぐことができる。また、共振外れが発生し難く出力電圧が低下し難くなる。

【図面の簡単な説明】

【0015】

【図1】実施形態に係るスイッチング電源１００を示す回路図である。

【図2】実施形態に係る制御回路１を説明するために示すブロック図である。

【図3】実施形態に係る制御回路１の動作説明に用いるグラフである。

【図4】発振部２０において負荷状態を判別することを説明するために示す図である。

【図5】スイッチング電流情報取得部３０について説明するために示す図である。

【図6】デューティ情報生成部４０によって応答速度調整コンデンサを充電する様子を説明するために示す図である。

【図7】応答速度調整コンデンサＣ４の充電電圧に基づいて発振器の電圧に関する情報を生成する様子を説明するために示す図である。

【図8】発振部２０においてデューティ情報に基づいて調整されたタイミングで制御信号を駆動部に出力する様子を説明するために示す図である。

【図9】駆動部１０を説明するために示す図である。

【図10】実施形態に係るスイッチ素子の制御方法を示すフローチャートである。

【図11】実施形態に係る制御回路１の軽負荷時の動作説明に用いるグラフである。

【図12】特許文献１に記載の制御回路の動作説明に用いるグラフである。

【図13】特許文献１に記載の制御回路に共振外れが発生したときのグラフである。

【発明を実施するための形態】

【0016】

以下、本発明の制御回路、スイッチ素子の制御方法及びスイッチング電源について、図に示す実施形態に基づいて説明する。なお、以下に説明する実施形態は、特許請求の範囲に係る発明を限定するものではない。また、実施形態の中で説明されている諸要素及びその組み合わせの全てが本発明の解決手段に必須であるとは限らない。

【0017】

［実施形態］
１．実施形態に係るスイッチング電源１００の構成
図１は、実施形態に係るスイッチング電源１００を示す回路図である。実施形態に係るスイッチング電源１００は、図１に示すように、ハイサイド側の第１スイッチ素子ＳＷ１と、ローサイド側の第２スイッチ素子ＳＷ２と、トランスＴと、共振コンデンサＣ２と、制御回路１とを備えるＬＬＣ電流共振回路である。なお、スイッチング電源１００は、ＡＳ端子を用いて対称制御と非対称制御などの制御切替を行うことができる。

【0018】

電源入力端子１０１は、入力電源ライン１０３に接続され、電源入力端子１０２は接地されている。スイッチング電源１００の電源入力端子１０１と１０２との間には平滑コンデンサＣ１が接続されている。入力電源ライン１０３と接地間には、第１スイッチ素子ＳＷ１と第２スイッチ素子ＳＷ２が直列に接続されており、これと並列に、抵抗Ｒ１と抵抗Ｒ２とが直列に接続されている。第１スイッチ素子ＳＷ１及び第２スイッチ素子ＳＷ２は、実施形態１においては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であるが、ＩＧＢＴでもよいし、その他適宜のスイッチ素子を用いることができる。

【0019】

第１スイッチ素子ＳＷ１と第２スイッチ素子ＳＷ２の接続点は、トランスＴの一次側の巻線Ｔ１の一方端と接続されている。トランスＴの一次側の巻線Ｔ１の他方端は、共振コンデンサＣ２及び抵抗Ｒ３を介して接地されている。

【0020】

制御回路１は、ハイサイド側の第１スイッチ素子ＳＷ１、ローサイド側の第２スイッチ素子ＳＷ２を制御する。制御回路１は、ＶＧＨ端子を介して第１スイッチ素子ＳＷ１のゲート電極と接続されており、第１スイッチ素子ＳＷ１をオンオフするスイッチングパルスを第１スイッチ素子ＳＷ１のゲート電極に出力する。また、ＶＧＬ端子を介して第２スイッチ素子ＳＷ２のゲート電極と接続されており、第２スイッチ素子ＳＷ２をオンオフするスイッチングパルスを第２スイッチ素子ＳＷ２のゲート電極に出力する。

【0021】

また、制御回路１は、ＶＳＥＮ端子を介して抵抗Ｒ１と抵抗Ｒ２との接続点と接続されており、抵抗Ｒ１と抵抗Ｒ２の接続点の入力検出電圧が入力される。また、ＶＳ端子を介して第１スイッチ素子ＳＷ１と第２スイッチ素子ＳＷ２の接続点と接続されており、第１スイッチ素子ＳＷ１の基準電圧が入力される。また、制御回路１は、ＡＳ端子を介して応答速度調整コンデンサＣ４と接続されている。また、制御回路１は、ＣＳ端子を介して共振コンデンサＣ２及び抵抗Ｒ３の接続点と接続されており、第１スイッチ素子ＳＷ１又は第２スイッチ素子ＳＷ２のスイッチング電圧が入力される。さらにまた、Ｃｔ端子を介して発振調整用のコンデンサＣ５及び発振調整用の抵抗Ｒ４，Ｒ５と接続されている。抵抗Ｒ４，Ｒ５はフォトカプラＰＣ２と接続されており、フォトカプラＰＣ２には二次側のフォトカプラＰＣ１を介して出力検出回路の検出結果が入力される。

【0022】

トランスＴの二次側の巻線Ｔ２の一方端は、整流ダイオードＤ１のアノードに接続されており、トランスＴの二次側の巻線Ｔ３の他方端は、整流ダイオードＤ２のアノードに接続されている。整流ダイオードＤ１のカソード及び整流ダイオードＤ２のカソードは出力電源ライン１０４と接続されている。

【0023】

二次側の巻線Ｔ２と二次側の巻線Ｔ３との接続点は、出力電源ライン１０５と接続されている。出力電源ライン１０４と出力電源ライン１０５との間には平滑コンデンサＣ３が接続されている。また、出力電源ライン１０４と出力電源ライン１０５との間に負荷１０６が接続される。出力電源ライン１０４と出力電源ライン１０５との間の出力は、出力検出回路１０７で検出され、検出結果はフォトカプラＣＰ１を介して制御回路にフィードバックされる。

【0024】

２．実施形態に係る制御回路１の構成
図２は、実施形態に係る制御回路１を説明するために示すブロック図である。制御回路１は、図２に示すように、駆動部１０と、発振部２０と、スイッチング電流情報取得部３０と、デューティ情報生成部４０と、過電流検出部５０とを備える。なお、発振部２０と、スイッチング電流情報取得部３０と、デューティ情報生成部４０と、過電流検出部５０とで制御信号生成部を構成する。

【0025】

駆動部１０は、図２に示すように、発振部２０から出力された第１スイッチ素子ＳＷ１及び第２スイッチ素子ＳＷ２をオンオフする制御信号に基づいて第１スイッチ素子ＳＷ１及び第２スイッチ素子ＳＷ２のオンオフを行う。駆動部１０は、発振部２０から制御信号が入力され、第１スイッチ素子ＳＷ１をオンオフするスイッチングパルスを端子ＶＧＨを介して第１スイッチ素子ＳＷ１のゲート電極に出力し、第２スイッチ素子ＳＷ２をオンオフするスイッチングパルスを端子ＶＧＬを介して第２スイッチ素子ＳＷ２のゲート電極に出力する。駆動部１０は、端子ＶＳを介して第１スイッチ素子ＳＷ１及び第２スイッチ素子ＳＷ２の接続点に接続されている。

【0026】

発振部２０は、発振器２１（図４参照）の電圧に基づいて負荷状態を判別するための負荷状態情報を生成し、当該負荷状態情報をデューティ情報生成部４０に出力するとともに、デューティ情報生成部４０で生成されるデューティ情報に基づいて調整されたタイミングで制御信号を駆動部１０に出力する。また、発振部２０は、ＡＳ端子を介して応答速度調整コンデンサＣ４と接続されており、応答速度調整コンデンサＣ４の充電電圧に基づいてデューティ情報を取得し、デューティ情報に基づいて発振器２１の電圧の放電開始電圧及び発振器２１の電圧の増加率を調整することにより、制御信号を駆動部１０に出力するタイミングを調整する。

【0027】

スイッチング電流情報取得部３０は、第１スイッチ素子ＳＷ１又は第２スイッチ素子ＳＷ２のスイッチング電流情報を取得し、当該スイッチング電流情報に基づいてスイッチング電流検出信号をデューティ情報生成部４０に出力する。スイッチング電流情報取得部３０は、スイッチング電流情報として、第１スイッチ素子ＳＷ１又は第２スイッチ素子ＳＷ２に流れる電流を電圧に変換したスイッチング電圧を端子ＣＳを介して取得し、当該スイッチング電圧がゼロになるタイミングでスイッチング電流検出信号をデューティ情報生成部４０に出力する。

【0028】

デューティ情報生成部４０は、発振部２０から入力された負荷状態情報とスイッチング電流情報取得部３０から入力されたスイッチング電流検出信号とに基づいてデューティ情報を生成する。デューティ情報生成部４０は、ＡＳ端子を介して応答速度調整コンデンサＣ４と接続されており、デューティ情報として、スイッチング電流検出信号を受信したタイミングにおける発振器の電圧Ｃｔに関する情報を生成し、デューティ情報に基づいて応答速度調整コンデンサＣ４の充電電圧をスイッチング電流検出信号を受信したタイミングにおける発振器の電圧値Ｃｔと同じ電圧となるように調整する。

【0029】

以上のように、制御回路１は、応答速度調整コンデンサＣ４と接続された端子をさらに有し、デューティ情報生成部４０は、デューティ情報として、スイッチング電流検出信号を受信したタイミングにおける発振器２１の電圧に関する情報を生成し、デューティ情報に基づいて応答速度調整コンデンサＣ４の充電電圧を調整し、発振部２０は、応答速度調整コンデンサＣ４の充電電圧に基づいて調整されたタイミングで制御信号を駆動部１０に出力する。

【0030】

過電流検出部５０は、スイッチング電流情報取得部３０によって取得された第１スイッチ素子ＳＷ１又は第２スイッチ素子ＳＷ２のスイッチング電流情報（ＣＳ電圧）に基づいて第１スイッチ素子ＳＷ１及び第２スイッチ素子ＳＷ２の少なくとも一方の過電流を検出する。

【0031】

図３は、実施形態に係る制御回路１の動作説明に用いるグラフである。
実施形態に係る制御回路１は、図３に示すように、発振器の電圧（Ｃｔ電圧）の所定範囲２．０Ｖ～２．５Ｖの範囲（Ｃｔ（ｌ－ｂｏｔｔｏｍ）からＣｔ（ｌ－ｔｏｐ）の範囲）にあるときを軽負荷であると判定し（図３の符号Ａ参照。なお、符号Ａの段階では、負荷が小さい微小負荷となっている。）、当該範囲においてスイッチング電圧ＣＳが所定の値（実施形態においては０）となるタイミング（図３の符号Ｂ参照）のＣｔ電圧を検出し、当該電圧と同じ電圧をＡＳ端子の電圧（応答速度調整コンデンサＣ４の充電電圧）とし（図３の符号Ｃ参照）、当該ＡＳ端子の電圧に基づいて発振器の電圧Ｃｔの放電開始電圧及び発振器の電圧Ｃｔの増加率を調整する（図３の符号Ｄ参照）ことにより軽負荷時において第２スイッチ素子のオン期間の幅をＡＳ端子の電圧に応じた幅となるように第２スイッチ素子のオン期間を調整する（図３の符号Ｅ参照）。このようにして、第１スイッチ素子のオン期間の幅と第２スイッチ素子のオン期間の幅との比率を細かく変化させることができる。

【0032】

３．実施形態に係る制御回路１の各構成要素の構成及び動作
次に、実施形態に係る制御回路１の各構成要素の構成及び動作を説明する。

【0033】

（１）負荷状態情報生成
図４は、発振部２０において負荷状態を判別することを説明するために示す図である。図４（ａ）は発振部２０の一部を示す回路図であり、図４（ｂ）は発振器の電圧Ｃｔ、第１スイッチ素子ＳＷ１のスイッチングパルスＶＧＨ、第２スイッチ素子ＳＷ２のスイッチングパルスＶＧＬ、通常‐重負荷・対称判定期間、軽負荷・線形非対称判定期間及び軽負荷・非対称判定期間を示すタイミングチャートである。

【0034】

発振部２０は、まず、発振器２１の電圧（Ｃｔ電圧）に基づいて負荷状態を判別するための負荷状態情報を生成する。発振部２０は、第１スイッチ素子ＳＷ１がオンのときにおいて発振器の電圧Ｃｔが、Ｃｔ（ｌ－ｂｏｔｔｏｍ）未満のときを通常‐重負荷・対称判定期間にあると判定し、所定の電圧範囲Ｃｔ（ｌ－ｂｏｔｔｏｍ）からＣｔ（ｌ－ｔｏｐ）にあるときを軽負荷・線形非対称判定期間にあると判定し、Ｃｔ（ｌ－ｔｏｐ）を超える電圧範囲にあるときを、軽負荷・非対称判定期間にあると判定する（図４（ｂ）参照）。発振部２０は、発振器２１と、コンパレータ２２，２３と、ＮＯＴゲート２４，２６と、ＡＮＤゲート２５，２７，２８，２９を有する。

【0035】

発振器２１はＣｔ電圧に応じた発振周波数でスイッチングパルスを生成する。発振器の電圧Ｃｔは、Ｃｔ端子に接続されている発振調整用のコンデンサＣ５及び発振調整用の抵抗Ｒ４，Ｒ５によって設定される（図１参照）。発振器２１の電圧Ｃｔは、コンパレータ２２，２３によって検出される。コンパレータ２２には、Ｃｔ（ｌ－ｂｏｔｔｏｍ）（例えば２．０Ｖ）のリファレンス電圧が供給され、コンパレータ２３には、Ｃｔ（ｌ－ｔоｐ）（例えば２．５Ｖ）のリファレンス電圧が供給される。

【0036】

図４に示すように、発振器の電圧Ｃｔの電圧がＣｔ（ｌ－ｂｏｔｔｏｍ）（例えば２．０Ｖ）未満のとき、コンパレータ２２はローレベルとなり、ＮＯＴゲート２６によってハイレベルとなる。従って、第１スイッチ素子ＳＷ１のスイッチングパルスＶＧＨがハイレベルになるときにはＡＮＤゲート２７がハイレベルとなり、通常‐重負荷と判定され、第１スイッチ素子ＳＷ１のオン幅と第２スイッチ素子ＳＷ２とのオン幅とが対称に制御が行われる期間であると判定される（通常－重負荷対称判定期間）。

【0037】

発振器の電圧Ｃｔの電圧がＣｔ（ｌ－ｂｏｔｔｏｍ）（例えば２．０Ｖ）以上Ｃｔ（ｌ－ｔоｐ）（例えば２．５Ｖ）以下のとき、コンパレータ２２がハイレベルとなり、コンパレータ２２のハイレベルの出力がＮＯＴゲート２６によりローレベルとなる。従って、ＡＮＤゲート２７はローレベルとなる。一方、コンパレータ２３がローレベルとなり、ＮＯＴゲート２４によりハイレベルとなる。よって、ＡＮＤゲート２５でハイレベルとなる。従って、第１スイッチ素子ＳＷ１のスイッチングパルスＶＧＨがハイレベルになるときにはＡＮＤゲート２８がハイレベルとなり、比較的通常－重負荷に近い軽負荷と判定され、第１スイッチ素子ＳＷ１のオン幅と第２スイッチ素子ＳＷ２のオン幅とで線形非対称制御が行われる期間であると判定される（軽負荷・線形非対称判定期間）。

【0038】

発振器の電圧Ｃｔの電圧がＣｔ（ｌ－ｔоｐ）（例えば２．５Ｖ）を超えるとき、コンパレータ２３はハイレベルとなり、コンパレータ２３のハイレベルの出力がＮＯＴゲート２４によりローレベルが出力される。よって、ＡＮＤゲート２５でローレベルとなり、ＡＮＤゲート２８はローレベルとなる。一方、コンパレータ２３はハイレベルなので、第１スイッチ素子ＳＷ１のスイッチングパルスＶＧＨがハイレベルになるときにはＡＮＤゲート２９がハイレベルとなり、比較的微小負荷である軽負荷と判定され、第１スイッチ素子ＳＷ１のオン幅と第２スイッチ素子ＳＷ２のオン幅とで非対称制御が行われる期間であると判定される（軽負荷・非対称判定期間）。

【0039】

（２）スイッチング電流検出信号出力
図５は、スイッチング電流情報取得部３０について説明するために示す図である。
図５（ａ）はスイッチング電流情報取得部３０を示す回路図であり、図５（ｂ）は発振器の電圧Ｃｔ、第１スイッチ素子ＳＷ１のスイッチングパルスＶＧＨ、第２スイッチ素子ＳＷ２のスイッチングパルスＶＧＬ、スイッチング電圧Ｃｓ、スイッチング電流検出信号Ｓ＆Ｈ＿ＰＬＳを示すタイミングチャートである。

【0040】

スイッチング電流情報取得部３０は、スイッチング電流情報を取得し、当該スイッチング電流情報に基づいてスイッチング電流検出信号を出力する。スイッチング電流情報取得部３０は、端子ＣＳからスイッチ素子に流れる電流を電圧に変換したスイッチング電圧を検出し、検出されたスイッチング電圧が抵抗分圧決定部３１で定められた所定の電圧値となったときにスイッチング電流検出信号を生成し、デューティ情報生成部４０へ出力する。

【0041】

具体的には、スイッチング電流情報取得部３０は、第１スイッチ素子ＳＷ１又は第２スイッチ素子ＳＷ２のスイッチング電流情報として、ＣＳ端子の電圧値を取得し、抵抗Ｒ６及びＲ７で分圧する。次に、抵抗Ｒ６及びＲ７で分圧された値と、抵抗分圧決定部３１で定められた値とをコンパレータ３２で比較し、ＣＳ端子の電圧値が０になるときにハイレベルとなる。ＡＮＤゲート３３で第１スイッチ素子ＳＷ１がオン、かつ、ＣＳ端子の電圧値が０になるときにワンショット回路３４によってスイッチング電流検出信号Ｓ＆Ｈ＿ＰＬＳを生成し（図５（ｂ）参照）、デューティ情報生成部４０へ出力する。

【0042】

なお、抵抗Ｒ６と抵抗Ｒ７との接続点には、第１スイッチ素子ＳＷ１及び第２スイッチ素子ＳＷ２の少なくとも一方の過電流を検出する過電流検出部５０が接続されている。

【0043】

（３）デューティ情報生成－１
図６は、デューティ情報生成部４０について説明するために示す図である。図６（ａ）はデューティ情報生成部４０の一部を示す回路図であり、図６（ｂ）は通常―重負荷・対称判定期間、軽負荷・線形非対称判定期間、軽負荷・非対称判定期間、スイッチング電流検出信号Ｓ＆Ｈ＿ＰＬＳ、ＡＳ電圧充電信号ＡＳｃｈｇ及びＡＳ電圧放電信号ＡＳｄｉｓｃｈｇを示すタイミングチャートであり、図６（ｃ）はＡＳ端子の電圧と発振器の電圧Ｃｔとの関係を示すグラフである。

【0044】

デューティ情報生成部４０は、発振部２０から出力された負荷状態情報（通常―重負荷・対称判定期間、軽負荷・線形非対称判定期間又は軽負荷・非対称判定期間かどうかの信号）及びスイッチング電流情報取得部３０から発信されたスイッチング電流検出信号Ｓ＆Ｈ＿ＰＬＳに基づいてデューティ情報を生成する。デューティ情報生成部４０は、スイッチング電流検出信号を受信したタイミングにおける発振器の電圧Ｃｔに関する情報に基づいて応答速度調整コンデンサＣ４の充電電圧ＡＳを調整する。このため、ＡＳ端子の電圧が１．５Ｖ（ＡＳ（ｂｏｔｔｏｍ））以上であるか否かの信号（ＡＳ＞１．５Ｖ）及びＡＳ端子の電圧が２．５Ｖ（ＡＳ（ｌ－ｔｏｐ））以上であるか否かの信号（ＡＳ＞２．５Ｖ）を受信する。

【0045】

デューティ情報生成部４０は、コンパレータ４１，４８，４９と、ＡＮＤゲート４３，４５と、ＯＲゲート４２と、ＮＯＴゲート４４と、スイッチ４６，４７と、コンデンサＣ６とを有する。

【0046】

（３－１）通常―重負荷・対称判定期間１
まず、通常―重負荷・対称判定期間内にスイッチング電流検出信号Ｓ＆Ｈ＿ＰＬＳを受信したとき（図６（ｂ）のＳ＆Ｈ＿ＰＬＳにおける左から１つ目のパルスのとき）、ＡＳ電圧は１．５Ｖであるため（図６（ｂ）のＡＳ参照）、ＡＳ＞１．５Ｖの信号、及び、ＡＳ＞２．５Ｖはいずれもローレベルである（図６（ｂ）参照）。従って、図６（ａ）のＡＮＤゲート４３の出力ＡＳｃｈｇ及びＡＮＤゲート４５の出力ＡＳｄｉｓｃｈｇはいずれもローレベルとなる。従って、コンパレータ４９によりＡＳ電圧は１．５Ｖが維持され、対称制御が行われることとなる（図６（ｂ）ＡＳ及び図６（ｃ）参照）。

【0047】

（３－２）軽負荷・線形非対称判定期間
次に、軽負荷・線形非対称判定期間内にスイッチング電流検出信号Ｓ＆Ｈ＿ＰＬＳを受信したとき（図６（ｂ）のＳ＆Ｈ＿ＰＬＳにおける左から２つ目のパルスのとき）、軽負荷・線形非対称判定期間の信号がハイレベルとなるため、ＯＲゲート４２がハイレベルとなる。また、ＡＳ＞２．５Ｖの信号はローレベルとなるが、ＮＯＴゲート４４によってハイレベルが出力される。従って、ＡＮＤゲート４３の出力ＡＳｃｈｇがハイレベルになる（図６（ｂ）のＡＳｃｈｇ参照）。従って、スイッチ４６がオンになり、発振器の電圧Ｃｔがコンパレータ４８へ入力され、ＡＳ端子の電圧も発振器の電圧Ｃｔと同じ電圧が印加される。ここで、軽負荷・線形非対称判定期間において、発振器の電圧ＣｔはＣｔ（ｌ－ｂｏｔｔｏｍ）＝２．０ＶからＣｔ（ｌ－ｔｏｐ）＝２．５Ｖの間を線形に増加するため（図４（ａ）参照）、ＡＳ電圧もＡＳ（ｌ－ｂｏｔｔｏｍ）＝２．０ＶからＡＳ（ｌ－ｔｏｐ）＝２．５Ｖの間を線形に増加することとなり、ＡＳ電圧の値はこの範囲内の発振器の電圧Ｃｔに対応した値となる（図６（ｂ）のＡＳ参照）。すなわち、線形非対称制御が行われることとなる。なお、図６（ｃ）に示すように、発振器の電圧ＣｔとＡＳ電圧との関係も線形の増加する関係となる。従って、この期間においては、第２スイッチ素子ＳＷ２のオン幅が、Ｃｔ電圧に応じた幅となっている。

【0048】

（３－３）軽負荷・非対称判定期間１
次に、軽負荷・非対称判定期間内にスイッチング電流検出信号Ｓ＆Ｈ＿ＰＬＳを受信したとき（図６（ｂ）のＳ＆Ｈ＿ＰＬＳにおける左から３つ目のパルスのとき）には、軽負荷・非対称判定期間の信号がハイレベルとなるため、ＯＲゲート４２がハイレベルとなる。また、ＡＳ電圧が２．５Ｖになっていないことから、ＡＳ＞２．５Ｖはローレベルとなり、ＮＯＴゲート４４によってハイレベルが出力される。従って、ＡＮＤゲート４３の出力ＡＳｃｈｇがハイレベルになり（図６（ｂ）のＡＳｃｈｇ参照）、スイッチ４６がオンになり、ＡＳ電圧が２．５Ｖになるまで印加される。

【0049】

（３－４）軽負荷・非対称判定期間２
軽負荷・非対称判定期間内にスイッチング電流検出信号Ｓ＆Ｈ＿ＰＬＳを受信したとき（図６（ｂ）のＳ＆Ｈ＿ＰＬＳにおける左から４つ目のパルスのとき）において、ＡＳ電圧が２．５Ｖを超えるとＡＳ＞２．５Ｖはハイレベルとなり、ＮＯＴゲート４４によってローレベルが出力されることから、スイッチ４６がオフになる。従って、以後、ＡＳ電圧は２．５Ｖを維持することとなる。従って、発振器の電圧Ｃｔが２．５Ｖを超えた場合でもＡＳ電圧はＡＳ（ｌ－ｔｏｐ）＝２．５Ｖを維持した状態となる。従って、この期間においては、Ｃｔ電圧が増加してもＡＳ電圧は一定の値となり（図６（ｃ）参照）、ひいては、第２スイッチ素子ＳＷ２のオン幅が、所定の値をとることとなり、非対称制御が行われることとなる。

【0050】

（３－５）通常―重負荷・対称判定期間２
次に、軽負荷・線形非対称判定期間を経て、通常―重負荷・対称判定期間内にスイッチング電流検出信号Ｓ＆Ｈ＿ＰＬＳを受信したとき（図６（ｂ）のＳ＆Ｈ＿ＰＬＳにおける左から５つ目のパルスのとき）には、ＯＲゲート４２はローレベルとなり、ＡＮＤゲート４３の出力ＡＳｃｈｇがローレベルとなるため、スイッチ４６がオフになる。また、ＡＳ＞１．５Ｖの信号はハイレベルとなることから、ＡＮＤゲート４５の出力ＡＳｄｉｓｃｈｇがハイレベルになる（図６（ｂ）のＡＳｄｉｓｃｈｇ参照）。従って、スイッチ４７がオンになり、コンパレータ４８の非反転入力端子（＋）に入力される電圧は大幅に低下する。これにより、ＡＳ電圧には、コンパレータ４９により、１．５Ｖの電圧が印加される。従って、コンパレータ４９によりＡＳ電圧は１．５Ｖが維持され、対称制御が行われることとなる（図６（ｂ）ＡＳ及び図６（ｃ）参照）。

【0051】

（４）デューティ情報生成―２
図７は、デューティ情報生成部４０によってＡＳ電圧に基づいて発振器の電圧に関する情報を生成する様子を説明するために示す図である。図７（ａ）はデューティ情報生成部４０の一部を示す回路図であり、図７（ｂ）はＡＳ端子の充電電圧、ＡＳ－ＯＮ信号、ＡＳ信号及びＡＳＬＩＮ信号を示すタイミングチャートである。

【0052】

発振部２０は、応答速度調整コンデンサＣ４の充電電圧（ＡＳ端子の電圧）に基づいて発振器の電圧Ｃｔに関する情報を生成する。具体的には、コンパレータ６１，６２及び抵抗Ｒ８，Ｒ９によってＡＳ端子の電圧ＡＳに応じた大きさの電圧ＡＳＬＩＮＶｔｈを出力する。また、コンパレータ６３，６４、ＮＯＴゲート６５及びＡＮＤゲート６６によってＡＳ－ＯＮ信号、ＡＳ信号及びＡＳＬＩＮ信号を決定する。なお、図７（ｂ）に示すように、ＡＳ－ＯＮ信号はＡＳ端子の電圧が２．０Ｖを超えたときにハイレベルとなり、ＡＳ信号は、ＡＳ端子の電圧がＡＳ（ｌ－ｔｏｐ）２．５Ｖを超えたときに（言い換えると、ＡＳ端子の電圧の増加が終了したとき、あるいはリニア期間の終了のときに）ハイレベルとなり、ＡＳＬＩＮ信号は、ＡＳ端子の電圧が増加している期間ハイレベルとなる。

【0053】

（５）制御信号出力
図８は、発振部２０においてデューティ情報に基づいて調整されたタイミングで制御信号を駆動部に出力する様子を説明するために示す図である。図８（ａ）は発振部２０の一部を示す回路図であり、図８（ｂ）は発振器の電圧Ｃｔ、発振器のクロック信号ＯＳＣＣＬＫ、第１スイッチ素子ＳＷ１のスイッチングパルス、第２スイッチ素子ＳＷ２のスイッチングパルスを示すタイミングチャートであり、図８（ｃ）はＡＳ電圧と電流源７１，７２から流れる電流Ｉｃｔ（ｃｈｇ）１及び電流Ｉｃｔ（ｃｈｇ）２の和との関係を示すグラフであり、図８（ｄ）はＡＳ電圧と発振器の電圧Ｃｔとの関係を示すグラフである。

【0054】

発振部２０は、デューティ情報に基づいて発振器２１の電圧Ｃｔの放電開始電圧及び発振器２１の電圧Ｃｔの増加率を調整する。
図８（ａ）に示すように、発振部２０においては、第１電流源７１及び第２電流源７２の両方によって発振器２１に電力を供給しており、スイッチ７３、７４のオンオフによって発振器２１に供給する電流量を調整しているが、コンパレータ７６及びＡＮＤゲート７５により、発振器の電圧Ｃｔが３．５Ｖを超えたときにスイッチ７３をオフにして第１電流源７１からの電力の供給をオフにする。これにより、発振器の電圧Ｃｔが３．５Ｖを超えたときに発振器の電圧Ｃｔの増加率を小さくすることができる（図８（ｃ）参照）。また、アナログスイッチ７７，７８，７９，８０及びＮＡＮＤゲート８２、によって、発振器の電圧Ｃｔの最大値を決定する。これにより、発振器２１の電圧Ｃｔの放電開始電圧及び発振器２１の電圧Ｃｔの増加率を調整することができる。なお、発振器の電圧Ｃｔの最小値Ｃｔ（ｂоｔｔоｍ）は、アナログスイッチ８１により固定で１．５Ｖとなる。

【0055】

（５－１）ＡＳ電圧が２．０Ｖ以下（ＡＳ（ｌ－ｂｏｔｔｏｍ）以下）のとき
図７（ｂ）に示すように、ＡＳ電圧が２．０Ｖ以下（ＡＳ（ｌ－ｂｏｔｔｏｍ）以下）のときは、ＡＳ－ＯＮ信号、ＡＳ信号及びＡＳＬＩＮ信号はいずれもローレベルとなる。
従って、図８（ａ）及び図８（ｄ）に示すように、アナログスイッチ７９，８０により、発振器２１の電圧Ｃｔの放電開始電圧Ｃｔ（ｔоｐ）は、Ｃｔ（ｔоｐ１）３．５Ｖとなる。

【0056】

一方、Ｃｔ電圧が３．５Ｖ以下のとき、図８（ａ）のコンパレータ７６によってローレベルが出力され、ＡＳ－ＯＮ信号がローレベルなので、ＡＮＤゲート７５からハイレベルが出力される。従って、スイッチ７３はオンされ、第１電流源７１から発振器２１に電力が供給される。一方、スイッチ７４は、発振器２１のオンオフによって制御されるため、発振器２１のクロック信号ＯＳＣＣＬＫがハイレベルのとき（図８（ｂ）のＯＳＣＣＬＫ参照）、スイッチ７４はオンされ、第２電流源７２からも発振器２１に電力が供給される。
従って、第１電流源７１及び第２電流源７２の両方によって発振器２１に電力を供給しているため（図８（ａ）及び図８（ｃ）参照）、発振器の電圧Ｃｔの増加率は所定の傾きで一定となる。

【0057】

従って、図８（ｂ）の発振器の電圧Ｃｔの左から１～４番目の波形が示すように、いずれも同じ周期で増加・減少を繰り返しており、発振器２１のクロック信号ＯＳＣＣＬＫが示すように、左から１～４番目の波形はすべて同じ波形となっている。第１スイッチ素子ＳＷ１と第２スイッチ素子ＳＷ２は交互にオンオフしているため、第１スイッチ素子ＳＷ１のスイッチングパルスＶＧＨ－ＯＮの左から１番目及び２番目の波形、並びに、第２スイッチ素子ＳＷ２のスイッチングパルスＶＧＬ－ＯＮの左から１番目及び２番目の波形は同じ波形となっている。

【0058】

（５－２）ＡＳ電圧が２．０Ｖ～２．５Ｖのとき（ＡＳ（ｌ－ｔоｐ）～ＡＳ（ｌ－ｂｏｔｔｏｍ）のとき）
図７（ｂ）に示すように、２．０Ｖ～２．５Ｖのとき（ＡＳ（ｌ－ｔоｐ）～ＡＳ（ｌ－ｂｏｔｔｏｍ）のとき）、ＡＳ－ＯＮ信号及びＡＳＬＩＮ信号はハイレベルになり、ＡＳ信号はローレベルとなる。
従って、ＮＡＮＤゲート８２はローレベルとなり、アナログスイッチ７９はオフになる。また、ＡＳ信号はローレベルなのでアナログスイッチ７７もオフになる。そして、ＡＳＬＩＮ信号はハイレベルなので、アナログスイッチ７８においては電圧ＡＳＬＩＮＶｔｈをアナログスイッチ８０に出力する。従って、発振器の電圧Ｃｔの放電開始電圧Ｃｔ（ｔоｐ）はＡＳＬＩＮＶｔｈで決定される値となる。なお、放電開始電圧Ｃｔ（ｔоｐ）は、３．５Ｖ～４．５Ｖの範囲内にある。

【0059】

Ｃｔ電圧が３．５Ｖ以下のときは、ＡＳ電圧が２．０Ｖ以下の場合と同様に、第１電流源７１及び第２電流源７２の両方によって発振器２１に電力を供給しているため（図８（ａ）及び図８（ｃ）参照）、発振器の電圧Ｃｔの増加率は所定の傾きで一定となる。そして、Ｃｔ電圧が３．５Ｖになると、第１電流源７１から供給される電力が遮断され、第２電流源７２のみから電力が供給される（図８（ｃ）参照）。これにより、Ｃｔ電圧が３．５ＶからＣｔ（ｔоｐ）までの範囲内では、発振器の電圧Ｃｔの増加率（傾き）が小さくなっている（図８（ｂ）参照）。

【0060】

これにより、発振器のクロック信号ＯＳＣＣＬＫの波形が立ち下がるタイミングが遅くなり、ＯＳＣＣＬＫの波形の幅が長くなる。従って、図８（ｂ）の発振器の電圧Ｃｔの左から５番目の波形が示すように、発振器の電圧Ｃｔが３．５Ｖになった後も傾きが小さいながらも放電開始電圧Ｃｔ（ｔоｐ）まで上昇を続けた後、急激に立ち下がる。従って、第２スイッチ素子ＳＷ２のスイッチングパルスＶＧＬ－ＯＮの左から３番目のオン幅が１番目及び２番目の波形よりも長くなっている。なお、スイッチングパルスＶＧＬ－ＯＮの左から３番目のオン幅は、後述する４番目のオン幅よりも短くなっており、ＡＳ電圧、ひいては、軽負荷の度合いに応じてオン幅が調整されていることがわかる。また、第１スイッチ素子ＳＷ１のオン幅は変化させないため、スイッチングパルスＶＧＨ－ＯＮの左から３番目のオン幅は、１番目及び２番目のものと変わらない。

【0061】

（５－３）ＡＳ電圧が２．５Ｖ（ＡＳ（ｌ－ｔоｐ））を超えるとき
図７（ｂ）に示すように、ＡＳ電圧が２．５Ｖ（ＡＳ（ｌ－ｔоｐ））を超えるとき、ＡＳ－ＯＮ信号及びＡＳ信号はハイレベルになり、ＡＳＬＩＮ信号はローレベルとなる。
従って、ＮＡＮＤゲート８２はローレベルとなり、アナログスイッチ７９はオフになる。また、ＡＳＬＩＮ信号はローレベルなので、アナログスイッチ７８もオフになる。そして、ＡＳ信号はハイレベルなのでアナログスイッチ７７がオンになる。従って４．５Ｖをアナログスイッチ８０に出力する。従って、発振器の電圧Ｃｔの放電開始電圧Ｃｔ（ｔоｐ）はＣｔ（ｔоｐ２）＝４．５Ｖで固定された値となる。

【0062】

上記（５－２）と同様に、Ｃｔ電圧が３．５Ｖ以下のときは、第１電流源７１及び第２電流源７２の両方によって発振器２１に電力を供給しているため（図８（ａ）及び図８（ｃ）参照）、発振器の電圧Ｃｔの増加率は所定の傾きで一定となる。そして、Ｃｔ電圧が３．５Ｖになると、第１電流源７１から供給される電力が遮断され、第２電流源７２のみから電力が供給される（図８（ｃ）参照）。これにより、Ｃｔ電圧が３．５ＶからＣｔ（ｔоｐ）までの範囲内では、発振器の電圧Ｃｔの増加率（傾き）が小さくなっている（図８（ｂ）参照）。

【0063】

これにより、発振器のクロック信号ＯＳＣＣＬＫの波形が立ち下がるタイミングが遅くなり、ＯＳＣＣＬＫの波形の幅が長くなる。従って、図８（ｂ）の発振器の電圧Ｃｔの左から７番目の波形が示すように、発振器の電圧Ｃｔが３．５Ｖになった後も傾きが小さいながらも放電開始電圧Ｃｔ（ｔоｐ２）＝４．５Ｖまで上昇を続けた後、急激に立ち下がる。従って、第２スイッチ素子ＳＷ２のスイッチングパルスＶＧＬ－ＯＮの左から４番目のオン幅が１～３番目の波形よりも長くなっている。

【0064】

発振器２１から上記（Ａ）～（Ｃ）のように調整されたＯＳＣＣＬＫ信号（発振器２１からのクロック信号）をＯＳＣロジック回路８３に出力し、ＯＳＣＣＬＫ信号を基にＯＳＣロジック回路８３で制御信号としてのスイッチングパルスＶＧＨ－ＯＮ及びスイッチングパルスＶＧＬ－ＯＮを駆動部１０に出力する。

【0065】

（６）スイッチ素子駆動
図９は、駆動部１０を説明するために示す図である。図９（ａ）は駆動部１０を示す回路図であり、図９（ｂ）はＡＳ電圧と第１スイッチ素子ＳＷ１のスイッチングパルスＶＧＨ－ＯＮ及び第２スイッチ素子ＳＷ２のスイッチングパルスＶＧＬ－ＯＮのオン幅との関係を示す図である。

【0066】

駆動部１０は、制御信号に基づいて第１スイッチ素子及び第２スイッチ素子のオンオフを行う。具体的には、第１スイッチ素子ＳＷ１のスイッチングパルスＶＧＨ－ＯＮが入力されたときは、駆動制御部１１によりレベルシフト回路１２を介してスイッチ素子１３，１４で構成されるゲートドライバ回路により、第１スイッチ素子ＳＷ１がオンされる。また、第２スイッチ素子ＳＷ２のスイッチングパルスＶＧＬ－ＯＮが入力されたときは、スイッチ素子１５，１６で構成されるゲートドライバ回路により、第２スイッチ素子ＳＷ２がオンされる。

【0067】

このとき、第２スイッチ素子ＳＷ２については、（５）制御信号出力で記載したように、
発振部２０によってスイッチングパルスＶＧＬ－ＯＮのオン幅が軽負荷の度合いによって調整されているため、図９（ｂ）に示すように、ＡＳ電圧によって第１スイッチ素子ＳＷ１のオン幅と第２スイッチ素子ＳＷ２のオン幅が調整される。

【0068】

４．実施形態に係るスイッチ素子の制御方法
図１０は、実施形態に係るスイッチ素子の制御方法を示すフローチャートである。実施形態に係るスイッチ素子の制御方法は、図１０に示すように、発振器の電圧（Ｃｔ電圧）に基づいて負荷状態を判別するための負荷状態情報を生成する負荷状態情報生成工程と、第１スイッチ素子ＳＷ１又は第２スイッチ素子ＳＷ２のスイッチング電流情報を取得し、当該スイッチング電流情報に基づいてスイッチング電流検出信号を出力するスイッチング電流検出信号出力工程と、デューティ情報生成工程で生成されたデューティ情報（ＡＳ電圧）に基づいて調整されたタイミングで第１スイッチ素子ＳＷ１及び第２スイッチ素子ＳＷ２をオンオフする制御信号を駆動部１０に出力する制御信号出力工程と、制御信号出力工程で駆動部１０に出力された制御信号に基づいて第１スイッチ素子ＳＷ１及び第２スイッチ素子ＳＷ２のオンオフを行うスイッチ素子駆動工程とをこの順序で含む。

【0069】

５．実施形態に係る制御回路、スイッチ素子の制御方法及びスイッチング電源の効果
実施形態に係る制御回路１及びスイッチング電源１００によれば、デューティ情報生成部４０は、負荷状態情報とスイッチング電流検出信号とに基づいてデューティ情報を生成し、発振部２０は、デューティ情報生成部４０で生成されるデューティ情報に基づいて調整されたタイミングで制御信号を駆動部１０に出力するため、軽負荷時において第１スイッチ素子ＳＷ１のオン期間の幅と第２スイッチ素子ＳＷ２のオン期間の幅との比率を細かく変化させることができる。その結果、出力電圧変動が大きくなることを防ぐことができる。

【0070】

図１１は、実施形態に係る制御回路１の軽負荷時の動作説明に用いるグラフである。
ところで、特許文献１に記載の制御回路においては、軽負荷と判断したときに、ローサイド側のスイッチ素子のオン期間を最低周波数で決まる最大のオン幅まで広げる（図１３の時刻ｔ２～ｔ３参照）ことから、場合によっては（例えば、周辺回路の定数設定によっては）共振回路の条件から外れる共振外れが起こる場合があり（図１３の電圧ＣＳの波形参照）、この場合には出力電圧が低下する（図１３の出力電圧の波形参照）。
これに対して、実施形態に係る制御回路１及びスイッチング電源１００によれば、デューティ情報生成部４０は、負荷状態情報とスイッチング電流検出信号とに基づいてデューティ情報を生成し、発振部２０は、デューティ情報生成部４０で生成されるデューティ情報に基づいて調整されたタイミングで制御信号を駆動部１０に出力するため、軽負荷時において第１スイッチ素子ＳＷ１のオン期間の幅と第２スイッチ素子ＳＷ２のオン期間の幅との比率を細かく変化させることができる（図１１参照）。すなわち、図１１の時刻ｔ１で軽負荷と判断したときに、スイッチング電圧ＣＳが０になるとき（スイッチング電流情報）における発振器の電圧Ｃｔ（負荷状態情報）に基づいてデューティ情報を生成し、ローサイド側の第２スイッチ素子のオン期間を当該デューティ情報に基づいたオン幅で広げる（図１１の時刻ｔ２～ｔ３参照）ことから、共振回路の条件から外れる共振外れが起こりにくく（図１１の電圧ＣＳの波形参照）、出力電圧を一定に維持することができる（図１１の出力電圧の波形参照）。

【0071】

また、実施形態に係る制御回路１及びスイッチング電源１００によれば、上記した構成を有するため、負荷状態を細かく判別し、第２スイッチ素子ＳＷ２のオン期間の幅を連続的に変化させることができる。従って、二次側の励磁電流を細かく調整することになり、損失の増加を防ぐことができるため、高効率のスイッチング電源とすることができる。また、発振器の電圧Ｃｔに基づいて負荷状態を判別することから、対称制御期間（通常‐重負荷期間）と非対称制御期間（軽負荷期間）が判別でき、切替端子が不要となる。

【0072】

また、実施形態に係る制御回路１及びスイッチング電源１００によれば、発振部２０は、デューティ情報に基づいて発振器の電圧Ｃｔの放電開始電圧及び発振器の電圧Ｃｔの増加率を調整することにより、制御信号を駆動部１０に出力するタイミングを調整するため、負荷状態に応じて発振器の電圧Ｃｔの増加期間、すなわち、第２スイッチ素子ＳＷ２のオン期間を細かく制御することが可能となる。

【0073】

また、実施形態に係る制御回路１及びスイッチング電源１００によれば、スイッチング電流情報取得部３０は、第１スイッチ素子ＳＷ１又は第２スイッチ素子ＳＷ２のスイッチング電流情報として、第１スイッチ素子ＳＷ１に流れる電流を電圧に変換したスイッチング電圧を取得し、当該スイッチング電圧がゼロになるタイミングでスイッチング電流検出信号をデューティ情報生成部４０に出力するため、明確な基準でスイッチング電流検出信号を出力することができる。

【0074】

また、実施形態に係る制御回路１及びスイッチング電源１００によれば、デューティ情報生成部４０は、デューティ情報として、スイッチング電流検出信号を受信したタイミングにおける発振器の電圧Ｃｔに関する情報を生成するため、軽負荷における詳細な負荷状態（微小負荷なのか軽負荷なのか等）を検出することができ、詳細に検出した負荷状態に対応して第１スイッチ素子ＳＷ１のオン期間の幅と第２スイッチ素子ＳＷ２のオン期間の幅との比率を細かく変化させることができる。

【0075】

また、実施形態に係る制御回路１及びスイッチング電源１００によれば、デューティ情報生成部４０は、デューティ情報として、スイッチング電流検出信号を受信したタイミングにおける発振器の電圧Ｃｔに関する情報を生成し、デューティ情報に基づいて応答速度調整コンデンサＣ４の充電電圧を調整し、発振部２０は、応答速度調整コンデンサＣ４の充電電圧に基づいて調整されたタイミングで制御信号を駆動部１０に出力するため、アクティブスタンバイ機能などに用いる端子及びコンデンサにデューティ情報を伝達する機能をも持たせることができる。従って、アクティブスタンバイ機能を有する制御回路にさらに別途端子及びコンデンサを追加する必要がない。もっと言えば、ＡＳ端子、過電流検出に用いるＣＳ端子及びＣｔ端子をすでに有している制御回路を使用しているスイッチング電源に対しては、端子構成に変更がないため、制御回路の周囲の構成を変更することなく、実施形態１に係る制御回路に置き換えることができる。

【0076】

また、実施形態に係る制御回路１及びスイッチング電源１００によれば、スイッチング電流情報取得部３０によって取得された第１スイッチ素子ＳＷ１又は第２スイッチ素子ＳＷ２のスイッチング電流情報（ＣＳ電圧）に基づいて第１スイッチ素子ＳＷ１及び第２スイッチ素子ＳＷ２の少なくとも一方の過電流を検出する過電流検出部５０を備えるため、スイッチング電流情報取得部３０に用いる端子と過電流検出に用いる端子を別々に準備する必要がない。また、すでに過電流検出部を有する制御回路に対して、別途スイッチング電流情報取得部３０に用いる端子を準備する必要がなく共用とすることができる。

【0077】

また、実施形態に係るスイッチ素子の制御方法によれば、負荷状態情報及びスイッチング電流検出信号に基づいてデューティ情報を生成するデューティ情報生成工程と、デューティ情報生成工程で生成されたデューティ情報に基づいて調整されたタイミングで第１スイッチ素子ＳＷ１及び第２スイッチ素子ＳＷ２をオンオフする制御信号を駆動部１０に出力する制御信号出力工程とを有するため、軽負荷時において第１スイッチ素子ＳＷ１のオン期間の幅と第２スイッチ素子ＳＷ２のオン期間の幅との比率を細かく変化させることができる。その結果、出力電圧変動が大きくなることを防ぐことができる。また、共振外れが発生し難く出力電圧が低下し難くなる。

【0078】

以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。

【0079】

（１）上記各実施形態（各変形例も含む。以下同じ。）において記載した位置、接続、個数等は例示であり、本発明の効果を損なわない範囲において変更することが可能である。

【0080】

（２）上記各実施形態においては、第１スイッチ素子ＳＷ１のオン幅を固定して第２スイッチ素子ＳＷ２のオン幅を調整したが、本発明はこれに限定するものではない。第１スイッチ素子ＳＷ１のオン幅を調整してもよいし、第１スイッチ素子ＳＷ１及び第２スイッチ素子ＳＷ２の両方のオン幅を調整してもよい。

【0081】

（３）上記各実施形態においては、スイッチング電源として、ＬＬＣ共振回路を用いたが、本発明はこれに限定するものではない。２つのスイッチ素子が直列に接続されている適宜の回路に用いることができる。

【符号の説明】

【0082】

１…制御回路、１０…駆動部、２０…発振部、２１…発振器、３０…スイッチング電流情報取得部、４０…デューティ情報生成部、５０…過電流検出部、１００…スイッチング電源、Ｃ４…応答速度調整コンデンサ、ＳＷ１…第１スイッチ素子、ＳＷ２…第２スイッチ素子

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】