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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024000937
(43)【公開日】2024-01-09
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
H01L 21/66 20060101AFI20231226BHJP
H10B 43/27 20230101ALI20231226BHJP
H10B 41/27 20230101ALI20231226BHJP
H01L 21/336 20060101ALI20231226BHJP
H01L 21/60 20060101ALI20231226BHJP
H01L 21/8234 20060101ALI20231226BHJP
H01L 27/088 20060101ALI20231226BHJP
H01L 27/00 20060101ALN20231226BHJP
【ＦＩ】
H01L21/66 E
H01L27/11582
H01L27/11556
H01L29/78 371
H01L21/60 311Q
H01L27/088 E
H01L27/088 331E
H01L27/088 H
H01L27/00 301B
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2022099944
(22)【出願日】2022-06-21
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100120031
【弁理士】
【氏名又は名称】宮嶋 学
(74)【代理人】
【識別番号】100107582
【弁理士】
【氏名又は名称】関根 毅
(74)【代理人】
【識別番号】100118843
【弁理士】
【氏名又は名称】赤岡 明
(74)【代理人】
【識別番号】100124372
【弁理士】
【氏名又は名称】山ノ井 傑
(72)【発明者】
【氏名】大賀 淳
(72)【発明者】
【氏名】田上 政由
【テーマコード（参考）】
4M106
5F044
5F048
5F083
5F101
【Ｆターム（参考）】
4M106AA01
4M106AD01
4M106AD04
4M106AD09
4M106AD10
4M106AD23
5F044EE01
5F044EE07
5F044RR02
5F044RR03
5F048AC01
5F048BB03
5F048BB09
5F048BB11
5F048BC18
5F048BD07
5F048BD10
5F048CB02
5F048CB04
5F048CB10
5F083EP02
5F083EP18
5F083EP22
5F083EP42
5F083EP47
5F083EP48
5F083EP72
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083ER22
5F083GA10
5F083GA30
5F083JA03
5F083JA04
5F083JA05
5F083JA19
5F083JA36
5F083JA37
5F083JA39
5F083ZA20
5F083ZA29
5F101BA01
5F101BA45
5F101BB02
5F101BC02
5F101BD16
5F101BD30
5F101BD34
5F101BE07
5F101BH04
5F101BH30
(57)【要約】
【課題】複数のウェハを貼り合わせて製造される半導体チップの歩留まりを向上させることが可能な半導体装置およびその製造方法を提供する。
【解決手段】一の実施形態によれば、半導体装置は、第１パッドを含む第１配線と、前記第１配線上に設けられた第２パッドとを備える。前記第２パッドは、別のパッドと接しており、前記第１パッドは、別のパッドと接していない。
【選択図】図８
【解決手段】一の実施形態によれば、半導体装置は、第１パッドを含む第１配線と、前記第１配線上に設けられた第２パッドとを備える。前記第２パッドは、別のパッドと接しており、前記第１パッドは、別のパッドと接していない。
【選択図】図８
【特許請求の範囲】
【請求項1】
第１パッドを含む第１配線と、
前記第１配線上に設けられた第２パッドとを備え、
前記第２パッドは、別のパッドと接しており、前記第１パッドは、別のパッドと接していない、半導体装置。
前記第１配線上に設けられた第２パッドとを備え、
前記第２パッドは、別のパッドと接しており、前記第１パッドは、別のパッドと接していない、半導体装置。
【請求項2】
前記第１パッドは、前記第１パッドと電気的に接続されたデバイスのテスト用のパッドである、請求項１に記載の半導体装置。
【請求項3】
前記第１配線における前記第１パッド以外の部分は、第１幅を有する領域を含み、
前記第１パッドは、前記第１幅より太い第２幅を有する領域を含む、
請求項１に記載の半導体装置。
前記第１パッドは、前記第１幅より太い第２幅を有する領域を含む、
請求項１に記載の半導体装置。
【請求項4】
前記第１パッドは、前記第１配線における前記第１パッド以外の部分と、１箇所のみで接続されている、請求項１に記載の半導体装置。
【請求項5】
前記第１パッドは、平面視でメッシュ形状を有する、請求項１に記載の半導体装置。
【請求項6】
前記第１パッドを貫通する絶縁膜をさらに備える、請求項１に記載の半導体装置。
【請求項7】
前記絶縁膜は、平面視で２０～６０μｍの幅を有する、請求項６に記載の半導体装置。
【請求項8】
前記第２パッドは、前記第１配線上における前記第１パッド以外の部分上に設けられている、請求項１に記載の半導体装置。
【請求項9】
前記第２パッドは、前記第１配線上にプラグを介して設けられている、請求項１に記載の半導体装置。
【請求項10】
前記第１パッドは、プラグに接していない、請求項１に記載の半導体装置。
【請求項11】
前記第１パッドは、前記第２パッドが設けられた高さより低い高さに設けられている、請求項１に記載の半導体装置。
【請求項12】
第１絶縁膜と、
前記第１絶縁膜上に設けられたＫ個の第２絶縁膜（Ｋは１以上の整数）と、
前記Ｋ個の第２絶縁膜内にそれぞれ設けられたＫ個のメモリセルアレイと、
前記第１絶縁膜内に設けられ、前記Ｋ個のメモリセルアレイを制御する回路とをさらに備え、
前記第１配線、前記第１パッド、および前記第２パッドは、前記第１絶縁膜内、またはいずれかの前記第２絶縁膜内に設けられている、請求項１に記載の半導体装置。
前記第１絶縁膜上に設けられたＫ個の第２絶縁膜（Ｋは１以上の整数）と、
前記Ｋ個の第２絶縁膜内にそれぞれ設けられたＫ個のメモリセルアレイと、
前記第１絶縁膜内に設けられ、前記Ｋ個のメモリセルアレイを制御する回路とをさらに備え、
前記第１配線、前記第１パッド、および前記第２パッドは、前記第１絶縁膜内、またはいずれかの前記第２絶縁膜内に設けられている、請求項１に記載の半導体装置。
【請求項13】
前記第２パッドは、前記第１絶縁膜といずれか１つの前記第２絶縁膜との間の界面、または、いずれか２つの前記第２絶縁膜の間の界面に設けられている、請求項１２に記載の半導体装置。
【請求項14】
前記第１パッドは、前記界面に接していない、請求項１２に記載の半導体装置。
【請求項15】
第１基板上に、第１パッドを含む第１配線を形成し、
前記第１パッドを用いて、前記第１パッドに電気的に接続されたデバイスをテストし、
前記第１配線上に第２パッドを形成し、
前記第１パッドを用いたテストの後に、前記第１基板と第２基板とを貼り合わせる、
ことを含み、
前記第１基板と前記第２基板は、前記第２パッドが別のパッドと接し、前記第１パッドが別のパッドと接しないように貼り合わされる、半導体装置の製造方法。
前記第１パッドを用いて、前記第１パッドに電気的に接続されたデバイスをテストし、
前記第１配線上に第２パッドを形成し、
前記第１パッドを用いたテストの後に、前記第１基板と第２基板とを貼り合わせる、
ことを含み、
前記第１基板と前記第２基板は、前記第２パッドが別のパッドと接し、前記第１パッドが別のパッドと接しないように貼り合わされる、半導体装置の製造方法。
【請求項16】
前記第２基板上に、第３パッドを含む第２配線を形成し、
前記第３パッドを用いて、前記第３パッドに電気的に接続されたデバイスをテストし、
前記第２配線上に第４パッドを形成する、
ことをさらに含み、
前記第１基板と前記第２基板は、前記第１パッドを用いたテストおよび前記第２パッドを用いたテストの後に貼り合わされ、
前記第１基板と前記第２基板は、前記第４パッドが別のパッドと接し、前記第３パッドが別のパッドと接しないように貼り合わされる、
請求項１５に記載の半導体装置の製造方法。
前記第３パッドを用いて、前記第３パッドに電気的に接続されたデバイスをテストし、
前記第２配線上に第４パッドを形成する、
ことをさらに含み、
前記第１基板と前記第２基板は、前記第１パッドを用いたテストおよび前記第２パッドを用いたテストの後に貼り合わされ、
前記第１基板と前記第２基板は、前記第４パッドが別のパッドと接し、前記第３パッドが別のパッドと接しないように貼り合わされる、
請求項１５に記載の半導体装置の製造方法。
【請求項17】
互いに貼り合わされる前記第１基板と前記第２基板は、Ｎ枚の第１基板（Ｎは２以上の整数）と、Ｍ枚の第２基板（Ｍは２以上の整数）の中から選択される、請求項１６に記載の半導体装置の製造方法。
【請求項18】
互いに貼り合わされる前記第１基板と前記第２基板は、前記第１パッドを用いたテストの結果と、前記第２パッドを用いたテストの結果とに基づいて、前記Ｎ枚の第１基板と、前記Ｍ枚の第２基板の中から選択される、請求項１７に記載の半導体装置の製造方法。
【請求項19】
前記第１基板と前記第２基板は、前記第１基板に複数の第１チップ領域を形成し、前記第２基板に複数の第２チップ領域を形成した後に貼り合わされ、
前記第１パッドを用いたテストの結果は、前記複数の第１チップ領域の不良に関する情報を含み、
前記第２パッドを用いたテストの結果は、前記複数の第２チップ領域の不良に関する情報を含み、
前記複数の第１チップ領域と前記複数の第２チップ領域とをそれぞれ組み合わせて、複数の半導体チップが製造される、請求項１８に記載の半導体装置の製造方法。
前記第１パッドを用いたテストの結果は、前記複数の第１チップ領域の不良に関する情報を含み、
前記第２パッドを用いたテストの結果は、前記複数の第２チップ領域の不良に関する情報を含み、
前記複数の第１チップ領域と前記複数の第２チップ領域とをそれぞれ組み合わせて、複数の半導体チップが製造される、請求項１８に記載の半導体装置の製造方法。
【請求項20】
互いに貼り合わされる前記第１基板と前記第２基板は、前記複数の半導体チップの歩留まりに基づいて選択される、請求項１９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【0002】
複数のウェハを貼り合わせて半導体チップを製造する場合、各ウェハ内のチップ領域の不良が原因で半導体チップの歩留まりが低下するおそれがある。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１６－０６２９０１号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
複数のウェハを貼り合わせて製造される半導体チップの歩留まりを向上させることが可能な半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【0005】
一の実施形態によれば、半導体装置は、第１パッドを含む第１配線と、前記第１配線上に設けられた第２パッドとを備える。前記第２パッドは、別のパッドと接しており、前記第１パッドは、別のパッドと接していない。
【図面の簡単な説明】
【0006】
【図1】第１実施形態の半導体装置の構造を示す断面図である。
【図2】第１実施形態のメモリセルアレイ２２、３２の構造を示す断面図である。
【図3】第１実施形態の半導体装置の製造方法を示す断面図(1/5)である。
【図4】第１実施形態の半導体装置の製造方法を示す断面図(2/5)である。
【図5】第１実施形態の半導体装置の製造方法を示す断面図(3/5)である。
【図6】第１実施形態の半導体装置の製造方法を示す断面図(4/5)である。
【図7】第１実施形態の半導体装置の製造方法を示す断面図(5/5)である。
【図8】第１実施形態の回路ウェハＷ１の構造を示す図である。
【図9】第１実施形態のアレイウェハＷ２の構造を示す図である。
【図10】第１実施形態のアレイウェハＷ３の構造を示す図である。
【図11】第１実施形態の半導体装置の製造方法の詳細を示す断面図(1/2)である。
【図12】第１実施形態の半導体装置の製造方法の詳細を示す断面図(2/2)である。
【図13】第１実施形態の半導体装置の製造方法の詳細を示す断面図(1/4)である。
【図14】第１実施形態の半導体装置の製造方法の詳細を示す断面図(2/4)である。
【図15】第１実施形態の半導体装置の製造方法の詳細を示す断面図(3/4)である。
【図16】第１実施形態の半導体装置の製造方法の詳細を示す断面図(4/4)である。
【図17】第１実施形態のテスト方法を説明するためのフローチャートである。
【図18】第１実施形態のテスト方法を説明するための模式図である。
【図19】第１実施形態の比較例のテスト方法を説明するための模式図である。
【図20】第１実施形態のテスト方法を説明するための模式図である。
【発明を実施するための形態】
【0007】
【0008】
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。
図１は、第１実施形態の半導体装置の構造を示す断面図である。
【0009】
本実施形態の半導体装置は例えば、３次元メモリを備える半導体チップである。本実施形態の半導体装置は、後述するように、回路チップ１を含む回路ウェハと、アレイチップ２を含むアレイウェハと、アレイチップ３を含むアレイウェハとを貼り合わせることで製造される。図１は、回路チップ１とアレイチップ２との貼合面Ｓ１と、アレイチップ２とアレイチップ３との貼合面Ｓ２とを示している。
【0010】
回路チップ１は、基板１０と、複数のトランジスタ１１と、層間絶縁膜１２と、複数のプラグ１３ａ～１３ｆと、複数の配線１４ａ～１４ｅと、複数の金属パッド１５とを備えている。アレイチップ２は、層間絶縁膜２１と、メモリセルアレイ２２と、複数の金属パッド２３と、複数のプラグ２４ａ～２４ｆと、複数の配線２５ａ～２５ｄと、複数の金属パッド２６とを備えている。アレイチップ３は、層間絶縁膜３１と、メモリセルアレイ３２と、複数の金属パッド３３と、複数のプラグ３４ａ～３４ｄと、複数の配線３５ａ～３５ｃとを備えている。
【0011】
基板１０は例えば、Ｓｉ（シリコン）基板などの半導体基板である。図１は、基板１０の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１０の表面に垂直なＺ方向とを示している。Ｘ方向、Ｙ方向、およびＺ方向は、互いに交差している。この明細書では、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。－Ｚ方向は、重力方向と一致していてもよいし、重力方向とは一致していなくてもよい。
【0012】
各トランジスタ１１は、基板１０上に順に形成されたゲート絶縁膜１１ａおよびゲート電極１１ｂと、基板１０内に形成されたソースおよびドレイン領域（図示せず）とを含んでいる。回路チップ１は、基板１０上に複数のトランジスタ１１を備えており、これらのトランジスタ１１は例えば、メモリセルアレイ２２、３２の動作を制御するＣＭＯＳ回路を構成している。
【0013】
層間絶縁膜１２は、基板１０上に形成されており、これらのトランジスタ１１を覆っている。層間絶縁膜１２は例えば、ＳｉＯ２膜（シリコン酸化膜）と、その他の絶縁膜とを含む積層膜である。層間絶縁膜１２は、第１絶縁膜の例である。
【0014】
プラグ１３ａ～１３ｆおよび配線１４ａ～１４ｅは、基板１０上に、プラグ１３ａ、配線１４ａ、プラグ１３ｂ、配線１４ｂ、プラグ１３ｃ、配線１４ｃ、プラグ１３ｄ、配線１４ｄ、プラグ１３ｅ、配線１４ｅ、プラグ１３ｆの順に形成されている。プラグ１３ａはコンタクトプラグに相当し、プラグ１３ｂ～１３ｆはビアプラグに相当する。各プラグ１３ａは例えば、ゲート電極１１ｂ、ソース領域、またはドレイン領域上に配置されている。図１に示す複数の配線１４ａは、同じ配線層内に設けられており、これは、図１に示す複数の配線１４ｂ、複数の配線１４ｃ、複数の配線１４ｄ、および複数の配線１４ｅについても同様である。プラグ１３ａ～１３ｆおよび配線１４ａ～１４ｅは、層間絶縁膜１２内に設けられている。
【0015】
上記複数の金属パッド１５は、層間絶縁膜１２内において、プラグ１３ｆ上に配置されている。これらの金属パッド１５や層間絶縁膜１２は、回路チップ１の上面を形成しており、アレイチップ２の下面に接している。各金属パッド１５は例えば、Ｃｕ（銅）層を含んでいる。
【0016】
層間絶縁膜２１は、層間絶縁膜１２上に形成されている。層間絶縁膜２１は例えば、ＳｉＯ２膜と、その他の絶縁膜とを含む積層膜である。層間絶縁膜２１は、Ｋ個の第２絶縁膜（Ｋは１以上の整数）のいずれかの例である。
【0017】
メモリセルアレイ２２は、層間絶縁膜２１内に形成されており、プラグ２４ｄ上および配線２５ｃ下に配置されている。メモリセルアレイ２２の動作は、金属パッド１５、２３を介して、上記ＣＭＯＳ回路により制御される。メモリセルアレイ２２は、複数のメモリセルを含んでおり、これらのメモリセル内にデータを記憶することが可能である。メモリセルアレイ２２は、Ｋ個のメモリセルアレイのいずれかの例である。メモリセルアレイ２２の構造のさらなる詳細については、後述する。
【0018】
上記複数の金属パッド２３は、層間絶縁膜２１内において、金属パッド１５上に配置されている。これらの金属パッド２３や層間絶縁膜２１は、アレイチップ２の下面を形成しており、回路チップ１の上面に接している。各金属パッド２３は例えば、Ｃｕ層を含んでいる。
【0019】
プラグ２４ａ～２４ｆおよび配線２５ａ～２５ｄは、金属パッド２３上に、プラグ２４ａ、配線２５ａ、プラグ２４ｂ、配線２５ｂ、プラグ２４ｃ、プラグ２４ｄ、プラグ２４ｅ、配線２５ｄ、プラグ２４ｆの順に形成されている。一部のプラグ２４ｅは、プラグ２４ｄ上に、メモリセルアレイ２２および配線２５ｃを介して形成されている。プラグ２４ａ～２４ｆはビアプラグに相当する。図１に示す複数の配線２５ａは、同じ配線層内に設けられており、これは、図１に示す複数の配線２５ｂ、複数の配線２５ｃ、および複数の配線２５ｄについても同様である。メモリセルアレイ２２下の配線２５ｂは例えば、ビット線として機能する。メモリセルアレイ２２上の配線２５ｃは例えば、ソース線として機能する。プラグ２４ａ～２４ｆおよび配線２５ａ～２５ｅは、層間絶縁膜２１内に設けられている。
【0020】
上記複数の金属パッド２６は、層間絶縁膜２１内において、プラグ２４ｆ上に配置されている。これらの金属パッド２６や層間絶縁膜２１は、アレイチップ２の上面を形成しており、アレイチップ３の下面に接している。各金属パッド２６は例えば、Ｃｕ層を含んでいる。
【0021】
層間絶縁膜３１は、層間絶縁膜２１上に形成されている。層間絶縁膜３１は例えば、ＳｉＯ２膜と、その他の絶縁膜とを含む積層膜である。層間絶縁膜３１も、上記Ｋ個の第２絶縁膜のいずれかの例である。
【0022】
メモリセルアレイ３２は、層間絶縁膜３１内に形成されており、プラグ３４ｃ上および配線３５ｂ下に配置されている。メモリセルアレイ３２の動作は、金属パッド１５、２３や金属パッド２６、３３を介して、上記ＣＭＯＳ回路により制御される。メモリセルアレイ３２は、複数のメモリセルを含んでおり、これらのメモリセル内にデータを記憶することが可能である。メモリセルアレイ３２も、上記Ｋ個のメモリセルアレイのいずれかの例である。メモリセルアレイ３２の構造のさらなる詳細については、後述する。
【0023】
上記複数の金属パッド３３は、層間絶縁膜３１内において、金属パッド２６上に配置されている。これらの金属パッド３３や層間絶縁膜３１は、アレイチップ３の下面を形成しており、アレイチップ２の上面に接している。図１は、これらの金属パッド３３のうちの１つを示している。各金属パッド３３は例えば、Ｃｕ層を含んでいる。
【0024】
プラグ３４ａ～３４ｄおよび配線３５ａ～３５ｃは、金属パッド３３上に、プラグ３４ａ、配線３５ａ、プラグ３４ｂ、プラグ３４ｃ、配線３５ｃの順に形成されている。配線３５ｃはさらに、プラグ３４ｃ上に、メモリセルアレイ３２、配線３５ｂ、およびプラグ３４ｄを介して形成されている。プラグ３４ａ～３４ｄはビアプラグに相当する。図１に示す複数の配線３５ａは、同じ配線層内に設けられており、これは、図１に示す複数の配線３５ｂ、および複数の配線３５ｃについても同様である。メモリセルアレイ３２下の配線３５ａは例えば、ビット線として機能する。メモリセルアレイ３２上の配線３５ｂは例えば、ソース線として機能する。配線３５ｃは例えば、ボンディングパッドＰを含んでいる。プラグ３４ａ～３４ｄおよび配線３５ａ～３５ｃは、層間絶縁膜３１内に設けられている。
【0025】
なお、本実施形態の半導体装置は、２つのアレイチップ２、３を含んでいるが、代わりに３つ以上のアレイチップまたは１つのみのアレイチップを含んでいてもよい。この場合には、上記Ｋの値は、２以外の正の整数となる。
【0026】
図２は、第１実施形態のメモリセルアレイ２２、３２の構造を示す断面図である。
【0027】
【0028】
上記複数の電極層４１と上記複数の絶縁膜４２は、Ｚ方向に沿って交互に積層されている。各電極層４１は例えば、Ｗ（タングステン）層を含み、ワード線または選択線として機能する。各絶縁膜４２は例えば、ＳｉＯ２膜である。
【0029】
各柱状部４３は、これら電極層４１および絶縁膜４２の側面に順に形成されたブロック絶縁膜４３ａ、電荷蓄積層４３ｂ、トンネル絶縁膜４３ｃ、チャネル半導体層４３ｄ、およびコア絶縁膜４３ｅを順に含んでいる。ブロック絶縁膜４３ａは例えば、ＳｉＯ２膜である。電荷蓄積層４３ｂは例えば、ＳｉＮ膜（シリコン窒化膜）などの絶縁膜である。電荷蓄積層４３ｂは、ポリシリコン層などの半導体層でもよい。トンネル絶縁膜４３ｃは例えば、ＳｉＯ２膜である。チャネル半導体層４３ｄは例えば、ポリシリコン層である。コア絶縁膜４３ｅは例えば、ＳｉＯ２膜である。
【0030】
各柱状部４３内のチャネル半導体層４３ｄは、図１に示すプラグ２４ｄ、２４ｃを介して配線２５ｂ（ビット線）と電気的に接続されており、かつ、配線２５ｃ（ソース線）と電気的に接続されている。一方、各電極層４１は、メモリセルアレイ２２の階段領域（図１を参照）下に設けられたプラグ２４ｄ、２４ｃを介して、ビット線以外の配線２５ｂと電気的に接続されている。
【0031】
【0032】
上記複数の電極層５１と上記複数の絶縁膜５２は、Ｚ方向に沿って交互に積層されている。各電極層５１は例えば、Ｗ層を含み、ワード線または選択線として機能する。各絶縁膜５２は例えば、ＳｉＯ２膜である。
【0033】
各柱状部５３は、これら電極層５１および絶縁膜５２の側面に順に形成されたブロック絶縁膜５３ａ、電荷蓄積層５３ｂ、トンネル絶縁膜５３ｃ、チャネル半導体層５３ｄ、およびコア絶縁膜５３ｅを順に含んでいる。ブロック絶縁膜５３ａは例えば、ＳｉＯ２膜である。電荷蓄積層５３ｂは例えば、ＳｉＮ膜などの絶縁膜である。電荷蓄積層５３ｂは、ポリシリコン層などの半導体層でもよい。トンネル絶縁膜５３ｃは例えば、ＳｉＯ２膜である。チャネル半導体層５３ｄは例えば、ポリシリコン層である。コア絶縁膜５３ｅは例えば、ＳｉＯ２膜である。
【0034】
各柱状部５３内のチャネル半導体層５３ｄは、図１に示すプラグ３４ｃ、３４ｂを介して配線３５ａ（ビット線）と電気的に接続されており、かつ、配線３５ｂ（ソース線）と電気的に接続されている。一方、各電極層５１は、メモリセルアレイ３２の階段領域（図１を参照）下に設けられたプラグ３４ｃ、３４ｂを介して、ビット線以外の配線３５ａと電気的に接続されている。
【0035】
【0036】
図３は、複数の回路チップ１を含む回路ウェハＷ１と、複数のアレイチップ２を含むアレイウェハＷ２と、複数のアレイチップ３を含むアレイウェハＷ３とを示している。回路ウェハＷ１はＣＭＯＳウェハとも呼ばれ、アレイウェハＷ２、Ｗ３はメモリウェハとも呼ばれる。
【0037】
図３に示すアレイウェハＷ２、Ｗ３の向きは、図１に示すアレイチップ２、３の向きと逆である。本実施形態では、回路ウェハＷ１、アレイウェハＷ２、およびアレイウェハＷ３を貼り合わせることで半導体装置を製造する。図３は、貼合のために向きを反転される前のアレイウェハＷ２、Ｗ３を示しており、図１は、貼合のために向きを反転されて貼合およびダイシングされた後のアレイチップ２、３を示している。
【0038】
図３では、アレイウェハＷ２が、層間絶縁膜２１下に設けられた基板２０を備え、アレイウェハＷ３が、層間絶縁膜３１下に設けられた基板３０を備えている。基板２０、３０は例えば、Ｓｉ基板などの半導体基板である。基板１０、２０、３０のうちのいずれか２つは、第１および第２基板の例である。
【0039】
本実施形態の半導体装置は、例えば以下のように製造される。
【0040】
まず、回路ウェハＷ１の基板１０上に、トランジスタ１１、層間絶縁膜１２、プラグ１３ａ～１３ｆ、配線１４ａ～１４ｅ、および金属パッド１５を形成する（図３）。さらに、アレイウェハＷ２の基板２０上に、絶縁膜２１ａ、メモリセルアレイ２２、金属パッド２３、ビアプラグ２４ａ～２４ｄ、および配線２５ａ～２５ｂを形成する（図３）。さらに、アレイウェハＷ２の基板３０上に、絶縁膜３１ａ、メモリセルアレイ３２、金属パッド３３、ビアプラグ３４ａ～３４ｃ、および配線３５ａを形成する（図３）。絶縁膜２１ａは層間絶縁膜２１の一部であり、絶縁膜３１ａは層間絶縁膜３１の一部である。図３に示す工程では、回路ウェハＷ１についての工程と、アレイウェハＷ２についての工程と、アレイウェハＷ３についての工程とを、どのような順番で行ってもよい。
【0041】
次に、図４に示すように、回路ウェハＷ１とアレイウェハＷ２とを機械的圧力により貼り合わせる。これにより、層間絶縁膜１２と絶縁膜２１ａ（層間絶縁膜２１）とが接着される。次に、回路ウェハＷ１およびアレイウェハＷ２を４００℃でアニールする（図４）。これにより、金属パッド１５、２３が加熱され、金属パッド１５と金属パッド２３とが接合される。このようにして、基板１０と基板２０とが、層間絶縁膜１２および絶縁膜２１ａを介して貼り合わされる。絶縁膜２１ａの下面は、層間絶縁膜１３の上面と貼り合わされる。
【0042】
次に、基板２０を除去し、絶縁膜２１ａおよびメモリセルアレイ２２上に、絶縁膜２１ｂ、プラグ２４ｅ～２４ｆ、配線２５ｃ～２５ｄ、および金属パッド２６を形成する（図５）。絶縁膜２１ｂは層間絶縁膜２１の一部である。基板２０は例えば、ＣＭＰ（Chemical Mechanical Polishing）により除去される。
【0043】
次に、図６に示すように、アレイウェハＷ２とアレイウェハＷ３とを機械的圧力により貼り合わせる。これにより、絶縁膜２１ｂ（層間絶縁膜２１）と絶縁膜３１ａ（層間絶縁膜３１）とが接着される。次に、回路ウェハＷ１、アレイウェハＷ２、およびアレイウェハＷ３を４００℃でアニールする（図６）。これにより、金属パッド１５、２３、２６、３３が加熱され、金属パッド２６と金属パッド３３とが接合される。このアニールは、金属パッド２６、３３が加熱され、金属パッド１５、２３が加熱されないように行われてもよい。このようにして、基板１０と基板３０とが、層間絶縁膜１３、層間絶縁膜２１、および絶縁膜３１ａを介して貼り合わされる。絶縁膜３１ａの下面は、絶縁膜２１ｂの上面と貼り合わされる。
【0044】
次に、基板３０を除去し、絶縁膜３１ａおよびメモリセルアレイ３２上に、絶縁膜３１ｂ、プラグ３４ｄ、および配線３５ｂ～３５ｃを形成する（図７）。絶縁膜３１ｂは層間絶縁膜３１の一部である。基板３０は例えば、ＣＭＰにより除去される。
【0045】
その後、回路ウェハＷ１、アレイウェハＷ２、およびアレイウェハＷ３を複数の半導体チップに切断する。このようにして、図１に示す半導体装置が製造される。なお、基板１０は、切断の前にＣＭＰにより薄膜化されてもよい。
【0046】
なお、本実施形態の半導体装置は、回路ウェハＷ１とアレイウェハＷ２とを貼り合わせて、その後にアレイウェハＷ２とアレイウェハＷ３とを貼り合わせることで製造されているが、アレイウェハＷ２とアレイウェハＷ３とを貼り合わせて、その後に回路ウェハＷ１とアレイウェハＷ２とを貼り合わせることで製造されてもよい。また、本実施形態の半導体装置は、３枚以上のアレイウェハを貼り合わせることで製造されてもよい。図１～図７を参照して前述した内容や、図８～図２０を参照して後述する内容は、この段落で述べたような貼合にも適用可能である。
【0047】
また、図１は、層間絶縁膜１２と層間絶縁膜２１との境界面や、金属パッド１５と金属パッド２３との境界面を示しているが、図４のアニール後はこれらの境界面が観察されなくなることが一般的である。しかしながら、これらの境界面のあった位置は、例えば金属パッド１５の側面や金属パッド２３の側面の傾きや、金属パッド１５の側面と金属パッド２３との位置ずれを検出することで推定することができる。これは、層間絶縁膜２１と層間絶縁膜３１との境界面や、金属パッド２６と金属パッド３３との境界面や、図６のアニールについても同様である。
【0048】
次に、図８～図１０を参照し、本実施形態の回路ウェハＷ１、アレイウェハＷ２、およびアレイウェハＷ３のさらなる詳細を説明する。具体的には、貼合前の回路ウェハＷ１、アレイウェハＷ２、およびアレイウェハＷ３の構造について説明する。
【0049】
図８は、第１実施形態の回路ウェハＷ１の構造を示す図である。図８(ａ)、図８(ｂ)、図８(ｃ)はそれぞれ、回路ウェハＷ１を示す縦断面図、横断面図、斜視図である。図８(ａ)は、図８(ｂ)に示すＢ－Ｂ’線に沿った縦断面を示し、図８(ｂ)は、図８(ａ)に示すＡ－Ａ’線に沿った横断面を示している。
【0050】
回路ウェハＷ１は、図８(ａ)に示すように、テストパッド６１を含む配線１４ｅを備えている。テストパッド６１は、回路ウェハＷ１の動作をテストするために用いられる金属パッドである。テストパッド６１は例えば、テストパッド６１に電気的に接続された上記ＣＭＯＳ回路の動作をテストするために用いられる。テストの際には、テスタに電気的に接続された針がテストパッド６１に当てられる。図８(ａ)では、回路ウェハＷ１が、配線１４ｅにおけるテストパッド６１以外の部分上にプラグ１３ｆを備え、プラグ１３ｆ上に金属パッド１５を備えている。本実施形態では、金属パッド１５はプラグ１３ｆに接しているが、テストパッド６１はいずれのプラグにも接していない。本実施形態のテストパッド６１は、配線１４ｅの一部であるため、金属パッド１５が設けられた高さより低い高さに設けられている。図８(ａ)において、配線１４ｅ、テストパッド６１、および金属パッド１５はそれぞれ、第１配線、第１パッド、および第２パッドの例であり、かつ、第２配線、第３パッド、および第４パッドの例である。
【0051】
図８(ａ)では、配線１４ｅ、プラグ１３ｆ、金属パッド１５、およびテストパッド６１が、層間絶縁膜１２内に形成されている。ただし、金属パッド１５の上面は、層間絶縁膜１２から露出しているのに対し、テストパッド６１の上面は、層間絶縁膜１２で覆われている。よって、回路ウェハＷ１とアレイウェハＷ２とを貼り合わせる際、金属パッド１５は金属パッド２３と接することになるが、テストパッド６１はいずれの金属パッド２３とも接しないこととなる。このように、本実施形態のテストパッド６１は、別の金属パッドとは貼り合わされない。
【0052】
図８(ｂ)に示すように、本実施形態のテストパッド６１は、平面視で面状の形状を有する面状部６１ａと、平面視で線状の形状を有する線状部６１ｂとを含んでいる。本実施形態のテストパッド６１は、面状部６１ａおよび線状部６１ｂ内に複数の開口部Ｈ１を有しており、その結果、平面視でメッシュ形状を有している。これらの開口部Ｈ１は、テストパッド６１ａを貫通しており、層間絶縁膜１２で埋め込まれている。各開口部Ｈ１の形状は、ここでは長方形であるが、その他の形状でもよい。各開口部Ｈ１のＸ方向の幅およびＹ方向の幅は、例えば２０～６０μｍの範囲内の値に設定されている。本実施形態によれば、テストパッド６１をメッシュ形状に加工することで、例えばテストパッド６１の上面でディッシングが生じることを抑制することが可能となる。
【0053】
図８(ｂ)では、配線１４ｅがＸ方向に延びている。図８(ｂ)は、配線１４ｅのＹ方向の幅Ａ１、Ｂ１を示している。幅Ａ１は、配線１４ｅにおけるテストパッド６１以外の部分の幅や、線状部６１ｂの幅を示している。幅Ｂ１は、面状部６１ａの幅を示している。本実施形態では、幅Ｂ１が幅Ａ１より太く設定されている（Ｂ１＞Ａ１）。幅Ａ１は第１幅の例であり、幅Ｂ１は第２幅の例である。本実施形態によれば、幅Ｂ１を幅Ａ１より太くすることで、平面視でのテストパッド６１（面状部６１ａ）の面積を広くし、テストパッド６１に針を当てやすくすることが可能となる。本実施形態では、平面視での面状部６１ａの面積（開口部Ｈ１も含む）が、平面視での金属パッド１５の面積より広くなっている。
【0054】
図８(ｂ)に示す配線１４ｅは、テストパッド６１で終端している。すなわち、図８(ｂ)に示すテストパッド６１は、配線１４ｅにおけるテストパッド６１以外の部分と、１箇所のみで接続されている。具体的には、テストパッド６１が、配線１４ｅにおけるテストパッド６１以外の部分と、テストパッド６１の左端（線状部６１ｂの左端）のみで繋がっている。
【0055】
図８(ｂ)は、プラグ１３ｆおよび金属パッド１５の位置を破線で示している。配線１４ｅ、プラグ１３ｆ、金属パッド１５、およびテストパッド６１の位置関係は、図８(ｃ)にも示されている。図８(ｂ)および図８(ｃ)に示すように、回路ウェハＷ１は、配線１４ｅにおけるテストパッド６１以外の部分上にプラグ１３ｆを備え、プラグ１３ｆ上に金属パッド１５を備えている。なお、テストパッド６１は、本実施形態では面状部６１ａおよび線状部６１ｂを含んでいるが、代わりに面状部６１ａのみを含んでいてもよい。
【0056】
図９は、第１実施形態のアレイウェハＷ２の構造を示す図である。図９(ａ)、図９(ｂ)、図９(ｃ)はそれぞれ、アレイウェハＷ２を示す縦断面図、横断面図、斜視図である。図９(ａ)は、図９(ｂ)に示すＢ－Ｂ’線に沿った縦断面を示し、図９(ｂ)は、図９(ａ)に示すＡ－Ａ’線に沿った横断面を示している。
【0057】
アレイウェハＷ２は、図９(ａ)に示すように、テストパッド６２を含む配線２５ａを備えている。テストパッド６２は、アレイウェハＷ２の動作をテストするために用いられる金属パッドである。テストパッド６２は例えば、テストパッド６２に電気的に接続されたメモリセルアレイ２２の動作をテストするために用いられる。テストの際には、テスタに電気的に接続された針がテストパッド６２に当てられる。図９(ａ)では、アレイウェハＷ２が、配線２５ａにおけるテストパッド６２以外の部分上にプラグ２４ａを備え、プラグ２４ａ上に金属パッド２３を備えている。図９(ａ)に示す配線２５ａ、プラグ２４ａ、金属パッド２３、層間絶縁膜２１、およびテストパッド６２の構造は、図８(ａ)に示す配線１４ｅ、プラグ１３ｆ、金属パッド１５、層間絶縁膜１２、およびテストパッド６１の構造と同様である。図９(ａ)において、配線２５ａ、テストパッド６２、および金属パッド２３はそれぞれ、第１配線、第１パッド、および第２パッドの例であり、かつ、第２配線、第３パッド、および第４パッドの例である。
【0058】
図９(ｂ)および図９(ｃ)に示すように、本実施形態のテストパッド６２は、面状部６２ａおよび線状部６２ｂを含み、面状部６２ａおよび線状部６２ｂ内に複数の開口部Ｈ２を有している。図９(ｂ)はさらに、配線２５ａのＹ方向の幅Ａ２、Ｂ２を示している。図９(ｂ)および図９(ｃ)に示す面状部６２ａおよび線状部６２ｂの構造は、図８(ｂ)および図８(ｃ)に示す面状部６１ａおよび線状部６１ｂの構造と同様である。
【0059】
図１０は、第１実施形態のアレイウェハＷ３の構造を示す図である。図１０(ａ)、図１０(ｂ)、図１０(ｃ)はそれぞれ、アレイウェハＷ３を示す縦断面図、横断面図、斜視図である。図１０(ａ)は、図１０(ｂ)に示すＢ－Ｂ’線に沿った縦断面を示し、図１０(ｂ)は、図１０(ａ)に示すＡ－Ａ’線に沿った横断面を示している。
【0060】
アレイウェハＷ３は、図１０(ａ)に示すように、テストパッド６３を含む配線３５ａを備えている。テストパッド６３は、アレイウェハＷ３の動作をテストするために用いられる金属パッドである。テストパッド６３は例えば、テストパッド６３に電気的に接続されたメモリセルアレイ３２の動作をテストするために用いられる。テストの際には、テスタに電気的に接続された針がテストパッド６３に当てられる。図１０(ａ)では、アレイウェハＷ３が、配線３５ａにおけるテストパッド６３以外の部分上にプラグ３４ａを備え、プラグ３４ａ上に金属パッド３３を備えている。図１０(ａ)に示す配線３５ａ、プラグ３４ａ、金属パッド３３、層間絶縁膜３１、およびテストパッド６３の構造は、図８(ａ)に示す配線１４ｅ、プラグ１３ｆ、金属パッド１５、層間絶縁膜１２．およびテストパッド６１の構造と同様である。図１０(ａ)において、配線３５ａ、テストパッド６３、および金属パッド３３はそれぞれ、第１配線、第１パッド、および第２パッドの例であり、かつ、第２配線、第３パッド、および第４パッドの例である。
【0061】
図１０(ｂ)および図１０(ｃ)に示すように、本実施形態のテストパッド６３は、面状部６３ａおよび線状部６３ｂを含み、面状部６３ａおよび線状部６３ｂ内に複数の開口部Ｈ３を有している。図１０(ｂ)はさらに、配線３５ａのＹ方向の幅Ａ３、Ｂ３を示している。図１０(ｂ)および図１０(ｃ)に示す面状部６３ａおよび線状部６３ｂの構造は、図８(ｂ)および図８(ｃ)に示す面状部６１ａおよび線状部６１ｂの構造と同様である。
【0062】
【0063】
図１１は、図３と同様に、貼合前の回路ウェハＷ１、アレイウェハＷ２、およびアレイウェハＷ３を示している。ただし、図１１は、テストパッド６１、６２、６３に関連する構成要素等のみを図示しており、テストパッド６１、６２、６３に関連しない構成要素等の図示を省略している。図１１では、金属パッド１５、２３、３３がそれぞれ、層間絶縁膜１２、２１、３１から露出しており、テストパッド６１、６２、６３がそれぞれ、層間絶縁膜１２、２１、３１で覆われている。
【0064】
図１２は、図７と同様に、貼合後の回路ウェハＷ１、アレイウェハＷ２、およびアレイウェハＷ３を示している。図１２では、金属パッド１５が、層間絶縁膜１２と層間絶縁膜２１との界面（貼合面Ｓ１）に位置しているが、テストパッド６１は、当該界面の下方に位置しており、当該界面に接していない。同様に、金属パッド２３は、層間絶縁膜１２と層間絶縁膜２１との界面（貼合面Ｓ１）に位置しているが、テストパッド６２は、当該界面の上方に位置しており、当該界面に接していない。同様に、金属パッド３３は、層間絶縁膜２１と層間絶縁膜３１との界面（貼合面Ｓ２）に位置しているが、テストパッド６３は、当該界面の上方に位置しており、当該界面に接していない。図１２に示す金属パッド１５、金属パッド２３、および金属パッド３３はそれぞれ、不図示の金属パッド２３、金属パッド１５、および金属パッド２６と接合されている。
【0065】
【0066】
図１３(ａ)は、図１３(ｂ)に示すＢ－Ｂ’線に沿った縦断面図であり、図１３(ｂ)は、図１３(ａ)に示すＡ－Ａ’線に沿った横断面図である。これは、図１４(ａ)～図１６(ｂ)についても同様である。図１３(ａ)～図１６(ｂ)は、回路ウェハＷ１のテストパッド６１等を形成する工程を示している。
【0067】
まず、基板１０（不図示）上に、層間絶縁膜１２の一部である絶縁膜１２ａを形成し、絶縁膜１２ａ内にＲＩＥ（Reactive Ion Etching）により配線溝Ｐ１を形成する（図１３(ａ)および図１３(ｂ)）。後述するように、配線溝Ｐ１は、配線１４ｅを埋め込むために使用される。よって、配線溝Ｐ１は、図１３(ｂ)に示すように、テストパッド６１の開口部Ｈ１となる「絶縁膜１２ａの島」を含むように形成される。
【0068】
次に、絶縁膜１２ａ上に配線１４ｅ用の金属層を形成し、配線溝Ｐ１の外部の金属層をＣＭＰにより除去する（図１４(ａ)および図１４(ｂ)）。その結果、テストパッド６１を含む配線１４ｅが、配線溝Ｐ１内にシングルダマシンにより形成される。また、配線１４ｅは、テストパッド６１を貫通する開口部Ｈ１を含むよう形成される。図１４(ｂ)では、開口部Ｈ１が、絶縁膜１２ａで満たされている。配線１４ｅ用の金属層は、Ｃｕ（銅）層を含んでいてもよいし、その他の金属層（例えばＡｌ（アルミニウム）層またはＷ（タングステン）層）を含んでいてもよい。
【0069】
次に、テストパッド６１に針を当てて、回路ウェハＷ１の動作をテストする（図１４(ａ)および図１４(ｂ)）。例えば、回路ウェハＷ１内の上記ＣＭＯＳ回路の動作をテストすることができる。このテストは例えば、回路ウェハＷ１に含まれる各回路チップ１（回路チップ領域）の動作をテストするために行われる。これにより、回路ウェハＷ１内の各回路チップ１が良品であるか不良品であるかを判定することが可能となる。この場合、回路ウェハＷ１は、各回路チップ１内に１つのテストパッド６１を備えていてもよい。例えば、回路ウェハＷ１が、Ｃ個の回路チップ１（Ｃは１以上の整数）を含む場合には、回路ウェハＷ１は、Ｃ個の回路チップ１用にＣ個のテストパッド６１を備えていてもよい。
【0070】
次に、絶縁膜１２ａおよび配線１４ｅ上に、層間絶縁膜１２の一部である絶縁膜１２ｂを形成し、絶縁膜１２ｂ内にＲＩＥによりパッド溝Ｐ２およびビアホールＰ３を形成する（図１５(ａ)および図１５(ｂ)）。その結果、ビアホールＰ３内に、配線１４ｅにおけるテストパッド６１以外の部分が露出する。ビアホールＰ３は、パッド溝Ｐ２の底部に形成される。また、テストパッド６１は、絶縁膜１２ｂで覆われる。
【0071】
次に、絶縁膜１２ｂ上にプラグ１３ｆおよび金属パッド１５用の金属層を形成し、パッド溝Ｐ２およびビアホールＰ３の外部の金属層をＣＭＰにより除去する（図１６(ａ)および図１６(ｂ)）。その結果、金属パッド１５およびプラグ１３ｆがそれぞれ、パッド溝Ｐ２およびビアホールＰ３内にデュアルダマシンにより形成される。また、プラグ１３ｆは配線１４ｅ上に形成され、金属パッド１５はプラグ１３ｆ上に形成される。プラグ１３ｆおよび金属パッド１５用の金属層は、例えばＣｕ層を含んでいる。
【0072】
その後、回路ウェハＷ１、アレイウェハＷ２、およびアレイウェハＷ３を貼り合わせることで、図１に示す半導体装置が製造される。
【0073】
なお、本実施形態のテストパッド６１は、回路ウェハＷ１のスクライブ領域内ではなく回路チップ領域（回路チップ１）内に配置される。そのため、本実施形態のテストパッド６１は、ダイシング後の回路チップ１内に残存することとなる。
【0074】
また、本実施形態のテストパッド６１は、金属パッド１５が配置される高さよりも低い高さに配置されるが、代わりに、金属パッド１５が配置される高さと同じ高さに配置されてもよい。ただし、テストパッド６１を金属パッド１５と同じ高さに配置すると、テストパッド６１の上面に針により形成された傷が、貼合面Ｓ１に露出するおそれがある。その結果、この傷が、貼合面Ｓ１にボイドが生じる原因となるおそれがある。そのため、テストパッド６１は金属パッド１５よりも低い高さに配置することが望ましい。ただし、金属パッド１５およびテストパッド６１の厚さを十分に厚くし、金属パッド１５およびテストパッド６１の上面をＣＭＰにより十分に平坦化する場合には、この傷を消滅させることが可能である。
【0075】
また、図１３(ａ)～図１６(ｂ)に示す方法は、アレイウェハＷ２のテストパッド６２を形成する場合や、アレイウェハＷ３のテストパッド６３を形成する場合にも適用することが可能である。この場合、これらのテストは例えば、アレイウェハＷ２に含まれる各アレイチップ２（アレイチップ領域）の動作や、アレイウェハＷ３に含まれる各アレイチップ３（アレイチップ領域）の動作をテストするために行われる。これにより、アレイウェハＷ２内の各アレイチップ２が良品であるか不良品であるかを判定することや、アレイウェハＷ３内の各アレイチップ３が良品であるか不良品であるかを判定することが可能となる。この場合、アレイウェハＷ２は、各アレイチップ２内に１つのテストパッド６２を備えていてもよいし、アレイウェハＷ３は、各アレイチップ３内に１つのテストパッド６３を備えていてもよい。
【0076】
次に、回路ウェハＷ１、アレイウェハＷ２、およびアレイウェハＷ３に対して行われるテストのさらなる詳細を説明する。
【0077】
図１７は、第１実施形態のテスト方法を説明するためのフローチャートである。
【0078】
本実施形態では、回路ウェハＷ１、アレイウェハＷ２、およびアレイウェハＷ３を製造するステップＳ１、Ｓ２、Ｓ３がそれぞれ行われる。回路ウェハＷ１のテストは、図１３(ａ)～図１６(ｂ)を参照して説明したように、ステップＳ１の一環として行われる（ステップＳ１ａ）。同様に、アレイウェハＷ２のテストは、ステップＳ２の一環として行われる（ステップＳ２ａ）。同様に、アレイウェハＷ３のテストは、ステップＳ３の一環として行われる（ステップＳ３ａ）。
【0079】
その後、回路ウェハＷ１とアレイウェハＷ２とが貼り合わされ（ステップＳ４）、アレイウェハＷ２とアレイウェハＷ３とが貼り合わされる（ステップＳ５）。このようにして、図１に示す半導体装置が製造される。なお、ステップＳ５を行った後に、互いに貼り合わされた回路ウェハＷ１、アレイウェハＷ２、およびアレイウェハＷ３のテストをさらに行ってもよい。
【0080】
図１８は、第１実施形態のテスト方法を説明するための模式図である。
【0081】
本実施形態の半導体装置は例えば、Ｎａ枚の回路ウェハＷ１と、Ｎｂ枚のアレイウェハＷ２と、Ｎｃ枚のアレイウェハＷ３とを製造し（Ｎａ、Ｎｂ、Ｎｃは２以上の整数）、これらの中から１枚の回路ウェハＷ１、１枚のアレイウェハＷ２、および１枚のアレイウェハＷ３を選択し、選択された回路ウェハＷ１、アレイウェハＷ２、およびアレイウェハＷ３を貼り合わせることで製造される。このような選択は例えば、回路ウェハＷ１、アレイウェハＷ２、およびアレイウェハＷ３のテストの結果に基づいて行われる。これらＮａ枚の回路ウェハＷ１、Ｎｂ枚のアレイウェハＷ２、およびＮｃ枚のアレイウェハＷ３は、Ｎ枚の第１基板およびＭ枚の第２基板の例である（Ｎ、Ｍは２以上の整数）。
【0082】
図１８(ａ)は、Ｎａ枚の回路ウェハＷ１の例として、３枚の回路ウェハＷ１ａ～Ｗ１ｃを示している。各回路ウェハＷ１は、複数の回路チップ１（回路チップ領域）を含んでいる。同様に、図１８(ｂ)および図１８(ｃ)は、Ｎｂ枚のアレイウェハＷ２の例として、３枚のアレイウェハＷ２ａ～Ｗ２ｃを示しており、Ｎｃ枚のアレイウェハＷ３の例として、３枚のアレイウェハＷ３ａ～Ｗ３ｃを示している。各アレイウェハＷ２は、複数のアレイチップ２（アレイチップ領域）を含んでおり、各アレイウェハＷ３は、複数のアレイチップ３（アレイチップ領域）を含んでいる。以下、各回路ウェハＷ１の回路チップ領域、各アレイウェハＷ２のアレイチップ領域、および各アレイウェハＷ３のアレイチップ領域をそれぞれ「回路チップ領域１」「アレイチップ領域２」「アレイチップ領域３」と表記することにする。回路チップ領域１、アレイチップ領域２、およびアレイチップ領域３は、第１および第２チップ領域の例である。
【0083】
図１８(ａ)～図１８(ｃ)は、テストにより良品と判定された回路チップ領域１、アレイチップ領域２、およびアレイチップ領域３を、白い正方形（ＯＫ領域）で示し、テストにより不良品と判定された回路チップ領域１、アレイチップ領域２、およびアレイチップ領域３を、ドットハッチングが付された正方形（ＮＧ領域）で示している。
【0084】
例えば、良品の回路チップ領域１と、良品のアレイチップ領域２と、良品のアレイチップ領域３から製造された半導体チップは、良品となる。一方、回路チップ領域１、アレイチップ領域２、およびアレイチップ領域３の少なくともいずれかが不良品であれば、これら回路チップ領域１、アレイチップ領域２、およびアレイチップ領域３から製造された半導体チップは、不良品となる。上述の選択は、良品の半導体チップの割合が多くなるように、すなわち、半導体チップの歩留まりが向上するように行うことが望ましい。
【0085】
なお、図１８(ａ)は、回路ウェハＷ１ａ～Ｗ１ｃを上向きに示している。一方、図１８(ｂ)は、アレイウェハＷ２ａ～Ｗ２ｃを下向きに示しており、図１８(ｃ)も、アレイウェハＷ３ａ～Ｗ３ｃを下向きに示している。すなわち、図１８(ａ)～図１８(ｃ)は、これらのウェハを貼合直前の状態で示している。これは、後述する図１９～図２０でも同様である。
【0086】
図１９は、第１実施形態の比較例のテスト方法を説明するための模式図である。
【0087】
図１９(ａ)では、回路ウェハＷ１ａ、アレイウェハＷ２ａ、およびアレイウェハＷ３ｃを貼り合わせることで半導体ウェハＷ４が製造されている。半導体ウェハＷ４は、複数の半導体チップ領域４（半導体チップ４）を含んでおり、各半導体チップ領域４は、１つの回路チップ領域１と、１つのアレイチップ領域２と、１つのアレイチップ領域３とを含んでいる。
【0088】
上述のように、良品の回路チップ領域１、良品のアレイチップ領域２、および良品のアレイチップ領域３を含む半導体チップ領域４は、良品となる。一方、不良品の回路チップ領域１、不良品のアレイチップ領域２、または不良品のアレイチップ領域３を含む半導体チップ領域４は、不良品となる。その結果、図１９(ａ)の半導体ウェハＷ４は、１０個の良品の半導体チップ領域４と、１６個の不良品の半導体チップ領域４とを含んでいる。
【0089】
図１９(ｂ)では、回路ウェハＷ１ｃ、アレイウェハＷ２ｂ、およびアレイウェハＷ３ａを貼り合わせることで半導体ウェハＷ５が製造されている。半導体ウェハＷ５は、複数の半導体チップ領域５（半導体チップ５）を含んでおり、各半導体チップ領域５は、１つの回路チップ領域１と、１つのアレイチップ領域２と、１つのアレイチップ領域３とを含んでいる。図１９(ｂ)の半導体ウェハＷ５は、１４個の良品の半導体チップ領域５と、１２個の不良品の半導体チップ領域５とを含んでいる。
【0090】
図２０は、第１実施形態のテスト方法を説明するための模式図である。
【0091】
図２０(ａ)では、回路ウェハＷ１ａ、アレイウェハＷ２ａ、およびアレイウェハＷ３ｂを貼り合わせることで半導体ウェハＷ６が製造されている。半導体ウェハＷ６は、複数の半導体チップ領域６（半導体チップ６）を含んでおり、各半導体チップ領域６は、１つの回路チップ領域１と、１つのアレイチップ領域２と、１つのアレイチップ領域３とを含んでいる。図２０(ａ)の半導体ウェハＷ６は、２２個の良品の半導体チップ領域６と、４個の不良品の半導体チップ領域６とを含んでいる。
【0092】
図２０(ｂ)では、回路ウェハＷ１ｂ、アレイウェハＷ２ｂ、およびアレイウェハＷ３ａを貼り合わせることで半導体ウェハＷ７が製造されている。半導体ウェハＷ７は、複数の半導体チップ領域７（半導体チップ７）を含んでおり、各半導体チップ領域７は、１つの回路チップ領域１と、１つのアレイチップ領域２と、１つのアレイチップ領域３とを含んでいる。図２０(ｂ)の半導体ウェハＷ７は、２０個の良品の半導体チップ領域７と、６個の不良品の半導体チップ領域７とを含んでいる。
【0093】
このように、本実施形態によれば、回路ウェハＷ１、アレイウェハＷ２、およびアレイウェハＷ３のテストの結果に基づいて上述の選択を行うことで、半導体チップの歩留まりを向上させることが可能となる。図２０(ａ)では、回路ウェハＷ１ａ、アレイウェハＷ２ａ、およびアレイウェハＷ３ｂが選択されている。図２０(ｂ)では、回路ウェハＷ１ｂ、アレイウェハＷ２ｂ、およびアレイウェハＷ３ａが選択されている。本実施形態では、このような選択を、人間が手動で行ってもよいし、コンピュータなどの機器が自動で行ってもよい。これらの場合には、半導体チップの歩留まりが最大化されるように、上述の選択を行ってもよい。この際、半導体チップの不良品の個数を多くしてしまうような回路ウェハＷ１、アレイウェハＷ２、またはアレイウェハＷ３は、半導体チップの製造に使用せずに廃棄してもよい。
【0094】
以上のように、本実施形態の半導体装置は、貼合用の金属パッド１５、２３、２６、３３だけでなく、テストパッド６１、６２、６３を備えている。よって、本実施形態によれば、貼合により製造される半導体装置（半導体チップ）の歩留まりを向上させることが可能となる。
【0095】
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
【符号の説明】
【0096】
１：回路チップ、２：アレイチップ、３：アレイチップ、４～７：半導体チップ、
１０：基板、１１：トランジスタ、１１ａ：ゲート絶縁膜、
１１ｂ：ゲート電極、１２：層間絶縁膜、１２ａ～１２ｂ：絶縁膜、
１３ａ～１３ｆ：プラグ、１４ａ～１４ｅ：配線、１５：金属パッド、
２０：基板、２１：層間絶縁膜、２１ａ～２１ｂ：絶縁膜、
２２：メモリセルアレイ、２３：金属パッド、
２４ａ～２４ｆ：プラグ、２５ａ～２５ｄ：配線、２６：金属パッド、
３０：基板、３１：層間絶縁膜、３１ａ～３１ｂ：絶縁膜、
３２：メモリセルアレイ、３３：金属パッド、
３４ａ～３４ｄ：プラグ、３５ａ～３５ｃ：配線、
４１：電極層、４２：絶縁膜、４３：柱状部、
４３ａ：ブロック絶縁膜、４３ｂ：電荷蓄積層、
４３ｃ：トンネル絶縁膜、４３ｄ：チャネル半導体層、４３ｅ：コア絶縁膜、
５１：電極層、５２：絶縁膜、５３：柱状部、
５３ａ：ブロック絶縁膜、５３ｂ：電荷蓄積層、
５３ｃ：トンネル絶縁膜、５３ｄ：チャネル半導体層、５３ｅ：コア絶縁膜、
６１：テストパッド、６１ａ：面状部、６１ｂ：線状部、
６２：テストパッド、６２ａ：面状部、６２ｂ：線状部、
６３：テストパッド、６３ａ：面状部、６３ｂ：線状部
１０：基板、１１：トランジスタ、１１ａ：ゲート絶縁膜、
１１ｂ：ゲート電極、１２：層間絶縁膜、１２ａ～１２ｂ：絶縁膜、
１３ａ～１３ｆ：プラグ、１４ａ～１４ｅ：配線、１５：金属パッド、
２０：基板、２１：層間絶縁膜、２１ａ～２１ｂ：絶縁膜、
２２：メモリセルアレイ、２３：金属パッド、
２４ａ～２４ｆ：プラグ、２５ａ～２５ｄ：配線、２６：金属パッド、
３０：基板、３１：層間絶縁膜、３１ａ～３１ｂ：絶縁膜、
３２：メモリセルアレイ、３３：金属パッド、
３４ａ～３４ｄ：プラグ、３５ａ～３５ｃ：配線、
４１：電極層、４２：絶縁膜、４３：柱状部、
４３ａ：ブロック絶縁膜、４３ｂ：電荷蓄積層、
４３ｃ：トンネル絶縁膜、４３ｄ：チャネル半導体層、４３ｅ：コア絶縁膜、
５１：電極層、５２：絶縁膜、５３：柱状部、
５３ａ：ブロック絶縁膜、５３ｂ：電荷蓄積層、
５３ｃ：トンネル絶縁膜、５３ｄ：チャネル半導体層、５３ｅ：コア絶縁膜、
６１：テストパッド、６１ａ：面状部、６１ｂ：線状部、
６２：テストパッド、６２ａ：面状部、６２ｂ：線状部、
６３：テストパッド、６３ａ：面状部、６３ｂ：線状部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】