特開 2024-93764 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024093764

(43)【公開日】2024-07-09

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H03K 19/00 20060101AFI20240702BHJP

   H01L 21/822 20060101ALI20240702BHJP

   H03K 19/0185 20060101ALN20240702BHJP

【ＦＩ】

H03K19/00 210

H01L27/04 D

H03K19/0185

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2022210332

(22)【出願日】2022-12-27

(71)【出願人】

【識別番号】520041932

【氏名又は名称】ナノブリッジ・セミコンダクター株式会社

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】白 旭

(72)【発明者】

【氏名】阪本 利司

(72)【発明者】

【氏名】宮村 信

(72)【発明者】

【氏名】根橋 竜介

(72)【発明者】

【氏名】船橋 一訓

【テーマコード（参考）】

5F038

5J056

【Ｆターム（参考）】

5F038CD02

5F038CD04

5F038CD09

5F038CD16

5F038DF08

5F038EZ20

5J056AA00

5J056BB02

5J056BB17

5J056DD13

5J056DD29

5J056FF07

(57)【要約】

【課題】パワーゲーティングを行う半導体装置において、貫通電流及び誤動作を防止しつつ、動作遅延及び消費電力の増加の問題を解消した半導体装置を提供する。
【解決手段】パワードメインと、Ｐ型トランジスタ及びＮ型トランジスタが組み合わされてなり、外部から入力された制御信号に応じて、パワードメインに対して電源電圧が供給される状態と供給されない状態とを切り替えるためのパワーコントローラと、を備え、パワーコントローラの出力部は、パワードメインの電源ライン又はグランドラインに接続されている。
【選択図】図１

【特許請求の範囲】

【請求項1】

パワードメインと、
Ｐ型トランジスタ及びＮ型トランジスタが組み合わされてなり、外部から入力された制御信号に応じて、前記パワードメインに対して電源電圧が供給される状態と供給されない状態とを切り替えるためのパワーコントローラと、を備え、
前記パワーコントローラの出力部は、前記パワードメインの電源ライン又はグランドラインに接続されている
半導体装置。

【請求項2】

前記パワードメインは、Ｐ型トランジスタを有し、
前記パワーコントローラの出力部は、前記パワードメインのＰ型トランジスタのボディ端子に接続されている
請求項１に記載の半導体装置。

【請求項3】

前記パワードメインは、Ｎ型トランジスタを有し、
前記パワーコントローラの出力部は、前記パワードメインのＮ型トランジスタのボディ端子に接続されている
請求項１に記載の半導体装置。

【請求項4】

外部から入力された制御信号に応じて、前記パワードメインに対して電源電圧が供給される状態と供給されない状態とを切り替えるパワースイッチをさらに備え、
前記パワーコントローラの出力は、前記パワードメインの最終段の部分の電源ライン又はグランドラインに接続されており、
前記パワースイッチは、前記パワードメインの前記最終段以外の部分の電源ライン又はグランドラインに接続されている
請求項１に記載の半導体装置。

【請求項5】

前記パワーコントローラの出力は、さらに、前記パワードメインの最初段の部分の電源ライン又はグランドラインに接続されている
請求項４に記載の半導体装置。

【請求項6】

前記パワードメインとして、第１の電圧で動作するトランジスタにより構成された第１のパワードメインと、前記第１の電圧よりも高い第２の電圧で動作するトランジスタにより構成された第２のパワードメインと、を備え、
前記第２のパワードメインの出力部は、前記第１のパワードメインの入力部に接続されている
請求項５に記載の半導体装置。

【請求項7】

前記第２のパワードメインは、２つの電極間に印加される電圧の向きに応じて抵抗状態が変化する不揮発性抵抗変化素子と、前記不揮発性抵抗変化素子に対して、抵抗状態を変化させる書き込み動作を行うための書き込み回路と、を備える
請求項６に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関する。

【背景技術】

【0002】

近年、論理回路を搭載した様々な電子機器のモバイル化に伴って、電子機器に用いられる論理回路の低消費電力化が要請されている。電子機器に用いられる論理回路は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）等の半導体集積回路により構成されることが多い。

【0003】

近年では、ゲート幅の縮小や酸化膜の薄膜化など、ＣＭＯＳの製造プロセスの微細化が進んでいる。このような製造プロセスの微細化に伴い、ＣＭОＳにおけるリーク電流が大きくなり、これによる消費電力も無視できなくなってきている。

【0004】

これに対する対策として、パワードメイン毎に、論理回路が動作していない期間では電源供給を遮断してリーク電流を低減するパワーゲーティングと呼ばれる手法が提案されている（例えば、特許文献１、特許文献２、又は、非特許文献１参照）。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特許第６７２２９８６号公報

【特許文献2】米国特許第７６９４２５１号明細書

【非特許文献】

【0006】

【非特許文献1】X. Bai et al., "Via-Switch FPGA: 65-nm CMOS Implementation and Evaluation," in IEEE Journal of Solid-State Circuits, vol. 57, no. 7, pp. 2250-2262, July 2022.

【発明の概要】

【発明が解決しようとする課題】

【0007】

図１５は、パワードメインの電源ラインにパワーゲーティング用トランジスタを配置した従来の構成の集積回路の概略構成図である。図１６は、パワードメインのグランドラインにパワーゲーティング用トランジスタを配置した従来の構成の集積回路の概略構成図である。

【0008】

図１５に示されているような従来の半導体装置１００の構成では、パワードメイン１１０、１１１の電源ラインの各々に、パワーゲーティング用のトランジスタ１２０、１２１が接続されている。トランジスタ１２０、１２１は、パワードメイン１１０、１１１に対する電源供給状態を切り替えるパワースイッチとして機能する。パワードメイン１１０とパワードメイン１１１との間には、アイソレーションセル１３０が挿入されている。

【0009】

また、図１６に示すように、パワードメイン１１０、１１１のグランドラインの各々に、パワーゲーティング用のトランジスタ１２０、１２１が接続されている場合においても、パワードメイン１１０とパワードメイン１１１との間には、同様にアイソレーションセル１３０が挿入されている。

【0010】

図１７は、図１６に示す従来の構成において、パワードメイン１１０、１１１間にアイソレーションセルを挿入しない場合の問題を説明するための図である。

【0011】

図１７に示すように、前段のパワードメイン１１０の電源がオフ状態であり、後段のパワードメイン１１１の電源がオン状態の場合の場合、パワードメイン１１０の出力信号ＯＵＴ０が不定状態となり、後段のパワードメイン１１１に設けられているＣＭＯＳにおいて、貫通電流が発生するおそれがある。また、後段のパワードメイン１１１に不安定な信号値の出力信号ＯＵＴ０が伝搬し、パワードメイン１１１内の回路において誤動作が発生するおそれがある。

【0012】

図１８は、図１６に示す従来の構成において、パワードメイン１１０、１１１間にアイソレーションセル１３０の一例としてＡＮＤ回路を挿入した場合の問題を説明するための図である。ＡＮＤ回路１３０は、入力された２つの信号の論理積演算を行う回路である。

【0013】

図１８に示すように、前段のパワードメイン１１０の電源をオフ状態とすべく、トランジスタ１２０に入力される制御信号ＥＮＧ０をグランド電位（すなわち、論理値「０」）とした場合、ＡＮＤ回路１３０の出力はパワードメイン１１０の出力信号ＯＵＴ０の論理値に関わらず「０」となり、後段のパワードメイン１１１における貫通電流及び誤動作を防止することができる。

【0014】

しかしながら、このようなアイソレーションセル１３０の使用により、半導体装置１００Ａにおいて、動作遅延及び消費電力の増加等の問題が生じる。

【0015】

なお、上記の課題は、図１５に示すような、パワードメイン１１０、１１１の電源ライン側にパワーゲーティング用のトランジスタ１２０、１２１を配置した半導体装置１００においても同様である。

【0016】

本発明は以上のような課題を解決するためになされたものであり、本発明の目的は、パワーゲーティングを行う半導体装置において、貫通電流及び誤動作を防止しつつ、動作遅延及び消費電力の増加の問題を解消した半導体装置を提供することである。

【課題を解決するための手段】

【0017】

本発明の半導体装置は、パワードメインと、Ｐ型トランジスタ及びＮ型トランジスタが組み合わされてなり、外部から入力された制御信号に応じて、前記パワードメインに対して電源電圧が供給される状態と供給されない状態とを切り替えるためのパワーコントローラと、を備え、前記パワーコントローラの出力部は、前記パワードメインの電源ライン又はグランドラインに接続されている。

【0018】

本発明の半導体装置において、前記パワードメインは、Ｐ型トランジスタを有し、前記パワーコントローラの出力部は、前記パワードメインのＰ型トランジスタのボディ端子に接続されていてもよい。

【0019】

また、前記パワードメインは、Ｎ型トランジスタを有し、前記パワーコントローラの出力部は、前記パワードメインのＮ型トランジスタのボディ端子に接続されていてもよい。

【0020】

また、外部から入力された制御信号に応じて、前記パワードメインに対して電源電圧が供給される状態と供給されない状態とを切り替えるパワースイッチをさらに備え、前記パワーコントローラの出力は、前記パワードメインの最終段の部分の電源ライン又はグランドラインに接続されており、前記パワースイッチは、前記パワードメインの前記最終段以外の部分の電源ライン又はグランドラインに接続されていてもよい。

【0021】

また、前記パワーコントローラの出力は、さらに、前記パワードメインの最初段の部分の電源ライン又はグランドラインに接続されていてもよい。

【0022】

また、前記パワードメインとして、第１の電圧で動作するトランジスタにより構成された第１のパワードメインと、前記第１の電圧よりも高い第２の電圧で動作するトランジスタにより構成された第２のパワードメインと、を備え、前記第２のパワードメインの出力部は、前記第１のパワードメインの入力部に接続されていてもよい。

【0023】

また、前記第２のパワードメインは、２つの電極間に印加される電圧の向きに応じて抵抗状態が変化する不揮発性抵抗変化素子と、前記不揮発性抵抗変化素子に対して、抵抗状態を変化させる書き込み動作を行うための書き込み回路と、を備えてもよい。

【発明の効果】

【0024】

本発明の半導体装置によれば、パワーゲーティングを行う半導体装置において、貫通電流及び誤動作を防止しつつ、動作遅延及び消費電力の増加の問題を解消することができる。

【図面の簡単な説明】

【0025】

【図1】本発明の第１の実施形態の半導体装置の概略構成を示す図である。

【図2】図１に示す半導体装置の動作説明のための図である。

【図3】本発明の第１の実施形態の変形例の半導体装置の概略構成を示す図である。

【図4】図３に示す半導体装置の動作説明のための図である。

【図5】本発明の第２の実施形態の半導体装置の概略構成を示す図であり、電源タイプのパワーインバータと電源タイプのパワースイッチのハイブリッド方式のパワーゲーティング回路を示す図である。

【図6】本発明の第２の実施形態の変形例の半導体装置の概略構成を示す図であり、グランドタイプのパワーインバータと電源タイプのパワースイッチのハイブリッド方式のパワーゲーティング回路を示す図である。

【図7】本発明の第２の実施形態の変形例の半導体装置の概略構成を示す図であり、グランドタイプのパワーインバータとグランドタイプのパワースイッチのハイブリッド方式のパワーゲーティング回路を示す図である。

【図8】本発明の第２の実施形態の変形例の半導体装置の概略構成を示す図であり、電源タイプのパワーインバータとグランドタイプのパワースイッチのハイブリッド方式のパワーゲーティング回路を示す図である。

【図9】本発明の第３の実施形態の半導体装置の概略構成を示す図である。

【図10】図９に示す半導体装置の動作説明のための図である。

【図11】本発明の第３の実施形態の変形例の半導体装置の概略構成を示す図である。

【図12】図１１に示す半導体装置のパワーゲーティングモードについて説明するための図である。

【図13】図１１に示す半導体装置の書き込みモードについて説明するための図である。

【図14】図１１に示す半導体装置のアプリケーションモードについて説明するための図である。

【図15】パワードメインの電源ラインにパワーゲーティング用トランジスタを配置した従来の構成の集積回路の概略構成図である。

【図16】パワードメインのグランドラインにパワーゲーティング用トランジスタを配置した従来の構成の集積回路の概略構成図である。

【図17】図１６に示す従来の構成において、パワードメイン間にアイソレーションセルを挿入しない場合の問題を説明するための図である。

【図18】図１６に示す従来の構成において、パワードメイン間にアイソレーションセルの一例としてＡＮＤ回路を挿入した場合の問題を説明するための図である。

【発明を実施するための形態】

【0026】

次に、本発明の実施の形態について図面を参照して詳細に説明する。

【0027】

（第１の実施形態）
最初に、本発明の第１の実施形態の半導体装置１について説明する。図１は、本発明の第１の実施形態の半導体装置１の概略構成を示す図である。図２は、上記半導体装置１の動作説明のための図である。

【0028】

本実施形態の半導体装置１は、パワードメインの電源制御にパワーインバータを用いたパワーインバータ方式のパワーゲーティング回路を備えた集積回路である。

【0029】

図１に示すように、本実施形態の半導体装置１は、前段のパワードメイン１０及び後段のパワードメイン１１の２つのパワードメインと、Ｐ型トランジスタ及びＮ型トランジスタが組み合わされてなり、外部から入力された制御信号に応じて、パワードメイン１０、１１に対して電源電圧が供給される状態（電源オン状態）と供給されない状態（電源オフ状態）とを切り替えるための２つのパワーインバータ２０、２１と、を備える。

【0030】

ここで「パワードメイン」とは、半導体装置１において、同時に電源のオン状態とオフ状態とが切り替えられる領域を意味する。

【0031】

パワーインバータ２０、２１は、一例として、Ｐ型トランジスタであるＰ型ＭＯＳ－ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）及びＮ型トランジスタであるＮ型ＭＯＳ－ＦＥＴが組み合わされてなるＣＭＯＳにより構成される。

【0032】

パワーインバータ２０、２１は、本発明の技術におけるパワーコントローラの一例である。パワーコントローラは、Ｐ型トランジスタ及びＮ型トランジスタが組み合わされてなる回路であり、上記のようなＣＭＯＳインバータ構成に限らず、例えば、ＮＯＲゲート或いはＮＡＮＤゲートを含むＣＭＯＳトランジスタ回路とする等、種々の変更が可能である。

【0033】

パワーインバータ２０の出力部２０ａは、前段のパワードメイン１０の電源ラインに接続されている。また、パワーインバータ２１の出力部２１ａは、後段のパワードメイン１１の電源ラインに接続されている。ここで、「電源ライン」とは、パワードメイン１０及びパワードメイン１１において電源に接続される部分を意味する。

【0034】

図２に示すように、パワードメイン１０は、一例として、Ｐ型ＭＯＳ－ＦＥＴ３０Ｐ及びＮ型ＭＯＳ－ＦＥＴ３０Ｎが組み合わされてなるＣＭＯＳ３０を有し、パワーインバータ２０の出力部２０ａは、Ｐ型ＭＯＳ－ＦＥＴ３０Ｐのボディ端子に接続されている。

【0035】

同様に、パワードメイン１１は、Ｐ型ＭＯＳ－ＦＥＴ３１Ｐ及びＮ型ＭＯＳ－ＦＥＴ３１Ｎが組み合わされてなるＣＭＯＳ３１を有し、パワーインバータ２１の出力部２１ａは、Ｐ型ＭＯＳ－ＦＥＴ３１Ｐのボディ端子に接続されている。

【0036】

次に、半導体装置１の作用について説明する。

【0037】

図２に示すように、パワーインバータ２０に入力する制御信号ＥＮＤ０の論理値を「１（すなわち、電源電位ＶＤＤ）」に設定した場合、パワーインバータ２０の出力部２０ａの電位はグランド電位ＧＮＤとなり、パワードメイン１０の電源がオフ状態となる。

【0038】

このとき、パワーインバータ２０の出力部２０ａと接続されているＰ型ＭＯＳ－ＦＥＴ３０Ｐのソース端子及びボディ端子はグランド電位ＧＮＤとなり、ボディ端子とＰＮ接合されているドレイン端子もグランド電位ＧＮＤとなる。

【0039】

従って、ＣＭＯＳ３０の出力信号ＯＵＴ０は、Ｐ型ＭＯＳ－ＦＥＴ３０Ｐを経由した出力論理値が「０（すなわち、グランド電位ＧＮＤ）」となり、出力信号ＯＵＴ０の論理値が「０（すなわち、グランド電位ＧＮＤ）」に安定する。

【0040】

これにより、後段のパワードメイン１１のＣＭＯＳ３１における貫通電流及び誤動作の発生を防ぐことができる。さらに、パワードメイン１０とパワードメイン１１との間のアイソレーションセルの配置が不要であるため、アイソレーションセルの配置による動作遅延及び消費電力の増加を無くすことができる。

【0041】

［第１の実施形態の変形例］
なお、上記の半導体装置１では、パワーインバータ２０の出力部２０ａ及びパワーインバータ２１の出力部２１ａの各々は、パワードメイン１０及びパワードメイン１１の電源ラインに接続されているが、パワードメイン１０及びパワードメイン１１のグランドラインに接続してもよい。以下、そのような態様について説明する。

【0042】

図３は、本発明の第１の実施形態の変形例の半導体装置１Ａの概略構成を示す図である。図４は、上記半導体装置１Ａの動作説明のための図である。

【0043】

本実施形態の変形例の半導体装置１Ａは、上記の半導体装置１と比較して、パワーインバータ２０の出力部２０ａ及びパワーインバータ２１の出力部２１ａの各々が、パワードメイン１０及びパワードメイン１１のグランドラインに接続されている点以外は同じ構成であるため、構成に関する説明は省略する。

【0044】

図３に示すように、パワーインバータ２０の出力部２０ａは、前段のパワードメイン１０のグランドラインに接続されている。また、パワーインバータ２１の出力部２１ａは、後段のパワードメイン１１のグランドラインに接続されている。ここで、「グランドライン」とは、パワードメイン１０及びパワードメイン１１においてグランドに接続される部分を意味する。

【0045】

図４に示すように、パワードメイン１０は、一例として、Ｐ型ＭＯＳ－ＦＥＴ３０Ｐ及びＮ型ＭＯＳ－ＦＥＴ３０Ｎが組み合わされてなるＣＭＯＳ３０を有し、パワーインバータ２０の出力部２０ａは、Ｎ型ＭＯＳ－ＦＥＴ３０Ｎのボディ端子に接続されている。

【0046】

同様に、パワードメイン１１は、Ｐ型ＭＯＳ－ＦＥＴ３１Ｐ及びＮ型ＭＯＳ－ＦＥＴ３１Ｎが組み合わされてなるＣＭＯＳ３１を有し、パワーインバータ２１の出力部２０ａは、Ｎ型ＭＯＳ－ＦＥＴ３１Ｎのボディ端子に接続されている。

【0047】

次に、半導体装置１Ａの作用について説明する。

【0048】

図４に示すように、パワーインバータ２０に入力する制御信号ＥＮＧ０の論理値を「０（すなわち、グランド電位）」に設定した場合、パワーインバータ２０の出力部２０ａの電位は電源電位ＶＤＤとなり、パワードメイン１０の電源がオフ状態となる。

【0049】

このとき、パワーインバータ２０の出力部２０ａと接続されているＮ型ＭＯＳ－ＦＥＴ３０Ｎのソース端子及びボディ端子は電源電位ＶＤＤとなり、ボディ端子とＰＮ接合されているドレイン端子も電源電位ＶＤＤとなる。

【0050】

従って、ＣＭＯＳ３０の出力信号ＯＵＴ０は、Ｐ型ＭＯＳ－ＦＥＴ３０Ｐを経由した出力論理値が「１（すなわち、電源電位ＶＤＤ）」となり、出力信号ＯＵＴ０の論理値が「１（すなわち、電源電位ＶＤＤ）」に安定する。

【0051】

これにより、後段のパワードメイン１１のＣＭＯＳ３１における貫通電流及び誤動作の発生を防ぐことができる。さらに、パワードメイン１０とパワードメイン１１との間のアイソレーションセルの配置が不要であるため、アイソレーションセルの配置による動作遅延及び消費電力の増加を無くすことができる。

【0052】

（第２の実施形態）
次に、本発明の第２の実施形態の半導体装置２について説明する。図５は、本発明の第２の実施形態の半導体装置２の概略構成を示す図である。

【0053】

本実施形態の半導体装置２は、パワーインバータとパワースイッチとを組み合わせたハイブリッド方式のパワーゲーティング回路を備えた構成である。

【0054】

図５に示すように、本実施形態の半導体装置２は、前段のパワードメイン１０及び後段のパワードメイン１１の２つのパワードメインと、Ｐ型ＭＯＳ－ＦＥＴ及びＮ型ＭＯＳ－ＦＥＴが組み合わされてなり、外部から入力された制御信号に応じて、パワードメイン１０、１１に対して電源電圧が供給される状態と供給されない状態とを切り替えるための２つのパワーインバータ２０、２１と、外部から入力された制御信号に応じて、パワードメイン１０、１１に対して電源電圧が供給される状態と供給されない状態とを切り替えるパワースイッチ４０、４１と、を備える。

【0055】

ここで、「パワースイッチ」とは、２つのトランジスタが組み合わされてなるインバータではなく、例えばトランジスタ等の、単一の素子により電源電圧が供給される状態と供給されない状態とを切り替えるものを意味する。本実施形態のパワースイッチ４０、４１は、一例として、Ｐ型ＭＯＳ－ＦＥＴにより構成されている。

【0056】

パワーインバータ２０の出力部２０ａは、前段のパワードメイン１０の最終段の部分１０ｂの電源ラインに接続されている。また、パワーインバータ２１の出力部２１ａは、後段のパワードメイン１１の最終段の部分１１ｂの電源ラインに接続されている。

【0057】

パワースイッチ４０は、前段のパワードメイン１０の最終段以外の部分１０ａの電源ラインに接続されている。また、パワースイッチ４１は、後段のパワードメイン１１の最終段以外の部分１１ａの電源ラインに接続されている。

【0058】

後段のパワードメイン１１のＣＭＯＳ３１における貫通電流及び誤動作の発生を防ぐためには、前段のパワードメイン１０の最終段の部分１０ｂがパワーインバータ２０により電源制御されていればよく、最終段以外の部分１０ａの電源制御についてはパワーインバータを用いる必要がない。

【0059】

そのため、最終段以外の部分１０ａについては、パワーインバータ（本例ではＣＭＯＳ）よりもサイズが小さいＰ型ＭＯＳ－ＦＥＴにより構成されるパワースイッチ４０により電源制御を行うことにより、パワーゲーティングに要する回路領域のサイズを小さくすることができる。

【0060】

［第２の実施形態の変形例］
なお、本実施形態において、パワーインバータ及びパワースイッチは、パワードメインの電源ラインに接続される態様に限らず、パワードメインのグランドラインに接続される態様としてもよい。

【0061】

以下では、電源ラインに接続されるパワーインバータ及びパワースイッチを、電源タイプのパワーインバータ及びパワースイッチと呼称する。また、グランドラインに接続されるパワーインバータ及びパワースイッチを、グランドタイプのパワーインバータ及びパワースイッチと呼称する。

【0062】

例えば、図６に示す半導体装置２Ａのように、グランドタイプのパワーインバータ２０、２１と電源タイプのパワースイッチ４０、４１とを組み合わせたハイブリッド方式のパワーゲーティング回路としてもよい。

【0063】

また、図７に示す半導体装置２Ｂのように、グランドタイプのパワーインバータ２０、２１とグランドタイプのパワースイッチ４０、４１とを組み合わせたハイブリッド方式のパワーゲーティング回路としてもよい。

【0064】

また、図８に示す半導体装置２Ｃのように、電源タイプのパワーインバータ２０、２１とグランドタイプのパワースイッチ４０、４１とを組み合わせたハイブリッド方式のパワーゲーティング回路としてもよい。

【0065】

（第３の実施形態）
次に、本発明の第３の実施形態の半導体装置３について説明する。図９は、本発明の第３の実施形態の半導体装置３の概略構成を示す図である。図１０は、上記半導体装置３の動作説明のための図である。

【0066】

本実施形態の半導体装置３は、第２の実施形態に示したハイブリッド方式のパワーゲーティング回路を備えた構成において、後段のパワードメインをコア電圧で動作するトランジスタにより構成されたコア電圧パワードメイン１１とし、前段のパワードメインをコア電圧よりも高い電圧で動作するトランジスタにより構成された高電圧パワードメイン１０とした構成である。

【0067】

高電圧パワードメイン１０は、本発明の技術における第２のパワードメインの一例である。また、コア電圧パワードメイン１１は、本発明の技術における第１のパワードメインの一例である。

【0068】

なお、高電圧パワードメイン１０の動作電圧をＶＨＶ、コア電圧パワードメイン１１の動作電圧をＶＤＤとした場合、動作電圧ＶＨＶは、下記の条件式（１）を満たす範囲で設定される。
ＶＨＶ≦２×ＶＤＤ

【0069】

図９及び図１０に示すように、本実施形態の半導体装置３は、前段の高電圧パワードメイン１０及び後段のコア電圧パワードメイン１１の２つのパワードメインと、Ｐ型ＭＯＳ－ＦＥＴ及びＮ型ＭＯＳ－ＦＥＴが組み合わされてなり、外部から入力された制御信号に応じて、高電圧パワードメイン１０及びコア電圧パワードメイン１１に対して電源電圧が供給される状態と供給されない状態とを切り替えるための２つのパワーインバータ２０、２１と、外部から入力された制御信号に応じて、高電圧パワードメイン１０及びコア電圧パワードメイン１１に対して電源電圧が供給される状態と供給されない状態とを切り替えるパワースイッチ４０、４１と、を備える。

【0070】

パワーインバータ２０の出力部２０ａは、前段の高電圧パワードメイン１０の最終段の部分１０ｂの電源ラインに接続されている。また、パワーインバータ２１の出力部２１ａは、後段のコア電圧パワードメイン１１の最初段の部分１１ａ及び最終段の部分１１ｃのグランドラインに接続されている。

【0071】

パワースイッチ４０は、前段の高電圧パワードメイン１０の最終段以外の部分１０ａの電源ラインに接続されている。また、パワースイッチ４１は、後段のパワードメイン１１の中間の部分１１ｂのグランドラインに接続されている。

【0072】

高電圧パワードメイン１０の出力部１０ｃは、コア電圧パワードメイン１１の入力部１１ｄに接続されている。

【0073】

次に、本実施形態の半導体装置３の作用について説明する。

【0074】

前段の高電圧パワードメイン１０の電源がオン状態であり、後段のコア電圧パワードメイン１１の電源がオフ状態の場合、コア電圧パワードメイン１１の最初段の部分１１ａに含まれるトランジスタのゲート端子に高電圧が印加され、コア電圧パワードメイン１１の回路が故障するおそれがある。

【0075】

本実施形態の半導体装置３においては、図１０に示すように、パワーインバータ２１に入力する制御信号ＥＮＧ１の論理値を「０（すなわち、グランド電位ＧＮＤ）」に設定した場合、パワーインバータ２１の出力部２１ａの電位はＶＤＤとなり、コア電圧パワードメイン１１の電源がオフ状態となる。

【0076】

このとき、パワーインバータ２１の出力部２１ａと接続されているＮ型ＭＯＳ－ＦＥＴ３１Ｎのソース端子及びボディ端子の電位はＶＤＤとなり、ボディ端子とＰＮ接合されているドレイン端子の電位もＶＤＤとなる。

【0077】

そのため、コア電圧パワードメイン１１の最初段の部分１１ａに含まれるＰ型ＭＯＳ－ＦＥＴ３１Ｐ及びＮ型ＭＯＳ－ＦＥＴ３１Ｎのゲート端子に、高電圧パワードメイン１０の出力部１０ｃから高電圧ＶＨＶ（ただし、ＶＨＶ≦２×ＶＤＤ）が印加された場合でも、Ｐ型ＭＯＳ－ＦＥＴ３１Ｐ及びＮ型ＭＯＳ－ＦＥＴ３１Ｎにおけるゲート端子とソース端子との間の電位差、ゲート端子とボディ端子との間の電位差、及び、ゲート端子とドレイン端子との間の電位差が、ＶＤＤよりも低くなるため、コア電圧パワードメイン１１に含まれるトランジスタの故障を防ぐことができる。

【0078】

また、高電圧パワードメイン１０の最終段の部分１０ｂの電源制御をパワーインバータ２０により行っているため、第１の実施形態で説明の通り、高電圧パワードメイン１０の電源がオフ状態の場合の出力信号が「０（すなわち、グランド電位）」に安定する。

【0079】

そのため、前段の高電圧パワードメイン１０の電源がオフ状態であり、後段のコア電圧パワードメイン１１の電源がオン状態の場合に、後段のコア電圧パワードメイン１１のＣＭＯＳ３１における貫通電流及び誤動作の発生を防ぐことができる。さらに、高電圧パワードメイン１０とのコア電圧パワードメイン１１との間のアイソレーションセルの配置が不要であるため、アイソレーションセルの配置による動作遅延及び消費電力の増加を無くすことができる。

【0080】

［第３の実施形態の変形例］
図１１は、本発明の第３の実施形態の変形例の半導体装置３Ａの概略構成を示す図である。

【0081】

本実施形態の半導体装置３において、高電圧パワードメイン１０は、２つの電極間に印加される電圧の向きに応じて抵抗状態が変化する不揮発性抵抗変化素子と、不揮発性抵抗変化素子に対して、抵抗状態を変化させる書き込み動作を行うための書き込み回路と、を備えた構成としてもよい。以下、不揮発性抵抗変化素子と書き込み回路とを備えた半導体装置３Ａについて説明する。

【0082】

図１１に示すように、半導体装置３Ａにおける高電圧パワードメイン１０は、行方向及び列方向に配列された配線の交点に配置された不揮発性抵抗変化素子５１、及び、任意の不揮発性抵抗変化素子５１に対して接続するためのアドレス用トランジスタ５２を備えたクロスバー５０と、不揮発性抵抗変化素子５１に対して、抵抗状態を変化させる書き込み動作を行うための書き込み回路６０と、を備える。この高電圧パワードメイン１０は、ＦＰＧＡ（Field Programmable Gate Array）ルーティングブロックとも呼ばれ、データ信号のルーティング機能を有する。

【0083】

高電圧パワードメイン１０は、内部にＣＭＯＳを使用していないため、パワーインバータによるパワーゲーティングの必要がない。そのため、高電圧パワードメイン１０は、電源ラインに接続されたパワースイッチ４０のみにより電源制御される。

【0084】

コア電圧パワードメイン１１は、最初段の部分１１ａが入力バッファにより構成され、中間の部分１１ｂがＦＰＧＡ論理ブロックにより構成され、最終段の部分１１ｃが出力バッファにより構成される。非特許文献１に示されるように、中間の部分１１ｂのＦＰＧＡ論理ブロックは、ルックアップテーブル及びＤ－フリップフロップ等から構成され、任意の論理関数及び順序回路の機能を有する。

【0085】

コア電圧パワードメイン１１の最初段の部分１１ａ及び最終段の部分１１ｃのバッファは、グランドラインに接続されたパワーインバータ２１により電源制御される。また、コア電圧パワードメイン１１の中間の部分１１ｂのＦＰＧＡ論理ブロックは、グランドラインに接続されたパワースイッチ４１により電源制御される。

【0086】

次に、本実施形態の変形例の半導体装置３Ａの作用について説明する。
図１２は、半導体装置３Ａのパワーゲーティングモードについて説明するための図である。ここで、パワーゲーティングモードとは、高電圧パワードメイン１０及びコア電圧パワードメイン１１の電源をオフ状態とするモードを意味する。

【0087】

図１２に示すように、高電圧パワードメイン１０の電源ラインに接続されたパワースイッチ４０に入力する制御信号ＥＮＨ０の論理値を「１（すなわち、電源電位ＶＨＶ）」に設定することにより、パワースイッチ４０の高電圧パワードメイン１０との接続部がハイ・インピーダンス状態となる。その結果、高電圧パワードメイン１０の電源がオフ状態となる。

【0088】

また、コア電圧パワードメイン１１のグランドラインに接続されたパワーインバータ２１及びパワースイッチ４１に入力する制御信号ＥＮＧ１の論理値を「０（すなわち、グランド電位ＧＮＤ）」に設定することにより、パワーインバータ２１の出力部２１ａの電位が電源電位ＶＤＤとなり、パワースイッチ４１のコア電圧パワードメイン１１との接続部がハイ・インピーダンス状態となる。その結果、コア電圧パワードメイン１１の電源がオフ状態となる。

【0089】

図１３は、半導体装置３Ａの書き込みモードについて説明するための図である。ここで、書き込みモードとは、高電圧パワードメイン１０のＦＰＧＡルーティングブロックを構成する不揮発性抵抗変化素子５１に対して、抵抗状態を変化させる書き込み動作を行うモードを意味する。

【0090】

図１３に示すように、書き込みモードにおいて、例えば、クロスバーの右下の不揮発性抵抗変化素子５１ａに対してオン状態（低抵抗状態）とする書き込みを行う場合、制御信号ＥＮＨ０の論理値を「０（すなわち、グランド電位ＧＮＤ）」に設定して、高電圧パワードメイン１０の電源をオン状態とする。

【0091】

また、書き込み回路６０のＸ軸入力部を書き込み用の高電圧電位ＶＨＶ、Ｙ軸入力部をグランド電位ＧＮＤに設定して、右下の不揮発性抵抗変化素子５１ａに対応するアドレス用トランジスタ５２（図１３中のＸ１及びＹ１）をオンに設定すると、不揮発性抵抗変化素子５１ａの電位がＶＨＶ、他端の電位がＧＮＤとなり、不揮発性抵抗変化素子５１ａに対してオン状態とする書き込みが行われる。

【0092】

このとき、電源電位ＶＨＶは、コア電圧パワードメイン１１の最初段のバッファにも印加されるが、上記で説明の通り、コア電圧パワードメイン１１の最初段の部分１１ａをパワーインバータ２１により電源制御することにより、コア電圧パワードメイン１１の電源がオフ状態の場合でも、後段のコア電圧パワードメイン１１のＣＭＯＳ３１における貫通電流及び誤動作の発生を防ぐことができる。さらに、高電圧パワードメイン１０とのコア電圧パワードメイン１１との間のアイソレーションセルの配置が不要であるため、アイソレーションセルの配置による動作遅延及び消費電力の増加を無くすことができる。

【0093】

図１４は、半導体装置３ＡのＦＰＧＡにおけるアプリケーションモードについて説明するための図である。ここで、アプリケーションモードとは、コア電圧パワードメイン１１のＦＰＧＡ論理ブロックにおいて、高電圧パワードメイン１０のＦＰＧＡルーティングブロックから取得した信号に対する演算を行うモードを意味する。

【0094】

図１４に示すように、アプリケーションモードでは、高電圧パワードメイン１０の電源ラインに接続されたパワースイッチ４０に入力する制御信号ＥＮＨ０の論理値を「１（すなわち、電源電位ＶＨＶ）」に設定して、高電圧パワードメイン１０の電源をオフ状態とする。

【0095】

また、コア電圧パワードメイン１１のグランドラインに接続されたパワーインバータ２１及びパワースイッチ４１に入力する制御信号ＥＮＧ１の論理値を「１（すなわち、電源電位ＶＤＤ）」に設定して、コア電圧パワードメイン１１の電源をオン状態とする。

【0096】

この状態で、論理値「１（すなわち、電源電位ＶＤＤ）」又は論理値「０（すなわち、グランド電位ＧＮＤ）」のデータ信号が、オン状態の不揮発性抵抗変化素子（例えば、５１ａ）を経由し、コア電圧パワードメイン１１の最初段の部分１１ａの入力バッファに入力される。

【0097】

コア電圧パワードメイン１１に入力されたデータ信号は、コア電圧パワードメイン１１の中間の部分１１ｂのＦＰＧＡ論理ブロックにおける演算に用いられる。

【0098】

以上に示した記載内容および図示内容は、本開示の技術に係る部分についての詳細な説明であり、本開示の技術の一例に過ぎない。例えば、上記の構成、機能、作用、および効果に関する説明は、本開示の技術に係る部分の構成、機能、作用、および効果の一例に関する説明である。よって、本開示の技術の主旨を逸脱しない範囲内において、以上に示した記載内容および図示内容に対して、不要な部分を削除したり、新たな要素を追加したり、置き換えたりしてもよいことは言うまでもない。また、錯綜を回避し、本開示の技術に係る部分の理解を容易にするために、以上に示した記載内容および図示内容では、本開示の技術の実施を可能にする上で特に説明を要しない技術常識等に関する説明は省略されている。

【符号の説明】

【0099】

１、１Ａ、２、２Ａ、２Ｂ、２Ｃ、３、３Ａ 半導体装置
１０ パワードメイン／高電圧パワードメイン
１１ パワードメイン／コア電圧パワードメイン
２０ パワーインバータ
２０ａ 出力部
２１ パワーインバータ
２１ａ 出力部
４０ パワースイッチ
４１ パワースイッチ
５０ クロスバー
５１、５１ａ 不揮発性抵抗変化素子
５２ アドレス用トランジスタ
６０ 書き込み回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】