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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024094073
(43)【公開日】2024-07-09
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H03K 17/22 20060101AFI20240702BHJP
H03K 17/28 20060101ALI20240702BHJP
【ＦＩ】
H03K17/22 E
H03K17/28 F
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2022210811
(22)【出願日】2022-12-27
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】清家 健
【テーマコード（参考）】
5J055
【Ｆターム（参考）】
5J055AX15
5J055AX57
5J055AX63
5J055BX41
5J055DX13
5J055DX22
5J055EY01
5J055EY10
5J055EZ10
5J055EZ25
5J055EZ32
(57)【要約】
【課題】温度による特性設定のばらつきを抑えることが可能となる半導体装置を提供する。
【解決手段】半導体装置（１０）は、コンデンサ（９）を外部に接続可能に構成されるコンデンサ接続端子（ＣＴ端子）と、前記コンデンサへの充電を行うように構成される充電部（５）と、前記コンデンサ接続端子に接続されるＥＳＤ保護素子（６）と、前記ＥＳＤ保護素子と同一の素子である同一素子（１１Ａ）を有し、前記同一素子に流れるリーク電流に基づく電流を前記充電部により充電を行う充電経路に流し込むように構成される電流注入部（１１）と、を備える。
【選択図】図３
【解決手段】半導体装置（１０）は、コンデンサ（９）を外部に接続可能に構成されるコンデンサ接続端子（ＣＴ端子）と、前記コンデンサへの充電を行うように構成される充電部（５）と、前記コンデンサ接続端子に接続されるＥＳＤ保護素子（６）と、前記ＥＳＤ保護素子と同一の素子である同一素子（１１Ａ）を有し、前記同一素子に流れるリーク電流に基づく電流を前記充電部により充電を行う充電経路に流し込むように構成される電流注入部（１１）と、を備える。
【選択図】図３
【特許請求の範囲】
【請求項1】
コンデンサを外部に接続可能に構成されるコンデンサ接続端子と、
前記コンデンサへの充電を行うように構成される充電部と、
前記コンデンサ接続端子に接続されるＥＳＤ保護素子と、
前記ＥＳＤ保護素子と同一の素子である同一素子を有し、前記同一素子に流れるリーク電流に基づく電流を前記充電部により充電を行う充電経路に流し込むように構成される電流注入部と、
を備える、半導体装置。
前記コンデンサへの充電を行うように構成される充電部と、
前記コンデンサ接続端子に接続されるＥＳＤ保護素子と、
前記ＥＳＤ保護素子と同一の素子である同一素子を有し、前記同一素子に流れるリーク電流に基づく電流を前記充電部により充電を行う充電経路に流し込むように構成される電流注入部と、
を備える、半導体装置。
【請求項2】
平面視において、前記ＥＳＤ保護素子の幾何中心位置と前記同一素子の幾何中心位置とを結ぶ線上には、素子として前記ＥＳＤ保護素子および前記同一素子のみが配置される、請求項１に記載の半導体装置。
【請求項3】
前記電流注入部は、前記リーク電流をミラーリングして前記充電経路に注入するように構成されるカレントミラーを有する、請求項１に記載の半導体装置。
【請求項4】
前記カレントミラーは、前記同一素子に接続される入力側トランジスタと、前記充電経路に接続される出力側トランジスタと、を有し、
前記入力側トランジスタと前記出力側トランジスタは、平面視において隣接して配置される、請求項３に記載の半導体装置。
前記入力側トランジスタと前記出力側トランジスタは、平面視において隣接して配置される、請求項３に記載の半導体装置。
【請求項5】
リセット信号を出力可能に構成される第１出力端子と、
前記第１出力端子に接続される出力スイッチと、
をさらに備え、
前記充電部は、電源電圧が所定電圧に達すると充電を開始するように構成され、
前記コンデンサ接続端子の電圧に基づいて前記出力スイッチが制御される、請求項１に記載の半導体装置。
前記第１出力端子に接続される出力スイッチと、
をさらに備え、
前記充電部は、電源電圧が所定電圧に達すると充電を開始するように構成され、
前記コンデンサ接続端子の電圧に基づいて前記出力スイッチが制御される、請求項１に記載の半導体装置。
【請求項6】
前記電源電圧の印加端を接続可能に構成される検出端子と、
前記検出端子の電圧を分圧した電圧と基準電圧とが入力されるように構成される第１コンパレータと、
をさらに備え、
前記充電部は、第１定電流源と、前記第１定電流源に接続される第１スイッチと、を有し、
前記第１定電流源および前記第１スイッチは、前記第１コンパレータの出力に基づいてオン／オフを制御される、請求項５に記載の半導体装置。
前記検出端子の電圧を分圧した電圧と基準電圧とが入力されるように構成される第１コンパレータと、
をさらに備え、
前記充電部は、第１定電流源と、前記第１定電流源に接続される第１スイッチと、を有し、
前記第１定電流源および前記第１スイッチは、前記第１コンパレータの出力に基づいてオン／オフを制御される、請求項５に記載の半導体装置。
【請求項7】
前記コンデンサ接続端子の電圧と前記基準電圧とが入力され、前記出力スイッチのオン／オフを制御するように構成される第２コンパレータをさらに備える、請求項６に記載の半導体装置。
【請求項8】
前記コンデンサによって、クロック入力を監視するための監視時間を設定されるように構成されるウォッチドッグタイマをさらに備える、請求項１に記載の半導体装置。
【請求項9】
前記充電部は、前記コンデンサ接続端子に接続される第２定電流源を有し、
当該半導体装置は、
前記コンデンサ接続端子に抵抗を介して接続可能に構成される放電端子と、
前記放電端子に接続される第２スイッチと、
第２出力端子と、
前記第２出力端子に接続される出力段と、
前記第２定電流源および前記第２スイッチのオン／オフ、および前記出力段を制御するように構成されるオシレータと、
をさらに備える、請求項１に記載の半導体装置。
当該半導体装置は、
前記コンデンサ接続端子に抵抗を介して接続可能に構成される放電端子と、
前記放電端子に接続される第２スイッチと、
第２出力端子と、
前記第２出力端子に接続される出力段と、
前記第２定電流源および前記第２スイッチのオン／オフ、および前記出力段を制御するように構成されるオシレータと、
をさらに備える、請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関する。
【背景技術】
【0002】
従来、半導体装置の外部端子にコンデンサを外部接続することで、当該コンデンサによって特性を設定することが知られている。例えば、特許文献１では、リセットＩＣにコンデンサを外部接続することで、当該コンデンサによって遅延時間を設定することが開示されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１４－７５６９６号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
上記のような半導体装置では、温度による特性設定のばらつきを抑えることが要望されている。
【0005】
本開示は、温度による特性設定のばらつきを抑えることが可能となる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
例えば、本開示に係る半導体装置は、
コンデンサを外部に接続可能に構成されるコンデンサ接続端子と、
前記コンデンサへの充電を行うように構成される充電部と、
前記コンデンサ接続端子に接続されるＥＳＤ保護素子と、
前記ＥＳＤ保護素子と同一の素子である同一素子を有し、前記同一素子に流れるリーク電流に基づく電流を前記充電部により充電を行う充電経路に流し込むように構成される電流注入部と、を備える構成としている。
コンデンサを外部に接続可能に構成されるコンデンサ接続端子と、
前記コンデンサへの充電を行うように構成される充電部と、
前記コンデンサ接続端子に接続されるＥＳＤ保護素子と、
前記ＥＳＤ保護素子と同一の素子である同一素子を有し、前記同一素子に流れるリーク電流に基づく電流を前記充電部により充電を行う充電経路に流し込むように構成される電流注入部と、を備える構成としている。
【発明の効果】
【0007】
本開示に係る半導体装置によれば、温度による特性設定のばらつきを抑えることが可能となる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
以下に本開示の例示的な実施形態について図面を参照して説明する。
【0010】
＜１．第１実施形態＞
ここでは、本開示の適用例として、リセットＩＣへ適用した場合について、以下第１実施形態および第２実施形態について説明する。まず、第１実施形態について説明する前に、対比のための比較例について説明する。これにより、本開示の課題がより明らかとなる。
ここでは、本開示の適用例として、リセットＩＣへ適用した場合について、以下第１実施形態および第２実施形態について説明する。まず、第１実施形態について説明する前に、対比のための比較例について説明する。これにより、本開示の課題がより明らかとなる。
【0011】
図１は、比較例に係る半導体装置１の構成を示す図である。半導体装置１は、図１に図示する内部構成を集積化して有するリセットＩＣである。リセットＩＣは、図示しないマイコン等に対してリセット信号を出力するように構成される。
【0012】
半導体装置１は、分圧抵抗２，３と、コンパレータ４と、充電部５と、ＥＳＤ（Electro-Static Discharge）保護素子６と、コンパレータ７と、ＮＭＯＳトランジスタ（ＮチャネルＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor））（出力スイッチ）８と、を備える。また、半導体装置１は、外部との電気的接続を確立するための外部端子として、ＳＥＮＳＥ端子（検出端子）、ＶＤＤ端子（電源端子）、ＧＮＤ端子（グランド端子）、ＣＴ端子（コンデンサ接続端子）、およびＯＵＴ端子（出力端子）を備える。ＶＤＤ端子には、外部から電源電圧ＶＤＤが印加される。ＧＮＤ端子には、外部からグランド電位が印加される。
【0013】
ＳＥＮＳＥ端子には、外部に電源電圧ＶＤＤの印加端が接続される。なお、ＳＥＮＳＥ端子に印加される電圧は、電源電圧には限らず、任意のモニタ対象の電圧とすることができる。ＳＥＮＳＥ端子とグランド電位の印加端との間には、分圧抵抗２，３が直列に接続される。コンパレータ４の反転入力端（－）は、分圧抵抗２，３が接続されるノードＮ１に接続される。コンパレータ４の非反転入力端（＋）には、基準電圧ＶＲＥＦの印加端が接続される。
【0014】
充電部５は、ＣＴ端子に外部接続されるコンデンサ９に対して充放電を行うように構成され、定電流源５Ａと、ＮＭＯＳトランジスタ５Ｂと、を有する。定電流源５Ａは、内部電圧ＰＲＥＲＥＧと、ＮＭＯＳトランジスタ５Ｂのドレインとの間に接続される。定電流源５ＡおよびＮＭＯＳトランジスタ５Ｂのゲートは、コンパレータ４の出力端に接続される。ＮＭＯＳトランジスタ５Ｂのソースは、グランド電位の印加端に接続される。ＮＭＯＳトランジスタ５Ｂのドレインは、ＣＴ端子に接続されるとともに、コンパレータ７の反転入力端に接続される。コンパレータ７の非反転入力端は、基準電圧ＶＲＥＦの印加端に接続される。ＮＭＯＳトランジスタ８のゲートは、コンパレータ７の出力端に接続される。ＮＭＯＳトランジスタ８のソースは、グランド電位の印加端に接続される。ＮＭＯＳトランジスタ８のドレインは、ＯＵＴ端子に接続される。ＯＵＴ端子は、図示しないプルアップ抵抗に接続されるとともに、図示しないマイコン等に接続される。
【0015】
ＯＵＴ端子からリセット信号ＲＳＴが出力される。リセット信号ＲＳＴは、ＮＭＯＳトランジスタ８がオフ状態の場合、ハイレベルであり、オン状態の場合、ローレベルである。
【0016】
ＥＳＤ保護素子６は、ゲート・ソース間が短絡されたＮＭＯＳトランジスタにより構成される。ＥＳＤ保護素子６のドレインは、ＣＴ端子に接続される。ＥＳＤ保護素子６のソースは、グランド電位の印加端に接続される。ＥＳＤ保護素子６は、ＣＴ端子から入力される静電気による不具合を抑制するための素子である。なお、ＥＳＤ保護素子６は、図１の構成に限らず、例えばツェナーダイオードなどで構成してもよい。
【0017】
このような構成の半導体装置１の動作について、図２に示すタイミングチャートを用いて説明する。なお、図２において、上段から順に、電源電圧ＶＤＤ、ＣＴ端子電圧Ｖｃｔ、およびリセット信号ＲＳＴの各波形例を示す。
【0018】
タイミングｔ１で電源電圧ＶＤＤが立ち上りを開始する。このとき、ＳＥＮＳＥ端子の電圧（すなわちＶＤＤ）を分圧抵抗２，３により分圧した電圧（ノードＮ１の電圧）Ｖｄが０Ｖであり、コンパレータ４の出力はハイレベルである。これにより、定電流源５Ａはオフ状態であり、かつＮＭＯＳトランジスタ５Ｂはオン状態である。従って、ＣＴ端子電圧Ｖｃｔは０Ｖであり、コンパレータ７の出力がハイレベルであり、ＮＭＯＳトランジスタ８がオン状態である。従って、ＯＵＴ端子から出力されるリセット信号ＲＳＴは、ローレベルである。
【0019】
その後、タイミングｔ２で電源電圧ＶＤＤが所定の基準電圧ＲＥＦに達する。このとき、電圧Ｖｄが基準電圧ＶＲＥＦを上回るため、コンパレータ４の出力がローレベルに切り替わり、定電流源５Ａがオン状態、かつＮＭＯＳトランジスタ５Ｂがオフ状態に切り替わる。これにより、コンデンサ９への充電が開始され、ＣＴ端子電圧Ｖｃｔが立ち上がりを開始する。
【0020】
その後、タイミングｔ３でＣＴ端子電圧Ｖｃｔが基準電圧ＶＲＥＦに達すると、コンパレータ７の出力がローレベルに切り替わり、ＮＭＯＳトランジスタ８がオフ状態に切り替わる。従って、リセット信号ＲＳＴがハイレベルに切り替わる。これにより、リセット解除がリセット信号ＲＳＴによってマイコン等に通知される。
【0021】
ここで、図１に示すように、コンデンサ９の充電は、定電流源５Ａによる定電流Ｉ１により行われるが、ＥＳＤ保護素子６に流れるリーク電流Ｉ２により、定電流Ｉ１からリーク電流Ｉ２だけ減少した電流がコンデンサ９に供給される。これにより、コンデンサ９の充電開始からＣＴ端子電圧Ｖｃｔが基準電圧ＶＲＥＦに達するまでのリセット解除遅延時間Ｔｄ１（図２のタイミングｔ２とｔ３の間）が長くなってしまう。リーク電流Ｉ２は高温になるほど増えるため、温度によってリセット解除遅延時間Ｔｄ１にばらつきが生じる。
【0022】
本開示の実施形態は、上記のような温度によるリセット解除遅延時間Ｔｄ１のばらつきを抑制する課題を解決すべく実施される。図３は、本開示の第１実施形態に係る半導体装置１０の構成を示す図である。
【0023】
図３に示す半導体装置１０の上記比較例に係る半導体装置１（図１）との構成上の相違点は、電流注入部１１が追加されていることである。電流注入部１１は、同一素子１１Ａと、カレントミラー１１Ｂと、を有する。同一素子１１Ａは、ＥＳＤ保護素子６と同一の素子であり、ゲート・ソース間を短絡されるＮＭＯＳトランジスタにより構成される。カレントミラー１１Ｂは、入力側トランジスタ１１１と、出力側トランジスタ１１２と、を有する。入力側トランジスタ１１１および出力側トランジスタ１１２は、ともにＰＭＯＳトランジスタ（ＰチャネルＭＯＳＦＥＴ）により構成される。同一素子１１Ａのソースは、グランド電位の印加端に接続される。同一素子１１Ａのドレインは、入力側トランジスタ１１１のドレインに接続される。入力側トランジスタ１１１のゲート・ドレイン間は、短絡される。入力側トランジスタ１１１のゲートと、出力側トランジスタ１１２のゲートは、接続される。入力側トランジスタ１１１のソースおよび出力側トランジスタ１１２のソースは、内部電圧ＰＲＥＲＥＧの印加端に接続される。出力側トランジスタ１１２のドレインは、ＮＭＯＳトランジスタ５Ｂのドレインに接続される。すなわち、出力側トランジスタ１１２のドレインは、充電部５によってコンデンサ９を充電する充電経路に接続される。
【0024】
このような構成により、同一素子１１Ａには、ＥＳＤ保護素子６に流れるリーク電流Ｉ２に近いリーク電流Ｉ３が流れ、リーク電流Ｉ３がカレントミラー１１Ｂによりミラーリングされて電流Ｉ４が充電部５により充電が行われる充電経路に注入される。従って、リーク電流Ｉ２を電流Ｉ４によってキャンセルすることができ、コンデンサ９に供給される電流のばらつきを抑制し、温度によるリセット解除遅延時間Ｔｄ１のばらつきを抑制できる。図４は、リセット解除遅延時間の温度特性を本開示の実施形態（実線）と比較例（破線）で比較した例を示すグラフである。このように、本開示の実施形態であれば、高温の場合にＥＳＤ保護素子６に流れるリーク電流の影響をキャンセルし、リセット解除遅延時間の温度特性を向上させることができる。
【0025】
なお、同一素子１１ＡのＥＳＤ保護素子６に対するレイアウトの一例を図５に示す。図５は、半導体基板を上方から視た平面図である。図５に示すように、同一素子１１Ａは、破線で示す同一素子１１Ａのように、ＥＳＤ保護素子６に対して上下左右のいずれかに隣接させることが望ましい。または、同一素子１１Ａは、一点鎖線で示す同一素子１１Ａのように、ＥＳＤ保護素子６に対して斜めに隣接させることが望ましい。なお、隣接とは、ＥＳＤ保護素子６の幾何中心位置Ｐ１と同一素子１１Ａの幾何中心位置Ｐ２とを結ぶ線分Ｌ上に、素子としてＥＳＤ保護素子６および同一素子１１Ａのみが配置されることである。このようにすることで、同一素子１１Ａに流れるリーク電流をＥＳＤ保護素子６に流れるリーク電流により近づけることができ、リセット解除遅延時間のばらつきをより抑制できる。なお、図５では、平面視における素子の形状を四角形としているが、これに限らない。
【0026】
また、カレントミラー１１Ｂによるミラーリングのため、入力側トランジスタ１１１と出力側トランジスタ１１２も、上記の同一素子１１ＡおよびＥＳＤ保護素子６のレイアウトと同様に、隣接させることが望ましい。
【0027】
＜２．第２実施形態＞
図６は、本開示の第２実施形態に係る半導体装置２０の構成を示す図である。半導体装置２０は、図６に図示する内部構成を集積化して有するリセットＩＣであり、ウォッチドッグタイマ機能付きのＩＣとなっている。
図６は、本開示の第２実施形態に係る半導体装置２０の構成を示す図である。半導体装置２０は、図６に図示する内部構成を集積化して有するリセットＩＣであり、ウォッチドッグタイマ機能付きのＩＣとなっている。
【0028】
半導体装置２０は、分圧抵抗２１，２２と、コンパレータ２３と、フリップフロップ２４と、インバータ２５と、ＮＭＯＳトランジスタ２６と、抵抗２７と、インバータ２８と、ＮＯＲ回路２９と、ＮＡＮＤ回路３０と、ＮＭＯＳトランジスタ３１と、ＥＳＤ保護素子３２と、電流注入部３３と、を備える。さらに、半導体装置２０は、パルス発生器３４と、ウォッチドッグタイマ３５と、ＥＳＤ保護素子３６と、電流注入部３７と、を備える。
【0029】
また、半導体装置２０は、外部端子として、ＣＬＫ端子（クロック端子）と、ＣＴ端子（コンデンサ接続端子）と、ＣＴＷ端子（コンデンサ接続端子）と、ＶＤＤ端子（電源端子）と、ＲＥＳＥＴ端子（リセット端子）と、ＩＮＨ端子（ウォッチドッグタイマオン／オフ設定端子）と、ＧＮＤ端子（グランド端子）と、を備える。ＧＮＤ端子は、グランド電位の印加端に接続される。ＶＤＤ端子は、電源電圧ＶＤＤの印加端に接続される。
【0030】
分圧抵抗２１，２２は、電源電圧ＶＤＤの印加端とＧＮＤ端子との間に直列に接続される。分圧抵抗２１，２２が接続されるノードＮ２は、コンパレータ２３の反転入力端に接続される。コンパレータ２３の非反転入力端は、基準電圧Ｖｒｅｆの印加端に接続される。コンパレータ２３の出力端は、フリップフロップ２４のセット端子に接続される。フリップフロップ２４のＱ出力端子は、ＮＭＯＳトランジスタ２６のゲートに接続される。ＮＭＯＳトランジスタ２６のソースは、ＧＮＤ端子に接続される。抵抗２７は、電源電圧ＶＤＤの印加端と、ＮＭＯＳトランジスタ２６のドレインと、の間に接続される。ＮＭＯＳトランジスタ２６のドレインは、インバータ２５の入力端に接続される。インバータ２５の出力端は、フリップフロップ２４のリセット端子に接続される。インバータ２８は、ヒステリシスを有する。インバータ２８の入力端は、ＮＭＯＳトランジスタ２６のドレインに接続される。インバータ２８の出力端は、ＮＯＲ回路２９の第１入力端に接続される。フリップフロップ２４のＱ出力端子は、ＮＯＲ回路２９の第２入力端に接続される。
【0031】
ＣＴ端子は、ＮＭＯＳトランジスタ２６のドレインに接続される。ＣＴ端子には、コンデンサ３８が外部接続される。
【0032】
ウォッチドッグタイマ３５は、定電流源３５Ａ，３５Ｂと、コンパレータ３５Ｃ，３５Ｄと、フリップフロップ３５Ｅと、を有する。定電流源３５Ａは、電源電圧ＶＤＤの印加端とＣＴＷ端子との間に接続される。定電流源３５Ｂは、ＣＴＷ端子とＧＮＤ端子との間に接続される。ＣＴＷ端子は、コンパレータ３５Ｃの非反転入力端に接続されるとともに、コンパレータ３５Ｄの反転入力端に接続される。コンパレータ３５Ｃの反転入力端は、基準電圧ＶｔｈＨの印加端に接続される。コンパレータ３５Ｄの非反転入力端は、基準電圧ＶｔｈＬの印加端に接続される。ＶｔｈＨ＞ＶｔｈＬである。コンパレータ３５Ｃの出力端は、フリップフロップ３５Ｅのリセット端子に接続される。コンパレータ３５Ｄの出力端は、フリップフロップ３５Ｅのセット端子に接続される。
【0033】
ＣＴＷ端子には、コンデンサ３９が外部接続される。パルス発生器３４は、ＣＬＫ端子に入力されるクロック信号ＣＬＫに基づいてパルスを発生する。
【0034】
ＮＯＲ回路２９の出力端は、ＮＡＮＤ回路３０の第１入力端に接続される。フリップフロップ３５ＥのＱ出力端子は、ＮＡＮＤ回路３０の第２入力端に接続される。ＮＡＮＤ回路３０の出力端は、ＮＭＯＳトランジスタ３１のゲートに接続される。ＮＭＯＳトランジスタ３１のソースは、ＧＮＤ端子に接続される。ＮＭＯＳトランジスタ３１のドレインは、ＲＥＳＥＴ端子に接続される。ＲＥＳＥＴ端子には、プルアップ抵抗４０が外部接続される。
【0035】
なお、ＩＮＨ端子をハイレベルまたはローレベルとすることで、ウォッチドッグタイマ３５をオン／オフすることができる。
【0036】
このような構成の半導体装置２０の動作について、図７に示すタイミングチャートを用いて説明する。なお、図７において、上段から順に、電源電圧ＶＤＤ、ＩＮＨ端子電圧、クロック信号ＣＬＫ、ＣＴ端子電圧Ｖｃｔ、ＣＴＷ端子電圧Ｖｃｔｗ、およびリセット信号ＲＳＴの各波形例を示す。
【0037】
まず、タイミングｔ１１で電源電圧ＶＤＤが立ち上りを開始する。その後、タイミングｔ１２で電源電圧ＶＤＤが所定の電圧Ｖｔに達すると、リセット信号ＲＳＴがローレベルとなる。その後、タイミングｔ１３で電源電圧ＶＤＤがリセット検出電圧Ｖｄｅｔｈに達すると、電源電圧ＶＤＤを分圧抵抗２１，２２により分圧した電圧（ノードＮ２の電圧）が基準電圧Ｖｒｅｆ以上となり、フリップフロップ２４がリセットされ、ＮＭＯＳトランジスタ２６がオフ状態に切り替わる。これにより、電源電圧ＶＤＤの印加端から抵抗２７およびＣＴ端子を介した充電経路でコンデンサ３８の充電が開始される。従って、ＣＴ端子電圧Ｖｃｔの立ち上がりが開始される。
【0038】
その後、タイミングｔ１４でＣＴ端子電圧Ｖｃｔが閾値電圧Ｖｃｔｈに達すると、インバータ２８の出力がローレベルに切り替わり、ＮＭＯＳトランジスタ３１がオフ状態に切り替わる。これにより、リセット信号ＲＳＴがハイレベルに切り替わる。このように、電源電圧ＶＤＤがリセット検出電圧Ｖｄｅｔｈに達してからリセット信号ＲＳＴがハイレベルとなってリセット解除されるまでのリセット解除遅延時間ｔｄ１１（タイミングｔ１３とｔ１４の間）が発生する。
【0039】
リセット信号ＲＳＴがハイレベルに立ち上がると、定電流源３５ＡによるＣＴＷ端子を介したコンデンサ３９の充電が開始され、ウォッチドッグタイマ３５が動作する。これにより、ＣＴＷ端子電圧Ｖｃｔｗが立ち上りを開始する。タイミングｔ１５でＣＴＷ端子電圧Ｖｃｔｗが基準電圧ＶｔｈＨに達すると、フリップフロップ３５Ｅがリセットされ、ＮＭＯＳトランジスタ３１がオン状態に切り替わる。これにより、リセット信号ＲＳＴがローレベルに切り替わる。このとき、定電流源３５Ｂによるコンデンサ３９の放電に切り替わる。従って、ＣＴＷ端子電圧Ｖｃｔｗの立ち下がりが開始される。
【0040】
その後、タイミングｔ１６でＣＴＷ端子電圧Ｖｃｔｗが基準電圧ＶｔｈＬに達すると、フリップフロップ３５Ｅがセットされ、ＮＭＯＳトランジスタ３１がオフ状態に切り替わる。これにより、リセット信号ＲＳＴがハイレベルに切り替わる。このとき、定電流源３５Ａによるコンデンサ３９の充電に切り替わる。従って、ＣＴＷ端子電圧Ｖｃｔｗが再び立上りを開始する。
【0041】
その後、タイミングｔ１７でＣＴＷ端子電圧Ｖｃｔｗが基準電圧ＶｔｈＨに達すると、リセット信号ＲＳＴがローレベルに切り替わる。ＣＴＷ端子電圧Ｖｃｔｗが立ち上りを開始してからＣＴＷ端子電圧Ｖｃｔｗが基準電圧ＶｔｈＨに達するまでの時間が監視時間ｔｗｈとなる。タイミングｔ１８，ｔ１９のように、ＣＴＷ端子電圧Ｖｃｔｗが立ち上りを開始してから監視時間ｔｗｈが経過する前にクロック信号ＣＬＫの立ち上がりが発生すると、定電流源３５Ｂによるコンデンサ３９の放電に切り替わり、ＣＴＷ端子電圧Ｖｃｔｗは立下りを開始する。このとき、リセット信号ＲＳＴはハイレベルを維持される。すなわち、リセット解除が維持される。
【0042】
ここで、ＣＴ端子には、ＥＳＤ保護素子３２が接続される。コンデンサ３８の充電は、電源電圧ＶＤＤの印加端、抵抗２７、およびＣＴ端子を介した充電経路に流れる電流Ｉ１１により行われるが、ＥＳＤ保護素子３２にリーク電流Ｉ１２が流れる。そこで、電流注入部３３を設けている。電流注入部３３は、ＥＳＤ保護素子３２と同一の素子を有し、当該素子に流れる電流に基づく電流Ｉ１３を上記充電経路に注入する。これにより、リーク電流Ｉ１２をキャンセルし、温度によるリセット解除遅延時間ｔｄ１１のばらつきを抑制できる。
【0043】
また、ＣＴＷ端子には、ＥＳＤ保護素子３６が接続される。コンデンサ３９の充電は、定電流源３５ＡおよびＣＴＷ端子を介した充電経路に流れる電流Ｉ１４により行われるが、ＥＳＤ保護素子３６にリーク電流Ｉ１５が流れる。そこで、電流注入部３７を設けている。電流注入部３７は、ＥＳＤ保護素子３６と同一の素子を有し、当該素子に流れる電流に基づく電流を上記充電経路に注入する。これにより、リーク電流Ｉ１５をキャンセルし、温度による監視時間ｔｗｈのばらつきを抑制できる。
【0044】
【0045】
半導体装置５０は、定電流源５１と、ＮＭＯＳトランジスタ（スイッチ）５２と、オシレータ５３と、出力段５４と、ＥＳＤ保護素子５５と、電流注入部５６と、を備える。また、半導体装置５０は、外部端子として、ＶＩＮ端子（電源端子）と、ＣＲＴ端子（コンデンサ接続端子）と、ＤＩＳＣ端子（放電端子）と、ＧＮＤ端子（グランド端子）と、ＤＣＥＮＢ端子（ＤＣイネーブル端子）と、ＯＵＴ端子（出力端子）と、を備える。ＶＩＮ端子は、電源電圧の印加端に接続される。ＧＮＤ端子は、グランド電位の印加端に接続される。
【0046】
ＣＲＴ端子には、コンデンサ５７と、抵抗５８の第１端が外部接続される。定電流源５１は、ＣＲＴ端子に接続される。ＤＩＳＣ端子には、抵抗５８の第２端が接続される。ＮＭＯＳトランジスタ５２のドレインは、ＤＩＳＣ端子に接続される。ＮＭＯＳトランジスタ５２のソースは、ＧＮＤ端子に接続される。オシレータ５３は、ＣＲＴ端子電圧Ｖｃｒｔに応じて出力段５４を制御する。出力段５４は、ＰＭＯＳトランジスタ５４Ａと、ＮＭＯＳトランジスタ５４Ｂと、を有する。ＰＭＯＳトランジスタ５４Ａのソースは、ＶＩＮ端子に接続される。ＰＭＯＳトランジスタ５４Ａのドレインは、ＮＭＯＳトランジスタ５４Ｂのドレインに接続される。ＮＭＯＳトランジスタ５４Ｂのソースは、ＧＮＤ端子に接続される。ＰＭＯＳトランジスタ５４ＡとＮＭＯＳトランジスタ５４Ｂが接続されるノードＮ３は、ＯＵＴ端子に接続される。ＰＭＯＳトランジスタ５４ＡとＮＭＯＳトランジスタ５４Ｂの各ゲートは、オシレータ５３により相補的に制御される。すなわち、ＰＭＯＳトランジスタ５４Ａがオン状態のとき、ＮＭＯＳトランジスタ５４Ｂはオフ状態、ＰＭＯＳトランジスタ５４Ａがオフ状態のとき、ＮＭＯＳトランジスタ５４Ｂはオン状態に制御される。また、オシレータ５３は、定電流源５１のオン／オフ、およびＮＭＯＳトランジスタ５２のオン／オフの制御も行う。
【0047】
このような構成の半導体装置５０の動作について図９に示すタイミングチャートを用いて説明する。なお、図９においては、上段から順に、ＣＲＴ端子電圧ＶｃｒｔおよびＯＵＴ端子の電圧である出力電圧Ｖｏｕｔの波形例を示す。
【0048】
タイミングｔ３１で、オシレータ５３によりＮＭＯＳトランジスタ５２がオフ状態、定電流源５１がオン状態とされ、ＣＲＴ端子を介してコンデンサ５７の充電が開始され、ＣＲＴ端子電圧Ｖｃｒｔが立ち上りを開始する。このとき、オシレータ５３により出力電圧Ｖｏｕｔは、ローレベルに制御される。その後、タイミングｔ３２でＣＲＴ端子電圧Ｖｃｒｔが所定の放電閾値電圧Ｖｃｒｔ_ｄｉｓに達すると、オシレータ５３は、定電流源５１をオフ状態、ＮＭＯＳトランジスタ５２をオン状態に切り替え、ＤＩＳＣ端子を介したコンデンサ５７の放電が開始され、ＣＲＴ端子電圧Ｖｃｒｔが立ち下りを開始する。このとき、オシレータ５３により出力電圧Ｖｏｕｔは、ハイレベルに制御される。その後、タイミングｔ３３でＣＲＴ端子電圧Ｖｃｒｔが所定の充電閾値電圧Ｖｃｒｔ_ｃｈａに達すると、オシレータ５３は、定電流源５１をオン状態、ＮＭＯＳトランジスタ５２をオフ状態に切り替え、コンデンサ５７の充電が開始され、ＣＲＴ端子電圧Ｖｃｒｔが立ち上りを開始する。このとき、オシレータ５３により出力電圧Ｖｏｕｔは、ローレベルに制御される。以降、同様の動作が繰り返され、ＣＲＴ端子電圧Ｖｃｒｔは三角波に制御され、ＯＵＴ端子からパルス状の出力電圧Ｖｏｕｔが出力される。
【0049】
ここで、ＣＲＴ端子には、ＥＳＤ保護素子５５が接続される。コンデンサ５７の充電は、定電流源５１およびＣＲＴ端子を介した充電経路に流れる電流Ｉ２１により行われるが、ＥＳＤ保護素子５５にリーク電流Ｉ２２が流れる。そこで、電流注入部５６を設けている。電流注入部５６は、ＥＳＤ保護素子５５と同一の素子を有し、当該素子に流れる電流に基づく電流Ｉ２３を上記充電経路に注入する。これにより、リーク電流Ｉ２２をキャンセルし、温度によるＣＲＴ端子電圧Ｖｃｒｔの立ち上り時間Ｔ１（図９）のばらつきを抑制できる。また、コンデンサ５７の放電時には、ＮＭＯＳトランジスタ５２を放電電流Ｉ２４が流れるが、ＥＳＤ保護素子５５に流れるリーク電流Ｉ２２を電流Ｉ２３によりキャンセルするので、温度によるＣＲＴ端子電圧Ｖｃｒｔの立ち下り時間Ｔ２（図９）のばらつきを抑制できる。
【0050】
＜４．その他＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。
【0051】
＜５．付記＞
上記のように例えば、本開示の一態様に係る半導体装置（１０）は、
コンデンサ（９）を外部に接続可能に構成されるコンデンサ接続端子（ＣＴ端子）と、
前記コンデンサへの充電を行うように構成される充電部（５）と、
前記コンデンサ接続端子に接続されるＥＳＤ保護素子（６）と、
前記ＥＳＤ保護素子と同一の素子である同一素子（１１Ａ）を有し、前記同一素子に流れるリーク電流に基づく電流を前記充電部により充電を行う充電経路に流し込むように構成される電流注入部（１１）と、を備える（第１の構成）。
上記のように例えば、本開示の一態様に係る半導体装置（１０）は、
コンデンサ（９）を外部に接続可能に構成されるコンデンサ接続端子（ＣＴ端子）と、
前記コンデンサへの充電を行うように構成される充電部（５）と、
前記コンデンサ接続端子に接続されるＥＳＤ保護素子（６）と、
前記ＥＳＤ保護素子と同一の素子である同一素子（１１Ａ）を有し、前記同一素子に流れるリーク電流に基づく電流を前記充電部により充電を行う充電経路に流し込むように構成される電流注入部（１１）と、を備える（第１の構成）。
【0052】
また、上記第１の構成において、平面視において、前記ＥＳＤ保護素子（６）の幾何中心位置と前記同一素子（１１Ａ）の幾何中心位置とを結ぶ線上（Ｌ）には、素子として前記ＥＳＤ保護素子および前記同一素子のみが配置される構成としてもよい（第２の構成）。
【0053】
また、上記第１または第２の構成において、前記電流注入部（１１）は、前記リーク電流をミラーリングして前記充電経路に注入するように構成されるカレントミラー（１１Ｂ）を有する構成としてもよい（第３の構成）。
【0054】
また、上記第３の構成において、前記カレントミラー（１１Ｂ）は、前記同一素子（１１Ａ）に接続される入力側トランジスタ（１１１）と、前記充電経路に接続される出力側トランジスタ（１１２）と、を有し、
前記入力側トランジスタと前記出力側トランジスタは、平面視において隣接して配置される構成としてもよい（第４の構成）。
前記入力側トランジスタと前記出力側トランジスタは、平面視において隣接して配置される構成としてもよい（第４の構成）。
【0055】
また、上記第１から第４のいずれかの構成において、リセット信号を出力可能に構成される第１出力端子（ＯＵＴ端子）と、
前記第１出力端子に接続される出力スイッチ（８）と、
をさらに備え、
前記充電部（５）は、電源電圧（ＶＤＤ）が所定電圧に達すると充電を開始するように構成され、
前記コンデンサ接続端子（ＣＴ端子）の電圧に基づいて前記出力スイッチが制御される構成としてもよい（第５の構成）。
前記第１出力端子に接続される出力スイッチ（８）と、
をさらに備え、
前記充電部（５）は、電源電圧（ＶＤＤ）が所定電圧に達すると充電を開始するように構成され、
前記コンデンサ接続端子（ＣＴ端子）の電圧に基づいて前記出力スイッチが制御される構成としてもよい（第５の構成）。
【0056】
また、上記第５の構成において、前記電源電圧の印加端を接続可能に構成される検出端子（ＳＥＮＳＥ端子）と、
前記検出端子の電圧を分圧した電圧と基準電圧（ＶＲＥＦ）とが入力されるように構成される第１コンパレータ（４）と、
をさらに備え、
前記充電部（５）は、第１定電流源（５Ａ）と、前記第１定電流源に接続される第１スイッチ（５Ｂ）と、を有し、
前記第１定電流源および前記第１スイッチは、前記第１コンパレータの出力に基づいてオン／オフを制御される構成としてもよい（第６の構成）。
前記検出端子の電圧を分圧した電圧と基準電圧（ＶＲＥＦ）とが入力されるように構成される第１コンパレータ（４）と、
をさらに備え、
前記充電部（５）は、第１定電流源（５Ａ）と、前記第１定電流源に接続される第１スイッチ（５Ｂ）と、を有し、
前記第１定電流源および前記第１スイッチは、前記第１コンパレータの出力に基づいてオン／オフを制御される構成としてもよい（第６の構成）。
【0057】
また、上記第６の構成において、前記コンデンサ接続端子の電圧（Ｖｃｔ）と前記基準電圧（ＶＲＥＦ）とが入力され、前記出力スイッチ（８）のオン／オフを制御するように構成される第２コンパレータ（７）をさらに備える構成としてもよい（第７の構成）。
【0058】
また、上記第１から第４のいずれかの構成において、前記コンデンサ（３９）によって、クロック入力を監視するための監視時間を設定されるように構成されるウォッチドッグタイマ（３５）をさらに備える構成としてもよい（第８の構成）。
【0059】
また、上記第１から第４のいずれかの構成において、
前記充電部は、前記コンデンサ接続端子（ＣＲＴ端子）に接続される第２定電流源（５１）を有し、
当該半導体装置（５０）は、
前記コンデンサ接続端子に抵抗（５８）を介して接続可能に構成される放電端子（ＤＩＳＣ端子）と、
前記放電端子に接続される第２スイッチ（５２）と、
第２出力端子（ＯＵＴ端子）と、
前記第２出力端子に接続される出力段（５４）と、
前記第２定電流源および前記第２スイッチのオン／オフ、および前記出力段を制御するように構成されるオシレータ（５３）と、をさらに備える構成としてもよい（第９の構成）。
前記充電部は、前記コンデンサ接続端子（ＣＲＴ端子）に接続される第２定電流源（５１）を有し、
当該半導体装置（５０）は、
前記コンデンサ接続端子に抵抗（５８）を介して接続可能に構成される放電端子（ＤＩＳＣ端子）と、
前記放電端子に接続される第２スイッチ（５２）と、
第２出力端子（ＯＵＴ端子）と、
前記第２出力端子に接続される出力段（５４）と、
前記第２定電流源および前記第２スイッチのオン／オフ、および前記出力段を制御するように構成されるオシレータ（５３）と、をさらに備える構成としてもよい（第９の構成）。
【産業上の利用可能性】
【0060】
本開示は、様々な用途のリセットＩＣ、タイマＩＣなどに利用することが可能である。
【符号の説明】
【0061】
１ 半導体装置
２，３ 分圧抵抗
４ コンパレータ
５ 充電部
５Ａ 定電流源
５Ｂ ＮＭＯＳトランジスタ
６ ＥＳＤ保護素子
７ コンパレータ
８ ＮＭＯＳトランジスタ
９ コンデンサ
１０ 半導体装置
１１ 電流注入部
１１Ａ 同一素子
１１Ｂ カレントミラー
２０ 半導体装置
２１，２２ 分圧抵抗
２３ コンパレータ
２４ フリップフロップ
２５ インバータ
２６ ＮＭＯＳトランジスタ
２７ 抵抗
２８ インバータ
２９ ＮＯＲ回路
３０ ＮＡＮＤ回路
３１ ＮＭＯＳトランジスタ
３２ ＥＳＤ保護素子
３３ 電流注入部
３４ パルス発生器
３５ ウォッチドッグタイマ
３５Ａ，３５Ｂ 定電流源
３５Ｃ，３５Ｄ コンパレータ
３５Ｅ フリップフロップ
３６ ＥＳＤ保護素子
３７ 電流注入部
３８，３９ コンデンサ
４０ プルアップ抵抗
５０ 半導体装置
５１ 定電流源
５２ ＮＭＯＳトランジスタ
５３ オシレータ
５４ 出力段
５４Ａ ＰＭＯＳトランジスタ
５４Ｂ ＮＭＯＳトランジスタ
５５ ＥＳＤ保護素子
５６ 電流注入部
５７ コンデンサ
５８ 抵抗
１１１ 入力側トランジスタ
１１２ 出力側トランジスタ
２，３ 分圧抵抗
４ コンパレータ
５ 充電部
５Ａ 定電流源
５Ｂ ＮＭＯＳトランジスタ
６ ＥＳＤ保護素子
７ コンパレータ
８ ＮＭＯＳトランジスタ
９ コンデンサ
１０ 半導体装置
１１ 電流注入部
１１Ａ 同一素子
１１Ｂ カレントミラー
２０ 半導体装置
２１，２２ 分圧抵抗
２３ コンパレータ
２４ フリップフロップ
２５ インバータ
２６ ＮＭＯＳトランジスタ
２７ 抵抗
２８ インバータ
２９ ＮＯＲ回路
３０ ＮＡＮＤ回路
３１ ＮＭＯＳトランジスタ
３２ ＥＳＤ保護素子
３３ 電流注入部
３４ パルス発生器
３５ ウォッチドッグタイマ
３５Ａ，３５Ｂ 定電流源
３５Ｃ，３５Ｄ コンパレータ
３５Ｅ フリップフロップ
３６ ＥＳＤ保護素子
３７ 電流注入部
３８，３９ コンデンサ
４０ プルアップ抵抗
５０ 半導体装置
５１ 定電流源
５２ ＮＭＯＳトランジスタ
５３ オシレータ
５４ 出力段
５４Ａ ＰＭＯＳトランジスタ
５４Ｂ ＮＭＯＳトランジスタ
５５ ＥＳＤ保護素子
５６ 電流注入部
５７ コンデンサ
５８ 抵抗
１１１ 入力側トランジスタ
１１２ 出力側トランジスタ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】