特開 2024-94083 インバータ、インバータの制御方法及びプログラム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024094083

(43)【公開日】2024-07-09

(54)【発明の名称】インバータ、インバータの制御方法及びプログラム

(51)【国際特許分類】

   H02M 7/48 20070101AFI20240702BHJP

【ＦＩ】

H02M7/48 F

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2022210826

(22)【出願日】2022-12-27

(71)【出願人】

【識別番号】000002945

【氏名又は名称】オムロン株式会社

(74)【代理人】

【識別番号】110002860

【氏名又は名称】弁理士法人秀和特許事務所

(72)【発明者】

【氏名】趙 茜

【テーマコード（参考）】

5H770

【Ｆターム（参考）】

5H770AA02

5H770BA01

5H770CA06

5H770DA03

5H770DA41

5H770EA01

5H770EA21

5H770JA06X

5H770JA19X

(57)【要約】

【課題】従来よりもスイッチング損失を低減可能なインバータを提供する。
【解決手段】直流電力を３相交流電力に変換して出力するインバータであって、前記３相に対応し、それぞれ２つのスイッチング素子を備えるレグを３つ有する電力変換回路と、前記の各スイッチング素子をスイッチング制御してＰＷＭ変調方式により前記変換及び前記出力の制御を行う制御部と、を含んでおり、前記制御部は、３相のうちいずれか１相については前記レグが備える２つの前記スイッチング素子のいずれをもスイッチング制御し、他の相のうち一方については前記レグが備える２つの前記スイッチング素子の一方のみをスイッチング制御して他方をオフに固定し、残りの相については前記レグが備える２つの前記スイッチング素子を相補的にオン又はオフに固定する、ことによって、３相のうち２相のみを順次変調するＰＷＭ変調信号を生成するインバータ。
【選択図】図１

【特許請求の範囲】

【請求項1】

直流電力を３相交流電力に変換して出力するインバータであって、
前記３相に対応し、それぞれ２つのスイッチング素子を備えるレグを３つ有する電力変換回路と、
前記の各スイッチング素子をスイッチング制御してＰＷＭ変調方式により前記変換及び前記出力の制御を行う制御部と、を含んでおり、
前記制御部は、
３相のうちいずれか１相については前記レグが備える２つの前記スイッチング素子のいずれをもスイッチング制御し、他の相のうち一方については前記レグが備える２つの前記スイッチング素子の一方のみをスイッチング制御して他方をオフに固定し、残りの相については前記レグが備える２つの前記スイッチング素子を相補的にオン又はオフに固定する、ことによって、３相のうち２相のみを順次変調するＰＷＭ変調信号を生成する、
インバータ。

【請求項2】

前記スイッチング素子はＭＯＳＦＥＴであり、
一方の前記スイッチング素子をスイッチング制御して他方をオフに固定している前記レグにおいて、スイッチング制御されている前記一方の前記スイッチング素子がオフとなっている間は、オフに固定されている前記他方の前記スイッチング素子のボディダイオードを介して電流を通せるように構成されている、
請求項１に記載のインバータ。

【請求項3】

前記電力変換回路は、前記レグが備える前記スイッチング素子の少なくとも一方と並列に配置されるダイオードを備えている、
請求項１又は２に記載のインバータ。

【請求項4】

それぞれ２つのスイッチング素子を備えるレグを３つ有する電力変換回路を備え、前記電力変換回路により直流電力を３相交流電力に変換して出力するインバータの制御方法であって、
３相のうちいずれか１相については前記レグが備える２つの前記スイッチング素子のいずれをもスイッチング制御し、他の相のうち一方については前記レグが備える２つの前記スイッチング素子の一方のみをスイッチング制御して他方をオフに固定し、残りの相については前記レグが備える２つの前記スイッチング素子を相補的にオン又はオフに固定する、ことによって、３相のうち２相のみを順次変調するＰＷＭ変調を行う、
インバータの制御方法。

【請求項5】

請求項４に記載のインバータの制御方法を、プロセッサに実行させるためのプログラム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、インバータ、インバータの制御方法及びプログラムに関する。

【背景技術】

【0002】

従来から、直流電力を３相交流電力に変換して出力するインバータにおいて、トランジスタなどのスイッチング素子のスイッチングパルス幅（デューティサイクル）を変動させることにより、直流電力を交流の波形に変換して出力するＰＷＭ変調方式が知られている。スイッチング素子をスイッチング動作する際にはスイッチング損失が発生するため、高効率な出力制御を行うためには、スイッチング制御を行うスイッチの数は少ない方が望ましい。

【0003】

この点において、ＰＷＭ変調方式において、３相のうち１相のスイッチング素子をオン又はオフに固定し、残り２相のスイッチング素子スイッチング動作させる（即ち、同時にスイッチング制御を行うスイッチが４つになる）２相変調という制御方式が従来から知られている（例えば、特許文献１）。このような方式であれば、３相変調の制御方式に比べると、スイッチ２つ分のスイッチング損失を低減することができる。

【0004】

また、さらにスイッチング制御を行うスイッチの数を減らし、３相のうち１相のみスイッチング制御を行う制御方法も提案されている（非特許文献１、２）。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開平７－４６８５５号公報

【非特許文献】

【0006】

【非特許文献1】藤田英明「３相系統連系変換器の１相スイッチング制御法」，電気学会全国大会，２００７年ｖｏｌ．４，Ｎｏ．０７８，ｐ．１１８－１１９

【非特許文献2】藤田英明，鈴木亮「１相ＰＷＭ制御法を用いた３相ソーラーパワーコンディショナ」，電気学会論文誌Ｄ（産業応用部門誌）２０１０年１３０巻２号ｐ．１７３－１８０

【発明の概要】

【発明が解決しようとする課題】

【0007】

上記非特許文献１、２に記載の技術によれば、従来の２相変調の制御方法に比べてスイッチング制御に係るスイッチング損失は低減することができるものの、インバータ回路だけでは出力電圧（電流）波形の制御しかできず、電圧・電流値の制御を行うためには前段にＤＣＤＣコンバータ回路を設ける必要がある、という問題があった。

【0008】

本発明は、上述した事情に鑑みてなされたものであり、従来よりもスイッチング損失を低減可能なインバータを提供することを目的とする。

【課題を解決するための手段】

【0009】

前記の課題を解決するために、本発明の一態様は次の構成を採用する。即ち、
直流電力を３相交流電力に変換して出力するインバータであって、
前記３相に対応し、それぞれ２つのスイッチング素子を備えるレグを３つ有する電力変換回路と、
前記の各スイッチング素子をスイッチング制御してＰＷＭ変調方式により前記変換及び
前記出力の制御を行う制御部と、を含んでおり、
前記制御部は、
３相のうちいずれか１相については前記レグが備える２つの前記スイッチング素子のいずれをもスイッチング制御し、他の相のうち一方については前記レグが備える２つの前記スイッチング素子の一方のみをスイッチング制御して他方をオフに固定し、残りの相については前記レグが備える２つの前記スイッチング素子を相補的にオン又はオフに固定する、ことによって、３相のうち２相のみを順次変調するＰＷＭ変調信号を生成する、
インバータ、である。

【0010】

ここで、「レグ」とは、電力変換回路の直流（即ち入力）側の正極側と負極側の間に直列接続されているスイッチング素子を含むアーム２つ一組のことをいう。また、「相補的」とは一方がオンである場合には他方がオフであることを意味する。上記のような構成によれば、従来から採用されているのと同様の電力変換回路（スイッチング回路）を用いて、従来の２相変調方式に比べて同時にスイッチング制御を行うスイッチング素子を一つ減らすことができ、スイッチング損失を低減することができる。

【0011】

また、前記スイッチング素子はＭＯＳＦＥＴであり、
一方の前記スイッチング素子をスイッチング制御して他方をオフに固定している前記レグにおいて、スイッチング制御されている前記一方の前記スイッチング素子がオフとなっている間は、オフに固定されている前記他方の前記スイッチング素子のボディダイオードを介して電流を通せるように構成されていてもよい。ただし、必ずしもボディダイオードを介して電流を通す必要はなく、後述のような方法により電流を通すこともできる。この構成によれば、スイッチング素子として一般的に採用されているＭＯＳＦＥＴを用いて電力変換回路を構成することができるため、好適である。

【0012】

また、前記電力変換回路は、前記レグが備える前記スイッチング素子の少なくとも一方と並列に配置されるダイオードを備えていてもよい。このような構成であれば、スイッチング素子をＭＯＳＦＥＴに限定せずとも、スイッチング素子がオフに固定されている際には並列配置されたダイオードを介して電流を通すことができる。また、ＭＯＳＦＥＴを用いる場合であっても、ボディダイオードにおいて導通損失が生じるため、より低抵抗のダイオードを並列配置して該ダイオードを介して電流を通すことで、導通損失を低減することができる。

【0013】

また、本発明は次のように捉えることもできる。即ち、
それぞれ２つのスイッチング素子を備えるレグを３つ有する電力変換回路を備え、前記電力変換回路により直流電力を３相交流電力に変換して出力するインバータの制御方法であって、
３相のうちいずれか１相については前記レグが備える２つの前記スイッチング素子のいずれをもスイッチング制御し、他の相のうち一方については前記レグが備える２つの前記スイッチング素子の一方のみをスイッチング制御して他方をオフに固定し、残りの相については前記レグが備える２つの前記スイッチング素子を相補的にオン又はオフに固定する、ことによって、３相のうち２相のみを順次変調するＰＷＭ変調を行う、
インバータの制御方法、である。

【0014】

また、本発明は、上述の制御方法をプロセッサに実行させるためのプログラム、そのようなプログラムを非一時的に記録したコンピュータ読取可能な記録媒体、としても捉えることもできる。

【発明の効果】

【0015】

本発明によれば、従来よりもスイッチング損失を低減可能なインバータを提供すること
ができる。

【図面の簡単な説明】

【0016】

【図1】図１は、実施形態１に係るインバータの構成を概略的に示す模式図である。

【図2】図２は、従来の２相変調方式における基準信号と各スイッチング素子の制御状態との関係を示す説明図である。

【図3】図３は、実施形態１に係る変調方式における基準信号と各スイッチング素子の制御状態との関係を示す説明図である。

【図4】図４は、実施形態１に係る制御部のハードウェア構成の一例を示すブロック図である。

【図5】図５は、Ｕ相に着目した場合のスイッチング素子のオン／オフと電流の流れの関係を示す第１の説明図である。

【図6】図６は、Ｕ相に着目した場合のスイッチング素子のオン／オフと電流の流れの関係を示す第２の説明図である。

【図7】図７は、第１の変形例に係るインバータの構成を概略的に示す模式図である。

【図8】図８は、第１の変形例に係るスイッチング制御のタイミングを説明する説明図である。

【図9】図９は、第２の変形例に係るインバータの構成を概略的に示す模式図である。

【図10】図１０は、第２の変形例に係るスイッチング制御のタイミングを説明する説明図である。

【図11】図１１は、第３の変形例に係るインバータの構成を概略的に示す模式図である。

【図12】図１２は、第３の変形例に係るスイッチング制御のタイミングを説明する説明図である。

【発明を実施するための形態】

【0017】

＜適用例＞
以下、本発明の実施形態の一例について説明する。本発明は、例えば図１に示すようなインバータ１として適用することができる。図１は、インバータ１の構成を概略的に示す模式図である。

【0018】

図１に示すように、インバータ１はコンデンサＣを介して直流電源Ｅに接続される正極母線Ｐと負極母線Ｎ、交流電力を出力するＵ相出力端Ｕ、Ｖ相出力端Ｖ及びＷ相出力端Ｗ、電力変換回路１０並びに制御部１００を有している。なお、インバータ１の用途に特に制限はなく、例えば電気機器に組み込まれてＡＣモータなどの負荷に出力電力を供給するのであってもよいし、ＰＣＳ（Ｐｏｗｅｒ Ｃｏｎｄｉｔｉｏｎｉｎｇ Ｓｕｂｓｙｓｔｅｍ）に用いるのであってもよい。

【0019】

電力変換回路１０は、６つのスイッチング素子Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６を備えている。本適用例では、各スイッチング素子としてＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を採用している。電力変換回路１０において、正極母線Ｐと負極母線Ｎとの間に、Ｕ相上側アームを構成するスイッチング素子Ｑ１とＵ相下側アームを構成するスイッチング素子Ｑ２とが直列接続されてＵ相レグ１１を構成している。また、正極母線Ｐと負極母線Ｎとの間に、Ｖ相上側アームを構成するスイッチング素子Ｑ３とＶ相下側アームを構成するスイッチング素子Ｑ４とが直列接続されてＶ相レグ１２を構成している。また、正極母線Ｐと負極母線Ｎとの間に、Ｗ相上側アームを構成するスイッチング素子Ｑ５とＷ相下側アームを構成するスイッチング素子Ｑ６とが直列接続されてＷ相レグ１３を構成している
。また、図１に示すように、スイッチング素子Ｑ１とスイッチング素子Ｑ２との間はＵ相出力端に接続され、スイッチング素子Ｑ３とスイッチング素子Ｑ４との間はＶ相出力端に接続され、スイッチング素子Ｑ５とスイッチング素子Ｑ６との間はＷ相出力端に接続されている。

【0020】

制御部１００は、制御プログラムを格納する記憶媒体や、制御プログラムにしたがって制御手順を実行するＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などのプロセッサを有するコンピュータである。制御部１００は、インバータ１の入力端、出力端などの各部に設置される各種センサ（図示せず）や通信線（図示せず）を介して外部から取得する各種情報を用いて、インバータの各構成を制御する。

【0021】

制御部１００は、直流電源Ｅから供給される直流電力を交流電力に変換してＵ相出力端Ｕ、Ｖ相出力端Ｖ及びＷ相出力端Ｗから出力するため、電力変換回路１０の各スイッチング素子Ｑ１乃至Ｑ６の制御を行う。より具体的にはＵ相レグ１１、Ｖ相レグ１２、Ｗ相レグ１３それぞれについて、所望の交流出力波形を示す基準信号と予め定められる搬送波（三角波）とを用いてＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）変調信号を生成し、当該ＰＷＭ変調信号に基づいて各スイッチング素子をスイッチング制御する。なお、ＰＷＭ変調の方式によるＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）／ＡＣ（Ａｌｔｅｒｎａｔｉｎｇ Ｃｕｒｒｅｎｔ）変換は広く知られた技術であるため、詳細な説明は省略する。

【0022】

ここで、ＰＷＭ変調方式の中でも３相変調方式と２相変調方式の２種類の変調方式が従来からよく知られている。３相変調方式は、正弦波１周期（３６０°）の間、常時Ｕ相レグ１１、Ｖ相レグ１２、Ｗ相レグ１３の全てのスイッチング素子をスイッチング制御する方法である。一方、２相変調方式は、Ｕ、Ｖ、Ｗの各相について対応するレグのスイッチング素子をオン又はオフに固定してスイッチング制御を行わない区間を１周期のうち１２０°ずつ設け、各相の間で当該制御を行わない区間を順次交代していく方法である。２相変調方式によれば、３相変調方式に比べてスイッチング制御を行う素子の数が常時２つ減るため、スイッチング損失を低減することができる。

【0023】

図２は、２相変調方式のスイッチング制御を行う場合の、各相の基準信号（正弦波）と各スイッチング素子の制御状態との関係を示す説明図である。図２に示すように、正弦波１周期分を６つの区間に区切り、１から６の丸付き数字を振ってそれぞれの区間が示されている。図中において、縦線のハッチングの入ったバーが示されている区間がスイッチング制御の行われる区間であり、バーが示されていない区間がスイッチング制御の行われない区間である。図２に示すように、各相において基準信号が示す正弦波の位置が他の相の正弦波よりも下回っている区間では、当該相のスイッチング制御が行われないことがわかる。

【0024】

本適用例に係るインバータ１では、さらにスイッチング制御を行うスイッチング素子を１つ減らして３つとすることが特徴である。具体的には、制御部１００は、正弦波１周期の間、３相のうち１相についてはレグが備える２つのスイッチング素子のいずれをもスイッチング制御し、他の２相のうち一方についてはレグが備える２つのスイッチング素子の一方のみをスイッチング制御して他方をオフに固定し、残りの１相についてはレグが備える２つのスイッチング素子を相補的にオン又はオフに固定する、ことによって、３相のうち２相のみを順次変調するＰＷＭ変調信号を生成する。

【0025】

図３に、このような本適用例に係るインバータ１によるスイッチング制御を行う場合の、各相の基準信号（正弦波）と各スイッチング素子の制御状態との関係を、図２と同様に示す。図３が示すように、本適用例に係るＰＷＭ変調では、２相変調方式の場合に加えて
、各相とも下側アームに属するスイッチング素子Ｑ２、Ｑ４、Ｑ６については、スイッチング制御が行われない区間がさらに１２０°分追加されていることがわかる。

【0026】

ここで、本適用例において、各相に対応するレグ（例えばＵ相レグ）はそれぞれ１周期の１／３に当たる１２０°の区間（例えば５及び６の区間）では、上側アームに属するスイッチング素子（例えばＱ１）がスイッチング制御を行われているものの、下側アームに属するスイッチング素子（例えばＱ２）についてはスイッチング制御が行われていないことがわかる。この間、下側アームに属するスイッチング素子はオフで固定されている。

【0027】

この場合、Ｕ相レグ１１を例にして説明を行うと、スイッチング素子Ｑ１がスイッチング制御によりオフになるタイミングでは、スイッチング素子Ｑ２はオフに固定されているものの、ＭＯＳＦＥＴのボディダイオードを介して電流を通すことができるため、負極母線Ｎの電流はスイッチング素子Ｑ２のボディダイオードを通って還流することができる。

【0028】

以上のような本適用例に係るインバータ１によれば、常時スイッチング制御を行うスイッチング素子を６つのうち３つのみにすることができる。これにより、従来のＰＭＷ変調方式によるインバータと同様の回路構成でありながら、スイッチング損失を低減させることができる。

【0029】

＜実施形態１＞
続けて本発明の実施形態の一例についてさらに詳しく説明する。本実施形態に係るインバータ１は例えばＰＶ－ＰＣＳに実装され、太陽電池を直流電源Ｅとして出力された直流電力を商用電力系統と同期の取れた３相交流電力に変換して出力する。なお、本実施形態に係るインバータ１は、適用例において説明したものと同一の構成を有するものであるため、既に説明した構成についての改めての詳細な説明は省略する。

【0030】

図４は本実施形態に係るインバータ１の制御部１００のハードウェア構成の一例を示す図である。図４に示すように、制御部１００は、接続バス１０６によって相互に接続されたプロセッサ１０１、主記憶装置１０２、補助記憶装置１０３、通信ＩＦ１０４、入出力ＩＦ１０５を構成要素に含むコンピュータである。主記憶装置１０２および補助記憶装置１０３は、制御部１００が読み取り可能な記録媒体である。上記の構成要素はそれぞれ複数設けられてもよいし、一部の構成要素を設けないようにしてもよい。

【0031】

プロセッサ１０１は、制御部１００全体の制御を行う中央処理演算装置である。プロセッサ１０１は、例えば、ＣＰＵやＭＰＵ（Ｍｉｃｒｏ－Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）等である。プロセッサ１０１は、例えば、補助記憶装置１０３に記憶されたプログラムを主記憶装置１０２の作業領域に実行可能に展開し、当該プログラムの実行を通じて周辺機器の制御を行うことで所定の目的に合致した機能を提供する。但し、プロセッサ１０１が提供する一部または全部の機能が、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等によって提供されてもよい。同様にして、一部または全部の機能が、ＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、数値演算プロセッサ等の専用ＬＳＩ（ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｉｏｎ）、その他のハードウェア回路で実現されてもよい。

【0032】

主記憶装置１０２および補助記憶装置１０３は、制御部１００のメモリを構成する。主記憶装置１０２は、プロセッサ１０１が実行するプログラム、当該プロセッサが処理するデータ等を記憶する。主記憶装置１０２は、フラッシュメモリ、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）を含む。
補助記憶装置１０３は、プロセッサ１０１等により実行されるプログラムや、動作の設定情報などを記憶する記憶媒体である。補助記憶装置１０３は、例えば、ＨＤＤ（Ｈａｒｄ－ｄｉｓｋ Ｄｒｉｖｅ）やＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、フラッシュメモリ、ＵＳＢメモリ、ＳＤ（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）メモリカード等を含む。通信ＩＦ１０４は、通信ネットワークとの通信インタフェースである。通信ＩＦ１０４は、接続される通信ネットワークとの接続方式に応じて適宜の構成を採用できる。

【0033】

入出力ＩＦ１０５は、インバータ１の備える入力デバイス、出力デバイスとの間でデータの入出力を行うインタフェースである。入出力ＩＦ１０５を通じて、ＬＣＤ等の表示デバイスなどの出力デバイスに出力される。また、入出力ＩＦ１０５を通じて、操作指示が受け付けられ、当該操作指示に基づいて操作者の意図する処理が行われる。

【0034】

上記のような制御部１００により、電力変換回路１０の各スイッチング素子Ｑ１乃至Ｑ６をスイッチング制御するためのＰＷＭ変調信号が生成される。具体的には、Ｕ相、Ｖ相、Ｗ相毎に交流出力波形を示す基準信号（正弦波）と予め定められるキャリア信号（三角波）とを比較して、上側アームに属するスイッチング素子と下側アームに属するスイッチング素子それぞれについて、オン／オフを切り替えるためのパルス波形を生成する。

【0035】

このようなＰＷＭ変調信号生成の基本的な方法は従来の３相変調方式の場合と同様である。即ち、レグの上側アームのスイッチング素子に着目した場合、基準信号の値がキャリア信号の値よりも上である場合にオンとなり、基準信号の値がキャリア信号の値よりも下である場合にはオフとなるパルス波を生成する。一方、レグの下側アームのスイッチング素子に着目した場合、基準信号の値がキャリア信号の値よりも上である場合にオフとなり、基準信号の値がキャリア信号の値よりも下である場合にはオンとなるパルス波を生成する。

【0036】

ただし、本実施形態に係るインバータ１では、各スイッチング素子についてスイッチング制御が行われない区間が、正弦波１周期あたり１２０°又は２４０°分存在する。即ち、本実施形態においては、制御部１００が生成するＰＷＭ変調信号は、このようなスイッチング制御を行わない区間については基準信号とキャリア信号の大小関係に関わらず、予め決まった開閉状態となるようにスイッチング素子を制御するパルス信号となる。

【0037】

例えば、図３に示すＵ相レグのスイッチング素子Ｑ１及びＱ２を例にすると、区間１及び４では通常通りの（即ち基準信号とキャリア信号の大小関係による）パルス信号が生成される。一方、２及び３の区間では、スイッチング素子Ｑ１については常時オフ、スイッチング素子Ｑ２については常時オンとなるようなパルス信号が生成される。そして、区間５及び６では、スイッチング素子Ｑ１については通常通り基準信号とキャリア信号の大小関係によるパルス信号が生成されるものの、スイッチング素子Ｑ２については常時オフとするパルス信号が生成される。

【0038】

図５及び図６に、図３の区間５及び６において、Ｕ相レグ１１のスイッチング素子Ｑ１、Ｑ２に着目した場合の、各スイッチング素子のオン／オフ状態と、電流の流れを示す。なお、図５及び図６においては、スイッチング素子Ｑ１、Ｑ２に係る電流の流れを簡略的に説明するために不要な要素については省略している。

【0039】

図５は、区間５及び６において、スイッチング素子Ｑ１がオンで、スイッチング素子Ｑ２がオフの場合の電流の流れを示す説明図である。図５が示すように、スイッチング素子Ｑ１がオン、スイッチング素子Ｑ２がオフの場合には、コンデンサＣを介して供給された直流電流がスイッチング素子Ｑ１を通ってＵ相レグ１１に流れ、Ｕ相出力端Ｕに電圧が印
加される。

【0040】

図６は、図５の状態からスイッチング素子Ｑ１がオフになった状態の電流の流れを示す説明図である。スイッチング素子Ｑ２はＭＯＳＦＥＴでありボディダイオードを備えているため、スイッチング素子Ｑ２をオンにしなくとも、図６が示すように、負極母線Ｎの電流はスイッチング素子Ｑ２のボディダイオードを通って還流することができる。

【0041】

このような本実施形態のインバータ１によれば、常時スイッチング制御を行うスイッチング素子を３つに減らしつつ、実質的に２相変調方式と同様の変調を行うことができる。これにより、従来のＰＭＷ変調方式によるインバータと同様の回路構成でありながら、スイッチング損失を２５％低減させることができる。また、３つのレグのうち上下アームともスイッチング制御を行っているレグが１つだけとなるため、上下のアームが短絡するリスクを低減でき、さらにデッドタイムの影響を低減できる。また、同時にスイッチング制御を行うスイッチング素子を３つに減らすことができるため、演算に係る負荷を軽減することができる。

【0042】

＜変形例＞
なお、上記の実施形態１では、各レグのうち一方のスイッチング素子のみをスイッチング制御する場合に、いずれのスイッチング素子もオフとなるタイミングでは、他方のスイッチング素子のボディダイオードを介して電流を還流させていたが、必ずしもこのようにする必要はない。また、ＰＷＭ変調信号の生成についても、キャリア信号と比較する信号は予め定める基準信号でなく、各相出力端において検出される出力電圧（電流）の値であってもよい。以下では、このような変形例について説明する。

【0043】

（変形例１）
図７は、第１の変形例に係るインバータ２の構成を概略的に示す模式図である。なお、以下で説明する各変形例は、実施形態１のインバータ１と概ね同様の構成をしているため、同様の構成については同一の符号を付し、重複する説明については省略する。

【0044】

インバータ２は、インバータ１と比べ、電力変換回路２０の構成が異なっている。具体的には、Ｕ相レグ２１、Ｖ相レグ２２、Ｗ相レグ２３それぞれの上側アームに、それぞれ低抵抗のダイオードＤ１、ダイオードＤ３、ダイオードＤ５が設けられている。図７に示すように、ダイオードＤ１はスイッチング素子Ｑ１と、ダイオードＤ３はスイッチング素子Ｑ３と、ダイオードＤ５はスイッチング素子Ｑ５と、それぞれ並列に配置されている。

【0045】

ＭＯＳＦＥＴのボディダイオードを介して電流を還流させる場合、一定の導通損失が発生してしまう。このため、抵抗の低いダイオードをスイッチング素子と並列に配置し、低抵抗のダイオードを介して電流を還流する構成にすれば、損失を低減することができる。

【0046】

なお、２相変調によるＰＷＭ変調信号の作成には複数通りの方法が考えられるが、変形例１に係るインバータ２の構成は、Ｕ相、Ｖ相、Ｗ相の各相において、基準信号が他相と比べて最大となる１２０°の区間で、スイッチング制御を停止する方法に適した構成となっている。なお、本変形例を含む各変形例においては、各相における出力電圧値をＰＷＭ変調信号生成の基準信号としている。

【0047】

図８に、このような変調方法を行う場合のスイッチング制御について説明する図を示す。図８に示す通り、例えばＵ相の基準信号が最大（即ち他の２つの相よりも大きい）の区間においては、Ｕ相レグ２１のスイッチング制御は停止され、スイッチング素子Ｑ１はオン、スイッチング素子Ｑ２はオフで固定される。そしてこの間、最小の電圧を出力する相に対応する上側アームのスイッチング素子がオフで固定（スイッチング制御が停止）され
る。具体的には、前半の６０°についてはＶ相レグ２２のスイッチング素子Ｑ３がオフで固定され、後半の６０°についてはＷ相レグ２３のスイッチング素子Ｑ５がオフで固定される。

【0048】

即ち、Ｕ相、Ｖ相、Ｗ相の各相において、基準信号が他相と比べて最大となる１２０°の区間でスイッチング制御を停止する変調方法の場合には、上側アームのスイッチング素子がオフに固定されることになるため、これらのスイッチング素子と並列に低抵抗のダイオードを配置する本変形例の構成が好適となる。

【0049】

（変形例２）
次に、図９及び図１０に基づいて第２の変形例について説明する。図９に示すように、本変形例に係るインバータ３は、インバータ１と比べ、電力変換回路３０の構成が異なっている。具体的には、Ｕ相レグ３１、Ｖ相レグ３２、Ｗ相レグ３３それぞれの下側アームに、それぞれ低抵抗のダイオードＤ２、ダイオードＤ４、ダイオードＤ６が設けられている。図９に示すように、ダイオードＤ２はスイッチング素子Ｑ２と、ダイオードＤ４はスイッチング素子Ｑ４と、ダイオードＤ６はスイッチング素子Ｑ６と、それぞれ並列に配置されている。

【0050】

このような本変形例の構成は、Ｕ相、Ｖ相、Ｗ相の各相において、基準信号が他相と比べて最小となる１２０°の区間で、スイッチング制御を停止する方法に適した構成となっている。図１０に、このような変調方法を行う場合の、スイッチング制御について説明する図を示す。図１０に示す通り、例えばＵ相の基準信号が最小の（即ち他の２つの相よりも小さい）区間においては、Ｕ相レグ３１のスイッチング制御は停止され、スイッチング素子Ｑ１はオフ、スイッチング素子Ｑ２はオンで固定される。そしてこの間、最大の電圧を出力する相に対応する下側アームのスイッチング素子がオフで固定（スイッチング制御が停止）される。具体的には、前半の６０°についてはＶ相レグ２２のスイッチング素子Ｑ４がオフで固定され、後半の６０°についてはＷ相レグ３３のスイッチング素子Ｑ６がオフで固定される。

【0051】

即ち、Ｕ相、Ｖ相、Ｗ相の各相において、基準信号が他相と比べて最小となる１２０°の区間でスイッチング制御を停止する変調方法の場合には、下側アームのスイッチング素子がオフに固定されることになるため、これらのスイッチング素子と並列に低抵抗のダイオードを配置する本変形例の構成が好適となる。

【0052】

（変形例３）
次に、図１１及び図１２に基づいて第３の変形例について説明する。図１１に示すように、本変形例に係るインバータ４は、インバータ１と比べ、電力変換回路４０の構成が異なっている。具体的には、Ｕ相レグ４１、Ｖ相レグ４２、Ｗ相レグ４３それぞれにおいて、いずれのスイッチング素子にも並列してダイオードが設けられる構成である。即ち、変形例１と変形例２を組み合わせたような構成となっている。

【0053】

このような本変形例の構成は、Ｕ相、Ｖ相、Ｗ相の各相において、基準信号が最大となる６０°の区間と最小となる６０°の区間のそれぞれで、スイッチング制御を停止する方法に適した構成となっている。図１２に、このような変調方法を行う場合の、スイッチング制御について説明する図を示す。

【0054】

図１２に示す通り、例えばＵ相の基準信号が最大の６０°の区間において、Ｕ相レグ４１のスイッチング制御は停止され、スイッチング素子Ｑ１はオン、スイッチング素子Ｑ２はオフで固定される。そしてこの間、最小の電圧を出力する相に対応する上側アームのスイッチング素子がオフで固定される。具体的には、前半の３０°についてはＶ相レグ４２
のスイッチング素子Ｑ３がオフで固定され、後半の３０°についてはＷ相レグ４３のスイッチング素子Ｑ５がオフで固定される。

【0055】

また、Ｕ相の基準信号が最小の６０°の区間においても、Ｕ相レグ４１のスイッチング制御は停止され、スイッチング素子Ｑ１はオフ、スイッチング素子Ｑ２はオンで固定される。そしてこの間、最大の電圧を出力する相に対応する下側アームのスイッチング素子がオフで固定される。具体的には、前半の３０°についてはＶ相レグ４２のスイッチング素子Ｑ４がオフで固定され、後半の３０°についてはＷ相レグ４３のスイッチング素子Ｑ６がオフで固定される。

【0056】

即ち、スイッチング制御を停止する相を６０°の区間で分割するようなＰＷＭ変調信号を生成するような場合には、本変形例の構成が好適となる。なお、本変形例では各相でスイッチング制御を停止する区間を６０°×２回としたが、これをさらに細分化して３０°×４回、１５°×８回、といったパターンとすることも可能である。

【0057】

＜その他＞
上記各例は、本発明を例示的に説明するものに過ぎず、本発明は上記の具体的な形態には限定されない。本発明はその技術的思想の範囲内で種々の変形及び組み合わせが可能である。例えば、上記各例ではスイッチング素子としてＭＯＳＦＥＴを用いることを例示したが、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）など、上記以外のスイッチング素子を用いることも可能である。

【0058】

また、本発明に係るインバータの用途は特に限定されず、様々な機器に組み込んで用いることが可能である。また、本発明に係るインバータの前段にコンバータを設け、交流から直流に変換された直流電力を変換の対象とすることも、当然に可能である。

【0059】

＜付記１＞
直流電力を３相交流電力に変換して出力するインバータ（１、２、３、４）であって、
前記３相に対応し、それぞれ２つのスイッチング素子（Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６）を備えるレグ（１１、１２、１３、２１、２２、２３、３１、３２、３３、４１、４２、４３）を３つ有する電力変換回路（１０、２０、３０、４０）と、
前記の各スイッチング素子をスイッチング制御してＰＷＭ変調方式により前記変換及び前記出力の制御を行う制御部（１００）と、を含んでおり、
前記制御部は、
３相のうちいずれか１相については前記レグが備える２つの前記スイッチング素子のいずれをもスイッチング制御し、他の相のうち一方については前記レグが備える２つの前記スイッチング素子の一方のみをスイッチング制御して他方をオフに固定し、残りの相については前記レグが備える２つの前記スイッチング素子を相補的にオン又はオフに固定する、ことによって、３相のうち２相のみを順次変調するＰＷＭ変調信号を生成する、
インバータ。

【0060】

＜付記２＞
それぞれ２つのスイッチング素子（Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６）を備えるレグ（１１、１２、１３、２１、２２、２３、３１、３２、３３、４１、４２、４３）を３つ有する電力変換回路（１０、２０、３０、４０）を備え、前記電力変換回路により直流電力を３相交流電力に変換して出力するインバータ（１、２、３、４）の制御方法であって、
３相のうちいずれか１相については前記レグが備える２つの前記スイッチング素子のいずれをもスイッチング制御し、他の相のうち一方については前記レグが備える２つの前記スイッチング素子の一方のみをスイッチング制御して他方をオフに固定し、残りの相につ
いては前記レグが備える２つの前記スイッチング素子を相補的にオン又はオフに固定する、ことによって、３相のうち２相のみを順次変調するＰＷＭ変調を行う、
インバータの制御方法。

【符号の説明】

【0061】

１、２、３、４・・・インバータ
１０、２０、３０、４０・・・電力変換回路
１１、２１、３１、４１・・・Ｕ相レグ
１２、２２、３２、４２・・・Ｖ相レグ
１３、２３、３３、４３・・・Ｗ相レグ
１００・・・制御部
Ｅ・・・直流電源
Ｃ・・・コンデンサ
Ｐ・・・正極母線
Ｎ・・・負極母線
Ｕ・・・Ｕ相出力端
Ｖ・・・Ｖ相出力端
Ｗ・・・Ｗ相出力端
Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６・・・スイッチング素子
Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６・・・ダイオード

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】