特開 2024-94278 不揮発性メモリ素子及びそれを含むメモリシステム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024094278

(43)【公開日】2024-07-09

(54)【発明の名称】不揮発性メモリ素子及びそれを含むメモリシステム

(51)【国際特許分類】

   H10B 43/27 20230101AFI20240702BHJP

   H10B 41/27 20230101ALI20240702BHJP

   H10B 41/50 20230101ALI20240702BHJP

   H10B 43/50 20230101ALI20240702BHJP

   H01L 21/336 20060101ALI20240702BHJP

【ＦＩ】

H10B43/27

H10B41/27

H10B41/50

H10B43/50

H01L29/78 371

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2023215090

(22)【出願日】2023-12-20

(31)【優先権主張番号】10-2022-0186038

(32)【優先日】2022-12-27

(33)【優先権主張国・地域又は機関】KR

(71)【出願人】

【識別番号】390019839

【氏名又は名称】三星電子株式会社

【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ

(74)【代理人】

【識別番号】110000051

【氏名又は名称】弁理士法人共生国際特許事務所

(72)【発明者】

【氏名】千 相 勳

(72)【発明者】

【氏名】張 世 熙

(72)【発明者】

【氏名】韓 智 勳

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP76

5F083ER21

5F083GA27

5F083JA03

5F083JA06

5F083JA19

5F083JA35

5F083JA36

5F083JA37

5F083JA38

5F083JA39

5F083JA40

5F083JA56

5F083MA06

5F083MA16

5F083MA19

5F083ZA01

5F101BA02

5F101BA46

5F101BB02

5F101BD16

5F101BD22

5F101BD30

5F101BD34

5F101BE07

5F101BH13

(57)【要約】      （修正有）

【課題】動作信頼性を有する不揮発性メモリ素子。
【解決手段】周辺回路１２０とそれを覆う第１絶縁構造体１４０を含む周辺回路構造体ＰＳ及び該構造体にボンディングされセル領域ＣＥＬＬと連結領域ＥＸＴを含むセルアレイ構造体ＣＳを備える不揮発性メモリ素子１００であって、セルアレイ構造体は、共通ソースライン層２１０とその上のバッファ絶縁層２１４、共通ソースライン層と離隔されバッファ絶縁層に埋め込まれた複数のコンタクト停止層２９０、バッファ絶縁層上に交互に積層する複数のゲート電極２２２及び複数の絶縁層２２４を含み、連結領域で複数のゲート電極が階段状を有するセルスタック２２０、セル領域でセルスタックとバッファ絶縁層を貫通して共通ソースライン層に延びる複数のセルチャネル構造体及び連結領域でセルスタックを貫通して複数のコンタクト停止層と接し、複数のゲート電極の１つと連結する複数のコンタクト構造体２７０を含む。
【選択図】図５Ａ

【特許請求の範囲】

【請求項1】

周辺回路及び前記周辺回路を覆う第１絶縁構造体を含む周辺回路構造体と、
前記周辺回路構造体にボンディングされ、セル領域及び連結領域を含むセルアレイ構造体と、を備え、
前記セルアレイ構造体は、
共通ソースライン層と、
前記共通ソースライン層上のバッファ絶縁層と、
前記共通ソースライン層と離隔され、前記バッファ絶縁層に埋め込まれた複数のコンタクト停止層と、
前記バッファ絶縁層上に交互に積層された複数のゲート電極及び複数の絶縁層を含み、前記連結領域において前記複数のゲート電極が階段状を有するセルスタックと、
前記セル領域において前記セルスタック及び前記バッファ絶縁層を貫通して前記共通ソースライン層に延びる複数のセルチャネル構造体と、
前記連結領域において前記セルスタックを貫通して前記複数のコンタクト停止層と接し、前記複数のゲート電極のうちのいずれか１つにそれぞれ連結される複数のコンタクト構造体と、
前記セルスタックを覆い、前記第１絶縁構造体と接する第２絶縁構造体と、を含むことを特徴とする不揮発性メモリ素子。

【請求項2】

互いに接する前記複数のコンタクト構造体と前記複数のコンタクト停止層とは、共に形成されて一体をなすことを特徴とする請求項１に記載の不揮発性メモリ素子。

【請求項3】

前記複数のコンタクト構造体のそれぞれは、
ベースコンタクト部と、
前記複数のゲート電極のうちの連結されるゲート電極に向かって前記ベースコンタクト部から水平方向に突出し、前記複数のゲート電極のうちの前記連結されるゲート電極と接するパッド連結部と、を含むことを特徴とする請求項１に記載の不揮発性メモリ素子。

【請求項4】

前記複数のゲート電極のそれぞれは、前記連結領域で前記複数のコンタクト構造体のそれぞれの前記パッド連結部と接するパッド部を含み、
前記パッド部の厚さは、前記複数のゲート電極のそれぞれの前記セル領域の部分の厚さよりも大きい値を有することを特徴とする請求項３に記載の不揮発性メモリ素子。

【請求項5】

前記パッド連結部の厚さと前記パッド部の厚さは、同一であることを特徴とする請求項４に記載の不揮発性メモリ素子。

【請求項6】

前記複数のコンタクト停止層のそれぞれの水平幅は、前記複数のコンタクト構造体の前記ベースコンタクト部の水平直径と同一であるか、またはそれよりも大きい値を有することを特徴とする請求項３に記載の不揮発性メモリ素子。

【請求項7】

前記複数のコンタクト構造体のそれぞれは、前記複数のゲート電極のうちの連結されないゲート電極に向かって前記ベースコンタクト部から水平方向に突出した突出部をさらに含み、
前記ベースコンタクト部からの前記パッド連結部の突出長は、前記突出部の突出長よりも長いことを特徴とする請求項４に記載の不揮発性メモリ素子。

【請求項8】

前記複数のコンタクト構造体のそれぞれの前記突出部と、前記複数のゲート電極のうちの前記連結されないゲート電極との間に介在される絶縁スペーサと、をさらに含むことを特徴とする請求項７に記載の不揮発性メモリ素子。

【請求項9】

前記セル領域において前記複数のゲート電極及び前記複数の絶縁層のそれぞれの厚さは、前記複数のコンタクト停止層の高さよりも小さい値を有することを特徴とする請求項７に記載の不揮発性メモリ素子。

【請求項10】

前記コンタクト停止層は、非金属物質を含むことを特徴とする請求項１に記載の不揮発性メモリ素子。

【請求項11】

基板と、
前記基板上の周辺回路と、
前記周辺回路に電気的に連結される第１インターコネクタ構造体と、
前記第１インターコネクタ構造体と電気的に連結される複数の第１ボンディングパッドと、
前記基板上で前記周辺回路、前記第１インターコネクタ構造体、及び前記複数の第１ボンディングパッドを取り囲む第１絶縁構造体と、を含む第１構造体と、
共通ソースライン層と、
前記共通ソースライン層上のバッファ絶縁層と、
前記バッファ絶縁層上のベース絶縁層と、
前記ベース絶縁層上に交互に積層された複数のゲート電極及び複数の絶縁層を含み、連結領域において前記複数のゲート電極が階段状を有するセルスタックと、
セル領域において前記セルスタック、前記ベース絶縁層、及び前記バッファ絶縁層を貫通して前記共通ソースライン層に延びる複数のセルチャネル構造体と、
前記連結領域において前記セルスタック及び前記ベース絶縁層を貫通して、前記複数のゲート電極のうちのいずれか１つにそれぞれ連結され、それぞれ前記共通ソースライン層と離隔され、前記バッファ絶縁層に埋め込まれるコンタクト停止部を含む複数のコンタクト構造体と、
前記複数のセルチャネル構造体及び前記複数のコンタクト構造体と電気的に連結される第２インターコネクタ構造体と、
前記第２インターコネクタ構造体と電気的に連結される複数の第２ボンディングパッドと、
前記共通ソースライン層上で前記セルスタック、前記第２インターコネクタ構造体、及び前記複数の第２ボンディングパッドを取り囲む第２絶縁構造体と、を含み、
前記第２絶縁構造体が前記第１絶縁構造体と接し、前記複数の第２ボンディングパッドが前記複数の第１ボンディングパッドに対応して前記第１構造体にボンディングされ、前記セル領域及び前記連結領域を含む第２構造体と、
を備えることを特徴とする不揮発性メモリ素子。

【請求項12】

前記コンタクト停止部の上面は、前記バッファ絶縁層の上面よりも低い垂直レベルに位置し、前記コンタクト停止部の下面は、前記バッファ絶縁層の下面と同じ垂直レベルに位置することを特徴とする請求項１１に記載の不揮発性メモリ素子。

【請求項13】

前記複数のコンタクト構造体のそれぞれは、
前記セルスタック及び前記ベース絶縁層を貫通するベースコンタクト部、前記ベースコンタクト部と連結される前記コンタクト停止部と、
前記複数のゲート電極のうち、連結されるゲート電極に向かって前記ベースコンタクト部から水平方向に突出して前記複数のゲート電極のうち、連結されるゲート電極と接するパッド連結部と、を含むことを特徴とする請求項１１に記載の不揮発性メモリ素子。

【請求項14】

前記コンタクト停止部の水平幅は、前記ベースコンタクト部の水平直径よりも大きい値を有することを特徴とする請求項１３に記載の不揮発性メモリ素子。

【請求項15】

前記複数のゲート電極のそれぞれは、前記連結領域で複数のコンタクト構造体のそれぞれのパッド連結部と接するパッド部を含み、
前記パッド部の厚さは、前記複数のゲート電極のそれぞれの前記セル領域の部分の厚さよりも大きい値を有し、前記パッド連結部の厚さと同じ値を有することを特徴とする請求項１３に記載の不揮発性メモリ素子。

【請求項16】

複数の絶縁スペーサをさらに含み、
前記複数のコンタクト構造体のそれぞれは、前記複数のゲート電極のうちの連結されないゲート電極に向かって前記ベースコンタクト部から水平方向に突出した突出部をさらに含み、
前記複数の絶縁スペーサのそれぞれは、前記複数のコンタクト構造体のそれぞれの前記突出部と、前記複数のゲート電極のうちの前記連結されないゲート電極との間に介在されることを特徴とする請求項１３に記載の不揮発性メモリ素子。

【請求項17】

前記複数のセルコンタクト構造体のそれぞれの垂直高は、互いに同一であることを特徴とする請求項１１に記載の不揮発性メモリ素子。

【請求項18】

周辺回路及び前記周辺回路を覆う第１絶縁構造体を含む周辺回路構造体、並びに前記周辺回路構造体にボンディングされ、セル領域及び連結領域を含むセルアレイ構造体を含む不揮発性メモリ素子と、
前記不揮発性メモリ素子と電気的に連結され、前記不揮発性メモリ素子を制御するメモリコントローラと、を備え、
前記セルアレイ構造体は、
共通ソースライン層と、
前記共通ソースライン層上のバッファ絶縁層と、
前記共通ソースライン層と離隔され、前記バッファ絶縁層に埋め込まれた複数のコンタクト停止層と、
前記バッファ絶縁層上に交互に積層された複数のゲート電極及び複数の絶縁層を含み、前記連結領域において前記複数のゲート電極が階段状を有するセルスタックと、
前記セル領域において前記セルスタック及び前記バッファ絶縁層を貫通して前記共通ソースライン層に延びる複数のセルチャネル構造体と、
前記連結領域において前記セルスタックを貫通して前記複数のコンタクト停止層と接し、前記複数のゲート電極のうちのいずれか１つとそれぞれ連結される複数のコンタクト構造体と、
前記セルスタックを覆い、前記第１絶縁構造体と接する第２絶縁構造体と、を含むことを特徴とするメモリシステム。

【請求項19】

前記複数のコンタクト構造体のそれぞれは、
前記セルスタックを貫通して前記コンタクト停止層と接するベースコンタクト部と、
前記複数のゲート電極のうちの連結されるゲート電極に向かって前記ベースコンタクト部から水平方向に突出し、前記複数のゲート電極のうちの前記連結されるゲート電極と接するパッド連結部と、
前記複数のゲート電極のうちの連結されないゲート電極に向かって前記ベースコンタクト部から水平方向に突出した突出部と、を含み、
前記複数のコンタクト構造体のそれぞれの前記突出部と、前記複数のゲート電極のうちの前記連結されないゲート電極との間に介在される絶縁スペーサを、さらに含むことを特徴とする請求項１８に記載のメモリシステム。

【請求項20】

互いに接する前記複数のコンタクト構造体と前記複数のコンタクト停止層とは、共に形成されて一体をなし、
前記複数のコンタクト停止層のそれぞれの水平幅は、前記複数のコンタクト構造体の前記ベースコンタクト部の水平直径よりも大きい値を有し、
前記複数のコンタクト停止層のそれぞれの高さは、前記複数の絶縁層のそれぞれの厚さよりも大きい値を有することを特徴とする請求項１９に記載のメモリシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、不揮発性メモリ素子及びそれを含むメモリシステムに関し、より具体的には、３次元不揮発性メモリ素子及びそれを含むメモリシステムに関する。

【背景技術】

【0002】

消費者は、高性能、小型、及び安価な不揮発性メモリ素子を要求する。したがって、高集積度の不揮発性メモリ素子を達成するために、複数のメモリセルが垂直方向に配列される３次元不揮発性メモリ素子が提案された。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１３－２３５６４５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、動作信頼性を有する不揮発性メモリ素子、及びそれを含むメモリシステムを提供することにある。

【課題を解決するための手段】

【0005】

上記目的を達成するためになされた本発明に一態様による不揮発性メモリ素子は、周辺回路及び前記周辺回路を覆う第１絶縁構造体を含む周辺回路構造体と、前記周辺回路構造体にボンディングされ、セル領域及び連結領域を含むセルアレイ構造体と、を備え、前記セルアレイ構造体は、共通ソースライン層と、前記共通ソースライン層上のバッファ絶縁層と、前記共通ソースライン層と離隔され、前記バッファ絶縁層に埋め込まれた複数のコンタクト停止層と、前記バッファ絶縁層上に交互に積層された複数のゲート電極及び複数の絶縁層を含み、前記連結領域において前記複数のゲート電極が階段状を有するセルスタックと、前記セル領域において前記セルスタック及び前記バッファ絶縁層を貫通して前記共通ソースライン層に延びる複数のセルチャネル構造体と、前記連結領域において前記セルスタックを貫通して前記複数のコンタクト停止層と接し、前記複数のゲート電極のうちのいずれか１つにそれぞれ連結される複数のコンタクト構造体と、前記セルスタックを覆い、前記第１絶縁構造体と接する第２絶縁構造体と、を含む。

【0006】

上記目的を達成するためになされた本発明の他の態様による不揮発性メモリ素子は、基板と、前記基板上の周辺回路と、前記周辺回路に電気的に連結される第１インターコネクタ構造体と、前記第１インターコネクタ構造体と電気的に連結される複数の第１ボンディングパッドと、前記基板上で前記周辺回路、前記第１インターコネクタ構造体、及び前記複数の第１ボンディングパッドを取り囲む第１絶縁構造体と、を含む第１構造体と、共通ソースライン層と、前記共通ソースライン層上のバッファ絶縁層と、前記バッファ絶縁層上のベース絶縁層と、前記ベース絶縁層上に交互に積層された複数のゲート電極及び複数の絶縁層を含み、連結領域において前記複数のゲート電極が階段状を有するセルスタックと、セル領域において前記セルスタック、前記ベース絶縁層、及び前記バッファ絶縁層を貫通して前記共通ソースライン層に延びる複数のセルチャネル構造体と、前記連結領域において前記セルスタック及び前記ベース絶縁層を貫通して、前記複数のゲート電極のうちのいずれか１つにそれぞれ連結され、それぞれ前記共通ソースライン層と離隔され、前記バッファ絶縁層に埋め込まれるコンタクト停止部を含む複数のコンタクト構造体と、前記複数のセルチャネル構造体及び前記複数のコンタクト構造体と電気的に連結される第２インターコネクタ構造体と、前記第２インターコネクタ構造体と電気的に連結される複数の第２ボンディングパッドと、前記共通ソースライン層上で前記セルスタック、前記第２インターコネクタ構造体、及び前記複数の第２ボンディングパッドを取り囲む第２絶縁構造体と、を含み、前記第２絶縁構造体が前記第１絶縁構造体と接し、前記複数の第２ボンディングパッドが前記複数の第１ボンディングパッドに対応して前記第１構造体にボンディングされ、前記セル領域及び前記連結領域を含む第２構造体と、を備える。

【0007】

上記目的を達成するためになされた本発明の一態様によるメモリシステムは、周辺回路及び前記周辺回路を覆う第１絶縁構造体を含む周辺回路構造体、並びに前記周辺回路構造体にボンディングされ、セル領域及び連結領域を含むセルアレイ構造体を含む不揮発性メモリ素子と、前記不揮発性メモリ素子と電気的に連結され、前記不揮発性メモリ素子を制御するメモリコントローラと、を備え、前記セルアレイ構造体は、共通ソースライン層と、前記共通ソースライン層上のバッファ絶縁層と、前記共通ソースライン層と離隔され、前記バッファ絶縁層に埋め込まれた複数のコンタクト停止層と、前記バッファ絶縁層上に交互に積層された複数のゲート電極及び複数の絶縁層を含み、前記連結領域において前記複数のゲート電極が階段状を有するセルスタックと、前記セル領域において前記セルスタック及び前記バッファ絶縁層を貫通して前記共通ソースライン層に延びる複数のセルチャネル構造体と、前記連結領域において前記セルスタックを貫通して前記複数のコンタクト停止層と接し、前記複数のゲート電極のうちのいずれか１つとそれぞれ連結される複数のコンタクト構造体と、前記セルスタックを覆い、前記第１絶縁構造体と接する第２絶縁構造体と、を含む。

【発明の効果】

【0008】

本発明による不揮発性メモリ素子、及びそれを含むメモリシステムは、複数のコンタクト構造体を満たすための複数のコンタクトホールを形成する過程において、複数の予備コンタクト停止層がエッチング停止膜の機能を遂行するので、複数のコンタクトホールを均一な深さに形成し、複数のコンタクトホールがバッファ絶縁層を貫通せず、共通ソースライン層に延びない。したがって、本発明による不揮発性メモリ素子、及びそれを含むメモリシステムは、複数のコンタクト構造体が共通ソースライン層と連結されることを防止するので、電気的動作信頼性が確保される。

【図面の簡単な説明】

【0009】

【図1】本発明の例示的な実施形態による不揮発性メモリ素子のブロック図である。

【図2】本発明の例示的な実施形態による不揮発性メモリ素子の概略的な斜視図である。

【図3】本発明の例示的な実施形態による不揮発性メモリ素子のメモリセルアレイの等価回路図である。

【図4】本発明の例示的な実施形態による不揮発性メモリ素子の概略的なレイアウトである。

【図5A】本発明の例示的な実施形態による不揮発性メモリ素子の断面図である。

【図5B】本発明の例示的な実施形態による不揮発性メモリ素子の断面図である。

【図6A】本発明の例示的な実施形態による不揮発性メモリ素子の製造方法を示す断面図である。

【図6B】本発明の例示的な実施形態による不揮発性メモリ素子の製造方法を示す断面図である。

【図6C】本発明の例示的な実施形態による不揮発性メモリ素子の製造方法を示す断面図である。

【図6D】本発明の例示的な実施形態による不揮発性メモリ素子の製造方法を示す断面図である。

【図6E】本発明の例示的な実施形態による不揮発性メモリ素子の製造方法を示す断面図である。

【図6F】本発明の例示的な実施形態による不揮発性メモリ素子の製造方法を示す断面図である。

【図6G】本発明の例示的な実施形態による不揮発性メモリ素子の製造方法を示す断面図である。

【図6H】本発明の例示的な実施形態による不揮発性メモリ素子の製造方法を示す断面図である。

【図6I】本発明の例示的な実施形態による不揮発性メモリ素子の製造方法を示す断面図である。

【図6J】本発明の例示的な実施形態による不揮発性メモリ素子の製造方法を示す断面図である。

【図6K】本発明の例示的な実施形態による不揮発性メモリ素子の製造方法を示す断面図である。

【図6L】本発明の例示的な実施形態による不揮発性メモリ素子の製造方法を示す断面図である。

【図6M】本発明の例示的な実施形態による不揮発性メモリ素子の製造方法を示す断面図である。

【図6N】本発明の例示的な実施形態による不揮発性メモリ素子の製造方法を示す断面図である。

【図6O】本発明の例示的な実施形態による不揮発性メモリ素子の製造方法を示す断面図である。

【図6P】本発明の例示的な実施形態による不揮発性メモリ素子の製造方法を示す断面図である。

【図6Q】本発明の例示的な実施形態による不揮発性メモリ素子の製造方法を示す断面図である。

【図7A】本発明の例示的な実施形態による不揮発性メモリ素子の断面図である。

【図7B】本発明の例示的な実施形態による不揮発性メモリ素子の断面図である。

【図8A】本発明の例示的な実施形態による不揮発性メモリ素子の断面図である。

【図8B】本発明の例示的な実施形態による不揮発性メモリ素子の断面図である。

【図9】本発明の例示的な実施形態によるＣ２Ｃ構造の不揮発性メモリ素子の断面図である。

【図10】本発明の例示的な実施形態によるＣ２Ｃ構造の不揮発性メモリ素子の断面図である。

【図11】本発明の例示的な実施形態による不揮発性メモリ素子を含むメモリシステムを概略的に示す図である。

【図12】本発明の例示的な実施形態による不揮発性メモリ素子を含むメモリシステムを概略的に示す斜視図である。

【図13】本発明の例示的な実施形態による半導体パッケージを概略的に示す断面図である。

【発明を実施するための形態】

【0010】

図１は、本発明の例示的な実施形態による不揮発性メモリ素子のブロック図である。

【0011】

図１を参照すれば、不揮発性メモリ素子１０は、メモリセルアレイ２０及び周辺回路３０を含む。メモリセルアレイ２０は、複数のメモリセルブロックＢＬＫ１、ＢＬＫ２、．．．、ＢＬＫｎを含む。複数のメモリセルブロックＢＬＫ１、ＢＬＫ２、．．．、ＢＬＫｎは、それぞれ複数のメモリセルを含む。メモリセルブロックＢＬＫ１、ＢＬＫ２、．．．、ＢＬＫｎは、ビットラインＢＬ、ワードラインＷＬ、ストリング選択ラインＳＳＬ、及び接地選択ラインＧＳＬを介して周辺回路３０に連結される。

【0012】

周辺回路３０は、ロウデコーダ３２、ページバッファ３４、データ入出力回路３６、及び制御ロジック３８を含む。一部実施形態において、周辺回路３０は、入出力インターフェース、カラムロジック、電圧生成部、プリデコーダ、温度センサ、コマンドデコーダ、アドレスデコーダ、増幅回路などをさらに含みうる。

【0013】

メモリセルアレイ２０は、ビットラインＢＬを介してページバッファ３４に連結され、ワードラインＷＬ、ストリング選択ラインＳＳＬ、及びグラウンド選択ラインＧＳＬを介してロウデコーダ３２に連結される。メモリセルアレイ２０において、複数のメモリセルブロックＢＬＫ１、ＢＬＫ２、．．．、ＢＬＫｎに含まれた複数のメモリセルは、それぞれフラッシュメモリセルである。メモリセルアレイ２０は、３次元メモリセルアレイを含む。３次元メモリセルアレイは、垂直方向に延びる複数のＮＡＮＤストリングを含み、各ＮＡＮＤストリングは、基板上に垂直に積層された複数のワードラインＷＬに連結された複数のメモリセルを含む。

【0014】

周辺回路３０は、不揮発性メモリ素子１０の外部からアドレスＡＤＤＲ、コマンドＣＭＤ、及び制御信号ＣＴＲＬを受信し、不揮発性メモリ素子１０の外部にある装置とデータＤＡＴＡを送受信する。

【0015】

ロウデコーダ３２は、外部からのアドレスＡＤＤＲに応答して複数のメモリセルブロックＢＬＫ１、ＢＬＫ２、．．．、ＢＬＫｎのうちの少なくとも１つを選択し、選択されたメモリセルブロックのワードラインＷＬ、ストリング選択ラインＳＳＬ、及び接地選択ラインＧＳＬを選択する。ロウデコーダ３２は、選択されたメモリセルブロックのワードラインＷＬにメモリ動作遂行のための電圧を伝達する。

【0016】

ページバッファ３４は、ビットラインＢＬを介してメモリセルアレイ２０に連結される。ページバッファ３４は、プログラム動作時には、書込みドライバとして動作し、メモリセルアレイ２０に保存しようとするデータＤＡＴＡによる電圧をビットラインＢＬに印加し、読取り動作時には、感知増幅器として動作し、メモリセルアレイ２０に保存されたデータＤＡＴＡを感知する。ページバッファ３４は、制御ロジック３８から提供される制御信号ＰＣＴＬによって動作する。

【0017】

データ入出力回路３６は、データラインＤＬｓを介してページバッファ３４と連結される。データ入出力回路３６は、プログラム動作時、メモリコントローラ（図示せず）からデータＤＡＴＡを受信し、制御ロジック３８から提供されるカラムアドレスＣ＿ＡＤＤＲに基づいてデータＤＡＴＡをプログラムデータとしてページバッファ３４に提供する。データ入出力回路３６は、読取り動作時、制御ロジック３８から提供されるカラムアドレスＣ＿ＡＤＤＲに基づいてページバッファ３４に保存されたデータＤＡＴＡを読取りデータとしてメモリコントローラに提供する。

【0018】

データ入出力回路３６は、入力されるアドレスまたは命令語を制御ロジック３８またはロウデコーダ３２に伝達する。周辺回路３０は、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）回路及びプルアップ／プルダウンドライバ（ｐｕｌｌ－ｕｐ／ｐｕｌｌ－ｄｏｗｎ ｄｒｉｖｅｒ）をさらに含む。

【0019】

制御ロジック３８は、メモリコントローラからコマンドＣＭＤ及び制御信号ＣＴＲＬを受信する。制御ロジック３８は、ロウアドレスＲ＿ＡＤＤＲをロウデコーダ３２に提供し、カラムアドレスＣ＿ＡＤＤＲをデータ入出力回路３６に提供する。制御ロジック３８は、制御信号ＣＴＲＬに応答して不揮発性メモリ素子１０内で使用される各種内部制御信号を生成する。例えば、制御ロジック３８は、プログラム動作または消去動作などのメモリ動作遂行時、ワードラインＷＬ及びビットラインＢＬに提供される電圧レベルを調節する。

【0020】

図２は、本発明の例示的な実施形態による不揮発性メモリ素子の概略的な斜視図である。

【0021】

図２を参照すれば、不揮発性メモリ素子１０ａは、垂直方向（Ｚ方向）に互いにオーバーラップされているセルアレイ構造体ＣＳ及び周辺回路構造体ＰＳを含む。セルアレイ構造体ＣＳは、図１を参照して説明したメモリセルアレイ２０を含む。周辺回路構造体ＰＳは、図１を参照して説明した周辺回路３０を含む。

【0022】

セルアレイ構造体ＣＳは、複数のメモリセルブロックＢＬＫ１、ＢＬＫ２、．．．、ＢＬＫｎを含む。複数のメモリセルブロックＢＬＫ１、ＢＬＫ２、．．．、ＢＬＫｎは、それぞれ３次元的に配列されたメモリセルを含む。

【0023】

図３は、本発明の例示的な実施形態による不揮発性メモリ素子のメモリセルアレイの等価回路図である。

【0024】

図３を参照すれば、メモリセルアレイＭＣＡは、複数のメモリセルストリングＭＳを含む。複数のメモリセルストリングＭＳのそれぞれは、垂直方向（Ｚ方向）に沿って延びる。メモリセルアレイＭＣＡは、複数のワードライン（ＷＬ：ＷＬ１、ＷＬ２、…、ＷＬｎ－１、ＷＬｎ）、複数のビットライン（ＢＬ：ＢＬ１、ＢＬ２、…、ＢＬｍ）、少なくとも１本のストリング選択ラインＳＳＬ、少なくとも１本の接地選択ラインＧＳＬ、及び共通ソースラインＣＳＬを含む。複数のワードライン（ＷＬ：ＷＬ１、ＷＬ２、…、ＷＬｎ－１、ＷＬｎ）のそれぞれは、第１水平方向（Ｘ方向）に沿って延び、複数のビットライン（ＢＬ：ＢＬ１、ＢＬ２、…、ＢＬｍ）のそれぞれは、第１水平方向（Ｘ方向）に直交する第２水平方向（Ｙ方向）に沿って延びる。少なくとも１本のストリング選択ラインＳＳＬ及び少なくとも１本の接地選択ラインＧＳＬのそれぞれは、複数のワードライン（ＷＬ：ＷＬ１、ＷＬ２、…、ＷＬｎ－１、ＷＬｎ）と同じ方向、例えば、第１水平方向（Ｘ方向）に沿って延びる。複数のビットライン（ＢＬ：ＢＬ１、ＢＬ２、…、ＢＬｍ）及び共通ソースラインＣＳＬの間に複数のメモリセルストリングＭＳが形成される。図３には、複数のメモリセルストリングＭＳがそれぞれ２本のストリング選択ラインＳＳＬを含む場合を例示したが、本発明の技術的思想は、それに限定されない。例えば、複数のメモリセルストリングＭＳは、それぞれ１本のストリング選択ラインＳＳＬを含みうる。

【0025】

複数のメモリセルストリングＭＳは、それぞれストリング選択トランジスタＳＳＴ、接地選択トランジスタＧＳＴ、及び複数のメモリセルトランジスタＭＣ１、ＭＣ２、…、ＭＣｎ－１、ＭＣｎを含む。ストリング選択トランジスタＳＳＴのドレイン領域は、ビットライン（ＢＬ：ＢＬ１、ＢＬ２、…、ＢＬｍ）と連結され、接地選択トランジスタＧＳＴのソース領域は、共通ソースラインＣＳＬと連結される。共通ソースラインＣＳＬは、複数の接地選択トランジスタＧＳＴのソース領域が共通に連結された領域である。

【0026】

ストリング選択トランジスタＳＳＴは、ストリング選択ラインＳＳＬと連結され、接地選択トランジスタＧＳＴは、接地選択ラインＧＳＬと連結される。複数のメモリセルトランジスタＭＣ１、ＭＣ２、…、ＭＣｎ－１、ＭＣｎは、それぞれ複数のワードライン（ＷＬ：ＷＬ１、ＷＬ２、…、ＷＬｎ－１、ＷＬｎ）に連結される。

【0027】

図４は、本発明の例示的な実施形態による不揮発性メモリ素子が含むセルアレイ構造体の概略的なレイアウトである。

【0028】

図４を参照すれば、セルアレイ構造体ＣＳは、複数のメモリセルブロックＢＬＫ１、ＢＬＫ２、ＢＬＫ３、ＢＬＫ４を含む。複数のメモリセルブロックＢＬＫ１、ＢＬＫ２、ＢＬＫ３、ＢＬＫ４は、第１水平方向（Ｘ方向）及び第２水平方向（Ｙ方向）に沿って行及び列をなして配列される。第１水平方向（Ｘ方向）は、図３に示した複数のワードライン（ＷＬ：ＷＬ１、ＷＬ２、…、ＷＬｎ－１、ＷＬｎ）のそれぞれの延長方向であり、第２水平方向（Ｙ方向）は、図３に示した複数のビットライン（ＢＬ：ＢＬ１、ＢＬ２、…、ＢＬｍ）のそれぞれの延長方向である。複数のメモリセルブロックＢＬＫ１、ＢＬＫ２、ＢＬＫ３、ＢＬＫ４は、それぞれ複数のメモリセルを含む。

【0029】

複数のメモリセルブロックＢＬＫ１、ＢＬＫ２、ＢＬＫ３、ＢＬＫ４のそれぞれは、セル領域ＣＥＬＬ及び連結領域ＥＸＴを含む。一部実施形態において、複数のメモリセルブロックＢＬＫ１、ＢＬＫ２、ＢＬＫ３、ＢＬＫ４のそれぞれは、１つのセル領域ＣＥＬＬ、及び１つのセル領域ＣＥＬＬの両側に配置される一対の連結領域ＥＸＴを含む。一対の連結領域ＥＸＴは、１つのセル領域ＣＥＬＬの第１水平方向（Ｘ方向）の両側において、第２水平方向（Ｙ方向）に沿って延びる。他の一部実施形態において、複数のメモリセルブロックＢＬＫ１、ＢＬＫ２、ＢＬＫ３、ＢＬＫ４のそれぞれは、１つのセル領域ＣＥＬＬ、及び１つのセル領域ＣＥＬＬの一側に配置される１つの連結領域ＥＸＴを含みうる。さらに他の一部実施例において、複数のメモリセルブロックＢＬＫ１、ＢＬＫ２、ＢＬＫ３、ＢＬＫ４のそれぞれは、１つのセル領域ＣＥＬＬ、及び１つのセル領域ＣＥＬＬの第１水平方向（Ｘ方向）の両側、及び第２水平方向（Ｙ方向）の両側に配置される２対の連結領域ＥＸＴを含みうる。

【0030】

一部実施形態において、複数のメモリセルブロックＢＬＫ１、ＢＬＫ２、ＢＬＫ３、ＢＬＫ４のそれぞれは、セル周辺回路領域ＰＥＲＩをさらに含む。セル周辺回路領域ＰＥＲＩは、セル領域ＣＥＬＬの第２水平方向（Ｙ方向）の両側のうちの少なくとも一側に配置される。例えば、セル周辺回路領域ＰＥＲＩには、図２を参照して説明した周辺回路構造体ＰＳとセル領域ＣＥＬＬ及び／または、連結領域ＥＸＴを連結するための構成が配置される。または、例えば、セル周辺回路領域ＰＥＲＩは、図１を参照して説明した周辺回路３０のうちの少なくとも一部を含みうる。

【0031】

図５Ａ及び図５Ｂは、本発明の例示的な実施形態による不揮発性メモリ素子の断面図である。具体的に、図５Ｂは、図５ＡのＥ１、Ｅ２、Ｅ３、及びＥ４部分を拡大して示す拡大図である。

【0032】

図５Ａ及び図５Ｂを共に参照すれば、不揮発性メモリ素子１００は、垂直方向（Ｚ方向）に互いにボンディングされた周辺回路構造体ＰＳとセルアレイ構造体ＣＳを含む。周辺回路構造体ＰＳ及びセルアレイ構造体ＣＳは、それぞれ第１構造体及び第２構造体とも称する。周辺回路構造体ＰＳは、図１を参照して説明した周辺回路３０を含み、セルアレイ構造体ＣＳは、図１を参照して説明したメモリセルアレイ２０を含む。セルアレイ構造体ＣＳは、３次元的に配列されたメモリセルを含む。セルアレイ構造体ＣＳは、セル領域ＣＥＬＬ及び連結領域ＥＸＴを含む。

【0033】

セルアレイ構造体ＣＳは、図４に示したセル周辺回路領域ＰＥＲＩをさらに含む。セル周辺回路領域ＰＥＲＩには、共通ソースライン層２１０と周辺回路構造体ＰＳとを電気的に連結するための共通ソースラインコンタクトプラグ、及び入出力パッドと周辺回路構造体ＰＳとを電気的に連結するための入出力コンタクトプラグのような周辺回路構造体ＰＳとセル領域ＣＥＬＬ及び／または連結領域ＥＸＴとを連結するための構成が配置される。

【0034】

周辺回路構造体ＰＳは、基板１１０と、基板１１０上の周辺回路１２０、周辺回路１２０に電気的に連結される第１インターコネクタ構造体１３０、第１インターコネクタ構造体１３０と電気的に連結される第１ボンディングパッド１５０、及び基板１１０及び周辺回路１２０上の第１絶縁構造体１４０を含む。

【0035】

基板１１０は、例えば、ＩＶ族半導体物質、ＩＩＩ－Ｖ族半導体物質またはＩＩ－ＶＩ族半導体物質、ＩＩ－ＶＩ族酸化物半導体物質のような半導体物質を含む。ＩＶ族半導体物質は、例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、またはシリコン－ゲルマニウム（Ｓｉ－Ｇｅ）を含む。ＩＩＩ－Ｖ族半導体物質は、例えば、ガリウムヒ素（ＧａＡｓ）、インジウムリン（ＩｎＰ）、ガリウムリン（ＧａＰ）、インジウムヒ素（ＩｎＡｓ）、インジウムアンチモン（ＩｎＳｂ）、またはインジウムガリウムヒ素（ＩｎＧａＡｓ）を含む。ＩＩ－ＶＩ族半導体物質は、例えば、テルル化亜鉛（ＺｎＴｅ）、または硫化カドミウム（ＣｄＳ）を含む。基板１１０は、バルクウェーハまたはエピタキシャル層である。基板１１０は、バルクウェーハまたはエピタキシャル層からなる。他の実施形態において、基板１１０は、ＳＯＩ（ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ）基板、またはＧｅＯＩ（ｇｅｒｍａｎｉｕｍ－ｏｎ－ｉｎｓｕｌａｔｏｒ）基板を含む。基板１１０には、素子分離膜１１２によって活性領域ＡＣが定義され、活性領域ＡＣ上に複数の周辺回路１２０が形成される。複数の周辺回路１２０は、周辺回路ゲート１２２と、周辺回路ゲート１２２の両側の基板１１０の一部に配置されるソース／ドレイン領域１２４を含む。

【0036】

第１インターコネクタ構造体１３０は、複数の周辺回路配線層１３２と複数の周辺回路コンタクト１３４を含む。第１インターコネクタ構造体１３０は、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、銀（Ａｇ）、金（Ａｕ）、またはそれらの組合わせのような伝導性物質を含む。第１ボンディングパッド１５０は、第１インターコネクタ構造体１３０上に配置され、第１インターコネクタ構造体１３０を介して周辺回路１２０及び／または基板１１０に電気的に連結される。第１絶縁構造体１４０は、基板１１０上で周辺回路１２０、第１インターコネクタ構造体１３０、及び第１ボンディングパッド１５０を取り囲む。

【0037】

第１ボンディングパッド１５０は、第１絶縁構造体１４０の上面と同一平面に配置される上面を有する。

【0038】

例示的な実施形態において、第１絶縁構造体１４０は、シリコン酸化物、シリコン窒化物、低誘電（ｌｏｗ－ｋ）物質、またはそれらの組合わせを含む絶縁物質を含む。低誘電物質は、シリコン酸化物よりも低い誘電定数を有する物質であり、例えば、ＰＳＧ（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ（ＢＰＳＧ）、ｆｌｕｏｒｏｓｉｌｉｃａｔｅ ｇｌａｓｓ（ＦＳＧ）、ｏｒｇａｎｏｓｉｌｉｃａｔｅ ｇｌａｓｓ（ＯＳＧ）、ｓｐｉｎ－ｏｎ－ｇｌａｓｓ（ＳＯＧ）、ｓｐｉｎ－ｏｎ－ｐｏｌｙｍｅｒまたはそれらの組合わせを含む。一部実施形態において、第１絶縁構造体１４０は、約２．２～２．４の超低誘電定数（ｕｌｔｒａ ｌｏｗ ｄｉｅｌｅｃｔｒｉｃ ｃｏｎｓｔａｎｔ Ｋ）を有するＵＬＫ（Ｕｌｔｒａ Ｌｏｗ ｋ）膜を含む。ＵＬＫ膜は、ＳｉＯＣまたはＳｉＣＯＨを含む。第１ボンディングパッド１５０は、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、またはそれらの組合わせを含む伝導性物質を含む。

【0039】

セルアレイ構造体ＣＳは、共通ソースライン層２１０、共通ソースライン層２１０下に配置されるセルスタック２２０、セルスタック２２０に電気的に連結される第２インターコネクタ構造体２４０、第２インターコネクタ構造体２４０と電気的に連結される第２ボンディングパッド２６０、セルスタック２２０下でセルスタック２２０を覆い、第２インターコネクタ構造体２４０及び第２ボンディングパッド２６０を取り囲む第２絶縁構造体２５０を含む。第２ボンディングパッド２６０は、第２絶縁構造体２５０の下面と同一平面に配置される下面を有する。

【0040】

図５Ａには、第２インターコネクタ構造体２４０が複数のコンタクトからなっていることを図示したが、これは、例示的なものであって、それに限定されない。例えば、複数の周辺回路配線層１３２と複数の周辺回路コンタクト１３４からなる第１インターコネクタ構造体１３０と同様に、第２インターコネクタ構造体２４０は、複数の配線層と複数のコンタクトからなる。第２インターコネクタ構造体２４０及び第２絶縁構造体２５０のそれぞれは、第１インターコネクタ構造体１３０及び第１絶縁構造体１４０のそれぞれと同一または類似した物質からなる。

【0041】

第２絶縁構造体２５０が第１絶縁構造体１４０と接触し、第２ボンディングパッド２６０が対応する第１ボンディングパッド１５０と接触することにより、セルアレイ構造体ＣＳは、周辺回路構造体ＰＳとボンディングされる。例えば、周辺回路構造体ＰＳとセルアレイ構造体ＣＳは、金属－酸化物ハイブリッドボンディング方式で互いにボンディングされ、これにより、セルアレイ構造体ＣＳに含まれる第２インターコネクタ構造体２４０が周辺回路構造体ＰＳに含まれる周辺回路１２０に電気的に連結される。

【0042】

セルスタック２２０は、共通ソースライン層２１０上に交互に配置された複数のゲート電極２２２及び複数の絶縁層２２４を含む。複数のゲート電極２２２は、タングステン（Ｗ）、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、アルミニウム（Ａｌ）、またはそれらの組合わせを含むが、それらに限定されない伝導性物質を含みうる。複数の絶縁層２２４は、シリコン酸化物、低誘電物質、またはそれらの組合わせを含む絶縁物質を含む。共通ソースライン層２１０とセルスタック２２０との間には、バッファ絶縁層２１４、及びベース絶縁層２１２が介在される。例えば、バッファ絶縁層２１４は、共通ソースライン層２１０とベース絶縁層２１２との間に配置され、ベース絶縁層２１２は、バッファ絶縁層２１４とセルスタック２２０のうち、最上端の絶縁層２２４の間に配置される。

【0043】

バッファ絶縁層２１４は、第１厚さＴ１を有し、ベース絶縁層２１２は、第２厚さＴ２を有し、ゲート電極２２２は、第３厚さＴ３を有し、絶縁層２２４は、第４厚さＴ４を有する。第１厚さＴ１は、第２厚さＴ２と同一であるか、またはそれよりも大きい値を有する。例えば、第１厚さＴ１は、約７５ｎｍ～１２０ｎｍであり、第２厚さＴ２は、約７５ｎｍ～１００ｎｍである。第３厚さＴ３及び第４厚さＴ４は、第１厚さＴ１及び第２厚さＴ２のそれぞれよりも小さい値を有する。第３厚さＴ３は、第４厚さＴ４と同一であるか、またはそれよりも大きい値を有する。例えば、第３厚さＴ３は、約１０ｎｍ～２０ｎｍであり、第４厚さＴ４は、約１０ｎｍ～１５ｎｍである。第３厚さＴ３及び第４厚さＴ４のそれぞれは、第１高さ（図６ＣのＨ１）及び第１深さ（図６ＢのＲ１）のそれぞれよりも小さい値を有する。

【0044】

セル領域ＣＥＬＬには、複数のゲート電極２２２及び複数の絶縁層２２４を含むセルスタック２２０を貫通して垂直方向に延びる複数のセルチャネル構造体２３０が配置される。複数のセルチャネル構造体２３０のそれぞれに沿って、複数のメモリセルを含むメモリセルストリング（図３のＭＳ）が形成される。

【0045】

共通ソースライン層２１０は、セルアレイ構造体ＣＳに形成されるメモリセルに電流を供給するソース領域として機能する。共通ソースライン層２１０は、図３に示した共通ソースラインＣＳＬに対応する。共通ソースライン層２１０は、例えば、ＩＶ族半導体物質、ＩＩＩ－Ｖ族半導体物質、またはＩＩ－ＶＩ族半導体物質のような半導体物質を含む。例えば、共通ソースライン層２１０は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、インジウムガリウムヒ素（ＩｎＧａＡｓ）、アルミニウムガリウムヒ素（ＡｌＧａＡｓ）、またはそれらの混合物のうち、少なくとも１つを含む。また、共通ソースライン層２１０は、ｎ型不純物がドーピングされた半導体を含む。また、共通ソースライン層２１０は、単結晶、非晶質（ａｍｏｒｐｈｏｕｓ）、及び多結晶（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ）のうちから選択された少なくともいずれか１つを含む結晶構造を有する。一部実施形態において、共通ソースライン層２１０は、炭素を含まない半導体物質からなる。例えば、共通ソースライン層２１０は、ポリシリコンを含む。一部実施形態において、共通ソースライン層２１０は、炭素を含まないポリシリコンからなる。一部例示において、共通ソースライン層２１０は、ｎ型不純物がドーピングされたポリシリコンを含む。共通ソースライン層２１０は、セルチャネル構造体２３０が複数のゲート電極２２２及び複数の絶縁層２２４を貫通して共通ソースライン層２１０と接触するように配置される。図５Ａには、共通ソースライン層２１０がセル領域ＣＥＬＬ及び連結領域ＥＸＴに亘って一体に形成されたように図示したが、これは、図示の便宜のための一例示に過ぎず、それに限定されない。例えば、セル領域ＣＥＬＬと連結領域ＥＸＴのそれぞれに配置される共通ソースライン層２１０の部分は、互いに分離されうる。または、例えば、セル領域ＣＥＬＬに配置される共通ソースライン層２１０は、互いに離隔するように分離された複数個からなる。

【0046】

例示的な実施形態において、複数のゲート電極２２２は、図３に示したメモリセルストリングＭＳを構成する少なくとも１本のグラウンド選択ラインＧＳＬ、ワードライン（ＷＬ：ＷＬ１、ＷＬ２、…、ＷＬｎ－１、ＷＬｎ）、及び少なくとも１本のストリング選択ラインＳＳＬに対応する。例えば、共通ソースライン層２１０に最も近く配置されるゲート電極２２２は、グラウンド選択ラインＧＳＬとして機能し、共通ソースライン層２１０から最も遠く配置される２個のゲート電極２２２は、ストリング選択ラインＳＳＬとして機能し、残りゲート電極２２２は、ワードラインＷＬとして機能する。これにより、接地選択トランジスタＧＳＴ、ストリング選択トランジスタＳＳＴと、それらの間のメモリセルトランジスタＭＣ１、ＭＣ２、…、ＭＣｎ－１、ＭＣｎが直列に連結されたメモリセルストリングＭＳが提供される。

【0047】

例示的な実施形態において、ゲート電極２２２のうちの少なくとも１つは、ダミーワードラインとして機能する。例えば、グラウンド選択ラインＧＳＬとして機能するゲート電極２２２と共通ソースライン層２１０との間に追加的なダミーワードラインとして機能する少なくとも１つのゲート電極２２２が配置されるか、グラウンド選択ラインＧＳＬとして機能するゲート電極２２２とワードラインＷＬとして機能するゲート電極２２２との間に追加的なダミーワードラインとして機能する少なくとも１つのゲート電極２２２が配置されるか、ワードラインＷＬとして機能するゲート電極２２２とストリング選択ラインＳＳＬとして機能するゲート電極２２２との間に追加的なダミーワードラインとして機能する少なくとも１つのゲート電極２２２が配置される。

【0048】

セル領域ＣＥＬＬにおいて、複数のセルチャネル構造体２３０は、複数のゲート電極２２２と複数の絶縁層２２４を貫通して共通ソースライン層２１０の垂直方向（Ｚ方向）に延びる。複数のセルチャネル構造体２３０は、複数のゲート電極２２２と複数の絶縁層２２４を含むセルスタック２２０、ベース絶縁層２１２、及びバッファ絶縁層２１４を貫通して、共通ソースライン層２１０と連結される。一部実施形態において、複数のセルチャネル構造体２３０は、複数のゲート電極２２２と複数の絶縁層２２４を含むセルスタック２２０、ベース絶縁層２１２、及びバッファ絶縁層２１４を貫通して、共通ソースライン層２１０内に延びる。

【0049】

複数のセルチャネル構造体２３０は、第１水平方向（Ｘ方向）、第２水平方向（Ｙ方向）、及び第３水平方向（例えば、第１水平方向（Ｘ方向）と第２水平方向（Ｙ方向）に対する斜線方向）に沿って所定間隔で離隔されて配列される。複数のセルチャネル構造体２３０は、ジグザグ形状、または千鳥（ｓｔａｇｇｅｒｅｄ）形状に配列される。複数のセルチャネル構造体２３０のそれぞれは、導電プラグ２３８を含む。導電プラグ２３８は、共通ソースライン層２１０に対して反対となる複数のセルチャネル構造体２３０のそれぞれの一端に配置される。

【0050】

複数のセルチャネル構造体２３０は、セル領域ＣＥＬＬで複数のチャネルホールＣＨＨ内に配置される。複数のチャネルホールＣＨＨは、複数のゲート電極２２２と複数の絶縁層２２４を含むセルスタック２２０、ベース絶縁層２１２、及びバッファ絶縁層２１４を貫通して共通ソースライン層２１０内に延びる。

【0051】

複数のセルチャネル構造体２３０のそれぞれは、ゲート絶縁層２３２、チャネル層２３４、埋込み絶縁層２３６、及び導電プラグ２３８を含む。チャネルホールＣＨＨの内側壁上にゲート絶縁層２３２とチャネル層２３４が順次に配置される。例えば、ゲート絶縁層２３２は、複数のゲート電極２２２と複数の絶縁層２２４を含むセルスタック２２０、ベース絶縁層２１２、並びにバッファ絶縁層２１４を貫通するチャネルホールＣＨＨ部分の内側壁上をコンフォーマルに覆い、チャネル層２３４がチャネルホールＣＨＨの内側壁と天井面上をコンフォーマルに覆う。チャネル層２３４は、共通ソースライン層２１０と接触するように、共通ソースライン層２１０内に延びるチャネルホールＣＨＨの内側壁と天井面とを覆う。ゲート絶縁層２３２は、共通ソースライン層２１０内に延びない場合もある。例えば、ゲート絶縁層２３２の最上端は、共通ソースライン層２１０の下面と接する。チャネル層２３４は、共通ソースライン層２１０内に延びるチャネルホールＣＨＨの内側壁に沿って共通ソースライン層２１０内に延びる。例えば、チャネル層２３４の最上端は、共通ソースライン層２１０の下面よりも高い垂直レベルに位置する。ここで、共通ソースライン層２１０の下面とは、共通ソースライン層２１０内に延びるチャネルホールＣＨＨ部分の内側壁と天井面とを除いた共通ソースライン層２１０の下面を意味する。

【0052】

チャネル層２３４上にチャネルホールＣＨＨの残留空間を満たす埋込み絶縁層２３６が配置される。チャネルホールＣＨＨの下側には、チャネル層２３４と接触してチャネルホールＣＨＨの入口を閉塞する導電プラグ２３８が配置される。一部実施形態において、埋込み絶縁層２３６が省略され、チャネル層２３４がチャネルホールＣＨＨの残留部分を満たすピラー状に形成される。

【0053】

ゲート電極２２２は、タングステン、ニッケル、コバルト、タンタルのような金属、チタン窒化物、タンタル窒化物、タングステン窒化物のような導電性金属窒化物、タングステンシリサイド、ニッケルシリサイド、コバルトシリサイド、タンタルシリサイドのような金属シリサイド、ドーピングされたポリシリコン、またはそれらの組合わせを含む。一部実施形態において、ゲート電極２２２及び絶縁層２２４の間に誘電ライナーが配置され、誘電ライナーは、アルミニウム酸化物のような高誘電体物質を含みうる。

【0054】

ゲート絶縁層２３２は、チャネル層２３４の外側壁上に順次に配置されるトンネリング誘電膜２３２Ａ、電荷保存膜２３２Ｂ、及びブロッキング誘電膜２３２Ｃを含む構造を有する。ゲート絶縁層２３２をなすトンネリング誘電膜２３２Ａ、電荷保存膜２３２Ｂ、及びブロッキング誘電膜２３２Ｃの相対的な厚さは、図５Ｂに例示したものに限定されず、多様に変形される。

【0055】

トンネリング誘電膜２３２Ａは、シリコン酸化物、ハフニウム酸化物、アルミニウム酸化物、ジルコニウム酸化物、タンタル酸化物などを含む。電荷保存膜２３２Ｂは、チャネル層２３４からトンネリング誘電膜２３２Ａを通過した電子が保存される領域として、シリコン窒化物、ボロン窒化物、シリコンボロン窒化物、または不純物がドーピングされたポリシリコンを含む。ブロッキング誘電膜２３２Ｃは、シリコン酸化物、シリコン窒化物、またはシリコン酸化物よりも誘電率がさらに大きい金属酸化物からなる。金属酸化物は、ハフニウム酸化物、アルミニウム酸化物、ジルコニウム酸化物、タンタル酸化物、またはそれらの組合わせからなる。

【0056】

ビットラインＢＬは、第２水平方向（Ｙ方向）に互いに離隔されて延び、ビットラインコンタクトＢＬＣによってセルチャネル構造体２３０と電気的に連結される。ビットラインコンタクトＢＬＣは、導電プラグ２３８と連結される。

【0057】

連結領域ＥＸＴにおいて複数のゲート電極２２２のそれぞれは、パッド部ＰＡＤを構成する。一部実施形態において、連結領域ＥＸＴで複数のゲート電極２２２は、共通ソースライン層２１０から遠くなるにつれ、第１水平方向（Ｘ方向）に沿ってさらに短い長さを有するように延びる。他の一部実施形態において、連結領域ＥＸＴで複数のゲート電極２２２は、共通ソースライン層２１０から遠くなるにつれ、第１水平方向（Ｘ方向）及び第２水平方向（Ｙ方向）に沿ってさらに短い長さを有するように延びる。パッド部ＰＡＤは、階段状に配置されるゲート電極２２２の部分を指す。一部例示的な実施形態において、パッド部ＰＡＤは、第１水平方向（Ｘ方向）に沿って階段状（階段形状）を有する。他の実施形態において、パッド部（ＰＡＤ方向）は、第１水平方向（Ｘ）及び第２水平方向（Ｙ方向）のそれぞれに沿って階段状を有する。一部実施例において、パッド部ＰＡＤを構成する複数のゲート電極２２２の部分のうち、少なくとも一部は、セル領域ＣＥＬＬに配置される複数のゲート電極２２２の部分よりもさらに厚い厚さを有する。

【0058】

連結領域ＥＸＴ及び／またはセル領域ＣＥＬＬには、複数のゲート電極２２２、複数の絶縁層２２４、ベース絶縁層２１２、及びバッファ絶縁層２１４を貫通して共通ソースライン層２１０に対して垂直方向（Ｚ方向）に延びるダミーチャネル構造体２３０Ｄが形成される。図５Ａには、ダミーチャネル構造体２３０Ｄが連結領域ＥＸＴに１つだけ図示されているが、これは、例示的なものであって、それに限定されない。例えば、連結領域ＥＸＴにおいて、複数のセルコンタクト構造体２７０の周りに複数のダミーチャネル構造体２３０Ｄがそれぞれ配置されうる。例えば、セル領域ＣＥＬＬにおいて、複数のセルチャネル構造体２３０の周りに複数のダミーチャネル構造体２３０Ｄがそれぞれ配置されうる。

【0059】

複数のダミーチャネル構造体２３０Ｄは、連結領域ＥＸＴ及び／またはセル領域ＣＥＬＬで、複数のダミーチャネルホールＤＣＨ内に配置される。複数のダミーチャネルホールＤＣＨは、複数のゲート電極２２２と複数の絶縁層２２４を含むセルスタック２２０、ベース絶縁層２１２、及びバッファ絶縁層２１４を貫通して共通ソースライン層２１０内に延びる。ダミーチャネル構造体２３０Ｄは、不揮発性メモリ素子１００の製造工程においてゲート電極２２２のリーニング（ｌｅａｎｉｎｇ）または反りなどを防止し、構造的安定性を確保するために形成される。一部実施形態において、ダミーチャネル構造体２３０Ｄは、セルチャネル構造体２３０とほぼ同一または類似した構造及び形状を有する。他の一部実施形態において、セルチャネル構造体２３０とダミーチャネル構造体２３０Ｄとは、異なる構造と形状を有しうる。

【0060】

連結領域ＥＸＴには、パッド部ＰＡＤを構成する複数のゲート電極２２２部分を覆い、複数のセルコンタクト構造体２７０を取り囲む充填絶縁層２２８が配置される。第２絶縁構造体２５０は、セルスタック２２０及び充填絶縁層２２８を覆う。一部実施形態において、第２絶縁構造体２５０は、複数の絶縁層を含み、複数の絶縁層のそれぞれは、ビットラインコンタクトＢＬＣ、ビットラインＢＬ、及び第２インターコネクタ構造体２４０をカバーするように配置される。

【0061】

連結領域ＥＸＴには、充填絶縁層２２８を貫通して複数のゲート電極２２２のパッド部ＰＡＤに連結される複数のセルコンタクト構造体２７０が配置される。複数のセルコンタクト構造体２７０のそれぞれの下部には、ビットラインコンタクトＢＬＣ、及びビットラインコンタクトＢＬＣと連結されるビットラインＢＬが配置され、ビットラインＢＬは、第２インターコネクタ構造体２４０に連結される。複数のセルコンタクト構造体２７０は、複数のゲート電極２２２、複数の絶縁層２２４、及びベース絶縁層２１２を貫通してバッファ絶縁層２１４に垂直方向（Ｚ方向）に延びる。複数のセルコンタクト構造体２７０は、共通ソースライン層２１０と接することなく離隔される。複数のセルコンタクト構造体２７０のそれぞれは、複数のゲート電極２２２のうち、電気的に連結されたゲート電極２２２のパッド部ＰＡＤを貫通する。複数のセルコンタクト構造体２７０のそれぞれの垂直高は、互いに同一である。

【0062】

バッファ絶縁層２１４は、複数のバッファリセス２９０Ｒを有する。バッファリセス２９０Ｒは、バッファ絶縁層２１４の下面から内部に延びるが、バッファ絶縁層２１４を貫通せず、共通ソースライン層２１０と離隔される。複数のコンタクト停止層２９０は、バッファ絶縁層２１４内に埋め込まれるように、複数のバッファリセス２９０Ｒを満たす。複数のコンタクト停止層２９０は、バッファ絶縁層２１４の一部を挟んで共通ソースライン層２１０と離隔される。複数のコンタクト停止層２９０の下面は、バッファ絶縁層２１４の下面と同じ垂直レベルに位置し、複数のコンタクト停止層２９０の上面は、バッファ絶縁層２１４の上面よりも低い垂直レベルに位置する。複数のコンタクト停止層２９０または複数のバッファリセス２９０Ｒのそれぞれは、第１水平幅Ｗ１を有する。例えば、第１水平幅Ｗ１は、約１５０ｎｍ～５００ｎｍである。複数のバッファリセス２９０Ｒのそれぞれは、第１深さ（図６ＢのＲ１）を有し、複数のコンタクト停止層２９０のそれぞれは、第１高さ（図６ＣのＨ１）を有する。第１深さＲ１と第１高さＨ１は、実質的に同一である。第１深さＲ１と第１高さＨ１は、第１厚さＴ１よりも小さい値を有する。例えば、第１深さＲ１と第１高さＨ１は、約２０ｎｍ～７０ｎｍである。

【0063】

複数のセルコンタクト構造体２７０は、複数のコンタクト停止層２９０と接する。複数のセルコンタクト構造体２７０は、複数のゲート電極２２２、複数の絶縁層２２４、及びベース絶縁層２１２を貫通してそれぞれ複数のコンタクト停止層２９０と接する。複数のセルコンタクト構造体２７０は、複数のコンタクト停止層２９０を挟んで共通ソースライン層２１０と離隔される。例えば、複数のセルコンタクト構造体２７０のそれぞれと共通ソースライン層２１０との間には、複数のコンタクト停止層２９０のそれぞれとバッファ絶縁層２１４の一部が介在される。一部実施形態において、互いに連結されるセルコンタクト構造体２７０とコンタクト停止層２９０とは、共に形成されて一体をなす（即ち、一体化されうる）。互いに連結されるセルコンタクト構造体２７０とコンタクト停止層２９０が、共に形成されて一体をなす場合、コンタクト停止層２９０は、セルコンタクト構造体２７０のコンタクト停止部と称する。

【0064】

複数のセルコンタクト構造体２７０のそれぞれは、ベースコンタクト部２７２及びパッド連結部２７４を含む。複数のセルコンタクト構造体２７０の複数のベースコンタクト部２７２は、連結領域ＥＸＴで複数のコンタクトホールＭＣＨ内に配置される。複数のコンタクトホールＭＣＨは、複数のゲート電極２２２と複数の絶縁層２２４を含むセルスタック２２０、及びベース絶縁層２１２を貫通する。複数のセルコンタクト構造体２７０の複数のパッド連結部２７４は、複数の第１拡張空間ＥＳ１内に配置される。複数の第１拡張空間ＥＳ１は、複数のコンタクトホールＭＣＨと連通される。パッド連結部２７４は、ベースコンタクト部２７２の周りを取り囲む。一部実施形態において、パッド連結部２７４は、ベースコンタクト部２７２の周りを取り囲むように平面的にリング状を有する。複数のセルコンタクト構造体２７０のうちの１つのセルコンタクト構造体２７０のパッド連結部２７４は、複数のゲート電極２２２のうちの１つのセルコンタクト構造体２７０と電気的に連結されたゲート電極２２２に向かってベースコンタクト部２７２から突出する。複数のセルコンタクト構造体２７０のそれぞれのパッド連結部２７４は、複数のゲート電極２２２のそれぞれのパッド部ＰＡＤと接し、互いに対応する複数のセルコンタクト構造体２７０と複数のゲート電極２２２とを電気的に連結する。複数のゲート電極２２２のそれぞれのパッド部ＰＡＤは、互いに対応する複数のセルコンタクト構造体２７０のそれぞれのパッド連結部２７４と接してその周りを取り囲む。

【0065】

一部実施形態において、複数のセルコンタクト構造体２７０のそれぞれは、少なくとも１つの突出部２７６をさらに含む。一部実施形態において、複数のゲート電極２２２のうち、最上端、すなわち、共通ソースライン層２１０に最も隣接するゲート電極２２２と電気的に連結されるセルコンタクト構造体２７０は、突出部２７６を含まず、ベースコンタクト部２７２及びパッド連結部２７４のみを含む。

【0066】

複数のセルコンタクト構造体２７０の複数の突出部２７６は、複数の第２拡張空間ＥＳ２内に配置される。複数の第２拡張空間ＥＳ２は、複数のコンタクトホールＭＣＨと連通される。少なくとも１つの突出部２７６は、ベースコンタクト部２７２の周りを取り囲む。一部実施形態において、少なくとも１つの突出部２７６は、ベースコンタクト部２７２の周りを取り囲むように平面的にリング状を有する。複数のセルコンタクト構造体２７０のうちの１つのセルコンタクト構造体２７０の少なくとも１つの突出部２７６は、複数のゲート電極２２２のうちの１つのセルコンタクト構造体２７０と電気的に連結されない少なくとも１つのゲート電極２２２に向かってベースコンタクト部２７２から突出する。複数のセルコンタクト構造体２７０のうちの１つのセルコンタクト構造体２７０の少なくとも１つの突出部２７６と、複数のセルコンタクト構造体２７０のうちの１つのセルコンタクト構造体２７０と電気的に連結されない少なくとも１つのゲート電極２２２との間には、絶縁スペーサ２８０Ｓが介在される。

【0067】

複数のセルコンタクト構造体２７０のそれぞれのベースコンタクト部２７２、パッド連結部２７４、及び突出部２７６は、共に形成されて一体をなす。ベースコンタクト部２７２から水平方向へのパッド連結部２７４の突出長と突出部２７６の突出長との差は、絶縁スペーサ２８０Ｓの水平幅と実質的に同じ値を有する。

【0068】

複数のセルチャネル構造体２３０または複数のチャネルホールＣＨＨのそれぞれは、水平方向に第１水平直径Ｄ１を有し、複数のベースコンタクト部２７２または複数のコンタクトホールＭＣＨのそれぞれは、水平方向に第２水平直径Ｄ２を有する。第２水平直径Ｄ２は、第１水平幅Ｗ１よりも小さい値を有する。同じ垂直レベルにおいて、第２水平直径Ｄ２は、第１水平直径Ｄ１と同一であるか、またはそれよりも大きい値を有する。例えば、第１水平直径Ｄ１は、約８０ｎｍ～１５０ｎｍであり、第２水平直径Ｄ２は、約１００ｎｍ～１５０ｎｍである。一部実施例において、複数のダミーチャネル構造体２３０Ｄまたは複数のダミーチャネルホールＤＣＨのそれぞれは、第２水平直径Ｄ２を有する。

【0069】

パッド連結部２７４は、第５厚さＴ５を有し、突出部２７６は、第６厚さＴ６を有する。第５厚さＴ５は、第６厚さＴ６よりも大きい値を有する。例えば、第５厚さＴ５は、第６厚さＴ６よりも少なくとも１．５倍大きい値を有する。一部実施形態において、第６厚さＴ６は、第３厚さＴ３と実質的に同一である。パッド部ＰＡＤを構成する複数のゲート電極２２２の部分は、第５厚さＴ５と実質的に同じ値の厚さを有する。すなわち、パッド連結部２７４の第５厚さＴ５は、パッド連結部２７４と接するパッド部ＰＡＤの厚さと実質的に同一であり、突出部２７６の第６厚さＴ６は、パッド部ＰＡＤを除いた複数のゲート電極２２２のそれぞれの第３厚さＴ３と実質的に同一である。

【0070】

ゲート電極２２２は、メイン電極層２２２Ｍ及びメイン電極層２２２Ｍの表面を覆うバリア電極層２２２Ｂを含む。セルコンタクト構造体２７０は、メインコンタクト層２７０Ｍ及びメインコンタクト層２７０Ｍの表面を覆うバリアコンタクト層２７０Ｂを含む。例えば、メイン電極層２２２Ｍ及びメインコンタクト層２７０Ｍは、タングステン（Ｗ）、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、アルミニウム（Ａｌ）、またはそれらの組合わせを含むが、これに限定されない伝導性物質を含みうる。例えば、バリア電極層２２２Ｂ及びバリアコンタクト層２７０Ｂは、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、またはそれらの組合わせを含む。

【0071】

例えば、バリア電極層２２２Ｂは、絶縁層２２４、充填絶縁層２２８、ゲート絶縁層２３２、バリアコンタクト層２７０Ｂ、及び絶縁スペーサ２８０Ｓと接し、メイン電極層２２２Ｍは、バリア電極層２２２Ｂを挟んで絶縁層２２４、充填絶縁層２２８、ゲート絶縁層２３２、バリアコンタクト層２７０Ｂ、及び絶縁スペーサ２８０Ｓと離隔される。例えば、バリアコンタクト層２７０Ｂは、絶縁層２２４、充填絶縁層２２８、バリア電極層２２２Ｂ、及び絶縁スペーサ２８０Ｓと接し、メインコンタクト層２７０Ｍは、バリアコンタクト層２７０Ｂを挟んで絶縁層２２４、充填絶縁層２２８、バリア電極層２２２Ｂ、及び絶縁スペーサ２８０Ｓと離隔される。パッド連結部２７４のメインコンタクト層２７０Ｍとパッド部ＰＡＤのメイン電極層２２２Ｍとの間には、バリアコンタクト層２７０Ｂ及びバリア電極層２２２Ｂが介在される。

【0072】

図６Ａ～図６Ｑは、本発明の例示的な実施形態による不揮発性メモリ素子の製造方法を示す断面図である。具体的に図６Ａ～図６Ｑは、図５Ａ及び図５Ｂと比較して、１８０°回転（上下反転及び左右反転）して図示し、図５Ａ及び図５ＢのＥ１、Ｅ２、Ｅ３、及びＥ４のそれぞれに対応する部分を拡大して示す拡大図である。

【0073】

図６Ａを参照すれば、セル領域ＣＥＬＬ及び連結領域ＥＸＴを有するベース基板２０５を準備する。ベース基板２０５は、例えば、ＩＶ族半導体物質、ＩＩＩ－Ｖ族半導体物質またはＩＩ－ＶＩ族半導体物質、ＩＩ－ＶＩ族酸化物半導体物質のような半導体物質を含む。一部実施形態において、ベース基板２０５は、シリコン基板である。

【0074】

図６Ｂを参照すれば、ベース基板２０５上にバッファ絶縁層２１４を形成する。バッファ絶縁層２１４は、シリコン酸化物、低誘電物質、またはそれらの組合わせを含む絶縁物質を含む。バッファ絶縁層２１４は、第１厚さＴ１を有するように形成される。

【0075】

バッファ絶縁層２１４の一部を除去し、バッファ絶縁層２１４の上面から内部に延びる複数のバッファリセス２９０Ｒを形成する。複数のバッファリセス２９０Ｒのそれぞれは、第１深さＲ１を有するように形成される。第１深さＲ１は、第１厚さＴ１よりも小さい値を有する。複数のバッファリセス２９０Ｒは、バッファ絶縁層２１４の上面から延びるが、ベース基板２０５まで延びない。例えば、第１深さＲ１は、約２０ｎｍ～７０ｎｍである。

【0076】

図６Ｃを参照すれば、複数のバッファリセス２９０Ｒを満たす複数の予備コンタクト停止層２９０Ｐを形成する。複数の予備コンタクト停止層２９０Ｐは、図６Ｄに示す複数の犠牲層ＳＬ及び複数の絶縁層２２４に対してエッチング選択比を有する物質からなる。一部実施形態において、複数の予備コンタクト停止層２９０Ｐは、金属を含む。例えば、複数の予備コンタクト停止層２９０Ｐは、Ｗ、Ｍｏ、ＴｉＮなどを含むが、それに限定されない。

【0077】

複数の予備コンタクト停止層２９０Ｐのそれぞれは、第１高さＨ１を有するように形成される。第１高さＨ１は、第１厚さＴ１よりも小さい値を有する。第１高さＨ１は、第１深さ（図６ＢのＲ１）と実質的に同じ値を有する。例えば、第１高さＨ１は、約２０ｎｍ～７０ｎｍである。

【0078】

図６Ｄを参照すれば、バッファ絶縁層２１４及び複数の予備コンタクト停止層２９０Ｐ上を覆うベース絶縁層２１２を形成した後、ベース絶縁層２１２上に交互に配置される複数の犠牲層ＳＬ及び複数の絶縁層２２４を形成する。犠牲層ＳＬと絶縁層２２４は、互いにエッチング選択比を有する物質からなる。例えば、犠牲層ＳＬは、窒化物を含み、絶縁層２２４は、酸化物を含むが、それに限定されない。ベース絶縁層２１２及び絶縁層２２４は同一または類似したエッチング特性を有する物質からなる。例えば、ベース絶縁層２１２は、酸化物を含む。ベース絶縁層２１２は、第２厚さＴ２を有し、犠牲層ＳＬは、第３厚さＴ３を有し、絶縁層２２４は、第４厚さＴ４を有する。

【0079】

以後、連結領域ＥＸＴで複数の犠牲層ＳＬ及び複数の絶縁層２２４が階段状に配置されるように、連結領域ＥＸＴで複数の犠牲層ＳＬの一部及び複数の絶縁層２２４の一部を除去する。

【0080】

図６Ｅを参照すれば、連結領域ＥＸＴにおいて、階段状に配置された複数の犠牲層ＳＬの部分上に複数の拡張犠牲層２２６を形成する。拡張犠牲層２２６は、犠牲層ＳＬと同一または類似したエッチング特性を有する物質からなる。例えば、拡張犠牲層２２６は、窒化物を含む。複数の拡張犠牲層２２６と複数の予備コンタクト停止層２９０Ｐは、垂直方向に互いに少なくとも一部が重畳される。

【0081】

複数の犠牲層ＳＬ、複数の絶縁層２２４、及び複数の拡張犠牲層２２６を覆う充填絶縁層２２８が形成される。充填絶縁層２２８は、セル領域ＣＥＬＬ及び連結領域ＥＸＴのそれぞれにおいてほぼ同じ垂直レベルに位置する上面を有するように形成される。

【0082】

図６Ｆを参照すれば、セル領域ＣＥＬＬで充填絶縁層２２８、複数の犠牲層ＳＬ、複数の絶縁層２２４、ベース絶縁層２１２、及びバッファ絶縁層２１４を貫通してベース基板２０５内に延びる複数のチャネルホールＣＨＨを形成し、連結領域ＥＸＴで充填絶縁層２２８、複数の拡張犠牲層２２６、複数の犠牲層ＳＬ、複数の絶縁層２２４、及びベース絶縁層２１２を貫通する複数のコンタクトホールＭＣＨを形成する。複数のチャネルホールＣＨＨの底面には、ベース基板２０５が露出され、複数のコンタクトホールＭＣＨの底面には、複数の予備コンタクト停止層２９０Ｐが露出される。複数のチャネルホールＣＨＨ及び複数のコンタクトホールＭＣＨを形成する過程で、ダミーチャネルホール（図５ＡのＤＣＨ）を共に形成する。

【0083】

複数のチャネルホールＣＨＨのそれぞれは、水平方向に第１水平直径Ｄ１を有し、複数のコンタクトホールＭＣＨのそれぞれは、水平方向に第２水平直径Ｄ２を有する。第２水平直径Ｄ２は、第１水平幅（図６ＣのＷ１）よりも小さい値を有する。同じ垂直レベルにおいて、第２水平直径Ｄ２は、第１水平直径Ｄ１と同一であるか、またはそれよりも大きい値を有する。

【0084】

図６Ｇを参照すれば、複数のコンタクトホールＭＣＨを満たす複数の第１充電犠牲層ＦＬ１を形成する。複数の第１充電犠牲層ＦＬ１は、複数の犠牲層ＳＬ、複数の絶縁層２２４、及び複数の拡張犠牲層２２６に対してエッチング選択比を有する物質からなる。例えば、複数の第１充電犠牲層ＦＬ１は、複数の予備コンタクト停止層２９０Ｐと同一または類似したエッチング特性を有する物質からなる。一部実施形態において、複数の第１充電犠牲層ＦＬ１と複数の予備コンタクト停止層２９０Ｐは、同一物質を含む。

【0085】

図６Ｈを参照すれば、複数のチャネルホールＣＨＨを満たす複数のセルチャネル構造体２３０を形成する。複数のセルチャネル構造体２３０のそれぞれは、ゲート絶縁層２３２、チャネル層２３４、埋込み絶縁層２３６、及び導電プラグ２３８を含む。

【0086】

複数のチャネルホールＣＨＨのそれぞれの内側壁及び底面上にゲート絶縁層２３２とチャネル層２３４が順次に形成される。ゲート絶縁層２３２とチャネル層２３４は、複数のチャネルホールＣＨＨの内側壁及び底面上を順次にコンフォーマルに覆う。ゲート絶縁層２３２は、複数のチャネルホールＣＨＨのそれぞれの内に露出される犠牲層ＳＬ、絶縁層２２４、ベース絶縁層２１２、及びバッファ絶縁層２１４の表面を覆う。

【0087】

複数のチャネルホールＣＨＨのそれぞれのチャネル層２３４上で複数のチャネルホールＣＨＨのそれぞれの残留空間を満たす埋込み絶縁層２３６を形成する。複数のチャネルホールＣＨＨのそれぞれの上側には、チャネル層２３４と接触してチャネルホールＣＨＨの入口を塞ぐ導電プラグ２３８が形成される。一部実施形態において、埋込み絶縁層２３６が省略され、チャネル層２３４はチャネルホールＣＨＨの残留部分を満たすピラー状に形成される。

【0088】

図６Ｈ及び図６Ｉを共に参照すれば、複数の第１充電犠牲層ＦＬ１及び複数の予備コンタクト停止層２９０Ｐを除去する。複数のコンタクトホールＭＣＨと複数のバッファリセス２９０Ｒは、互いに連通される。複数のコンタクトホールＭＣＨと複数のバッファリセス２９０Ｒ内には、充填絶縁層２２８、複数の拡張犠牲層２２６、複数の絶縁層２２４、複数の犠牲層ＳＬ、ベース絶縁層２１２、及びバッファ絶縁層２１４が露出される。

【0089】

図６Ｉ及び図６Ｊを共に参照すれば、複数のコンタクトホールＭＣＨを介して複数の拡張犠牲層２２６の一部及び複数の犠牲層ＳＬの一部を除去し、複数のコンタクトホールＭＣＨと連通される複数の第１拡張空間ＥＳ１及び複数の第２拡張空間ＥＳ２を形成する。

【0090】

複数の第１拡張空間ＥＳ１は、拡張犠牲層２２６の一部及び複数の犠牲層ＳＬの一部のうち、複数の拡張犠牲層２２６の一部と接する部分が除去されて形成される。複数の第２拡張空間ＥＳ２は、複数の犠牲層ＳＬの一部のうち、複数の拡張犠牲層２２６と接することのない部分が除去されて形成される。

【0091】

図６Ｋを参照すれば、複数の第１拡張空間ＥＳ１の一部及び複数のバッファリセス２９０Ｒの一部を満たし、複数の第２拡張空間ＥＳ２をいずれも満たすスペーサ物質層２８０を形成した後、スペーサ物質層２８０を覆うカバー保護層２８２、および、複数のチャネルホールＣＨＨと複数のバッファリセス２９０Ｒを満たす第２充電犠牲層ＦＬ２を形成する。例えば、スペーサ物質層２８０は、酸化物を含み、カバー保護層２８２は、窒化物を含むが、それに限定されない。

【0092】

スペーサ物質層２８０は、複数のコンタクトホールＭＣＨ、複数の第１拡張空間ＥＳ１、複数の第２拡張空間ＥＳ２、及び複数のバッファリセス２９０Ｒ内の表面をコンフォーマルに覆う予備スペーサ物質層を形成した後、複数のコンタクトホールＭＣＨの内側壁を覆う予備スペーサ物質層の部分を除去して形成される。予備スペーサ物質層は、第６厚さ（図５ＢのＴ６）の１／２よりも厚く、第５厚さ（図５ＢのＴ５）の１／２よりも薄い厚さを有するように形成し、複数の第２拡張空間ＥＳ２をいずれも満たすが、複数の第１拡張空間ＥＳ１の一部のみを満たすように形成する。カバー保護層２８２は、複数の第１拡張空間ＥＳ１の残り部分を満たすが、複数のコンタクトホールＭＣＨをいずれも満たさないように形成する。第２充電犠牲層ＦＬ２は、複数のコンタクトホールＭＣＨをいずれも満たすように形成する。

【0093】

図６Ｋ及び図６Ｌを共に参照すれば、複数の犠牲層ＳＬ及び複数の拡張犠牲層２２６を除去して複数の除去空間ＲＳを形成する。複数の犠牲層ＳＬ及び複数の絶縁層２２４を貫通するゲートカット領域を形成した後、ゲートカット領域を介して複数の犠牲層ＳＬを除去して複数の除去空間ＲＳを形成する。

【0094】

図６Ｍを参照すれば、複数の除去空間ＲＳを満たす複数のゲート電極２２２を形成する。複数のゲート電極２２２のそれぞれは、バリア電極層（図５Ｂの２２２Ｂ）及びメイン電極層（図５Ｂの２２２Ｍ）を含む。バリア電極層２２２Ｂは、複数の除去空間ＲＳのそれぞれ内の表面をコンフォーマルに覆うように形成し、メイン電極層２２２Ｍは、バリア電極層２２２Ｂを覆って複数の除去空間ＲＳを満たすように形成する。

【0095】

図６Ｍ及び図６Ｎを共に参照すれば、第２充電犠牲層ＦＬ２及びカバー保護層２８２を除去した後、スペーサ物質層２８０の一部を除去し、複数の第２拡張空間ＥＳ２に配置される複数の絶縁スペーサ２８０Ｓを形成する。スペーサ物質層２８０のうち複数の第１拡張空間ＥＳ１に配置された部分はいずれも除去される。複数の絶縁スペーサ２８０Ｓは、複数の第２拡張空間ＥＳ２に向かう複数のゲート電極２２２の側面を覆う。すなわち、複数の第２拡張空間ＥＳ２と複数のゲート電極２２２との間には、複数の絶縁スペーサ２８０Ｓが介在される。

【0096】

複数のゲート電極２２２は、複数のセルチャネル構造体２３０のそれぞれのゲート絶縁層２３２と接する。複数のセルチャネル構造体２３０のそれぞれのチャネル層２３４と複数のゲート電極２２２０の間には、ゲート絶縁層２３２が介在される。

【0097】

図６Ｏを参照すれば、複数のコンタクトホールＭＣＨ、複数の第１拡張空間ＥＳ１、複数の第２拡張空間ＥＳ２、及び複数のバッファリセス２９０Ｒを満たす導電物質層を形成する。導電物質層のうち、複数のコンタクトホールＭＣＨ、複数の第１拡張空間ＥＳ１、及び複数の第２拡張空間ＥＳ２を満たす部分は、複数のセルコンタクト構造体２７０であり、複数のバッファリセス２９０Ｒを満たす部分は、複数のコンタクト停止層２９０である。複数のコンタクト停止層２９０のそれぞれは、複数のセルコンタクト構造体２７０のそれぞれのコンタクト停止部と称する。

【0098】

複数のセルコンタクト構造体２７０のそれぞれは、バリアコンタクト層（図５Ｂの２７０Ｂ）及びメインコンタクト層（図５Ｂの２７０Ｍ）を含む。バリアコンタクト層２７０Ｂは、複数のコンタクトホールＭＣＨ、複数の第１拡張空間ＥＳ１、複数の第２拡張空間ＥＳ２、及び複数のバッファリセス２９０Ｒのそれぞれ内の表面をコンフォーマルに覆うように形成し、メインコンタクト層２７０Ｍは、バリアコンタクト層２７０Ｂを覆って複数のコンタクトホールＭＣＨ、複数の第１拡張空間ＥＳ１、複数の第２拡張空間ＥＳ２、及び複数のバッファリセス２９０Ｒを満たすように形成する。

【0099】

図６Ｏ及び図６Ｐを共に参照すれば、ベース基板２０５を除去する。ベース基板２０５を除去する前に、図６Ｏの結果物を上下反転した後、ベース基板２０５を除去する。

【0100】

ベース基板２０５を除去してバッファ絶縁層２１４の下面（図６Ｏの結果物を上下反転した場合、図５Ａ及び図５Ｂに示すようにバッファ絶縁層２１４の上面）から露出される複数のセルチャネル構造体２３０の部分のうち、ゲート絶縁層２３２の部分を除去し、複数のセルチャネル構造体２３０のチャネル層２３４の部分を露出させる。

【0101】

図６Ｑを参照すれば、バッファ絶縁層２１４の下面上に複数のセルチャネル構造体２３０を覆う共通ソースライン層２１０を形成する。共通ソースライン層２１０は、複数のセルチャネル構造体２３０のチャネル層２３４と接する。

【0102】

共通ソースライン層２１０を形成した後、充填絶縁層２２８、複数のセルチャネル構造体２３０、及び複数のセルコンタクト構造体２７０上に、図５Ａに示した複数のビットラインコンタクトＢＬＣ、複数のビットラインＢＬ、複数の第２インターコネクタ構造体２４０、複数の第２ボンディングパッド２６０、及び第２絶縁構造体２５０を形成し、図５Ａに示したセルアレイ構造体ＣＳを形成し、セルアレイ構造体ＣＳと周辺回路構造体ＰＳを金属－酸化物ハイブリッドボンディング方式で互いにボンディングし、図５Ａ及び図５Ｂに示した不揮発性メモリ素子１００を形成する。

【0103】

図５Ａ～図６Ｑを共に参照すれば、複数のコンタクトホールＭＣＨを形成する過程で、それぞれのコンタクトホールＭＣＨが貫通するゲート電極２２２の層数及び絶縁層２２４の層数は異なっているので、エッチング工程条件を調節して複数のコンタクトホールＭＣＨのそれぞれの深さを均一に制御するのには難点がある。しかし、複数の予備コンタクト停止層２９０Ｐが複数のコンタクトホールＭＣＨを形成する過程でエッチング停止膜の機能を遂行するので、複数のコンタクトホールＭＣＨを均一な深さに形成し、複数のコンタクトホールＭＣＨはバッファ絶縁層２１４を貫通せず、共通ソースライン層２１０に延びない。したがって、本発明による不揮発性メモリ素子１００は、複数のセルコンタクト構造体２７０が共通ソースライン層２１０と連結されることを防止するので、電気的動作信頼性が確保される。

【0104】

図７Ａ及び図７Ｂは、本発明の例示的な実施形態による不揮発性メモリ素子の断面図である。具体的に、図７Ｂは、図７ＡのＥ１、Ｅ２、Ｅ３、及びＥ４部分を拡大して示す拡大図である。

【0105】

図５Ａ及び図５Ｂに示した不揮発性メモリ素子１００が含む複数のバッファリセス２９０Ｒ及び複数のバッファリセス２９０Ｒを満たす複数のコンタクト停止層２９０の代わりに、図７Ａ及び図７Ｂに示す不揮発性メモリ素子１００ａは、複数のバッファリセス２９０Ｒａ及び複数のバッファリセス２９０Ｒａを満たす複数のコンタクト停止層２９０ａを含む。

【0106】

複数のコンタクト停止層２９０ａまたは複数のバッファリセス２９０Ｒａのそれぞれは、第１水平幅Ｗ１ａを有する。バッファ絶縁層２１４とベース絶縁層２１２とが接する部分の垂直レベルにおいて、第１水平幅Ｗ１ａと第２水平直径Ｄ２は、ほぼ同じ値を有する。例えば、第１水平幅Ｗ１ａは、約１００ｎｍ～１５０ｎｍである。

【0107】

図８Ａ及び図８Ｂは、本発明の例示的な実施形態による不揮発性メモリ素子の断面図である。具体的に、図８Ｂは、図８ＡのＥ１、Ｅ２、Ｅ３、及びＥ４部分を拡大して示す拡大図である。

【0108】

図５Ａ及び図５Ｂに示した不揮発性メモリ素子１００が含む複数のバッファリセス２９０Ｒを満たす複数のコンタクト停止層２９０の代わりに、図８Ａ及び図８Ｂに示す不揮発性メモリ素子１００ｂは、複数のバッファリセス２９０Ｒを満たす複数のコンタクト停止層２９０ｂを含む。例えば、複数のコンタクト停止層２９０ｂは、非金属物質を含む。

【0109】

複数のコンタクト停止層２９０ｂは、複数のセルコンタクト構造体２７０とは異なる物質からなる。例えば、複数のコンタクト停止層２９０ｂは、金属を含む図６Ｃに示した複数の予備コンタクト停止層２９０Ｐの代わりに非金属物質を含む複数のコンタクト停止層２９０ｂを形成した後、図６Ｈ及び図６Ｉに示した複数の第１充電犠牲層ＦＬ１及び複数の予備コンタクト停止層２９０Ｐを除去する過程で、複数の第１充電犠牲層ＦＬ１のみを除去し、複数のコンタクト停止層２９０ｂを残留させて形成する。

【0110】

図９は、本発明の例示的な実施形態によるＣ２Ｃ構造の不揮発性メモリ素子の断面図である。

【0111】

図９を参照すれば、図５Ａ及び図５Ｂに示した不揮発性メモリ素子１００とは異なり、図９の不揮発性メモリ素子２００は、垂直方向（Ｚ方向）に互いにボンディングされた周辺回路構造体ＰＳ、第１セルアレイ構造体ＣＳ１及び第２セルアレイ構造体ＣＳ２を含む。第１セルアレイ構造体ＣＳ１及び第２セルアレイ構造体ＣＳ２は、図５Ａ及び図５Ｂに示したセルアレイ構造体ＣＳとほぼ同一なので、重複する内容は省略する。例えば、周辺回路構造体ＰＳと第１セルアレイ構造体ＣＳ１は、金属－酸化物ハイブリッドボンディング方式で互いにボンディングされ、第１セルアレイ構造体ＣＳ１と第２セルアレイ構造体ＣＳ２は、金属－酸化物ハイブリッドボンディング方式で互いにボンディングされる。

【0112】

第２セルアレイ構造体ＣＳ２の共通ソースライン層２１０と複数のセルコンタクト構造体２７０は、セル周辺回路領域ＰＥＲＩに配置される複数の連結ビア２６８を介して周辺回路構造体ＰＳと電気的に連結される。例えば、第２セルアレイ構造体ＣＳ２の共通ソースライン層２１０は、第２セルアレイ構造体ＣＳ２に配置される連結ビア２６８及び第１セルアレイ構造体ＣＳ１に配置される連結ビア２６８を介して周辺回路構造体ＰＳと電気的に連結される。第２セルアレイ構造体ＣＳ２の複数のセルコンタクト構造体２７０は、第１セルアレイ構造体ＣＳ１に配置される連結ビア２６８を介して周辺回路構造体ＰＳと電気的に連結される。図示していないが、第１セルアレイ構造体ＣＳ１の共通ソースライン層２１０は、第１セルアレイ構造体ＣＳ１に配置される連結ビア２６８を介して周辺回路構造体ＰＳと電気的に連結される。

【0113】

第２セルアレイ構造体ＣＳ２は、複数の連結配線層２６２と複数の連結コンタクト２６４を介して第１セルアレイ構造体ＣＳ１と電気的に連結される。第２セルアレイ構造体ＣＳ２に配置される連結ビア２６８及び／または複数のセルコンタクト構造体２７０は、複数の連結配線層２６２及び複数の連結コンタクト２６４と電気的に連結される。一部実施形態において、第１セルアレイ構造体ＣＳ１に配置される連結ビア２６８の上端には、複数の連結パッド２６６が配置される。複数の連結パッド２６６は、第１セルアレイ構造体ＣＳ１の上面に露出される。第２セルアレイ構造体ＣＳ２の複数の連結コンタクト２６４は、第１セルアレイ構造体ＣＳ１の複数の連結パッド２６６と連結される。

【0114】

図１０は、本発明の例示的な実施形態によるＣ２Ｃ構造の不揮発性メモリ素子の断面図である。

【0115】

図１０を参照すれば、図５Ａ及び図５Ｂに示した不揮発性メモリ素子１００とは異なり、図１０の不揮発性メモリ素子３００は、垂直方向（Ｚ方向）に互いにボンディングされた周辺回路構造体ＰＳ、第１セルアレイ構造体ＣＳ１ａ、及び第２セルアレイ構造体ＣＳ２ａを含む。第１セルアレイ構造体ＣＳ１ａ及び第２セルアレイ構造体ＣＳ２ａは、図５Ａ及び図５Ｂに示したセルアレイ構造体ＣＳ、または図９に示した第１セルアレイ構造体ＣＳ１及び第２セルアレイ構造体ＣＳ２とほぼ同一なので、重複する内容は省略する。図９に示した第１セルアレイ構造体ＣＳ１と第２セルアレイ構造体ＣＳ２のそれぞれは、図５に示したセルアレイ構造体ＣＳのように共通ソースライン層２１０が上側に位置するが、図１０に示す第１セルアレイ構造体ＣＳ１ａは、共通ソースライン層２１０が下側に位置し、第２セルアレイ構造体ＣＳ２ａは、共通ソースライン層２１０が上側に位置する。すなわち、第１セルアレイ構造体ＣＳ１ａ及び第２セルアレイ構造体ＣＳ２ａは、セル領域ＣＥＬＬ及び連結領域ＥＸＴがほぼ上下対称である。

【0116】

例えば、周辺回路構造体ＰＳと第１セルアレイ構造体ＣＳ１ａは、金属－酸化物ハイブリッドボンディング方式によって互いにボンディングされ、第１セルアレイ構造体ＣＳ１ａと第２セルアレイ構造体ＣＳ２ａは、金属－酸化物ハイブリッドボンディング方式によって互いにボンディングされる。

【0117】

第２セルアレイ構造体ＣＳ２ａの共通ソースライン層２１０と複数のセルコンタクト構造体２７０は、セル周辺回路領域ＰＥＲＩに配置される複数の連結ビア２６８ａを介して周辺回路構造体ＰＳと電気的に連結される。例えば、第２セルアレイ構造体ＣＳ２ａの共通ソースライン層２１０は、第２セルアレイ構造体ＣＳ２ａに配置される連結ビア２６８ａ及び第１セルアレイ構造体ＣＳ１ａに配置される連結ビア２６８ａを介して周辺回路構造体ＰＳと電気的に連結される。第２セルアレイ構造体ＣＳ２ａの複数のセルコンタクト構造体２７０は、第１セルアレイ構造体ＣＳ１ａに配置される連結ビア２６８ａを介して周辺回路構造体ＰＳと電気的に連結される。

【0118】

図１１は、本発明の例示的な実施形態による不揮発性メモリ素子を含むメモリシステムを概略的に示す図である。

【0119】

図１１を参照すれば、メモリシステム１０００は、１つ以上のメモリ素子１１００、及びメモリ素子１１００と電気的に連結されるメモリコントローラ１２００を含む。メモリシステム１０００は、例えば、少なくとも１つのメモリ素子１１００を含むＳＳＤ装置（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ ｄｅｖｉｃｅ）、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、コンピューティングシステム、医療装置、または通信装置である。

【0120】

メモリ素子１１００は、不揮発性メモリ素子である。例えば、メモリ素子１１００は、図５Ａ～図１０を参照して説明した不揮発性メモリ素子１００、１００ａ、１００ｂ、２００、３００のうちの１つ、またはそれらの組合わせを含むＮＡＮＤフラッシュメモリ素子である。メモリ素子１１００は、第１構造体１１００Ｆ及び第１構造体１１００Ｆ上の第２構造体１１００Ｓを含む。第１構造体１１００Ｆは、図５Ａ、図７Ａ、図８Ａ、図９、及び図１０に図示した周辺回路構造体ＰＳに対応する。図５Ａ、図７Ａ、図８Ａ、図９、及び図１０に図示した周辺回路１２０は、ロウデコーダ１１１０、ページバッファ１１２０、及びロジック回路１１３０を含む。

【0121】

第２構造体１１００Ｓは、図５Ａ～図８Ｂに図示したセルアレイ構造体ＣＳ、図９に図示した第１セルアレイ構造体ＣＳ１及び第２セルアレイ構造体ＣＳ２に対応する。第２構造体１１００Ｓは、ビットラインＢＬ、共通ソースラインＣＳＬ、複数のワードラインＷＬ、第１及び第２ストリング選択ラインＵＬ１、ＵＬ２、第１及び第２接地選択ラインＬＬ１、ＬＬ２、及びビットラインＢＬと共通ソースラインＣＳＬとの間にある複数のメモリセルストリングＣＳＴＲを含む。図５Ａ、図７Ａ、図８Ａ、図９、及び図１０に図示した複数のセルチャネル構造体２３０及び複数のゲート電極２２２は、複数のメモリセルストリングＣＳＴＲを形成する。

【0122】

第２構造体１１００Ｓにおいて、複数のメモリセルストリングＣＳＴＲは、それぞれ共通ソースラインＣＳＬに隣接する接地選択トランジスタＬＴ１、ＬＴ２、ビットラインＢＬに隣接するストリング選択トランジスタＵＴ１、ＵＴ２、及び接地選択トランジスタＬＴ１、ＬＴ２とストリング選択トランジスタＵＴ１、ＵＴ２との間に配置される複数のメモリセルトランジスタＭＣＴを含む。接地選択トランジスタＬＴ１、ＬＴ２の個数とストリング選択トランジスタＵＴ１、ＵＴ２の個数は、実施形態によって多様に変更される。図５Ａ、図７Ａ、図８Ａ、図９、及び図１０に図示した複数のセルチャネル構造体２３０のうちの１つと複数のゲート電極２２２のうちの１つは、複数のトランジスタＬＴ１、ＬＴ２、ＵＴ１、ＵＴ２、ＭＣＴのうちの１つを形成する。

【0123】

例示的な実施形態において、複数の接地選択ラインＬＬ１、ＬＬ２は、それぞれ接地選択トランジスタＬＴ１、ＬＴ２のゲート電極に連結される。ワードラインＷＬは、メモリセルトランジスタＭＣＴのゲート電極に連結される。複数のストリング選択ラインＵＬ１、ＵＬ２は、それぞれストリング選択トランジスタＵＴ１、ＵＴ２のゲート電極に連結される。

【0124】

共通ソースラインＣＳＬ、複数の接地選択ラインＬＬ１、ＬＬ２、複数のワードラインＷＬ、及び複数のストリング選択ラインＵＬ１、ＵＬ２は、ロウデコーダ１１１０に電気的に連結される。複数のビットラインＢＬは、ページバッファ１１２０に電気的に連結される。

【0125】

メモリ素子１１００は、論理回路１１３０と電気的に連結される外部連結パッド１１０１を介してメモリコントローラ１２００と通信する。外部連結パッド１１０１は、論理回路１１３０と電気的に連結される。

【0126】

メモリコントローラ１２００は、プロセッサ１２１０、ＮＡＮＤコントローラ１２２０、及びホストインターフェース（ＨＯＳＴ Ｉ／Ｆ）１２３０を含む。一部実施形態において、メモリシステム１０００は、複数のメモリ素子１１００を含み、その場合、メモリコントローラ１２００は、複数のメモリ素子１１００を制御する。

【0127】

プロセッサ１２１０は、メモリコントローラ１２００を含むメモリシステム１０００全般の動作を制御する。プロセッサ１２１０は、所定のファームウェアによって動作し、ＮＡＮＤコントローラ１２２０を制御してメモリ素子１１００にアクセスする。ＮＡＮＤコントローラ１２２０は、メモリ素子１１００との通信を処理するＮＡＮＤインターフェース１２２１を含む。ＮＡＮＤインターフェース（ＮＡＮＤ Ｉ／Ｆ）１２２１を介してメモリ素子１１００を制御するための制御命令、メモリ素子１１００の複数のメモリセルトランジスタＭＣＴに記録するためのデータ、メモリ素子１１００の複数のメモリセルトランジスタＭＣＴから読み込むためのデータなどが伝送される。ホストインターフェース１２３０は、メモリシステム１０００と外部ホストとの通信機能を提供する。ホストインターフェース１２３０を介して外部ホストから制御命令を受信すると、プロセッサ１２１０は、制御命令に応答してメモリ素子１１００を制御する。

【0128】

図１２は、本発明の例示的な実施形態による不揮発性メモリ素子を含むメモリシステムを概略的に示す斜視図である。

【0129】

図１２を参照すれば、本発明の例示的な実施形態によるメモリシステム２０００は、メイン基板２００１、メイン基板２００１に実装されるメモリコントローラ２００２、１つ以上の半導体パッケージ２００３、及びＤＲＡＭ２００４を含む。半導体パッケージ２００３及びＤＲＡＭ２００４は、メイン基板２００１上に形成される複数の配線パターン２００５によってメモリコントローラ２００２と互いに連結される。

【0130】

メイン基板２００１は、外部ホストと結合される複数のピンを含むコネクタ２００６を含む。コネクタ２００６において複数のピンの個数と配置は、メモリシステム２０００と外部ホストとの通信インターフェースによって異なる。例示的な実施形態において、メモリシステム２０００は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＰＣＩ－Ｅｘｐｒｅｓｓ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）用のＭ－Ｐｈｙなどのインターフェースのうちのいずれか１つによって外部ホストと通信する。例示的な実施形態において、メモリシステム２０００は、コネクタ２００６を通じて外部ホストから供給される電源によって動作する。メモリシステム２０００は、外部ホストから供給される電源をメモリコントローラ２００２及び半導体パッケージ２００３に分配するＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）をさらに含みうる。

【0131】

メモリコントローラ２００２は、半導体パッケージ２００３にデータを記録するか、または半導体パッケージ２００３からデータを読み込み、メモリシステム２０００の動作速度を改善する。

【0132】

ＤＲＡＭ２００４は、データ保存空間である半導体パッケージ２００３と外部ホストの速度差を緩和するためのバッファメモリである。メモリシステム２０００に含まれるＤＲＡＭ２００４は、一種のキャッシュメモリとして動作し、半導体パッケージ２００３に対する制御動作でデータを臨時保存するための空間を提供する。メモリシステム２０００にＤＲＡＭ２００４が含まれる場合、メモリコントローラ２００２は、半導体パッケージ２００３を制御するためのＮＡＮＤコントローラ以外にＤＲＡＭ２００４を制御するためのＤＲＡＭコントローラをさらに含みうる。

【0133】

半導体パッケージ２００３は、互いに離隔された第１及び第２半導体パッケージ２００３ａ、２００３ｂを含む。第１及び第２半導体パッケージ２００３ａ、２００３ｂは、それぞれ複数の半導体チップ２２００を含む半導体パッケージである。第１及び第２半導体パッケージ２００３ａ、２００３ｂのそれぞれは、パッケージ基板２１００、パッケージ基板２１００上の複数の半導体チップ２２００、複数の半導体チップ２２００のそれぞれの下面に配置される接着層２３００、複数の半導体チップ２２００とパッケージ基板２１００とを電気的に連結する連結構造体２４００、及びパッケージ基板２１００上で複数の半導体チップ２２００及び連結構造体２４００を覆うモールディング層２５００を含む。

【0134】

パッケージ基板２１００は、複数のパッケージ上部パッド２１３０を含む印刷回路基板である。複数の半導体チップ２２００は、それぞれ入出力パッド２２１０を含む。複数の半導体チップ２２００のそれぞれは、図５Ａ～図１０を参照して説明した不揮発性メモリ素子１００、１００ａ、１００ｂ、２００、３００のうちの少なくとも１つを含む。

【0135】

例示的な実施形態において、連結構造体２４００は、入出力パッド２２１０とパッケージ上部パッド２１３０とを電気的に連結するボンディングワイヤである。したがって、第１及び第２半導体パッケージ２００３ａ、２００３ｂにおいて、複数の半導体チップ２２００は、ボンディングワイヤ方式で互いに電気的に連結され、パッケージ基板２１００のパッケージ上部パッド２１３０と電気的に連結される。例示的な実施形態において、第１及び第２半導体パッケージ２００３ａ、２００３ｂにおいて、複数の半導体チップ２２００は、ボンディングワイヤ方式の連結構造体２４００の代わりに、ＴＳＶ（ｔｈｒｏｕｇｈ ｓｉｌｉｃｏｎ ｖｉａ）を含む連結構造体によって互いに電気的に連結されうる。

【0136】

例示的な実施形態において、メモリコントローラ２００２と複数の半導体チップ２２００は、１つのパッケージに含まれる。例示的な実施形態において、メイン基板２００１とは異なる別途のインターポーザ基板にメモリコントローラ２００２と複数の半導体チップ２２００とが実装され、インターポーザ基板上に形成される配線によってメモリコントローラ２００２と複数の半導体チップ２２００とが互いに連結される。

【0137】

図１３は、本発明の例示的な実施形態による半導体パッケージを概略的に示す断面図である。

【0138】

図１３を参照すれば、半導体パッケージ２００３において、パッケージ基板２１００は、印刷回路基板である。パッケージ基板２１００は、パッケージ基板本体部２１２０、パッケージ基板本体部２１２０の上面に配置される複数のパッケージ上部パッド２１３０（図１２参照）、パッケージ基板本体部２１２０の下面に配置されるか、または下面を通じて露出される複数の下部パッド２１２５、及びパッケージ基板本体部２１２０内部で複数のパッケージ上部パッド２１３０（図１２参照）と複数の下部パッド２１２５を電気的に連結する複数の内部配線２１３５を含む。図１２に図示したように、複数のパッケージ上部パッド２１３０は、複数の連結構造体２４００と電気的に連結される。複数の下部パッド２１２５は、複数の導電性バンプ２８００を通じて図１２に図示したメモリシステム２０００のメイン基板２００１上の複数の配線パターン２００５に連結される。複数の半導体チップ２２００のそれぞれは、図５Ａ～図１０を参照して説明した不揮発性メモリ素子１００、１００ａ、１００ｂ、２００、３００のうちの少なくとも１つを含む。

【0139】

以上、本発明を望ましい実施形態に基づいて詳細に説明したが、本発明は、上述した実施形態に限定されず、本発明の技術的思想及び範囲内で当分野で通常の知識を有する者によって様々な変形及び変更が可能である。

【符号の説明】

【0140】

１、１００、１００ａ、１００ｂ、２００、３００ 不揮発性メモリ素子
１１０ 基板
１２０ 周辺回路
１３０ 第１インターコネクタ構造体
１４０ 第１絶縁構造体
１５０ 第１ボンディングパッド
２１０ 共通ソースライン層
２２０ セルスタック
２２２ ゲート電極
２２４ 絶縁層
２３０ セルチャネル構造体
２３０Ｄ ダミーチャネル構造体
２４０ 第２インターコネクタ構造体
２５０ 第２絶縁構造体
２６０ 第２ボンディングパッド
２７０ コンタクト構造体
２７２ ベースコンタクト部
２７４ パッド連結部
２７６ 突出部
２８０Ｓ 絶縁スペーサ
２９０ コンタクト停止層
ＣＳ セルアレイ構造体
ＣＳ１、ＣＳ１ａ 第１セルアレイ構造体、
ＣＳ２、ＣＳ２ａ 第２セルアレイ構造体
ＣＥＬＬ セル領域
ＥＸＴ 連結領域
ＰＳ 周辺回路構造体

【図1】

【図2】

【図3】

【図4】

【図5A】

【図5B】

【図6A】

【図6B】

【図6C】

【図6D】

【図6E】

【図6F】

【図6G】

【図6H】

【図6I】

【図6J】

【図6K】

【図6L】

【図6M】

【図6N】

【図6O】

【図6P】

【図6Q】

【図7A】

【図7B】

【図8A】

【図8B】

【図9】

【図10】

【図11】

【図12】

【図13】