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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024009430
(43)【公開日】2024-01-23
(54)【発明の名称】記憶装置
(51)【国際特許分類】
G11C 11/16 20060101AFI20240116BHJP
G11C 13/00 20060101ALI20240116BHJP
H10B 61/00 20230101ALI20240116BHJP
H10N 50/10 20230101ALI20240116BHJP
【ＦＩ】
G11C11/16 240
G11C11/16 230
G11C11/16 100A
G11C11/16 220
G11C13/00 270G
G11C13/00 480J
H01L27/105 447
H01L43/08 Z
【審査請求】未請求
【請求項の数】18
【出願形態】ＯＬ
(21)【出願番号】P 2022110948
(22)【出願日】2022-07-11
(71)【出願人】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】100112955
【弁理士】
【氏名又は名称】丸島 敏一
(72)【発明者】
【氏名】阪井 塁
(72)【発明者】
【氏名】肥後 豊
(72)【発明者】
【氏名】細見 政功
(72)【発明者】
【氏名】平賀 啓三
【テーマコード（参考）】
4M119
5F092
【Ｆターム（参考）】
4M119AA01
4M119AA07
4M119BB01
4M119CC09
4M119DD09
4M119DD17
4M119DD32
4M119DD42
4M119EE22
4M119EE27
4M119HH01
4M119KK04
5F092AB07
5F092AC12
5F092AD13
5F092AD23
5F092AD24
5F092AD25
5F092BB24
5F092BB34
5F092BB36
5F092BB43
5F092BC07
(57)【要約】
【課題】メモリセルにセレクタ素子を設けることなく、電圧駆動に基づいて磁化反転可能なメモリセルを実現する。
【解決手段】記憶装置は、磁気抵抗効果素子が設けられたメモリセルと、磁気抵抗効果素子の一端に接続されたワード線と、磁気抵抗効果素子の他端に接続されたビット線とを備える。磁気抵抗効果素子は、ＶＣＭＡ（Voltage Controlled Magnetic Anisotropy）効果を持てもよい。ＶＣＭＡ効果に基づいて磁気抵抗効果素子の磁化方向を反転させる反転電圧を印加するドライバを備えてもよい。ドライバは、反転電圧が選択セルに印加され、磁気抵抗効果素子の磁化方向が反転されない非反転電圧が非選択セルに印加されるようにメモリセルに印加される電圧を切り替えてもよい。
【選択図】 図１
【解決手段】記憶装置は、磁気抵抗効果素子が設けられたメモリセルと、磁気抵抗効果素子の一端に接続されたワード線と、磁気抵抗効果素子の他端に接続されたビット線とを備える。磁気抵抗効果素子は、ＶＣＭＡ（Voltage Controlled Magnetic Anisotropy）効果を持てもよい。ＶＣＭＡ効果に基づいて磁気抵抗効果素子の磁化方向を反転させる反転電圧を印加するドライバを備えてもよい。ドライバは、反転電圧が選択セルに印加され、磁気抵抗効果素子の磁化方向が反転されない非反転電圧が非選択セルに印加されるようにメモリセルに印加される電圧を切り替えてもよい。
【選択図】 図１
【特許請求の範囲】
【請求項1】
磁気抵抗効果素子が設けられたメモリセルと、
前記磁気抵抗効果素子の一端に接続されたワード線と、
前記磁気抵抗効果素子の他端に接続されたビット線と
を具備する記憶装置。
前記磁気抵抗効果素子の一端に接続されたワード線と、
前記磁気抵抗効果素子の他端に接続されたビット線と
を具備する記憶装置。
【請求項2】
前記磁気抵抗効果素子は、ＶＣＭＡ（Voltage Controlled Magnetic Anisotropy）効果を持つ
請求項１記載の記憶装置。
請求項１記載の記憶装置。
【請求項3】
前記ＶＣＭＡ効果は非線形である
請求項２記載の記憶装置。
請求項２記載の記憶装置。
【請求項4】
前記ＶＣＭＡ効果は、前記磁気抵抗効果素子に印加されるセル電圧が低い点では高い点に比べて傾きが小さい領域を持つ
請求項３記載の記憶装置。
請求項３記載の記憶装置。
【請求項5】
前記ＶＣＭＡ効果に基づいて前記磁気抵抗効果素子の磁化方向を反転させる反転電圧を印加するドライバを
さらに具備する請求項１記載の記憶装置。
さらに具備する請求項１記載の記憶装置。
【請求項6】
前記ドライバは、前記反転電圧が選択セルに印加され、前記磁気抵抗効果素子の磁化方向が反転されない非反転電圧が非選択セルに印加されるように前記メモリセルに印加される電圧を切り替える
請求項５記載の記憶装置。
請求項５記載の記憶装置。
【請求項7】
前記磁気抵抗効果素子が高抵抗状態から低抵抗状態に遷移する時と低抵抗状態から高抵抗状態に遷移する時とで前記磁気抵抗効果素子に印加されるセル電圧が互いに略等しくなるように前記ワード線と前記ビット線との間の抵抗を制御する抵抗制御回路を
さらに具備する請求項６記載の記憶装置。
さらに具備する請求項６記載の記憶装置。
【請求項8】
前記抵抗制御回路は、ゲート電圧に基づいてオン抵抗が変化する電界効果トランジスタを備える
請求項７記載の記憶装置。
請求項７記載の記憶装置。
【請求項9】
前記電界効果トランジスタは、前記ワード線ごとに設けられる
請求項８記載の記憶装置。
請求項８記載の記憶装置。
【請求項10】
前記電界効果トランジスタは、前記ビット線ごとに設けられる
請求項８記載の記憶装置。
請求項８記載の記憶装置。
【請求項11】
前記磁気抵抗効果素子が低抵抗書込みされる場合に前記電界効果トランジスタに印加される第１ゲート電圧と、前記磁気抵抗効果素子が高抵抗書込みされる場合に前記電界効果トランジスタに印加される第２ゲート電圧とを切り替えるゲート電圧切替部を
さらに具備する請求項８記載の記憶装置。
さらに具備する請求項８記載の記憶装置。
【請求項12】
前記ドライバは、
前記ワード線と前記ビット線との間に印加されるライト電圧のＸ／（Ｘ＋Ｙ）（ＸおよびＹは、前記磁気抵抗効果素子の磁化方向が反転しない値）のワード線電圧を、選択セルに接続された前記ワード線に印加するワード線ドライバと、
前記ワード線電圧と極性が逆で前記ライト電圧のＹ／（Ｘ＋Ｙ）のビット線電圧を、前記選択セルに接続された前記ビット線に印加するビット線ドライバとを備える
請求項１１記載の記憶装置。
前記ワード線と前記ビット線との間に印加されるライト電圧のＸ／（Ｘ＋Ｙ）（ＸおよびＹは、前記磁気抵抗効果素子の磁化方向が反転しない値）のワード線電圧を、選択セルに接続された前記ワード線に印加するワード線ドライバと、
前記ワード線電圧と極性が逆で前記ライト電圧のＹ／（Ｘ＋Ｙ）のビット線電圧を、前記選択セルに接続された前記ビット線に印加するビット線ドライバとを備える
請求項１１記載の記憶装置。
【請求項13】
前記ワード線ドライバは、前記ライト電圧の１／２のワード線電圧を、選択セルに接続された前記ワード線に印加し、
前記ビット線ドライバは、前記ワード線電圧と極性が逆で前記ライト電圧の１／２のビット線電圧を、前記選択セルに接続された前記ビット線に印加する
請求項１２記載の記憶装置。
前記ビット線ドライバは、前記ワード線電圧と極性が逆で前記ライト電圧の１／２のビット線電圧を、前記選択セルに接続された前記ビット線に印加する
請求項１２記載の記憶装置。
【請求項14】
前記選択セルに接続された前記ワード線に印加される前記ワード線電圧の印加タイミングと、前記選択セルに接続された前記ビット線に印加される前記ビット線電圧の印加タイミングとの少なとも一部が互いに重なるように制御する制御回路を
さらに具備する請求項１２記載の記憶装置。
さらに具備する請求項１２記載の記憶装置。
【請求項15】
前記磁気抵抗効果素子が低抵抗書込みされる場合、
前記ゲート電圧切替部は、前記電界効果トランジスタに前記第１ゲート電圧を印加し、
前記ワード線ドライバは、前記ライト電圧の１／２のワード線電圧を、前記選択セルに接続された前記ワード線に印加し、
前記ビット線ドライバは、前記ワード線電圧と極性が逆で前記ライト電圧の１／２のビット線電圧を、前記選択セルに接続された前記ビット線に印加する
請求項１４記載の記憶装置。
前記ゲート電圧切替部は、前記電界効果トランジスタに前記第１ゲート電圧を印加し、
前記ワード線ドライバは、前記ライト電圧の１／２のワード線電圧を、前記選択セルに接続された前記ワード線に印加し、
前記ビット線ドライバは、前記ワード線電圧と極性が逆で前記ライト電圧の１／２のビット線電圧を、前記選択セルに接続された前記ビット線に印加する
請求項１４記載の記憶装置。
【請求項16】
前記磁気抵抗効果素子が高抵抗書込みされる場合、
前記ゲート電圧切替部は、前記電界効果トランジスタに前記第２ゲート電圧を印加し、
前記ワード線ドライバは、前記ライト電圧の１／２のワード線電圧を、前記選択セルに接続された前記ワード線に印加し、
前記ビット線ドライバは、前記ワード線電圧と極性が逆で前記ライト電圧の１／２のビット線電圧を、前記選択セルに接続された前記ビット線に印加する
請求項１４記載の記憶装置。
前記ゲート電圧切替部は、前記電界効果トランジスタに前記第２ゲート電圧を印加し、
前記ワード線ドライバは、前記ライト電圧の１／２のワード線電圧を、前記選択セルに接続された前記ワード線に印加し、
前記ビット線ドライバは、前記ワード線電圧と極性が逆で前記ライト電圧の１／２のビット線電圧を、前記選択セルに接続された前記ビット線に印加する
請求項１４記載の記憶装置。
【請求項17】
前記選択セルが接続された前記ビット線に流れる電流に基づいて、前記選択セルに記憶されているデータを検知する読出し回路を
さらに具備する請求項１４記載の記憶装置。
さらに具備する請求項１４記載の記憶装置。
【請求項18】
前記選択セルからデータを読み出す場合、
前記ゲート電圧切替部は、前記電界効果トランジスタに前記第１ゲート電圧を印加し、
前記ワード線ドライバは、前記ライト電圧の１／２のワード線電圧を、前記選択セルに接続された前記ワード線に印加し、
前記ビット線ドライバは、前記ワード線電圧と極性が逆で前記ライト電圧の１／２のビット線電圧を、前記選択セルに接続された前記ビット線に印加し、
前記読出し回路は、前記選択セルが接続された前記ビット線に流れる電流の変化を測定し、
前記ビット線に流れる電流が変化しない場合、前記選択セルから読み出されたデータは０であると判断し、
前記ビット線に流れる電流が増大した場合、前記選択セルから読み出されたデータは１であると判断し、
前記選択セルから読み出されたデータが１であると判断された場合、
前記ゲート電圧切替部は、前記電界効果トランジスタに前記第２ゲート電圧を印加し、
前記ワード線ドライバは、前記ライト電圧の１／２のワード線電圧を、前記選択セルに接続された前記ワード線に印加し、
前記ビット線ドライバは、前記ワード線電圧と極性が逆で前記ライト電圧の１／２のビット線電圧を、前記選択セルに接続された前記ビット線に印加する
請求項１７記載の記憶装置。
前記ゲート電圧切替部は、前記電界効果トランジスタに前記第１ゲート電圧を印加し、
前記ワード線ドライバは、前記ライト電圧の１／２のワード線電圧を、前記選択セルに接続された前記ワード線に印加し、
前記ビット線ドライバは、前記ワード線電圧と極性が逆で前記ライト電圧の１／２のビット線電圧を、前記選択セルに接続された前記ビット線に印加し、
前記読出し回路は、前記選択セルが接続された前記ビット線に流れる電流の変化を測定し、
前記ビット線に流れる電流が変化しない場合、前記選択セルから読み出されたデータは０であると判断し、
前記ビット線に流れる電流が増大した場合、前記選択セルから読み出されたデータは１であると判断し、
前記選択セルから読み出されたデータが１であると判断された場合、
前記ゲート電圧切替部は、前記電界効果トランジスタに前記第２ゲート電圧を印加し、
前記ワード線ドライバは、前記ライト電圧の１／２のワード線電圧を、前記選択セルに接続された前記ワード線に印加し、
前記ビット線ドライバは、前記ワード線電圧と極性が逆で前記ライト電圧の１／２のビット線電圧を、前記選択セルに接続された前記ビット線に印加する
請求項１７記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本技術は、記憶装置に関する。詳しくは、本技術は、ＶＣ－ＭＲＡＭ（Voltage Controlled Magnetoresistive Random Access Memory）が設けられた記憶装置に関する。
【背景技術】
【0002】
磁気トンネル接合（ＭＴＪ（Magnetic Tunnel Junction））素子の磁化反転に電流駆動を用いるＭＲＡＭに比べて低消費電力化が可能な方式として、ＭＴＪ素子の磁化反転に電圧駆動を用いるＶＣ－ＭＲＡＭがある。このようなＶＣ－ＭＲＡＭとして、例えば、第１配線と第２配線との間に接続され、セレクタ素子と磁気抵抗効果素子とを含む磁気メモリが提案されている。この磁気メモリでは、メモリセルにデータを書き込む電圧は、第１電圧および第２電圧を含み、第１電圧の電圧値は、第２電圧の電圧値より低く、第１電圧の印加期間は、第２電圧の印加期間より長い（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１９－２１３５６号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、上述の従来技術では、メモリセルは、磁気抵抗効果素子の他、メモリセルを選択するために、磁気抵抗効果素子に直列に接続されたセレクタ素子を含む。このため、ＶＣ－ＭＲＡＭに用いられるメモリセルの構成の複雑化を招くおそれがあった。
【0005】
本技術はこのような状況に鑑みて生み出されたものであり、メモリセルを選択するセレクタ素子をメモリセルに設けることなく、電圧駆動に基づいて磁化反転可能なメモリセルを実現することを目的とする。
【課題を解決するための手段】
【0006】
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、磁気抵抗効果素子が設けられたメモリセルと、上記磁気抵抗効果素子の一端に接続されたワード線と、上記磁気抵抗効果素子の他端に接続されたビット線とを具備する記憶装置である。これにより、メモリセルを選択するセレクタ素子がメモリセルから除去されるという作用をもたらす。
【0007】
また、第１の側面において、上記磁気抵抗効果素子は、ＶＣＭＡ（Voltage Controlled Magnetic Anisotropy）効果を持ってもよい。これにより、磁化反転に電圧駆動を用いるメモリセルが実現されるという作用をもたらす。
【0008】
また、第１の側面において、上記ＶＣＭＡ効果は非線形でもよい。これにより、選択セルに反転電圧を印加しつつ、非選択セルの反転確率が低減されるという作用をもたらす。
【0009】
また、第１の側面において、上記ＶＣＭＡ効果は、上記磁気抵抗効果素子に印加されるセル電圧が低い点では高い点に比べて傾きが小さい領域を持ってもよい。これにより、選択セルに反転電圧を印加しつつ、非選択セルの反転確率が低減されるという作用をもたらす。
【0010】
また、第１の側面において、上記ＶＣＭＡ効果に基づいて上記磁気抵抗効果素子の磁化方向を反転させる反転電圧を印加するドライバをさらに具備してもよい。これにより、ＶＣＭＡ効果に基づいて磁気抵抗効果素子にデータが書き込まれるという作用をもたらす。
【0011】
また、第１の側面において、上記ドライバは、上記反転電圧が選択セルに印加され、上記磁気抵抗効果素子の磁化方向が反転されない非反転電圧が非選択セルに印加されるように上記メモリセルに印加される電圧を切り替えてもよい。これにより、ＶＣＭＡ効果に基づいて選択セルにデータが書き込まれるという作用をもたらす。
【0012】
また、第１の側面において、上記磁気抵抗効果素子が高抵抗状態から低抵抗状態に遷移する時と低抵抗状態から高抵抗状態に遷移する時とで上記磁気抵抗効果素子に印加されるセル電圧が互いに略等しくなるように上記ワード線と上記ビット線との間の抵抗を制御する抵抗制御回路をさらに具備してもよい。これにより、磁気抵抗効果素子に印加されるセル電圧に基づいて磁気抵抗効果素子にデータが書き込まれるという作用をもたらす。
【0013】
また、第１の側面において、上記抵抗制御回路は、ゲート電圧に基づいてオン抵抗が変化する電界効果トランジスタを備えてもよい。これにより、磁気抵抗効果素子が高抵抗状態から低抵抗状態に遷移する時と低抵抗状態から高抵抗状態に遷移する時とで磁気抵抗効果素子に印加されるセル電圧が互いに略等しくなるという作用をもたらす。
【0014】
また、第１の側面において、上記電界効果トランジスタは、上記ワード線ごとに設けられてもよい。これにより、選択セルに接続された選択ワード線の抵抗が制御されるという作用をもたらす。
【0015】
また、第１の側面において、上記電界効果トランジスタは、上記ビット線ごとに設けられてもよい。これにより、選択セルに接続された選択ビット線の抵抗が制御されるという作用をもたらす。
【0016】
また、第１の側面において、上記磁気抵抗効果素子が低抵抗書込みされる場合に上記電界効果トランジスタに印加される第１ゲート電圧と、上記磁気抵抗効果素子が高抵抗書込みされる場合に上記電界効果トランジスタに印加される第２ゲート電圧とを切り替えるゲート電圧切替部をさらに具備してもよい。これにより、ゲート電圧の切り替えに基づいて、磁気抵抗効果素子の書込みが実施されるという作用をもたらす。
【0017】
また、第１の側面において、上記ドライバは、上記ワード線と上記ビット線との間に印加されるライト電圧のＸ／（Ｘ＋Ｙ）（ＸおよびＹは、上記磁気抵抗効果素子の磁化方向が反転しない値）のワード線電圧を、選択セルに接続された上記ワード線に印加するワード線ドライバと、上記ワード線電圧と極性が逆で上記ライト電圧のＹ／（Ｘ＋Ｙ）のビット線電圧を、上記選択セルに接続された上記ビット線に印加するビット線ドライバとを備えてもよい。これにより、ワード線電圧およびビット線電圧に基づいて、メモリセルの選択状態が設定されるという作用をもたらす。
【0018】
また、第１の側面において、上記ワード線ドライバは、上記ライト電圧の１／２のワード線電圧を、選択セルに接続された上記ワード線に印加し、上記ビット線ドライバは、上記ワード線電圧と極性が逆で上記ライト電圧の１／２のビット線電圧を、上記選択セルに接続された上記ビット線に印加してもよい。これにより、ワード線電圧に基づく非選択セルの反転確率およびビット線電圧に基づく非選択セルの反転確率が均等化されるという作用をもたらす。
【0019】
また、第１の側面において、上記選択セルに接続された上記ワード線に印加される上記ワード線電圧の印加タイミングと、上記選択セルに接続された上記ビット線に印加される上記ビット線電圧の印加タイミングとの少なとも一部が互いに重なるように制御する制御回路をさらに具備してもよい。これにより、反転電圧が非選択セルに印加されないようにして反転電圧が選択セルに印加されるという作用をもたらす。
【0020】
また、第１の側面において、上記磁気抵抗効果素子が低抵抗書込みされる場合、上記ゲート電圧切替部は、上記電界効果トランジスタに上記第１ゲート電圧を印加し、上記ワード線ドライバは、上記ライト電圧の１／２のワード線電圧を、上記選択セルに接続された上記ワード線に印加し、上記ビット線ドライバは、上記ワード線電圧と極性が逆で上記ライト電圧の１／２のビット線電圧を、上記選択セルに接続された上記ビット線に印加してもよい。これにより、電圧制御に基づいて、磁気抵抗効果素子の低抵抗書込みが実施されるという作用をもたらす。
【0021】
また、第１の側面において、上記磁気抵抗効果素子が高抵抗書込みされる場合、上記ゲート電圧切替部は、上記電界効果トランジスタに上記第２ゲート電圧を印加し、上記ワード線ドライバは、上記ライト電圧の１／２のワード線電圧を、上記選択セルに接続された上記ワード線に印加し、上記ビット線ドライバは、上記ワード線電圧と極性が逆で上記ライト電圧の１／２のビット線電圧を、上記選択セルに接続された上記ビット線に印加してもよい。これにより、電圧制御に基づいて、磁気抵抗効果素子の高抵抗書込みが実施されるという作用をもたらす。
【0022】
また、第１の側面において、上記選択セルが接続された上記ビット線に流れる電流に基づいて、上記選択セルに記憶されているデータを検知する読出し回路をさらに具備してもよい。これにより、選択セルからデータが読み出されるという作用をもたらす。
【0023】
また、第１の側面において、上記選択セルからデータを読み出す場合、上記ゲート電圧切替部は、上記電界効果トランジスタに上記第１ゲート電圧を印加し、上記ワード線ドライバは、上記ライト電圧の１／２のワード線電圧を、上記選択セルに接続された上記ワード線に印加し、上記ビット線ドライバは、上記ワード線電圧と極性が逆で上記ライト電圧の１／２のビット線電圧を、上記選択セルに接続された上記ビット線に印加し、上記読出し回路は、上記選択セルが接続された上記ビット線に流れる電流の変化を測定し、上記ビット線に流れる電流が変化しない場合、上記選択セルから読み出されたデータは０であると判断し、上記ビット線に流れる電流が増大した場合、上記選択セルから読み出されたデータは１であると判断し、上記選択セルから読み出されたデータが１であると判断された場合、上記ゲート電圧切替部は、上記電界効果トランジスタに上記第２ゲート電圧を印加し、上記ワード線ドライバは、上記ライト電圧の１／２のワード線電圧を、上記選択セルに接続された上記ワード線に印加し、上記ビット線ドライバは、上記ワード線電圧と極性が逆で上記ライト電圧の１／２のビット線電圧を、上記選択セルに接続された上記ビット線に印加してもよい。これにより、破壊読出しに基づいて選択セルからデータが読出されるとともに、破壊読出しされた選択セルに元のデータが書き戻されるという作用をもたらす。
【図面の簡単な説明】
【0024】
【図1】第１の実施の形態に係る記憶装置の構成例を示す図である。
【図2】第１の実施の形態に係る記憶装置の電圧と垂直磁気異方性との関係を示す図である。
【図3】第１の実施の形態に係る記憶装置の垂直磁気異方性に基づく書込み特性の一例を示す図である。
【図4】第１の実施の形態に係る記憶装置の全体的な構成例を示すブロック図である。
【図5】第１の実施の形態に係る記憶装置の低抵抗書込み時のメモリセルの選択例を示す図である。
【図6】第１の実施の形態に係る記憶装置の低抵抗書込み時の各部の電圧波形を示す図である。
【図7】第１の実施の形態に係る記憶装置の高抵抗書込み時のメモリセルの選択例を示す図である。
【図8】第１の実施の形態に係る記憶装置の高抵抗書込み時の各部の電圧波形を示す図である。
【図9】第１の実施の形態に係る記憶装置の書込みタイミングを示すタイミングチャートである。
【図10】第１の実施の形態に係る記憶装置の書込み方法を示すフローチャートである。
【図11】第１の実施の形態に係る記憶装置の読出し時のメモリセルの選択例を示す図である。
【図12】第１の実施の形態に係る記憶装置の読出し時の各部の電圧波形を示す図である。
【図13】第１の実施の形態に係る記憶装置の低抵抗状態の読出しタイミングを示すタイミングチャートである。
【図14】第１の実施の形態に係る記憶装置の高抵抗状態の読出しタイミングを示すタイミングチャートである。
【図15】第１の実施の形態に係る記憶装置の読出し方法を示すフローチャートである。
【図16】第１の実施の形態に係る記憶装置の低抵抗書込み時の各部の電圧波形の変形例を示す図である。
【図17】第１の実施の形態に係る記憶装置の高抵抗書込み時の各部の電圧波形の変形例を示す図である。
【図18】第２の実施の形態に係る記憶装置の構成例を示す図である。
【図19】第２の実施の形態に係る記憶装置の低抵抗書込み時のメモリセルの選択例を示す図である。
【図20】第２の実施の形態に係る記憶装置の低抵抗書込み時の各部の電圧波形を示す図である。
【図21】第２の実施の形態に係る記憶装置の高抵抗書込み時のメモリセルの選択例を示す図である。
【図22】第２の実施の形態に係る記憶装置の高抵抗書込み時の各部の電圧波形を示す図である。
【図23】第２の実施の形態に係る記憶装置の読出し時のメモリセルの選択例を示す図である。
【図24】第２の実施の形態に係る記憶装置の読出し時の各部の電圧波形を示す図である。
【図25】第３の実施の形態に係る記憶装置の低抵抗書込みタイミングを示すタイミングチャートである。
【図26】第３の実施の形態に係る記憶装置の高抵抗書込みタイミングを示すタイミングチャートである。
【図27】第３の実施の形態に係る記憶装置の高抵抗書込みタイミングの変形例を示すタイミングチャートである。
【図28】第３の実施の形態に係る記憶装置の書込み方法を示すフローチャートである。
【図29】撮像装置の概略構成の一例を示すブロック図である。
【図30】測距装置の概略構成の一例を示すブロック図である。
【図31】ゲーム機器の外観構成の一例を示す斜視図である。
【図32】ゲーム機器の概略構成の一例を示すブロック図である。
【発明を実施するための形態】
【0025】
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（ワード線に一端が接続され、ビット線に他端が接続された磁気抵抗効果素子において、ワード線側でのライト電圧の分圧に基づいて磁気抵抗効果素子に書込みを実施する例）
２．第２の実施の形態（ワード線に一端が接続され、ビット線に他端が接続された磁気抵抗効果素子において、ビット線側でのライト電圧の分圧に基づいて磁気抵抗効果素子に書込みを実施する例）
３．第３の実施の形態（磁気抵抗効果素子の抵抗状態を初期化した後、高抵抗書込みを実施する例）
４．第１の応用例（撮像装置）
５．第２の応用例（測距装置）
６．第３の応用例（ゲーム機器）
１．第１の実施の形態（ワード線に一端が接続され、ビット線に他端が接続された磁気抵抗効果素子において、ワード線側でのライト電圧の分圧に基づいて磁気抵抗効果素子に書込みを実施する例）
２．第２の実施の形態（ワード線に一端が接続され、ビット線に他端が接続された磁気抵抗効果素子において、ビット線側でのライト電圧の分圧に基づいて磁気抵抗効果素子に書込みを実施する例）
３．第３の実施の形態（磁気抵抗効果素子の抵抗状態を初期化した後、高抵抗書込みを実施する例）
４．第１の応用例（撮像装置）
５．第２の応用例（測距装置）
６．第３の応用例（ゲーム機器）
【0026】
＜１．第１の実施の形態＞
図１は、第１の実施の形態に係る記憶装置の構成例を示す図である。
図１は、第１の実施の形態に係る記憶装置の構成例を示す図である。
【0027】
同図において、記憶装置１００は、ＶＣ－ＭＲＡＭとして動作することができる。記憶装置１００は、メモリセルアレイ１０１と、ワード線抵抗制御回路１０２と、ゲート電圧切替部１０３および１０６と、ワード線ドライバ１０４とを備える。また、記憶装置１００は、ビット線導通回路１０５と、ビット線ドライバ１０７と、カラムスイッチ１１８と、読出し回路１０９とを備える。
【0028】
メモリセルアレイ１０１は、メモリセルＭＣがロウ方向およびカラム方向にマトリックス状に配置されている。ロウ方向には、ワード線ＷＬがロウごとに配線されている。カラム方向には、ビット線ＢＬがカラムごとに配線されている。
【0029】
メモリセルＭＣは、磁気抵抗効果に基づいてデータを記憶する。メモリセルＭＣは、磁気抵抗効果素子１１１を備える。磁気抵抗効果素子１１１の一端にはワード線ＷＬが接続され、磁気抵抗効果素子１１１の他端にはビット線ＢＬが接続されている。磁気抵抗効果素子１１１は、ＶＣＭＡ（Voltage Controlled Magnetic Anisotropy）効果を持つ。磁気抵抗効果素子１１１のＶＣＭＡ効果は非線形でもよい。ここで、磁気抵抗効果素子１１１の抵抗状態は、低抵抗状態と高抵抗状態とをとることができる。このとき、磁気抵抗効果素子１１１は、ＶＣＭＡ効果に基づいて磁化方向を反転させることで、低抵抗状態と高抵抗状態との間を遷移することができる。
【0030】
ワード線抵抗制御回路１０２は、磁気抵抗効果素子１１１が高抵抗状態から低抵抗状態に遷移する時と低抵抗状態から高抵抗状態に遷移する時とで磁気抵抗効果素子１１１に印加されるセル電圧が互いに略等しくなるようにワード線ＷＬの抵抗を制御する。なお、互いに略等しいは、互いに等しい場合だけでなく、数％程度のずれがある場合も含む。このときのセル電圧は反転電圧に等しい。反転電圧は、ＶＣＭＡ効果に基づいて磁気抵抗効果素子１１１の磁化方向を反転させる電圧である。磁気抵抗効果素子１１１が高抵抗状態から低抵抗状態に遷移する時と低抵抗状態から高抵抗状態に遷移する時とで反転電圧は互いに略等しい。磁気抵抗効果素子１１１に反転電圧が印加されると、磁気抵抗効果素子１１１の垂直磁気異方性は０になる。ワード線抵抗制御回路１０２は、特許請求の範囲メモリセルアレイ１０１とワード線ドライバ１０４との間に配置される。
【0031】
ワード線抵抗制御回路１０２は、ＰＭＯＳトランジスタ１１２を備える。ＰＭＯＳトランジスタ１１２は、ワード線ＷＬごとに設けられる。各ＰＭＯＳトランジスタ１１２は、ゲート電圧Ｖｇｗに基づいてオン抵抗が変化する。ワード線抵抗制御回路１０２は、特許請求の範囲に記載の抵抗制御回路の一例である。
【0032】
ゲート電圧切替部１０３は、電圧Ｖｇ０、Ｖｇ１およびＶｇ２の間でゲート電圧Ｖｇｗを切り替える。電圧Ｖｇ０は、各ＰＭＯＳトランジスタ１１２がオフするように設定される。電圧Ｖｇ１は、磁気抵抗効果素子１１１が高抵抗書込みされる場合に磁気抵抗効果素子１１１に印加されるセル電圧が反転電圧に等しくなるように設定される。電圧Ｖｇ２は、磁気抵抗効果素子１１１が低抵抗書込みされる場合に磁気抵抗効果素子１１１に印加されるセル電圧が反転電圧に等しくなるように設定される。
【0033】
ゲート電圧切替部１０３は、抵抗状態制御スイッチ１１３を備える。抵抗状態制御スイッチ１１３は、切替信号ＧＷＣに基づいて、電圧Ｖｇ０、Ｖｇ１およびＶｇ２を切り替える。このとき、切替信号ＧＷＣは、抵抗状態制御スイッチ１１３に対し、非書込みおよび非読出し時には電圧Ｖｇ０を選択させることができる。切替信号ＧＷＣは、抵抗状態制御スイッチ１１３に対し、高抵抗書込み時には電圧Ｖｇ１を選択させ、低抵抗書込み時には電圧Ｖｇ２を選択させることができる。抵抗状態制御スイッチ１１３は、ＭＯＳトランジスタで構成してもよい。
【0034】
ワード線ドライバ１０４は、選択セルの磁気抵抗効果素子１１１に反転電圧が印加可能になるようにワード線ＷＬを駆動する。ここで、ワード線ドライバ１０４は、ワード線電圧ＶＷＬをワード線ＷＬに印加することができる。このとき、ワード線ドライバ１０４は、電圧Ｖｗ／２およびＧＮＤの間でワード線電圧ＶＷＬを切り替えることができる。電圧Ｖｗ／２は、ライト電圧Ｖｗの１／２の電圧である。ＧＮＤは、グランド電圧である。ライト電圧Ｖｗは、選択セルの磁気抵抗効果素子１１１に反転電圧が印加され、非選択セルの磁気抵抗効果素子１１１に非反転電圧が印加されるように設定される。非反転電圧は、磁気抵抗効果素子１１１の磁化方向が反転しない電圧である。
【0035】
ワード線ドライバ１０４は、電圧切替スイッチ１１４を備える。電圧切替スイッチ１１４は、切替信号ＷＷＣに基づいて、電圧Ｖｗ／２およびＧＮＤを切り替える。このとき、切替信号ＷＷＣは、電圧切替スイッチ１１４に対し、選択ワード線では電圧Ｖｗ／２を選択させ、非選択ワード線では電圧ＧＮＤを選択させることができる。電圧切替スイッチ１１４は、ＭＯＳトランジスタで構成してもよい。ワード線ドライバ１０４は、特許請求の範囲に記載のドライバの一例である。
【0036】
ビット線導通回路１０５は、ビット線ＢＬを介してメモリセルアレイ１０１とビット線ドライバ１０７との導通状態を切り替える。ビット線導通回路１０５は、メモリセルアレイ１０１とビット線ドライバ１０７との間に配置される。
【0037】
ビット線導通回路１０５は、ＮＭＯＳトランジスタ１１５を備える。ＮＭＯＳトランジスタ１１５は、ビット線ＢＬごとに設けられる。各ＮＭＯＳトランジスタ１１５は、ゲート電圧Ｖｇｂに基づいてオンとオフとが切り替わる。
【0038】
ゲート電圧切替部１０６は、電圧Ｖｇ３およびＧＮＤの間でゲート電圧Ｖｇｂを切り替える。電圧Ｖｇ３は、各ＮＭＯＳトランジスタ１１５がオンするように設定される。
【0039】
ゲート電圧切替部１０６は、導通状態制御スイッチ１１６を備える。導通状態制御スイッチ１１６は、切替信号ＧＢＣに基づいて、電圧Ｖｇ３およびＧＮＤを切り替える。このとき、切替信号ＧＢＣは、導通状態制御スイッチ１１６に対し、非書込み時および非読出し時には電圧ＧＮＤを選択させ、書込み時または読出し時には電圧Ｖｇ３を選択させることができる。導通状態制御スイッチ１１６は、ＭＯＳトランジスタで構成してもよい。
【0040】
ビット線ドライバ１０７は、選択セルの磁気抵抗効果素子１１１に反転電圧が印加可能となるようにビット線ＢＬを駆動する。ここで、ビット線ドライバ１０７は、ビット線電圧ＶＢＬをビット線ＢＬに印加することができる。このとき、ビット線ドライバ１０７は、電圧－Ｖｗ／２およびＧＮＤの間でビット線電圧ＶＢＬを切り替えることができる。電圧－Ｖｗ／２は、ライト電圧Ｖｗの－１／２の電圧である。ビット線電圧ＶＢＬは、ワード線電圧ＶＷＬに対して極性が逆である。
【0041】
ビット線ドライバ１０７は、電圧切替スイッチ１１７を備える。電圧切替スイッチ１１７は、切替信号ＷＢＣに基づいて、電圧－Ｖｗ／２およびＧＮＤを切り替える。このとき、切替信号ＷＢＣは、電圧切替スイッチ１１７に対し、選択ビット線では電圧－Ｖｗ／２を選択させ、非選択ビット線では電圧ＧＮＤを選択させることができる。電圧切替スイッチ１１７は、ＭＯＳトランジスタで構成してもよい。
【0042】
カラムセレクタ１０８は、カラムを選択する。カラムセレクタ１０８は、カラムスイッチ１１８を備える。カラムスイッチ１１８は、ビット線ＢＬごとに設けられる。このとき、カラムスイッチ１１８は、選択ビット線を読出し回路１０９に接続し、非選択ビット線を読出し回路１０９から切り離すことができる。
【0043】
読出し回路１０９は、メモリセルＭＣに記憶されているデータを読み出す。このとき、読出し回路１０９は、選択セルに書込みが実施されたときに、その選択セルに接続された選択ビット線に流れる電流が変化するかどうかを判断することで、選択セルからデータを読み出すことができる。このときのデータの読出しは、破壊読出しである。このため、選択セルからの読み出しでデータが破壊された場合、元のデータを選択セルに書き戻す。
【0044】
図２は、第１の実施の形態に係る記憶装置の電圧と垂直磁気異方性との関係を示す図である。なお、同図におけるａは、磁気抵抗効果素子１１１に印加されるセル電圧Ｖｃと垂直磁気異方性との線形関係を示す。同図におけるｂは、磁気抵抗効果素子１１１に印加されるセル電圧Ｖｃと垂直磁気異方性との非線形関係を示す。
【0045】
同図におけるａにおいて、垂直磁気異方性が線形性を持つ場合、磁気抵抗効果素子１１１に印加されるセル電圧Ｖｃの増大に伴って垂直磁気異方性が線形に減少する。ここで、図１のメモリセルアレイ１０１において、選択ワード線および選択ビット線に接続された選択セルにライト電圧Ｖｗが印加されるものとする。このとき、選択ワード線および非選択ビット線に接続された非選択セルに電圧Ｖｗ／２がかかるとともに、非選択ワード線および選択ビット線に接続された非選択セルにも電圧Ｖｗ／２がかかることがある。このため、磁気抵抗効果素子１１１に電圧Ｖｗ／２がかかったときに、磁化反転が起きないような垂直磁気異方性ＬＭＤを磁気抵抗効果素子１１１に持たせる必要がある。
【0046】
同図におけるｂにおいて、垂直磁気異方性が非線形性を持つ場合、磁気抵抗効果素子１１１に印加されるセル電圧Ｖｃが低い点では高い点に比べて傾きが小さい領域を持つ。垂直磁気異方性が非線形性を持つ場合、垂直磁気異方性が線形性を持つ場合に比べて、セル電圧ＶｃがＶｗ／２のときの垂直磁気異方性を増大させることができる。このため、磁気抵抗効果素子１１１に電圧Ｖｗ／２がかかったときに、垂直磁気異方性が線形性を持つ場合の垂直磁気異方性ＬＭＤに比べて大きな垂直磁気異方性ＮＭＤを磁気抵抗効果素子１１１に持たせることができる。
【0047】
なお、磁気抵抗効果素子１１１は、トンネルバリア層がピン層とフリー層との間に挟まれた構造を備えることができる。
【0048】
ピン層は、磁気異方性を有するとともに磁化方向が不変の層である。このピン層は、例えば、ＣｏＦｅＢ、ＣｏＦｅＣ合金、ＮｉＦｅＢ合金及びＮｉＦｅＣ合金等により構成することができる。また、ピン層は、非磁性層を介して複数の強磁性層を積層した積層フェリピン構造でもよい。この積層フェリピン構造の磁化固定層を構成する強磁性層の材料としては、Ｃｏ、ＣｏＦｅ、ＣｏＦｅＢ等を用いることができる。また、非磁性層の材料としては、Ｒｕ、Ｒｅ、Ｉｒ、Ｏｓ等を用いることができる。
【0049】
ピン層は、反強磁性層および強磁性層の反強磁性結合を利用することにより、その磁化の向きが固定された構成にすることができる。反強磁性層の材料としては、ＦｅＭｎ合金、ＰｔＭｎ合金、ＰｔＣｒＭｎ合金、ＮｉＭｎ合金、ＩｒＭｎ合金、ＮｉＯ及びＦｅ２Ｏ３等の磁性体を挙げることができる。また、これらの磁性体に、Ａｇ、Ｃｕ、Ａｕ、Ａｌ、Ｓｉ、Ｂｉ、Ｔａ、Ｂ、Ｃ、Ｏ、Ｎ、Ｐｄ、Ｐｔ、Ｚｒ、Ｈｆ、Ｉｒ、Ｗ、Ｍｏ、Ｎｂ等の非磁性元素を添加することもできる。
【0050】
トンネルバリア層は、フリー層に電界を掛けて電圧制御磁気異方性効果を付与する。このトンネルバリア層は、Ｍｇ、Ａｌ、Ｔｉ、Ｓｉ、Ｚｎ、Ｚｒ、Ｈｆ、Ｔａ、Ｂｉ、Ｃｒ、Ｇａ、Ｌａ、Ｇｄ、Ｓｒ、Ｂａの群から選択された少なくとも１種の元素の酸化物、もしくはＭｇ、Ａｌ、Ｔｉ、Ｓｉ、Ｚｎ、Ｚｒ、Ｈｆ、Ｔａ、Ｂｉ、Ｃｒ、Ｇａ、Ｌａ、Ｇｄ、Ｓｒ、Ｂａの群から選択された少なくとも１種の元素の窒化物により構成することができる。また、ＭｇＦ２、ＣａＦ、ＳｒＴｉＯ２、ＡｌＬａＯ３、ＡｌＮＯ等の絶縁体、誘電体および半導体を用いて構成してもよい。これらの層を積層してもよい。なお、トンネルバリア層の厚さは、０．６ｎｍ以上に構成すると好適である。垂直磁気異方性に非線形性を持たせるために、Ｖ／Ｆｅ／ＭｇＯ（００１）／Ｆｅエピタキシャル磁気トンネル接合を有してもよい。
【0051】
フリー層は、磁気異方性を有するとともに磁化方向が可変の層である。また、フリー層は、ＶＣＭＡ効果を有する層である。フリー層の磁化方向がピン層の磁化方向と同じ状態および異なる状態は、それぞれ平行状態及び反平行状態と称される。磁気抵抗効果素子１１１は、平行状態の時に低抵抗状態になり、反平行状態の時に高抵抗状態になる。磁気抵抗効果素子１１１への電圧印加に基づいて、フリー層の磁化方向を変化させることができる。
【0052】
また、フリー層は、コバルト鉄（ＣｏＦｅ）、コバルト鉄ボロン（ＣｏＦｅＢ）、Ｆｅ、ホウ化鉄（ＦｅＢ）等により構成することができる。また、フリー層は、遷移金属（Ｈｆ、Ｔａ、ＶＷｅ、Ｉｒ、Ｐｔ、Ａｕ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｎｉ、Ｃｕ）等を含んでもよい。また、フリー層は、窒化物や酸化物を含んでもよい。また、磁性体への近接磁気モーメント誘起を起こす材料として、イリジウム（Ｉｒ）やオスミウム（Ｏｓ）を使用することができる。なお、フリー層に重金属を添加して電圧制御磁気異方性効果を向上させてもよい。磁気抵抗効果素子１１１にＶＣＭＡ効果を持たせるために、フリー層の厚さは、３．０ｎｍ以下に構成すると好適である。
【0053】
また、フリー層は、非磁性層を介して複数の強磁性層が積層された積層構造を有してもよい。このとき、非磁性層を介して隣接する２つの強磁性層は、交換結合してもよい。この非磁性層には、Ｍｇ、Ａｌ、Ｔｉ、Ｓｉ、Ｚｎ、Ｚｒ、Ｈｆ、Ｔａ、Ｂｉ、Ｃｒ、Ｇａ、Ｌａ、Ｇｄ、Ｓｒ、Ｂａ、ＶＷｅ、Ｉｒ、Ｐｔ、Ａｕ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｖ、Ｍｎ、Ｎｉ及びＣｕ等により構成することができる。
【0054】
ピン層、トンネルバリア層およびフリー層の形成は、スパッタリング法、イオンビーム堆積法、真空蒸着法などのＰＶＤ（Physical Vapor Deposition）法でもよいし、ＡＬＤ（Atomic Layer Deposition）法でもよいし、ＣＶＤ（Chemical Vapor Deposition）法でもよい。また、ピン層、トンネルバリア層およびフリー層のパターニングには、ＲＩＥ（Reactive Ion Etching）法を用いてもよいし、イオンミリング法を用いてもよい。
【0055】
図３は、第１の実施の形態に係る記憶装置の垂直磁気異方性に基づく書込み特性の一例を示す図である。なお、同図におけるａは、セル電圧Ｖｃのパルス幅と書込み誤り率との関係を示す。同図におけるｂは、ライト電圧Ｖｗに対するセル電圧Ｖｃの割合と反転確率との関係を示す。
【0056】
同図におけるａにおいて、セル電圧Ｖｃがライト電圧Ｖｗに等しい場合、書込み誤り率が０に近づくようにライト電圧Ｖｗのパルス幅を設定することができる。例えば、ライト電圧Ｖｗのパルス幅を１．５から２ｎｓｅｃの範囲内に設定することにより、書込み誤り率をほぼ０にすることができる。一方、セル電圧Ｖｃが０．５Ｖｗまたは０．９Ｖｗの場合、ライト電圧Ｖｗのパルス幅をどのように設定しても書込み誤り率が０に近づくようにすることはできない。
【0057】
同図におけるｂにおいて、セル電圧Ｖｃがライト電圧Ｖｗに等しい場合、反転確率が１となり、書込みを成功させることができる。セル電圧Ｖｃが低下すると、反転確率が急激に減少し、セル電圧Ｖｃが０．８Ｖｗより小さくなると、反転確率がほぼ０になる。このため、０．８Ｖｗより小さなセル電圧Ｖｃが非選択セルにかかっても、非選択セルには書込みが実施されない。
【0058】
このとき、非選択セルの書込みを防止しつつ、選択セルにライト電圧Ｖｗをかけるために、選択ワード線にＶｗ／２を印加し、選択ビット線に－Ｖｗ／２を印加してもよいが、必ずしもこの方法に限定しなくてもよい。例えば、ライト電圧ＶｗのＸ／（Ｘ＋Ｙ）（ＸおよびＹは、磁気抵抗効果素子１１１の磁化方向が反転しない値）を選択ワード線に印加し、ライト電圧Ｖｗの－Ｙ／（Ｘ＋Ｙ）を選択ビット線に印加してもよい。
【0059】
また、選択ワード線に印加される電圧の極性は正、選択ビット線に印加される電圧の極性は負でもよいし、選択ワード線に印加される電圧の極性は負、選択ビット線に印加される電圧の極性は正でもよい。例えば、選択ワード線に－Ｖｗ／２を印加し、選択ビット線にＶｗ／２を印加してもよい。
【0060】
図４は、第１の実施の形態に係る記憶装置の全体的な構成例を示すブロック図である。
【0061】
同図において、記憶装置１００は、複数のメモリセルアレイ１０１を備える。メモリセルアレイ１０１は、ロウ方向およびカラム方向にマトリックス状に配置してもよい。各メモリセルアレイ１０１には、ワード線バイアス回路１５３、ビット線バイアス回路１５４、読出し回路１０９、パルスジェネレータ１５１および制御回路１５２が設けられている。また、記憶装置１００は、コマンド／アドレスデコーダ１５５およびインタフェース１５６を備える。
【0062】
【0063】
パルスジェネレータ１５１は、書込み時または読出し時に、電圧Ｖｗ／２、－Ｖｗ／２Ｖｇ１、Ｖｇ２およびＶｇ３をパルス状に生成する。そして、パルスジェネレータ１５１は、電圧Ｖｗ／２をワード線ドライバ１０４に供給し、電圧－Ｖｗ／２をビット線ドライバ１０７に供給し、電圧Ｖｇ１およびＶｇ２をゲート電圧切替部１０３に供給し、電圧Ｖｇ３をゲート電圧切替部１０６に供給する。
【0064】
制御回路１５２は、コマンド／アドレスデコーダ１５５からの指示に基づいて、各メモリセルアレイ１０１との間で書込みおよび読出しを実施する。このとき、制御回路１５２は、切替信号ＷＷＣをワード線ドライバ１０４に供給し、切替信号ＷＢＣをビット線ドライバ１０７に供給し、切替信号ＧＷＣをゲート電圧切替部１０３に供給し、切替信号ＧＢＣをゲート電圧切替部１０６に供給する。
【0065】
コマンド／アドレスデコーダ１５５は、外部から送信された書込み指令および読出し指令を解釈したり、書込みまたは読出しを実施するアドレスに基づいて、書込み位置または読出し位置を指定する。
【0066】
インタフェース１５６は、書込み指令、読出し指令および書込みデータを外部から受信したり、読出しデータを外部に送信したりする。記憶装置１００は、インタフェース１５６を介してホストに接続することができる。
【0067】
ここで、複数のメモリセルアレイ１０１を記憶装置１００に設けることにより、複数ビットを記憶装置１００に同時に書込んだり、複数ビットを記憶装置１００から同時に読出したりすることができる。
【0068】
なお、記憶装置１００において、メモリセルアレイ１０１は、１層構造でもよいし、複数層の積層構造でもよい。
【0069】
図５は、第１の実施の形態に係る記憶装置の低抵抗書込み時のメモリセルの選択例を示す図である。
【0070】
同図において、低抵抗書込み時に選択セルＳＭＣが指定されたものとする。選択セルＳＭＣの一端は選択ワード線ＳＷＬに接続され、選択セルＳＭＣの他端は選択ビット線ＳＢＬに接続されている。このとき、選択ワード線ＳＷＬのワード線電圧ＶＷＬはＶｗ／２に設定され、選択ビット線ＳＢＬのビット線電圧ＶＢＬは－Ｖｗ／２に設定される。各ＮＭＯＳトランジスタ１１５のゲート電圧Ｖｇｂは電圧Ｖｇ３に設定される。このとき、各ＮＭＯＳトランジスタ１１５はオンする。
【0071】
各ＰＭＯＳトランジスタ１１２のゲート電圧Ｖｇｗは電圧Ｖｇ２に設定される。このとき、ライト電圧Ｖｗは、選択ワード線ＳＷＬに接続されたＰＭＯＳトランジスタ１１２のオン抵抗にかかる電圧と、選択セルＳＭＣに印加されるセル電圧Ｖｃとに分圧される。そして、ゲート電圧Ｖｇｗは、ＰＭＯＳトランジスタ１１２のオン抵抗にてライト電圧Ｖｗが分圧されたときに、高抵抗状態の選択セルＳＭＣに印加されるセル電圧Ｖｃが反転電圧に一致するように設定される。
【0072】
ここで、低抵抗書込み時において、選択セルＳＭＣが高抵抗状態にある場合、選択セルＳＭＣには反転電圧が印加されるため、選択セルＳＭＣは高抵抗状態から低抵抗状態に遷移する。一方、低抵抗書込み時において、選択セルＳＭＣが低抵抗状態にある場合、選択セルＳＭＣが高抵抗状態にある場合に比べて、ＰＭＯＳトランジスタ１１２のオン抵抗へのライト電圧Ｖｗの分圧比が増大する。このため、選択セルＳＭＣに印加されるセル電圧Ｖｃは反転電圧より小さくなり、選択セルＳＭＣの垂直磁気異方性により選択セルＳＭＣの低抵抗状態が維持される。
【0073】
図６は、第１の実施の形態に係る記憶装置の低抵抗書込み時の各部の電圧波形を示す図である。なお、ＶＷＬｓは、選択ワード線ＳＷＬのワード線電圧、ＶＷＬｎは、非選択ワード線のワード線電圧、ＶＢＬｓは、選択ビット線ＳＢＬのビット線電圧、ＶＢＬｎは、非選択ビット線のビット線電圧を示す。
【0074】
同図において、低抵抗書込み時には、非選択ワード線のワード線電圧ＶＷＬｎおよび非選択ビット線のビット線電圧ＶＢＬｎは０に設定される。そして、ＰＭＯＳトランジスタ１１２のゲート電圧Ｖｇｗは電圧Ｖｇ２に設定されるとともに、ＮＭＯＳトランジスタ１１５のゲート電圧Ｖｇｂは電圧Ｖｇ３に設定される（ｔ１）。このとき、ＰＭＯＳトランジスタ１１２のオン抵抗は、そのオン抵抗と高抵抗状態の選択セルＳＭＣとでライト電圧Ｖｗが分圧されたときに、高抵抗状態の選択セルＳＭＣに印加されるセル電圧Ｖｃが反転電圧に一致するように設定される。また、ＮＭＯＳトランジスタ１１５はオンし、ビット線ＢＬを介してメモリセルアレイ１０１とビット線ドライバ１０７とが導通される。
【0075】
次に、選択ワード線ＳＷＬのワード線電圧ＶＷＬｓがＶｗ／２に設定されるとともに、選択ビット線ＳＢＬのビット線電圧ＶＢＬｓが－Ｖｗ／２に設定される（ｔ２）。ここで、選択ワード線ＳＷＬおよび選択ビット線ＳＢＬを介して供給されるライト電圧Ｖｗは、選択ワード線ＳＷＬに接続されたＰＭＯＳトランジスタ１１２のオン抵抗にかかる電圧と、選択セルＳＭＣに印加されるセル電圧Ｖｃとに分圧される。このとき、高抵抗状態の選択セルＳＭＣに印加されるセル電圧Ｖｃは反転電圧に一致し、選択セルＳＭＣは高抵抗状態から低抵抗状態に遷移する。
【0076】
次に、選択ワード線ＳＷＬのワード線電圧ＶＷＬｓが０に設定されるとともに、選択ビット線ＳＢＬのビット線電圧ＶＢＬｓが０に設定される（ｔ３）。なお、ワード線電圧ＶＷＬｓおよびビット線電圧ＶＢＬｓのパルス幅は、図３におけるａに示すように、書込み誤り率が０になるように設定する。
【0077】
次に、ＰＭＯＳトランジスタ１１２のゲート電圧Ｖｇｗは０に設定されるとともに、ＮＭＯＳトランジスタ１１５のゲート電圧Ｖｇｂは０に設定される（ｔ４）。
【0078】
図７は、第１の実施の形態に係る記憶装置の高抵抗書込み時のメモリセルの選択例を示す図である。
【0079】
同図において、高抵抗書込み時に選択セルＳＭＣが指定されたものとする。このとき、選択ワード線ＳＷＬのワード線電圧ＶＷＬはＶｗ／２に設定され、選択ビット線ＳＢＬのビット線電圧ＶＢＬは－Ｖｗ／２に設定される。各ＮＭＯＳトランジスタ１１５のゲート電圧Ｖｇｂは電圧Ｖｇ３に設定される。このとき、各ＮＭＯＳトランジスタ１１５はオンする。
【0080】
各ＰＭＯＳトランジスタ１１２のゲート電圧Ｖｇｗは電圧Ｖｇ１に設定される。このとき、ライト電圧Ｖｗは、選択ワード線ＳＷＬに接続されたＰＭＯＳトランジスタ１１２のオン抵抗にかかる電圧と、選択セルＳＭＣに印加されるセル電圧Ｖｃとに分圧される。そして、ゲート電圧Ｖｇｗは、ＰＭＯＳトランジスタ１１２のオン抵抗にてライト電圧Ｖｗが分圧されたときに、低抵抗状態の選択セルＳＭＣに印加されるセル電圧Ｖｃが反転電圧に一致するように設定される。
【0081】
ここで、選択セルＳＭＣが低抵抗状態にある場合は、高抵抗状態にある場合に比べて、ライト電圧Ｖｗが選択セルＳＭＣに分圧される時の分圧比が低下する。このため、選択セルＳＭＣが低抵抗状態にある時と高抵抗状態にある時とで反転電圧を略等しくするために、選択セルＳＭＣが低抵抗状態にある場合は、高抵抗状態にある場合に比べて、ＰＭＯＳトランジスタ１１２のオン抵抗を減少させる。ＰＭＯＳトランジスタ１１２のオン抵抗を減少させるために、ＰＭＯＳトランジスタ１１２のゲート電圧Ｖｇｗを減少させる。
【0082】
ここで、高抵抗書込み時において、選択セルＳＭＣが低抵抗状態にある場合、選択セルＳＭＣには反転電圧が印加されるため、選択セルＳＭＣは低抵抗状態から高抵抗状態に遷移する。一方、高抵抗書込み時において、選択セルＳＭＣが高抵抗状態にある場合、選択セルＳＭＣが低抵抗状態にある場合に比べて、ＰＭＯＳトランジスタ１１２のオン抵抗へのライト電圧Ｖｗの分圧比が低下する。このため、選択セルＳＭＣに印加されるセル電圧Ｖｃは反転電圧より大きくなり、選択セルＳＭＣの面内磁気異方性により面内の回転成分が現れるが、この回転成分は磁化方向の反転には寄与しないため、選択セルＳＭＣの高抵抗状態が維持される。
【0083】
図８は、第１の実施の形態に係る記憶装置の高抵抗書込み時の各部の電圧波形を示す図である。
【0084】
同図において、高抵抗書込み時には、非選択ワード線のワード線電圧ＶＷＬｎおよび非選択ビット線のビット線電圧ＶＢＬｎは０に設定される。そして、ＰＭＯＳトランジスタ１１２のゲート電圧Ｖｇｗは電圧Ｖｇ１に設定されるとともに、ＮＭＯＳトランジスタ１１５のゲート電圧Ｖｇｂは電圧Ｖｇ３に設定される（ｔ１１）。このとき、ＰＭＯＳトランジスタ１１２のオン抵抗は、そのオン抵抗と低抵抗状態の選択セルＳＭＣとでライト電圧Ｖｗが分圧されたときに、低抵抗状態の選択セルＳＭＣに印加されるセル電圧Ｖｃが反転電圧に一致するように設定される。また、ＮＭＯＳトランジスタ１１５はオンし、ビット線ＢＬを介してメモリセルアレイ１０１とビット線ドライバ１０７とが導通される。
【0085】
次に、選択ワード線ＳＷＬのワード線電圧ＶＷＬｓがＶｗ／２に設定されるとともに、選択ビット線ＳＢＬのビット線電圧ＶＢＬｓが－Ｖｗ／２に設定される（ｔ１２）。ここで、選択ワード線ＳＷＬおよび選択ビット線ＳＢＬを介して供給されるライト電圧Ｖｗは、選択ワード線ＳＷＬに接続されたＰＭＯＳトランジスタ１１２のオン抵抗にかかる電圧と、選択セルＳＭＣに印加されるセル電圧Ｖｃとに分圧される。このとき、低抵抗状態の選択セルＳＭＣに印加されるセル電圧Ｖｃは反転電圧に一致し、選択セルＳＭＣは低抵抗状態から高抵抗状態に遷移する。
【0086】
次に、選択ワード線ＳＷＬのワード線電圧ＶＷＬｓが０に設定されるとともに、選択ビット線ＳＢＬのビット線電圧ＶＢＬｓが０に設定される（ｔ１３）。なお、ワード線電圧ＶＷＬｓおよびビット線電圧ＶＢＬｓのパルス幅は、図３におけるａに示すように、書込み誤り率が０になるように設定する。
【0087】
次に、ＰＭＯＳトランジスタ１１２のゲート電圧Ｖｇｗは０に設定されるとともに、ＮＭＯＳトランジスタ１１５のゲート電圧Ｖｇｂは０に設定される（ｔ１４）。
【0088】
図９は、第１の実施の形態に係る記憶装置の書込みタイミングを示すタイミングチャートである。なお、同図におけるａは、低抵抗書込みのタイミングを示す。同図におけるｂは、高抵抗書込みのタイミングを示す。
【0089】
同図におけるａにおいて、切替信号ＧＷＣ、ＧＢＣ、ＷＷＣおよびＷＢＣと、制御信号ＷＣとは、クロックＣＬＫに同期して遷移する。制御信号ＷＣは、低抵抗書込みおよび高抵抗書込みを指定する。
【0090】
低抵抗書込み時には、制御信号ＷＣはロウレベルに設定される（ｔ１からｔ４）。そして、切替信号ＧＷＣが立ち上がると（ｔ１）、ＰＭＯＳトランジスタ１１２のゲート電圧Ｖｇｗは電圧Ｖｇ２に設定される。また、切替信号ＧＢＣが立ち上がると（ｔ１）、ＮＭＯＳトランジスタ１１５のゲート電圧Ｖｇｂは電圧Ｖｇ３に設定される。
【0091】
次に、切替信号ＷＷＣが立ち上がると（ｔ２）、選択ワード線ＳＷＬのワード線電圧ＶＷＬｓがＶｗ／２に設定される。また、切替信号ＷＢＣが立ち上がると（ｔ２）、選択ビット線ＳＢＬのビット線電圧ＶＢＬｓが－Ｖｗ／２に設定される。
【0092】
次に、切替信号ＷＷＣが立ち下がると（ｔ３）、選択ワード線ＳＷＬのワード線電圧ＶＷＬｓが０に設定される。また、切替信号ＷＢＣが立ち上がると（ｔ３）、選択ビット線ＳＢＬのビット線電圧ＶＢＬｓが０に設定される。
【0093】
次に、切替信号ＧＷＣが立ち上がると（ｔ４）、ＰＭＯＳトランジスタ１１２のゲート電圧Ｖｇｗは０に設定される。また、切替信号ＧＢＣが立ち上がると（ｔ４）、ＮＭＯＳトランジスタ１１５のゲート電圧Ｖｇｂは０に設定される。
【0094】
同図におけるｂにおいて、高抵抗書込み時には、制御信号ＷＣはハイレベルに設定される（ｔ１１からｔ１４）。そして、切替信号ＧＷＣが立ち上がると（ｔ１１）、ＰＭＯＳトランジスタ１１２のゲート電圧Ｖｇｗは電圧Ｖｇ１に設定される。また、切替信号ＧＢＣが立ち上がると（ｔ１１）、ＮＭＯＳトランジスタ１１５のゲート電圧Ｖｇｂは電圧Ｖｇ３に設定される。
【0095】
次に、切替信号ＷＷＣが立ち上がると（ｔ１２）、選択ワード線ＳＷＬのワード線電圧ＶＷＬｓがＶｗ／２に設定される。また、切替信号ＷＢＣが立ち上がると（ｔ１２）、選択ビット線ＳＢＬのビット線電圧ＶＢＬｓが－Ｖｗ／２に設定される。
【0096】
次に、切替信号ＷＷＣが立ち下がると（ｔ１３）、選択ワード線ＳＷＬのワード線電圧ＶＷＬｓが０に設定される。また、切替信号ＷＢＣが立ち上がると（ｔ１３）、選択ビット線ＳＢＬのビット線電圧ＶＢＬｓが０に設定される。
【0097】
次に、切替信号ＧＷＣが立ち上がると（ｔ１４）、ＰＭＯＳトランジスタ１１２のゲート電圧Ｖｇｗは０に設定される。また、切替信号ＧＢＣが立ち上がると（ｔ１４）、ＮＭＯＳトランジスタ１１５のゲート電圧Ｖｇｂは０に設定される。
【0098】
図１０は、第１の実施の形態に係る記憶装置の書込み方法を示すフローチャートである。
【0099】
同図において、記憶装置１００は、低抵抗書込みかどうかを判断する（Ｓ１０１）。低抵抗書込みの場合、記憶装置１００は、低抵抗書込み用電圧を設定する（Ｓ１０２）。低抵抗書込み用電圧の設定では、ＰＭＯＳトランジスタ１１２のゲート電圧Ｖｇｗは電圧Ｖｇ２に設定される。このとき、図９の制御信号ＷＣはロウレベルに設定される。
【0100】
一方、高抵抗書込みの場合、記憶装置１００は、高抵抗書込み用電圧を設定する（Ｓ１０３）。高抵抗書込み用電圧の設定では、ＰＭＯＳトランジスタ１１２のゲート電圧Ｖｇｗは電圧Ｖｇ１に設定される。このとき、図９の制御信号ＷＣはハイレベルに設定される。
【0101】
次に、記憶装置１００は、選択ワード線ＳＷＬおよび選択ビット線ＳＢＬに電圧パルスを印加する（Ｓ１０４）。電圧パルスの印加では、その印加期間に渡って、選択ワード線ＳＷＬのワード線電圧ＶＷＬｓがＶｗ／２に設定されるとともに、選択ビット線ＳＢＬのビット線電圧ＶＢＬｓが－Ｖｗ／２に設定される。
【0102】
図１１は、第１の実施の形態に係る記憶装置の読出し時のメモリセルの選択例を示す図である。なお、データの読出しでは、選択セルＳＭＣが介在する選択ワード線ＳＷＬと選択ビット線ＳＢＬとの間の電流パスの他、非選択セルが介在する選択ワード線ＳＷＬと選択ビット線ＳＢＬとの間の電流パスが生成される。このため、データの読出し時に選択ビット線ＳＢＬに流れる電流Ｉａには、選択セルＳＭＣに流れる電流の他、非選択セルに流れる電流も含まれる。この電流Ｉａは、選択セルＳＭＣの抵抗状態だけでなく、非選択セルの抵抗状態にも依存する。このため、電流Ｉａの大小の判定では、選択セルＳＭＣの抵抗状態を正確に判別できない。従って、選択セルＳＭＣの抵抗状態を判別するために、選択セルＳＭＣに書込みを実施し、その時に電流Ｉａが変化するかどうかを判定する。以下の説明では、選択セルＳＭＣに低抵抗書込みを実施し、その時の電流Ｉａの変化に基づいて選択セルＳＭＣの抵抗状態を判別する方法を例にとる。
【0103】
同図において、読出し時に選択セルＳＭＣが指定されたものとする。このとき、カラムスイッチ１１８を介して選択ビット線ＳＢＬが読出し回路１０９に接続される。また、選択ワード線ＳＷＬのワード線電圧ＶＷＬはＶｗ／２に設定され、選択ビット線ＳＢＬのビット線電圧ＶＢＬは－Ｖｗ／２に設定される。また、各ＮＭＯＳトランジスタ１１５のゲート電圧Ｖｇｂは電圧Ｖｇ３に設定され、各ＰＭＯＳトランジスタ１１２のゲート電圧Ｖｇｗは電圧Ｖｇ２に設定される。このとき、選択セルＳＭＣには、低抵抗書込みが実施される。
【0104】
読出し回路１０９は、選択セルＳＭＣの低抵抗書込み時に選択ビット線ＳＢＬに流れる電流Ｉａを測定する。ここで、選択セルＳＭＣが高抵抗状態にある場合、選択セルＳＭＣの低抵抗書込みが実施されると、選択ビット線ＳＢＬに流れる電流Ｉａは増大する。一方、選択セルＳＭＣが低抵抗状態にある場合、選択セルＳＭＣの低抵抗書込みが実施されても、選択ビット線ＳＢＬに流れる電流Ｉａは変化しない。このため、読出し回路１０９は、選択ビット線ＳＢＬに流れる電流Ｉａが変化しない場合、選択セルＳＭＣは低抵抗状態にあると判断し、選択ビット線ＳＢＬに流れる電流Ｉａが増大した場合、選択セルＳＭＣは高抵抗状態にあったと判断することができる。ここで、選択セルＳＭＣが高抵抗状態にあるときに低抵抗書込みが実施されると、選択セルＳＭＣの抵抗状態が変化し、選択セルＳＭＣが記憶していたデータが破壊される。このため、選択セルＳＭＣが高抵抗状態にあったと判断された場合、その選択セルＳＭＣに高抵抗書込みを実施し、元のデータを選択セルＳＭＣに書き戻す。
【0105】
図１２は、第１の実施の形態に係る記憶装置の読出し時の各部の電圧波形を示す図である。
【0106】
同図において、読出し時には、非選択ワード線のワード線電圧ＶＷＬｎおよび非選択ビット線のビット線電圧ＶＢＬｎは０に設定される。そして、ＰＭＯＳトランジスタ１１２のゲート電圧Ｖｇｗは電圧Ｖｇ２に設定されるとともに、ＮＭＯＳトランジスタ１１５のゲート電圧Ｖｇｂは電圧Ｖｇ３に設定される（ｔ２１）。
【0107】
次に、選択ワード線ＳＷＬのワード線電圧ＶＷＬｓがＶｗ／２に設定されるとともに、選択ビット線ＳＢＬのビット線電圧ＶＢＬｓが－Ｖｗ／２に設定される（ｔ２２）。このとき、読出し回路１０９は、選択ビット線ＳＢＬに流れる電流Ｉａを計測する。ここで、選択セルＳＭＣが高抵抗状態にある場合、選択セルＳＭＣの低抵抗書込みが実施されると、選択ビット線ＳＢＬに流れる電流Ｉａは増大する（ＩＨ）。一方、選択セルＳＭＣが低抵抗状態にある場合、選択セルＳＭＣの低抵抗書込みが実施されても、選択ビット線ＳＢＬに流れる電流Ｉａは変化しない（ＩＬ）。このとき、読出し回路１０９は、選択ビット線ＳＢＬに流れる電流Ｉａが変化しない場合、選択セルＳＭＣは低抵抗状態にあると判断し、選択ビット線ＳＢＬに流れる電流Ｉａが増大した場合、選択セルＳＭＣは高抵抗状態にあったと判断する。
【0108】
次に、選択ワード線ＳＷＬのワード線電圧ＶＷＬｓが０に設定されるとともに、選択ビット線ＳＢＬのビット線電圧ＶＢＬｓが０に設定される（ｔ２３）。
【0109】
次に、ＰＭＯＳトランジスタ１１２のゲート電圧Ｖｇｗは０に設定されるとともに、ＮＭＯＳトランジスタ１１５のゲート電圧Ｖｇｂは０に設定される（ｔ２４）。
【0110】
図１３は、第１の実施の形態に係る記憶装置の低抵抗状態の読出しタイミングを示すタイミングチャートである。
【0111】
同図において、制御信号ＷＣはロウレベルに設定される（ｔ２１からｔ２４）。そして、切替信号ＧＷＣが立ち上がると（ｔ２１）、ＰＭＯＳトランジスタ１１２のゲート電圧Ｖｇｗは電圧Ｖｇ２に設定される。また、切替信号ＧＢＣが立ち上がると（ｔ２１）、ＮＭＯＳトランジスタ１１５のゲート電圧Ｖｇｂは電圧Ｖｇ３に設定される。
【0112】
次に、切替信号ＷＷＣが立ち上がると（ｔ２２）、選択ワード線ＳＷＬのワード線電圧ＶＷＬｓがＶｗ／２に設定される。また、切替信号ＷＢＣが立ち上がると（ｔ２２）、選択ビット線ＳＢＬのビット線電圧ＶＢＬｓが－Ｖｗ／２に設定される。
【0113】
次に、切替信号ＷＷＣが立ち下がると（ｔ２３）、選択ワード線ＳＷＬのワード線電圧ＶＷＬｓが０に設定される。また、切替信号ＷＢＣが立ち上がると（ｔ２３）、選択ビット線ＳＢＬのビット線電圧ＶＢＬｓが０に設定される。ここで、選択ビット線ＳＢＬに流れる電流Ｉａが変化しない場合、読出し信号ＲＳは変化せず、読出し出力ＲＯとして‘０’が出力される。
【0114】
次に、切替信号ＧＷＣが立ち上がると（ｔ２４）、ＰＭＯＳトランジスタ１１２のゲート電圧Ｖｇｗは０に設定される。また、切替信号ＧＢＣが立ち上がると（ｔ２４）、ＮＭＯＳトランジスタ１１５のゲート電圧Ｖｇｂは０に設定される。
【0115】
図１４は、第１の実施の形態に係る記憶装置の高抵抗状態の読出しタイミングを示すタイミングチャートである。
【0116】
同図において、制御信号ＷＣはロウレベルに設定される（ｔ２１からｔ２４）。そして、切替信号ＧＷＣが立ち上がると（ｔ２１）、ＰＭＯＳトランジスタ１１２のゲート電圧Ｖｇｗは電圧Ｖｇ２に設定される。また、切替信号ＧＢＣが立ち上がると（ｔ２１）、ＮＭＯＳトランジスタ１１５のゲート電圧Ｖｇｂは電圧Ｖｇ３に設定される。
【0117】
次に、切替信号ＷＷＣが立ち上がると（ｔ２２）、選択ワード線ＳＷＬのワード線電圧ＶＷＬｓがＶｗ／２に設定される。また、切替信号ＷＢＣが立ち上がると（ｔ２２）、選択ビット線ＳＢＬのビット線電圧ＶＢＬｓが－Ｖｗ／２に設定される。
【0118】
次に、切替信号ＷＷＣが立ち下がると（ｔ２３）、選択ワード線ＳＷＬのワード線電圧ＶＷＬｓが０に設定される。また、切替信号ＷＢＣが立ち上がると（ｔ２３）、選択ビット線ＳＢＬのビット線電圧ＶＢＬｓが０に設定される。ここで、選択ビット線ＳＢＬに流れる電流Ｉａが変化した場合、読出し信号ＲＳが立ち上がり（ｔ２３）、読出し出力ＲＯとして‘１’が出力される（ｔ２４）。
【0119】
次に、切替信号ＧＷＣが立ち上がると（ｔ２４）、ＰＭＯＳトランジスタ１１２のゲート電圧Ｖｇｗは０に設定される。また、切替信号ＧＢＣが立ち上がると（ｔ２４）、ＮＭＯＳトランジスタ１１５のゲート電圧Ｖｇｂは０に設定される。
【0120】
ここで、読出し出力ＲＯとして‘１’が出力された場合、選択セルＳＭＣから高抵抗状態から低抵抗状態に変化する。このため、選択セルＳＭＣの書き戻しを実施し、選択セルＳＭＣを高抵抗状態に戻す。このとき、選択セルＳＭＣの高抵抗書込みを実施するため、制御信号ＷＣはハイレベルに設定される（ｔ２５からｔ３０）。そして、切替信号ＧＷＣが立ち上がると（ｔ２６）、ＰＭＯＳトランジスタ１１２のゲート電圧Ｖｇｗは電圧Ｖｇ１に設定される。また、切替信号ＧＢＣが立ち上がると（ｔ２６）、ＮＭＯＳトランジスタ１１５のゲート電圧Ｖｇｂは電圧Ｖｇ３に設定される。
【0121】
次に、切替信号ＷＷＣが立ち上がると（ｔ２７）、選択ワード線ＳＷＬのワード線電圧ＶＷＬｓがＶｗ／２に設定される。また、切替信号ＷＢＣが立ち上がると（ｔ２７）、選択ビット線ＳＢＬのビット線電圧ＶＢＬｓが－Ｖｗ／２に設定される。
【0122】
次に、切替信号ＷＷＣが立ち下がると（ｔ２８）、選択ワード線ＳＷＬのワード線電圧ＶＷＬｓが０に設定される。また、切替信号ＷＢＣが立ち上がると（ｔ２８）、選択ビット線ＳＢＬのビット線電圧ＶＢＬｓが０に設定される。
【0123】
次に、切替信号ＧＷＣが立ち上がると（ｔ２９）、ＰＭＯＳトランジスタ１１２のゲート電圧Ｖｇｗは０に設定される。また、切替信号ＧＢＣが立ち上がると（ｔ２９）、ＮＭＯＳトランジスタ１１５のゲート電圧Ｖｇｂは０に設定される。
【0124】
図１５は、第１の実施の形態に係る記憶装置の読出し方法を示すフローチャートである。
【0125】
同図において、記憶装置１００は、低抵抗書込み用電圧を設定する（Ｓ２０１）。低抵抗書込み用電圧の設定では、ＰＭＯＳトランジスタ１１２のゲート電圧Ｖｇｗは電圧Ｖｇ２に設定される。このとき、図１３の制御信号ＷＣはロウレベルに設定される。
【0126】
次に、記憶装置１００は、選択ワード線ＳＷＬおよび選択ビット線ＳＢＬに電圧パルスを印加する（Ｓ２０２）。電圧パルスの印加では、その印加期間に渡って、選択ワード線ＳＷＬのワード線電圧ＶＷＬｓがＶｗ／２に設定されるとともに、選択ビット線ＳＢＬのビット線電圧ＶＢＬｓが－Ｖｗ／２に設定される。
【0127】
次に、読出し回路１０９は、選択ビット線ＳＢＬに流れる電流Ｉａを測定する（Ｓ２０３）。そして、読出し回路１０９は、選択ビット線ＳＢＬに流れる電流Ｉａが変化したかどうかを判定する（Ｓ２０４）。選択ビット線ＳＢＬに流れる電流Ｉａが変化しない場合、選択セルＳＭＣは、低抵抗状態にあると判定する（Ｓ２０５）。一方、選択ビット線ＳＢＬに流れる電流Ｉａが変化した場合、選択セルＳＭＣは、高抵抗状態にあったと判定する（Ｓ２０６）。
【0128】
次に、記憶装置１００は、選択セルＳＭＣの書き戻し処理を実施する（Ｓ２０７）。選択セルＳＭＣの書き戻し処理では、記憶装置１００は、高抵抗書込み用電圧を設定する（Ｓ２０８）。高抵抗書込み用電圧の設定では、ＰＭＯＳトランジスタ１１２のゲート電圧Ｖｇｗは電圧Ｖｇ１に設定される。このとき、図１４の制御信号ＷＣはハイレベルに設定される。
【0129】
次に、記憶装置１００は、選択ワード線ＳＷＬおよび選択ビット線ＳＢＬに電圧パルスを印加する（Ｓ２０９）。電圧パルスの印加では、その印加期間に渡って、選択ワード線ＳＷＬのワード線電圧ＶＷＬｓがＶｗ／２に設定されるとともに、選択ビット線ＳＢＬのビット線電圧ＶＢＬｓが－Ｖｗ／２に設定される。
【0130】
なお、上述した実施の形態では、選択セルＳＭＣに低抵抗書込みを実施し、その時の電流Ｉａの変化に基づいて選択セルＳＭＣの抵抗状態を判別する方法を例にとった。これに対して、選択セルＳＭＣに高抵抗書込みを実施し、その時の電流Ｉａの変化に基づいて選択セルＳＭＣの抵抗状態を判別してもよい。
【0131】
図１６は、第１の実施の形態に係る記憶装置の低抵抗書込み時の各部の電圧波形の変形例を示す図である。
【0132】
同図において、低抵抗書込み時には、非選択ワード線のワード線電圧ＶＷＬｎおよび非選択ビット線のビット線電圧ＶＢＬｎは０に設定される。そして、ＰＭＯＳトランジスタ１１２のゲート電圧Ｖｇｗは電圧Ｖｇ２に設定されるとともに、ＮＭＯＳトランジスタ１１５のゲート電圧Ｖｇｂは電圧Ｖｇ３に設定される（ｔ３１）。
【0133】
次に、選択ワード線ＳＷＬのワード線電圧ＶＷＬｓがＶｗ／２に設定された後（ｔ３２）、選択ビット線ＳＢＬのビット線電圧ＶＢＬｓが－Ｖｗ／２に設定される（ｔ３３）。
【0134】
次に、選択ビット線ＳＢＬのビット線電圧ＶＢＬｓが０に設定された後（ｔ３４）、選択ワード線ＳＷＬのワード線電圧ＶＷＬｓが０に設定される（ｔ３５）。
【0135】
次に、ＰＭＯＳトランジスタ１１２のゲート電圧Ｖｇｗは０に設定されるとともに、ＮＭＯＳトランジスタ１１５のゲート電圧Ｖｇｂは０に設定される（ｔ３６）。
【0136】
図１７は、第１の実施の形態に係る記憶装置の高抵抗書込み時の各部の電圧波形の変形例を示す図である。
【0137】
同図において、高抵抗書込み時には、非選択ワード線のワード線電圧ＶＷＬｎおよび非選択ビット線のビット線電圧ＶＢＬｎは０に設定される。そして、ＰＭＯＳトランジスタ１１２のゲート電圧Ｖｇｗは電圧Ｖｇ１に設定されるとともに、ＮＭＯＳトランジスタ１１５のゲート電圧Ｖｇｂは電圧Ｖｇ３に設定される（ｔ４１）。
【0138】
次に、選択ワード線ＳＷＬのワード線電圧ＶＷＬｓがＶｗ／２に設定された後（ｔ４２）、選択ビット線ＳＢＬのビット線電圧ＶＢＬｓが－Ｖｗ／２に設定される（ｔ４３）。
【0139】
次に、選択ビット線ＳＢＬのビット線電圧ＶＢＬｓが０に設定された後（ｔ４４）、選択ワード線ＳＷＬのワード線電圧ＶＷＬｓが０に設定される（ｔ４５）。
【0140】
次に、ＰＭＯＳトランジスタ１１２のゲート電圧Ｖｇｗは０に設定されるとともに、ＮＭＯＳトランジスタ１１５のゲート電圧Ｖｇｂは０に設定される（ｔ４６）。
【0141】
ビット線電圧ＶＢＬｓのパルス幅をワード線電圧ＶＷＬｓのパルス幅よりも短くする方法では、図３におけるａの書込み誤り率が０になるように、ビット線電圧ＶＢＬｓのパルス幅制御を実施すれば、ワード線電圧ＶＷＬｓのパルス幅制御を実施しなくてもよい。このため、図６のビット線電圧ＶＢＬｓのパルス幅とワード線電圧ＶＷＬｓのパルス幅とを等しくする方法に比べて、パルス幅制御を容易化することができる。なお、ワード線電圧ＶＷＬｓのパルス幅をビット線電圧ＶＢＬｓのパルス幅よりも短くてもよい。
【0142】
また、図１６および図１７の実施の形態では、選択ワード線ＳＷＬのワード線電圧ＶＷＬｓのパルス幅と、選択ビット線ＳＢＬのビット線電圧ＶＢＬｓのパルス幅とが互いに異なっている場合を示した。ただし、選択ワード線ＳＷＬのワード線電圧ＶＷＬｓのパルスと選択ビット線ＳＢＬのビット線電圧ＶＢＬｓのパルスとの少なくとも一部が時間的に重なっていればよい。例えば、選択ワード線ＳＷＬのワード線電圧ＶＷＬｓのパルス幅と、選択ビット線ＳＢＬのビット線電圧ＶＢＬｓのパルス幅とが互いに等しい場合、ワード線電圧ＶＷＬｓのパルスとビット線電圧ＶＢＬｓのパルスとが互いに時間的にシフトされてもよい。このとき、選択ワード線ＳＷＬのワード線電圧ＶＷＬｓのパルスと選択ビット線ＳＢＬのビット線電圧ＶＢＬｓのパルスとの少なくとも一部が重なる時間は、図３におけるａに示すように、書込み誤り率が０になるように設定する。
【0143】
このように、上述の第１の実施の形態では、磁気抵抗効果素子１１１の一端にワード線ＷＬを接続し、磁気抵抗効果素子１１１の他端にビット線ＢＬを接続する。そして、選択ワード線側でのライト電圧Ｖｗの分圧に基づいて、選択セルＳＭＣの書込みを実施する。これにより、メモリセルＭＣを選択するセレクタ素子をメモリセルＭＣに設けることなく、電圧駆動に基づいて磁化反転可能なメモリセルＭＣを実現することが可能となり、磁化反転に電流駆動を不要とすることができる。このため、記憶装置１００の低コスト化を図りつつ、大容量化を図ることが可能となるとともに、低消費電力化を図ることができる。
【0144】
＜２．第２の実施の形態＞
上述の第１の実施の形態では、磁気抵抗効果素子１１１に書き込まれる抵抗状態に応じて磁気抵抗効果素子１１１に印加される反転電圧が等しくなるようにワード線ＷＬの抵抗を制御した。この第２の実施の形態では、磁気抵抗効果素子１１１に書き込まれる抵抗状態に応じて磁気抵抗効果素子１１１に印加される反転電圧が等しくなるようにビット線ＢＬの抵抗を制御する。
上述の第１の実施の形態では、磁気抵抗効果素子１１１に書き込まれる抵抗状態に応じて磁気抵抗効果素子１１１に印加される反転電圧が等しくなるようにワード線ＷＬの抵抗を制御した。この第２の実施の形態では、磁気抵抗効果素子１１１に書き込まれる抵抗状態に応じて磁気抵抗効果素子１１１に印加される反転電圧が等しくなるようにビット線ＢＬの抵抗を制御する。
【0145】
図１８は、第２の実施の形態に係る記憶装置の構成例を示す図である。
【0146】
同図において、記憶装置２００は、上述の第１の実施の形態のゲート電圧切替部１０３および１０６に代えて、ゲート電圧切替部２０３および２０６を備える。第２の実施の形態の記憶装置２００のそれ以外の構成は、上述の第１の実施の形態の記憶装置１００の構成と同様である。
【0147】
ゲート電圧切替部２０３は、電圧Ｖｇ４およびＶｇ５の間でゲート電圧Ｖｇｗを切り替える。電圧Ｖｇ４は、各ＰＭＯＳトランジスタ１１２がオンするように設定され、電圧Ｖｇ５は、各ＰＭＯＳトランジスタ１１２がオフするように設定される。
【0148】
ゲート電圧切替部２０３は、導通状態制御スイッチ２１３を備える。導通状態制御スイッチ２１３は、切替信号ＧＷＣ２に基づいて、電圧Ｖｇ４およびＶｇ５を切り替える。このとき、切替信号ＧＷＣ２は、導通状態制御スイッチ２１３に対し、非書込み時および非読出し時には電圧Ｖｇ５を選択させ、書込み時または読出し時には電圧Ｖｇ４を選択させることができる。導通状態制御スイッチ２１３は、ＭＯＳトランジスタで構成してもよい。
【0149】
ゲート電圧切替部２０６は、電圧Ｖｇ６、Ｖｇ７およびＧＮＤの間でゲート電圧Ｖｇｂを切り替える。電圧Ｖｇ６は、磁気抵抗効果素子１１１が高抵抗書込みされる場合に磁気抵抗効果素子１１１に印加されるセル電圧が反転電圧に等しくなるように設定される。電圧Ｖｇ７は、磁気抵抗効果素子１１１が低抵抗書込みされる場合に磁気抵抗効果素子１１１に印加されるセル電圧が反転電圧に等しくなるように設定される。
【0150】
ゲート電圧切替部２０６は、抵抗状態制御スイッチ２１６を備える。抵抗状態制御スイッチ２１６は、切替信号ＧＢＣ２に基づいて、電圧Ｖｇ６およびＶｇ７とＧＮＤとを切り替える。このとき、切替信号ＧＢＣ２は、抵抗状態制御スイッチ２１６に対し、非書込みおよび非読出し時にはＧＮＤを選択させることができる。切替信号ＧＢＣ２は、抵抗状態制御スイッチ２１６に対し、高抵抗書込み時には電圧Ｖｇ６を選択させ、低抵抗書込み時には電圧Ｖｇ７を選択させることができる。抵抗状態制御スイッチ２１６は、ＭＯＳトランジスタで構成してもよい。
【0151】
図１９は、第２の実施の形態に係る記憶装置の低抵抗書込み時のメモリセルの選択例を示す図である。
【0152】
同図において、低抵抗書込み時に選択セルＳＭＣが指定されたものとする。このとき、選択ワード線ＳＷＬのワード線電圧ＶＷＬはＶｗ／２に設定され、選択ビット線ＳＢＬのビット線電圧ＶＢＬは－Ｖｗ／２に設定される。各ＰＭＯＳトランジスタ１１２のゲート電圧Ｖｇｗは電圧Ｖｇ４に設定される。このとき、各ＰＭＯＳトランジスタ１１２はオンする。
【0153】
各ＮＭＯＳトランジスタ１１５のゲート電圧Ｖｇｂは電圧Ｖｇ７に設定される。このとき、ライト電圧Ｖｗは、選択ビット線ＳＢＬに接続されたＮＭＯＳトランジスタ１１５のオン抵抗にかかる電圧と、選択セルＳＭＣに印加されるセル電圧Ｖｃとに分圧される。そして、ゲート電圧Ｖｇｂは、ＮＭＯＳトランジスタ１１５のオン抵抗にてライト電圧Ｖｗが分圧されたときに、高抵抗状態の選択セルＳＭＣに印加されるセル電圧Ｖｃが反転電圧に一致するように設定される。
【0154】
ここで、低抵抗書込み時において、選択セルＳＭＣが高抵抗状態にある場合、選択セルＳＭＣには反転電圧が印加されるため、選択セルＳＭＣは高抵抗状態から低抵抗状態に遷移する。一方、低抵抗書込み時において、選択セルＳＭＣが低抵抗状態にある場合、選択セルＳＭＣが高抵抗状態にある場合に比べて、ＮＭＯＳトランジスタ１１５のオン抵抗へのライト電圧Ｖｗの分圧比が増大する。このため、選択セルＳＭＣに印加されるセル電圧Ｖｃは反転電圧より小さくなり、選択セルＳＭＣの垂直磁気異方性により選択セルＳＭＣの低抵抗状態が維持される。
【0155】
図２０は、第２の実施の形態に係る記憶装置の低抵抗書込み時の各部の電圧波形を示す図である。
【0156】
同図において、低抵抗書込み時には、非選択ワード線のワード線電圧ＶＷＬｎおよび非選択ビット線のビット線電圧ＶＢＬｎは０に設定される。そして、ＰＭＯＳトランジスタ１１２のゲート電圧Ｖｇｗは電圧Ｖｇ４に設定されるとともに、ＮＭＯＳトランジスタ１１５のゲート電圧Ｖｇｂは電圧Ｖｇ７に設定される（ｔ５１）。このとき、ＮＭＯＳトランジスタ１１５のオン抵抗は、そのオン抵抗と高抵抗状態の選択セルＳＭＣとでライト電圧Ｖｗが分圧されたときに、高抵抗状態の選択セルＳＭＣに印加されるセル電圧Ｖｃが反転電圧に一致するように設定される。また、ＰＭＯＳトランジスタ１１２はオンし、ワード線ＷＬを介してメモリセルアレイ１０１とワード線ドライバ１０４とが導通される。
【0157】
次に、選択ワード線ＳＷＬのワード線電圧ＶＷＬｓがＶｗ／２に設定されるとともに、選択ビット線ＳＢＬのビット線電圧ＶＢＬｓが－Ｖｗ／２に設定される（ｔ５２）。ここで、選択ワード線ＳＷＬおよび選択ビット線ＳＢＬを介して供給されるライト電圧Ｖｗは、選択ビット線ＳＢＬに接続されたＮＭＯＳトランジスタ１１５のオン抵抗にかかる電圧と、選択セルＳＭＣに印加されるセル電圧Ｖｃとに分圧される。このとき、高抵抗状態の選択セルＳＭＣに印加されるセル電圧Ｖｃは反転電圧に一致し、選択セルＳＭＣは高抵抗状態から低抵抗状態に遷移する。
【0158】
次に、選択ワード線ＳＷＬのワード線電圧ＶＷＬｓが０に設定されるとともに、選択ビット線ＳＢＬのビット線電圧ＶＢＬｓが０に設定される（ｔ５３）。
【0159】
次に、ＰＭＯＳトランジスタ１１２のゲート電圧Ｖｇｗは０に設定されるとともに、ＮＭＯＳトランジスタ１１５のゲート電圧Ｖｇｂは０に設定される（ｔ５４）。
【0160】
図２１は、第２の実施の形態に係る記憶装置の高抵抗書込み時のメモリセルの選択例を示す図である。
【0161】
同図において、高抵抗書込み時に選択セルＳＭＣが指定されたものとする。このとき、選択ワード線ＳＷＬのワード線電圧ＶＷＬはＶｗ／２に設定され、選択ビット線ＳＢＬのビット線電圧ＶＢＬは－Ｖｗ／２に設定される。各ＰＭＯＳトランジスタ１１２のゲート電圧Ｖｇｗは電圧Ｖｇ４に設定される。このとき、各ＰＭＯＳトランジスタ１１２はオンする。
【0162】
各ＮＭＯＳトランジスタ１１５のゲート電圧Ｖｇｂは電圧Ｖｇ６に設定される。このとき、ライト電圧Ｖｗは、選択ビット線ＳＢＬに接続されたＮＭＯＳトランジスタ１１５のオン抵抗にかかる電圧と、選択セルＳＭＣに印加されるセル電圧Ｖｃとに分圧される。そして、ゲート電圧Ｖｇｂは、ＮＭＯＳトランジスタ１１５のオン抵抗にてライト電圧Ｖｗが分圧されたときに、低抵抗状態の選択セルＳＭＣに印加されるセル電圧Ｖｃが反転電圧に一致するように設定される。
【0163】
ここで、高抵抗書込み時において、選択セルＳＭＣが低抵抗状態にある場合、選択セルＳＭＣには反転電圧が印加されるため、選択セルＳＭＣは低抵抗状態から高抵抗状態に遷移する。一方、高抵抗書込み時において、選択セルＳＭＣが高抵抗状態にある場合、選択セルＳＭＣが低抵抗状態にある場合に比べて、ＮＭＯＳトランジスタ１１５のオン抵抗へのライト電圧Ｖｗの分圧比が低下する。このため、選択セルＳＭＣに印加されるセル電圧Ｖｃは反転電圧より大きくなり、選択セルＳＭＣの面内磁気異方性により面内の回転成分が現れるが、この回転成分は磁化方向の反転には寄与しないため、選択セルＳＭＣの高抵抗状態が維持される。
【0164】
図２２は、第２の実施の形態に係る記憶装置の高抵抗書込み時の各部の電圧波形を示す図である。
【0165】
同図において、高抵抗書込み時には、非選択ワード線のワード線電圧ＶＷＬｎおよび非選択ビット線のビット線電圧ＶＢＬｎは０に設定される。そして、ＰＭＯＳトランジスタ１１２のゲート電圧Ｖｇｗは電圧Ｖｇ４に設定されるとともに、ＮＭＯＳトランジスタ１１５のゲート電圧Ｖｇｂは電圧Ｖｇ６に設定される（ｔ６１）。このとき、ＮＭＯＳトランジスタ１１５のオン抵抗は、そのオン抵抗と低抵抗状態の選択セルＳＭＣとでライト電圧Ｖｗが分圧されたときに、低抵抗状態の選択セルＳＭＣに印加されるセル電圧Ｖｃが反転電圧に一致するように設定される。また、ＰＭＯＳトランジスタ１１２はオンし、ワード線ＷＬを介してメモリセルアレイ１０１とワード線ドライバ１０４とが導通される。
【0166】
次に、選択ワード線ＳＷＬのワード線電圧ＶＷＬｓがＶｗ／２に設定されるとともに、選択ビット線ＳＢＬのビット線電圧ＶＢＬｓが－Ｖｗ／２に設定される（ｔ６２）。ここで、選択ワード線ＳＷＬおよび選択ビット線ＳＢＬを介して供給されるライト電圧Ｖｗは、選択ビット線ＳＢＬに接続されたＮＭＯＳトランジスタ１１５のオン抵抗にかかる電圧と、選択セルＳＭＣに印加されるセル電圧Ｖｃとに分圧される。このとき、低抵抗状態の選択セルＳＭＣに印加されるセル電圧Ｖｃは反転電圧に一致し、選択セルＳＭＣは低抵抗状態から高抵抗状態に遷移する。
【0167】
次に、選択ワード線ＳＷＬのワード線電圧ＶＷＬｓが０に設定されるとともに、選択ビット線ＳＢＬのビット線電圧ＶＢＬｓが０に設定される（ｔ６３）。
【0168】
次に、ＰＭＯＳトランジスタ１１２のゲート電圧Ｖｇｗは０に設定されるとともに、ＮＭＯＳトランジスタ１１５のゲート電圧Ｖｇｂは０に設定される（ｔ６４）。
【0169】
図２３は、第２の実施の形態に係る記憶装置の読出し時のメモリセルの選択例を示す図である。
【0170】
同図において、読出し時に選択セルＳＭＣが指定されたものとする。このとき、カラムスイッチ１１８を介して選択ビット線ＳＢＬが読出し回路１０９に接続される。また、選択ワード線ＳＷＬのワード線電圧ＶＷＬはＶｗ／２に設定され、選択ビット線ＳＢＬのビット線電圧ＶＢＬは－Ｖｗ／２に設定される。また、各ＮＭＯＳトランジスタ１１５のゲート電圧Ｖｇｂは電圧Ｖｇ７に設定され、各ＰＭＯＳトランジスタ１１２のゲート電圧Ｖｇｗは電圧Ｖｇ４に設定される。このとき、選択セルＳＭＣには、低抵抗書込みが実施される。
【0171】
読出し回路１０９は、選択セルＳＭＣの低抵抗書込み時に選択ビット線ＳＢＬに流れる電流Ｉａを測定する。ここで、選択セルＳＭＣが高抵抗状態にある場合、選択セルＳＭＣの低抵抗書込みが実施されると、選択ビット線ＳＢＬに流れる電流Ｉａは増大する。一方、選択セルＳＭＣが低抵抗状態にある場合、選択セルＳＭＣの低抵抗書込みが実施されても、選択ビット線ＳＢＬに流れる電流Ｉａは変化しない。このため、読出し回路１０９は、選択ビット線ＳＢＬに流れる電流Ｉａが変化しない場合、選択セルＳＭＣは低抵抗状態にあると判断し、選択ビット線ＳＢＬに流れる電流Ｉａが増大した場合、選択セルＳＭＣは高抵抗状態にあったと判断することができる。ここで、選択セルＳＭＣが高抵抗状態にあるときに低抵抗書込みが実施されると、選択セルＳＭＣの抵抗状態が変化し、選択セルＳＭＣが記憶していたデータが破壊される。このため、選択セルＳＭＣが高抵抗状態にあったと判断された場合、その選択セルＳＭＣに高抵抗書込みを実施し、元のデータを選択セルＳＭＣに書き戻す。
【0172】
図２４は、第２の実施の形態に係る記憶装置の読出し時の各部の電圧波形を示す図である。
【0173】
同図において、読出し時には、非選択ワード線のワード線電圧ＶＷＬｎおよび非選択ビット線のビット線電圧ＶＢＬｎは０に設定される。そして、ＰＭＯＳトランジスタ１１２のゲート電圧Ｖｇｗは電圧Ｖｇ４に設定されるとともに、ＮＭＯＳトランジスタ１１５のゲート電圧Ｖｇｂは電圧Ｖｇ７に設定される（ｔ７１）。
【0174】
次に、選択ワード線ＳＷＬのワード線電圧ＶＷＬｓがＶｗ／２に設定されるとともに、選択ビット線ＳＢＬのビット線電圧ＶＢＬｓが－Ｖｗ／２に設定される（ｔ７２）。このとき、読出し回路１０９は、選択ビット線ＳＢＬに流れる電流Ｉａを計測する。ここで、選択セルＳＭＣが高抵抗状態にある場合、選択セルＳＭＣの低抵抗書込みが実施されると、選択ビット線ＳＢＬに流れる電流Ｉａは増大する（ＩＨ）。一方、選択セルＳＭＣが低抵抗状態にある場合、選択セルＳＭＣの低抵抗書込みが実施されても、選択ビット線ＳＢＬに流れる電流Ｉａは変化しない（ＩＬ）。このとき、読出し回路１０９は、選択ビット線ＳＢＬに流れる電流Ｉａが変化しない場合、選択セルＳＭＣは低抵抗状態にあると判断し、選択ビット線ＳＢＬに流れる電流Ｉａが増大した場合、選択セルＳＭＣは高抵抗状態にあったと判断する。
【0175】
次に、選択ワード線ＳＷＬのワード線電圧ＶＷＬｓが０に設定されるとともに、選択ビット線ＳＢＬのビット線電圧ＶＢＬｓが０に設定される（ｔ７３）。
【0176】
次に、ＰＭＯＳトランジスタ１１２のゲート電圧Ｖｇｗは０に設定されるとともに、ＮＭＯＳトランジスタ１１５のゲート電圧Ｖｇｂは０に設定される（ｔ７４）。
【0177】
このように、上述の第２の実施の形態では、磁気抵抗効果素子１１１の一端にワード線ＷＬを接続し、磁気抵抗効果素子１１１の他端にビット線ＢＬを接続する。そして、選択ビット線側でのライト電圧Ｖｗの分圧に基づいて、選択セルＳＭＣの書込みを実施する。これにより、メモリセルＭＣを選択するセレクタ素子をメモリセルＭＣに設けることなく、電圧駆動に基づいて磁化反転可能なメモリセルＭＣを実現することが可能となり、メモリセルＭＣの構成を簡略化しつつ、低消費電力化を図ることができる。
【0178】
＜３．第３の実施の形態＞
上述の第１の実施の形態では、低抵抗書込みが指令された場合は低抵抗書込みを実施し、低抵抗書込みが指令されない場合は高抵抗書込みを実施した。この第３の実施の形態では、磁気抵抗効果素子１１１の抵抗状態を初期化し、高抵抗書込みが指令された場合は高抵抗書込みを実施する。
上述の第１の実施の形態では、低抵抗書込みが指令された場合は低抵抗書込みを実施し、低抵抗書込みが指令されない場合は高抵抗書込みを実施した。この第３の実施の形態では、磁気抵抗効果素子１１１の抵抗状態を初期化し、高抵抗書込みが指令された場合は高抵抗書込みを実施する。
【0179】
図２５は、第３の実施の形態に係る記憶装置の低抵抗書込みタイミングを示すタイミングチャートである。
【0180】
同図において、第３の実施の形態の低抵抗書込みタイミングは、上述の第１の実施の形態の低抵抗書込みタイミングと同様である。ただし、第３の実施の形態の低抵抗書込みでは、選択セルの初期化が実施される。この初期化では、選択セルは、低抵抗状態に設定される。
【0181】
図２６は、第３の実施の形態に係る記憶装置の高抵抗書込みタイミングを示すタイミングチャートである。
【0182】
同図において、第３の実施の形態の高抵抗書込みでは、図２５の初期化が実施された後、高抵抗書込みが実施される。第３の実施の形態の高抵抗書込みタイミングは、上述の第１の実施の形態の高抵抗書込みタイミングと同様である。
【0183】
図２７は、第３の実施の形態に係る記憶装置の高抵抗書込みタイミングの変形例を示すタイミングチャートである。
【0184】
同図において、第３の実施の形態の高抵抗書込みの変形例では、図２５の初期化が実施された後、高抵抗書込みが実施される。ただし、第３の実施の形態の高抵抗書込みの変形例では、初期の直後に高抵抗書込みが実施される。すなわち、図２６の高抵抗書込みタイミングでは、切替信号ＧＷＣおよびＧＢＣを初期化後に立ち下げた後、高抵抗書込み時に再び立ち上げた。一方、図２７の高抵抗書込みタイミングでは、切替信号ＧＷＣおよびＧＢＣを初期化後に立ち下げることなく、高抵抗書込みを実施する。このとき、切替信号ＷＷＣおよびＷＢＣが立ち下がった後（ｔ３）、制御信号ＷＣを立ち上げ（ｔ４）、その後に切替信号ＷＷＣおよびＷＢＣを再度立ち上げる（ｔ１２）。図２６の方法では、時刻ｔ４からｔ１２までの処理に３クロック分の時間がかかるのに対し、図２７の方法では、時刻ｔ４からｔ１２までの処理を１クロック分の時間で済ませることができる。
【0185】
図２８は、第３の実施の形態に係る記憶装置の書込み方法を示すフローチャートである。
【0186】
同図において、記憶装置１００は、初期用用電圧を設定する（Ｓ３０１）。初期用用電圧は、低抵抗書込み用電圧と同様に設定することができる。
【0187】
次に、記憶装置１００は、選択ワード線ＳＷＬおよび選択ビット線ＳＢＬに電圧パルスを印加する（Ｓ３０２）。電圧パルスの印加では、その印加期間に渡って、選択ワード線ＳＷＬのワード線電圧ＶＷＬｓがＶｗ／２に設定されるとともに、選択ビット線ＳＢＬのビット線電圧ＶＢＬｓが－Ｖｗ／２に設定される。
【0188】
次に、記憶装置１００は、高抵抗書込みかどうかを判断する（Ｓ３０３）。低抵抗書込みの場合、記憶装置１００は、処理を終了する。一方、高抵抗書込みの場合、記憶装置１００は、高抵抗書込み用電圧を設定する（Ｓ３０４）。
【0189】
次に、記憶装置１００は、選択ワード線ＳＷＬおよび選択ビット線ＳＢＬに電圧パルスを印加する（Ｓ３０５）。電圧パルスの印加では、その印加期間に渡って、選択ワード線ＳＷＬのワード線電圧ＶＷＬｓがＶｗ／２に設定されるとともに、選択ビット線ＳＢＬのビット線電圧ＶＢＬｓが－Ｖｗ／２に設定される。
【0190】
このように、上述の第３の実施の形態では、磁気抵抗効果素子１１１の抵抗状態を初期化し、高抵抗書込みが指令された場合は高抵抗書込みを実施する。これにより、低抵抗書込みが指令された場合は、磁気抵抗効果素子１１１の抵抗状態の初期化後の低抵抗書込みを省略することができる。
【0191】
なお、上述の第３の実施の形態の書込み方法は、上述の第１の実施の形態の記憶装置１００に適用してもよいし、上述の第２の実施の形態の記憶装置２００に適用してもよい。
【0192】
＜４．第１の応用例＞
上述の実施の形態は、撮像装置に応用してもよい。撮像装置は、デジタルスチルカメラでもよいし、ビデオカメラに適用してもよいし、撮像機能を有するスマートフォンや携帯電話機などの電子機器に適用してもよいし、画像センサを有する認証装置やドローンやＥＶ（Electric Vehicle）に適用してもよい。
上述の実施の形態は、撮像装置に応用してもよい。撮像装置は、デジタルスチルカメラでもよいし、ビデオカメラに適用してもよいし、撮像機能を有するスマートフォンや携帯電話機などの電子機器に適用してもよいし、画像センサを有する認証装置やドローンやＥＶ（Electric Vehicle）に適用してもよい。
【0193】
図２９は、撮像装置の概略構成の一例を示すブロック図である。
【0194】
同図において、撮像装置３００は、光学系３０１、シャッタ装置３０２、撮像素子３０３、制御回路（駆動回路）３０４、信号処理回路３０５、モニタ３０６およびメモリ３０７を備える。この撮像装置３００は、静止画像および動画像を撮像可能である。
【0195】
光学系３０１は、１枚または複数枚のレンズを有する。この光学系３０１は、被写体からの光（入射光）を撮像素子３０３に導き、撮像素子３０３の受光面に結像させる。
【0196】
シャッタ装置３０２は、光学系３０１および撮像素子３０３の間に配置される。このシャッタ装置３０２は、制御回路３０４の制御に従って、撮像素子３０３への光照射期間および遮光期間を制御する。
【0197】
撮像素子３０３は、光学系３０１およびシャッタ装置３０２を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。撮像素子３０３に蓄積された信号電荷は、制御回路３０４から供給される駆動信号（タイミング信号）に従って転送される。
【0198】
制御回路３０４は、撮像素子３０３の転送動作およびシャッタ装置３０２のシャッタ動作を制御する駆動信号を出力して、撮像素子３０３およびシャッタ装置３０２を駆動する。
【0199】
信号処理回路３０５は、撮像素子３０３から出力された信号に対して各種の信号処理を施す。信号処理回路３０５が信号処理を施すことにより得られた画像（画像データ）は、モニタ３０６およびメモリ３０７に供給される。
【0200】
モニタ３０６は、信号処理回路３０５から供給された画像データに基づき、撮像素子３０３により撮像された動画又は静止画を表示する。モニタ３０６としては、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネル等のパネル型表示装置が用いられる。
【0201】
メモリ３０７は、信号処理回路３０５から供給された画像データ、すなわち、撮像素子３０３により撮像された動画または静止画の画像データを記憶する。メモリ３０７は、不揮発性メモリとして、上述の実施の形態の記憶装置１００または２００を備えてもよい。
【0202】
この撮像装置３００において、メモリ３０７として、上述の実施の形態の記憶装置１００または２００を用いることにより、低コスト化を図りつつ、大容量化を図ることが可能となるとともに、低消費電力化を図ることができる。
＜５．第２の応用例＞
上述の実施の形態は、測距装置に応用してもよい。測距装置は、距離画像センサでもよいし、レーザ測距装置でもよい。
＜５．第２の応用例＞
上述の実施の形態は、測距装置に応用してもよい。測距装置は、距離画像センサでもよいし、レーザ測距装置でもよい。
【0203】
図３０は、測距装置の概略構成の一例を示すブロック図である。
【0204】
同図において、測距装置４００は、光源部４０１、光学系４０２、固体撮像装置（撮像素子）４０３、制御回路（駆動回路）４０４、信号処理回路４０５、モニタ４０６およびメモリ４０７を備える。この測距装置４００は、光源部４０１から被写体に向かって投光し、被写体の表面で反射された光（変調光やパルス光）を受光することにより、被写体までの距離に応じた距離画像を取得することができる。
【0205】
光源部４０１は、被写体に向かって投光する。光源部４０１としては、例えば、面光源としてレーザ光を射出する垂直共振器面発光レーザ（ＶＣＳＥＬ：Vertical Cavity Surface Emitting LASER）アレイや、レーザダイオードをライン上に配列したレーザダイオードアレイが用いられる。なお、レーザダイオードアレイは、所定の駆動部（不図示）によって支持され、レーザダイオードの配列方向に垂直の方向にスキャンされる。
【0206】
光学系４０２は、１枚または複数枚のレンズを有する。この光学系４０２は、被写体からの光（入射光）を固体撮像装置４０３に導き、固体撮像装置４０３の受光面（センサ部）に結像させる。
【0207】
固体撮像装置４０３は、光学系４０２を介して受光面に結像される光に応じて、信号電荷を蓄積する。この固体撮像装置４０３から出力される受光信号（APD OUT）から求められる距離を示す距離信号が信号処理回路４０５に供給される。固体撮像装置４０３としては、例えば、イメージセンサ等の固体撮像素子が用いられる。
【0208】
制御回路４０４は、光源部４０１や固体撮像装置４０３等の動作を制御する駆動信号（制御信号）を出力し、光源部４０１や固体撮像装置４０３等を駆動する。
【0209】
信号処理回路４０５は、固体撮像装置４０３から供給された距離信号に対して各種の信号処理を施す。例えば、信号処理回路４０５は、距離信号に基づいて距離画像を構築する画像処理（例えば、ヒストグラム処理やピーク検出処理等）を行う。信号処理回路４０５が信号処理を施すことにより得られた画像（画像データ）は、モニタ４０６およびメモリ４０７に供給される。
【0210】
モニタ４０６は、信号処理回路４０５から供給された画像データに基づき、撮像素子３０３により撮像された距離画像を表示する。モニタ４０６としては、例えば、液晶パネルや有機ＥＬパネル等のパネル型表示装置が用いられる。
【0211】
メモリ４０７は、信号処理回路４０５から供給された画像データ、すなわち、撮像素子３０３により撮像された距離画像の画像データを記憶する。メモリ４０７は、不揮発性メモリとして、上述の実施の形態の記憶装置１００または２００を備えてもよい。
【0212】
この測距装置４００において、メモリ４０７として、上述の実施の形態の記憶装置１００または２００を用いることにより、低コスト化を図りつつ、大容量化を図ることが可能となるとともに、低消費電力化を図ることができる。
＜６．第３の応用例＞
上述の実施の形態は、ゲーム機器に応用してもよい。ゲーム機器は、携帯型ゲーム機でもよいし、据置型ゲーム機でもよい。ゲーム機器は、ゲーム専用機器でもよいし、ゲーム用アプリケーションがインストールされたスマートフォンやパーソナルコンピュータなどの電子機器でもよい。
＜６．第３の応用例＞
上述の実施の形態は、ゲーム機器に応用してもよい。ゲーム機器は、携帯型ゲーム機でもよいし、据置型ゲーム機でもよい。ゲーム機器は、ゲーム専用機器でもよいし、ゲーム用アプリケーションがインストールされたスマートフォンやパーソナルコンピュータなどの電子機器でもよい。
【0213】
【0214】
図３１において、ゲーム機器９００は、例えば、横長の扁平な形状に形成された外筐９０１の内外に各構成が配置された外観を有する。このとき、プレーヤは、外筐９０１の両端を両手で保持することができる。
【0215】
外筐９０１の前面には、長手方向の中央部に表示パネル９０２が設けられる。また、表示パネル９０２の左右には、それぞれ周方向に離隔して配置された操作キー９０３および９０４が設けられる。また、外筐９０１の前面の下端部には、操作キー９０５が設けられる。操作キー９０３、９０４および９０５は、方向キーまたは決定キー等として機能し、表示パネル９０２に表示されるメニュー項目の選択やゲームの進行等に用いられる。
【0216】
外筐９０１の上面には、外部機器を接続するための接続端子９０６や電力供給用の供給端子９０７、外部機器との赤外線通信を行う受光窓９０８等が設けられる。
【0217】
図３２において、ゲーム機器９００は、ＣＰＵ（Central Processing Unit）を含む演算処理部９１０と、各種情報を記憶する記憶部９２０と、ゲーム機器９００の各構成を制御する制御部９３０とを備える。演算処理部９１０および制御部９３０には、例えば、図示しないバッテリ等から電力が供給される。
【0218】
演算処理部９１０は、各種情報の設定またはアプリケーションの選択をユーザに行わせるメニュー画面を生成する。また、演算処理部９１０は、ユーザによって選択されたアプリケーションを実行する。
【0219】
記憶部９２０は、ユーザにより設定された各種情報を保持する。記憶部９２０は、不揮発性メモリとして、上述の実施の形態の記憶装置１００または２００を備えてもよい。
【0220】
制御部９３０は、入力受付部９３１、通信処理部９３３および電源制御部９３５を有する。入力受付部９３１は、例えば、操作キー９０３、９０４および９０５の状態検出を行う。また、通信処理部９３３は、外部機器との間の通信処理を行う。電源制御部９３５は、ゲーム機器９００の各部に供給される電力の制御を行う。
【0221】
このゲーム機器９００において、記憶部９２０として、上述の実施の形態の記憶装置１００または２００を用いることにより、低コスト化を図りつつ、大容量化を図ることが可能となるとともに、低消費電力化を図ることができる。
【0222】
なお、上述の実施の形態の記憶装置１００または２００は、演算装置等を成す半導体回路とともに同一の半導体チップに搭載されて半導体装置（System on a Chip）を構成してもよい。
【0223】
また、上述の実施の形態の記憶装置１００または２００は、上述のようにメモリ（記憶部）が搭載され得る各種の電子機器に実装されることが可能である。例えば、上述の実施の形態の記憶装置１００または２００は、撮像装置３００やゲーム機器９００の他、ノートＰＣ（Personal Computer）、モバイル機器（例えば、スマートフォンやタブレットＰＣ等）、ＰＤＡ（Personal Digital Assistant）、ウェアラブルデバイス、音楽機器等、各種の電子機器に搭載されてもよい。例えば、上述の実施の形態の記憶装置１００または２００は、ストレージ等の各種メモリとして用いられてもよい。
【0224】
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。また、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
【0225】
なお、本技術は以下のような構成もとることができる。
（１）磁気抵抗効果素子が設けられたメモリセルと、
前記磁気抵抗効果素子の一端に接続されたワード線と、
前記磁気抵抗効果素子の他端に接続されたビット線と
を具備する記憶装置。
（２）前記磁気抵抗効果素子は、ＶＣＭＡ（Voltage Controlled Magnetic Anisotropy）効果を持つ
前記（１）記載の記憶装置。
（３）前記ＶＣＭＡ効果は非線形である
前記（２）記載の記憶装置。
（４）前記ＶＣＭＡ効果は、前記磁気抵抗効果素子に印加されるセル電圧が低い点では高い点に比べて傾きが小さい領域を持つ前
前記（３）記載の記憶装置。
（５）前記ＶＣＭＡ効果に基づいて前記磁気抵抗効果素子の磁化方向を反転させる反転電圧を印加するドライバを
さらに具備する前記（１）から（４）のいずれかに記載の記憶装置。
（６）前記ドライバは、前記反転電圧が選択セルに印加され、前記磁気抵抗効果素子の磁化方向が反転されない非反転電圧が非選択セルに印加されるように前記メモリセルに印加される電圧を切り替える
前記（５）記載の記憶装置。
（７）前記磁気抵抗効果素子が高抵抗状態から低抵抗状態に遷移する時と低抵抗状態から高抵抗状態に遷移する時とで前記磁気抵抗効果素子に印加されるセル電圧が互いに略等しくなるように前記ワード線と前記ビット線との間の抵抗を制御する抵抗制御回路を
さらに具備する前記（１）から（６）のいずれかに記載の記憶装置。
（８）前記抵抗制御回路は、ゲート電圧に基づいてオン抵抗が変化する電界効果トランジスタを備える
前記（７）記載の記憶装置。
（９）前記電界効果トランジスタは、前記ワード線ごとに設けられる
前記（８）記載の記憶装置。
（１０）前記電界効果トランジスタは、前記ビット線ごとに設けられる
前記（８）記載の記憶装置。
（１１）前記磁気抵抗効果素子が低抵抗書込みされる場合に前記電界効果トランジスタに印加される第１ゲート電圧と、前記磁気抵抗効果素子が高抵抗書込みされる場合に前記電界効果トランジスタに印加される第２ゲート電圧とを切り替えるゲート電圧切替部を
さらに具備する前記（８）から（１０）のいずれかに記載の記憶装置。
（１２）前記ドライバは、
前記ワード線と前記ビット線との間に印加されるライト電圧のＸ／（Ｘ＋Ｙ）（ＸおよびＹは、前記磁気抵抗効果素子の磁化方向が反転しない値）のワード線電圧を、選択セルに接続された前記ワード線に印加するワード線ドライバと、
前記ワード線電圧と極性が逆で前記ライト電圧のＹ／（Ｘ＋Ｙ）のビット線電圧を、前記選択セルに接続された前記ビット線に印加するビット線ドライバとを備える
前記（５）記載の記憶装置。
（１３）前記ワード線ドライバは、前記ライト電圧の１／２のワード線電圧を、選択セルに接続された前記ワード線に印加し、
前記ビット線ドライバは、前記ワード線電圧と極性が逆で前記ライト電圧の１／２のビット線電圧を、前記選択セルに接続された前記ビット線に印加する
前記（１２）記載の記憶装置。
（１４）前記選択セルに接続された前記ワード線に印加される前記ワード線電圧の印加タイミングと、前記選択セルに接続された前記ビット線に印加される前記ビット線電圧の印加タイミングとの少なとも一部が互いに重なるように制御する制御回路を
さらに具備する前記（１２）または（１３）に記載の記憶装置。
（１５）前記磁気抵抗効果素子が低抵抗書込みされる場合、
前記ゲート電圧切替部は、前記電界効果トランジスタに前記第１ゲート電圧を印加し、
前記ワード線ドライバは、前記ライト電圧の１／２のワード線電圧を、前記選択セルに接続された前記ワード線に印加し、
前記ビット線ドライバは、前記ワード線電圧と極性が逆で前記ライト電圧の１／２のビット線電圧を、前記選択セルに接続された前記ビット線に印加する
前記（１４）記載の記憶装置。
（１６）前記磁気抵抗効果素子が高抵抗書込みされる場合、
前記ゲート電圧切替部は、前記電界効果トランジスタに前記第２ゲート電圧を印加し、
前記ワード線ドライバは、前記ライト電圧の１／２のワード線電圧を、前記選択セルに接続された前記ワード線に印加し、
前記ビット線ドライバは、前記ワード線電圧と極性が逆で前記ライト電圧の１／２のビット線電圧を、前記選択セルに接続された前記ビット線に印加する
前記（１４）記載の記憶装置。
（１７）前記選択セルが接続された前記ビット線に流れる電流に基づいて、前記選択セルに記憶されているデータを検知する読出し回路を
さらに具備する前記（１４）記載の記憶装置。
（１８）前記選択セルからデータを読み出す場合、
前記ゲート電圧切替部は、前記電界効果トランジスタに前記第１ゲート電圧を印加し、
前記ワード線ドライバは、前記ライト電圧の１／２のワード線電圧を、前記選択セルに接続された前記ワード線に印加し、
前記ビット線ドライバは、前記ワード線電圧と極性が逆で前記ライト電圧の１／２のビット線電圧を、前記選択セルに接続された前記ビット線に印加し、
前記読出し回路は、前記選択セルが接続された前記ビット線に流れる電流の変化を測定し、
前記ビット線に流れる電流が変化しない場合、前記選択セルから読み出されたデータは０であると判断し、
前記ビット線に流れる電流が増大した場合、前記選択セルから読み出されたデータは１であると判断し、
前記選択セルから読み出されたデータが１であると判断された場合、
前記ゲート電圧切替部は、前記電界効果トランジスタに前記第２ゲート電圧を印加し、
前記ワード線ドライバは、前記ライト電圧の１／２のワード線電圧を、前記選択セルに接続された前記ワード線に印加し、
前記ビット線ドライバは、前記ワード線電圧と極性が逆で前記ライト電圧の１／２のビット線電圧を、前記選択セルに接続された前記ビット線に印加する
前記（１７）記載の記憶装置。
（１）磁気抵抗効果素子が設けられたメモリセルと、
前記磁気抵抗効果素子の一端に接続されたワード線と、
前記磁気抵抗効果素子の他端に接続されたビット線と
を具備する記憶装置。
（２）前記磁気抵抗効果素子は、ＶＣＭＡ（Voltage Controlled Magnetic Anisotropy）効果を持つ
前記（１）記載の記憶装置。
（３）前記ＶＣＭＡ効果は非線形である
前記（２）記載の記憶装置。
（４）前記ＶＣＭＡ効果は、前記磁気抵抗効果素子に印加されるセル電圧が低い点では高い点に比べて傾きが小さい領域を持つ前
前記（３）記載の記憶装置。
（５）前記ＶＣＭＡ効果に基づいて前記磁気抵抗効果素子の磁化方向を反転させる反転電圧を印加するドライバを
さらに具備する前記（１）から（４）のいずれかに記載の記憶装置。
（６）前記ドライバは、前記反転電圧が選択セルに印加され、前記磁気抵抗効果素子の磁化方向が反転されない非反転電圧が非選択セルに印加されるように前記メモリセルに印加される電圧を切り替える
前記（５）記載の記憶装置。
（７）前記磁気抵抗効果素子が高抵抗状態から低抵抗状態に遷移する時と低抵抗状態から高抵抗状態に遷移する時とで前記磁気抵抗効果素子に印加されるセル電圧が互いに略等しくなるように前記ワード線と前記ビット線との間の抵抗を制御する抵抗制御回路を
さらに具備する前記（１）から（６）のいずれかに記載の記憶装置。
（８）前記抵抗制御回路は、ゲート電圧に基づいてオン抵抗が変化する電界効果トランジスタを備える
前記（７）記載の記憶装置。
（９）前記電界効果トランジスタは、前記ワード線ごとに設けられる
前記（８）記載の記憶装置。
（１０）前記電界効果トランジスタは、前記ビット線ごとに設けられる
前記（８）記載の記憶装置。
（１１）前記磁気抵抗効果素子が低抵抗書込みされる場合に前記電界効果トランジスタに印加される第１ゲート電圧と、前記磁気抵抗効果素子が高抵抗書込みされる場合に前記電界効果トランジスタに印加される第２ゲート電圧とを切り替えるゲート電圧切替部を
さらに具備する前記（８）から（１０）のいずれかに記載の記憶装置。
（１２）前記ドライバは、
前記ワード線と前記ビット線との間に印加されるライト電圧のＸ／（Ｘ＋Ｙ）（ＸおよびＹは、前記磁気抵抗効果素子の磁化方向が反転しない値）のワード線電圧を、選択セルに接続された前記ワード線に印加するワード線ドライバと、
前記ワード線電圧と極性が逆で前記ライト電圧のＹ／（Ｘ＋Ｙ）のビット線電圧を、前記選択セルに接続された前記ビット線に印加するビット線ドライバとを備える
前記（５）記載の記憶装置。
（１３）前記ワード線ドライバは、前記ライト電圧の１／２のワード線電圧を、選択セルに接続された前記ワード線に印加し、
前記ビット線ドライバは、前記ワード線電圧と極性が逆で前記ライト電圧の１／２のビット線電圧を、前記選択セルに接続された前記ビット線に印加する
前記（１２）記載の記憶装置。
（１４）前記選択セルに接続された前記ワード線に印加される前記ワード線電圧の印加タイミングと、前記選択セルに接続された前記ビット線に印加される前記ビット線電圧の印加タイミングとの少なとも一部が互いに重なるように制御する制御回路を
さらに具備する前記（１２）または（１３）に記載の記憶装置。
（１５）前記磁気抵抗効果素子が低抵抗書込みされる場合、
前記ゲート電圧切替部は、前記電界効果トランジスタに前記第１ゲート電圧を印加し、
前記ワード線ドライバは、前記ライト電圧の１／２のワード線電圧を、前記選択セルに接続された前記ワード線に印加し、
前記ビット線ドライバは、前記ワード線電圧と極性が逆で前記ライト電圧の１／２のビット線電圧を、前記選択セルに接続された前記ビット線に印加する
前記（１４）記載の記憶装置。
（１６）前記磁気抵抗効果素子が高抵抗書込みされる場合、
前記ゲート電圧切替部は、前記電界効果トランジスタに前記第２ゲート電圧を印加し、
前記ワード線ドライバは、前記ライト電圧の１／２のワード線電圧を、前記選択セルに接続された前記ワード線に印加し、
前記ビット線ドライバは、前記ワード線電圧と極性が逆で前記ライト電圧の１／２のビット線電圧を、前記選択セルに接続された前記ビット線に印加する
前記（１４）記載の記憶装置。
（１７）前記選択セルが接続された前記ビット線に流れる電流に基づいて、前記選択セルに記憶されているデータを検知する読出し回路を
さらに具備する前記（１４）記載の記憶装置。
（１８）前記選択セルからデータを読み出す場合、
前記ゲート電圧切替部は、前記電界効果トランジスタに前記第１ゲート電圧を印加し、
前記ワード線ドライバは、前記ライト電圧の１／２のワード線電圧を、前記選択セルに接続された前記ワード線に印加し、
前記ビット線ドライバは、前記ワード線電圧と極性が逆で前記ライト電圧の１／２のビット線電圧を、前記選択セルに接続された前記ビット線に印加し、
前記読出し回路は、前記選択セルが接続された前記ビット線に流れる電流の変化を測定し、
前記ビット線に流れる電流が変化しない場合、前記選択セルから読み出されたデータは０であると判断し、
前記ビット線に流れる電流が増大した場合、前記選択セルから読み出されたデータは１であると判断し、
前記選択セルから読み出されたデータが１であると判断された場合、
前記ゲート電圧切替部は、前記電界効果トランジスタに前記第２ゲート電圧を印加し、
前記ワード線ドライバは、前記ライト電圧の１／２のワード線電圧を、前記選択セルに接続された前記ワード線に印加し、
前記ビット線ドライバは、前記ワード線電圧と極性が逆で前記ライト電圧の１／２のビット線電圧を、前記選択セルに接続された前記ビット線に印加する
前記（１７）記載の記憶装置。
【符号の説明】
【0226】
１００、２００ 記憶装置
１０１ メモリセルアレイ
１１１ 磁気抵抗効果素子
１０２ ワード線抵抗制御回路
１１２ ＰＭＯＳトランジスタ
ＭＣ メモリセル
ＢＬ ビット線
ＷＬ ワード線
１０３、１０６ ゲート電圧切替部
１０４ ワード線ドライバ
１１４、１１７ 電圧切替スイッチ
１１３ 抵抗状態制御スイッチ
１０５ ビット線導通回路
１１５ ＮＭＯＳトランジスタ
１１６ 導通状態制御スイッチ
１０７ ビット線ドライバ
１０８ カラムセレクタ
１１８ カラムスイッチ
１０９ 読出し回路
１０１ メモリセルアレイ
１１１ 磁気抵抗効果素子
１０２ ワード線抵抗制御回路
１１２ ＰＭＯＳトランジスタ
ＭＣ メモリセル
ＢＬ ビット線
ＷＬ ワード線
１０３、１０６ ゲート電圧切替部
１０４ ワード線ドライバ
１１４、１１７ 電圧切替スイッチ
１１３ 抵抗状態制御スイッチ
１０５ ビット線導通回路
１１５ ＮＭＯＳトランジスタ
１１６ 導通状態制御スイッチ
１０７ ビット線ドライバ
１０８ カラムセレクタ
１１８ カラムスイッチ
１０９ 読出し回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】