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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024094764
(43)【公開日】2024-07-10
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 25/04 20230101AFI20240703BHJP
H01L 25/00 20060101ALI20240703BHJP
H01L 21/60 20060101ALI20240703BHJP
H01L 23/48 20060101ALI20240703BHJP
【ＦＩ】
H01L25/04 Z
H01L25/00 B
H01L21/60 321E
H01L23/48 G
【審査請求】未請求
【請求項の数】18
【出願形態】ＯＬ
(21)【出願番号】P 2022211522
(22)【出願日】2022-12-28
(71)【出願人】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】110002918
【氏名又は名称】弁理士法人扶桑国際特許事務所
(72)【発明者】
【氏名】荒木 龍
(57)【要約】
【課題】配線インダクタンスの発生を抑制する。
【解決手段】配線部材４０ｃは、半導体チップ３ｄの出力電極に接続され、主電流リードフレーム１１の配線領域に絶縁性のスペーサを介して接続される。この際、配線部材４０ｃ及びスペーサにより、（ハイサイド側の）半導体チップの入力電極と（ローサイド側の）半導体チップ３ｄの出力電極との間にスナバコンデンサが構成される。このため、配線部材４０ｃ及び主電流リードフレーム１１に配線インダクタンスで発生する逆起電力がスナバコンデンサで緩和されて、（ハイサイド側の）半導体チップと（ローサイド側の）半導体チップ３ｄの耐圧破壊の発生が防止される。
【選択図】図５
【解決手段】配線部材４０ｃは、半導体チップ３ｄの出力電極に接続され、主電流リードフレーム１１の配線領域に絶縁性のスペーサを介して接続される。この際、配線部材４０ｃ及びスペーサにより、（ハイサイド側の）半導体チップの入力電極と（ローサイド側の）半導体チップ３ｄの出力電極との間にスナバコンデンサが構成される。このため、配線部材４０ｃ及び主電流リードフレーム１１に配線インダクタンスで発生する逆起電力がスナバコンデンサで緩和されて、（ハイサイド側の）半導体チップと（ローサイド側の）半導体チップ３ｄの耐圧破壊の発生が防止される。
【選択図】図５
【特許請求の範囲】
【請求項1】
おもて面に設けられた第１出力電極と裏面に設けられた第１入力電極とを含む第１半導体チップと、
前記第１半導体チップの前記第１入力電極が接合された第１チップ領域と第１配線領域とを含む第１リードフレームと、
おもて面に設けられた第２出力電極と裏面に設けられた第２入力電極とを含み、前記第１チップ領域の側部に隣接する第２半導体チップと、
前記第２半導体チップの前記第２出力電極と電気的に接続される第３リードフレームと、
前記第２半導体チップの前記第２出力電極に接続され、前記第１リードフレームの前記第１配線領域に絶縁部材を介して接続される配線部材と、
を含む半導体装置。
前記第１半導体チップの前記第１入力電極が接合された第１チップ領域と第１配線領域とを含む第１リードフレームと、
おもて面に設けられた第２出力電極と裏面に設けられた第２入力電極とを含み、前記第１チップ領域の側部に隣接する第２半導体チップと、
前記第２半導体チップの前記第２出力電極と電気的に接続される第３リードフレームと、
前記第２半導体チップの前記第２出力電極に接続され、前記第１リードフレームの前記第１配線領域に絶縁部材を介して接続される配線部材と、
を含む半導体装置。
【請求項2】
前記第２半導体チップの前記第２入力電極が接合され、前記第１チップ領域の側部に隣接する第２チップ領域と前記第１半導体チップの前記第１出力電極と電気的に接続される第２配線領域とを含む第２リードフレーム、
をさらに含む、
請求項１に記載の半導体装置。
をさらに含む、
請求項１に記載の半導体装置。
【請求項3】
前記第２リードフレームの前記第２チップ領域は前記第１チップ領域に対して第１方向に隣接し、
前記第１リードフレームの前記第１配線領域は前記第１方向に沿って、前記第２リードフレームの前記第２チップ領域の一方の側部に設けられている、
請求項２に記載の半導体装置。
前記第１リードフレームの前記第１配線領域は前記第１方向に沿って、前記第２リードフレームの前記第２チップ領域の一方の側部に設けられている、
請求項２に記載の半導体装置。
【請求項4】
前記第３リードフレームは、前記第２リードフレームの前記第２チップ領域の前記一方の側部の反対側の他方の側部に設けられている、
請求項３に記載の半導体装置。
請求項３に記載の半導体装置。
【請求項5】
前記第２リードフレームの前記第２配線領域は、前記第２チップ領域から前記第１リードフレームの前記第１チップ領域の前記他方の側部に延伸している、
請求項４に記載の半導体装置。
請求項４に記載の半導体装置。
【請求項6】
前記配線部材は、平板状であって、平面視で矩形状を成している、
請求項５に記載の半導体装置。
請求項５に記載の半導体装置。
【請求項7】
前記配線部材は、前記第２半導体チップの前記第２出力電極から、さらに、前記他方の側部に延伸して、前記第３リードフレームに接続されている、
請求項６に記載の半導体装置。
請求項６に記載の半導体装置。
【請求項8】
前記第１半導体チップ及び前記第２半導体チップがそれぞれ複数設けられ、
前記第１リードフレームは複数の前記第１半導体チップがそれぞれ接合される前記第１チップ領域を複数含み、
前記第２リードフレームは複数設けられて、前記第１方向に沿って一列に配置されて、複数の前記第２半導体チップがそれぞれ接合され、
前記第１リードフレームの前記第１配線領域は、前記第１方向に沿って延伸し、複数の前記第２リードフレームの前記第２チップ領域の前記一方の側部に設けられ、
前記第３リードフレームは複数設けられ、複数の前記第２半導体チップの前記第２出力電極に電気的にそれぞれ接続され、
前記配線部材は複数設けられ、複数の前記第２半導体チップの前記第２出力電極に接続され、前記第１リードフレームの前記第１配線領域に前記絶縁部材を介してそれぞれ接続される、
請求項７に記載の半導体装置。
前記第１リードフレームは複数の前記第１半導体チップがそれぞれ接合される前記第１チップ領域を複数含み、
前記第２リードフレームは複数設けられて、前記第１方向に沿って一列に配置されて、複数の前記第２半導体チップがそれぞれ接合され、
前記第１リードフレームの前記第１配線領域は、前記第１方向に沿って延伸し、複数の前記第２リードフレームの前記第２チップ領域の前記一方の側部に設けられ、
前記第３リードフレームは複数設けられ、複数の前記第２半導体チップの前記第２出力電極に電気的にそれぞれ接続され、
前記配線部材は複数設けられ、複数の前記第２半導体チップの前記第２出力電極に接続され、前記第１リードフレームの前記第１配線領域に前記絶縁部材を介してそれぞれ接続される、
請求項７に記載の半導体装置。
【請求項9】
前記第１リードフレームの複数の前記第１チップ領域は前記第１配線領域に沿って、所定の間隔を空けて前記第１配線領域にそれぞれ接続されて、
複数の前記第２リードフレームの前記第２チップ領域は、前記第１配線領域に沿って、複数の前記第１チップ領域の側部にそれぞれ隣接して配置されている、
請求項８に記載の半導体装置。
複数の前記第２リードフレームの前記第２チップ領域は、前記第１配線領域に沿って、複数の前記第１チップ領域の側部にそれぞれ隣接して配置されている、
請求項８に記載の半導体装置。
【請求項10】
前記第１半導体チップの前記おもて面の端部に第１制御電極を設けられ、
前記第２半導体チップの前記おもて面の端部に第２制御電極を設けられ、
複数の前記第１半導体チップは前記第１制御電極が前記一方の側部を向いて前記第１チップ領域にそれぞれ接合され、
複数の前記第２半導体チップは前記第２制御電極が前記一方の側部を向いて複数の前記第２リードフレームの前記第２チップ領域にそれぞれ接合されている、
請求項９に記載の半導体装置。
前記第２半導体チップの前記おもて面の端部に第２制御電極を設けられ、
複数の前記第１半導体チップは前記第１制御電極が前記一方の側部を向いて前記第１チップ領域にそれぞれ接合され、
複数の前記第２半導体チップは前記第２制御電極が前記一方の側部を向いて複数の前記第２リードフレームの前記第２チップ領域にそれぞれ接合されている、
請求項９に記載の半導体装置。
【請求項11】
前記第１制御電極及び前記第２制御電極にそれぞれ制御信号を入力する制御部をさらに含む、
請求項１０に記載の半導体装置。
請求項１０に記載の半導体装置。
【請求項12】
前記制御部は、平面視で、前記第１リードフレームの前記第１配線領域の複数の前記第２半導体チップに対して反対側に設けられている、
請求項１１に記載の半導体装置。
請求項１１に記載の半導体装置。
【請求項13】
前記制御部は、
前記第１制御電極及び前記第２制御電極に第１制御信号及び第２制御信号をそれぞれ入力する複数の制御チップ、をさらに含む、
請求項１２に記載の半導体装置。
前記第１制御電極及び前記第２制御電極に第１制御信号及び第２制御信号をそれぞれ入力する複数の制御チップ、をさらに含む、
請求項１２に記載の半導体装置。
【請求項14】
平面視で、前記配線部材の前記第１リードフレームの前記第１配線領域に重畳する部分は、前記第１配線領域に沿って広がっている、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項15】
前記配線部材は、前記第２出力電極に対して導電性のスペーサを介して接続されている、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項16】
前記配線部材は、平面視で、前記第２出力電極に対向する面の部分に凸部を備え、前記凸部により前記第２出力電極に接続されている、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項17】
前記絶縁部材は、誘電性を備える、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項18】
前記配線部材は、前記絶縁部材に替えて、前記第１リードフレームの前記第１配線領域にチップコンデンサを介して接続されている、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関する。
【背景技術】
【0002】
半導体装置は、Ｐ型のリードフレームにＦＷＤ（Free Wheeling Diode）チップ及びパワートランジスタチップがそれぞれ接合され、Ｎ型のリードフレームにＦＷＤチップ及びパワートランジスタチップがそれぞれ接合されている。さらに、Ｐ型のリードフレームのＦＷＤチップ及びパワートランジスタチップのそれぞれのおもて側の電極がＮ型のリードフレームにＤＬＢフレームにより接続されている（例えば、特許文献１を参照）。
【0003】
また、半導体パワーモジュールでは、Ｐ側電極板のおもて面にパワートランジスタの裏面電極（コレクタ）が、出力用導電板のおもて面にパワートランジスタの裏面電極（コレクタ）がそれぞれ接続されている。出力用導電板の裏面に絶縁基板を介してＮ側電極板が設けられている。出力用導電板のパワートランジスタのおもて面電極（エミッタ）がＮ側電極板に接続されている（例えば、特許文献２を参照）。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１８－０８１９４７号公報
【特許文献2】特開２００９－０７１１３０号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明は、配線インダクタンスの発生を抑制する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明の一観点によれば、おもて面に設けられた第１出力電極と裏面に設けられた第１入力電極とを含む第１半導体チップと、前記第１半導体チップの前記第１入力電極が接合された第１チップ領域と第１配線領域とを含む第１リードフレームと、おもて面に設けられた第２出力電極と裏面に設けられた第２入力電極とを含み、前記第１チップ領域の側部に隣接する第２半導体チップと、前記第２半導体チップの前記第２出力電極と電気的に接続される第３リードフレームと、前記第２半導体チップの前記第２出力電極に接続され、前記第１リードフレームの前記第１配線領域に絶縁部材を介して接続される配線部材と、を含む半導体装置が提供される。
【0007】
前記第２半導体チップの前記第２入力電極が接合され、前記第１チップ領域の側部に隣接する第２チップ領域と前記第１半導体チップの前記第１出力電極と電気的に接続される第２配線領域とを含む第２リードフレーム、をさらに含んでよい。
【0008】
前記第２リードフレームの前記第２チップ領域は前記第１チップ領域に対して第１方向に隣接し、前記第１リードフレームの前記第１配線領域は前記第１方向に沿って、前記第２リードフレームの前記第２チップ領域の一方の側部に設けられてよい。
【0009】
前記第３リードフレームは、前記第２リードフレームの前記第２チップ領域の前記一方の側部の反対側の他方の側部に設けられてよい。
前記第２リードフレームの前記第２配線領域は、前記第２チップ領域から前記第１リードフレームの前記第１チップ領域の前記他方の側部に延伸してよい。
前記第２リードフレームの前記第２配線領域は、前記第２チップ領域から前記第１リードフレームの前記第１チップ領域の前記他方の側部に延伸してよい。
【0010】
前記配線部材は、平板状であって、平面視で矩形状を成してよい。
前記配線部材は、前記第２半導体チップの前記第２出力電極から、さらに、前記他方の側部に延伸して、前記第３リードフレームに接続されてよい。
前記配線部材は、前記第２半導体チップの前記第２出力電極から、さらに、前記他方の側部に延伸して、前記第３リードフレームに接続されてよい。
【0011】
前記第１半導体チップ及び前記第２半導体チップがそれぞれ複数設けられ、前記第１リードフレームは複数の前記第１半導体チップがそれぞれ接合される前記第１チップ領域を複数含み、前記第２リードフレームは複数設けられて、前記第１方向に沿って一列に配置されて、複数の前記第２半導体チップがそれぞれ接合され、前記第１リードフレームの前記第１配線領域は、前記第１方向に沿って延伸し、複数の前記第２リードフレームの前記第２チップ領域の前記一方の側部に設けられ、前記第３リードフレームは複数設けられ、複数の前記第２半導体チップの前記第２出力電極に電気的にそれぞれ接続され、前記配線部材は複数設けられ、複数の前記第２半導体チップの前記第２出力電極に接続され、前記第１リードフレームの前記第１配線領域に前記絶縁部材を介してそれぞれ接続されてよい。
【0012】
前記第１リードフレームの複数の前記第１チップ領域は前記第１配線領域に沿って、所定の間隔を空けて前記第１配線領域にそれぞれ接続されて、複数の前記第２リードフレームの前記第２チップ領域は、前記第１配線領域に沿って、複数の前記第１チップ領域の側部にそれぞれ隣接して配置されてよい。
【0013】
前記第１半導体チップの前記おもて面の端部に第１制御電極を設けられ、前記第２半導体チップの前記おもて面の端部に第２制御電極を設けられ、複数の前記第１半導体チップは前記第１制御電極が前記一方の側部を向いて前記第１チップ領域にそれぞれ接合され、複数の前記第２半導体チップは前記第２制御電極が前記一方の側部を向いて複数の前記第２リードフレームの前記第２チップ領域にそれぞれ接合されてよい。
【0014】
前記第１制御電極及び前記第２制御電極にそれぞれ制御信号を入力する制御部をさらに含んでよい。
前記制御部は、平面視で、前記第１リードフレームの前記第１配線領域の複数の前記第２半導体チップに対して反対側に設けられてよい。
前記制御部は、平面視で、前記第１リードフレームの前記第１配線領域の複数の前記第２半導体チップに対して反対側に設けられてよい。
【0015】
前記制御部は、前記第１制御電極及び前記第２制御電極に第１制御信号及び第２制御信号をそれぞれ入力する複数の制御チップ、をさらに含んでよい。
平面視で、前記配線部材の前記第１リードフレームの前記第１配線領域に重畳する部分は、前記第１配線領域に沿って広がってよい。
平面視で、前記配線部材の前記第１リードフレームの前記第１配線領域に重畳する部分は、前記第１配線領域に沿って広がってよい。
【0016】
前記配線部材は、前記第２出力電極に対して導電性のスペーサを介して接続されていてよい。
前記配線部材は、平面視で、前記第２出力電極に対向する面の部分に凸部を備え、前記凸部により前記第２出力電極に接続されていてよい。
前記配線部材は、平面視で、前記第２出力電極に対向する面の部分に凸部を備え、前記凸部により前記第２出力電極に接続されていてよい。
【0017】
前記絶縁部材は、誘電性を備えてよい。
前記配線部材は、前記絶縁部材に替えて、前記第１リードフレームの前記第１配線領域にチップコンデンサを介して接続されていてよい。
前記配線部材は、前記絶縁部材に替えて、前記第１リードフレームの前記第１配線領域にチップコンデンサを介して接続されていてよい。
【0018】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた発明となりうる。
【発明の効果】
【0019】
開示の技術によれば、配線インダクタンスの発生を抑制し、半導体装置の信頼性の低下を抑制する。
【図面の簡単な説明】
【0020】
【図1】第１の実施の形態の半導体装置の平面図である。
【図2】第１の実施の形態の半導体装置の２ａ側（Ａ）及び２ｂ側（Ｂ）側面図である。
【図3】第１の実施の形態の半導体装置の封止体を除いた平面図である。
【図4】第１の実施の形態の半導体装置に含まれるリードフレームの平面図である。
【図5】第１の実施の形態の半導体装置の封止体を除いた側面図である。
【図6】第１の実施の形態の半導体装置の機能を実現する回路を示す等価回路図である。
【図7】参考例の半導体装置の封止体を除いた平面図である。
【図8】参考例の半導体装置の機能を実現する回路を示す等価回路図である。
【図9】第２の実施の形態の半導体装置の封止体を除いた平面図である。
【図10】第３の実施の形態の半導体装置の封止体を除いた平面図である。
【図11】第３の実施の形態の半導体装置に含まれるリードフレームの平面図である。
【図12】第３の実施の形態の半導体装置の封止体を除いた側面図である。
【図13】第３の実施の形態の半導体装置の機能を実現する回路を示す等価回路図である。
【発明を実施するための形態】
【0021】
以下、図面を参照して、実施の形態について説明する。なお、以下の説明において、「おもて面」及び「上面」とは、図の半導体装置１，１ｂにおいて、上側（＋Ｚ方向）を向いたＸ－Ｙ面を表す。同様に、「上」とは、図の半導体装置１，１ｂにおいて、上側（＋Ｚ方向）の方向を表す。「裏面」及び「下面」とは、図の半導体装置１，１ｂにおいて、下側（－Ｚ方向）を向いたＸ－Ｙ面を表す。同様に、「下」とは、図の半導体装置１，１ｂにおいて、下側（－Ｚ方向）の方向を表す。必要に応じて他の図面でも上記と同様の方向性を意味する。「高位」とは、図の半導体装置１，１ｂにおいて、上側（＋Ｚ方向）の位置を表す。同様に、「低位」とは、図の半導体装置１，１ｂにおいて、下側（－Ｚ方向）の位置を表す。「おもて面」、「上面」、「上」と「裏面」、「下面」、「下」と「側面」とは、相対的な位置関係を特定する便宜的な表現に過ぎず、本発明の技術的思想を限定するものではない。例えば、「上」及び「下」は、必ずしも地面に対する鉛直方向を意味しない。つまり、「上」及び「下」の方向は、重力方向に限定されない。また、以下の説明において「主成分」とは、８０ｖｏｌ％以上含む場合を表す。また、「略同一」とは、±１０％以内の範囲であればよい。また、「垂直」、「平行」とは、±１０°以内の範囲であればよい。
【0022】
［第１の実施の形態］
まず、第１の実施の形態の半導体装置１の外観について図１及び図２を用いて説明する。図１は、第１の実施の形態の半導体装置の平面図であり、図２は、第１の実施の形態の半導体装置の２ａ側（Ａ）及び２ｂ側（Ｂ）側面図である。なお、図２（Ａ）は、図１の半導体装置１を＋Ｙ方向に見た側面図である。図２（Ｂ）は、図１の半導体装置１を＋Ｘ方向に見た側面図である。
まず、第１の実施の形態の半導体装置１の外観について図１及び図２を用いて説明する。図１は、第１の実施の形態の半導体装置の平面図であり、図２は、第１の実施の形態の半導体装置の２ａ側（Ａ）及び２ｂ側（Ｂ）側面図である。なお、図２（Ａ）は、図１の半導体装置１を＋Ｙ方向に見た側面図である。図２（Ｂ）は、図１の半導体装置１を＋Ｘ方向に見た側面図である。
【0023】
半導体装置１は、後述する半導体チップ及び各種リードフレームとこれらを封止する封止体２とを含んでいる。封止体２は、平板状であって、立方体を成している。封止体２は、平面視で矩形状の上面２ｅと上面２ｅに対向し、上面２ｅの反対側の下面２ｆとを含んでいる。上面２ｅと下面２ｆとの形状及びサイズは略等しい。上面２ｅと下面２ｆとは略平行を成している。さらに、封止体２は、平面視で、上面２ｅ及び下面２ｆの四方を順に取り囲む長側面２ａ、短側面２ｂ、長側面２ｃ、短側面２ｄを含んでいる。長側面２ａ，２ｃは、半導体装置１の平面視で長辺に対応し、短側面２ｂ，２ｄは、半導体装置１の平面視で短辺に対応する。すなわち、長側面２ａ，２ｃは、半導体装置１の長手方向に平行であって、短側面２ｂ，２ｄは、半導体装置１の短手方向に平行である。
【0024】
また、半導体装置１は、封止体２の一対の短側面２ｂ，２ｄに締結部２ｇがそれぞれ形成されている。例えば、締結部２ｇは、短側面２ｂ，２ｄのそれぞれのほぼ中央に形成されていてよい。図１における締結部２ｇの形成位置は一例であり、この場合に限らない。締結部２ｇは、ボルト（図示を省略）が挿通される径である。締結部２ｇは、封止体２の上面２ｅ及び下面２ｆの間を貫通している。図１及び図２では、締結部２ｇが平面視でＵ字状である場合を示している。この場合に限らず、平面視で円形状であってもよい。半導体装置１の裏面（下面２ｆ）に冷却ユニットを取り付ける場合に、締結部２ｇにボルトを挿通させて、ボルトで冷却ユニットを締結する。このようにして半導体装置１に冷却ユニットを取り付けることができる。なお、冷却ユニットとは、例えば、ヒートシンク、冷媒により冷却する冷却装置が挙げられる。
【0025】
また、封止体２の一対の長側面２ａ，２ｃから各種リードフレームがそれぞれ延伸している。詳細は後述するものの、長側面２ａからは主電流リードフレームが、長側面２ｃからは制御リードフレームがそれぞれ延伸している。
【0026】
このような封止体２は、熱硬化性樹脂と当該熱硬化性樹脂に含有されている無機物フィラーとを含んでいる。熱硬化性樹脂は、例えば、エポキシ樹脂、フェノール樹脂、メラミン樹脂を含む群から選択される少なくとも１種を主成分とする。熱硬化性樹脂は、好ましくは、エポキシ樹脂を主成分とする。また、無機物フィラーには、高絶縁で高熱伝導の無機物が用いられる。無機物は、例えば、酸化アルミニウム、窒化アルミニウム、窒化珪素、窒化硼素を含む群から選択される少なくとも１種を主成分とする。無機物フィラーは、好ましくは、酸化珪素を主成分とする。無機物フィラーは、例えば、封止体２の原料全体の７０ｖｏｌ％以上、９０ｖｏｌ％以下である。
【0027】
次に、半導体装置１に含まれる封止体２により封止される半導体チップ及び各種リードフレームを含む構成部品について、図３～図５を用いて説明する。図３は、第１の実施の形態の半導体装置の封止体を除いた平面図であって、図４は、第１の実施の形態の半導体装置に含まれるリードフレームの平面図である。図５は、第１の実施の形態の半導体装置の封止体を除いた側面図である。なお、図３は、図１の半導体装置１の封止体２を除いた場合の平面図である。図４は、図３において、封止体２に封止される各種リードフレームのみを示している。図５は、図３において、－Ｘ方向側（短側面２ｂ側）の端部の側面図である。すなわち、図５は、図３において、＋Ｘ方向に見た側面図である。また、図３～図５では、参考までに、封止体２の位置を図示している。
【0028】
半導体装置１は、主電流リードフレーム１１～１７と、制御リードフレーム２０ａ～２０ｐ，２１と、絶縁シート３０と、放熱板３５と、半導体チップ３ａ１～３ａ３，３ｂ～３ｄと、制御ＩＣ（Integrated Circuit）４とを含んでいる。さらに、半導体装置１は、配線部材４０ａ～４０ｃ，４１ａ～４１ｃを含んでいる。また、制御ＩＣ４ａ～４ｃと半導体チップ３ａ１～３ａ３，３ｂ～３ｄとは制御ワイヤ４７ａ～４７ｃ，４８ａ～４８ｃ及びセンスワイヤ４６ａ～４６ｃにより電気的かつ機械的に接続されている。
【0029】
制御ワイヤ４７ａ～４７ｃ，４８ａ～４８ｃ及びセンスワイヤ４６ａ～４６ｃは、導電性に優れた金属を主成分として構成されている。このような金属は、例えば、金、銀、銅、アルミニウム、または、少なくともこれらの１種を含む合金が挙げられる。
【0030】
なお、主電流リードフレーム１１～１７は、封止体２の長側面２ａから外側（－Ｙ方向）に延伸している。制御リードフレーム２０ａ～２０ｐ，２１は、封止体２の長側面２ｃから外側（＋Ｙ方向）に延伸している。但し、図面では、長側面２ａ，２ｃからのそれぞれの延伸部分の記載は省略している。
【0031】
主電流リードフレーム１１～１７は、導電性に優れた材質により構成されている。このような材質として、例えば、銅、アルミニウム、または、少なくともこれらの１種を含む合金により構成されている。なお、ここでは、主電流リードフレーム１１～１７は、銅または銅合金を主成分として構成されている。主電流リードフレーム１１～１７に対して、耐食性に優れた材質によりめっき処理を行ってもよい。この際のめっき材は、例えば、ニッケル、金、または、少なくともこれらの１種を含む合金である。主電流リードフレーム１１～１７は、それぞれ、所定の距離以上、隙間が空いている。これにより、主電流リードフレーム１１～１７間の沿面距離が維持される。
【0032】
主電流リードフレーム１１は、図４に示されるように、外部接合領域１１ａと配線領域１１ｂとチップ領域１１ｃ，１１ｄ，１１ｅと配線領域１１ｆとを一体的に含んでいる。なお、チップ領域１１ｃ，１１ｄ，１１ｅ内に記載されている破線の四角の領域は半導体チップ３ａ１，３ａ２，３ａ３の配置位置を示している。半導体チップ３ａ１，３ａ２，３ａ３は、チップ領域１１ｃ，１１ｄ，１１ｅに接合部材４４を介して接合される。接合部材４４は、はんだまたは焼結材である。はんだは、所定の合金を主成分とする鉛フリーはんだにより構成される。所定の合金とは、例えば、錫－銀からなる合金、錫－亜鉛からなる合金、錫－アンチモンからなる合金のうち少なくともいずれかの合金である。はんだには、銅、ビスマス、インジウム、ニッケル、ゲルマニウム、コバルトまたはシリコン等の添加物が含まれてもよい。また、焼結材は、例えば、銀、金、銅の粉末である。
【0033】
外部接合領域１１ａは、平面視で封止体２の長側面２ａの短側面２ｄ近傍から－Ｙ方向に延伸している。外部接合領域１１ａは、延伸途中で、屈曲して＋Ｚ方向に延伸してよい。
【0034】
配線領域１１ｂは、外部接合領域１１ａとチップ領域１１ｃとを一体的に接続している。配線領域１１ｂは、短側面２ｄに平行を成し、長側面２ａから長側面２ｃに向かってチップ領域１１ｃにまで延伸している。
【0035】
チップ領域１１ｃ～１１ｅは、所定の間隔を空けて、短側面２ｂ，２ｄの中央付近にて長側面２ａ，２ｃに沿ってそれぞれ等間隔に隙間を空けて配置されている。配線領域１１ｆは、後述する主電流リードフレーム１２～１６に対して長側面２ｃ側を、短側面２ｂから長側面２ａ，２ｃに平行に短側面２ｂに向けて延伸している。なお、チップ領域１１ｅは、後述する主電流リードフレーム１５，１６の配線領域１５ｂ，１６ｂとの間に突出する領域を含んでいる。この領域は、チップ領域１１ｅの放熱性を向上に寄与する。
【0036】
配線領域１１ｆには、チップ領域１１ｃ～１１ｅの長側面２ｃ側が一体的に接続されている。なお、配線領域１１ｆは、チップ領域１１ｅから短側面２ｂ側に、後述するチップ領域１６ｃ程度、延伸してよい。すなわち、配線領域１１ｆは、チップ領域１６ｃに配置される半導体チップ３ｃよりも短側面２ｂ側に延伸してよい。
【0037】
主電流リードフレーム１２は、図４に示されるように、外部接合領域１２ａと配線領域１２ｂとチップ領域１２ｃとを一体的に含んでいる。なお、チップ領域１２ｃ内に記載されている破線の四角の領域は半導体チップ３ｂの配置位置を示している。半導体チップ３ｂは、チップ領域１２ｃに接合部材４４を介して接合される。
【0038】
外部接合領域１２ａは、平面視で封止体２の長側面２ａの外部接合領域１１ａに対して－Ｘ方向側の隣から－Ｙ方向に延伸している。外部接合領域１２ａは、延伸途中で、屈曲して＋Ｚ方向に延伸してよい。
【0039】
配線領域１２ｂは、外部接合領域１２ａとチップ領域１２ｃとを一体的に接続している。配線領域１２ｂは、外部接合領域１２ａから－Ｘ方向及び＋Ｙ方向による斜めの方向に向けてチップ領域１２ｃに延伸している。チップ領域１２ｃは、チップ領域１１ｃ，１１ｄの間にチップ領域１１ｃ，１１ｄ及び配線領域１１ｆに対して等間隔に隙間を空けて配置されている。
【0040】
主電流リードフレーム１３は、図４に示されるように、外部接合領域１３ａと配線領域１３ｂとを一体的に含んでいる。外部接合領域１３ａは、平面視で封止体２の長側面２ａの外部接合領域１２ａに対して－Ｘ方向側の隣から外側（－Ｙ方向）に延伸している。外部接合領域１３ａは、延伸途中で屈曲して＋Ｚ方向に延伸してよい。
【0041】
配線領域１３ｂは、外部接合領域１３ａに一体的に接続している。配線領域１３ｂは、外部接合領域１３ａから短側面２ｂ，２ｄに平行であって、長側面２ｃに向けて、チップ領域１２ｃまで延伸している。
【0042】
主電流リードフレーム１４は、図４に示されるように、外部接合領域１４ａと配線領域１４ｂとチップ領域１４ｃとを一体的に含んでいる。なお、チップ領域１４ｃ内に記載されている破線の四角の領域は半導体チップ３ｃの配置位置を示している。半導体チップ３ｃは、チップ領域１４ｃに接合部材４４を介して接合される。
【0043】
外部接合領域１４ａは、平面視で封止体２の長側面２ａの外部接合領域１３ａに対して－Ｘ方向側の隣から－Ｙ方向に延伸している。外部接合領域１４ａは、延伸途中で屈曲して＋Ｚ方向に延伸してよい。
【0044】
配線領域１４ｂは、外部接合領域１４ａとチップ領域１４ｃとを一体的に接続している。配線領域１４ｂは、外部接合領域１４ａから－Ｘ方向及び＋Ｙ方向による斜めの方向に向けてチップ領域１４ｃに延伸している。チップ領域１４ｃは、チップ領域１１ｄ，１１ｅの間にチップ領域１１ｄ，１１ｅ及び配線領域１１ｆに対して所定の隙間を空けて配置されている。
【0045】
主電流リードフレーム１５は、図４に示されるように、外部接合領域１５ａと配線領域１５ｂとを一体的に含んでいる。外部接合領域１５ａは、平面視で封止体２の長側面２ａの外部接合領域１４ａに対して－Ｘ方向側の隣から外側（－Ｙ方向）に延伸している。外部接合領域１５ａは、延伸途中で屈曲して＋Ｚ方向に延伸してよい。配線領域１５ｂは、外部接合領域１５ａに一体的に接続している。配線領域１５ｂは、外部接合領域１５ａから、長側面２ｃに向けて、チップ領域１４ｃまで延伸している。
【0046】
主電流リードフレーム１６は、図４に示されるように、外部接合領域１６ａと配線領域１６ｂとチップ領域１６ｃとを一体的に含んでいる。なお、チップ領域１６ｃ内に記載されている破線の四角の領域は半導体チップ３ｄの配置位置を示している。半導体チップ３ｄは、チップ領域１６ｃに接合部材４４を介して接合される。
【0047】
外部接合領域１６ａは、平面視で封止体２の長側面２ａの外部接合領域１５ａに対して－Ｘ方向側の隣から－Ｙ方向に延伸している。外部接合領域１６ａは、延伸途中で屈曲して＋Ｚ方向に延伸してよい。
【0048】
配線領域１６ｂは、外部接合領域１６ａとチップ領域１６ｃとを一体的に接続している。配線領域１６ｂは、外部接合領域１６ａから長側面２ｃに向けてチップ領域１６ｃに延伸している。チップ領域１６ｃは、チップ領域１１ｅの－Ｘ方向の隣であって、チップ領域１１ｅ及び配線領域１１ｆに対して所定の隙間を空けて配置されている。
【0049】
主電流リードフレーム１７は、図４に示されるように、外部接合領域１７ａと配線領域１７ｂとを一体的に含んでいる。外部接合領域１７ａは、平面視で封止体２の長側面２ａの外部接合領域１６ａに対して－Ｘ方向側の隣から外側（－Ｙ方向）に延伸している。外部接合領域１７ａは、延伸途中で屈曲して、＋Ｚ方向に延伸してよい。配線領域１７ｂは、外部接合領域１７ａに一体的に接続している。配線領域１７ｂは、外部接合領域１７ａから配線領域１６ｂまで延伸している。
【0050】
なお、主電流リードフレーム１１，１２，１４，１６の外部接合領域１１ａ，１２ａ，１４ａ，１６ａ及び主電流リードフレーム１３，１５，１７は、チップ領域１１ｃ～１１ｅ，１２ｃ，１４ｃ，１６ｃ及び配線領域１１ｆよりも鉛直上方（＋Ｚ方向）に位置している。配線領域１１ｂ，１２ｂ，１４ｂ，１６ｂは、傾斜して、外部接合領域１１ａ，１２ａ，１４ａ，１６ａとチップ領域１１ｃ，１２ｃ，１４ｃ，１６ｃとを接続している。
【0051】
絶縁シート３０は、平面視で矩形状を成している。絶縁シート３０は、熱硬化性樹脂と無機物フィラーとを含むシートである。熱硬化性樹脂は、例えば、エポキシ樹脂、フェノール樹脂、メラミン樹脂、ポリイミド樹脂を含む群から選択される少なくとも１種を主成分とする。好ましくは、エポキシ樹脂を主成分とする。また、無機物フィラーには、酸化アルミニウム、窒化アルミニウム、窒化珪素、窒化硼素を含む群から選択される少なくとも１種を主成分とする無機物が用いられる。このような絶縁シート３０は、少なくとも、主電流リードフレーム１１のチップ領域１１ｃ～１１ｅ，１２ｃ及び配線領域１１ｆと主電流リードフレーム１２，１４，１６のチップ領域１２ｃ，１４ｃ，１６ｃが配置されている。
【0052】
放熱板３５は、平面視で矩形状を成し、絶縁シート３０のサイズと同等、または、大きくてよい。このような放熱板３５は、熱伝導性に優れた金属を主成分として構成されている。金属は、例えば、銅、アルミニウム、または、少なくともこれらの一種を含む合金である。放熱板３５の耐食性を向上させるために、めっき処理を行ってもよい。この際、用いられるめっき材は、例えば、ニッケル、ニッケル－リン合金、ニッケル－ボロン合金である。また、放熱板３５の裏面は封止体２の下面２ｆから露出されている。この際、放熱板３５の裏面は封止体２の下面２ｆに対して同一平面を成し、または、下面２ｆよりも－Ｚ方向に突出してもよい。なお、本実施の形態では、放熱板３５の裏面が封止体２の下面２ｆに対して同一平面を成している場合を例示している（図５）。
【0053】
半導体チップ３ａ１～３ａ３，３ｂ～３ｄは、例えば、ＲＣ（Reverse Conducting）－ＩＧＢＴ（Insulated Gated Bipolar Transistor）のスイッチング素子である。ＲＣ－ＩＧＢＴは、ＩＧＢＴとＦＷＤが１チップ内に構成されている。ＲＣ－ＩＧＢＴチップは、ＩＧＢＴとＦＷＤとが逆並列で接続された回路が構成されている。このような半導体チップ３ａ１～３ａ３，３ｂ～３ｄは、例えば、シリコンにより構成されてよい。
【0054】
このような半導体チップ３ａ１～３ａ３，３ｂ～３ｄは、おもて面に制御電極３ｆとしてゲート電極と出力電極３ｇとしてエミッタ電極とを含んでいる。なお、この半導体チップ３ａ１～３ａ３，３ｂ～３ｄは、制御電極３ｆを角部にそれぞれ備えている。出力電極３ｇは、おもて面の制御電極３ｆを除いた範囲に備えられている。また、半導体チップ３ａ１～３ａ３，３ｂ～３ｄは、裏面に入力電極３ｈとしてコレクタ電極を備えている。また、図３に示される半導体チップ３ａ１～３ａ３，３ｂ～３ｄは、制御電極３ｆが長側面２ｃ側を向いて配置されている。
【0055】
また、半導体チップ３ａ１～３ａ３，３ｂ～３ｄは、炭化シリコンにより構成されるパワーデバイスであってもよい。このパワーデバイスの一例として、パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）が挙げられる。パワーＭＯＳＦＥＴのボディダイオードが、ＲＣ－ＩＧＢＴのＦＷＤと同様の機能を果たしてよい。このような半導体チップ３ａ１～３ａ３，３ｂ～３ｄは、おもて面に、制御電極３ｆとしてゲート電極及び出力電極３ｇとしてソース電極を、裏面に入力電極３ｈとしてドレイン電極をそれぞれ備えている。
【0056】
制御リードフレーム２０ａ～２０ｐ，２１は、導電性に優れた材質により構成されている。このような材質として、例えば、銅、アルミニウム、または、少なくともこれらの１種を含む合金により構成されている。なお、ここでは、制御リードフレーム２０ａ～２０ｐ，２１は、銅または銅合金を主成分として構成されている。また、制御リードフレーム２０ａ～２０ｐ，２１に対して、耐食性に優れた材質によりめっき処理を行うことも可能である。この際のめっき材は、例えば、ニッケル、金、または、少なくともこれらの１種を含む合金である。また、制御リードフレーム２０ａ～２０ｐ，２１は、それぞれ、所定の距離以上、隙間が空いている。これにより、制御リードフレーム２０ａ～２０ｐ，２１間の沿面距離が維持される。
【0057】
制御リードフレーム２０ａ～２０ｐは、主電流リードフレーム１１の配線領域１１ｆから長側面２ｃ側にそれぞれ設けられている。さらに、制御リードフレーム２０ａ～２０ｐは、短側面２ｄから短側面２ｂに向かって、長側面２ｃに沿ってそれぞれ設けられている。制御リードフレーム２０ａ～２０ｐは平面視で封止体２の長側面２ｃから外側（＋Ｙ方向）に延伸している。制御リードフレーム２０ａ～２０ｐは、延伸途中で屈曲して＋Ｚ方向に延伸してよい。
【0058】
制御リードフレーム２１は、平面視でＵ字状を成して、ＩＣ領域２１ｂ～２１ｄ及び外部接合領域２１ａ，２１ｅを含んでいる。外部接合領域２１ａは、図４に示されるように、長側面２ｃ及び短側面２ｄにより構成される角部近傍であって、制御リードフレーム２０ａ，２０ｂの間に設けられている。外部接合領域２１ａは、図４に示されるように、平面視で封止体２の長側面２ｃから外側（＋Ｙ方向）に延伸している。外部接合領域２１ｄは、延伸途中で屈曲して、＋Ｚ方向に延伸してよい。
【0059】
外部接合領域２１ｅは、図４に示されるように、長側面２ｃ及び短側面２ｂにより構成される角部近傍であって、制御リードフレーム２０ｐの－Ｘ方向の隣に設けられている。外部接合領域２１ｅは、平面視で封止体２の長側面２ｃから外側（＋Ｙ方向）に延伸している。外部接合領域２１ｅは、延伸途中で屈曲して＋Ｚ方向に延伸してよい。
【0060】
このような制御リードフレーム２１は、外部接合領域２１ａから長側面２ａに向かって内側に入り込み、主電流リードフレーム１１の配線領域１１ｆの側部を配線領域１１ｆに沿って延伸し、外部接合領域２１ｅに続いている。その途中の主電流リードフレーム１１の配線領域１１ｆに平行な領域にＩＣ領域２１ａ～２１ｃがそれぞれ設けられている。ＩＣ領域２１ｂ～２１ｄには制御ＩＣ４ａ～４ｃが接合部材４４（図示を省略）を介してそれぞれ設けられる。
【0061】
制御ＩＣ４ａ～４ｃは、制御チップの一例であって、ハイサイド側及びローサイド側の両方の半導体チップ３ａ～３ｄを制御するため、ＨＶＩＣ（High Voltage Integrated Circuit）及びＬＶＩＣ（Low Voltage Integrated Circuit）の両方を兼ねるハイブリッド型のＩＣである。制御ＩＣ４ａ～４ｃは、制御リードフレーム２０ａ～２０ｅ，２０ｆ～２０ｊ，２０ｋ～２０ｐにワイヤ（符号省略）によりそれぞれ接続されている。また、制御ＩＣ４ａ～４ｃは、制御リードフレーム２１にワイヤ（符号省略）によりそれぞれ接続されている。
【0062】
制御ＩＣ４ａ～４ｃは、ハイサイド側の半導体チップ３ａ１～３ａ３の制御電極３ｆに制御ワイヤ４７ａ～４７ｃを経由して直接接続されている。なお、制御ＩＣ４ａ～４ｃは、ハイサイド側の半導体チップ３ａ１～３ａ３の出力電極３ｇにセンスワイヤ４６ａ～４６ｃによりそれぞれ直接接続されている。また、制御ＩＣ４ａ～４ｃは、ローサイド側の半導体チップ３ｂ～３ｄの制御電極３ｆに制御ワイヤ４８ａ～４８ｃを経由して直接接続されている。
【0063】
配線部材４０ａ～４０ｃ，４１ａ～４１ｃは、導電性に優れた材質により構成されている。このような材質として、例えば、銅、アルミニウム、または、少なくともこれらの１種を含む合金により構成されている。なお、ここでは、配線部材４０ａ～４０ｃ，４１ａ～４１ｃは、銅または銅合金を主成分として構成されている。配線部材４０ａ～４０ｃ，４１ａ～４１ｃに対して、耐食性に優れた材質によりめっき処理を行うことも可能である。この際のめっき材は、例えば、ニッケル、金、または、少なくともこれらの１種を含む合金である。また、配線部材４０ａ～４０ｃ，４１ａ～４１ｃは、平面視で、直線状であって、ストライプ型（短冊型）を成している。配線部材４０ａ～４０ｃ，４１ａ～４１ｃはそれぞれ短側面２ｂ，２ｄに平行であって、長側面２ａ，２ｄに直交してそれぞれ設けられている。この場合の±Ｘ方向の幅は、例えば、０．５ｍｍ以上、３．５ｍｍ以下であり、±Ｚ方向の厚さは、０．１ｍｍ以上、３．０ｍｍ以下である。
【0064】
配線部材４０ａ～４０ｃの中間部分は、主電流リードフレーム１２，１４，１６にそれぞれ接合された半導体チップ３ｂ～３ｄの出力電極３ｇに接合部材４４とスペーサ４２と接合部材４４とを介して電気的に接合されている。なお、図５には、半導体チップ３ｄに接合された配線部材４０ｃを例示している。他の半導体チップ３ｂ，３ｃ及び配線部材４０ａ，４０ｂも同様に接合される。
【0065】
スペーサ４２は導電性に優れた材質により構成されている。このような材質として、例えば、銅、アルミニウム、または、少なくともこれらの１種を含む合金により構成されている。ここでは、スペーサ４２は、銅または銅合金を主成分として構成されている。なお、配線部材４０ａ～４０ｃの半導体チップ３ｂ～３ｄの出力電極３ｇに対向する面の部分に凸部を備えて、当該凸部により出力電極３ｇに接合してもよい。
【0066】
また、配線部材４０ａ～４０ｃの長側面２ａ（－Ｙ方向）側の一端部は、主電流リードフレーム１３，１５，１７の配線領域１３ｂ，１５ｂ，１７ｂに接合部材４４を介して電気的に接続されている。
【0067】
さらに、配線部材４０ａ～４０ｃの中間部分から長側面２ｃ（＋Ｙ方向）に延伸する長側面２ｃ（＋Ｙ方向）側の他端部は、主電流リードフレーム１１の配線領域１１ｆにスペーサ４３を介して接続されている。
【0068】
スペーサ４３は、誘電性を有する絶縁材料により構成されている。このようなスペーサ４３の主成分となる材料は、例えば、プラスチック、セラミックスが挙げられる。また、絶縁材料により構成されるスペーサ４３に代わり、配線部材４０ａ～４０ｃの他端部と主電流リードフレーム１１の配線領域１１ｆとをチップコンデンサを介して接続してもよい。
【0069】
配線部材４１ａ～４１ｃの長側面２ｃ（＋Ｙ方向）側の他端部は、主電流リードフレーム１１にそれぞれ接合された半導体チップ３ａ１，３ａ２，３ａ３の出力電極３ｇに接合部材４４及び既述のスペーサ４２を介して電気的に接合されている。また、配線部材４１ａ～４１ｃの長側面２ａ（－Ｙ方向）側の一端部は、主電流リードフレーム１２，１４，１６の配線領域１２ｂ，１４ｂ，１６ｂに接合部材４４を介して電気的に接続されている。なお、配線部材４１ａ～４１ｃの場合でも、接合部材４４に替えて、導電性接着剤のみを利用してもよい。また、配線部材４１ａ～４１ｃの他端部は凸部を備えてよい。
【0070】
次に、上記の主電流リードフレーム１１～１７と、制御リードフレーム２０ａ～２０ｐ，２１と、配線部材４０ａ～４０ｃ，４１ａ～４１ｃと、半導体チップ３ａ１～３ａ３，３ｂ～３ｄと、制御ＩＣ４ａ～４ｃとで、実現される回路構成について図３～図５並びに図６を用いて説明する。図６は、第１の実施の形態の半導体装置の機能を実現する回路を示す等価回路図である。
【0071】
半導体装置１は、図６に示されるように、３相のインバータ回路部を含む。インバータ回路部は、直流を交流に変換する回路である。外部の直流電源の正極と負極とが高電位の接続点Ｐと低電位の接続点Ｎ（Ｕ），Ｎ（Ｖ），Ｎ（Ｗ）とにそれぞれ接続される。また、負荷が接続点Ｕ，Ｖ，Ｗに接続される。半導体チップ３ａ１～３ａ３，３ｂ～３ｄは制御ＩＣ４ａ～４ｃから入力される制御信号に応じて接続点Ｐから入力された直流電流を変換し、接続点Ｕ，Ｖ，Ｗから３相交流として出力する。
【0072】
接続点Ｐは、主電流リードフレーム１１の外部接合領域１１ａに対応し、主電流リードフレーム１１が半導体チップ３ａ１の入力電極３ｈに接続されている。主電流リードフレーム１１の半導体チップ３ａ１の出力電極３ｇは配線部材４１ａ及び主電流リードフレーム１２を介して半導体チップ３ｂの入力電極３ｈに接続されている。
【0073】
接続点Ｕは、主電流リードフレーム１２の外部接合領域１２ａに対応し、主電流リードフレーム１２に半導体チップ３ｂの入力電極３ｈが接続されている。半導体チップ３ｂの入力電極３ｈと半導体チップ３ａ１の出力電極３ｇとは主電流リードフレーム１２及び配線部材４１ａを介してそれぞれ接続されている。接続点Ｎ（Ｕ）は、主電流リードフレーム１３の外部接合領域１３ａに対応し、半導体チップ３ｂの出力電極３ｇに配線部材４０ａを介してそれぞれ接続されている。
【0074】
また、半導体チップ３ａ１の入力電極３ｈと半導体チップ３ｂの出力電極３ｇとの間に、配線領域１１ｆとスペーサ４３（並びに接合部材４４）と配線部材４０ａとにより、スナバコンデンサが構成されている。
【0075】
なお、制御ＩＣ４ａは、制御リードフレーム２０ａ～２０ｅ，２１にワイヤにより接続されている。制御ＩＣ４ａは、制御リードフレーム２０ａ～２０ｅ，２１から入力される信号に応じて、ハイサイド側の半導体チップ３ａ１の制御電極３ｆに、また、ローサイド側の半導体チップ３ｂの制御電極３ｆにそれぞれ制御信号を入力する。
【0076】
接続点Ｐは、主電流リードフレーム１１の外部接合領域１１ａに対応し、主電流リードフレーム１１が半導体チップ３ａ２の入力電極３ｈに接続されている。主電流リードフレーム１１の半導体チップ３ａ２の出力電極３ｇは配線部材４１ｂ及び主電流リードフレーム１４を介して半導体チップ３ｃの入力電極３ｈに接続されている。
【0077】
接続点Ｖは、主電流リードフレーム１４の外部接合領域１４ａに対応し、主電流リードフレーム１４に半導体チップ３ｃの入力電極３ｈが接続されている。半導体チップ３ｃの入力電極３ｈと半導体チップ３ａ２の出力電極３ｇとは主電流リードフレーム１４及び配線部材４１ｂを介してそれぞれ接続されている。接続点Ｎ（Ｖ）は、主電流リードフレーム１５の外部接合領域１５ａに対応し、半導体チップ３ｃの出力電極３ｇに配線部材４０ｂを介してそれぞれ接続されている。
【0078】
また、半導体チップ３ａ２の入力電極３ｈと半導体チップ３ｃの出力電極３ｇとの間に、配線領域１１ｆとスペーサ４３（並びに接合部材４４）と配線部材４０ａとにより、スナバコンデンサが構成されている。
【0079】
なお、制御ＩＣ４ｂは、制御リードフレーム２０ｆ～２０ｊ，２１にワイヤにより接続されている。制御ＩＣ４ｂは、制御リードフレーム２０ｆ～２０ｊ，２１から入力される信号に応じて、ハイサイド側の半導体チップ３ａ２の制御電極３ｆに、また、ローサイド側の半導体チップ３ｃの制御電極３ｆにそれぞれ制御信号を入力する。
【0080】
接続点Ｐは、主電流リードフレーム１１の外部接合領域１１ａに対応し、主電流リードフレーム１１が半導体チップ３ａ３の入力電極３ｈに接続されている。主電流リードフレーム１１の半導体チップ３ａ３の出力電極３ｇは配線部材４１ｃ及び主電流リードフレーム１６を介して半導体チップ３ｄの入力電極３ｈに接続されている。
【0081】
接続点Ｗは、主電流リードフレーム１６の外部接合領域１６ａに対応し、主電流リードフレーム１６に半導体チップ３ｄの入力電極３ｈが接続されている。半導体チップ３ｄの入力電極３ｈと半導体チップ３ａ３の出力電極３ｇとは主電流リードフレーム１６及び配線部材４１ｃを介してそれぞれ接続されている。接続点Ｎ（Ｗ）は、主電流リードフレーム１７の外部接合領域１７ａに対応し、半導体チップ３ｄの出力電極３ｇに配線部材４０ｃを介してそれぞれ接続されている。
【0082】
また、半導体チップ３ａ３の入力電極３ｈと半導体チップ３ｄの出力電極３ｇとの間に、配線領域１１ｆとスペーサ４３（並びに接合部材４４）と配線部材４０ｃとにより、スナバコンデンサが構成されている。
【0083】
なお、制御ＩＣ４ｂは、制御リードフレーム２０ｋ～２０ｐ，２１にワイヤにより接続されている。制御ＩＣ４ｃは、制御リードフレーム２０ｋ～２０ｐ，２１から入力される信号に応じて、ハイサイド側の半導体チップ３ａ３の制御電極３ｆに、また、ローサイド側の半導体チップ３ｄの制御電極３ｆにそれぞれ制御信号を入力する。
【0084】
ここで、参考例の半導体装置について図７を用いて説明する。図７は、参考例の半導体装置の封止体を除いた平面図である。なお、図７は、半導体装置１０００に対して封止体２を除いた平面図であって、半導体装置１の図３に対応する。また、この場合も封止体２の位置を図示している。
【0085】
半導体装置１０００は、主電流リードフレーム５１～５７と、複数の制御リードフレーム９０と、絶縁シート３０と、放熱板（図示を省略）と、半導体チップ６０ａ１～６０ａ３，６０ｂ～６０ｄと、制御ＩＣ１００，１０１とを含んでいる。さらに、半導体装置１０００は、主電流ワイヤ７１～７６を含んでいる。また、制御ＩＣ１００，１０１と半導体チップ６０ａ１～６０ａ３，６０ｂ～６０ｄとは制御ワイヤ８１～８６により電気的かつ機械的に接続されている。半導体装置１０００もまた、これらの構成が封止体２により封止されている。この際、図７では、主電流ワイヤ７１～７６の接合部は白抜きの四角で示している。
【0086】
なお、主電流リードフレーム５１～５７は、封止体２の長側面２ａから外側（－Ｙ方向）に延伸している。制御リードフレーム９０は、封止体２の長側面２ｃから外側（＋Ｙ方向）に延伸している。但し、図面では、主電流リードフレーム５１～５７及び複数の制御リードフレーム９０の長側面２ａ，２ｃからのそれぞれの延伸部分の記載は省略している。また、主電流リードフレーム５１～５７と、複数の制御リードフレーム９０とは、半導体装置１の含まれる主電流リードフレーム１１～１７と制御リードフレーム２０ａ～２０ｐ，２１と同じ材質、同じ厚さであってよい。また、絶縁シート３０及び放熱板３５は、半導体装置１に含まれるものと同様である。
【0087】
主電流リードフレーム５１～５４は、図７に示されるように、短側面２ｄから短側面２ｂに向かって、順に設けられている。さらに、主電流リードフレーム５５～５７が、長側面２ａに沿って、－Ｘ方向に向けて順に設けられている。また、主電流リードフレーム５１～５７の半導体チップ６０ａ１～６０ａ３，６０ｂ～６０ｄが配置される領域は絶縁シート３０上に配置されている。なお、半導体チップ６０ａ１～６０ａ３，６０ｂ～６０ｄは、おもて面に制御電極６１及び出力電極６２を、裏面に入力電極（図示を省略）をそれぞれ含んでいる。
【0088】
主電流リードフレーム５１上には、ハイサイド側の半導体チップ６０ａ１～６０ａ３が短側面２ｄから短側面２ｂに向かって順に設けられている。この際、半導体チップ６０ａ１～６０ａ３は、長側面２ａに平行であって一直線状を成して配置されている。主電流リードフレーム５２～５４上には、ローサイド側の半導体チップ６０ｂ～６０ｄがそれぞれ接合されている。
【0089】
半導体チップ６０ａ１～６０ａ３の裏面の入力電極は主電流リードフレーム５１に接合されている。主電流リードフレーム５１上の半導体チップ６０ａ１～６０ａ３の出力電極６２は、主電流ワイヤ７１～７３を介して、主電流リードフレーム５２～５４にそれぞれ直接接続されている。
【0090】
半導体チップ６０ｂ～６０ｄの裏面の入力電極は主電流リードフレーム５２～５４に接合されている。主電流リードフレーム５２～５４上の半導体チップ６０ｂ～６０ｄの出力電極６２は、主電流ワイヤ７４～７６を介して、主電流リードフレーム５５～５７にそれぞれ直接接続されている。
【0091】
制御ＩＣ１００，１０１は、所定の制御リードフレーム９０に配置されて、別の制御リードフレーム９０にそれぞれ電気的に接続されている。制御ＩＣ１００は、ＨＶＩＣである。制御ＩＣ１００は、ハイサイド側の半導体チップ６０ａ１～６０ａ３の制御電極６１にそれぞれ制御ワイヤ８１～８３により直接接続されている。制御ＩＣ１０１は、ＬＶＩＣである。制御ＩＣ１０１は、ローサイド側の半導体チップ６０ｂ～６０ｄの制御電極６１にそれぞれ制御ワイヤ８４～８６により直接接続されている。
【0092】
次に、上記の主電流リードフレーム５１～５７と、制御リードフレーム９０と、主電流ワイヤ７１～７６と、半導体チップ６０ａ１～６０ａ３，６０ｂ～６０ｄと、制御ＩＣ１００，１０１とで、実現される回路構成について図７並びに図８を用いて説明する。図８は、参考例の半導体装置の機能を実現する回路を示す等価回路図である。
【0093】
半導体装置１０００は、図８に示されるように、３相のインバータ回路部を含む。外部の直流電源の正極と負極とが高電位の接続点Ｐと低電位の接続点Ｎ（Ｕ），Ｎ（Ｖ），Ｎ（Ｗ）とにそれぞれ接続される。また、負荷が接続点Ｕ，Ｖ，Ｗに接続される。半導体チップ６０ａ１～６０ａ３及び半導体チップ６０ｂ～６０ｄは制御ＩＣ１００及び制御ＩＣ１０１から入力される制御信号に応じて接続点Ｐから入力された直流電流を変換し、接続点Ｕ，Ｖ，Ｗから３相交流として出力する。
【0094】
接続点Ｐは、主電流リードフレーム５１の端部に対応し、主電流リードフレーム５１を介して半導体チップ６０ａ１～６０ａ３の入力電極に接続されている。主電流リードフレーム５１の半導体チップ６０ａ１の出力電極６２は主電流ワイヤ７１及び主電流リードフレーム５２を介して半導体チップ６０ｂの入力電極に接続されている。
【0095】
接続点Ｕは、主電流リードフレーム５２の端部に対応し、主電流リードフレーム５２を介して半導体チップ６０ｂの入力電極に接続されている。接続点Ｖは、主電流リードフレーム５３の端部に対応し、主電流リードフレーム５３を介して半導体チップ６０ｃの入力電極と、主電流ワイヤ７２を介して半導体チップ６０ａ２の出力電極６２とにそれぞれ接続されている。
【0096】
接続点Ｗは、主電流リードフレーム５４の端部に対応し、主電流リードフレーム５４を介して半導体チップ６０ｄの入力電極と、主電流ワイヤ７３を介して半導体チップ６０ａ３の出力電極６２とにそれぞれ接続されている。
【0097】
接続点Ｎ（Ｕ）は、主電流リードフレーム５５の端部に対応し、半導体チップ６０ｂの出力電極６２に主電流ワイヤ７４を介して接続されている。接続点Ｎ（Ｖ）は、主電流リードフレーム５６の端部に対応し、半導体チップ６０ｃの出力電極６２に主電流ワイヤ７５を介して接続されている。接続点Ｎ（Ｗ）は、主電流リードフレーム５７の端部に対応し、半導体チップ６０ｄの出力電極６２に主電流ワイヤ７６を介して接続されている。
【0098】
このような半導体装置１０００では、スイッチングの切り替え時の単位時間当たりの電流が急激に変化すると、主電流ワイヤ７１～７５及び主電流リードフレーム５１において配線インダクタンスに起因して、半導体チップ６０ａ１～６０ａ３，６０ｂ～６０ｄは、逆起電圧が印加されて破壊してしまうおそれがある。
【0099】
例えば、定格電圧が６００Ｖ、定格電流が３０Ａの半導体装置１０００においてスイッチングの切り替え時の電流・電圧の計測を行った。これによれば、駆動電圧４００Ｖで使用したところ、半導体装置１０００の半導体チップ６０ａ１の電圧値は、遮断時の電流変化（ｄｔ／ｄｔ）と主電流リードフレーム５１及び主電流ワイヤ７１の配線インダクタンスで発生する逆起電力とが重畳されるために、チップ耐圧の６００Ｖを超える電圧の発生が計測された。この際、半導体チップ６０ａ１が故障してしまい、半導体装置１０００が機能しなくなってしまう。
【0100】
一方、半導体装置１では、ローサイド側の半導体チップ３ｂ～３ｄの出力電極３ｇと正極の主電流リードフレーム１１の配線領域１１ｆとの間を絶縁性のスペーサ４３を介して配線部材４０ａ～４０ｃにより接続している。すなわち、半導体チップ３ａ１～３ａ３の入力電極３ｈと半導体チップ３ｂ～３ｄの出力電極３ｇとのそれぞれの間にスナバコンデンサが形成される。このため、半導体装置１では、主電流リードフレーム１１と配線部材４１ａ～４１ｃ，４０ａ～４０ｃにおける配線インダクタンスで発生する逆起電圧がスナバコンデンサで緩和される。このため、半導体チップ３ａ１～３ａ３，３ｂ～３ｄに対する逆起電圧が緩和され、半導体チップ３ａ１～３ａ３，３ｂ～３ｄの故障の発生が抑制される。
【0101】
上記の半導体装置１は、半導体チップ３ａ１と、主電流リードフレーム１１と、半導体チップ３ｂと、主電流リードフレーム１３と、配線部材４０ａとを含んでいる。半導体チップ３ａ１は、おもて面に設けられた出力電極３ｇと裏面に設けられた入力電極３ｈとを含む。主電流リードフレーム１１は、半導体チップ３ａ１の入力電極３ｈが接合されたチップ領域１１ｃと配線領域１１ｆとを含む。半導体チップ３ｂは、おもて面に設けられた出力電極３ｇと裏面に設けられた入力電極３ｈとを含み、チップ領域１１ｃの側部に隣接する。主電流リードフレーム１３は、半導体チップ３ｂの出力電極３ｇと電気的に接続される。配線部材４０ａは、半導体チップ３ｂの出力電極３ｇに接続され、主電流リードフレーム１１の配線領域１１ｆに絶縁性のスペーサ４３を介して接続される。この際、配線部材４０ａ及びスペーサ４３により、半導体チップ３ａ１の入力電極３ｈと半導体チップ３ｂの出力電極３ｇとの間にスナバコンデンサが構成される。このため、配線部材４０ａ及び主電流リードフレーム１１に配線インダクタンスで発生する逆起電力がスナバコンデンサで緩和されて、半導体チップ３ａ１，３ｂの耐圧破壊の発生が防止される。また、同様にして、半導体チップ３ａ２及び半導体チップ３ｃと、半導体チップ３ａ３及び半導体チップ３ｄとでも同様に耐圧破壊の発生が防止される。この結果、半導体装置１の信頼性の低下が防止される。
【0102】
［第２の実施の形態］
第２の実施の形態では、半導体装置１のスナバコンデンサの静電容量を変化させた場合について図９を用いて説明する。図９は、第２の実施の形態の半導体装置の封止体を除いた平面図である。なお、図９の半導体装置１ａは、図３の半導体装置１と同一の構成には同一の符号を付している。また、図９では、一部の符号を省略している。ここでも、参考までに、封止体２の位置を図示している。半導体装置１ａに含まれる配線部材４０ａ～４０ｃは、半導体装置１のものと形状が異なっている。すなわち、半導体装置１ａに含まれる配線部材４０ａ～４０ｃは、平面視で、主電流リードフレーム１１の配線領域１１ｆに対する重畳箇所に接合領域４０ａ１～４０ｃ１が形成されている。
第２の実施の形態では、半導体装置１のスナバコンデンサの静電容量を変化させた場合について図９を用いて説明する。図９は、第２の実施の形態の半導体装置の封止体を除いた平面図である。なお、図９の半導体装置１ａは、図３の半導体装置１と同一の構成には同一の符号を付している。また、図９では、一部の符号を省略している。ここでも、参考までに、封止体２の位置を図示している。半導体装置１ａに含まれる配線部材４０ａ～４０ｃは、半導体装置１のものと形状が異なっている。すなわち、半導体装置１ａに含まれる配線部材４０ａ～４０ｃは、平面視で、主電流リードフレーム１１の配線領域１１ｆに対する重畳箇所に接合領域４０ａ１～４０ｃ１が形成されている。
【0103】
配線部材４０ａ～４０ｃの接合領域４０ａ１～４０ｃ１は、配線領域１１ｆに沿って延伸している。すなわち、配線部材４０ａ～４０ｃは、平面視で、Ｔ字状を成している。なお、図示を省略しているものの、スペーサ４３もまた配線部材４０ａ～４０ｃの接合領域４０ａ１～４０ｃ１に対応して、配線領域１１ｆに沿って設けられている。
【0104】
なお、図９では、接合領域４０ａ１～４０ｃ１が配線領域１１ｆに沿って±Ｘ方向に延伸している場合を示している。接合領域４０ａ１～４０ｃ１は、この場合に限らず、配線領域１１ｆに沿って＋Ｘ方向または－Ｘ方向に延伸してもよい。また、接合領域４０ａ１～４０ｃ１の形状はそれぞれ異なっていてもよい。スペーサ４３もまた配線部材４０ａ～４０ｃの接合領域４０ａ１～４０ｃ１の形状に対応して設けられる。
【0105】
すなわち、半導体装置１ａの配線部材４０ａ～４０ｃと主電流リードフレーム１１の配線領域１１ｆとの重畳する面積は、半導体装置１の配線部材４０ａ～４０ｃと主電流リードフレーム１１の配線領域１１ｆとの重畳する面積よりも広くなる。このため、半導体装置１ａに構成されるスナバコンデンサの静電容量は、半導体装置１に構成されるスナバコンデンサの静電容量よりも大きくなる。したがって、第２の実施の形態の半導体装置１ａは、第１の実施の形態の半導体装置１よりも逆起電圧の緩和効果が向上する。
【0106】
なお、半導体装置１に構成されるスナバコンデンサの静電容量を変化させるためには、第２の実施の形態のように配線部材４０ａ～４０ｃと主電流リードフレーム１１の配線領域１１ｆとの重畳する面積を変化させる場合に限らない。例えば、半導体装置１において、配線部材４０ａ～４０ｃの主電流リードフレーム１１の配線領域１１ｆとの重畳する部分を配線領域１１ｆに近づかせても（場合によっては遠ざけても）よい。また、スペーサ４３に、誘電率が高い材質を用いてもよい。または、上記の３つの場合を適宜組み合わせてもよい。
【0107】
［第３の実施の形態］
第３の実施の形態では、上記の参考例のリードフレームに対して、第１の実施の形態のようにスナバコンデンサを含ませた場合について説明する。以下、第３の実施の形態の半導体装置１ｂについて、図１０～図１２を用いて説明する。図１０は、第３の実施の形態の半導体装置の封止体を除いた平面図である。図１１は、第３の実施の形態の半導体装置に含まれるリードフレームの平面図である。図１２は、第３の実施の形態の半導体装置の封止体を除いた側面図である。なお、図１０及び図１１は、第１の実施の形態の図３及び図４に対応している。また、図１２は、第１の実施の形態の図５に対応しており、図１０において、－Ｘ方向側の端部の側面図である。すなわち、図１２は、図１０において、短辺２ｂ側から＋Ｘ方向に見た側面図である。また、図１０～図１２でも、参考までに、封止体２の位置を図示している。
第３の実施の形態では、上記の参考例のリードフレームに対して、第１の実施の形態のようにスナバコンデンサを含ませた場合について説明する。以下、第３の実施の形態の半導体装置１ｂについて、図１０～図１２を用いて説明する。図１０は、第３の実施の形態の半導体装置の封止体を除いた平面図である。図１１は、第３の実施の形態の半導体装置に含まれるリードフレームの平面図である。図１２は、第３の実施の形態の半導体装置の封止体を除いた側面図である。なお、図１０及び図１１は、第１の実施の形態の図３及び図４に対応している。また、図１２は、第１の実施の形態の図５に対応しており、図１０において、－Ｘ方向側の端部の側面図である。すなわち、図１２は、図１０において、短辺２ｂ側から＋Ｘ方向に見た側面図である。また、図１０～図１２でも、参考までに、封止体２の位置を図示している。
【0108】
半導体装置１ｂは、主電流リードフレーム５１～５７と、複数の制御リードフレーム９０と、絶縁シート３０と、放熱板３５と、半導体チップ３ａ１～３ａ３，３ｂ～３ｄと、制御ＩＣ１００，１０１とを含んでいる。さらに、半導体装置１ｂは、配線部材４５ａ～４５ｃを含んでいる。また、制御ＩＣ１００，１０１と半導体チップ３ａ１～３ａ３及び半導体チップ３ｂ～３ｄとは制御ワイヤ８１～８３及び制御ワイヤ８４～８６により直接接続されている。なお、主電流リードフレーム５１～５７は、封止体２の長側面２ａから外側（－Ｙ方向）に延伸している。複数の制御リードフレーム９０は、封止体２の長側面２ｃから外側（＋Ｙ方向）に延伸している。但し、図面では、主電流リードフレーム５１～５７及び複数の制御リードフレーム９０の長側面２ａ，２ｃからのそれぞれの延伸部分の記載は省略している。
【0109】
主電流リードフレーム５１～５７は、第１の実施の形態の主電流リードフレーム１１～１７と同様の材質により構成されている。また、主電流リードフレーム５１～５７は、それぞれ、所定の距離以上、隙間が空いている。これにより、主電流リードフレーム５１～５７間の沿面距離が維持される。
【0110】
主電流リードフレーム５１は、図１１に示されるように、外部接合領域５１ａと配線領域５１ｂとチップ領域５１ｃと配線領域５１ｆとを一体的に含んでいる。なお、半導体チップ３ａ１～３ａ３は、チップ領域５１ｃに接合部材４４を介して接合される。
【0111】
外部接合領域５１ａは、平面視で封止体２の長側面２ａの短側面２ｄ近傍から外側（－Ｙ方向）に延伸している。外部接合領域５１ａは、延伸途中で屈曲して、＋Ｚ方向に延伸してよい。
【0112】
配線領域５１ｂは、外部接合領域５１ａとチップ領域５１ｃとを一体的に接続している。配線領域５１ｂは、外部接合領域５１ａから長側面２ｃに向かってチップ領域５１ｃにまで延伸している。
【0113】
チップ領域５１ｃは、３つの半導体チップ３ａ１～３ａ３が配置可能な面積を備える。なお、チップ領域５１ｃ内に記載されている破線の四角の領域は半導体チップ３ａ１～３ａ３の配置位置を示している。半導体チップ３ａ１～３ａ３は、チップ領域５１ｃに接合部材４４を介して接合される。半導体チップ３ａ１～３ａ３は、短側面２ｄから短側面２ｂに向かって配置される。配線領域５１ｆは、チップ領域５１ｃの長側面２ｃ側から長側面２ａ，２ｃに平行に短側面２ｂに向けて延伸している。配線領域５１ｆには、最も短側面２ｂ側に位置するチップ領域５４ｃまで延伸している。
【0114】
主電流リードフレーム５２は、図１１に示されるように、外部接合領域５２ａと配線領域５２ｂとチップ領域５２ｃとを一体的に含んでいる。なお、チップ領域５２ｃ内に記載されている破線の四角の領域は半導体チップ３ｂの配置位置を示している。半導体チップ３ｂは、チップ領域５２ｃに接合部材４４を介して接合される。
【0115】
外部接合領域５２ａは、平面視で封止体２の長側面２ａの外部接合領域５１ａに対して－Ｘ方向側の隣から外側（－Ｙ方向）に延伸している。外部接合領域５２ａは、延伸途中で屈曲して、＋Ｚ方向に延伸してよい。
【0116】
配線領域５２ｂは、外部接合領域５２ａとチップ領域５２ｃとを一体的に接続している。配線領域５２ｂは、外部接合領域５２ａから主電流リードフレーム５１，５３の間を通過してチップ領域５２ｃに延伸している。チップ領域５２ｃは、チップ領域５１ｃ，５３ｃの間にチップ領域５１ｃ，５３ｃ及び配線領域５１ｆに対して所定の隙間を空けて配置されている。
【0117】
主電流リードフレーム５３は、図１１に示されるように、外部接合領域５３ａと配線領域５３ｂとチップ領域５３ｃとを一体的に含んでいる。なお、チップ領域５３ｃ内に記載されている破線の四角の領域は半導体チップ３ｃの配置位置を示している。半導体チップ３ｃは、チップ領域５３ｃに接合部材４４を介して接合される。
【0118】
外部接合領域５３ａは、平面視で封止体２の長側面２ａの外部接合領域５２ａに対して－Ｘ方向側の隣から外側（－Ｙ方向）に延伸している。外部接合領域５３ａは、延伸途中で屈曲して、＋Ｚ方向に延伸してよい。
【0119】
配線領域５３ｂは、外部接合領域５３ａとチップ領域５３ｃとを一体的に接続している。配線領域５３ｂは、外部接合領域５３ａから主電流リードフレーム５２，５４の間を通過してチップ領域５３ｃに延伸している。チップ領域５３ｃは、チップ領域５２ｃ，５４ｃの間にチップ領域５２ｃ，５４ｃ及び配線領域５１ｆに対して所定の隙間を空けて配置されている。
【0120】
主電流リードフレーム５４は、図１１に示されるように、外部接合領域５４ａと配線領域５４ｂとチップ領域５４ｃとを一体的に含んでいる。なお、チップ領域５４ｃ内に記載されている破線の四角の領域は半導体チップ３ｄの配置位置を示している。半導体チップ３ｄは、チップ領域５４ｃに接合部材４４を介して接合される。
【0121】
外部接合領域５４ａは、平面視で封止体２の長側面２ａの外部接合領域５３ａに対して－Ｘ方向側の隣から外側（－Ｙ方向）に延伸している。外部接合領域５４ａは、延伸途中で屈曲して＋Ｚ方向に延伸してよい。
【0122】
配線領域５４ｂは、外部接合領域５４ａとチップ領域５４ｃとを一体的に接続している。配線領域５４ｂは、外部接合領域５４ａから主電流リードフレーム５３，５５の間を通過してチップ領域５４ｃに延伸している。チップ領域５４ｃは、チップ領域５３ｃの隣にチップ領域５３ｃ及び配線領域５１ｆに対して所定の隙間を空けて配置されている。
【0123】
主電流リードフレーム５５は、図１１に示されるように、外部接合領域５５ａと配線領域５５ｂとを一体的に含んでいる。外部接合領域５５ａは、平面視で封止体２の長側面２ａの外部接合領域５４ａに対して－Ｘ方向側の隣から外側（－Ｙ方向）に延伸している。外部接合領域５５ａは、延伸途中で屈曲して＋Ｚ方向に延伸してよい。配線領域５５ｂは、外部接合領域５５ａに一体的に接続している。配線領域５５ｂは、配線領域５４ｂのチップ領域５４ｃに隣接する部分の近くまで延伸し、所定の間隔を開けて配置されている。
【0124】
主電流リードフレーム５６は、図１１に示されるように、外部接合領域５６ａと配線領域５６ｂとを一体的に含んでいる。外部接合領域５６ａは、平面視で封止体２の長側面２ａの外部接合領域５５ａに対して－Ｘ方向側の隣から外側（－Ｙ方向）に延伸している。外部接合領域５６ａは、延伸途中で屈曲して＋Ｚ方向に延伸してよい。配線領域５６ｂは、外部接合領域５６ａに一体的に接続している。配線領域５６ｂは、配線領域５４ｂのチップ領域５４ｃに隣接する部分の近くまで延伸し、所定の間隔を開けて配置されている。
【0125】
主電流リードフレーム５７は、図１１に示されるように、外部接合領域５７ａと配線領域５７ｂとを一体的に含んでいる。外部接合領域５７ａは、平面視で封止体２の長側面２ａの外部接合領域５６ａに対して－Ｘ方向側の隣から外側（－Ｙ方向）に延伸している。外部接合領域５７ａは、延伸途中で屈曲して＋Ｚ方向に延伸してよい。配線領域５７ｂは、外部接合領域５７ａに一体的に接続している。配線領域５７ｂは、配線領域５４ｂのチップ領域５４ｃに隣接する部分の近くまで延伸し、所定の間隔を開けて配置されている。
【0126】
なお、主電流リードフレーム５１～５４の外部接合領域５１ａ～５４ａ及び主電流リードフレーム５５～５７は、チップ領域５１ｃ～５４ｃ及び配線領域５１ｆよりも鉛直上方（＋Ｚ方向）に位置している。配線領域５１ｂ～５４ｂは、傾斜して、外部接合領域５１ａ～５４ａとチップ領域５１ｃ～５４ｃとを接続している。
【0127】
絶縁シート３０、放熱板３５、半導体チップ３ａ１～３ａ３，３ｂ～３ｄは、第１の実施の形態と同様の形状や材質、構造である。制御リードフレーム９０は、第１の実施の形態の制御リードフレーム２０ａ～２０ｐ，２１と同様の材質、同様の厚さで構成されている。
【0128】
半導体チップ３ａ１～３ａ３は、主電流リードフレーム５１のチップ領域５１ｃに制御電極３ｆが長側面２ｃ側を向いて配置されている。半導体チップ３ａ１～３ａ３の出力電極３ｇは、主電流ワイヤ７１～７３を介して、主電流リードフレーム５２～５４の配線領域５２ｂ～５４ｂにそれぞれ直接接続されている。
【0129】
半導体チップ３ｂ～３ｄは、主電流リードフレーム５２～５４のチップ領域５２ｃ～５４ｃに制御電極３ｆが長側面２ｃ側を向いて配置されている。半導体チップ３ｂ～３ｄの出力電極３ｇは、主電流ワイヤ７４～７６を介して、主電流リードフレーム５５～５７の配線領域５５ｂ～５７ｂにそれぞれ直接接続されている。
【0130】
また、配線部材４５ａ～４５ｃは、半導体チップ３ｂ～３ｄの出力電極３ｇと主電流リードフレーム５１の配線領域５１ｆとに接続されている。この際、配線部材４５ａ～４５ｃの長側面２ａ側の一端部は、半導体チップ３ｂ～３ｄの出力電極３ｇに対しては、接合部材４４、スペーサ４２、接合部材４４を介して接合されている。配線部材４５ａ～４５ｃの長側面２ｃ側の他端部は、主電流リードフレーム５１の配線領域５１ｆに対して、絶縁性のスペーサ４３を介して接合されている。配線部材４５ａ～４５ｃは、第１の実施の形態の配線部材４０ａ～４０ｃと長さは異なるが、同じ材料、同じ厚さ、同じ形状を成している。
【0131】
複数の制御リードフレーム９０は、図１０及び図１１に示されるように、平面視で、主電流リードフレーム５１に対して長側面２ｃ側にそれぞれ設けられている。制御ＩＣ１００，１０１は、既述の通り、所定の制御リードフレーム９０に配置されて、別の制御リードフレーム９０にそれぞれ電気的に接続されている。制御ＩＣ１００は、ハイサイド側の半導体チップ３ａ１～３ａ３の制御電極３ｆにそれぞれ制御ワイヤ８１～８３により直接接続されている。また、符号は省略するものの、制御ＩＣ１００は、ハイサイド側の半導体チップ３ａ１～３ａ３の出力電極３ｇにそれぞれセンスワイヤにより直接接続されている。制御ＩＣ１０１は、ローサイド側の半導体チップ３ｂ～３ｄの制御電極３ｆにそれぞれ制御ワイヤ８４～８６により直接接続されている。
【0132】
次に、上記の主電流リードフレーム５１～５７と、複数の制御リードフレーム９０と、配線部材４５ａ～４５ｃと、半導体チップ３ａ１～３ａ３，３ｂ～３ｄと、制御ＩＣ１００，１０１とで実現される回路構成について図１０～図１２並びに図１３を用いて説明する。図１３は、第３の実施の形態の半導体装置の機能を実現する回路を示す等価回路図である。半導体装置１ｂの含まれる回路構成は、参考例の半導体装置１０００の回路構成に対して、スナバコンデンサを含む。
【0133】
半導体装置１ｂは、図１３に示されるように、３相のインバータ回路部を含む。外部の直流電源の正極と負極とが高電位の接続点Ｐと低電位の接続点Ｎ（Ｕ），Ｎ（Ｖ），Ｎ（Ｗ）とにそれぞれ接続される。また、負荷が接続点Ｕ，Ｖ，Ｗに接続される。半導体チップ３ａ１～３ａ３及び半導体チップ３ｂ～３ｄは制御ＩＣ１００及び制御ＩＣ１０１から入力される制御信号に応じて接続点Ｐから入力された直流電流を変換し、接続点Ｕ，Ｖ，Ｗから３相交流として出力する。
【0134】
接続点Ｐは、主電流リードフレーム５１の外部接合領域５１ａに対応し、主電流リードフレーム５１を介して半導体チップ３ａ１～３ａ３の入力電極３ｈにそれぞれ接続されている。主電流リードフレーム５１の半導体チップ３ａ１～３ａ３のそれぞれの出力電極３ｇは主電流ワイヤ７１～７３及び主電流リードフレーム５２～５４を介して半導体チップ３ｂ～３ｄの入力電極３ｈに接続されている。
【0135】
接続点Ｕは、主電流リードフレーム５２の外部接合領域５２ａに対応し、主電流リードフレーム５２を通じて半導体チップ３ｂの入力電極３ｈと主電流ワイヤ７１を介して半導体チップ３ａ１の出力電極３ｇとに接続されている。
【0136】
接続点Ｎ（Ｕ）は、主電流リードフレーム５５の外部接合領域５５ａに対応し、主電流リードフレーム５５及び主電流ワイヤ７４を経由して、半導体チップ３ｂの出力電極３ｇに接続されている。
【0137】
また、半導体チップ３ｂの出力電極３ｇと半導体チップ３ａ１の入力電極３ｈとの間に、配線領域５１ｆとスペーサ４３と配線部材４５ａとにより、スナバコンデンサが構成されている。
【0138】
制御ＩＣ１００は、複数の制御リードフレーム９０にワイヤにより接続されている。制御ＩＣ１００は、複数の制御リードフレーム９０から入力される信号に応じて、ハイサイド側の半導体チップ３ａ１～３ａ３の制御電極３ｆにそれぞれ制御信号を入力する。
【0139】
接続点Ｖは、主電流リードフレーム５３の外部接合領域５３ａに対応し、主電流リードフレーム５３を通じて半導体チップ３ｃの入力電極３ｈと、主電流ワイヤ７２を介して半導体チップ３ａ２の出力電極３ｇとにそれぞれ接続されている。接続点Ｎ（Ｖ）は、主電流リードフレーム５６の外部接合領域５６ａに対応し、半導体チップ３ｃの出力電極３ｇに主電流ワイヤ７５を介して接続されている。
【0140】
また、半導体チップ３ｃの出力電極３ｇと半導体チップ３ａ２の入力電極３ｈとの間に、配線領域５１ｆとスペーサ４３と配線部材４５ｂとにより、スナバコンデンサが構成されている。
【0141】
接続点Ｗは、主電流リードフレーム５４の外部接合領域５４ａに対応し、主電流リードフレーム５４を通じて半導体チップ３ｄの入力電極３ｈと、主電流ワイヤ７３を介して半導体チップ３ａ３の出力電極３ｇとにそれぞれ接続されている。接続点Ｎ（Ｗ）は、主電流リードフレーム５７の外部接合領域５７ａに対応し、半導体チップ３ｄの出力電極３ｇに主電流ワイヤ７６を介して接続されている。
【0142】
また、半導体チップ３ｄの出力電極３ｇと半導体チップ３ａ３の入力電極３ｈとの間に、配線領域５１ｆとスペーサ４３と配線部材４５ｃとにより、スナバコンデンサが構成されている。
【0143】
なお、制御ＩＣ１０１は、複数の制御リードフレーム９０にワイヤにより接続されている。制御ＩＣ１０１は、複数の制御リードフレーム９０から入力される信号に応じて、ローサイド側の半導体チップ３ｂ～３ｄの制御電極３ｆにそれぞれ制御信号を入力する。
【0144】
したがって、このような半導体装置１ｂでも、ローサイド側の半導体チップ３ｂ～３ｄの出力電極３ｇと正極の主電流リードフレーム５１の配線領域１１ｆとの間を絶縁性のスペーサ４３を介して配線部材４５ａ～４５ｃにより接続している。すなわち、半導体チップ３ａ１～３ａ３の入力電極３ｈと半導体チップ３ｂ～３ｄの出力電極３ｇとのそれぞれの間にスナバコンデンサが形成される。このため、半導体装置１ｂでは、主電流リードフレーム５１と主電流ワイヤ７１～７６における配線インダクタンスで発生する逆起電圧がスナバコンデンサで緩和される。このため、第１の実施の形態と比べると配線のインダクタンスが大きくなるため、必要なスナバコンデンサの容量が大きくなるが、半導体チップ３ａ１～３ａ３，３ｂ～３ｄの耐圧破壊の発生が防止される。この結果、半導体装置１ｂの信頼性の低下が防止される。
【符号の説明】
【0145】
１，１ａ，１ｂ 半導体装置
２ 封止体
２ａ，２ｃ 長側面
２ｂ，２ｄ 短側面
２ｅ 上面
２ｆ 下面
２ｇ 締結部
３ａ１，３ａ２，３ａ３，３ｂ，３ｃ，３ｄ 半導体チップ
３ｆ 制御電極
３ｇ 出力電極
３ｈ 入力電極
４ａ，４ｂ，４ｃ 制御ＩＣ
１１～１７主電流リードフレーム
１１ａ，１２ａ，１３ａ，１４ａ，１５ａ，１６ａ，１７ａ 外部接合領域
１１ｂ，１１ｆ，１２ｂ，１３ｂ，１４ｂ，１５ｂ，１６ｂ，１７ｂ 配線領域
１１ｃ～１１ｅ，１２ｃ，１４ｃ，１６ｃ チップ領域
２０ａ～２０ｐ，２１ 制御リードフレーム
２１ａ，２１ｅ 外部接合領域
２１ｂ～２１ｄ ＩＣ領域
３０ 絶縁シート
３５ 放熱板
４０ａ～４０ｃ，４１ａ～４１ｃ，４５ａ～４５ｃ 配線部材
４０ａ１～４０ｃ１ 接合領域
４２ スペーサ（導電性）
４３ スペーサ（絶縁部材：誘電体）
４４ 接合部材
４６ａ～４６ｃ センスワイヤ
４７ａ～４７ｃ，４８ａ～４８ｃ 制御ワイヤ
５１～５７ 主電流リードフレーム
５１ａ～５７ａ 外部接合領域
５１ｂ～５７ｂ，５１ｆ 配線領域
５１ｃ～５４ｃ チップ領域
７１～７６ 主電流ワイヤ
８１～８６ 制御ワイヤ
９０ 制御リードフレーム
１００，１０１ 制御ＩＣ
２ 封止体
２ａ，２ｃ 長側面
２ｂ，２ｄ 短側面
２ｅ 上面
２ｆ 下面
２ｇ 締結部
３ａ１，３ａ２，３ａ３，３ｂ，３ｃ，３ｄ 半導体チップ
３ｆ 制御電極
３ｇ 出力電極
３ｈ 入力電極
４ａ，４ｂ，４ｃ 制御ＩＣ
１１～１７主電流リードフレーム
１１ａ，１２ａ，１３ａ，１４ａ，１５ａ，１６ａ，１７ａ 外部接合領域
１１ｂ，１１ｆ，１２ｂ，１３ｂ，１４ｂ，１５ｂ，１６ｂ，１７ｂ 配線領域
１１ｃ～１１ｅ，１２ｃ，１４ｃ，１６ｃ チップ領域
２０ａ～２０ｐ，２１ 制御リードフレーム
２１ａ，２１ｅ 外部接合領域
２１ｂ～２１ｄ ＩＣ領域
３０ 絶縁シート
３５ 放熱板
４０ａ～４０ｃ，４１ａ～４１ｃ，４５ａ～４５ｃ 配線部材
４０ａ１～４０ｃ１ 接合領域
４２ スペーサ（導電性）
４３ スペーサ（絶縁部材：誘電体）
４４ 接合部材
４６ａ～４６ｃ センスワイヤ
４７ａ～４７ｃ，４８ａ～４８ｃ 制御ワイヤ
５１～５７ 主電流リードフレーム
５１ａ～５７ａ 外部接合領域
５１ｂ～５７ｂ，５１ｆ 配線領域
５１ｃ～５４ｃ チップ領域
７１～７６ 主電流ワイヤ
８１～８６ 制御ワイヤ
９０ 制御リードフレーム
１００，１０１ 制御ＩＣ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】