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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024009507
(43)【公開日】2024-01-23
(54)【発明の名称】セラミック電子部品及びその製造方法
(51)【国際特許分類】
H01G 4/30 20060101AFI20240116BHJP
【ＦＩ】
H01G4/30 201F
H01G4/30 311E
H01G4/30 513
H01G4/30 517
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2022111080
(22)【出願日】2022-07-11
(71)【出願人】
【識別番号】000204284
【氏名又は名称】太陽誘電株式会社
(74)【代理人】
【識別番号】100087480
【弁理士】
【氏名又は名称】片山 修平
(72)【発明者】
【氏名】工藤 哲
(72)【発明者】
【氏名】関口 芳昭
【テーマコード（参考）】
5E001
5E082
【Ｆターム（参考）】
5E001AB03
5E001AC09
5E001AC10
5E001AE01
5E001AE02
5E001AE03
5E001AF06
5E001AH01
5E001AJ03
5E082AA01
5E082AB03
5E082BC19
5E082BC33
5E082EE04
5E082EE23
5E082EE35
5E082FF05
5E082FG04
5E082FG26
5E082FG46
5E082GG10
5E082GG11
5E082GG28
5E082JJ03
5E082JJ12
5E082JJ23
5E082PP09
(57)【要約】
【課題】 品質の低下を抑制しつつ、クラックの発生を抑制することができるセラミック電子部品及びその製造方法を提供する。
【解決手段】 交互に積層された内部電極層及び誘電体層を含む略直方体形状の積層体と、前記積層体において互いに対向する一対の端面をそれぞれ覆い、前記積層体の積層方向に沿って前記内部電極層と交互に接続された一対の外部電極とを有し、前記積層体は、前記一対の端面が対向する方向及び前記積層方向に対し略直交する直交方向において各内部電極層の両端にそれぞれ隣接する一対のサイドマージン部と、前記一対のサイドマージン部により挟まれ、前記内部電極層を含む電極部とを有し、前記一対の外部電極の少なくとも一方は、前記直交方向において一方の前記サイドマージン部側に、前記直交方向に沿って厚みが変化する段差を有し、前記段差から見て前記一対のサイドマージン部側の領域が、前記電極部側の領域より薄い。
【選択図】図３
【解決手段】 交互に積層された内部電極層及び誘電体層を含む略直方体形状の積層体と、前記積層体において互いに対向する一対の端面をそれぞれ覆い、前記積層体の積層方向に沿って前記内部電極層と交互に接続された一対の外部電極とを有し、前記積層体は、前記一対の端面が対向する方向及び前記積層方向に対し略直交する直交方向において各内部電極層の両端にそれぞれ隣接する一対のサイドマージン部と、前記一対のサイドマージン部により挟まれ、前記内部電極層を含む電極部とを有し、前記一対の外部電極の少なくとも一方は、前記直交方向において一方の前記サイドマージン部側に、前記直交方向に沿って厚みが変化する段差を有し、前記段差から見て前記一対のサイドマージン部側の領域が、前記電極部側の領域より薄い。
【選択図】図３
【特許請求の範囲】
【請求項1】
交互に積層された複数の内部電極層及び複数の誘電体層を含む略直方体形状の積層体と、
前記積層体において互いに対向する一対の端面をそれぞれ覆い、前記積層体の積層方向に沿って前記複数の内部電極層と交互に接続された一対の外部電極とを有し、
前記積層体は、前記一対の端面が対向する方向及び前記積層方向に対し略直交する直交方向において前記複数の内部電極層の各々の両端にそれぞれ隣接する一対のサイドマージン部と、前記一対のサイドマージン部により挟まれ、前記複数の内部電極層を含む電極部とを有し、
前記一対の外部電極の少なくとも一方は、前記直交方向において前記一対のサイドマージン部の一方側に、前記直交方向に沿って厚みが変化する段差を有し、前記段差から見て前記一対のサイドマージン部側の領域が、前記電極部側の領域より薄いことを特徴とするセラミック電子部品。
前記積層体において互いに対向する一対の端面をそれぞれ覆い、前記積層体の積層方向に沿って前記複数の内部電極層と交互に接続された一対の外部電極とを有し、
前記積層体は、前記一対の端面が対向する方向及び前記積層方向に対し略直交する直交方向において前記複数の内部電極層の各々の両端にそれぞれ隣接する一対のサイドマージン部と、前記一対のサイドマージン部により挟まれ、前記複数の内部電極層を含む電極部とを有し、
前記一対の外部電極の少なくとも一方は、前記直交方向において前記一対のサイドマージン部の一方側に、前記直交方向に沿って厚みが変化する段差を有し、前記段差から見て前記一対のサイドマージン部側の領域が、前記電極部側の領域より薄いことを特徴とするセラミック電子部品。
【請求項2】
前記段差は、前記積層方向に沿って形成されていることを特徴とする請求項１に記載のセラミック電子部品。
【請求項3】
前記段差は、前記積層方向にわたって連続して形成されていることを特徴とする請求項２に記載のセラミック電子部品。
【請求項4】
前記段差は、前記端面において、前記積層方向に沿って前記一対のサイドマージン部の一方側に凸の弧を描くように形成されていることを特徴とする請求項３に記載のセラミック電子部品。
【請求項5】
前記段差の前記積層方向における中央と両端は、前記直交方向において１．２～１５．５（μｍ）だけ離れていることを特徴とする請求項４に記載のセラミック電子部品。
【請求項6】
前記段差は、前記端面において、前記積層方向に沿って前記電極部側に凸の弧を描くように形成されていることを特徴とする請求項３に記載のセラミック電子部品。
【請求項7】
前記段差は、前記端面において、前記一対のサイドマージン部の一方を覆う領域内に形成されていることを特徴とする請求項３乃至６の何れかに記載のセラミック電子部品。
【請求項8】
前記段差は、前記端面において、前記電極部を覆う領域内に形成されていることを特徴とする請求項３乃至６の何れかに記載のセラミック電子部品。
【請求項9】
前記一対の外部電極の少なくとも一方において、前記段差から見て前記一対のサイドマージン部側の領域の厚みは、前記電極部側の領域の厚みの０．２倍以下であることを特徴とする請求項１乃至６の何れかに記載のセラミック電子部品。
【請求項10】
前記一対の外部電極の少なくとも一方において、前記段差から見て前記一対のサイドマージン部側の領域の厚みは、前記電極部側の領域の厚みの０．１４倍以下であることを特徴とする請求項１乃至６の何れかに記載のセラミック電子部品。
【請求項11】
前記一対の外部電極の少なくとも一方において、前記段差から見て前記一対のサイドマージン部側の領域の厚みは、前記電極部側の領域の厚みの０．０６倍以下であることを特徴とする請求項１乃至６の何れかに記載のセラミック電子部品。
【請求項12】
積層セラミックコンデンサであることを特徴とする請求項１乃至６の何れかに記載のセラミック電子部品。
【請求項13】
前記積層方向の高さが、前記直交方向の幅より大きいことを特徴とする請求項１乃至６の何れかに記載のセラミック電子部品。
【請求項14】
交互に積層された複数の内部電極層及び複数の誘電体層を含む略直方体形状の積層体を形成する工程と、
前記積層体において互いに対向する一対の端面をそれぞれ覆うように導電ペーストを塗布することにより、前記積層体の積層方向に沿って前記複数の内部電極層と交互に接続された一対の外部電極を形成する工程と、
前記一対の外部電極が形成された前記積層体を焼成する工程とを有し、
前記積層体を形成する工程は、前記一対の端面が対向する方向及び前記積層方向に対し略直交する直交方向において前記複数の内部電極層の各々の両端にそれぞれ隣接する一対のサイドマージン部と、前記一対のサイドマージン部により挟まれ、前記複数の内部電極層を含む電極部とを有する前記積層体を形成し、
前記一対の外部電極を形成する工程は、前記一対の端面の少なくとも一方における前記導電ペーストの濡れ性を領域ごとに異ならせることによって、前記直交方向に沿って前記導電ペーストの厚みが変化する一組の段差を、前記直交方向において前記一対のサイドマージン部の一方側に形成し、前記段差から見て前記一対のサイドマージン部側の領域が、前記電極部側の領域より薄くなるように前記導電ペーストを塗布することを特徴とするセラミック電子部品の製造方法。
前記積層体において互いに対向する一対の端面をそれぞれ覆うように導電ペーストを塗布することにより、前記積層体の積層方向に沿って前記複数の内部電極層と交互に接続された一対の外部電極を形成する工程と、
前記一対の外部電極が形成された前記積層体を焼成する工程とを有し、
前記積層体を形成する工程は、前記一対の端面が対向する方向及び前記積層方向に対し略直交する直交方向において前記複数の内部電極層の各々の両端にそれぞれ隣接する一対のサイドマージン部と、前記一対のサイドマージン部により挟まれ、前記複数の内部電極層を含む電極部とを有する前記積層体を形成し、
前記一対の外部電極を形成する工程は、前記一対の端面の少なくとも一方における前記導電ペーストの濡れ性を領域ごとに異ならせることによって、前記直交方向に沿って前記導電ペーストの厚みが変化する一組の段差を、前記直交方向において前記一対のサイドマージン部の一方側に形成し、前記段差から見て前記一対のサイドマージン部側の領域が、前記電極部側の領域より薄くなるように前記導電ペーストを塗布することを特徴とするセラミック電子部品の製造方法。
【請求項15】
前記一対の外部電極を形成する工程は、前記段差を前記積層方向に沿って形成することを特徴とする請求項１４に記載のセラミック電子部品の製造方法。
【請求項16】
前記一対の外部電極を形成する工程は、前記段差を前記積層方向にわたって連続して形成することを特徴とする請求項１５に記載のセラミック電子部品の製造方法。
【請求項17】
前記一対の外部電極を形成する工程は、前記段差を、前記端面において、前記積層方向に沿って前記一対のサイドマージン部の一方側に凸の弧を描くように形成することを特徴とする請求項１６に記載のセラミック電子部品の製造方法。
【請求項18】
前記一対の外部電極を形成する工程は、前記段差を、前記端面において、前記積層方向に沿って前記電極部側に凸の弧を描くように形成することを特徴とする請求項１６に記載のセラミック電子部品の製造方法。
【請求項19】
前記一対の外部電極を形成する工程は、前記段差を、前記端面において、前記一対のサイドマージン部の一方を覆う領域内に形成することを特徴とする請求項１６乃至１８の何れかに記載のセラミック電子部品の製造方法。
【請求項20】
前記一対の外部電極を形成する工程は、前記段差を、前記端面において、前記電極部を覆う領域内に形成することを特徴とする請求項１６乃至１８の何れかに記載のセラミック電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、セラミック電子部品及びその製造方法に関する。
【背景技術】
【0002】
積層セラミックコンデンサなどのセラミック電子部品は、セラミックを主成分とする複数の誘電体層と、内部電極層とを交互に積層して構成された積層チップを備えている。積層チップの端面に内部電極層が引き出され、その表面を覆うように外部電極が形成されている。セラミック電子部品の製造工程において、例えば、積層チップ形成用のシートと外部電極形成用ペーストとが同時に焼成される場合、焼成後、外部電極と誘電体層の熱膨張係数の差に起因した応力によって角部（コバ部）における外部電極下の誘電体部分にクラックが発生するおそれがある。
【0003】
これに対し、特許文献１には、外部電極形成用ペーストを、内部電極の形成部分では厚くし、コバ部では薄くなるように塗布して、焼成時の応力を低減してクラックの発生を抑制する点が開示されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１９－１０２７６６号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかし、上記のようなクラックは、コバ部に限定されず、積層チップの両側面を構成する誘電体部分（サイドマージン部）にも発生するおそれがある。これに対し、外部電極を薄く形成すればクラックの発生を抑制し得るが、外部電極を薄くするほど、セラミック電子部品の耐湿性及び耐酸化性などの品質が低下するおそれがある。
【0006】
そこで本発明は、上記課題に鑑みなされたものであり、品質の低下を抑制しつつ、クラックの発生を抑制することができるセラミック電子部品及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明のセラミック電子部品は、交互に積層された複数の内部電極層及び複数の誘電体層を含む略直方体形状の積層体と、前記積層体の積層方向において互いに対向する一対の端面をそれぞれ覆い、前記積層方向に沿って前記複数の内部電極層と交互に接続された一対の外部電極とを有し、前記積層体は、前記一対の端面が対向する方向及び前記積層方向に対し略直交する直交方向において前記複数の内部電極層の各々の両端にそれぞれ隣接する一対のサイドマージン部と、前記一対のサイドマージン部により挟まれ、前記複数の内部電極層を含む電極部とを有し、前記一対の外部電極の少なくとも一方は、前記直交方向において前記一対のサイドマージン部の一方側に、前記直交方向に沿って厚みが変化する段差を有し、前記段差から見て前記一対のサイドマージン部側の領域が、前記電極部側の領域より薄いことを特徴とする。
【0008】
上記のセラミック電子部品において、前記段差は、前記積層方向に沿って形成されてもよい。
【0009】
上記のセラミック電子部品において、前記段差は、前記積層方向にわたって連続して形成されてもよい。
【0010】
上記のセラミック電子部品において、前記段差は、前記端面において、前記積層方向に沿って前記一対のサイドマージン部の一方側に凸の弧を描くように形成されてもよい。
【0011】
上記のセラミック電子部品において、前記段差の前記積層方向における中央と両端は、前記直交方向において１．２～１５．５（μｍ）だけ離れていてもよい。
【0012】
上記のセラミック電子部品において、前記段差は、前記端面において、前記積層方向に沿って前記電極部側に凸の弧を描くように形成されてもよい。
【0013】
上記のセラミック電子部品において、前記段差は、前記端面において、前記一対のサイドマージン部の一方を覆う領域内に形成されてもよい。
【0014】
上記のセラミック電子部品において、前記段差は、前記端面において、前記電極部を覆う領域内に形成されてもよい。
【0015】
上記のセラミック電子部品において、前記一対の外部電極の少なくとも一方において、前記段差から見て前記一対のサイドマージン部の側の領域の厚みは、前記電極部側の領域の厚みの０．２倍以下であってもよい。
【0016】
上記のセラミック電子部品において、前記一対の外部電極の少なくとも一方において、前記段差から見て前記一対のサイドマージン部側の領域の厚みは、前記電極部側の領域の厚みの０．１４倍以下であってもよい。
【0017】
上記のセラミック電子部品において、前記一対の外部電極の少なくとも一方において、前記段差から見て前記一対のサイドマージン部側の領域の厚みは、前記電極部側の領域の厚みの０．０６倍以下であってもよい。
【0018】
上記のセラミック電子部品は、積層セラミックコンデンサであってもよい。
【0019】
上記のセラミック電子部品において、前記積層方向の高さが、前記直交方向の幅より大きくてもよい。
【0020】
本発明に係るセラミック電子部品の製造方法は、交互に積層された複数の内部電極層及び複数の誘電体層を含む略直方体形状の積層体を形成する工程と、前記積層体において互いに対向する一対の端面をそれぞれ覆うように導電ペーストを塗布することにより、前記積層体の積層方向に沿って前記複数の内部電極層と交互に接続された一対の外部電極を形成する工程と、前記一対の外部電極が形成された前記積層体を焼成する工程とを有し、前記積層体を形成する工程は、前記一対の端面が対向する方向及び前記積層方向に対し略直交する直交方向において前記複数の内部電極層の各々の両端にそれぞれ隣接する一対のサイドマージン部と、前記一対のサイドマージン部により挟まれ、前記複数の内部電極層を含む電極部とを有する前記積層体を形成し、前記一対の外部電極を形成する工程は、前記一対の端面の少なくとも一方における前記導電ペーストの濡れ性を領域ごとに異ならせることによって、前記直交方向に沿って前記導電ペーストの厚みが変化する一組の段差を、前記直交方向において前記一対のサイドマージン部の一方側に形成し、前記段差から見て前記一対のサイドマージン部側の領域が、前記電極部側の領域より薄くなるように前記導電ペーストを塗布することを特徴とする。
【0021】
上記の製造方法において、前記一対の外部電極を形成する工程は、前記段差を前記積層方向に沿って形成してもよい。
【0022】
上記の製造方法において、前記一対の外部電極を形成する工程は、前記段差を前記積層方向にわたって連続して形成してもよい。
【0023】
上記の製造方法において、前記一対の外部電極を形成する工程は、前記段差を、前記端面において、前記積層方向に沿って前記一対のサイドマージン部の一方側に凸の弧を描くように形成してもよい。
【0024】
上記の製造方法において、前記一対の外部電極を形成する工程は、前記段差を、前記端面において、前記積層方向に沿って前記電極部側に凸の弧を描くように形成してもよい。
【0025】
上記の製造方法において、前記一対の外部電極を形成する工程は、前記段差を、前記端面において、前記一対のサイドマージン部の一方を覆う領域内に形成してもよい。
【0026】
上記の製造方法において、前記一対の外部電極を形成する工程は、前記段差を、前記端面において、前記電極部を覆う領域内に形成してもよい。
【発明の効果】
【0027】
１つの側面として品質の低下を抑制しつつ、クラックの発生を抑制することができる。
【図面の簡単な説明】
【0028】
【図1】積層セラミックコンデンサの斜視図である。
【図4】積層チップの端面を正面視した場合の段差の形成パターンの一例を示す平面図である。
【図5】積層チップの端面を正面視した場合の段差の形成パターンの他の例を示す平面図である。
【図6】積層チップの端面を正面視した場合の段差の形成パターンの他の例を示す平面図である。
【図7】積層チップの端面を正面視した場合の段差の形成パターンの他の例を示す平面図である。
【図8】積層セラミックコンデンサの製造工程の一例を示すフローチャートである。
【図9】外部電極形成工程の手順の一例を示す断面図である。
【発明を実施するための形態】
【0029】
（積層セラミックコンデンサの実施形態）
図１は、積層セラミックコンデンサ１の斜視図である。図２は、図１のＡ－Ａ線に沿った積層セラミックコンデンサ１の断面図である。図３は、図２のＢ－Ｂ線に沿った積層セラミックコンデンサ１の断面図である。図１～図３には、互いに直交するＸ方向、Ｙ方向、及びＺ方向が示されている。なお、積層セラミックコンデンサ１はセラミック電子部品の一例である。
図１は、積層セラミックコンデンサ１の斜視図である。図２は、図１のＡ－Ａ線に沿った積層セラミックコンデンサ１の断面図である。図３は、図２のＢ－Ｂ線に沿った積層セラミックコンデンサ１の断面図である。図１～図３には、互いに直交するＸ方向、Ｙ方向、及びＺ方向が示されている。なお、積層セラミックコンデンサ１はセラミック電子部品の一例である。
【0030】
Ｘ方向は、積層セラミックコンデンサ１の長さ方向であり、一対の端面２Ａ，２Ｂが対向する方向に一致する。Ｙ方向は、積層セラミックコンデンサ１の幅方向であり、一対の端面２Ａ，２Ｂに沿った方向に一致する。Ｚ方向は、積層セラミックコンデンサ１の高さ方向であり、積層セラミックコンデンサ１の積層方向に一致する。なお、Ｙ方向は、Ｘ方向及びＺ方向に対し略直交する直交方向の一例である。
【0031】
積層チップ２において積層方向の上下の面を上面２Ｃおよび下面２Ｄと称する。積層チップ２において、２端面、上面および下面以外の２面を側面２Ｅ，２Ｆと称する。
【0032】
積層セラミックコンデンサ１のサイズは、例えば、長さ０．２ｍｍ、幅０．１２５ｍｍ、高さ０．１２５ｍｍであり、または長さ０．６ｍｍ、幅０．３ｍｍ、高さ０．３ｍｍであり、または長さ１．０ｍｍ、幅０．５ｍｍ、高さ０．５ｍｍであり、または長さ３．２ｍｍ、幅１．６ｍｍ、高さ１．６ｍｍであり、または長さ４．５ｍｍ、幅３．２ｍｍ、高さ２．５ｍｍであるが、これらのサイズに限定されるものではない。また、サイズとして記載した数値はそれぞれ製造時の一般的な公差を含んでおり、上記の数値のみに限定されるものではない。
【0033】
積層セラミックコンデンサ１は、直方体形状を有する積層チップ２と、積層チップ２において互いに対向する一対の端面２Ａ，２Ｂに設けられた外部電極部３ａ，３ｂとを有する。積層チップ２は、誘電体として機能するセラミック材料を含む誘電体層２２と、内部電極層２３とが、交互に積層された積層構造を有する。なお、積層チップ２は積層体の一例である。
【0034】
内部電極層２３は、Ｎｉ（ニッケル），Ｃｕ（銅），Ｓｎ（スズ）等の卑金属を主成分とする。内部電極層２３として、Ｐｔ（白金）、Ｐｄ（パラジウム）、Ａｇ（銀）、Ａｕ（金）などの貴金属やこれらを含む合金を用いてもよい。誘電体層２２は、例えば、一般式ＡＢＯ３で表されるペロブスカイト構造を有するセラミック材料を主相とする。なお、当該ペロブスカイト構造は、化学量論組成から外れたＡＢＯ３－αを含む。例えば、当該セラミック材料として、ＢａＴｉＯ３（チタン酸バリウム），ＣａＺｒＯ３（ジルコン酸カルシウム），ＣａＴｉＯ３（チタン酸カルシウム），ＳｒＴｉＯ３（チタン酸ストロンチウム），ＭｇＴｉＯ３（チタン酸マグネシウム），ペロブスカイト構造を形成するＢａ１-ｘ－ｙＣａｘＳｒｙＴｉ１－ｚＺｒｚＯ３(０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１)等のうち少なくとも１つから選択して用いることができる。Ｂａ１-ｘ－ｙＣａｘＳｒｙＴｉ１－ｚＺｒｚＯ３は、チタン酸バリウムストロンチウム、チタン酸バリウムカルシウム、ジルコン酸バリウム、チタン酸ジルコン酸バリウム、チタン酸ジルコン酸カルシウムおよびチタン酸ジルコン酸バリウムカルシウムなどである。
【0035】
外部電極部３ａ，３ｂは、上面２Ｃ、下面２Ｄおよび２側面２Ｅ，２Ｆに延在している。ただし、外部電極部３ａ，３ｂは、上面２Ｃ、下面２Ｄおよび２側面２Ｅ，２Ｆにおいて互いに離間している。外部電極部３ａ，３ｂは、それぞれ、下地層としての外部電極３０、及び外部電極３０を覆う３層のメッキ層３１～３３を含む。一対の外部電極３０は、積層チップ２において互いに対向する端面２Ａ，２Ｂをそれぞれ覆う。
【0036】
外部電極３０は、Ｃｕ，Ｎｉ，Ａｌ（アルミニウム），Ｚｎ（亜鉛）などの金属、またはこれらの２以上の合金（例えば、ＣｕとＮｉとの合金）を主成分とし、外部電極３０の緻密化のためのガラス成分、外部電極３０の焼結性を制御するための共材、などのセラミックを含んでいる。ガラス成分は、Ｂａ（バリウム），Ｓｒ（ストロンチウム），Ｃａ（カルシウム），Ｚｎ（亜鉛），Ａｌ，Ｓｉ（ケイ素），Ｂ（ホウ素）等の酸化物である。共材は、例えば、誘電体層２２の主成分と同じ材料を主成分とするセラミック成分である。
【0037】
メッキ層３１～３３は、例えばＮｉ，Ｃｕ，Ｓｎ等の卑金属を主成分とする。外部電極３０及びメッキ層３１～３３の各主成分の組み合わせは限定されない。例えば外部電極３０の主成分をＮｉとし、メッキ層３１～３３の各主成分をそれぞれＣｕ、Ｎｉ、Ｓｎとしてもよい。
【0038】
また、メッキ層３１～３３の少なくとも一部に代えて、あるいは、メッキ層３１～３３に加えて、エポキシ樹脂及びウレタン樹脂などの導電性樹脂の層を外部電極３０の表面に形成してもよい。この場合、例えば外部電極３０の主成分をＣｕとし、メッキ層３１に代えて導電性樹脂層を形成し、メッキ層３２，３３の各主成分をそれぞれＮｉ、Ｓｎとしてもよい。この場合、実装先の電子回路基板の撓みなどにより積層セラミックコンデンサ１に生ずる応力が導電性樹脂により緩和される。また、メッキ層３１～３３は３層に限定されない。例えば外部電極３０の主成分をＣｕとし、外部電極３０を、Ｎｉを主成分とするメッキ層で覆い、さらにＮｉのメッキ層を、Ｓｎを主成分とするメッキ層で覆ってもよい。
【0039】
図２から理解されるように、長さ方向における各内部電極層２３の端縁は、積層チップ２の外部電極部３ａが設けられた端面２Ａと、外部電極部３ｂが設けられた端面２Ｂとに、交互に露出している。これにより、各内部電極層２３は、積層方向において外部電極部３ａと外部電極部３ｂとに、交互に導通している。つまり、各端面２Ａ，２Ｂの外部電極３０は、積層方向に沿って各内部電極層２３と交互に接続されている。
【0040】
また、積層チップ２の積層方向の上部および下部は、カバー層２０，２１によりそれぞれ覆われている。カバー層２０，２１は積層チップ２の上面２Ｃ及び下面２Ｄを構成する。カバー層２０，２１はセラミック材料を主成分とし、誘電体層２２と同様の主成分材料により形成されている。
【0041】
また、図３を参照すると、積層チップ２は、幅方向において内部電極部２Ｎ及び一対のサイドマージン部２Ｍを有する。内部電極部２Ｎは、各内部電極層２３を含む電極部の一例である。内部電極部２Ｎは、幅方向において両側部を各サイドマージン部２Ｍにより挟まれている。各サイドマージン部２Ｍは、幅方向における各内部電極層２３の両端にそれぞれ隣接し、内部電極層２３を含んでいない。各サイドマージン部２Ｍは積層チップ２の側面２Ｅ，２Ｆを構成する。換言すると内部電極部２Ｎ及び各サイドマージン部２Ｍは、積層チップ２を、長さ方向に沿った内部電極層２３と誘電体層２２の境界線に従って積層方向に３分割して得られる部分である。
【0042】
外部電極３０は、例えば、焼成前の積層チップ２の端面２Ａ，２Ｂに導電性金属ペーストを塗布し、積層チップ２と同時に焼成することにより形成される。このとき、外部電極３０及び積層チップ２は、図３の点線の矢印で示されるように、幅方向の中心及び長さ方向の中心に向かって収縮する。このとき、積層チップ２の部分の熱膨張係数と、外部電極３０の部分の熱膨張係数との差に起因して、仮に積層チップ１０の各サイドマージン部２Ｍに過剰に大きな応力が集中するとクラックが生ずるおそれがある。クラックが発生すると、積層セラミックコンデンサ１の外観不良や信頼性悪化の懸念がある。
【0043】
そこで、積層チップ２の各端面２Ａ，２Ｂの外部電極３０には、幅方向において各サイドマージン部２Ｍ側に、積層チップ２の幅方向に沿って厚みが変化する一組の段差３００ａ，３００ｂがそれぞれ設けられている。具体的には、幅方向における内部電極部２Ｎの中央を基準として、一方の段差３００ａは、側面２Ｅを有するサイドマージン部２Ｍ側の位置に形成され、他方の段差３００ａは、側面２Ｆを有するサイドマージン部２Ｍ側の位置に形成されている。各端面２Ａ，２Ｂの外部電極３０において、段差３００ａ，３００ｂから見て各サイドマージン部２Ｍ側の側部領域Ｒｂの厚みＤｂは、内部電極部２Ｎ側の中央領域Ｒａの厚みＤａより薄く形成されている。つまり、各端面２Ａ，２Ｂを正面視したとき、外部電極３０の外側の側部領域Ｒｂの厚みＤｂは内側の中央領域Ｒａの厚みＤａより薄い。段差３００ａ，３００ｂは、図３のように厚みの変化率が変わる変曲点を含み、その稜線は曲線であってもよい。
【0044】
このため、中央領域Ｒａ及び各側部領域Ｒｂの各厚みＤａ，Ｄｂが互いに同一である場合と比べると、厚みＤｂの領域における応力が低減されてクラックの発生が抑制される。また、中央領域Ｒａの厚みＤａは各側部領域Ｒｂの厚みＤｂより厚く形成されているため、中央領域Ｒａが覆う積層チップ２の端面２Ａ，２Ｂの中央部をメッキ液による浸食などから十分に保護することができ、積層セラミックコンデンサ１の耐湿性及び耐酸化性などの品質の低下が抑制される。
【0045】
なお、中央領域Ｒａの厚みＤａは例えば２０～３５（μｍ）であり、各側部領域の厚みＤｂは０．５～１５（μｍ）である。例えば側部領域Ｒｂの厚みＤｂは、中央領域Ｒａの厚みＤａの０．２倍以下に設定される。さらに側部領域Ｒｂの厚みＤｂは、中央領域Ｒａの厚みＤａの０．１４倍以下に設定すると好ましい。さらに好ましくは、側部領域Ｒｂの厚みＤｂは、中央領域Ｒａの厚みＤａの０．０６倍以下に設定するとよい。
【0046】
また、中央領域Ｒａ及び各側部領域Ｒｂを仕切る各段差３００ａ，３００ｂは、積層方向において各端面２Ａ，２Ｂの特定の高さ位置の部分のみに形成されてもよいが、以下に述べるように積層方向に沿って連続して形成されてもよい。
【0047】
図４は、積層チップ２の端面２Ｂを正面視した場合の段差３００ａ，３００ｂの形成パターンの一例を示す平面図である。図４において、図１～図３と共通する構成には同一の符号を付し、その説明は省略する。また、外部電極部３ｂの外形は点線で示されており、積層チップ２の外形は実線で示されている。また、端面２Ｂに露出した内部電極層２３は実線で示され、他方の端面２Ａに露出した内部電極層２３は点線で示されている。
【0048】
また、点線Ｓは、幅方向において各段差３００ａ，３００ｂの形成された位置を示す。点線Ｓの内側は中央領域Ｒａであり、点線Ｓの両外側は側部領域Ｒｂである。各段差３００ａ，３００ｂは積層方向に沿って形成されているため、上述したクラックの発生の抑制効果が端面２Ｂの積層方向にわたって得られる。さらに、段差３００ａ，３００ｂは積層方向にわたって連続するように形成された場合、クラックの発生の抑制効果は向上する。
【0049】
本例において、各段差３００ａ，３００ｂは、それぞれ、端面２Ｂにおいて、積層方向に沿って各サイドマージン部２Ｍ側に凸の弧を描くように形成されている。すなわち点線Ｓは積層チップ２の両側面２Ｅ，２Ｆに向かって曲がった弧を描いている。点線Ｓの積層方向における中央と両端は、例えば幅方向において１．２～１５（μｍ）だけ離れている（距離ΔＹ参照）。
【0050】
図４の符号Ｍａは、端面２Ｂに露出した内部電極層２３のうち、最上部の内部電極層２３の端部Ｐｅ近傍のＸ方向及びＹ方向に沿った断面を示す。図４の符号Ｍｂは、端面２Ｂに露出した内部電極層２３のうち、中心付近の内部電極層２３の端部Ｐｃ近傍のＸ方向及びＹ方向に沿った断面を示す。なお、符号Ｍａ，Ｍｂの断面図において、メッキ層３１～３３の図示は省略する。
【0051】
これらの断面図から理解されるように、点線Ｓが各サイドマージン部２Ｍ側に凸の弧を描くため、最上部の内部電極層２３の端部Ｐｅ近傍では、中心付近の内部電極層２３の端部Ｐｃ近傍より側部領域Ｒｂの幅が広くなる。このように各段差３００ａ，３００ｂを形成することにより、上記の応力が作用する方向を積層方向の中心側に分散することができるため、クラックの発生がよく効果的に抑制される。例えば積層チップ２の誘電体層２２に生ずるクラックは直線状に進行しやすいが、幅方向の一方に凸の弧を描くように段差があるため、外部電極３０から誘電体層２２に加わる応力の方向が直線状になりにくくなることでクラックの進行が抑えられる。なお、本例では一方の端面２Ｂの段差３００ａ，３００ｂを挙げたが、他方の端面２Ａの段差３００ａ，３００ｂについても上記と同様に形成される。
【0052】
また、本例において、点線Ｓは内部電極部２Ｎ及び各サイドマージン部２Ｍに跨っているが、積層方向における段差３００ａ，３００ｂの形成パターンはこれに限定されない。
【0053】
【0054】
本例では、端面２Ｂを正面視したとき、点線Ｓは、サイドマージン部２Ｍ内で外側に凸となる弧を描いており、内部電極部２Ｎには重複していない。つまり、段差３００ａ，３００ｂは、それぞれ、端面２Ｂにおいて、各サイドマージン部２Ｍを覆う領域内に形成されている。
【0055】
このため、端面２Ｂにおいて厚みが薄い側部領域Ｒｂの面積が図４の例よりも減少する。逆に言えば、端面２Ａにおいて、側部領域Ｒｂより厚く形成された中央領域Ｒａの面積が増加する。これにより、積層セラミックコンデンサ１の耐湿性及び耐酸化性などの品質の低下がより効果的に抑制される。なお、本例では一方の端面２Ｂの段差３００ａ，３００ｂを挙げたが、他方の端面２Ａの段差３００ａ，３００ｂについても上記と同様に形成される。
【0056】
【0057】
本例では、端面２Ｂを正面視したとき、点線Ｓは、内部電極部２Ｎ内で外側に凸となる弧を描いており、各サイドマージン部２Ｍには重複していない。つまり、段差３００ａ，３００ｂは、それぞれ、端面２Ｂにおいて、内部電極部２Ｎを覆う領域内に形成されている。
【0058】
このため、端面２Ｂにおいて厚みが薄い側部領域Ｒｂの面積が図４の例よりも増加する。逆に言えば、端面２Ｂにおいて、側部領域Ｒｂより厚く形成された中央領域Ｒａの面積が減少する。これにより、焼成時に外部電極３０に生ずる応力が減少してクラックがより効果的に抑制される。なお、本例では一方の端面２Ｂの段差３００ａ，３００ｂを挙げたが、他方の端面２Ａの段差３００ａ，３００ｂについても上記と同様に形成される。
【0059】
【0060】
本例において、各段差３００ａ，３００ｂは、それぞれ、端面２Ｂにおいて、積層方向に沿って内部電極部２Ｎ側に凸の弧を描くように形成されている。すなわち、端面２Ｂを正面視したとき、点線Ｓは、幅方向において積層チップ２の内側に向かって膨出するように弧を描いている
【0061】
このように各段差３００ａ，３００ｂを形成することにより、上記の例と同様に、応力が作用する方向を積層方向の中心側に分散することができるため、クラックの発生がよく効果的に抑制される。なお、本例では一方の端面２Ｂの段差３００ａ，３００ｂを挙げたが、他方の端面２Ａの段差３００ａ，３００ｂについても上記と同様に形成される。ここで、段差３００ａ，３００ｂは端面２Ａ，２Ｂの少なくとも一方に形成されればよく、さらに少なくとも一方の段差３００ａ，３００ｂが形成されればよい。
【0062】
上述したように積層セラミックコンデンサ１のサイズに限定はないが、例えば積層方向の高さが幅方向の幅より大きい高背タイプの積層セラミックコンデンサ１は、低背タイプの積層セラミックコンデンサ１よりサイズが大きい分、多くのクラック発生個所を有する。このため、高背タイプの積層セラミックコンデンサ１の外部電極３０に段差３００ａ，３００ｂを設けた場合、低背タイプの積層セラミックコンデンサ１より効果的なクラックが抑制される。また、積層セラミックコンデンサ１以外の積層セラミック電子部品にも段差３００ａ，３００ｂを設けることは可能であるが、積層セラミックコンデンサ１の場合、内部電極層２３の端部が積層方向で見た場合に同じ位置で重なり、その位置に応力が集中してクラックが発生しやすいため、他の積層セラミック電子部品より効果的にクラックの発生を抑制することができる。
【0063】
（積層セラミックコンデンサの製造方法）
図８は、積層セラミックコンデンサ１の製造工程の一例を示すフローチャートである。本製造工程は、積層セラミックコンデンサ１の製造方法の一例である。
図８は、積層セラミックコンデンサ１の製造工程の一例を示すフローチャートである。本製造工程は、積層セラミックコンデンサ１の製造方法の一例である。
【0064】
（グリーンシート成形工程）
まずグリーンシート成形工程Ｓｔ１が行われる。本工程では、例えばセラミック粉末に各種の添加化合物（焼結補助剤など）を添加することで得た誘電体材料に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダと、エタノール、トルエン等の有機溶剤と、可塑剤とを加えて湿式混合する。得られたスラリーを使用して、例えばダイコータ法やドクターブレード法により、基材上に電体グリーンシートを塗工して乾燥させる。基材は、例えば、ＰＥＴ（ポリエチレンテレフタレート）フィルムである。
まずグリーンシート成形工程Ｓｔ１が行われる。本工程では、例えばセラミック粉末に各種の添加化合物（焼結補助剤など）を添加することで得た誘電体材料に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダと、エタノール、トルエン等の有機溶剤と、可塑剤とを加えて湿式混合する。得られたスラリーを使用して、例えばダイコータ法やドクターブレード法により、基材上に電体グリーンシートを塗工して乾燥させる。基材は、例えば、ＰＥＴ（ポリエチレンテレフタレート）フィルムである。
【0065】
なお、セラミック粉末の添加化合物としては、Ｍｇ（マグネシウム），Ｍｎ（マンガン），Ｖ（バナジウム），Ｃｒ（クロム），希土類元素(Ｙ（イットリウム）,Ｓｍ（サマリウム），Ｅｕ（ユウロピウム），Ｇｄ（ガドリニウム），Ｔｂ（テルビウム），Ｄｙ（ジスプロシウム）,Ｈｏ（ホロミウム）,Ｅｒ(エルビウム)，Ｔｍ（ツリウム）およびＹｂ（イッテルビウム）)の酸化物、並びに、Ｃｏ（コバルト），Ｎｉ，Ｌｉ（リチウム），Ｂ（ホウ素），Ｎａ（ナトリウム），Ｋ（カリウム）およびＳｉ（シリコン）の酸化物もしくはガラスが用いられる。
【0066】
（内部電極印刷工程）
次に内部電極印刷工程Ｓｔ２が行われる。本工程では、基材上の誘電体グリーンシートに、有機バインダを含む内部電極形成用の金属導電ペーストをスクリーン印刷やグラビア印刷等により印刷することで、内部電極層２３に対応する複数の内部電極パターンを互いに離間させて成膜する。また、各内部電極パターンとは逆パターンとなるように上記のスラリーをマージンペーストとして塗布する。これにより内部電極パターンの両側にサイドマージン部２Ｍが確保される。金属導電ペーストには、共材としてセラミック粒子を添加する。セラミック粒子の主成分は、特に限定するものではないが、誘電体層２２の主成分セラミックと同じであることが好ましい。
次に内部電極印刷工程Ｓｔ２が行われる。本工程では、基材上の誘電体グリーンシートに、有機バインダを含む内部電極形成用の金属導電ペーストをスクリーン印刷やグラビア印刷等により印刷することで、内部電極層２３に対応する複数の内部電極パターンを互いに離間させて成膜する。また、各内部電極パターンとは逆パターンとなるように上記のスラリーをマージンペーストとして塗布する。これにより内部電極パターンの両側にサイドマージン部２Ｍが確保される。金属導電ペーストには、共材としてセラミック粒子を添加する。セラミック粒子の主成分は、特に限定するものではないが、誘電体層２２の主成分セラミックと同じであることが好ましい。
【0067】
（積層工程）
次に積層工程Ｓｔ３が行われる。本工程では、内部電極パターンが印刷された誘電体グリーンシートを積層することにより積層体を形成する。積層体の積層方向の両端面には、カバー層２０，２１に対応する誘電体グリーンシートがそれぞれ積層される。
次に積層工程Ｓｔ３が行われる。本工程では、内部電極パターンが印刷された誘電体グリーンシートを積層することにより積層体を形成する。積層体の積層方向の両端面には、カバー層２０，２１に対応する誘電体グリーンシートがそれぞれ積層される。
【0068】
（圧着工程）
次に圧着工程Ｓｔ４が行われる。本工程では、積層体を加圧することにより複数の誘電体グリーンシート間を圧着する。圧着手段としては、例えば静水圧プレスが挙げられるが、これに限定されない。
次に圧着工程Ｓｔ４が行われる。本工程では、積層体を加圧することにより複数の誘電体グリーンシート間を圧着する。圧着手段としては、例えば静水圧プレスが挙げられるが、これに限定されない。
【0069】
（切断工程）
次に切断工程Ｓｔ５が行われる。圧着後の積層体を所定のカット線に沿って積層方向に切断することにより複数の積層チップ２が得られる。
次に切断工程Ｓｔ５が行われる。圧着後の積層体を所定のカット線に沿って積層方向に切断することにより複数の積層チップ２が得られる。
【0070】
（研磨工程）
次に研磨工程Ｓｔ６が行われる。本工程では、積層チップ２を例えばバレル研磨などの手法により研磨する。これにより、積層チップ２の角部が丸められる。なお、グリーンシート成形工程Ｓｔ１から研磨工程Ｓｔ６までの一連の工程は、交互に積層された複数の内部電極層２３及び複数の誘電体層２２を含む略直方体形状の積層チップ２を形成する工程の一例である。この一連の工程により積層チップ２には内部電極部２Ｎ及びサイドマージン部２Ｍが形成される。
次に研磨工程Ｓｔ６が行われる。本工程では、積層チップ２を例えばバレル研磨などの手法により研磨する。これにより、積層チップ２の角部が丸められる。なお、グリーンシート成形工程Ｓｔ１から研磨工程Ｓｔ６までの一連の工程は、交互に積層された複数の内部電極層２３及び複数の誘電体層２２を含む略直方体形状の積層チップ２を形成する工程の一例である。この一連の工程により積層チップ２には内部電極部２Ｎ及びサイドマージン部２Ｍが形成される。
【0071】
（脱バインダ工程）
次に脱バインダ工程Ｓｔ７が行われる。本工程では、積層チップ２を高温のＮ２雰囲気中で脱バインダ処理する。
次に脱バインダ工程Ｓｔ７が行われる。本工程では、積層チップ２を高温のＮ２雰囲気中で脱バインダ処理する。
【0072】
（外部電極形成工程）
次に外部電極形成工程Ｓｔ８が行われる。本工程では、例えば金属粉末、ガラスフリット、バインダ、および溶剤を含む導電ペーストを積層チップ１０の各端面２Ａ，２Ｂ、上面２Ｃ、下面２Ｄ、及び各側面２Ｅ，２Ｆに塗布する。このとき、導電ペーストは各端面２Ａ，２Ｂを覆うように塗布され、さらに端面２Ａ，２Ｂから上面２Ｃ、下面２Ｄ、及び各側面２Ｅ，２Ｆの端部まで覆うように塗布される。導電ペーストの塗布後、乾燥させることにより、外部電極３０が形成される。なお、バインダおよび溶剤は、焼き付けによって蒸発する。導電ペーストの塗布手段としては、例えばスパッタリング法及びディップ法が挙げられる。
次に外部電極形成工程Ｓｔ８が行われる。本工程では、例えば金属粉末、ガラスフリット、バインダ、および溶剤を含む導電ペーストを積層チップ１０の各端面２Ａ，２Ｂ、上面２Ｃ、下面２Ｄ、及び各側面２Ｅ，２Ｆに塗布する。このとき、導電ペーストは各端面２Ａ，２Ｂを覆うように塗布され、さらに端面２Ａ，２Ｂから上面２Ｃ、下面２Ｄ、及び各側面２Ｅ，２Ｆの端部まで覆うように塗布される。導電ペーストの塗布後、乾燥させることにより、外部電極３０が形成される。なお、バインダおよび溶剤は、焼き付けによって蒸発する。導電ペーストの塗布手段としては、例えばスパッタリング法及びディップ法が挙げられる。
【0073】
図９は、外部電極形成工程Ｓｔ８の手順の一例を示す断面図である。図９には、濡れ性の調整剤９０を積層チップ２に塗布した状態、導電ペーストを積層チップ２に塗布した状態、及び導電ペーストを乾燥させた状態が、図３と同様の断面で示されている。
【0074】
調整剤９０は、導電ペーストの濡れ広がりを抑制する溶剤であり、例えばシリコンまたはフッ素化合部を主成分とする。調整剤９０は、積層チップ１０の各端面２Ａ，２Ｂ及び各側面２Ｅ，２Ｆに塗布される。調整剤９０は、端面２Ａ，２Ｂの中央領域Ｒａに該当する部分に塗布され、また、側面２Ｅ，２Ｆの長さ方向における両端部に塗布される。このように、調整剤９０を領域ごとに塗布するため、例えばマスキング材や被覆治具が用いられてもよい。
【0075】
調整剤９０の塗布後、端面２Ａ，２Ｂ、及び側面２Ｅ，２Ｆの長さ方向における両端部に導電ペーストが塗布される。導電ペーストは、乾燥過程において、調整剤９０の塗布された領域に応じて矢印で示される方向に流動する。すなわち、調整剤９０が塗布された領域では導電ペーストの濡れ広がりが抑制されるため、導電ペーストが集中し、逆に調整剤９０が塗布されていない領域の導電ペーストは少量となる。
【0076】
したがって、導電ペーストの乾燥後、各端面２Ａ，２Ｂの幅方向における端部において外部電極３０の薄い側部領域Ｒｂが形成される。一方、調整剤９０が集中した側面２Ｅ，２Ｆの長さ方向における両端部、及び端面２Ａ，２Ｂの中央には、外部電極３０の厚い中央領域Ｒａが形成される。これにより、図９の最下段の点線の丸印で示される段差３００ａ，３００ｂが形成される。
【0077】
このように、外部電極形成工程Ｓｔ８は、端面２Ａ，２Ｂにおける導電ペーストの濡れ性を領域ごとに異ならせることによって、一組の段差３００ａ，３００ｂを形成し、側部領域Ｒｂが中央領域Ｒａより薄くなるように導電ペーストを塗布する。このとき、段差３００ａ，３００ｂは、それぞれ、積層方向にわたって連続して形成される。
【0078】
外部電極形成工程Ｓｔ８において、中央領域Ｒａの厚みＤａは例えば２０～３５（μｍ）に形成され、各側部領域の厚みＤｂは０．５～１５（μｍ）に形成される。例えば側部領域Ｒｂの厚みＤｂは、中央領域Ｒａの厚みＤａの０．２倍以下に形成される。さらに側部領域Ｒｂの厚みＤｂは、中央領域Ｒａの厚みＤａの０．１４倍以下に形成すると好ましい。さらに好ましくは、側部領域Ｒｂの厚みＤｂは、中央領域Ｒａの厚みＤａの０．０６倍以下に形成するとよい。
【0079】
また、段差３００ａ，３００ｂは、図４に示されるように、端面２Ａ，２Ｂにおいて、積層方向に沿って各サイドマージン部２Ｍ側に凸の弧を描くように形成されてもよいし、図７に示されるように、端面２Ａ，２Ｂにおいて、積層方向に沿って内部電極部２Ｎ側に凸の弧を描くように形成されてもよい。このとき、段差３００ａ，３００ｂは、図５に示されるように各側部領域Ｒｂ内に形成されてもよいし、図６に示されるように中央領域Ｒａ内に形成されてもよい。なお、段差３００ａ，３００ｂは端面２Ａ，２Ｂの一方だけに形成されてもよく、さらに段差３００ａ，３００ｂの一方のみが端面２Ａ，２Ｂの少なくとも一方に形成されてもよい。
【0080】
（焼成工程）
再び図８を参照すると、外部電極形成工程Ｓｔ８の次に焼成工程Ｓｔ９が行われる。本工程では、外部電極３０が形成された積層チップ２を、２５０～５００℃のＮ２雰囲気中で脱バインダ処理した後に、酸素分圧０．００３～０．０２０（Ｐａ）の還元雰囲気中で１３００～１４００℃で１時間程度焼成することで、積層チップ２内の各粒子が焼結する。
再び図８を参照すると、外部電極形成工程Ｓｔ８の次に焼成工程Ｓｔ９が行われる。本工程では、外部電極３０が形成された積層チップ２を、２５０～５００℃のＮ２雰囲気中で脱バインダ処理した後に、酸素分圧０．００３～０．０２０（Ｐａ）の還元雰囲気中で１３００～１４００℃で１時間程度焼成することで、積層チップ２内の各粒子が焼結する。
【0081】
このとき、外部電極３０及び積層チップ２は、積層チップ２の幅方向の中心及び長さ方向の中心に向かって収縮する。各側部領域Ｒｂの厚みＤｂが中央領域Ｒａの厚みＤａより薄いため、収縮時の応力が低減されてクラックの発生が抑制される。
【0082】
（めっき処理工程）
次にめっき処理工程Ｓｔ１０が行われる。本工程では、各外部電極３０上にめっき処理によりＣｕ，Ｎｉ，Ｓｎ等の金属コーティングが行われる。これによりメッキ層３１～３３が形成される。なお、各メッキ層３１～３３の厚みは、例えば約３（μｍ）としてもよい。
次にめっき処理工程Ｓｔ１０が行われる。本工程では、各外部電極３０上にめっき処理によりＣｕ，Ｎｉ，Ｓｎ等の金属コーティングが行われる。これによりメッキ層３１～３３が形成される。なお、各メッキ層３１～３３の厚みは、例えば約３（μｍ）としてもよい。
【0083】
本工程において、中央領域Ｒａの厚みＤａは各側部領域Ｒｂの厚みＤｂより厚いため、中央領域Ｒａが覆う積層チップ２の端面２Ａ，２Ｂの中央部をメッキ液による浸食などから十分に保護することができ、積層セラミックコンデンサ１の耐湿性及び耐酸化性などの品質の低下が抑制される。以上の工程により、上述した積層セラミックコンデンサ１が完成する。
【実施例0084】
次に実施例の積層セラミックコンデンサ１の評価結果を述べる。
【0085】
【表1】
【0086】
表１は、積層セラミックコンデンサ１の焼成工程Ｓｔ９における積層チップ２のクラックの発生率（％）を示す。評価では、サンプルＮｏ．１～１１の積層セラミックコンデンサ１を２００個ずつ用いた。サンプルＮｏ．１～１１について、中央領域Ｒａの厚みＤａ及び側部領域Ｒｂの厚みＲｂの組み合わせは相違する。サンプルＮｏ．１～３，５～７，９の端面２Ａ，２Ｂにおいて段差３００ａ，３００ｂが描く弧の形態は、積層チップ２の外側に凸とした。また、サンプルＮｏ．４，８，２０の端面２Ａ，２Ｂにおいて段差３００ａ，３００ｂが描く弧の形態は、積層チップ２の内側に凸とした。
【0087】
また、サンプルＮｏ．１～８の外部電極３０には、積層方向にわたって連続する段差３００ａ，３００ｂを形成し、サンプルＮｏ．９、１０の外部電極３０には、積層方向において不連続な段差３００ａ，３００ｂを形成した。また、サンプルＮｏ．１～８に対する比較例として、サンプルＮｏ．１１の外部電極３０には、段差３００ａ，３００ｂを形成しなかった。サンプルＮｏ．１～１１の作製後、研磨することにより積層チップ２の角部のクラックの有無を確認した。
【0088】
表１には、厚みＤａ，Ｄｂの比（Ｄｂ／Ｄａ）が示されている。クラックの発生率は、２００個の積層セラミックコンデンサ１のうち、クラックが確認された個数の比率である。
【0089】
表１から理解されるように、Ｄｂ／Ｄａが０．０２～０．２０の範囲においてクラックの発生率は０（％）である。したがって、側部領域Ｒｂの厚みＤｂは、中央領域Ｒａの厚みＤａの０．２０倍以下に設定すると好ましい。さらに側部領域Ｒｂの厚みＤｂは、中央領域Ｒａの厚みＤａの０．１４倍以下に設定すると好ましい。さらに好ましくは、側部領域Ｒｂの厚みＤｂは、中央領域Ｒａの厚みＤａの０．０６倍以下に設定するとよい。
【0090】
さらに表１には、サンプルＮｏ．１～１１について、図４に示された距離ΔＹが示されている。外側に凸の弧を描く段差３００ａ，３００ｂのサンプルＮｏ．１～３，５～７，９ではクラックの発生率が０（％）であった。このため、距離ΔＹが１．２～１５．５（μｍ）の範囲では、外部電極３０から誘電体層２２に加わる応力の作用方向を好適に分散すると考えられる。
【0091】
一方、内側に凸の弧を描く段差３００ａ，３００ｂのサンプルＮｏ．４，８，１０のうち、サンプルＮｏ．２，８のクラックの発生率は０（％）であり、サンプルＮｏ．１０のクラックの発生率は０．５（％）であった。これは、サンプルＮｏ．１０の段差３００ａ，３００ｂは積層方向において不連続に形成されたため、他のサンプルＮｏ．４，８，１０より上記の応力の分散の程度が低くなったためと考えられる。このため、段差３００ａ，３００ｂを積層方向にわたって連続して形成したほうが応力の作用方向を好適に分散すると考えられる。
【0092】
また、サンプルＮｏ．１０のクラックの発生率は、比較例のサンプルＮｏ．１１より低い。このため、段差３００ａ，３００ｂが不連続に形成された場合であっても、クラックの抑制効果を得られると考えられる。
【0093】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【0094】
１ 積層セラミックコンデンサ
２ 積層チップ
２Ａ，２Ｂ 端面
２Ｎ 内部電極部
２Ｍ サイドマージン部
３ａ，３ｂ 外部電極部
２２ 誘電体層
２３ 内部電極層
３０ 外部電極
３００ａ，３００ｂ 段差
Ｒａ 中央領域
Ｒｂ 側部領域
２ 積層チップ
２Ａ，２Ｂ 端面
２Ｎ 内部電極部
２Ｍ サイドマージン部
３ａ，３ｂ 外部電極部
２２ 誘電体層
２３ 内部電極層
３０ 外部電極
３００ａ，３００ｂ 段差
Ｒａ 中央領域
Ｒｂ 側部領域
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】