特開 2024-95257 電源回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024095257

(43)【公開日】2024-07-10

(54)【発明の名称】電源回路

(51)【国際特許分類】

   G05F 1/56 20060101AFI20240703BHJP

【ＦＩ】

G05F1/56 310L

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2022212409

(22)【出願日】2022-12-28

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】100105924

【弁理士】

【氏名又は名称】森下 賢樹

(74)【代理人】

【識別番号】100133215

【弁理士】

【氏名又は名称】真家 大樹

(72)【発明者】

【氏名】坂本 忠之

(72)【発明者】

【氏名】西上 義人

【テーマコード（参考）】

5H430

【Ｆターム（参考）】

5H430BB01

5H430BB09

5H430BB11

5H430EE06

5H430EE17

5H430FF02

5H430FF13

5H430HH03

5H430LA04

(57)【要約】

【課題】モードをシームレスに切り替え可能な電源回路を提供する。
【解決手段】第１入力ピンＶＩＮ１には、第１モードおよび第２モードにおいて第１入力電圧Ｖ_ＩＮ１が入力される。第２入力ピンＶＩＮ２は、第１モードにおいて無入力であり、第２モードにおいて、第１入力電圧Ｖ_ＩＮ１より低い第２入力電圧Ｖ_ＩＮ２が入力される。第１制御回路１２０は、出力ピンＶＯＵＴに発生する出力電圧Ｖ_ＯＵＴが第１目標電圧Ｖ_ＲＥＦ１に近づくように第１出力トランジスタ１１２を制御する。第２制御回路１４０は、第１モードにおいて第２出力トランジスタ１３２を非導通状態とし、第２モードにおいて第２出力トランジスタ１３２を導通状態とする。第１目標電圧Ｖ_ＲＥＦ１は切り替え可能であり、第２モードにおける第１目標電圧Ｖ_{ＲＥＦ１（ＭＯＤＥ２）}は、第１モードにおける第１目標電圧Ｖ_{ＲＥＦ１（ＭＯＤＥ２）}よりも低い。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１モードおよび第２モードにおいて第１入力電圧を受ける第１入力ピンと、
前記第１モードにおいて無入力であり、前記第２モードにおいて、前記第１入力電圧より低い第２入力電圧を受ける第２入力ピンと、
出力ピンと、
前記第１入力ピンと前記出力ピンの間に設けられた第１出力トランジスタと、前記出力ピンに発生する出力電圧が第１目標電圧に近づくように前記第１出力トランジスタを制御する第１制御回路と、を含む第１出力回路と、
前記第２入力ピンと前記出力ピンの間に設けられる第２出力トランジスタと、前記第１モードにおいて前記第２出力トランジスタを非導通状態とし、前記第２モードにおいて前記第２出力トランジスタを導通状態とする第２制御回路と、を含む第２出力回路と、
を備え、
前記第１目標電圧は切り替え可能であり、前記第２モードにおける前記第１目標電圧は、前記第１モードにおける前記第１目標電圧よりも低い、電源回路。

【請求項2】

前記第２制御回路は、前記第２モードにおいてアクティブとなり、前記出力電圧が、前記第１モードにおける前記第１目標電圧と等しい第２目標電圧に近づくように、前記第２出力トランジスタを制御する、請求項１に記載の電源回路。

【請求項3】

前記第１制御回路は、第１入力ノードに可変の第１基準電圧を受け、第２入力ノードに前記出力電圧に応じたフィードバック電圧を受け、出力ノードが前記第１出力トランジスタの制御電極と接続された第１オペアンプを含み、
前記第２制御回路は、第１入力ノードに第２基準電圧を受け、第２入力ノードに前記フィードバック電圧を受け、出力ノードが前記第２出力トランジスタの制御電極と接続された第２オペアンプを含む、請求項２に記載の電源回路。

【請求項4】

前記第２制御回路は、前記第１モードにおいて前記第２出力トランジスタをオフし、前記第２モードにおいて前記第２出力トランジスタをオンするように構成され、
前記第２入力電圧は、前記第１モードにおける前記第１目標電圧と等しい、請求項１に記載の電源回路。

【請求項5】

ひとつの半導体基板に一体集積化される、請求項１から４のいずれかに記載の電源回路。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、電源回路に関する。

【背景技術】

【0002】

電気回路において、電圧レベルが異なる２つの電源電圧が存在する場合、２入力、１出力の電源回路が使用される。この電源回路は、２つの入力ピンを有し、２つの入力ピンそれぞれに電源電圧を受け、出力ピンに接続される負荷に、安定化された出力電圧を供給する。電源回路は、第１入力ピンの電圧を利用して出力電圧を生成するモードと、第２入力ピンの電圧を利用して出力電圧を生成するモードと、が切り替え可能である。

【発明の概要】

【発明が解決しようとする課題】

【0003】

本開示は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、モードをシームレスに切り替え可能な電源回路の提供にある。

【課題を解決するための手段】

【0004】

本開示のある態様の電源回路は、第１モードおよび第２モードにおいて第１入力電圧を受ける第１入力ピンと、第１モードにおいて無入力であり、第２モードにおいて、第１入力電圧より低い第２入力電圧を受ける第２入力ピンと、出力ピンと、第１入力ピンと出力ピンの間に設けられた第１出力トランジスタと、出力ピンに発生する出力電圧が第１目標電圧に近づくように第１出力トランジスタを制御する第１制御回路と、を含む第１出力回路と、第２入力ピンと出力ピンの間に設けられる第２出力トランジスタと、第１モードにおいて第２出力トランジスタを非導通状態とし、第２モードにおいて第２出力トランジスタを導通状態とする第２制御回路と、を含む第２出力回路と、を備える。第１目標電圧は切り替え可能であり、第２モードにおける第１目標電圧は、第１モードにおける第１目標電圧よりも低い。

【0005】

なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。

【発明の効果】

【0006】

本開示のある態様によれば、モードをシームレスに切り替えることができる。

【図面の簡単な説明】

【0007】

【図1】図１は、実施形態に係る電源回路を備えるシステムのブロック図である。

【図2】図２は、実施例１に係る電源回路を備える電源システムのブロック図である。

【図3】図３は、図２の電源回路の動作を説明する図である。

【図4】図４は、比較技術に係る電源回路を備える電源システムの回路図である。

【図5】図５は、図４の電源回路の動作を説明する図である。

【図6】図６は、実施例２に係る電源回路を備える電源システムの回路図である。

【発明を実施するための形態】

【0008】

（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。

【0009】

一実施形態に係る電源回路は、第１モードおよび第２モードにおいて第１入力電圧を受ける第１入力ピンと、第１モードにおいて無入力であり、第２モードにおいて、第１入力電圧より低い第２入力電圧を受ける第２入力ピンと、出力ピンと、第１入力ピンと出力ピンの間に設けられた第１出力トランジスタと、出力ピンに発生する出力電圧が第１目標電圧に近づくように第１出力トランジスタを制御する第１制御回路と、を含む第１出力回路と、第２入力ピンと出力ピンの間に設けられる第２出力トランジスタと、第１モードにおいて第２出力トランジスタを非導通状態とし、第２モードにおいて第２出力トランジスタを導通状態とする第２制御回路と、を含む第２出力回路と、を備える。第１目標電圧は切り替え可能であり、第２モードにおける第１目標電圧は、第１モードにおける第１目標電圧よりも低い。

【0010】

この構成によれば、第２モードの間も、第１制御回路は動作し続けるため、複雑な制御なしで、第２モードから第１モードへシームレスに切り替えることが可能となる。

【0011】

一実施形態において、第２制御回路は、第２モードにおいてアクティブとなり、出力電圧が第１モードにおける第１目標電圧と等しい第２目標電圧に近づくように、第２出力トランジスタを制御してもよい。この場合、第２制御回路と第２出力トランジスタは、リニアレギュレータとして機能する。

【0012】

一実施形態において、第１制御回路は、第１入力ノードに可変の第１基準電圧を受け、第２入力ノードに出力電圧に応じたフィードバック電圧を受け、出力ノードが第１出力トランジスタの制御電極と接続された第１オペアンプを含んでもよい。第２制御回路は、第１入力ノードに第２基準電圧を受け、第２入力ノードにフィードバック電圧を受け、出力ノードが第２出力トランジスタの制御電極と接続された第２オペアンプを含んでもよい。

【0013】

一実施形態において、第２制御回路は、第１モードにおいて第２出力トランジスタをオフし、第２モードにおいて第２出力トランジスタをオンするように構成され、第２入力電圧は、第１モードにおける第１目標電圧と等しくてもよい。この場合、第２制御回路と第２出力トランジスタは、ロードスイッチとして機能する。

【0014】

一実施形態において、電源回路は、ひとつの半導体基板に集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。

【0015】

（実施形態）
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。

【0016】

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

【0017】

同様に、「部材Ｃが、部材Ａと部材Ｂの間に接続された（設けられた）状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

【0018】

（実施形態）
図１は、実施形態に係る電源回路１００を備える電源システム２００のブロック図である。電源回路１００は、第１入力ピンＶＩＮ１、第２入力ピンＶＩＮ２、出力ピンＶＯＵＴを備える。第１入力ピンＶＩＮ１、第２入力ピンＶＩＮ２、出力ピンＶＯＵＴには、キャパシタＣ１，Ｃ２，Ｃ３が接続されている。

【0019】

システム２００は、電源回路１００、ＤＣ／ＤＣコンバータ２１０、負荷２２０、ホストコントローラ２３０を備える。

【0020】

第１入力ピンＶＩＮ１には、第１モードＭＯＤＥ１および第２モードＭＯＤＥ２において第１入力電圧Ｖ_ＩＮ１が供給される。第２入力ピンＶＩＮ２には、第１モードＭＯＤＥ１において無入力であり、第２モードＭＯＤＥ２において、第１入力電圧Ｖ_ＩＮ１より低い第２入力電圧Ｖ_ＩＮ２が供給される。ＤＣ／ＤＣコンバータ２１０は第２モードＭＯＤＥ２においてアクティブとなり、第２入力電圧Ｖ_ＩＮ２を生成する。第１モードＭＯＤＥ１と第２モードＭＯＤＥ２の切りかえは、ホストコントローラ２３０によって制御される。

【0021】

電源回路１００は、出力ピンＶＯＵＴに接続される負荷２２０に、所定の電圧レベルＶ_{ＯＵＴ（ＲＥＦ）}に安定化された出力電圧Ｖ_ＯＵＴを供給する。

【0022】

電源回路１００は、第１出力回路１１０および第１制御回路１２０を備え、ひとつの半導体基板に集積化される。第１出力回路１１０は、リニアレギュレータであり、第１出力トランジスタ１１２および第１制御回路１２０を含む。第１出力トランジスタ１１２は、第１入力ピンＶＩＮ１と出力ピンＶＯＵＴの間に設けられる。本実施形態では、第１出力トランジスタ１１２はＰＭＯＳ（P-channel Metal Oxide Semiconductor）トランジスタであり、ソースが第１入力ピンＶＩＮ１と接続され、ドレインが出力ピンＶＯＵＴと接続される。

【0023】

第１制御回路１２０は、出力ピンＶＯＵＴに発生する出力電圧Ｖ_ＯＵＴが第１目標電圧Ｖ_ＲＥＦ１に近づくように、第１出力トランジスタ１１２の制御電極（ゲート）の電圧をフィードバック制御する。

【0024】

第２出力回路１３０は、第２出力トランジスタ１３２および第２制御回路１４０を含む。第２出力トランジスタ１３２は、第２入力ピンＶＩＮ２と出力ピンＶＯＵＴの間に設けられる。本実施形態では、第２出力トランジスタ１３２はＰＭＯＳ（P-channel Metal Oxide Semiconductor）トランジスタであり、ソースが第２入力ピンＶＩＮ２と接続され、ドレインが出力ピンＶＯＵＴと接続される。

【0025】

第２制御回路１４０は、第１モードＭＯＤＥ１において第２出力トランジスタ１３２を非導通（オフ）状態とし、第２モードＭＯＤＥ２において第２出力トランジスタ１３２を非導通状態とする。後述のように、第２出力回路１３０は、リニアレギュレータであってもよいし、ロードスイッチでもよい。

【0026】

第１制御回路１２０は、第１モードＭＯＤＥ１と第２モードＭＯＤＥ２とで、第１目標電圧Ｖ_ＲＥＦ１の電圧レベルが切り替え可能となっており、第２モードＭＯＤＥ２における第１目標電圧Ｖ_{ＲＥＦ１（ＭＯＤＥ２）}は、第１モードＭＯＤＥ１における第１目標電圧Ｖ_{ＲＥＦ１（ＭＯＤＥ１）}よりも低い。第２モードＭＯＤＥ２における第１目標電圧Ｖ_{ＲＥＦ１（ＭＯＤＥ２）}は、第２モードＭＯＤＥ２において第２出力回路１３０が出力ピンＶＯＵＴに発生させる出力電圧Ｖ_ＯＵＴよりも低く定められる。

【0027】

以上が電源回路１００の構成である。続いてその動作を説明する。

【0028】

第１モードＭＯＤＥ１では、第２入力電圧Ｖ_ＩＮ２が供給されず、第２出力トランジスタ１３２はオフとなる。第１出力回路１１０はリニアレギュレータとして動作し、出力電圧Ｖ_ＯＵＴが、第１目標電圧Ｖ_{ＲＥＦ（ＭＯＤＥ１）}に安定化される。

【0029】

第２モードＭＯＤＥ２では、第２入力電圧Ｖ_ＩＮ２が供給され、第２出力トランジスタ１３２が導通状態となる。第２モードＭＯＤＥ２の間、出力ピンＶＯＵＴに生ずる出力電圧Ｖ_ＯＵＴは第２出力回路１３０によって生成される。第１出力回路１１０は、電流ソース能力をもつが、電流シンク能力をもたない。したがって、第２モードＭＯＤＥ２の間、第１出力回路１１０は動作し続けているが、第１目標電圧Ｖ_{ＲＥＦ１（ＭＯＤＥ２）}が、第２出力回路１３０が発生する出力電圧Ｖ_ＯＵＴよりも低いため、第１出力回路１１０は、出力電圧ＶＯＵＴに影響を与えない。

【0030】

以上が電源回路１００の動作である。この電源回路１００によれば、第１モードと第２モードの両方において、第１出力回路１１０が動作し続けている。したがって、第２モードから第１モードへとシームレスに遷移させることができる。

【0031】

本開示は、図１のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、方法に及ぶものであり、特定の構成に限定されるものではない。以下、本開示の範囲を狭めるためではなく、本開示や本発明の本質や動作の理解を助け、またそれらを明確化するために、より具体的な構成例や実施例を説明する。

【0032】

（実施例１）
図２は、実施例１に係る電源回路１００Ａを備える電源システム２００Ａのブロック図である。第１出力回路１１０Ａの第１制御回路１２０Ａは、第１オペアンプ１２２および可変電圧源１２４を含む。可変電圧源１２４は、第１基準電圧Ｖ_Ｒ１を生成する。

【0033】

第１オペアンプ１２２は、第１入力ノード（反転入力端子）に第１基準電圧Ｖ_Ｒ１を受け、第２入力ノード（非反転入力端子）に、出力電圧Ｖ_ＯＵＴに応じた第１フィードバック電圧Ｖ_ＦＢ１を受ける。第１フィードバック電圧Ｖ_ＦＢ１は、抵抗Ｒ１１，Ｒ１２によって出力電圧ＶＯＵＴを分圧した電圧である。

【0034】

第１オペアンプ１２２の出力ノードは、第１出力トランジスタ１１２の制御電極（ゲート）と接続される。

【0035】

可変電圧源１２４は、第１モードＭＯＤＥ１において、第１レベルＶ_{Ｒ１（ＭＯＤＥ１）}の基準電圧Ｖ_Ｒ１を生成し、第２モードＭＯＤＥ２において、第１レベルＶ_{Ｒ１（ＭＯＤＥ１）}より低い第２レベルＶ_{Ｒ１（ＭＯＤＥ２）}の基準電圧Ｖ_Ｒ１を生成する。
Ｖ_{ＲＥＦ１（ＭＯＤＥ１）}＝Ｖ_{Ｒ１（ＭＯＤＥ１）}×（Ｒ１１＋Ｒ１２）／Ｒ１２
Ｖ_{ＲＥＦ１（ＭＯＤＥ２）}＝Ｖ_{Ｒ１（ＭＯＤＥ２）}×（Ｒ１１＋Ｒ１２）／Ｒ１２

【0036】

実施例１において、第２出力回路１３０Ａは、第１出力回路１１０Ａと同様にリニアレギュレータである。第２制御回路１４０は、第２モードＭＯＤＥ２においてアクティブとなり、出力電圧Ｖ_ＯＵＴが第２目標電圧Ｖ_ＲＥＦ２に近づくように、第２出力トランジスタ１３２のゲート電圧をフィードバック制御する。

【0037】

第２制御回路１４０は、第２オペアンプ１４２を含む。第２オペアンプ１４２は、第１入力ノード（反転入力端子）に第２基準電圧Ｖ_Ｒ２を受け、第２入力ノード（非反転入力端子）に、第２フィードバック電圧Ｖ_ＦＢ２を受ける。第２オペアンプ１４２の出力ノードは、第２出力トランジスタ１３２の制御電極（ゲート）と接続される。
Ｖ_ＲＥＦ２＝Ｖ_Ｒ２×（Ｒ２１＋Ｒ２２）／Ｒ２２

【0038】

第２オペアンプ１４２は、イネーブル端子ＥＮを有しており、第１モードＭＯＤＥ１においてディセーブル状態となり、第２モードＭＯＤＥ２においては、イネーブル状態となる。

【0039】

実施例１においては、以下の関係式が成り立つ。
Ｖ_{ＲＥＦ１（ＭＯＤＥ２）}＜Ｖ_{ＲＥＦ１（ＭＯＤＥ１）}＝Ｖ_ＲＥＦ２

【0040】

たとえば、Ｖ_ＩＮ１＝５Ｖ，Ｖ_ＩＮ２＝３．３Ｖ、Ｖ_{ＲＥＦ１（ＭＯＤＥ２）}＝２．９Ｖ、Ｖ_{ＲＥＦ１（ＭＯＤＥ１）}＝Ｖ_ＲＥＦ２＝３Ｖとすることができる。

【0041】

図３は、図２の電源回路１００Ａの動作を説明する図である。電源回路１００Ａには、第１入力電圧Ｖ_ＩＮ１が先行して供給される。時刻ｔ_０～ｔ_１の第２モードＭＯＤＥ２の間は、第１出力回路１１０Ａと第２出力回路１３０Ａが両方、動作しているが、第１出力回路１１０Ａは出力電圧Ｖ_ＯＵＴには影響を与えず、第２出力回路１３０Ａによって出力電圧Ｖ_ＯＵＴがＶ_ＲＥＦ２＝３Ｖに安定化される。

【0042】

時刻ｔ_１に、第１モードＭＯＤＥ１に切り替わると、第２制御回路１４０Ａがディセーブル状態となる。時刻ｔ_１において、第１制御回路１２０Ａは動作しているため、第２モードＭＯＤＥ２から第１モードＭＯＤＥ１には、シームレスに切り替わることができる。

【0043】

時刻ｔ_２に、第２モードＭＯＤＥ２に切り替わると、第２制御回路１４０Ａが再びイネーブル状態となる。

【0044】

電源回路１００Ａの利点は、比較技術との対比によって明確となる。

【0045】

（比較技術）
図４は、比較技術に係る電源回路１００Ｒを備える電源システム２００Ｒの回路図である。比較技術は、第１出力回路１１０Ｒの第１制御回路１２０Ｒの構成が図３の第１制御回路１２０Ａと異なっている。第１制御回路１２０Ｒの第１オペアンプ１２２Ｒは、第１モードＭＯＤＥ１においてイネーブルであり、第２モードＭＯＤＥ２においてディセーブルとなる。

【0046】

図５は、図４の電源回路１００Ｒの動作を説明する図である。比較技術では、第１モードＭＯＤＥ１から第２モードＭＯＤＥ２に遷移する際に、第１オペアンプ１２２Ｒを先行してイネーブル状態に切り替える必要がある。したがって、複雑なタイミング制御が必要となる。これに対して、実施形態では、第１オペアンプ１２２は常にイネーブル状態であるため、複雑なタイミング制御は不要である。

【0047】

（実施例２）
図６は、実施例２に係る電源回路１００Ｂを備える電源システム２００Ｂの回路図である。第１出力回路１１０Ｂの構成は、図４の第１出力回路１１０Ａと同様である。

【0048】

実施例１では、第２出力回路１３０Ａがリニアレギュレータであったが、実施例２では、第２出力回路１３０Ｂは、ロードスイッチである。

【0049】

実施例２においては、以下の関係式が成り立つ。
Ｖ_{ＲＥＦ１（ＭＯＤＥ２）}＜Ｖ_{ＲＥＦ１（ＭＯＤＥ１）}＝Ｖ_ＩＮ２＜Ｖ_ＩＮ１

【0050】

たとえば、Ｖ_ＩＮ１＝５Ｖ，Ｖ_ＩＮ２＝３．０Ｖ、Ｖ_{ＲＥＦ１（ＭＯＤＥ２）}＝２．９Ｖ、Ｖ_{ＲＥＦ１（ＭＯＤＥ１）}＝３．０Ｖとすることができる。

【0051】

第２制御回路１４０Ｂは、第１モードＭＯＤＥ１において第２出力トランジスタ１３２をオフし、第２モードＭＯＤＥ２において第２出力トランジスタ１３２をフルオンする。たとえば第２制御回路１４０Ｂは、電流源１４４とスイッチ１４６を含む。スイッチ１４６は、第１モードＭＯＤＥ１においてオンであり、第２モードＭＯＤＥ２においてオフである。スイッチ１４６がオフとなると、第２出力トランジスタ１３２のゲート電圧が０Ｖとなり、第２出力トランジスタ１３２がフルオンする。

【0052】

（変形例）
第１出力トランジスタ１１２や第２出力トランジスタ１３２は、ＮＭＯＳトランジスタで構成してもよい。その場合、第１オペアンプ１２２や第２オペアンプ１４２の入力の極性を入れ替えればよい。

【0053】

本開示に係る実施形態について、具体的な用語を用いて説明したが、この説明は、理解を助けるための例示に過ぎず、本開示あるいは請求の範囲を限定するものではなく、本発明の範囲は、請求の範囲によって規定されるものである。また、実施形態のみでなく、ここでは説明しない実施形態、実施例、変形例も、本発明の範囲に含まれる。

【符号の説明】

【0054】

１００ 電源回路
ＶＩＮ１ 第１入力ピン
ＶＩＮ２ 第２入力ピン
ＶＯＵＴ 出力ピン
１１０ 第１出力回路
１１２ 第１出力トランジスタ
１２０ 第１制御回路
１２２ 第１オペアンプ
１２４ 可変電圧源
１３０ 第２出力回路
１３２ 第２出力トランジスタ
１４０ 第２制御回路
１４２ 第２オペアンプ
２００ 電源システム
２１０ ＤＣ／ＤＣコンバータ
２２０ 負荷
２３０ ホストコントローラ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】