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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024095287
(43)【公開日】2024-07-10
(54)【発明の名称】半導体装置および半導体装置の製造方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20240703BHJP
H01L 29/06 20060101ALI20240703BHJP
【ＦＩ】
H01L29/78 301D
H01L29/06 301G
H01L29/78 301S
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2022212457
(22)【出願日】2022-12-28
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110002310
【氏名又は名称】弁理士法人あい特許事務所
(72)【発明者】
【氏名】石田 剛志
【テーマコード（参考）】
5F140
【Ｆターム（参考）】
5F140AA25
5F140AA30
5F140AB01
5F140BA01
5F140BA02
5F140BA16
5F140BC06
5F140BC12
5F140BC17
5F140BE07
5F140BF04
5F140BF05
5F140BF42
5F140BF54
5F140BG08
5F140BG37
5F140BH04
5F140BH13
5F140BH30
5F140BH34
5F140BJ01
5F140BJ05
5F140BJ07
5F140BJ10
5F140BJ11
5F140BJ15
5F140BJ17
5F140BK13
5F140BK26
5F140BK29
5F140CB01
5F140CD01
(57)【要約】
【課題】高い耐圧を実現できる半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体装置１は、ｐ型の基板６と、基板６上に形成されたｎ型の半導体層７と、半導体層７の表面部に形成されたｎ型のドリフト領域２１と、ｎ型のドリフト領域２１に形成されたｎ型のドレイン領域２５と、半導体層７の表面部にｎ型のドリフト領域２１に隣接して形成されたｐ型のボディ領域２２と、ボディ領域２２に形成されたｎ型のソース領域２６と、ドレイン領域２５の中心から第１主面３に沿う横方向に両側に広がって、ｎ型のドリフト領域２１の全体を覆うｎ型のリサーフ層２３とを含む。
【選択図】図３
【解決手段】半導体装置１は、ｐ型の基板６と、基板６上に形成されたｎ型の半導体層７と、半導体層７の表面部に形成されたｎ型のドリフト領域２１と、ｎ型のドリフト領域２１に形成されたｎ型のドレイン領域２５と、半導体層７の表面部にｎ型のドリフト領域２１に隣接して形成されたｐ型のボディ領域２２と、ボディ領域２２に形成されたｎ型のソース領域２６と、ドレイン領域２５の中心から第１主面３に沿う横方向に両側に広がって、ｎ型のドリフト領域２１の全体を覆うｎ型のリサーフ層２３とを含む。
【選択図】図３
【特許請求の範囲】
【請求項1】
第１導電型の基板と、
前記基板上に形成された第２導電型の半導体層と、
前記半導体層の表面部に形成された第２導電型のドリフト領域と、
前記ドリフト領域に形成された第２導電型のドレイン領域と、
前記半導体層の表面部に前記ドリフト領域に隣接して形成された第１導電型のボディ領域と、
前記ボディ領域に形成された第２導電型のソース領域と、
前記ドレイン領域の中心から主面に沿う横方向に両側に広がって、前記ドリフト領域の全体を覆う第１導電型のリサーフ層とを含む、半導体装置。
前記基板上に形成された第２導電型の半導体層と、
前記半導体層の表面部に形成された第２導電型のドリフト領域と、
前記ドリフト領域に形成された第２導電型のドレイン領域と、
前記半導体層の表面部に前記ドリフト領域に隣接して形成された第１導電型のボディ領域と、
前記ボディ領域に形成された第２導電型のソース領域と、
前記ドレイン領域の中心から主面に沿う横方向に両側に広がって、前記ドリフト領域の全体を覆う第１導電型のリサーフ層とを含む、半導体装置。
【請求項2】
前記リサーフ層の側部と前記ドリフト領域の側部とが、前記基板の厚さ方向に連続している、請求項１に記載の半導体装置。
【請求項3】
前記リサーフ層の側部と前記ドリフト領域の側部とが面一である、請求項２に記載の半導体装置。
【請求項4】
前記リサーフ層が、前記ドリフト領域に接している、請求項１～３のいずれか一項に記載の半導体装置。
【請求項5】
前記リサーフ層が、前記ドリフト領域から離れている、請求項１～３のいずれか一項に記載の半導体装置。
【請求項6】
前記リサーフ層の下方に形成された第２導電型の埋め込み層をさらに含む、請求項１～３のいずれか一項に記載の半導体装置。
【請求項7】
前記埋め込み層の側部と前記リサーフ層の側部とが面一である、請求項６に記載の半導体装置。
【請求項8】
前記基板の厚さ方向において、前記埋め込み層、前記リサーフ層および前記ドリフト領域の積層構造を含む、請求項６に記載の半導体装置。
【請求項9】
前記ドリフト領域と前記ボディ領域とが接している、請求項１～３のいずれか一項に記載の半導体装置。
【請求項10】
前記ドリフト領域と前記ボディ領域とが離れている、請求項１～３のいずれか一項に記載の半導体装置。
【請求項11】
第１導電型の基板上に、第２導電型の第１エピタキシャル層を形成する工程と、
前記第１エピタキシャル層の表面に第１導電型の第１不純物を選択的に導入することにより、第１導電型のリサーフ層を形成する工程と、
前記リサーフ層を覆うように、第２導電型の第２エピタキシャル層を形成する工程と、
前記第２エピタキシャル層の表面に第２導電型の第２不純物を選択的に導入することにより、前記第２エピタキシャル層の濃度よりも高い濃度を有する第２導電型のドリフト領域を、前記ドリフト領域の側部が前記リサーフ層の側部と前記基板の厚さ方向に連続するように形成する工程と、
前記第２エピタキシャル層の表面に第１導電型の不純物を選択的に導入することにより、前記ドリフト領域に隣接する第１導電型のボディ領域を形成する工程と、
前記ドリフト領域の表面に、第２導電型の不純物を選択的に導入することにより、前記ドリフト領域の濃度よりも高い濃度を有する第２導電型のドレイン領域を形成する工程とを含む、半導体装置の製造方法。
前記第１エピタキシャル層の表面に第１導電型の第１不純物を選択的に導入することにより、第１導電型のリサーフ層を形成する工程と、
前記リサーフ層を覆うように、第２導電型の第２エピタキシャル層を形成する工程と、
前記第２エピタキシャル層の表面に第２導電型の第２不純物を選択的に導入することにより、前記第２エピタキシャル層の濃度よりも高い濃度を有する第２導電型のドリフト領域を、前記ドリフト領域の側部が前記リサーフ層の側部と前記基板の厚さ方向に連続するように形成する工程と、
前記第２エピタキシャル層の表面に第１導電型の不純物を選択的に導入することにより、前記ドリフト領域に隣接する第１導電型のボディ領域を形成する工程と、
前記ドリフト領域の表面に、第２導電型の不純物を選択的に導入することにより、前記ドリフト領域の濃度よりも高い濃度を有する第２導電型のドレイン領域を形成する工程とを含む、半導体装置の製造方法。
【請求項12】
前記第１不純物は、所定の開口パターンを有するパターニング用マスクを介してパターニングされた第１マスクを介して前記第１エピタキシャル層へ導入され、
前記第２不純物は、前記パターニング用マスクを介してパターニングされた第２マスクを介して前記第２エピタキシャル層へ導入される、請求項１１に記載の半導体装置の製造方法。
前記第２不純物は、前記パターニング用マスクを介してパターニングされた第２マスクを介して前記第２エピタキシャル層へ導入される、請求項１１に記載の半導体装置の製造方法。
【請求項13】
前記第１エピタキシャル層の形成に先立って、前記基板上に、第２導電型の第３エピタキシャル層を形成する工程と、
前記第３エピタキシャル層の表面に第２導電型の第３不純物を選択的に導入することにより、第２導電型の埋め込み層を形成する工程とをさらに含み、
前記リサーフ層は、前記リサーフ層の側部が前記埋め込み層の側部と前記基板の厚さ方向に連続するように形成される、請求項１１に記載の半導体装置の製造方法。
前記第３エピタキシャル層の表面に第２導電型の第３不純物を選択的に導入することにより、第２導電型の埋め込み層を形成する工程とをさらに含み、
前記リサーフ層は、前記リサーフ層の側部が前記埋め込み層の側部と前記基板の厚さ方向に連続するように形成される、請求項１１に記載の半導体装置の製造方法。
【請求項14】
前記第３不純物は、所定の開口パターンを有するパターニング用マスクを介してパターニングされた第３マスクを介して前記第３エピタキシャル層へ導入され、
前記第１不純物は、前記パターニング用マスクを介してパターニングされた第１マスクを介して前記第１エピタキシャル層へ導入され、
前記第２不純物は、前記パターニング用マスクを介してパターニングされた第２マスクを介して前記第２エピタキシャル層へ導入される、請求項１３に記載の半導体装置の製造方法。
前記第１不純物は、前記パターニング用マスクを介してパターニングされた第１マスクを介して前記第１エピタキシャル層へ導入され、
前記第２不純物は、前記パターニング用マスクを介してパターニングされた第２マスクを介して前記第２エピタキシャル層へ導入される、請求項１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【0002】
特許文献１は、素子形成領域を分離するｐ型ウェル領域と、素子形成領域に形成されたＤＭＯＳトランジスタとを含む半導体装置を開示している。半導体装置は、ｐ型のシリコン基板と、シリコン基板の表面に選択的に形成され、フィールド酸化膜により互いに素子分離されたｎ型のソース領域とドレイン領域と、ゲート酸化膜を介してシリコン基板上に形成されたゲート電極とを含む。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１６－２１３４４９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本開示の一実施形態は、高い耐圧を実現できる半導体装置および半導体装置の製造方法を提供する。
【課題を解決するための手段】
【0005】
本開示の一実施形態は、第１導電型の基板と、前記基板上に形成された第２導電型の半導体層と、前記半導体層の表面部に形成された第２導電型のドリフト領域と、前記ドリフト領域に形成された第２導電型のドレイン領域と、前記半導体層の表面部に前記ドリフト領域に隣接して形成された第１導電型のボディ領域と、前記ボディ領域に形成された第２導電型のソース領域と、前記ドレイン領域の中心から主面に沿う横方向に両側に広がって、前記ドリフト領域の全体を覆う第１導電型のリサーフ層とを含む、半導体装置を提供する。
【0006】
本開示の一実施形態は、第１導電型の基板上に、第２導電型の第１エピタキシャル層を形成する工程と、前記第１エピタキシャル層の表面に第１導電型の第１不純物を選択的に導入することにより、第１導電型のリサーフ層を形成する工程と、前記リサーフ層を覆うように、第２導電型の第２エピタキシャル層を形成する工程と、前記第２エピタキシャル層の表面に第２導電型の第２不純物を選択的に導入することにより、前記第２エピタキシャル層の濃度よりも高い濃度を有する第２導電型のドリフト領域を、前記ドリフト領域の側部が前記リサーフ層の側部と前記基板の厚さ方向に連続するように形成する工程と、前記第２エピタキシャル層の表面に第１導電型の不純物を選択的に導入することにより、前記ドリフト領域に隣接する第１導電型のボディ領域を形成する工程と、前記ドリフト領域の表面に、第２導電型の不純物を選択的に導入することにより、前記ドリフト領域の濃度よりも高い濃度を有する第２導電型のドレイン領域を形成する工程とを含む、半導体装置の製造方法を提供する。
【発明の効果】
【0007】
本開示の一実施形態に係る半導体装置によれば、高い耐圧を実現できる。
【図面の簡単な説明】
【0008】
【図4】本開示の第１実施形態に係る半導体装置の効果を説明するための図である。
【発明を実施するための形態】
【0009】
【0010】
図１～図３に示すように、半導体装置１は、直方体形状に形成された半導体チップ２を含む。半導体チップ２は、半導体装置１の外形を形成しており、たとえば、単結晶の半導体材料がチップ状（直方体形状）に形成された構造体である。半導体チップ２は、Ｓｉ、ＳｉＣ等の半導体材料で形成されている。半導体チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。
【0011】
第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。第１主面３は、機能デバイスが形成されるデバイス面である。第２主面４は、機能デバイスが形成されない非デバイス面である。この実施形態では、半導体チップ２は、半導体基板およびエピタキシャル層の少なくとも一方を含んでいてもよい。
【0012】
第１～第４側面５Ａ～５Ｄは、第１側面５Ａ、第２側面５Ｂ、第３側面５Ｃおよび第４側面５Ｄを含む。第１側面５Ａおよび第２側面５Ｂは、第１方向Ｘに延び、第１方向Ｘに直交する第２方向Ｙに対向している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
【0013】
図３に示すように、半導体チップ２は、ｐ型（第１導電型）の基板６を含む。ｐ型の基板６は、この実施形態では、半導体基板であり、より具体的には、シリコン基板である。基板６は、第２主面４の表面部の全域を形成している。ｐ型の基板６は、第２主面４および第１～第４側面５Ａ～５Ｄから露出している。基板６のｐ型不純物（第１不純物）の濃度は、１．０×１０１３ｃｍ－３以上１．０×１０１５ｃｍ－３以下であってもよい。ｐ型の基板６の厚さは、１００μｍ以上１０００μｍ以下であってもよい。
【0014】
半導体チップ２は、基板６上に形成されたｎ型（第２導電型）の半導体層７を含む。半導体層７は、この実施形態では、ｎ型のエピタキシャル層である。ｎ型の半導体層７は、この実施形態では、基板６に直接に接している。半導体層７のｎ型不純物（第２不純物）の濃度は、１．０×１０１４ｃｍ－３以上１．０×１０１６ｃｍ－３以下であってもよい。ｎ型の半導体層７は、第１主面３の表面部の全域に形成され、第１主面３および第１～第４側面５Ａ～５Ｄから露出している。ｎ型の半導体層７の厚さは、たとえば、基板６の厚さよりも小さい。半導体層７の厚さは、５μｍ以上２０μｍ以下であってもよい。なお、ｎ型の半導体層７は、比較的低い不純物濃度を有しているので、ｎ－型の領域と称してもよい。
【0015】
ｎ型の半導体層７には、素子分離ウェル１３が形成されている。素子分離ウェル１３は、たとえば、平面視で環状に形成されている。素子分離ウェル１３は、これに限らず、平面視でたとえば、円環状または三角環状等の他の閉曲線構造であってもよい。
【0016】
図３に示すように、素子分離ウェル１３は、第２主面４側に形成されたｐ型の第１ピラー領域１４と、第１主面３側に形成された第２ピラー領域１５との２層構造であってもよい。素子分離ウェル１３の第１ピラー領域１４と第２ピラー領域１５との境界は、半導体層７に設定されている。第１ピラー領域１４と第２ピラー領域１５との境界は、たとえば、半導体チップ２の第１主面３から１．０μｍ以上１０μｍ以下の深さ位置に設定されていてもよい。
【0017】
半導体層７には、素子分離ウェル１３によって、複数のデバイス領域８が区画されている。複数のデバイス領域８の個数および配置は任意である。複数のデバイス領域８は、第１主面３の表面部を利用して形成された機能デバイスを含んでいてもよい。機能デバイスは、たとえば、半導体スイッチングデバイス、半導体整流デバイスおよび受動デバイスのうちの少なくとも１つを含んでいてもよい。機能デバイスは、たとえば、半導体スイッチングデバイス、半導体整流デバイスおよび受動デバイスのうちの少なくとも２つが組み合わされた回路網を含んでいてもよい。
【0018】
半導体スイッチングデバイスは、たとえば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＢＪＴ（ Bipolar Junction Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Junction Transistor）およびＪＦＥＴ（Junction Field Effect Transistor）のうちの少なくとも１つを含んでいてもよい。半導体整流デバイスは、たとえば、ｐｎ接合ダイオード、ｐｉｎ接合ダイオード、ツェナダイオード、ショットキーバリアダイオードおよびファーストリカバリーダイオードのうちの少なくとも１つを含んでいてもよい。受動デバイスは、たとえば、抵抗、コンデンサおよびインダクタのうちの少なくとも１つを含んでいてもよい。
【0019】
複数のデバイス領域８は、ＭＯＳＦＥＴの一例としてのＬＤＭＯＳＦＥＴ（Lateral Double diffused MOSFET）２０が形成されたＬＤＭＯＳ領域９を含む（図１の領域II参照）。以下では、ＬＤＭＯＳ領域９の構造について具体的に説明する。
【0020】
半導体チップ２の第１主面３には、フィールド絶縁膜１７が形成されている。フィールド絶縁膜１７は、図３に示すように、素子分離ウェル１３の一部に重なると共に、素子分離ウェル１３の内側の領域に選択的に形成されている。フィールド絶縁膜１７は、たとえば、半導体層７の表面（第１主面３）を選択的に酸化させて形成したＬＯＣＯＳ膜であってもよい。
【0021】
フィールド絶縁膜１７は、第１開口部１７ａと、第２開口部１７ｂと、第３開口部１７ｃとを有している。第１開口部１７ａは、図２に示すように、平面視で第２方向Ｙに長く延びる長円状に形成されている。第２開口部１７ｂは、平面視で第２方向Ｙに長く延びる矩形状に形成されている。第１方向Ｘにおいて、第１開口部１７ａは、第２開口部１７ｂを挟むように一対形成されていてもよい。第３開口部１７ｃは、平面視で第１方向Ｘおよび第２方向Ｙに沿う四角環状に形成されている。第３開口部１７ｃは、第１開口部１７ａおよび一対の第２開口部１７ｂを取り囲むように形成されていてもよい。
【0022】
ＬＤＭＯＳ領域９には、ＬＤＭＯＳＦＥＴ２０が形成されている。図３に示すように、半導体層７の表面部には、ｎ型（第２導電型）のドリフト領域２１が形成されている。ｎ型のドリフト領域２１は、平面視で、第２方向Ｙに沿う細長い形状に形成されている。ｎ型のドリフト領域２１は、ｎ型の基板６よりも高いｎ型不純物濃度を有している。ｎ型のドリフト領域２１のｎ型不純物濃度は、たとえば、１．０×１０１６ｃｍ－３以上１．０×１０１８ｃｍ－３以下であってもよい。
【0023】
ｎ型のドリフト領域２１の表面部には、ｎ型のドレイン領域２５が形成されている。ｎ型のドレイン領域２５は、ｎ型のドリフト領域２１よりも高いｎ型不純物濃度を有していてもよい。ドレイン領域２５のｎ型不純物濃度は、たとえば、１．０×１０１８ｃｍ－３以上１．０×１０２２ｃｍ－３以下であってもよい。ｎ型のドレイン領域２５は、図２に示すように、第２方向Ｙに沿う細長い形状である。ｎ型のドレイン領域２５は、第１開口部１７ａにおいてフィールド絶縁膜１７から露出している。
【0024】
半導体層７の表面部には、ｎ型のドリフト領域２１に隣接して、ｐ型（第２導電型）のボディ領域２２が形成されている。ｐ型のボディ領域２２は、図２に示すように、ｎ型のドリフト領域２１を取り囲むように平面視で環状に形成されている。ｐ型のボディ領域２２は、ｎ型のドリフト領域２１を第１方向Ｘに挟んでいる。ｐ型のボディ領域２２は、ｐ型の基板６よりも高いｐ型不純物濃度を有していてもよい。ｐ型のボディ領域２２のｐ型不純物濃度は、たとえば、１．０×１０１６ｃｍ－３以上１．０×１０１８ｃｍ－３以下であってもよい。
【0025】
この実施形態では、図３示すように、ｎ型のドリフト領域２１およびｐ型のボディ領域２２は、第１方向Ｘに間隔を空けて形成されている。ｐ型のボディ領域２２は、ｎ型のドレイン領域２５から第１方向Ｘに間隔を空けて形成されている。ｐ型のボディ領域２２の底部２２ａは、基板６の厚さ方向（法線方向Ｚ）に関し、ｎ型のドリフト領域２１の底部２１ａと同じ深さに位置している。つまり、第１主面３からボディ領域２２の底部２２ａまでの距離と、第１主面３からドリフト領域２１の底部２１ａまでの距離が同じであってもよい。第１主面３からボディ領域２２の底部２２ａまでの距離は、第１主面３からドリフト領域２１の底部２１ａまでの距離よりも小さくてもよいし、大きくてもよい。
【0026】
ｐ型のボディ領域２２の表面部には、ｎ型のソース領域２６が形成されている。ｎ型のソース領域２６は、ｎ型の半導体層７よりも高い不純物濃度を有している。ｎ型のソース領域２６は、図２に示すように、第２方向Ｙに沿う帯状であってもよい。図３を参照して、ｎ型のソース領域２６の表面部には、ｎ型のソース領域２６よりも高い不純物濃度を有するｎ型の高濃度部２７が形成されている。
【0027】
ｐ型のボディ領域２２の表面部には、ｐ型のコンタクト領域２４が形成されている。ｐ型のコンタクト領域２４は、ｐ型のボディ領域２２よりも高い不純物濃度を有していてもよい。コンタクト領域２４のｐ型不純物濃度は、たとえば、１．０×１０１８ｃｍ－３以上１．０×１０２２ｃｍ－３以下であってもよい。ｐ型のコンタクト領域２４は、たとえば、図２に示すように、平面視で、ドレイン領域２５およびソース領域２６を取り囲む環状であってもよい。
【0028】
ＬＤＭＯＳＦＥＴ２０は、ｐ型のリサーフ層２３を備えている。ｐ型のリサーフ層２３は、ｎ型のドリフト領域２１に対し、第２主面４側に形成されている。ｐ型のリサーフ層２３は、ｎ型のドレイン領域２５の中心Ｃから第１主面３に沿う横方向に両側に広がって、ｎ型のドレイン領域２５の全体を覆っている。
【0029】
図２を参照して、ドレイン領域２５の中心Ｃは、たとえば、第１方向Ｘおよび第２方向Ｙそれぞれにおけるドレイン領域２５の中央が一致する点であってもよい。リサーフ層２３は、中心Ｃからその周囲全体にわたって第１主面３に沿って広がっている。リサーフ層２３は、平面視において、中心Ｃから、ドレイン領域２５の周縁部よりも外側の領域まで広がっている。これにより、ドレイン領域２５は、平面視において、リサーフ層２３に全周にわたって取り囲まれている。
【0030】
ｐ型のリサーフ層２３は、ｎ型のドリフト領域２１に接していてもよい。図２に示すように、ｐ型のリサーフ層２３は、平面視で、第２方向Ｙに沿う細長い形状に形成されている。ｐ型のリサーフ層２３は、平面視で、ｎ型のドリフト領域２１とオーバーラップしている。
【0031】
ｐ型のリサーフ層２３の側部２３ｂとｎ型のドリフト領域２１の側部２１ｂとは面一である。別の言い方では、ｐ型のリサーフ層２３の側部２３ｂとｎ型のドリフト領域２１の側部２１ｂとが、基板６の厚さ方向に沿って（法線方向Ｚ）に連続している。この明細書において、「基板の厚さ方向に連続している」とは、基板の主面（基板６の第１主面３）に沿う横方向の段差がないことをいう。ｐ型のリサーフ層２３の側部２３ｂと、ｎ型のドリフト領域２１の側部２１ｂとは、接していてもよいし、離れていてもよい。これにより、リサーフ層２３の側部２３ｂは、ドレイン領域２５とソース領域２６との間に位置している。
【0032】
ｐ型のリサーフ層２３は、ｐ型のボディ領域２２から離れている。図３では、第１方向Ｘにおいてリサーフ層２３とボディ領域２２とが離れている構成が示されている。図２を参照して、リサーフ層２３は、平面視において、環状のボディ領域２２に取り囲まれている。リサーフ層２３の側部２３ｂは、ボディ領域２２の内側の円環状の側部２２ｂとほぼ一定の間隔を空けて、ボディ領域２２の側部２２ｂに沿って環状に形成されている。
【0033】
ｐ型のリサーフ層２３は、ｐ型の基板６よりも高いｐ型不純物濃度を有していてもよい。ｐ型のリサーフ層２３のｐ型不純物濃度は、たとえば、１．０×１０１６ｃｍ－３以上１．０×１０１８ｃｍ－３以下であってもよい。ｐ型のリサーフ層２３の厚さＤ２は、たとえばｎ型のドリフト領域２１の厚さＤ１よりも大きくてよい。
【0034】
図３に示すように、フィールド絶縁膜１７の第２開口部１７ｂにおける第１主面３には、ゲート絶縁膜２８が形成されている。ゲート絶縁膜２８は、ｎ型のドリフト領域２１およびボディ領域２２を、半導体層７を介して跨るように形成されている。コンタクト領域２４は、ゲート絶縁膜２８から露出している。ゲート絶縁膜２８は、たとえば、第１主面３を熱酸化して形成したシリコン酸化膜であってもよい。また、ゲート絶縁膜２８の厚さは、たとえば、０．０１μｍ以上１．０μｍ以下であってもよい。
【0035】
第１主面３には、ゲート絶縁膜２８を介してゲート電極２９が形成されている。ゲート電極２９は、この実施形態では、図２に示すように、ドレイン領域２５を取り囲むように平面視環状に形成されている。より具体的には、ゲート電極２９は、第２方向Ｙに沿って延びる一対の側部２９ａと、一対の側部２９ａ同士を接続する一対の端部２９ｂとを一体的に含む細長い環状に形成されており、その中央に、ドレイン領域２５を露出させる開口３０が形成されている。開口３０は、第２方向Ｙに沿って細長い形状に形成されている。
【0036】
ゲート電極２９は、ゲート絶縁膜２８およびフィールド絶縁膜１７を選択的に覆うように形成されている。ゲート電極２９は、たとえば、ポリシリコンまたはアルミニウム等の導電材料を含んでいてもよい。ゲート電極２９の厚さは、たとえば、０．１μｍ以上１．０μｍ以下であってもよい。ゲート電極２９の側壁は、絶縁膜であるサイドウォール３１によって覆われている。
【0037】
図３を参照して、ゲート電極２９がゲート絶縁膜２８を介して対向するボディ領域２２の部分が、ＬＤＭＯＳＦＥＴ２０のチャネル領域３２である。チャネル領域３２のチャネルの形成は、ゲート電極２９によって制御される。
【0038】
第１主面３には、ゲート電極２９およびフィールド絶縁膜１７を覆うように層間絶縁膜３４が形成されている。層間絶縁膜３４は、たとえば、酸化膜および窒化膜の少なくとも一方を含む絶縁膜によって形成されている。なお、層間絶縁膜３４は、複数層の層間絶縁膜によって形成されていてもよい。
【0039】
層間絶縁膜３４には、ドレイン開口３５、ソース開口３６、バックゲート開口３７およびゲート開口３８が形成されている。ドレイン開口３５、ソース開口３６およびバックゲート開口３７は、層間絶縁膜３４をその厚さ方向（法線方向Ｚ）に貫通している。
【0040】
ドレイン開口３５は、平面視でドレイン領域２５に重なる位置に形成されている。図２に示すように、ドレイン開口３５は、第２方向Ｙに沿って配列された複数個のドレイン開口３５を含んでいてもよい。複数のドレイン開口３５は、図２に示すように、第１方向Ｘに揃った２列で、第２方向Ｙに沿って配列されていてもよい。各ドレイン開口３５は、平面視四角形状であってもよい。また、図示はしないが、ドレイン開口３５は、第２方向Ｙに沿って長い１つのドレイン開口３５を含んでいてもよい。ドレイン開口３５の内部には、ドレインコンタクト電極４１が形成されている。ドレインコンタクト電極４１は、ドレイン領域２５に接続されている。
【0041】
ソース開口３６は、平面視でｎ型のソース領域２６に重なる位置に形成されている。ソース開口３６は、第２方向Ｙに沿って配列された複数個のソース開口３６を含んでいてもよい。ソース開口３６の内部には、ソースコンタクト電極４２が形成されている。また、ソースコンタクト電極４２は、ｎ型のソース領域２６に接続されている。
【0042】
バックゲート開口３７は、平面視でコンタクト領域２４に重なる位置に形成されている。バックゲート開口３７は、第２方向Ｙに沿って配列された複数個のバックゲート開口３７を含んでいてもよい。バックゲート開口３７の内部には、バックゲートコンタクト電極４３が形成されている。バックゲートコンタクト電極４３は、コンタクト領域２４に接続されている。
【0043】
ゲート開口３８は、平面視でゲート電極２９に重なる位置に形成されている。ゲート開口３８は、ゲート電極２９の端部２９ｂに配置された一または複数個（図２の例では２つ）のゲート開口３８を含んでいてもよい。ゲート開口３８の内部には、ゲートコンタクト電極４４が形成されている。ゲートコンタクト電極４４は、ゲート電極２９に接続されている。
【0044】
ドレインコンタクト電極４１、ソースコンタクト電極４２、バックゲートコンタクト電極４３およびゲートコンタクト電極４４は、この実施形態では、タングステン（Ｗ）で形成されているが、他の導電材料（たとえば、アルミニウム（Ａｌ）、銅（Ｃｕ）等）で形成されていてもよい。その際、ＴｉＮ等のバリア層を用いてもよいことは、言うまでもない。
【0045】
層間絶縁膜３４上には、ドレイン配線４５、ソース配線４６、バックゲート配線４７およびゲート配線（図示せず）が形成されている。ドレイン配線４５は、ドレインコンタクト電極４１に接続されている。ソース配線４６は、ソースコンタクト電極４２に接続されている。バックゲート配線４７は、バックゲートコンタクト電極４３に接続されている。また、ゲート配線は、ゲートコンタクト電極４４に接続されている。
【0046】
ドレイン配線４５、ソース配線４６、バックゲート配線４７およびゲート配線は、Ｔｉ系金属膜、Ａｌ系金属膜、およびＴｉ系金属膜を含む積層構造を有していてもよい。Ａｌ系金属膜は、純Ａｌ膜（純度が９９％以上のＡｌ膜）、ＡｌＳｉ合金膜、ＡｌＣｕ合金膜およびＡｌＳｉＣｕ合金膜のうちの少なくとも一つを含んでいてもよい。
【0047】
ドレイン配線４５は、ドレインコンタクト電極４１を介してドレイン領域２５に電気的に接続されている。ソース配線４６は、ソースコンタクト電極４２を介してｎ型のソース領域２６に電気的に接続されている。バックゲート配線４７は、バックゲートコンタクト電極４３を介してコンタクト領域２４に電気的に接続されている。ゲート配線（図示せず）は、ゲートコンタクト電極４４を介してゲート電極２９に電気的に接続されている。
【0048】
半導体装置１のオン抵抗および半導体装置１の耐圧（ＬＤＭＯＳＦＥＴ２０の素子耐圧）は、ｎ型のドリフト領域２１のｎ型不純物濃度に関して、互いに背反の関係を有している。具体的には、ｎ型のドリフト領域２１のｎ型不純物濃度を増加させた場合、オン抵抗を低減できるが、半導体装置１の耐圧が低下する。一方、ｎ型のドリフト領域２１のｎ型不純物濃度を減少させた場合、半導体装置１の高い耐圧を実現できるが、オン抵抗が上昇する。
【0049】
半導体装置１によれば、ｎ型のドリフト領域２１を覆うｐ型のリサーフ層２３が形成されている。ｐ型のリサーフ層２３の側部２３ｂとｎ型のドリフト領域２１の側部２１ｂとが面一である（ｐ型のリサーフ層２３の側部２３ｂとｎ型のドリフト領域２１の側部２１ｂとが、基板６の厚さ方向（法線方向Ｚ）に連続している）。別の言い方では、ｐ型のリサーフ層２３は、ｎ型のドリフト領域２１の中心Ｃから、第１主面３に沿う横方向に両側に広がって、ｎ型のドリフト領域２１の全体を覆っている。このようなｐ型のリサーフ層２３を形成することにより、ｎ型のドレイン領域２５に電界集中が生じるのを防止できる。これにより、半導体装置１の高い耐圧を実現できる。
【0050】
そのため、ｎ型のドリフト領域２１のｎ型不純物濃度を高くしても、半導体装置１の耐圧を高く維持することが可能である。この実施形態では、ｎ型のドリフト領域２１のｎ型不純物濃度を高くしている（たとえば、１．０×１０１７ｃｍ－３以上１．０×１０１８ｃｍ－３以下）。ｎ型のドリフト領域２１のｎ型不純物濃度を高くすることにより、オン抵抗を低減できる。これにより、半導体装置１の耐圧を高く維持しながらオン抵抗の低減を実現できる。
【0051】
図４Ａおよび図４Ｂは、本開示の第１実施形態に係る半導体装置１の効果を説明するための図である。図４Ａおよび図４Ｂは、それぞれ、素子耐圧およびオン抵抗を、半導体装置１と参考例に係る半導体装置とで比較している。図４Ａおよび図４Ｂでは、参考例に係る半導体装置の素子耐圧およびオン抵抗を１とし、半導体装置１の素子耐圧およびオン抵抗を、参考例に係る半導体装置の素子耐圧およびオン抵抗に対する相対値として示している。
【0052】
参考例に係る半導体装置は、ｐ型のリサーフ層２３を備えていない点において、半導体装置１と相違している。参考例に係る半導体装置では、耐圧を高く維持するため、ｎ型のドリフト領域２１のｎ型不純物濃度は、５．０×１０１６ｃｍ－３である。ｎ型のドリフト領域２１のｎ型不純物濃度とリサーフ層２３の有無とを除けば、参考例に係る半導体装置の構成は、半導体装置１の構成と同じである。
【0053】
半導体装置１では、ｐ型のリサーフ層２３を備えているので、ｎ型のドリフト領域２１のｎ型不純物濃度を、参考例に係る半導体装置よりも高くしても、耐圧を高く維持できる。図４Ａおよび図４Ｂの例では、ｎ型のドリフト領域２１のｎ型不純物濃度は、たとえば、２．０×１０１７ｃｍ－３である。この場合、図４Ａに示すように、参考例に係る半導体装置と比べて半導体装置１の耐圧の低下を５％に止めながら、図４Ｂに示すように、オン抵抗を大幅に（１７％）低減している。図４Ａおよび図４Ｂから、半導体装置１において高耐圧を維持しながらオン抵抗の低減を実現できることがわかる。
【0054】
図５Ａ～図５Ｍは、本開示の第１実施形態に係る半導体装置１の製造工程の一部を示す図である。なお、図５Ａ～図５Ｍでは、図３に示した参照符号のうち、半導体装置１の製造工程の説明に必要な構成の参照符号を主として付し、その他の参照符号は省略することがある。
【0055】
図５Ａに示すように、ｐ型の半導体ウエハ１０が用意される。半導体ウエハ１０には、個々の半導体装置１となる領域を区画するデバイス領域切断予定ラインが設定される。半導体ウエハ１０は、半導体装置１の基板６に対応する。次に、第１レジストマスク６１を介して半導体ウエハ１０の主面の表面部に、ｐ型不純物が選択的に導入される。これにより、半導体ウエハ１０の主面の表面部に第１導入部１４ａが形成される。その後、第１レジストマスク６１が、半導体ウエハ１０から除去される。ｐ型の不純物（第１不純物）としては、たとえば、Ｂ（ホウ素）またはＡｌ（アルミニウム）等を挙げることができる。
【0056】
次に、図５Ｂに示すように、エピタキシャル成長法によって、半導体ウエハ１０の主面からＳｉ、ＳｉＣ等の半導体材料がエピタキシャル成長され、ｎ型の第１エピタキシャル層１１Ａが形成される。このとき、半導体ウエハ１０の主面に導入された第１導入部１４ａのｐ型不純物がｎ型の第１エピタキシャル層１１Ａに拡散する。これにより、ｐ型の第１ピラー領域１４が形成される。
【0057】
次に、第１エピタキシャル層１１Ａ上に、第２レジストマスク６２（第１マスク）が配置される。具体的には、図５Ｃに示すように、第１エピタキシャル層１１Ａ上に、レジスト５００が塗布され、レジスト５００上にパターニング用マスクＰＭが配置される。パターニング用マスクＰＭは、所定の開口パターンＯＰを有している。パターニング用マスクＰＭを介してレジスト５００に光（たとえば、紫外線等）が照射されることによって、レジスト５００が露光され、開口パターンＯＰを介して露光されたレジスト５００の部分が除去される。これにより、図５Ｄに示すように、パターニング用マスクＰＭの開口パターンＯＰと同一パターンの開口６２ａを有する第２レジストマスク６２が形成される。第２レジストマスク６２の開口６２ａは、ｐ型のリサーフ層２３を形成する領域に対応している。パターニング用マスクＰＭは、第１エピタキシャル層１１Ａ上から退避する。
【0058】
次に、図５Ｄに示すように、第２レジストマスク６２を介して第１エピタキシャル層１１Ａの表面部に、ｐ型不純物が選択的に導入される。これにより、半導体ウエハ１０の主面の表面部に第２導入部２３ｅが形成される。その後、第２レジストマスク６２が、半導体ウエハ１０から除去される。
【0059】
次に、図５Ｅに示すように、エピタキシャル成長法によって、第１エピタキシャル層１１Ａの主面からＳｉ、ＳｉＣ等の半導体材料がエピタキシャル成長され、ｎ型の第２エピタキシャル層１１Ｂが形成される。このとき、半導体ウエハ１０の主面に導入された第２導入部２３ｅのｐ型不純物が第２エピタキシャル層１１Ｂに、基板６の厚さ方向（法線方向Ｚ）に拡散する。これにより、ｐ型のリサーフ層２３が形成される。ｐ型のリサーフ層２３の表面（基板６側と反対側の表面）は、第２エピタキシャル層１１Ｂによって覆われている。
【0060】
第１エピタキシャル層１１Ａおよび第２エピタキシャル層１１Ｂは、半導体層７に対応する。第２エピタキシャル層１１Ｂの形成により、基板６および半導体層７を含む半導体ウエハ構造体１２が形成される。半導体ウエハ構造体１２は、第１主面３に対応する第１ウエハ主面９３と、第２主面４に対応する第２ウエハ主面９４とを含む。
【0061】
次に、図５Ｅに示すように、第３レジストマスク６３を介して第２エピタキシャル層１１Ｂの表面に、ｐ型の不純物が選択的に導入される。これにより、半導体ウエハ構造体１２の第１ウエハ主面９３の表面部に第３導入部１５ａが形成される。その後、第３レジストマスク６３が除去される。
【0062】
次に、第２エピタキシャル層１１Ｂの表面上に、第４レジストマスク６４（第２マスク）が形成される。具体的には、図５Ｆに示すように、第２エピタキシャル層１１Ｂ上に、レジスト５００が塗布され、レジスト５００上にパターニング用マスクＰＭが配置される。パターニング用マスクＰＭを介してレジスト５００に光（たとえば、紫外線等）が照射されることによって、レジスト５００が露光され、これにより、図５Ｇに示すように、パターニング用マスクＰＭの開口パターンＯＰと同一パターンの開口６４ａを有する第４レジストマスク６４が形成される。第４レジストマスク６４の開口６４ａは、ｎ型のドリフト領域２１を形成する領域に対応している。パターニング用マスクＰＭは、第１エピタキシャル層１１Ａ上から退避する。
【0063】
第４レジストマスク６４の開口６４ａのパターンは、第２レジストマスク６２の開口６２ａのパターンと共通している。図２に示すように、半導体装置１において、基板６の厚さ方向（法線方向Ｚ）から見て、ｎ型のドリフト領域２１とｐ型のリサーフ層２３とはオーバーラップしている。そのため、第４レジストマスク６４の開口６４ａの開口パターンを、第２レジストマスク６２の開口６２ａの開口パターンと同じにしている。そして、この実施形態では、第４レジストマスク６４の開口６４ａの開口パターンは、第２レジストマスク６２の開口６２ａの開口パターンと、同じパターニング用マスクＰＭを介してパターニングされている。
【0064】
図５Ｇに示すように、第４レジストマスク６４を介して第２エピタキシャル層１１Ｂの表面に、ｎ型不純物が選択的に導入される。これにより、半導体ウエハ構造体１２の第１ウエハ主面９３の表面部に第４導入部２１ｅが形成される。その後、第４レジストマスク６４が除去される。ｎ型の不純物としては、たとえば、Ｐ（リン）またはＡｓ（砒素）等を挙げることができる。
【0065】
次に、図５Ｈに示すように、第５レジストマスク６５を介して第２エピタキシャル層１１Ｂの表面に、ｐ型不純物が選択的に導入される。これにより、半導体ウエハ構造体１２の第１ウエハ主面９３の表面部に第５導入部２２ｅが形成される。その後、第５レジストマスク６５が除去される。
【0066】
次に、図５Ｉに示すように、半導体ウエハ構造体１２を熱処理することによって、第３導入部１５ａおよび第５導入部２２ｅのｐ型不純物と、第４導入部２１ｅのｎ型不純物とが半導体ウエハ構造体１２中に拡散する。これにより、第３導入部１５ａから第２ピラー領域１５が形成され、第４導入部２１ｅからｎ型のドリフト領域２１が形成され、第５導入部２２ｅからｐ型のボディ領域２２が形成される。具体的には、ｎ型のドリフト領域２１は、その側部２１ｂがｐ型のリサーフ層２３の側部２３ｂと面一になるように形成される。また、ｐ型のボディ領域２２は、ｎ型のドリフト領域２１と、第１方向Ｘに間隔を空けて隣接して形成されている。ｐ型のボディ領域２２の底部２２ａは、基板６の厚さ方向（法線方向Ｚ）に関し、ｎ型のドリフト領域２１の底部２１ａと同じ深さに位置している。
【0067】
次に、図５Ｊに示すように、ＣＶＤ法や熱酸化処理法によって、半導体ウエハ構造体１２の第１ウエハ主面９３にフィールド絶縁膜１７が形成される。次に、フィールド絶縁膜１７の第１開口部１７ａ、第２開口部１７ｂおよび第３開口部１７ｃから露出する第１ウエハ主面９３が、熱酸化される。これにより、ゲート絶縁膜２８が形成される。
【0068】
次に、ゲート電極２９が形成される。たとえば、ＣＶＤ法によってゲート電極２９用のベース電極層（この実施形態では、導電性ポリシリコン層）がフィールド絶縁膜１７およびゲート絶縁膜２８を覆うように形成される。次に、レジストマスク（図示せず）を介するエッチングによってベース電極層の不要部分が除去されることによって、ゲート電極２９が形成される。このときのエッチングは、ウエットエッチングであってもよいし、ドライエッチングであってもよい。
【0069】
次に、図５Ｋに示すように、レジストマスク（図示せず）およびゲート電極２９をマスクとして、ｎ型不純物がｐ型のボディ領域２２の表面部に選択的に導入される。これにより、ｎ型のソース領域２６が、各ボディ領域２２の表面部にゲート電極２９に対して自己整合的に形成される。また、ゲート電極２９の側壁を覆うサイドウォール３１が形成される。サイドウォール３１の形成工程では、たとえば、サイドウォール３１用のベース絶縁膜（図示せず）が、ゲート電極２９を覆うようにフィールド絶縁膜１７上に形成される。次に、ベース絶縁膜においてゲート電極２９の側壁を覆う部分が残存するように、ドライエッチング等のエッチングによって、ベース絶縁膜が選択的に除去される。
【0070】
次に、図５Ｌに示すように、レジストマスク（図示せず）、フィールド絶縁膜１７およびサイドウォール３１を介して、ｎ型のドリフト領域２１の表面部およびｐ型のボディ領域２２の表面部にｎ型不純物が選択的に導入される。これにより、ｎ型のドレイン領域２５がフィールド絶縁膜１７に対して自己整合的に形成され、サイドウォール３１に対して自己整合的に高濃度部２７が形成される。次に、レジストマスク（図示せず）およびフィールド絶縁膜１７を介してｐ型のボディ領域２２の表面部にｐ型不純物が選択的に導入される。これにより、コンタクト領域２４がフィールド絶縁膜１７に対して自己整合的に形成される。
【0071】
次に、図５Ｍに示すように、たとえばＣＶＤ法によって、フィールド絶縁膜１７およびゲート電極２９を覆うように層間絶縁膜３４が形成される。次に、レジストマスク（図示せず）を介するエッチングによって、層間絶縁膜３４の不要部分が除去される。これにより、複数のドレイン開口３５、複数のソース開口３６、複数のバックゲート開口３７およびゲート開口３８（図５Ｍに図示せず）が層間絶縁膜３４に形成される。
【0072】
次に、たとえばスパッタ法によって、Ｔｉ系金属膜（Ｔｉ膜およびＴｉＮ膜のうちの少なくとも１つ）が、複数のドレイン開口３５の壁面、複数のソース開口３６の壁面、複数のバックゲート開口３７の壁面およびゲート開口３８の壁面ならびに層間絶縁膜３４の主面に沿って膜状に形成される。次に、たとえばＣＶＤ法によって、タングステン（Ｗ）膜が、Ｔｉ系金属膜を覆うように形成される。タングステン膜は、Ｔｉ系金属膜を挟んで複数のドレイン開口３５、複数のソース開口３６、複数のバックゲート開口３７およびゲート開口３８に埋め込まれ、Ｔｉ膜を挟んで層間絶縁膜３４の主面を覆う。
【0073】
その後、タングステン膜の不要部分およびＴｉ系金属膜の不要部分が、エッチングによって除去される。これにより、ドレインコンタクト電極４１、ソースコンタクト電極４２、バックゲートコンタクト電極４３およびゲートコンタクト電極４４（図５Ｍに図示せず）が形成される。
【0074】
次に、たとえばスパッタ法によって、配線用の導電材料が、層間絶縁膜３４上に形成される。次に、レジストマスク（図示せず）を介するエッチングによって当該導電材料の不要部分が除去される。これにより、層間絶縁膜３４上にドレイン配線４５、ソース配線４６、バックゲート配線４７およびゲート配線（図示せず）が形成される。
【0075】
その後、半導体ウエハ構造体１２が切断予定ラインに沿って切断される。これにより、一枚の半導体ウエハ構造体１２から複数の半導体装置１が切り出される。
【0076】
仮に、ｐ型のリサーフ層２３を、半導体ウエハ構造体１２の第１ウエハ主面９３からｐ型不純物を導入することにより形成することも考えられる。しかし、第１ウエハ主面９３からｐ型のリサーフ層２３の形成位置まで距離があるため、ｐ型不純物を深い位置まで導入する必要がある。この場合、半導体ウエハ構造体１２に形成されるリサーフ層２３の位置精度や寸法精度が低いおそれがある。
【0077】
しかし、この実施形態では、エピタキシャル層の形成を、第１エピタキシャル層１１Ａの形成と、第２エピタキシャル層１１Ｂの形成との２段階に分け、第１エピタキシャル層１１Ａの表面にｐ型のリサーフ層２３を形成している。これにより、半導体ウエハ構造体１２に形成されるリサーフ層２３の位置精度や寸法精度を高めることができる。
【0078】
図６は、本開示の第２実施形態に係る半導体装置２０１の断面図である。また、第２実施形態では、第１実施形態と主に異なる部分のみを説明し、今まで説明した構成と同じ構成には同じ参照符号を付して、その説明を省略する。
【0079】
半導体装置２０１は、ｐ型のリサーフ層２３の下方に形成されたｎ型（第２導電型）の埋め込み層２２１をさらに含む。半導体装置２０１は、基板６の厚さ方向（法線方向Ｚ）において、埋め込み層２２１、ｐ型のリサーフ層２３およびｎ型のドリフト領域２１の積層構造Ｓを含んでいる。積層構造Ｓにおいて、ｐ型のリサーフ層２３は、ｎ型のドリフト領域２１とｎ型の埋め込み層２２１との間に、基板６の厚さ方向に挟まれている。
【0080】
ｎ型の埋め込み層２２１は、ｐ型のリサーフ層２３に対し、第２主面４側に形成されている。ｎ型の埋め込み層２２１は、ｐ型のリサーフ層２３に接していてもよい。ｎ型の埋め込み層２２１は、平面視で、ｎ型のドリフト領域２１およびｐ型のリサーフ層２３とオーバーラップしている。すなわち、ｎ型の埋め込み層２２１は、平面視で、第２方向Ｙに沿う細長い形状に形成されている。ｎ型の埋め込み層２２１は、基板６と半導体層７との境界に達していない。
【0081】
ｎ型の埋め込み層２２１の側部２２１ｂとｐ型のリサーフ層２３の側部２３ｂとが面一である。別の言い方では、ｎ型の埋め込み層２２１の側部２２１ｂとｐ型のリサーフ層２３の側部２３ｂとが、基板６の厚さ方向（法線方向Ｚ）に連続している。ｎ型の埋め込み層２２１は、半導体層７よりも高いｐ型不純物濃度を有していてもよい。ｎ型の埋め込み層２２１のｎ型不純物濃度は、たとえば、１．０×１０１６ｃｍ－３以上１．０×１０１８ｃｍ－３以下であってもよい。ｎ型の埋め込み層２２１の厚さＤ３は、たとえばｎ型のドリフト領域２１の厚さＤ１およびｐ型のリサーフ層２３の厚さＤ２よりも小さくてもよい。
【0082】
オン抵抗の低減を実現するために、ｎ型のドリフト領域２１のｎ型不純物濃度を高くする場合において、ｎ型のドレイン領域２５に電界集中が生じるのを防止するために、ｐ型のリサーフ層２３のｐ型不純物濃度をｎ型のドリフト領域２１のｎ型不純物濃度と同程度に高くすることが考えられる。しかし、ｎ型のドリフト領域２１のｎ型不純物濃度を高くすることにより、電界集中の緩和効果を阻害するおそれがある。
【0083】
ｐ型のリサーフ層２３を、ｎ型のドリフト領域２１とｎ型の埋め込み層２２１とによって、基板６の厚さ方向（法線方向Ｚ）に挟むことで空乏層を効果的に広げることができ。ｎ型のドレイン領域２５に電界集中が生じるのを防止できる。これにより、半導体装置２０１の耐圧をより一層高く維持しながら、オン抵抗の低減を実現できる。
【0084】
図７Ａ～図７Ｊは、本開示の第２実施形態に係る半導体装置２０１の製造工程の一部を示す図である。なお、図７Ａ～図７Ｊでは、図６に示した参照符号のうち、半導体装置２０１の製造工程の説明に必要な構成の参照符号を主として付し、その他の参照符号は省略することがある。
【0085】
図７Ａに示すように、ｐ型の半導体ウエハ１０が用意される。半導体ウエハ１０には、個々の半導体装置２０１となる領域を区画するデバイス領域切断予定ラインが設定される。半導体ウエハ１０は、半導体装置２０１の基板６に対応する。次に、第１レジストマスク６１を介して半導体ウエハ１０の主面の表面部に、ｐ型不純物が選択的に導入される。これにより、半導体ウエハ１０の主面の表面部に第１導入部１４ａが形成される。その後、第１レジストマスク６１が、半導体ウエハ１０から除去される。ｐ型の不純物（第１不純物）としては、たとえば、Ｂ（ホウ素）またはＡｌ（アルミニウム）等を挙げることができる。
【0086】
次に、図７Ｂに示すように、エピタキシャル成長法によって、半導体ウエハ１０の主面からＳｉ、ＳｉＣ等の半導体材料がエピタキシャル成長され、ｎ型の第３エピタキシャル層１１Ｃが形成される。このとき、半導体ウエハ１０の主面に導入された第１導入部１４ａのｐ型不純物がｎ型の第３エピタキシャル層１１Ｃに拡散する。これにより、ｐ型の第１ピラー領域１４が形成される。
【0087】
次に、第３エピタキシャル層１１Ｃ上に、第６レジストマスク６６（第３マスク）が配置される。具体的には、図７Ｃに示すように、第３エピタキシャル層１１Ｃ上に、レジスト５００が塗布され、レジスト５００上にパターニング用マスクＰＭが配置される。パターニング用マスクＰＭは、所定の開口パターンＯＰを有している。パターニング用マスクＰＭを介してレジスト５００に光（たとえば、紫外線等）が照射されることによって、レジスト５００が露光され、開口パターンＯＰを介して露光されたレジスト５００の部分が除去される。これにより、図７Ｄに示すように、パターニング用マスクＰＭの開口パターンＯＰと同一パターンの開口６６ａを有する第６レジストマスク６６が形成される。第６レジストマスク６６の開口６６ａは、埋め込み層２２１を形成する領域に対応している。パターニング用マスクＰＭは、第３エピタキシャル層１１Ｃ上から退避する。
【0088】
第６レジストマスク６６の開口６６ａのパターンは、第２レジストマスク６２の開口６２ａのパターンと共通している。半導体装置２０１において、基板６の厚さ方向（法線方向Ｚ）から見て、埋め込み層２２１とｐ型のリサーフ層２３とはオーバーラップしている。そのため、第６レジストマスク６６の開口６６ａの開口パターンを、第２レジストマスク６２の開口６２ａの開口パターンと同じにしている。そして、この実施形態では、第６レジストマスク６６の開口６６ａの開口パターンは、第２レジストマスク６２の開口６２ａの開口パターンと、同じパターニング用マスクＰＭを介してパターニングされている。
【0089】
次に、図７Ｄに示すように、第６レジストマスク６６を介して第３エピタキシャル層１１Ｃの表面部に、Ｐ型不純物が選択的に導入される。これにより、半導体ウエハ１０の主面の表面部に第６導入部２２１ｅが形成される。その後、第６レジストマスク６６が、半導体ウエハ１０から除去される。
【0090】
次に、図７Ｅに示すように、エピタキシャル成長法によって、第３エピタキシャル層１１Ｃの主面からＳｉ、ＳｉＣ等の半導体材料がエピタキシャル成長され、ｎ型の第１エピタキシャル層１１Ａが形成される。このとき、半導体ウエハ１０の主面に導入された第６導入部２２１ｅのｎ型不純物が第１エピタキシャル層１１Ａに、基板６の厚さ方向（法線方向Ｚ）に拡散する。これにより、ｎ型の埋め込み層２２１が形成される。ｎ型の埋め込み層２２１の表面（基板６側と反対側の表面）は、第１エピタキシャル層１１Ａによって覆われている。
【0091】
次に、図７Ｆに示すように、エピタキシャル成長法によって、第１エピタキシャル層１１Ａの主面からＳｉ、ＳｉＣ等の半導体材料がエピタキシャル成長され、ｎ型の第２エピタキシャル層１１Ｂが形成される。このとき、半導体ウエハ１０の主面に導入された第２導入部２３ｅのｐ型不純物が第２エピタキシャル層１１Ｂに、基板６の厚さ方向（法線方向Ｚ）に拡散する。これにより、ｐ型のリサーフ層２３が形成される。ｐ型のリサーフ層２３は、その側部２１ｂがｎ型の埋め込み層２２１の側部２２１ｂと半導体ウエハ構造体１２の厚さ方向（法線方向Ｚ）に連続するように形成される。ｐ型のリサーフ層２３の表面（基板６側と反対側の表面）は、第２エピタキシャル層１１Ｂによって覆われている。
【0092】
第１エピタキシャル層１１Ａ、第２エピタキシャル層１１Ｂおよび第３エピタキシャル層１１Ｃは、半導体層７に対応する。第２エピタキシャル層１１Ｂの形成により、基板６および半導体層７を含む半導体ウエハ構造体１２が形成される。
【0093】
次に、図５Ｅに示す工程と同様に、第２エピタキシャル層１１Ｂの表面にｐ型不純物が選択的に導入され、第１ウエハ主面９３の表面部に第３導入部１５ａが形成される。次に、図５Ｇに示す工程と同様に、第２エピタキシャル層１１Ｂの表面にｎ型不純物が選択的に導入され、第１ウエハ主面９３の表面部に第４導入部２１ｅが形成される。次に、図５Ｈに示す工程と同様に、第２エピタキシャル層１１Ｂの表面にｐ型不純物が選択的に導入され、第１ウエハ主面９３の表面部に第５導入部２２ｅが形成される。
【0094】
次に、図７Ｉに示すように、半導体ウエハ構造体１２を熱処理することによって、第３導入部１５ａおよび第５導入部２２ｅのｐ型不純物と、第４導入部２１ｅのｎ型不純物とが半導体ウエハ構造体１２中に拡散する。これにより、第３導入部１５ａから第２ピラー領域１５が形成され、第４導入部２１ｅからｎ型のドリフト領域２１が形成され、第５導入部２２ｅからｐ型のボディ領域２２が形成される。
【0095】
それ以降の工程は、第１実施形態の製造工程の場合と同様であるので、説明を省略する。図７Ｈに示すように、層間絶縁膜３４上にドレイン配線４５、ソース配線４６、バックゲート配線４７およびゲート配線（図示せず）を形成した後、半導体ウエハ構造体１２が切断予定ラインに沿って切断される。これにより、一枚の半導体ウエハ構造体１２から複数の半導体装置２０１が切り出される。
【0096】
仮に、ｐ型のリサーフ層２３を、半導体ウエハ構造体１２の第１ウエハ主面９３からｐ型不純物を導入することにより形成することも考えられる。しかし、第１ウエハ主面９３からｐ型のリサーフ層２３の形成位置まで距離があるため、ｐ型不純物を深い位置まで導入する必要がある。この場合、半導体ウエハ構造体１２に形成されるｐ型のリサーフ層２３の位置精度や寸法精度が低いおそれがある。
【0097】
しかし、この実施形態では、エピタキシャル層の形成を、第１エピタキシャル層１１Ａの形成と、第２エピタキシャル層１１Ｂの形成との２段階に分け、第１エピタキシャル層１１Ａの表面にｐ型のリサーフ層２３を形成している。これにより、半導体ウエハ構造体１２に形成されるｐ型のリサーフ層２３の位置精度や寸法精度を高めることができる。
【0098】
以上、本開示の複数の実施形態について説明したが、本開示はさらに他の形態で実施することもできる。
【0099】
たとえば、図８の半導体装置３０１に示すように、ｐ型のリサーフ層２３の側部２３ｂが、断面視で直線状でなく、第１方向Ｘおよび第２方向Ｙの外側に凸状に膨らんでいてもよい。この場合、リサーフ層２３の側部２３ｂは、ドリフト領域２１の側部２１ｂの下端から第１主面３に沿う横方向に膨らむように、ドリフト領域２１の側部２１ｂに連続していてもよい。リサーフ層２３の側部２３ｂは、ボディ領域２２の側部２２ｂよりも内側の領域に位置していてもよい。また、図示しないが、図６の埋め込み層２２１の側部２２１ｂが、断面視で直線状でなく、第１方向Ｘおよび第２方向Ｙの外側に凸状に膨らんでいてもよい。
【0100】
また、図９の半導体装置３０２に示すように、ｐ型のリサーフ層２３が、基板６の厚さ方向（法線方向Ｚ）において、ドリフト領域２１から離れていてもよい。また、図示しないが、ｎ型の埋め込み層２２１が、基板６の厚さ方向（法線方向Ｚ）において、ｐ型のリサーフ層２３から離れていてもよい。
【0101】
また、図１０の半導体装置３０３に示すように、ｎ型のドリフト領域２１とｐ型のボディ領域２２とが接していてもよい。
【0102】
また、たとえば、半導体装置１，２０１，３０１，３０２，３０３の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１，２０１，３０１，３０２，３０３において、ｐ型（第１導電型）の部分がｎ型であり、ｎ型（第２導電型）の部分がｐ型であってもよい。
【0103】
この明細書および図面の記載から以下に付記する特徴が抽出され得る。
【0104】
［付記１－１］
第１導電型の基板（６）と、
前記基板（６）上に形成された第２導電型の半導体層（７）と、
前記半導体層（７）の表面部に形成された第２導電型のドリフト領域（２１）と、
前記ドリフト領域（２１）に形成された第２導電型のドレイン領域（２５）と、
前記半導体層（７）の表面部に前記ドリフト領域（２１）に隣接して形成された第１導電型のボディ領域（２２）と、
前記ボディ領域（２２）に形成された第２導電型のソース領域（２６）と、
前記ドレイン領域（２５）の中心（Ｃ）から主面（３）に沿う横方向に両側に広がって、前記ドリフト領域（２１）の全体を覆う第１導電型のリサーフ層（２３）とを含む、半導体装置（１，２０１，３０１，３０２，３０３）。
第１導電型の基板（６）と、
前記基板（６）上に形成された第２導電型の半導体層（７）と、
前記半導体層（７）の表面部に形成された第２導電型のドリフト領域（２１）と、
前記ドリフト領域（２１）に形成された第２導電型のドレイン領域（２５）と、
前記半導体層（７）の表面部に前記ドリフト領域（２１）に隣接して形成された第１導電型のボディ領域（２２）と、
前記ボディ領域（２２）に形成された第２導電型のソース領域（２６）と、
前記ドレイン領域（２５）の中心（Ｃ）から主面（３）に沿う横方向に両側に広がって、前記ドリフト領域（２１）の全体を覆う第１導電型のリサーフ層（２３）とを含む、半導体装置（１，２０１，３０１，３０２，３０３）。
【0105】
この構成によれば、第２導電型のドリフト領域（２１）を覆う第１導電型のリサーフ層（２３）が形成されている。第１導電型のリサーフ層（２３）は、第２導電型のドレイン領域（２５）の中心（Ｃ）から、主面（３）に沿う横方向に両側に広がって、ドリフト領域（２１）の全体を覆っている。このような第１導電型のリサーフ層（２３）を形成することにより、第２導電型のドレイン領域（２５）に電界集中が生じるのを防止できる。これにより、高い耐圧を実現できる。
【0106】
［付記１－２］
前記リサーフ層（２３）の側部（２３ｂ）と前記ドリフト領域（２１）の側部（２１ｂ）とが、前記基板（６）の厚さ方向（Ｚ）に連続している、付記１－１に記載の半導体装置（１，２０１，３０１，３０２，３０３）。
前記リサーフ層（２３）の側部（２３ｂ）と前記ドリフト領域（２１）の側部（２１ｂ）とが、前記基板（６）の厚さ方向（Ｚ）に連続している、付記１－１に記載の半導体装置（１，２０１，３０１，３０２，３０３）。
【0107】
［付記１－３］
前記リサーフ層（２３）の側部（２３ｂ）と前記ドリフト領域（２１）の側部（２１ｂ）とが面一である、付記１－２に記載の半導体装置（１，２０１，３０２，３０３）。
前記リサーフ層（２３）の側部（２３ｂ）と前記ドリフト領域（２１）の側部（２１ｂ）とが面一である、付記１－２に記載の半導体装置（１，２０１，３０２，３０３）。
【0108】
［付記１－４］
前記リサーフ層（２３）が、前記ドリフト領域（２１）に接している、付記１－１～付記１－３のいずれか一項に記載の半導体装置（１，２０１，３０１，３０３）。
前記リサーフ層（２３）が、前記ドリフト領域（２１）に接している、付記１－１～付記１－３のいずれか一項に記載の半導体装置（１，２０１，３０１，３０３）。
【0109】
［付記１－５］
前記リサーフ層（２３）が、前記ドリフト領域（２１）から離れている、付記１－１～付記１－３のいずれか一項に記載の半導体装置（３０２）。
前記リサーフ層（２３）が、前記ドリフト領域（２１）から離れている、付記１－１～付記１－３のいずれか一項に記載の半導体装置（３０２）。
【0110】
［付記１－６］
前記リサーフ層（２３）の下方に形成された第２導電型の埋め込み層（２２１）をさらに含む、付記１－１～付記１－５のいずれか一項に記載の半導体装置（２０１）。
前記リサーフ層（２３）の下方に形成された第２導電型の埋め込み層（２２１）をさらに含む、付記１－１～付記１－５のいずれか一項に記載の半導体装置（２０１）。
【0111】
［付記１－７］
前記埋め込み層（２２１）の側部（２２１ｂ）と前記リサーフ層（２３）の側部（２３ｂ）とが面一である、付記１－６に記載の半導体装置（２０１）。
前記埋め込み層（２２１）の側部（２２１ｂ）と前記リサーフ層（２３）の側部（２３ｂ）とが面一である、付記１－６に記載の半導体装置（２０１）。
【0112】
［付記１－８］
前記基板（６）の厚さ方向（Ｚ）において、前記埋め込み層（２２１）、前記リサーフ層（２３）および前記ドリフト領域（２１）の積層構造（Ｓ）を含む、付記１－６または付記１－７に記載の半導体装置（２０１）。
前記基板（６）の厚さ方向（Ｚ）において、前記埋め込み層（２２１）、前記リサーフ層（２３）および前記ドリフト領域（２１）の積層構造（Ｓ）を含む、付記１－６または付記１－７に記載の半導体装置（２０１）。
【0113】
［付記１－９］
前記ドリフト領域（２１）と前記ボディ領域（２２）とが接している、付記１－１～付記１－８のいずれか一項に記載の半導体装置（３０３）。
前記ドリフト領域（２１）と前記ボディ領域（２２）とが接している、付記１－１～付記１－８のいずれか一項に記載の半導体装置（３０３）。
【0114】
［付記１－１０］
前記ドリフト領域（２１）と前記ボディ領域（２２）とが離れている、付記１－１～付記１－８のいずれか一項に記載の半導体装置（１，２０１，３０１，３０２）。
前記ドリフト領域（２１）と前記ボディ領域（２２）とが離れている、付記１－１～付記１－８のいずれか一項に記載の半導体装置（１，２０１，３０１，３０２）。
【0115】
［付記１－１１］
第１導電型の基板（６）上に、第２導電型の第１エピタキシャル層（１１Ａ）を形成する工程と、
前記第１エピタキシャル層（１１Ａ）の表面に第１導電型の第１不純物を選択的に導入することにより、第１導電型のリサーフ層（２３）を形成する工程と、
前記リサーフ層（２３）を覆うように、第２導電型の第２エピタキシャル層（１１Ｂ）を形成する工程と、
前記第２エピタキシャル層（１１Ｂ）の表面に第２導電型の第２不純物を選択的に導入することにより、前記第２エピタキシャル層（１１Ｂ）の濃度よりも高い濃度を有する第２導電型のドリフト領域（２１）を、前記ドリフト領域（２１）の側部（２１ｂ）が前記リサーフ層（２３）の側部（２３ｂ）と前記基板（６）の厚さ方向（Ｚ）に連続するように形成する工程と、
前記第２エピタキシャル層（１１Ｂ）の表面に第１導電型の不純物を選択的に導入することにより、前記ドリフト領域（２１）に隣接する第１導電型のボディ領域（２２）を形成する工程と、
前記ドリフト領域（２１）の表面に、第２導電型の不純物を選択的に導入することにより、前記ドリフト領域（２１）の濃度よりも高い濃度を有する第２導電型のドレイン領域（２５）を形成する工程とを含む、半導体装置（１，２０１，３０１，３０２，３０３）の製造方法。
第１導電型の基板（６）上に、第２導電型の第１エピタキシャル層（１１Ａ）を形成する工程と、
前記第１エピタキシャル層（１１Ａ）の表面に第１導電型の第１不純物を選択的に導入することにより、第１導電型のリサーフ層（２３）を形成する工程と、
前記リサーフ層（２３）を覆うように、第２導電型の第２エピタキシャル層（１１Ｂ）を形成する工程と、
前記第２エピタキシャル層（１１Ｂ）の表面に第２導電型の第２不純物を選択的に導入することにより、前記第２エピタキシャル層（１１Ｂ）の濃度よりも高い濃度を有する第２導電型のドリフト領域（２１）を、前記ドリフト領域（２１）の側部（２１ｂ）が前記リサーフ層（２３）の側部（２３ｂ）と前記基板（６）の厚さ方向（Ｚ）に連続するように形成する工程と、
前記第２エピタキシャル層（１１Ｂ）の表面に第１導電型の不純物を選択的に導入することにより、前記ドリフト領域（２１）に隣接する第１導電型のボディ領域（２２）を形成する工程と、
前記ドリフト領域（２１）の表面に、第２導電型の不純物を選択的に導入することにより、前記ドリフト領域（２１）の濃度よりも高い濃度を有する第２導電型のドレイン領域（２５）を形成する工程とを含む、半導体装置（１，２０１，３０１，３０２，３０３）の製造方法。
【0116】
この方法によれば、第２導電型の第１エピタキシャル層（１１Ａ）の表面に第１導電型の第１不純物を選択的に導入することにより、第１導電型のリサーフ層（２３）を形成する。そして、第１導電型のリサーフ層（２３）を覆うように、第２導電型の第２エピタキシャル層（１１Ｂ）を形成し、第２エピタキシャル層（１１Ｂ）の表面に第２導電型の第２不純物を選択的に導入することにより、第２導電型のドリフト領域（２１）を、前記ドリフト領域（２１）の側部（２１ｂ）がリサーフ層（２３）の側部（２３ｂ）と基板（６）の厚さ方向（Ｚ）に連続するように形成する。これにより、第２導電型のドレイン領域（２５）の中心（Ｃ）から、主面（３）に沿う横方向に両側に広がって、ドリフト領域（２１）の全体を覆うリサーフ層（２３）を備えた半導体装置（１，２０１，３０１，３０２，３０３）を製造できる。ゆえに、高い耐圧を実現できる半導体装置（１，２０１，３０１，３０２，３０３）を製造できる。
【0117】
また、この方法によれば、エピタキシャル層の形成を、第１エピタキシャル層（１１Ａ）の形成と、第２エピタキシャル層（１１Ｂ）の形成との２段階に分けている。そして、リサーフ層（２３）を第１エピタキシャル層（１１Ａ）の表面に形成している。これにより、リサーフ層（２３）の位置精度や寸法精度を高めることができる。
【0118】
［付記１－１２］
前記第１不純物は、所定の開口パターンを有するパターニング用マスク（ＰＭ）を介してパターニングされた第１マスク（６２）を介して前記第１エピタキシャル層（１１Ａ）へ導入され、
前記第２不純物は、前記パターニング用マスク（ＰＭ）を介してパターニングされた第２マスク（６４）を介して前記第２エピタキシャル層（１１Ｂ）へ導入される、付記１－１１に記載の半導体装置（１，２０１，３０１，３０２，３０３）の製造方法。
前記第１不純物は、所定の開口パターンを有するパターニング用マスク（ＰＭ）を介してパターニングされた第１マスク（６２）を介して前記第１エピタキシャル層（１１Ａ）へ導入され、
前記第２不純物は、前記パターニング用マスク（ＰＭ）を介してパターニングされた第２マスク（６４）を介して前記第２エピタキシャル層（１１Ｂ）へ導入される、付記１－１１に記載の半導体装置（１，２０１，３０１，３０２，３０３）の製造方法。
【0119】
［付記１－１３］
前記第１エピタキシャル層（１１Ａ）の形成に先立って、前記基板（６）上に、第２導電型の第３エピタキシャル層（１１Ｃ）を形成する工程と、
前記第３エピタキシャル層（１１Ｃ）の表面に第２導電型の第３不純物を選択的に導入することにより、第２導電型の埋め込み層（２２１）を形成する工程とをさらに含み、
前記リサーフ層（２３）は、前記リサーフ層（２３）の側部（２３ｂ）が前記埋め込み層（２２１）の側部（２２１ｂ）と前記基板（６）の厚さ方向（Ｚ）に連続するように形成される、付記１－１１に記載の半導体装置（２０１）の製造方法。
前記第１エピタキシャル層（１１Ａ）の形成に先立って、前記基板（６）上に、第２導電型の第３エピタキシャル層（１１Ｃ）を形成する工程と、
前記第３エピタキシャル層（１１Ｃ）の表面に第２導電型の第３不純物を選択的に導入することにより、第２導電型の埋め込み層（２２１）を形成する工程とをさらに含み、
前記リサーフ層（２３）は、前記リサーフ層（２３）の側部（２３ｂ）が前記埋め込み層（２２１）の側部（２２１ｂ）と前記基板（６）の厚さ方向（Ｚ）に連続するように形成される、付記１－１１に記載の半導体装置（２０１）の製造方法。
【0120】
［付記１－１４］
前記第３不純物は、所定の開口パターンを有するパターニング用マスク（ＰＭ）を介してパターニングされた第３マスク（６６）を介して前記第３エピタキシャル層（１１Ｃ）へ導入され、
前記第１不純物は、前記パターニング用マスク（ＰＭ）を介してパターニングされた第１マスク（６２）を介して前記第１エピタキシャル層（１１Ａ）へ導入され、
前記第２不純物は、前記パターニング用マスク（ＰＭ）を介してパターニングされた第２マスク（６４）を介して前記第２エピタキシャル層（１１Ｂ）へ導入される、付記１－１３に記載の半導体装置（２０１）の製造方法。
前記第３不純物は、所定の開口パターンを有するパターニング用マスク（ＰＭ）を介してパターニングされた第３マスク（６６）を介して前記第３エピタキシャル層（１１Ｃ）へ導入され、
前記第１不純物は、前記パターニング用マスク（ＰＭ）を介してパターニングされた第１マスク（６２）を介して前記第１エピタキシャル層（１１Ａ）へ導入され、
前記第２不純物は、前記パターニング用マスク（ＰＭ）を介してパターニングされた第２マスク（６４）を介して前記第２エピタキシャル層（１１Ｂ）へ導入される、付記１－１３に記載の半導体装置（２０１）の製造方法。
【符号の説明】
【0121】
１ ：半導体装置
２ ：半導体チップ
３ ：第１主面
４ ：第２主面
５Ａ ：第１側面
５Ｂ ：第２側面
５Ｃ ：第３側面
５Ｄ ：第４側面
６ ：基板
７ ：半導体層
８ ：デバイス領域
９ ：ＬＤＭＯＳ領域
１０ ：半導体ウエハ
１１Ａ ：第１エピタキシャル層
１１Ｂ ：第２エピタキシャル層
１１Ｃ ：第３エピタキシャル層
１２ ：半導体ウエハ構造体
１３ ：素子分離ウェル
１４ ：第１ピラー領域
１４ａ ：第１導入部
１５ ：第２ピラー領域
１５ａ ：第３導入部
１７ ：フィールド絶縁膜
１７ａ ：第１開口部
１７ｂ ：第２開口部
１７ｃ ：第３開口部
２０ ：ＬＤＭＯＳＦＥＴ
２１ ：ドリフト領域
２１ａ ：底部
２１ｂ ：側部
２１ｅ ：第４導入部
２２ ：ボディ領域
２２ａ ：底部
２２ｅ ：第５導入部
２３ ：リサーフ層
２３ｂ ：側部
２３ｅ ：第２導入部
２４ ：コンタクト領域
２５ ：ドレイン領域
２６ ：ソース領域
２７ ：高濃度部
２８ ：ゲート絶縁膜
２９ ：ゲート電極
２９ａ ：側部
２９ｂ ：端部
３０ ：開口
３１ ：サイドウォール
３２ ：チャネル領域
３４ ：層間絶縁膜
３５ ：ドレイン開口
３６ ：ソース開口
３７ ：バックゲート開口
３８ ：ゲート開口
４１ ：ドレインコンタクト電極
４２ ：ソースコンタクト電極
４３ ：バックゲートコンタクト電極
４４ ：ゲートコンタクト電極
４５ ：ドレイン配線
４６ ：ソース配線
４７ ：バックゲート配線
６１ ：第１レジストマスク
６２ ：第２レジストマスク（第１マスク）
６２ａ ：開口
６３ ：第３レジストマスク
６４ ：第４レジストマスク（第２マスク）
６４ａ ：開口
６５ ：第５レジストマスク
６６ ：第６レジストマスク（第３マスク）
６６ａ ：開口
９３ ：第１ウエハ主面
９４ ：第２ウエハ主面
２０１ ：半導体装置
２２１ ：埋め込み層
２２１ｂ ：側部
２２１ｅ ：第６導入部
５００ ：レジスト
Ｃ ：中心
Ｄ１ ：厚さ
Ｄ２ ：厚さ
Ｄ３ ：厚さ
ＯＰ ：開口パターン
ＰＭ ：パターニング用マスク
Ｓ ：積層構造
Ｘ ：第１方向
Ｙ ：第２方向
Ｚ ：法線方向
２ ：半導体チップ
３ ：第１主面
４ ：第２主面
５Ａ ：第１側面
５Ｂ ：第２側面
５Ｃ ：第３側面
５Ｄ ：第４側面
６ ：基板
７ ：半導体層
８ ：デバイス領域
９ ：ＬＤＭＯＳ領域
１０ ：半導体ウエハ
１１Ａ ：第１エピタキシャル層
１１Ｂ ：第２エピタキシャル層
１１Ｃ ：第３エピタキシャル層
１２ ：半導体ウエハ構造体
１３ ：素子分離ウェル
１４ ：第１ピラー領域
１４ａ ：第１導入部
１５ ：第２ピラー領域
１５ａ ：第３導入部
１７ ：フィールド絶縁膜
１７ａ ：第１開口部
１７ｂ ：第２開口部
１７ｃ ：第３開口部
２０ ：ＬＤＭＯＳＦＥＴ
２１ ：ドリフト領域
２１ａ ：底部
２１ｂ ：側部
２１ｅ ：第４導入部
２２ ：ボディ領域
２２ａ ：底部
２２ｅ ：第５導入部
２３ ：リサーフ層
２３ｂ ：側部
２３ｅ ：第２導入部
２４ ：コンタクト領域
２５ ：ドレイン領域
２６ ：ソース領域
２７ ：高濃度部
２８ ：ゲート絶縁膜
２９ ：ゲート電極
２９ａ ：側部
２９ｂ ：端部
３０ ：開口
３１ ：サイドウォール
３２ ：チャネル領域
３４ ：層間絶縁膜
３５ ：ドレイン開口
３６ ：ソース開口
３７ ：バックゲート開口
３８ ：ゲート開口
４１ ：ドレインコンタクト電極
４２ ：ソースコンタクト電極
４３ ：バックゲートコンタクト電極
４４ ：ゲートコンタクト電極
４５ ：ドレイン配線
４６ ：ソース配線
４７ ：バックゲート配線
６１ ：第１レジストマスク
６２ ：第２レジストマスク（第１マスク）
６２ａ ：開口
６３ ：第３レジストマスク
６４ ：第４レジストマスク（第２マスク）
６４ａ ：開口
６５ ：第５レジストマスク
６６ ：第６レジストマスク（第３マスク）
６６ａ ：開口
９３ ：第１ウエハ主面
９４ ：第２ウエハ主面
２０１ ：半導体装置
２２１ ：埋め込み層
２２１ｂ ：側部
２２１ｅ ：第６導入部
５００ ：レジスト
Ｃ ：中心
Ｄ１ ：厚さ
Ｄ２ ：厚さ
Ｄ３ ：厚さ
ＯＰ ：開口パターン
ＰＭ ：パターニング用マスク
Ｓ ：積層構造
Ｘ ：第１方向
Ｙ ：第２方向
Ｚ ：法線方向
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図5F】
【図5G】
【図5H】
【図5I】
【図5J】
【図5K】
【図5L】
【図5M】
【図6】
【図7A】
【図7B】
【図7C】
【図7D】
【図7E】
【図7F】
【図7G】
【図7H】
【図8】
【図9】
【図10】