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特開2024-954ゲート駆動回路および電力変換装置およびゲート駆動回路の制御方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024000954
(43)【公開日】2024-01-09
(54)【発明の名称】ゲート駆動回路および電力変換装置およびゲート駆動回路の制御方法
(51)【国際特許分類】
H02M 1/08 20060101AFI20231226BHJP
H02M 7/48 20070101ALI20231226BHJP
【ＦＩ】
H02M1/08 A
H02M7/48 E
【審査請求】有
【請求項の数】16
【出願形態】ＯＬ
(21)【出願番号】P 2023006272
(22)【出願日】2023-01-19
(11)【特許番号】
(45)【特許公報発行日】2023-09-27
(31)【優先権主張番号】P 2022099289
(32)【優先日】2022-06-21
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】000006105
【氏名又は名称】株式会社明電舎
(74)【代理人】
【識別番号】100086232
【弁理士】
【氏名又は名称】小林 博通
(74)【代理人】
【識別番号】100092613
【弁理士】
【氏名又は名称】富岡 潔
(74)【代理人】
【識別番号】100104938
【弁理士】
【氏名又は名称】鵜澤 英久
(74)【代理人】
【識別番号】100210240
【弁理士】
【氏名又は名称】太田 友幸
(72)【発明者】
【氏名】辻 弘兵
(72)【発明者】
【氏名】長谷川 勇
【テーマコード（参考）】
5H740
5H770
【Ｆターム（参考）】
5H740AA05
5H740BA12
5H740BB01
5H740BC01
5H740BC02
5H740JA01
5H740JB01
5H740KK03
5H770EA03
5H770GA03
5H770GA04
5H770GA13
5H770GA14
5H770GA17
5H770JA16Z
(57)【要約】
【課題】ＤＣ／ＡＣ変調回路でパルストランスを駆動する際に偏磁を抑制しながら、最小オンパルス幅の制限を緩和する。
【解決手段】ゲート駆動回路は、変調回路２，３と、オン側整流回路４と、オフ側整流回路５と、を備える。変調回路２，３は、ゲート指令のオン指令幅およびオフ指令幅に応じて第１変調信号ｖＴｒ１および第２変調信号ｖＴｒ２の周波数を可変とする。オン指令幅と第１変調信号ｖＴｒ１の１つの正パルスの期間を同一とし、オン指令幅と第１変調信号ｖＴｒ１の１つの負パルスの期間を同一とし、オン指令となる度に第１変調信号ｖＴｒ１の正パルスと負パルスを交互に出力する。
【選択図】図１
【解決手段】ゲート駆動回路は、変調回路２，３と、オン側整流回路４と、オフ側整流回路５と、を備える。変調回路２，３は、ゲート指令のオン指令幅およびオフ指令幅に応じて第１変調信号ｖＴｒ１および第２変調信号ｖＴｒ２の周波数を可変とする。オン指令幅と第１変調信号ｖＴｒ１の１つの正パルスの期間を同一とし、オン指令幅と第１変調信号ｖＴｒ１の１つの負パルスの期間を同一とし、オン指令となる度に第１変調信号ｖＴｒ１の正パルスと負パルスを交互に出力する。
【選択図】図１
【特許請求の範囲】
【請求項1】
ゲート指令のオン指令とオフ指令に基づいて、第１変調信号と第２変調信号を出力する変調回路と、
前記第１変調信号が印加されるオン側１次巻線および前記オン側１次巻線に印加された電圧を変圧して出力するオン側２次巻線，オン側３次巻線を有する第１パルストランスと、前記オン側２次巻線の出力を整流する第１ダイオード回路と、前記オン側３次巻線の出力を整流する第２ダイオード回路と、を具備するオン側整流回路と、
前記第２変調信号が印加されるオフ側１次巻線および前記オフ側１次巻線に印加された電圧を変圧して出力するオフ側２次巻線，オフ側３次巻線を有する第２パルストランスと、前記オフ側２次巻線の出力を整流する第３ダイオード回路と、前記オフ側３次巻線の出力を整流する第４ダイオード回路と、を具備するオフ側整流回路と、
を備え、前記第１～第４ダイオード回路の出力に応じて駆動対象の半導体素子を制御するゲート駆動回路であって、
前記変調回路は、
前記ゲート指令のオン指令幅およびオフ指令幅に応じて前記第１変調信号および前記第２変調信号の周波数を可変とし、前記オン指令幅と前記第１変調信号の１つの正パルスの期間を同一とし、前記オン指令幅と前記第１変調信号の１つの負パルスの期間を同一とし、前記オン指令となる度に前記第１変調信号の前記正パルスと前記負パルスを交互に出力することを特徴とするゲート駆動回路。
前記第１変調信号が印加されるオン側１次巻線および前記オン側１次巻線に印加された電圧を変圧して出力するオン側２次巻線，オン側３次巻線を有する第１パルストランスと、前記オン側２次巻線の出力を整流する第１ダイオード回路と、前記オン側３次巻線の出力を整流する第２ダイオード回路と、を具備するオン側整流回路と、
前記第２変調信号が印加されるオフ側１次巻線および前記オフ側１次巻線に印加された電圧を変圧して出力するオフ側２次巻線，オフ側３次巻線を有する第２パルストランスと、前記オフ側２次巻線の出力を整流する第３ダイオード回路と、前記オフ側３次巻線の出力を整流する第４ダイオード回路と、を具備するオフ側整流回路と、
を備え、前記第１～第４ダイオード回路の出力に応じて駆動対象の半導体素子を制御するゲート駆動回路であって、
前記変調回路は、
前記ゲート指令のオン指令幅およびオフ指令幅に応じて前記第１変調信号および前記第２変調信号の周波数を可変とし、前記オン指令幅と前記第１変調信号の１つの正パルスの期間を同一とし、前記オン指令幅と前記第１変調信号の１つの負パルスの期間を同一とし、前記オン指令となる度に前記第１変調信号の前記正パルスと前記負パルスを交互に出力することを特徴とするゲート駆動回路。
【請求項2】
ゲート指令のオン指令とオフ指令に基づいて、第１変調信号と第２変調信号を出力する変調回路と、
前記第１変調信号が印加されるオン側１次巻線および前記オン側１次巻線に印加された電圧を変圧して出力するオン側２次巻線，オン側３次巻線を有する第１パルストランスと、前記オン側２次巻線の出力を整流する第１ダイオード回路と、前記オン側３次巻線の出力を整流する第２ダイオード回路と、を具備するオン側整流回路と、
前記第２変調信号が印加されるオフ側１次巻線および前記オフ側１次巻線に印加された電圧を変圧して出力するオフ側２次巻線，オフ側３次巻線を有する第２パルストランスと、前記オフ側２次巻線の出力を整流する第３ダイオード回路と、前記オフ側３次巻線の出力を整流する第４ダイオード回路と、を具備するオフ側整流回路と、
を備え、前記第１～第４ダイオード回路の出力に応じて駆動対象の半導体素子を制御するゲート駆動回路であって、
前記変調回路は、
前記ゲート指令のオン指令幅およびオフ指令幅に応じて前記第１変調信号および前記第２変調信号の周波数を可変とし、前記オフ指令幅と前記第２変調信号の１つの正パルスの期間を同一とし、前記オフ指令幅と前記第２変調信号の１つの負パルスの期間を同一とし、前記オフ指令となる度に前記第２変調信号の前記正パルスと前記負パルスを交互に出力することを特徴とするゲート駆動回路。
前記第１変調信号が印加されるオン側１次巻線および前記オン側１次巻線に印加された電圧を変圧して出力するオン側２次巻線，オン側３次巻線を有する第１パルストランスと、前記オン側２次巻線の出力を整流する第１ダイオード回路と、前記オン側３次巻線の出力を整流する第２ダイオード回路と、を具備するオン側整流回路と、
前記第２変調信号が印加されるオフ側１次巻線および前記オフ側１次巻線に印加された電圧を変圧して出力するオフ側２次巻線，オフ側３次巻線を有する第２パルストランスと、前記オフ側２次巻線の出力を整流する第３ダイオード回路と、前記オフ側３次巻線の出力を整流する第４ダイオード回路と、を具備するオフ側整流回路と、
を備え、前記第１～第４ダイオード回路の出力に応じて駆動対象の半導体素子を制御するゲート駆動回路であって、
前記変調回路は、
前記ゲート指令のオン指令幅およびオフ指令幅に応じて前記第１変調信号および前記第２変調信号の周波数を可変とし、前記オフ指令幅と前記第２変調信号の１つの正パルスの期間を同一とし、前記オフ指令幅と前記第２変調信号の１つの負パルスの期間を同一とし、前記オフ指令となる度に前記第２変調信号の前記正パルスと前記負パルスを交互に出力することを特徴とするゲート駆動回路。
【請求項3】
前記変調回路は、
前記ゲート指令の立ち上がりを検出する立ち上がりエッジ検出回路と、
前記ゲート指令の立ち上がりエッジを検出したタイミングでラッチし、ラッチした状態でさらに前記ゲート指令の立ち上がりエッジを検出するとそのタイミングでラッチを解除するラッチ回路と、
前記ゲート指令と前記ラッチ回路の出力の論理積を出力する第１ＡＮＤ回路と、
前記ラッチ回路の出力を反転させるＮＯＴ回路と、
前記ゲート指令と前記ＮＯＴ回路の出力の論理積を出力する第２ＡＮＤ回路と、
前記第１ＡＮＤ回路の出力と前記第２ＡＮＤ回路の出力に基づいてＤＣ／ＡＣ変調回路を制御するドライブＩＣと、
前記ドライブＩＣの制御に基づいて前記第１変調信号を出力する前記ＤＣ／ＡＣ変調回路と、
を備えたことを特徴とする請求項１記載のゲート駆動回路。
前記ゲート指令の立ち上がりを検出する立ち上がりエッジ検出回路と、
前記ゲート指令の立ち上がりエッジを検出したタイミングでラッチし、ラッチした状態でさらに前記ゲート指令の立ち上がりエッジを検出するとそのタイミングでラッチを解除するラッチ回路と、
前記ゲート指令と前記ラッチ回路の出力の論理積を出力する第１ＡＮＤ回路と、
前記ラッチ回路の出力を反転させるＮＯＴ回路と、
前記ゲート指令と前記ＮＯＴ回路の出力の論理積を出力する第２ＡＮＤ回路と、
前記第１ＡＮＤ回路の出力と前記第２ＡＮＤ回路の出力に基づいてＤＣ／ＡＣ変調回路を制御するドライブＩＣと、
前記ドライブＩＣの制御に基づいて前記第１変調信号を出力する前記ＤＣ／ＡＣ変調回路と、
を備えたことを特徴とする請求項１記載のゲート駆動回路。
【請求項4】
ゲート指令のオン指令とオフ指令に基づいて、第１変調信号と第２変調信号を出力する変調回路と、
前記第１変調信号が印加されるオン側１次巻線および前記オン側１次巻線に印加された電圧を変圧して出力するオン側２次巻線，オン側３次巻線を有する第１パルストランスと、前記オン側２次巻線の出力を整流する第１ダイオード回路と、前記オン側３次巻線の出力を整流する第２ダイオード回路と、を具備するオン側整流回路と、
前記第２変調信号が印加されるオフ側１次巻線および前記オフ側１次巻線に印加された電圧を変圧して出力するオフ側２次巻線，オフ側３次巻線を有する第２パルストランスと、前記オフ側２次巻線の出力を整流する第３ダイオード回路と、前記オフ側３次巻線の出力を整流する第４ダイオード回路と、を具備するオフ側整流回路と、
を備え、前記第１～第４ダイオード回路の出力に応じて駆動対象の半導体素子を制御するゲート駆動回路であって、
前記変調回路は、
前記ゲート指令のオン指令幅およびオフ指令幅に応じて前記第１変調信号および前記第２変調信号の周波数を可変とし、前記ゲート指令のオン指令の期間、前記第１変調信号は正パルスまたは負パルスを出力し、前記ゲート指令の１周期毎に前記第１変調信号の出力開始時の極性を反転し、前記第１変調信号の出力期間が所定時間経過した時に前記第１変調信号の極性を反転させることを特徴とするゲート駆動回路。
前記第１変調信号が印加されるオン側１次巻線および前記オン側１次巻線に印加された電圧を変圧して出力するオン側２次巻線，オン側３次巻線を有する第１パルストランスと、前記オン側２次巻線の出力を整流する第１ダイオード回路と、前記オン側３次巻線の出力を整流する第２ダイオード回路と、を具備するオン側整流回路と、
前記第２変調信号が印加されるオフ側１次巻線および前記オフ側１次巻線に印加された電圧を変圧して出力するオフ側２次巻線，オフ側３次巻線を有する第２パルストランスと、前記オフ側２次巻線の出力を整流する第３ダイオード回路と、前記オフ側３次巻線の出力を整流する第４ダイオード回路と、を具備するオフ側整流回路と、
を備え、前記第１～第４ダイオード回路の出力に応じて駆動対象の半導体素子を制御するゲート駆動回路であって、
前記変調回路は、
前記ゲート指令のオン指令幅およびオフ指令幅に応じて前記第１変調信号および前記第２変調信号の周波数を可変とし、前記ゲート指令のオン指令の期間、前記第１変調信号は正パルスまたは負パルスを出力し、前記ゲート指令の１周期毎に前記第１変調信号の出力開始時の極性を反転し、前記第１変調信号の出力期間が所定時間経過した時に前記第１変調信号の極性を反転させることを特徴とするゲート駆動回路。
【請求項5】
ゲート指令のオン指令とオフ指令に基づいて、第１変調信号と第２変調信号を出力する変調回路と、
前記第１変調信号が印加されるオン側１次巻線および前記オン側１次巻線に印加された電圧を変圧して出力するオン側２次巻線，オン側３次巻線を有する第１パルストランスと、前記オン側２次巻線の出力を整流する第１ダイオード回路と、前記オン側３次巻線の出力を整流する第２ダイオード回路と、を具備するオン側整流回路と、
前記第２変調信号が印加されるオフ側１次巻線および前記オフ側１次巻線に印加された電圧を変圧して出力するオフ側２次巻線，オフ側３次巻線を有する第２パルストランスと、前記オフ側２次巻線の出力を整流する第３ダイオード回路と、前記オフ側３次巻線の出力を整流する第４ダイオード回路と、を具備するオフ側整流回路と、
を備え、前記第１～第４ダイオード回路の出力に応じて駆動対象の半導体素子を制御するゲート駆動回路であって、
前記変調回路は、
前記ゲート指令のオン指令幅およびオフ指令幅に応じて前記第１変調信号および前記第２変調信号の周波数を可変とし、前記ゲート指令のオフ指令の期間、前記第２変調信号は正パルスまたは負パルスを出力し、前記ゲート指令の１周期毎に前記第２変調信号の出力開始時の極性を反転し、前記第２変調信号の出力期間が所定時間経過した時に前記第２変調信号の極性を反転させることを特徴とするゲート駆動回路。
前記第１変調信号が印加されるオン側１次巻線および前記オン側１次巻線に印加された電圧を変圧して出力するオン側２次巻線，オン側３次巻線を有する第１パルストランスと、前記オン側２次巻線の出力を整流する第１ダイオード回路と、前記オン側３次巻線の出力を整流する第２ダイオード回路と、を具備するオン側整流回路と、
前記第２変調信号が印加されるオフ側１次巻線および前記オフ側１次巻線に印加された電圧を変圧して出力するオフ側２次巻線，オフ側３次巻線を有する第２パルストランスと、前記オフ側２次巻線の出力を整流する第３ダイオード回路と、前記オフ側３次巻線の出力を整流する第４ダイオード回路と、を具備するオフ側整流回路と、
を備え、前記第１～第４ダイオード回路の出力に応じて駆動対象の半導体素子を制御するゲート駆動回路であって、
前記変調回路は、
前記ゲート指令のオン指令幅およびオフ指令幅に応じて前記第１変調信号および前記第２変調信号の周波数を可変とし、前記ゲート指令のオフ指令の期間、前記第２変調信号は正パルスまたは負パルスを出力し、前記ゲート指令の１周期毎に前記第２変調信号の出力開始時の極性を反転し、前記第２変調信号の出力期間が所定時間経過した時に前記第２変調信号の極性を反転させることを特徴とするゲート駆動回路。
【請求項6】
前記ゲート指令の立ち下がりエッジで「１」、「０」を切り替える反転許可信号を生成する反転許可信号生成部と、
前記ゲート指令がオン、かつ、前記ゲート指令がオンを出力してから所定時間までは「１」を出力し、それ以外の時「０」となるゲート信号ＧＡＴＥ１と、前記ゲート指令がオン、かつ、前記ゲート指令がオンを出力してから所定時間経過後は「１」を出力し、それ以外の時「０」となるゲート信号ＧＡＴＥ２と、を生成するゲート信号生成部と、
前記反転許可信号が「０」の場合は、前記ゲート信号ＧＡＴＥ１が「１」の時に正出力ゲート信号ＧＡＴＥ＿Ｐを「１」、前記ゲート信号ＧＡＴＥ２が「１」の時に負出力ゲート信号ＧＡＴＥ＿Ｎを「１」、それ以外の時、前記正出力ゲート信号ＧＡＴＥ＿Ｐ、前記負出力ゲート信号ＧＡＴＥ＿Ｎを「０」とし、前記反転許可信号が「１」の場合は、前記ゲート信号ＧＡＴＥ１が「１」の時に前記負出力ゲート信号ＧＡＴＥ＿Ｎを「１」、前記ゲート信号ＧＡＴＥ２が「１」の時に前記正出力ゲート信号ＧＡＴＥ＿Ｐを「１」、それ以外の時、前記正出力ゲート信号ＧＡＴＥ＿Ｐ、前記負出力ゲート信号ＧＡＴＥ＿Ｎを「０」とする極性セレクタ部と、
前記正出力ゲート信号ＧＡＴＥ＿Ｐと前記負出力ゲート信号ＧＡＴＥ＿Ｎに基づいてＤＣ／ＡＣ変調回路を制御するドライブＩＣと、
前記ドライブＩＣの制御に基づいて前記第１変調信号を出力する前記ＤＣ／ＡＣ変調回路と、
を備えたことを特徴とする請求項４記載のゲート駆動回路。
前記ゲート指令がオン、かつ、前記ゲート指令がオンを出力してから所定時間までは「１」を出力し、それ以外の時「０」となるゲート信号ＧＡＴＥ１と、前記ゲート指令がオン、かつ、前記ゲート指令がオンを出力してから所定時間経過後は「１」を出力し、それ以外の時「０」となるゲート信号ＧＡＴＥ２と、を生成するゲート信号生成部と、
前記反転許可信号が「０」の場合は、前記ゲート信号ＧＡＴＥ１が「１」の時に正出力ゲート信号ＧＡＴＥ＿Ｐを「１」、前記ゲート信号ＧＡＴＥ２が「１」の時に負出力ゲート信号ＧＡＴＥ＿Ｎを「１」、それ以外の時、前記正出力ゲート信号ＧＡＴＥ＿Ｐ、前記負出力ゲート信号ＧＡＴＥ＿Ｎを「０」とし、前記反転許可信号が「１」の場合は、前記ゲート信号ＧＡＴＥ１が「１」の時に前記負出力ゲート信号ＧＡＴＥ＿Ｎを「１」、前記ゲート信号ＧＡＴＥ２が「１」の時に前記正出力ゲート信号ＧＡＴＥ＿Ｐを「１」、それ以外の時、前記正出力ゲート信号ＧＡＴＥ＿Ｐ、前記負出力ゲート信号ＧＡＴＥ＿Ｎを「０」とする極性セレクタ部と、
前記正出力ゲート信号ＧＡＴＥ＿Ｐと前記負出力ゲート信号ＧＡＴＥ＿Ｎに基づいてＤＣ／ＡＣ変調回路を制御するドライブＩＣと、
前記ドライブＩＣの制御に基づいて前記第１変調信号を出力する前記ＤＣ／ＡＣ変調回路と、
を備えたことを特徴とする請求項４記載のゲート駆動回路。
【請求項7】
前記ＤＣ／ＡＣ変調回路は変調信号生成回路であり、
前記変調回路は、
前記ゲート指令をクロック信号に同期させる同期回路と、
前記同期回路の出力の立ち上がりエッジを検出する立ち上がりエッジ検出部と、
前記同期回路の出力の立ち下がりエッジを検出する立ち下がりエッジ検出部と、
前記同期回路の出力の立ち下がりエッジを検出するとカウントを開始し、前記同期回路の出力の立ち上がりエッジを検出するとカウントを停止し、前記クロック信号が入力されるたびにカウント値を加算するオフパルス幅測定部と、
前記オフパルス幅測定部の出力を１／２にするオフ側１ビットシフト回路と、
前記オフ側１ビットシフト回路の出力を前記同期回路の出力の立ち上がりエッジのタイミングでラッチするオフ側ラッチ回路と、
前記オフ側ラッチ回路の出力と前記クロック信号を入力し、前記クロック信号が入力されるたびにカウント値を減算する第１ダウンカウンタと、
前記オフ側ラッチ回路の出力と前記第１ダウンカウンタの出力と前記クロック信号を入力し、前記クロック信号が入力されるたびにカウント値を減算する第２ダウンカウンタと、
を備え、
前記変調信号生成回路は、前記第１，第２ダウンカウンタのカウンタがゼロになるまで前記第２変調信号を出力することを特徴とする請求項３または６記載のゲート駆動回路。
前記変調回路は、
前記ゲート指令をクロック信号に同期させる同期回路と、
前記同期回路の出力の立ち上がりエッジを検出する立ち上がりエッジ検出部と、
前記同期回路の出力の立ち下がりエッジを検出する立ち下がりエッジ検出部と、
前記同期回路の出力の立ち下がりエッジを検出するとカウントを開始し、前記同期回路の出力の立ち上がりエッジを検出するとカウントを停止し、前記クロック信号が入力されるたびにカウント値を加算するオフパルス幅測定部と、
前記オフパルス幅測定部の出力を１／２にするオフ側１ビットシフト回路と、
前記オフ側１ビットシフト回路の出力を前記同期回路の出力の立ち上がりエッジのタイミングでラッチするオフ側ラッチ回路と、
前記オフ側ラッチ回路の出力と前記クロック信号を入力し、前記クロック信号が入力されるたびにカウント値を減算する第１ダウンカウンタと、
前記オフ側ラッチ回路の出力と前記第１ダウンカウンタの出力と前記クロック信号を入力し、前記クロック信号が入力されるたびにカウント値を減算する第２ダウンカウンタと、
を備え、
前記変調信号生成回路は、前記第１，第２ダウンカウンタのカウンタがゼロになるまで前記第２変調信号を出力することを特徴とする請求項３または６記載のゲート駆動回路。
【請求項8】
前記ＤＣ／ＡＣ変調回路は、
コンデンサと、
前記コンデンサの両端間に直列接続されたオン側第１，第２半導体素子と、前記コンデンサの両端間に直列接続されたオン側第３，第４半導体素子と、を有するオン信号生成用フルブリッジ回路と、
前記コンデンサの両端間に直列接続されたオフ側第１，第２半導体素子と、前記コンデンサの両端間に直列接続されたオフ側第３，第４半導体素子と、を有するオフ信号生成用フルブリッジ回路と、
を備え、前記オン側第１，第２半導体素子の接続点と前記オン側第３，第４半導体素子の接続点との間に前記第１パルストランスの前記オン側１次巻線が接続され、前記オフ側第１，第２半導体素子の接続点と前記オフ側第３，第４半導体素子の接続点との間に前記第２パルストランスの前記オフ側１次巻線が接続されたことを特徴とする請求項３または６記載のゲート駆動回路。
コンデンサと、
前記コンデンサの両端間に直列接続されたオン側第１，第２半導体素子と、前記コンデンサの両端間に直列接続されたオン側第３，第４半導体素子と、を有するオン信号生成用フルブリッジ回路と、
前記コンデンサの両端間に直列接続されたオフ側第１，第２半導体素子と、前記コンデンサの両端間に直列接続されたオフ側第３，第４半導体素子と、を有するオフ信号生成用フルブリッジ回路と、
を備え、前記オン側第１，第２半導体素子の接続点と前記オン側第３，第４半導体素子の接続点との間に前記第１パルストランスの前記オン側１次巻線が接続され、前記オフ側第１，第２半導体素子の接続点と前記オフ側第３，第４半導体素子の接続点との間に前記第２パルストランスの前記オフ側１次巻線が接続されたことを特徴とする請求項３または６記載のゲート駆動回路。
【請求項9】
前記変調回路は、
前記ゲート指令をクロック信号に同期させる同期回路と、
前記同期回路の出力の立ち上がりエッジを検出する立ち上がりエッジ検出部と、
前記同期回路の出力の立ち下がりエッジを検出する立ち下がりエッジ検出部と、
前記同期回路の出力の立ち下がりエッジを検出するとカウントを開始し、前記同期回路の出力の立ち上がりエッジを検出するとカウントを停止し、前記クロック信号が入力されるたびにカウント値を加算するオフパルス幅測定部と、
前記オフパルス幅測定部の出力を１／２にするオフ側１ビットシフト回路と、
前記オフ側１ビットシフト回路の出力を前記同期回路の出力の立ち上がりエッジのタイミングでラッチするオフ側ラッチ回路と、
前記オフ側ラッチ回路の出力と前記クロック信号を入力し、前記クロック信号が入力されるたびにカウント値を減算し、カウント値が０になるまで前記オフ側第１，第４半導体素子のゲート指令を出力する第１ダウンカウンタと、
前記オフ側ラッチ回路の出力と前記第１ダウンカウンタの出力と前記クロック信号を入力し、前記クロック信号が入力されるたびにカウント値を減算し、カウント値が０になるまで前記オフ側第２，第３半導体素子のゲート指令を出力する第２ダウンカウンタと、
を備えたことを特徴とする請求項８記載のゲート駆動回路。
前記ゲート指令をクロック信号に同期させる同期回路と、
前記同期回路の出力の立ち上がりエッジを検出する立ち上がりエッジ検出部と、
前記同期回路の出力の立ち下がりエッジを検出する立ち下がりエッジ検出部と、
前記同期回路の出力の立ち下がりエッジを検出するとカウントを開始し、前記同期回路の出力の立ち上がりエッジを検出するとカウントを停止し、前記クロック信号が入力されるたびにカウント値を加算するオフパルス幅測定部と、
前記オフパルス幅測定部の出力を１／２にするオフ側１ビットシフト回路と、
前記オフ側１ビットシフト回路の出力を前記同期回路の出力の立ち上がりエッジのタイミングでラッチするオフ側ラッチ回路と、
前記オフ側ラッチ回路の出力と前記クロック信号を入力し、前記クロック信号が入力されるたびにカウント値を減算し、カウント値が０になるまで前記オフ側第１，第４半導体素子のゲート指令を出力する第１ダウンカウンタと、
前記オフ側ラッチ回路の出力と前記第１ダウンカウンタの出力と前記クロック信号を入力し、前記クロック信号が入力されるたびにカウント値を減算し、カウント値が０になるまで前記オフ側第２，第３半導体素子のゲート指令を出力する第２ダウンカウンタと、
を備えたことを特徴とする請求項８記載のゲート駆動回路。
【請求項10】
前記オフパルス幅測定部はｎ（ｎ：１以上の整数）段構成であり、
１段目に、
Ｄ－ＦＦ端子に前記クロック信号を入力し、Ｄ端子に第１オン側Ｄフリップフロップ回路の／Ｑ端子の出力を入力し、Ｑ端子の出力が１ｂｉｔ信号となる前記第１オン側Ｄフリップフロップ回路、を有し、
２段目に、
前記第１オン側Ｄフリップフロップ回路のＱ端子の出力と第２オン側Ｄフリップフロップ回路のＱ端子の出力を入力する第２オン側ＸＯＲ回路と、
Ｄ－ＦＦ端子に前記クロック信号を入力し、Ｄ端子に前記第２オン側ＸＯＲ回路の出力を入力し、Ｑ端子の出力が２ｂｉｔ信号となる前記第２オン側Ｄフリップフロップ回路と、を有し、
３段目に、
前記第１オン側Ｄフリップフロップ回路のＱ端子の出力と前記第２オン側Ｄフリップフロップ回路のＱ端子の出力を入力する第３オン側ＡＮＤ回路と、
前記第３オン側ＡＮＤ回路の出力と第３オン側Ｄフリップフロップ回路のＱ端子の出力を入力する第３オン側ＸＯＲ回路と、
Ｄ－ＦＦ端子に前記クロック信号を入力し、Ｄ端子に前記第３オン側ＸＯＲ回路の出力を入力し、Ｑ端子の出力が３ｂｉｔ信号となる前記第３オン側Ｄフリップフロップ回路と、を有し、
４段目～ｎ段目に、
ｋ（ｋ：４～ｎの整数）－１ｂｉｔ信号と（ｋ－２）ｂｉｔ・（ｋ－３）ｂｉｔ…２ｂｉｔ・１ｂｉｔ信号を入力する第ｋオン側ＡＮＤ回路と、
前記第ｋオン側ＡＮＤ回路の出力と第ｋオン側Ｄフリップフロップ回路のＱ端子の出力を入力する第ｋオン側ＸＯＲ回路と、
Ｄ－ＦＦ端子に前記クロック信号を入力し、Ｄ端子に前記第ｋオン側ＸＯＲ回路の出力を入力し、Ｑ端子の出力がｋｂｉｔ信号となる前記第ｋオン側Ｄフリップフロップ回路と、
を有することを特徴とする請求項７記載のゲート駆動回路。
１段目に、
Ｄ－ＦＦ端子に前記クロック信号を入力し、Ｄ端子に第１オン側Ｄフリップフロップ回路の／Ｑ端子の出力を入力し、Ｑ端子の出力が１ｂｉｔ信号となる前記第１オン側Ｄフリップフロップ回路、を有し、
２段目に、
前記第１オン側Ｄフリップフロップ回路のＱ端子の出力と第２オン側Ｄフリップフロップ回路のＱ端子の出力を入力する第２オン側ＸＯＲ回路と、
Ｄ－ＦＦ端子に前記クロック信号を入力し、Ｄ端子に前記第２オン側ＸＯＲ回路の出力を入力し、Ｑ端子の出力が２ｂｉｔ信号となる前記第２オン側Ｄフリップフロップ回路と、を有し、
３段目に、
前記第１オン側Ｄフリップフロップ回路のＱ端子の出力と前記第２オン側Ｄフリップフロップ回路のＱ端子の出力を入力する第３オン側ＡＮＤ回路と、
前記第３オン側ＡＮＤ回路の出力と第３オン側Ｄフリップフロップ回路のＱ端子の出力を入力する第３オン側ＸＯＲ回路と、
Ｄ－ＦＦ端子に前記クロック信号を入力し、Ｄ端子に前記第３オン側ＸＯＲ回路の出力を入力し、Ｑ端子の出力が３ｂｉｔ信号となる前記第３オン側Ｄフリップフロップ回路と、を有し、
４段目～ｎ段目に、
ｋ（ｋ：４～ｎの整数）－１ｂｉｔ信号と（ｋ－２）ｂｉｔ・（ｋ－３）ｂｉｔ…２ｂｉｔ・１ｂｉｔ信号を入力する第ｋオン側ＡＮＤ回路と、
前記第ｋオン側ＡＮＤ回路の出力と第ｋオン側Ｄフリップフロップ回路のＱ端子の出力を入力する第ｋオン側ＸＯＲ回路と、
Ｄ－ＦＦ端子に前記クロック信号を入力し、Ｄ端子に前記第ｋオン側ＸＯＲ回路の出力を入力し、Ｑ端子の出力がｋｂｉｔ信号となる前記第ｋオン側Ｄフリップフロップ回路と、
を有することを特徴とする請求項７記載のゲート駆動回路。
【請求項11】
前記第１，第２ダウンカウンタはｎ（ｎ：１以上の整数）段構成であり、
１段目に、
Ｄ－ＦＦ端子に前記クロック信号を入力し、Ｄ端子に第１オフ側Ｄフリップフロップ回路の／Ｑ端子の出力を入力し、Ｑ端子の出力が１ｂｉｔ信号となる前記第１オフ側Ｄフリップフロップ回路、を有し、
２段目に、
前記第１オフ側Ｄフリップフロップ回路の／Ｑ端子の出力と第２オフ側Ｄフリップフロップ回路の／Ｑ端子の出力を入力する第２オフ側ＸＯＲ回路と、
Ｄ－ＦＦ端子に前記クロック信号を入力し、Ｄ端子に前記第２オフ側ＸＯＲ回路の出力を入力し、Ｑ端子の出力が２ｂｉｔ信号となる前記第２オフ側Ｄフリップフロップ回路と、を有し、
３段目に、
前記第１オフ側Ｄフリップフロップ回路の／Ｑ端子の出力と前記第２オフ側Ｄフリップフロップ回路の／Ｑ端子の出力を入力する第３オフ側ＡＮＤ回路と、
前記第３オフ側ＡＮＤ回路の出力と第３オフ側Ｄフリップフロップ回路の／Ｑ端子の出力を入力する第３オフ側ＸＯＲ回路と、
Ｄ－ＦＦ端子に前記クロック信号を入力し、Ｄ端子に前記第３オフ側ＸＯＲ回路の出力を入力し、Ｑ端子の出力が３ｂｉｔ信号となる前記第３オフ側Ｄフリップフロップ回路と、を有し、
４段目～ｎ段目に、
／ｋ（ｋ：４～ｎの整数）－１ｂｉｔ信号と／（ｋ－２）ｂｉｔ・／（ｋ－３）ｂｉｔ…／２ｂｉｔ・／１ｂｉｔ信号を入力する第ｋオフ側ＡＮＤ回路と、
前記第ｋオフ側ＡＮＤ回路の出力と第ｋオフ側Ｄフリップフロップ回路の／Ｑ端子の出力を入力する第ｋオフ側ＸＯＲ回路と、
Ｄ－ＦＦ端子に前記クロック信号を入力し、Ｄ端子に前記第ｋオフ側ＸＯＲ回路の出力を入力し、Ｑ端子の出力がｋｂｉｔ信号となる前記第ｋオフ側Ｄフリップフロップ回路と、
を有することを特徴とする請求項７記載のゲート駆動回路。
１段目に、
Ｄ－ＦＦ端子に前記クロック信号を入力し、Ｄ端子に第１オフ側Ｄフリップフロップ回路の／Ｑ端子の出力を入力し、Ｑ端子の出力が１ｂｉｔ信号となる前記第１オフ側Ｄフリップフロップ回路、を有し、
２段目に、
前記第１オフ側Ｄフリップフロップ回路の／Ｑ端子の出力と第２オフ側Ｄフリップフロップ回路の／Ｑ端子の出力を入力する第２オフ側ＸＯＲ回路と、
Ｄ－ＦＦ端子に前記クロック信号を入力し、Ｄ端子に前記第２オフ側ＸＯＲ回路の出力を入力し、Ｑ端子の出力が２ｂｉｔ信号となる前記第２オフ側Ｄフリップフロップ回路と、を有し、
３段目に、
前記第１オフ側Ｄフリップフロップ回路の／Ｑ端子の出力と前記第２オフ側Ｄフリップフロップ回路の／Ｑ端子の出力を入力する第３オフ側ＡＮＤ回路と、
前記第３オフ側ＡＮＤ回路の出力と第３オフ側Ｄフリップフロップ回路の／Ｑ端子の出力を入力する第３オフ側ＸＯＲ回路と、
Ｄ－ＦＦ端子に前記クロック信号を入力し、Ｄ端子に前記第３オフ側ＸＯＲ回路の出力を入力し、Ｑ端子の出力が３ｂｉｔ信号となる前記第３オフ側Ｄフリップフロップ回路と、を有し、
４段目～ｎ段目に、
／ｋ（ｋ：４～ｎの整数）－１ｂｉｔ信号と／（ｋ－２）ｂｉｔ・／（ｋ－３）ｂｉｔ…／２ｂｉｔ・／１ｂｉｔ信号を入力する第ｋオフ側ＡＮＤ回路と、
前記第ｋオフ側ＡＮＤ回路の出力と第ｋオフ側Ｄフリップフロップ回路の／Ｑ端子の出力を入力する第ｋオフ側ＸＯＲ回路と、
Ｄ－ＦＦ端子に前記クロック信号を入力し、Ｄ端子に前記第ｋオフ側ＸＯＲ回路の出力を入力し、Ｑ端子の出力がｋｂｉｔ信号となる前記第ｋオフ側Ｄフリップフロップ回路と、
を有することを特徴とする請求項７記載のゲート駆動回路。
【請求項12】
請求項１～２、４～５のうち何れかに記載の駆動対象の半導体素子を備えたことを特徴とする電力変換装置。
【請求項13】
ゲート指令のオン指令とオフ指令に基づいて、第１変調信号と第２変調信号を出力する変調回路と、
前記第１変調信号が印加されるオン側１次巻線および前記オン側１次巻線に印加された電圧を変圧して出力するオン側２次巻線，オン側３次巻線を有する第１パルストランスと、前記オン側２次巻線の出力を整流する第１ダイオード回路と、前記オン側３次巻線の出力を整流する第２ダイオード回路と、を具備するオン側整流回路と、
前記第２変調信号が印加されるオフ側１次巻線および前記オフ側１次巻線に印加された電圧を変圧して出力するオフ側２次巻線，オフ側３次巻線を有する第２パルストランスと、前記オフ側２次巻線の出力を整流する第３ダイオード回路と、前記オフ側３次巻線の出力を整流する第４ダイオード回路と、を具備するオフ側整流回路と、
を備え、前記第１～第４ダイオード回路の出力に応じて駆動対象の半導体素子を制御するゲート駆動回路の制御方法であって、
前記変調回路は、前記ゲート指令のオン指令幅およびオフ指令幅に応じて、前記第１変調信号および前記第２変調信号の周波数を可変とし、前記オン指令幅と前記第１変調信号の１つの正パルスの期間を同一とし、前記オン指令幅と前記第１変調信号の１つの負パルスの期間を同一とし、前記オン指令となる度に前記第１変調信号の前記正パルスと前記負パルスを交互に出力することを特徴とするゲート駆動回路の制御方法。
前記第１変調信号が印加されるオン側１次巻線および前記オン側１次巻線に印加された電圧を変圧して出力するオン側２次巻線，オン側３次巻線を有する第１パルストランスと、前記オン側２次巻線の出力を整流する第１ダイオード回路と、前記オン側３次巻線の出力を整流する第２ダイオード回路と、を具備するオン側整流回路と、
前記第２変調信号が印加されるオフ側１次巻線および前記オフ側１次巻線に印加された電圧を変圧して出力するオフ側２次巻線，オフ側３次巻線を有する第２パルストランスと、前記オフ側２次巻線の出力を整流する第３ダイオード回路と、前記オフ側３次巻線の出力を整流する第４ダイオード回路と、を具備するオフ側整流回路と、
を備え、前記第１～第４ダイオード回路の出力に応じて駆動対象の半導体素子を制御するゲート駆動回路の制御方法であって、
前記変調回路は、前記ゲート指令のオン指令幅およびオフ指令幅に応じて、前記第１変調信号および前記第２変調信号の周波数を可変とし、前記オン指令幅と前記第１変調信号の１つの正パルスの期間を同一とし、前記オン指令幅と前記第１変調信号の１つの負パルスの期間を同一とし、前記オン指令となる度に前記第１変調信号の前記正パルスと前記負パルスを交互に出力することを特徴とするゲート駆動回路の制御方法。
【請求項14】
ゲート指令のオン指令とオフ指令に基づいて、第１変調信号と第２変調信号を出力する変調回路と、
前記第１変調信号が印加されるオン側１次巻線および前記オン側１次巻線に印加された電圧を変圧して出力するオン側２次巻線，オン側３次巻線を有する第１パルストランスと、前記オン側２次巻線の出力を整流する第１ダイオード回路と、前記オン側３次巻線の出力を整流する第２ダイオード回路と、を具備するオン側整流回路と、
前記第２変調信号が印加されるオフ側１次巻線および前記オフ側１次巻線に印加された電圧を変圧して出力するオフ側２次巻線，オフ側３次巻線を有する第２パルストランスと、前記オフ側２次巻線の出力を整流する第３ダイオード回路と、前記オフ側３次巻線の出力を整流する第４ダイオード回路と、を具備するオフ側整流回路と、
を備え、前記第１～第４ダイオード回路の出力に応じて駆動対象の半導体素子を制御するゲート駆動回路の制御方法であって、
前記変調回路は、前記ゲート指令のオン指令幅およびオフ指令幅に応じて、前記第１変調信号および前記第２変調信号の周波数を可変とし、前記オフ指令幅と前記第２変調信号の１つの正パルスの期間を同一とし、前記オフ指令幅と前記第２変調信号の１つの負パルスの期間を同一とし、前記オフ指令となる度に前記第２変調信号の前記正パルスと前記負パルスを交互に出力することを特徴とするゲート駆動回路の制御方法。
前記第１変調信号が印加されるオン側１次巻線および前記オン側１次巻線に印加された電圧を変圧して出力するオン側２次巻線，オン側３次巻線を有する第１パルストランスと、前記オン側２次巻線の出力を整流する第１ダイオード回路と、前記オン側３次巻線の出力を整流する第２ダイオード回路と、を具備するオン側整流回路と、
前記第２変調信号が印加されるオフ側１次巻線および前記オフ側１次巻線に印加された電圧を変圧して出力するオフ側２次巻線，オフ側３次巻線を有する第２パルストランスと、前記オフ側２次巻線の出力を整流する第３ダイオード回路と、前記オフ側３次巻線の出力を整流する第４ダイオード回路と、を具備するオフ側整流回路と、
を備え、前記第１～第４ダイオード回路の出力に応じて駆動対象の半導体素子を制御するゲート駆動回路の制御方法であって、
前記変調回路は、前記ゲート指令のオン指令幅およびオフ指令幅に応じて、前記第１変調信号および前記第２変調信号の周波数を可変とし、前記オフ指令幅と前記第２変調信号の１つの正パルスの期間を同一とし、前記オフ指令幅と前記第２変調信号の１つの負パルスの期間を同一とし、前記オフ指令となる度に前記第２変調信号の前記正パルスと前記負パルスを交互に出力することを特徴とするゲート駆動回路の制御方法。
【請求項15】
ゲート指令のオン指令とオフ指令に基づいて、第１変調信号と第２変調信号を出力する変調回路と、
前記第１変調信号が印加されるオン側１次巻線および前記オン側１次巻線に印加された電圧を変圧して出力するオン側２次巻線，オン側３次巻線を有する第１パルストランスと、前記オン側２次巻線の出力を整流する第１ダイオード回路と、前記オン側３次巻線の出力を整流する第２ダイオード回路と、を具備するオン側整流回路と、
前記第２変調信号が印加されるオフ側１次巻線および前記オフ側１次巻線に印加された電圧を変圧して出力するオフ側２次巻線，オフ側３次巻線を有する第２パルストランスと、前記オフ側２次巻線の出力を整流する第３ダイオード回路と、前記オフ側３次巻線の出力を整流する第４ダイオード回路と、を具備するオフ側整流回路と、
を備え、前記第１～第４ダイオード回路の出力に応じて駆動対象の半導体素子を制御するゲート駆動回路の制御方法であって、
前記変調回路は、前記ゲート指令のオン指令幅およびオフ指令幅に応じて前記第１変調信号および前記第２変調信号の周波数を可変とし、前記ゲート指令のオン指令の期間、前記第１変調信号は正パルスまたは負パルスを出力し、前記ゲート指令の１周期毎に前記第１変調信号の出力開始時の極性を反転し、前記第１変調信号の出力期間が所定時間経過した時に前記第１変調信号の極性を反転させることを特徴とするゲート駆動回路の制御方法。
前記第１変調信号が印加されるオン側１次巻線および前記オン側１次巻線に印加された電圧を変圧して出力するオン側２次巻線，オン側３次巻線を有する第１パルストランスと、前記オン側２次巻線の出力を整流する第１ダイオード回路と、前記オン側３次巻線の出力を整流する第２ダイオード回路と、を具備するオン側整流回路と、
前記第２変調信号が印加されるオフ側１次巻線および前記オフ側１次巻線に印加された電圧を変圧して出力するオフ側２次巻線，オフ側３次巻線を有する第２パルストランスと、前記オフ側２次巻線の出力を整流する第３ダイオード回路と、前記オフ側３次巻線の出力を整流する第４ダイオード回路と、を具備するオフ側整流回路と、
を備え、前記第１～第４ダイオード回路の出力に応じて駆動対象の半導体素子を制御するゲート駆動回路の制御方法であって、
前記変調回路は、前記ゲート指令のオン指令幅およびオフ指令幅に応じて前記第１変調信号および前記第２変調信号の周波数を可変とし、前記ゲート指令のオン指令の期間、前記第１変調信号は正パルスまたは負パルスを出力し、前記ゲート指令の１周期毎に前記第１変調信号の出力開始時の極性を反転し、前記第１変調信号の出力期間が所定時間経過した時に前記第１変調信号の極性を反転させることを特徴とするゲート駆動回路の制御方法。
【請求項16】
ゲート指令のオン指令とオフ指令に基づいて、第１変調信号と第２変調信号を出力する変調回路と、
前記第１変調信号が印加されるオン側１次巻線および前記オン側１次巻線に印加された電圧を変圧して出力するオン側２次巻線，オン側３次巻線を有する第１パルストランスと、前記オン側２次巻線の出力を整流する第１ダイオード回路と、前記オン側３次巻線の出力を整流する第２ダイオード回路と、を具備するオン側整流回路と、
前記第２変調信号が印加されるオフ側１次巻線および前記オフ側１次巻線に印加された電圧を変圧して出力するオフ側２次巻線，オフ側３次巻線を有する第２パルストランスと、前記オフ側２次巻線の出力を整流する第３ダイオード回路と、前記オフ側３次巻線の出力を整流する第４ダイオード回路と、を具備するオフ側整流回路と、
を備え、前記第１～第４ダイオード回路の出力に応じて駆動対象の半導体素子を制御するゲート駆動回路の制御方法であって、
前記変調回路は、前記ゲート指令のオン指令幅およびオフ指令幅に応じて前記第１変調信号および前記第２変調信号の周波数を可変とし、前記ゲート指令のオフ指令の期間、前記第２変調信号は正パルスまたは負パルスを出力し、前記ゲート指令の１周期毎に前記第２変調信号の出力開始時の極性を反転し、前記第２変調信号の出力期間が所定時間経過した時に前記第２変調信号の極性を反転させることを特徴とするゲート駆動回路の制御方法。
前記第１変調信号が印加されるオン側１次巻線および前記オン側１次巻線に印加された電圧を変圧して出力するオン側２次巻線，オン側３次巻線を有する第１パルストランスと、前記オン側２次巻線の出力を整流する第１ダイオード回路と、前記オン側３次巻線の出力を整流する第２ダイオード回路と、を具備するオン側整流回路と、
前記第２変調信号が印加されるオフ側１次巻線および前記オフ側１次巻線に印加された電圧を変圧して出力するオフ側２次巻線，オフ側３次巻線を有する第２パルストランスと、前記オフ側２次巻線の出力を整流する第３ダイオード回路と、前記オフ側３次巻線の出力を整流する第４ダイオード回路と、を具備するオフ側整流回路と、
を備え、前記第１～第４ダイオード回路の出力に応じて駆動対象の半導体素子を制御するゲート駆動回路の制御方法であって、
前記変調回路は、前記ゲート指令のオン指令幅およびオフ指令幅に応じて前記第１変調信号および前記第２変調信号の周波数を可変とし、前記ゲート指令のオフ指令の期間、前記第２変調信号は正パルスまたは負パルスを出力し、前記ゲート指令の１周期毎に前記第２変調信号の出力開始時の極性を反転し、前記第２変調信号の出力期間が所定時間経過した時に前記第２変調信号の極性を反転させることを特徴とするゲート駆動回路の制御方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、直列同時駆動する電力変換器におけるゲート駆動回路の変調方法に関する。
【背景技術】
【0002】
半導体デバイスを直列で駆動する回路では、同時スイッチング性の確保のためにパルストランスを用いてゲート駆動を行う。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２００６－２７１０４１号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかし、ＤＣ／ＡＣ変調回路を用いてパルストランスを駆動する場合、偏磁対策のために出力の正パルスと負パルスの期間をそれぞれ同一にする必要がある。
【0005】
図１７は、ＤＣ／ＡＣ変調回路の駆動において、ドライブＩＣなどハードウェアの影響で、最小オンパルス幅に制限が生じた場合の動作波形である。正負それぞれに制限がかかるため、その最小オンパルス幅は２倍の時間となる。例えば、最小パルス幅が１００ｎｓとすると、変調回路は２００ｎｓ以下のパルスを出力できず、指令値に制限が生じる。
【0006】
このことはゲート指令と実際の半導体デバイスのスイッチング動作との誤差の増大、つまりインバータの出力電圧精度の悪化につながる。
【0007】
以上示したようなことから、ＤＣ／ＡＣ変調回路でパルストランスを駆動する際に偏磁を抑制しながら、最小オンパルス幅の制限を緩和したゲート駆動回路を提供することが課題となる。
【課題を解決するための手段】
【0008】
本発明は、前記従来の問題に鑑み、案出されたもので、その一態様は、ゲート指令のオン指令とオフ指令に基づいて、第１変調信号と第２変調信号を出力する変調回路と、前記第１変調信号が印加されるオン側１次巻線および前記オン側１次巻線に印加された電圧を変圧して出力するオン側２次巻線，オン側３次巻線を有する第１パルストランスと、前記オン側２次巻線の出力を整流する第１ダイオード回路と、前記オン側３次巻線の出力を整流する第２ダイオード回路と、を具備するオン側整流回路と、前記第２変調信号が印加されるオフ側１次巻線および前記オフ側１次巻線に印加された電圧を変圧して出力するオフ側２次巻線，オフ側３次巻線を有する第２パルストランスと、前記オフ側２次巻線の出力を整流する第３ダイオード回路と、前記オフ側３次巻線の出力を整流する第４ダイオード回路と、を具備するオフ側整流回路と、を備え、前記第１～第４ダイオード回路の出力に応じて駆動対象の半導体素子を制御するゲート駆動回路であって、前記変調回路は、前記ゲート指令のオン指令幅およびオフ指令幅に応じて前記第１変調信号および前記第２変調信号の周波数を可変とし、前記オン指令幅と前記第１変調信号の１つの正パルスの期間を同一とし、前記オン指令幅と前記第１変調信号の１つの負パルスの期間を同一とし、前記オン指令となる度に前記第１変調信号の前記正パルスと前記負パルスを交互に出力することを特徴とする。
【0009】
また、他の態様として、ゲート指令のオン指令とオフ指令に基づいて、第１変調信号と第２変調信号を出力する変調回路と、前記第１変調信号が印加されるオン側１次巻線および前記オン側１次巻線に印加された電圧を変圧して出力するオン側２次巻線，オン側３次巻線を有する第１パルストランスと、前記オン側２次巻線の出力を整流する第１ダイオード回路と、前記オン側３次巻線の出力を整流する第２ダイオード回路と、を具備するオン側整流回路と、前記第２変調信号が印加されるオフ側１次巻線および前記オフ側１次巻線に印加された電圧を変圧して出力するオフ側２次巻線，オフ側３次巻線を有する第２パルストランスと、前記オフ側２次巻線の出力を整流する第３ダイオード回路と、前記オフ側３次巻線の出力を整流する第４ダイオード回路と、を具備するオフ側整流回路と、を備え、前記第１～第４ダイオード回路の出力に応じて駆動対象の半導体素子を制御するゲート駆動回路であって、前記変調回路は、前記ゲート指令のオン指令幅およびオフ指令幅に応じて前記第１変調信号および前記第２変調信号の周波数を可変とし、前記オフ指令幅と前記第２変調信号の１つの正パルスの期間を同一とし、前記オフ指令幅と前記第２変調信号の１つの負パルスの期間を同一とし、前記オフ指令となる度に前記第２変調信号の前記正パルスと前記負パルスを交互に出力することを特徴とする。
【0010】
また、一態様として、前記変調回路は、前記ゲート指令の立ち上がりを検出する立ち上がりエッジ検出回路と、前記ゲート指令の立ち上がりエッジを検出したタイミングでラッチし、ラッチした状態でさらに前記ゲート指令の立ち上がりエッジを検出するとそのタイミングでラッチを解除するラッチ回路と、前記ゲート指令と前記ラッチ回路の出力の論理積を出力する第１ＡＮＤ回路と、前記ラッチ回路の出力を反転させるＮＯＴ回路と、前記ゲート指令と前記ＮＯＴ回路の出力の論理積を出力する第２ＡＮＤ回路と、前記第１ＡＮＤ回路の出力と前記第２ＡＮＤ回路の出力に基づいてＤＣ／ＡＣ変調回路を制御するドライブＩＣと、前記ドライブＩＣの制御に基づいて前記第１変調信号を出力する前記ＤＣ／ＡＣ変調回路と、を備えたことを特徴とする。
【0011】
また、他の態様として、ゲート指令のオン指令とオフ指令に基づいて、第１変調信号と第２変調信号を出力する変調回路と、前記第１変調信号が印加されるオン側１次巻線および前記オン側１次巻線に印加された電圧を変圧して出力するオン側２次巻線，オン側３次巻線を有する第１パルストランスと、前記オン側２次巻線の出力を整流する第１ダイオード回路と、前記オン側３次巻線の出力を整流する第２ダイオード回路と、を具備するオン側整流回路と、前記第２変調信号が印加されるオフ側１次巻線および前記オフ側１次巻線に印加された電圧を変圧して出力するオフ側２次巻線，オフ側３次巻線を有する第２パルストランスと、前記オフ側２次巻線の出力を整流する第３ダイオード回路と、前記オフ側３次巻線の出力を整流する第４ダイオード回路と、を具備するオフ側整流回路と、を備え、前記第１～第４ダイオード回路の出力に応じて駆動対象の半導体素子を制御するゲート駆動回路であって、前記変調回路は、前記ゲート指令のオン指令幅およびオフ指令幅に応じて前記第１変調信号および前記第２変調信号の周波数を可変とし、前記ゲート指令のオン指令の期間、前記第１変調信号は正パルスまたは負パルスを出力し、前記ゲート指令の１周期毎に前記第１変調信号の出力開始時の極性を反転し、前記第１変調信号の出力期間が所定時間経過した時に前記第１変調信号の極性を反転させることを特徴とする。
【0012】
また、他の態様として、ゲート指令のオン指令とオフ指令に基づいて、第１変調信号と第２変調信号を出力する変調回路と、前記第１変調信号が印加されるオン側１次巻線および前記オン側１次巻線に印加された電圧を変圧して出力するオン側２次巻線，オン側３次巻線を有する第１パルストランスと、前記オン側２次巻線の出力を整流する第１ダイオード回路と、前記オン側３次巻線の出力を整流する第２ダイオード回路と、を具備するオン側整流回路と、前記第２変調信号が印加されるオフ側１次巻線および前記オフ側１次巻線に印加された電圧を変圧して出力するオフ側２次巻線，オフ側３次巻線を有する第２パルストランスと、前記オフ側２次巻線の出力を整流する第３ダイオード回路と、前記オフ側３次巻線の出力を整流する第４ダイオード回路と、を具備するオフ側整流回路と、を備え、前記第１～第４ダイオード回路の出力に応じて駆動対象の半導体素子を制御するゲート駆動回路であって、前記変調回路は、前記ゲート指令のオン指令幅およびオフ指令幅に応じて前記第１変調信号および前記第２変調信号の周波数を可変とし、前記ゲート指令のオフ指令の期間、前記第２変調信号は正パルスまたは負パルスを出力し、前記ゲート指令の１周期毎に前記第２変調信号の出力開始時の極性を反転し、前記第２変調信号の出力期間が所定時間経過した時に前記第２変調信号の極性を反転させることを特徴とする。
【0013】
また、一態様として、前記ゲート指令の立ち下がりエッジで「１」、「０」を切り替える反転許可信号を生成する反転許可信号生成部と、前記ゲート指令がオン、かつ、前記ゲート指令がオンを出力してから所定時間までは「１」を出力し、それ以外の時「０」となるゲート信号ＧＡＴＥ１と、前記ゲート指令がオン、かつ、前記ゲート指令がオンを出力してから所定時間経過後は「１」を出力し、それ以外の時「０」となるゲート信号ＧＡＴＥ２と、を生成するゲート信号生成部と、前記反転許可信号が「０」の場合は、前記ゲート信号ＧＡＴＥ１が「１」の時に正出力ゲート信号ＧＡＴＥ＿Ｐを「１」、前記ゲート信号ＧＡＴＥ２が「１」の時に負出力ゲート信号ＧＡＴＥ＿Ｎを「１」、それ以外の時、前記正出力ゲート信号ＧＡＴＥ＿Ｐ、前記負出力ゲート信号ＧＡＴＥ＿Ｎを「０」とし、前記反転許可信号が「１」の場合は、前記ゲート信号ＧＡＴＥ１が「１」の時に前記負出力ゲート信号ＧＡＴＥ＿Ｎを「１」、前記ゲート信号ＧＡＴＥ２が「１」の時に前記正出力ゲート信号ＧＡＴＥ＿Ｐを「１」、それ以外の時、前記正出力ゲート信号ＧＡＴＥ＿Ｐ、前記負出力ゲート信号ＧＡＴＥ＿Ｎを「０」とする極性セレクタ部と、前記正出力ゲート信号ＧＡＴＥ＿Ｐと前記負出力ゲート信号ＧＡＴＥ＿Ｎに基づいてＤＣ／ＡＣ変調回路を制御するドライブＩＣと、前記ドライブＩＣの制御に基づいて前記第１変調信号を出力する前記ＤＣ／ＡＣ変調回路と、を備えたことを特徴とする。
【0014】
また、一態様として、前記ＤＣ／ＡＣ変調回路は変調信号生成回路であり、前記変調回路は、前記ゲート指令をクロック信号に同期させる同期回路と、前記同期回路の出力の立ち上がりエッジを検出する立ち上がりエッジ検出部と、前記同期回路の出力の立ち下がりエッジを検出する立ち下がりエッジ検出部と、前記同期回路の出力の立ち下がりエッジを検出するとカウントを開始し、前記同期回路の出力の立ち上がりエッジを検出するとカウントを停止し、前記クロック信号が入力されるたびにカウント値を加算するオフパルス幅測定部と、前記オフパルス幅測定部の出力を１／２にするオフ側１ビットシフト回路と、前記オフ側１ビットシフト回路の出力を前記同期回路の出力の立ち上がりエッジのタイミングでラッチするオフ側ラッチ回路と、前記オフ側ラッチ回路の出力と前記クロック信号を入力し、前記クロック信号が入力されるたびにカウント値を減算する第１ダウンカウンタと、前記オフ側ラッチ回路の出力と前記第１ダウンカウンタの出力と前記クロック信号を入力し、前記クロック信号が入力されるたびにカウント値を減算する第２ダウンカウンタと、を備え、前記変調信号生成回路は、前記第１，第２ダウンカウンタのカウンタがゼロになるまで前記第２変調信号を出力することを特徴とする。
【0015】
また、一態様として、前記ＤＣ／ＡＣ変調回路は、コンデンサと、前記コンデンサの両端間に直列接続されたオン側第１，第２半導体素子と、前記コンデンサの両端間に直列接続されたオン側第３，第４半導体素子と、を有するオン信号生成用フルブリッジ回路と、前記コンデンサの両端間に直列接続されたオフ側第１，第２半導体素子と、前記コンデンサの両端間に直列接続されたオフ側第３，第４半導体素子と、を有するオフ信号生成用フルブリッジ回路と、を備え、前記オン側第１，第２半導体素子の接続点と前記オン側第３，第４半導体素子の接続点との間に前記第１パルストランスの前記オン側１次巻線が接続され、前記オフ側第１，第２半導体素子の接続点と前記オフ側第３，第４半導体素子の接続点との間に前記第２パルストランスの前記オフ側１次巻線が接続されたことを特徴とする。
【0016】
また、一態様として、前記変調回路は、前記ゲート指令をクロック信号に同期させる同期回路と、前記同期回路の出力の立ち上がりエッジを検出する立ち上がりエッジ検出部と、前記同期回路の出力の立ち下がりエッジを検出する立ち下がりエッジ検出部と、前記同期回路の出力の立ち下がりエッジを検出するとカウントを開始し、前記同期回路の出力の立ち上がりエッジを検出するとカウントを停止し、前記クロック信号が入力されるたびにカウント値を加算するオフパルス幅測定部と、前記オフパルス幅測定部の出力を１／２にするオフ側１ビットシフト回路と、前記オフ側１ビットシフト回路の出力を前記同期回路の出力の立ち上がりエッジのタイミングでラッチするオフ側ラッチ回路と、前記オフ側ラッチ回路の出力と前記クロック信号を入力し、前記クロック信号が入力されるたびにカウント値を減算し、カウント値が０になるまで前記オフ側第１，第４半導体素子のゲート指令を出力する第１ダウンカウンタと、前記オフ側ラッチ回路の出力と前記第１ダウンカウンタの出力と前記クロック信号を入力し、前記クロック信号が入力されるたびにカウント値を減算し、カウント値が０になるまで前記オフ側第２，第３半導体素子のゲート指令を出力する第２ダウンカウンタと、を備えたことを特徴とする。
【0017】
また、一態様として前記オフパルス幅測定部はｎ（ｎ：１以上の整数）段構成であり、１段目に、Ｄ－ＦＦ端子に前記クロック信号を入力し、Ｄ端子に第１オン側Ｄフリップフロップ回路の／Ｑ端子の出力を入力し、Ｑ端子の出力が１ｂｉｔ信号となる前記第１オン側Ｄフリップフロップ回路、を有し、２段目に、前記第１オン側Ｄフリップフロップ回路のＱ端子の出力と第２オン側Ｄフリップフロップ回路のＱ端子の出力を入力する第２オン側ＸＯＲ回路と、Ｄ－ＦＦ端子に前記クロック信号を入力し、Ｄ端子に前記第２オン側ＸＯＲ回路の出力を入力し、Ｑ端子の出力が２ｂｉｔ信号となる前記第２オン側Ｄフリップフロップ回路と、を有し、３段目に、前記第１オン側Ｄフリップフロップ回路のＱ端子の出力と前記第２オン側Ｄフリップフロップ回路のＱ端子の出力を入力する第３オン側ＡＮＤ回路と、前記第３オン側ＡＮＤ回路の出力と第３オン側Ｄフリップフロップ回路のＱ端子の出力を入力する第３オン側ＸＯＲ回路と、Ｄ－ＦＦ端子に前記クロック信号を入力し、Ｄ端子に前記第３オン側ＸＯＲ回路の出力を入力し、Ｑ端子の出力が３ｂｉｔ信号となる前記第３オン側Ｄフリップフロップ回路と、を有し、４段目～ｎ段目に、ｋ（ｋ：４～ｎの整数）－１ｂｉｔ信号と（ｋ－２）ｂｉｔ・（ｋ－３）ｂｉｔ…２ｂｉｔ・１ｂｉｔ信号を入力する第ｋオン側ＡＮＤ回路と、前記第ｋオン側ＡＮＤ回路の出力と第ｋオン側Ｄフリップフロップ回路のＱ端子の出力を入力する第ｋオン側ＸＯＲ回路と、Ｄ－ＦＦ端子に前記クロック信号を入力し、Ｄ端子に前記第ｋオン側ＸＯＲ回路の出力を入力し、Ｑ端子の出力がｋｂｉｔ信号となる前記第ｋオン側Ｄフリップフロップ回路と、を有することを特徴とする。
【0018】
また、一態様として、前記第１，第２ダウンカウンタはｎ（ｎ：１以上の整数）段構成であり、１段目に、Ｄ－ＦＦ端子に前記クロック信号を入力し、Ｄ端子に第１オフ側Ｄフリップフロップ回路の／Ｑ端子の出力を入力し、Ｑ端子の出力が１ｂｉｔ信号となる前記第１オフ側Ｄフリップフロップ回路、を有し、２段目に、前記第１オフ側Ｄフリップフロップ回路の／Ｑ端子の出力と第２オフ側Ｄフリップフロップ回路の／Ｑ端子の出力を入力する第２オフ側ＸＯＲ回路と、Ｄ－ＦＦ端子に前記クロック信号を入力し、Ｄ端子に前記第２オフ側ＸＯＲ回路の出力を入力し、Ｑ端子の出力が２ｂｉｔ信号となる前記第２オフ側Ｄフリップフロップ回路と、を有し、３段目に、前記第１オフ側Ｄフリップフロップ回路の／Ｑ端子の出力と前記第２オフ側Ｄフリップフロップ回路の／Ｑ端子の出力を入力する第３オフ側ＡＮＤ回路と、前記第３オフ側ＡＮＤ回路の出力と第３オフ側Ｄフリップフロップ回路の／Ｑ端子の出力を入力する第３オフ側ＸＯＲ回路と、Ｄ－ＦＦ端子に前記クロック信号を入力し、Ｄ端子に前記第３オフ側ＸＯＲ回路の出力を入力し、Ｑ端子の出力が３ｂｉｔ信号となる前記第３オフ側Ｄフリップフロップ回路と、を有し、４段目～ｎ段目に、／ｋ（ｋ：４～ｎの整数）－１ｂｉｔ信号と／（ｋ－２）ｂｉｔ・／（ｋ－３）ｂｉｔ…／２ｂｉｔ・／１ｂｉｔ信号を入力する第ｋオフ側ＡＮＤ回路と、前記第ｋオフ側ＡＮＤ回路の出力と第ｋオフ側Ｄフリップフロップ回路の／Ｑ端子の出力を入力する第ｋオフ側ＸＯＲ回路と、Ｄ－ＦＦ端子に前記クロック信号を入力し、Ｄ端子に前記第ｋオフ側ＸＯＲ回路の出力を入力し、Ｑ端子の出力がｋｂｉｔ信号となる前記第ｋオフ側Ｄフリップフロップ回路と、を有することを特徴とする。
【発明の効果】
【0019】
本発明によれば、ＤＣ／ＡＣ変調回路でパルストランスを駆動する際に偏磁を抑制しながら、最小オンパルス幅の制限を緩和したゲート駆動回路を提供することが可能となる。
【図面の簡単な説明】
【0020】
【図1】実施形態１，２におけるゲート駆動回路を示す回路構成図。
【図2】ゲート駆動回路の各波形を示すタイムチャート。
【図3】実施形態１、２における変調回路３を示すブロック図。
【図4】実施形態１、２における変調回路３の各波形を示すタイムチャート。
【図5】オフパルス幅測定部（ｎ段のアップカウンタ）を示す図。
【図6】ｎ段のダウンカウンタを示す図。
【図7】実施形態１、２における変調回路２，３の他例を示す図。
【図8】実施形態１、２における変調回路３の制御部を示すブロック図。
【図9】実施形態１、２における変調回路３の制御部の各波形を示すタイムチャート。
【図10】従来の変調信号と実施形態１の変調信号を示す図。
【図11】実施形態１における変調回路２の制御部を示すブロック図。
【図12】実施形態１における変調回路２の制御部の各波形を示すタイムチャート。
【図14】実施形態２の変調回路２の制御部を示すブロック図。
【図15】実施形態２における変調回路２の各波形を示すタイムチャート。
【図16】実施形態２における変調回路２の各波形の他例を示すタイムチャート。
【図17】従来におけるゲート指令と変調信号を示すタイムチャート。
【発明を実施するための形態】
【0021】
【0022】
［実施形態１］
本実施形態１は、ゲート指令を測定し、そのパルス幅に応じてパルストランスの駆動周波数を変更することで変調回路のスイッチング損失を増大させることなく装置の出力パルス（ゲート指令のパルス幅）の時間分解能を向上させる。
本実施形態１は、ゲート指令を測定し、そのパルス幅に応じてパルストランスの駆動周波数を変更することで変調回路のスイッチング損失を増大させることなく装置の出力パルス（ゲート指令のパルス幅）の時間分解能を向上させる。
【0023】
【0024】
まず、図１のゲート駆動回路について説明する。図１に示すように、本実施形態１のゲート駆動回路は、変調回路２，３と、オン側整流回路４と、オフ側整流回路５と、復調回路６と、ゲート回路７と、を有し、駆動対象の半導体素子８を制御する。
【0025】
ゲート指令のオン指令が変調回路２に出力される。また、ゲート指令のオフ指令が変調回路３に出力される。図１ではオン指令が入力される変調回路２とオフ指令が入力される変調回路３を示しているが、オン指令、オフ指令が１つの変調回路に入力される構成でもよい。
【0026】
変調回路２に、オン側整流回路４の第１パルストランスＴｒ１のオン側１次巻線が接続される。第１パルストランスＴｒ１はオン側１次巻線とオン側１次巻線に印加された電圧を変圧して出力するオン側２次巻線とオン側３次巻線とを有する。第１パルストランスＴｒ１のオン側２次巻線には第１ダイオード回路ｄｂ１が接続され、第１パルストランスＴｒ１のオン側３次巻線には第２ダイオード回路ｄｂ２が接続される。
【0027】
変調回路３に、オフ側整流回路５の第２パルストランスＴｒ２のオフ側１次巻線が接続される。第２パルストランスＴｒ２はオフ側１次巻線とオフ側１次巻線に印加された電圧を変圧して出力するオフ側２次巻線とオフ側３次巻線とを有する。第２パルストランスＴｒ２のオフ側２次巻線には第３ダイオード回路ｄｂ３が接続され、第２パルストランスＴｒ２のオフ側３次巻線には第４ダイオード回路ｄｂ４が接続される。第１～第４ダイオード回路ｄｂ１～ｄｂ４は例えばフルブリッジ回路とする。
【0028】
次に、復調回路６について説明する。第１ダイオード回路ｄｂ１の一方の端子には第１ダイオードＤ１のアノードが接続される。第２ダイオード回路ｄｂ２の一方の端子には第２ダイオードＤ２のアノードが接続される。第３ダイオード回路ｄｂ３の一方の端子には第３ダイオードＤ３のアノードが接続される。第４ダイオード回路ｄｂ４の一方の端子には第４ダイオードＤ４のアノードが接続される。
【0029】
第１，第３ダイオードＤ１，Ｄ３のカソードと第２，第４ダイオード回路ｄｂ２，ｄｂ４の他方の端子との間に第１，第２コンデンサＣ１，Ｃ２が直列接続される。第１，第３ダイオード回路ｄｂ１，ｄｂ３の他方の端子は第１，第２コンデンサＣ１，Ｃ２の接続点に接続される。また、第２ダイオードＤ２，第４ダイオードＤ４のカソードは第１，第２コンデンサＣ１，Ｃ２の接続点に接続される。
【0030】
第１ダイオードＤ１のアノードには第１抵抗Ｒ１の一端が接続される。第１抵抗Ｒ１の他端には第２半導体素子Ｑ２の第２端子（ドレイン端子）、第３半導体素子Ｑ３の第１端子（ゲート端子）、第４半導体素子Ｑ４の第１端子（ゲート端子）が接続される。
【0031】
第２ダイオードＤ２のアノードには第４抵抗Ｒ４の一端と第１半導体素子Ｑ１の第１端子（ゲート端子）が接続される。第４抵抗Ｒ４の他端には、第２，第４ダイオード回路ｄｂ２，ｄｂ４の他方の端子が接続される。
【0032】
第４ダイオードＤ４のアノードには第２抵抗Ｒ２の一端が接続される。第２抵抗Ｒ２の他端には第１半導体素子Ｑ１の第２端子（ドレイン端子）と第３抵抗Ｒ３の一端が接続される。第１半導体素子Ｑ１の第３端子（ソース端子）は第２，第４ダイオード回路ｄｂ２，ｄｂ４の他方の端子に接続される。
【0033】
第３抵抗Ｒ３の他端には第５抵抗Ｒ５の一端と第２半導体素子Ｑ２の第１端子（ゲート端子）が接続される。第５抵抗Ｒ５の他端は第２，第４ダイオード回路ｄｂ２，ｄｂ４の他方の端子に接続される。第２半導体素子Ｑ２の第３端子（ソース端子）は第２，第４ダイオード回路ｄｂ２，ｄｂ４の他方の端子に接続される。
【0034】
次に、ゲート回路７について説明する。第３半導体素子Ｑ３の第１端子（ゲート端子）は第１抵抗Ｒ１の他端と第２半導体素子Ｑ２の第２端子（ドレイン端子）と接続される。第３半導体素子Ｑ３の第２端子（ドレイン端子）は第１ダイオードＤ１のカソードと接続される。第３半導体素子Ｑ３の第３端子（ソース端子）はオン側抵抗Ｒｏｎの一端と接続される。
【0035】
第４半導体素子Ｑ４の第１端子（ゲート端子）は第１抵抗Ｒ１の他端と第２半導体素子Ｑ２の第２端子（ドレイン端子）と接続される。第４半導体素子Ｑ４の第２端子（ドレイン端子）はオフ側抵抗Ｒｏｆｆの一端と接続される。第４半導体素子Ｑ４の第３端子（ソース端子）は第２，第４ダイオード回路ｄｂ２，ｄｂ４の他方の端子と接続される。
【0036】
オン側抵抗Ｒｏｎとオフ側抵抗Ｒｏｆｆの他端は駆動対象の半導体素子８の第１端子（ゲート端子）に接続される。駆動対象の半導体素子８の第３端子（ソース端子）は第２，第４ダイオードＤ２，Ｄ４のカソードに接続される。
【0037】
ここで、第１パルストランスＴｒ１のオン側１次巻線に印加する第１変調信号（電圧）をｖＴｒ１とし、第２パルストランスＴｒ２のオフ側１次巻線に印加する第２変調信号（電圧）をｖＴｒ２とする。また、第１コンデンサＣ１の電圧をＶｇ＋とし、第２コンデンサＣ２の電圧をＶｇ－とする。さらに、駆動対象の半導体素子８のゲート電圧（ゲート－ソース間の電圧）をＶｇｓとする。
【0038】
図１の回路は特許文献１と同様にオン信号、オフ信号に対して第１，第２パルストランスＴｒ１，Ｔｒ２を駆動する周波数で変調することにより第１，第２パルストランスＴｒ１，Ｔｒ２をドライブし、電力を伝送すると同時に、復調回路６に信号を入力することによりゲート回路７にオンオフ指令を伝達する。この時、ゲート指令として入力されるパルス幅をカウンタにより計測し、その幅を一周期とした周波数で第２パルストランスＴｒ２を駆動し、その幅を１／２周期とした周波数で第１パルストランスＴｒ１を駆動することによりゲート指令のパルス幅に適した周波数で第１，第２パルストランスＴｒ１，Ｔｒ２を変調できるため高分解能化を実現できる。
【0039】
図１の回路はゲートオン指令生成用の第１パルストランスＴｒ１とゲートオフ指令生成用の第２パルストランスＴｒ２を具備している点に特徴がある。オン指令を送信したい場合には第１パルストランスＴｒ１に電圧を印加し、オフ指令を送信したい場合には第２パルストランスＴｒ２に電圧を印加すればよい。
【0040】
第１，第２パルストランスＴｒ１，Ｔｒ２に３次巻線を設けることでゲート電圧Ｖｇｓに負バイアスを印加することができる。Ｖｇ＋は２次巻線による電圧を整流した電圧，Ｖｇ－は３次巻線による電圧を整流した電圧となる。電圧Ｖｇ＋，Ｖｇ－の大きさは第１，第２パルストランスＴｒ１，Ｔｒ２の巻数比と第１，第２パルストランスＴｒ１，Ｔｒ２に印加する電圧（第１，第２変調信号）ｖＴｒ１，ｖＴｒ２により調節できる。
【0041】
プッシュプル回路を構成する第３，第４半導体素子Ｑ３，Ｑ４の出力はオン側とオフ側でゲート抵抗値を分けることを想定し、抵抗を介して結線することでダイオードを省略する構成としている。プッシュプル回路の出力は抵抗を介さずに結線してもよい。
【0042】
まず、オン時の動作について概説する。動作タイムチャートを図２に示す。図２のタイムチャートでは説明を簡略化するために第１～第４半導体素子Ｑ１，Ｑ２，Ｑ３，Ｑ４のゲート電圧閾値は無視するものとする。図２に示すようにゲート指令がｈｉｇｈになると第１パルストランスＴｒ１に第１変調信号ｖＴｒ１の電圧が印加され、第１，第２ダイオード回路ｄｂ１，ｄｂ２を介して第１，第２コンデンサＣ１，Ｃ２が充電される。
【0043】
この時、第１半導体素子Ｑ１のゲート－ソース間に電圧が印加され第１半導体素子Ｑ１が導通し、第２半導体素子Ｑ２がオフ状態となる。第２半導体素子Ｑ２がオフ状態となるので第３，第４半導体素子Ｑ３，Ｑ４のゲート電圧が第１抵抗Ｒ１を介して充電される。すると、第３，第４半導体素子Ｑ３，Ｑ４のゲート電圧は第１コンデンサＣ１と同電位となり、第３半導体素子Ｑ３が導通し、ゲート電圧Ｖｇｓが第１コンデンサＣ１の充電電圧ｖｇ＋まで上昇する。
【0044】
次に、オフ時の動作について概説する。図２に示すようにゲート指令がｌｏｗになると第２パルストランスＴｒ２に第２変調信号ｖＴｒ２の電圧が印加され、第３，第４ダイオード回路ｄｂ３，ｄｂ４を介して第１，第２コンデンサＣ１，Ｃ２が充電される。
【0045】
この時、第２半導体素子Ｑ２のゲート－ソース間は第２抵抗Ｒ２を介して充電されるため第２半導体素子Ｑ２が導通する。すると、第３，第４半導体素子Ｑ３，Ｑ４のゲート電圧が第２コンデンサＣ２と同電位となるため、第４半導体素子Ｑ４が導通しゲート電圧Ｖｇｓが第２コンデンサＣ２の充電電圧－ｖｇ－まで低下する。以上の動作を１周期とすることで駆動対象の半導体素子８のオンオフ動作を制御することができる。
【0046】
次に、本実施形態１における第２変調信号ｖＴｒ２の生成方法について述べる。第２変調信号ｖＴｒ２の生成は図３に示した変調回路３の構成例を用いることで実現できる。また、変調回路３の各波形のタイムチャートを図４に示す。
【0047】
同期回路９は、ゲート指令（発信器出力）とクロック信号を入力し、ゲート指令（発振器出力）をクロック信号に同期させる。立ち上りエッジ検出部１０は、同期回路９の立ち上りエッジを検出する。立ち下りエッジ検出部１１は、同期回路９の立ち下りエッジを検出する。
【0048】
オフパルス幅測定部（アップカウンタ）１２は同期回路９の立ち下がりエッジを検出するとカウントを開始し、立ち上りエッジを検出するとカウントを停止し、クロック信号が入力されるたびにカウント値を加算する。
【0049】
この時、立ち上がりエッジ、立ち下がりエッジは同期回路９の働きにより、クロック信号と同期しているものとする。これによりオフパルス幅を測定することが可能である。
【0050】
オフ側１ビットシフト回路１３によりオフパルス幅測定部１２の出力（カウント値）を１／２とする。
【0051】
オフ側ラッチ回路１４は、立ち上りエッジを検出したタイミングでオフ側１ビットシフト回路１３の出力をラッチする。
【0052】
変調信号生成用カウンタ（第１ダウンカウンタ）１５は、オフ側ラッチ回路１４の出力とクロック信号を入力し、クロック信号が入力されるたびにカウント値を減算する。変調信号生成用カウンタ（第２ダウンカウンタ）１６は、オフ側ラッチ回路１４の出力と第１ダウンカウンタ１５の出力とクロック信号を入力し、クロック信号を入力するたびにカウント値を減算する。
【0053】
変調信号生成回路１７は、第１，第２ダウンカウンタ１５，１６の出力を入力し、カウント値が０になるまで変調信号を出力するように回路（ＡＣ／ＤＣ変換回路）を組むことで、指令であるパルス幅を１周期とするｄｕｔｙ５０％の第２変調信号ｖＴｒ２を生成できる。
【0054】
したがって、第２変調信号ｖＴｒ２の周波数を駆動対象の半導体素子８のスイッチング周波数の２倍に抑えることが可能となり、第２パルストランスＴｒ２の駆動周波数を高くすることなくゲート指令のパルス幅の時間分解能を向上することができる。
【0055】
次に、オフパルス幅測定部１２（アップカウンタ）について説明する。図５は例としてｎ（ｎ：１以上の整数）段構成のアップカウンタを示す。
【0056】
１段目において、第１オン側Ｄフリップフロップ回路１８ａは、Ｄ－ＦＦ端子にクロック信号ＣＬＫを入力する。Ｄ端子に第１オン側Ｄフリップフロップ回路１８ａの／Ｑ端子の出力を入力する。第１オン側Ｄフリップフロップ回路１８ａのＱ端子の出力が１ｂｉｔ信号として出力される。
【0057】
２段目において、第２オン側ＸＯＲ回路１９ｂは、第１オン側Ｄフリップフロップ回路１８ａのＱ端子の出力と第２オン側Ｄフリップフロップ回路１８ｂのＱ端子の出力を入力する。
【0058】
第２オン側Ｄフリップフロップ回路１８ｂのＤ－ＦＦ端子にクロック信号ＣＬＫを入力し、Ｄ端子に第２オン側ＸＯＲ回路１９ｂの出力を入力する。第２オン側Ｄフリップフロップ回路１８ｂのＱ端子の出力が２ｂｉｔ信号として出力される。
【0059】
３段目において、第３オン側ＡＮＤ回路２０ｃは、１ｂｉｔ信号と２ｂｉｔ信号とを入力する。
【0060】
第３オン側ＸＯＲ回路１９ｃは、第３オン側ＡＮＤ回路２０ｃの出力と第３オン側Ｄフリップフロップ回路１８ｃのＱ端子の出力を入力する。
【0061】
第３オン側Ｄフリップフロップ回路１８ｃは、Ｄ－ＦＦ端子にクロック信号ＣＬＫを入力し、Ｄ端子に第３オン側ＸＯＲ回路１９ｃの出力を入力する。第３オン側Ｄフリップフロップ回路１８ｃのＱ端子の出力が３ｂｉｔ信号として出力される。
【0062】
このように、アップカウンタはｎ段で構成される。ｋ段目（ｋ：４～ｎの整数）では、第ｋＡＮＤ回路２０ｋはｋ－１ｂｉｔ信号と（ｋ－２）ｂｉｔ・（ｋ－３）ｂｉｔ…２ｂｉｔ・１ｂｉｔ信号が入力される。
【0063】
第ｋＸＯＲ回路１９ｋは第ｋＡＮＤ回路２０ｋの出力信号と第ｋＤフリップフロップ回路１８ｋのＱ端子の出力を入力する。
【0064】
第ｋＤフリップフロップ回路１８ｋは、Ｄ－ＦＦ端子にクロック信号ＣＬＫを入力し、Ｄ端子に第ｋＸＯＲ回路１９ｋの出力信号を入力する。第ｋＤフリップフロップ回路１８ｋのＱ端子の出力がｋｂｉｔ信号となる。
【0065】
次に、第１，第２ダウンカウンタ１５，１６について説明する。図６にｎ段構成のダウンカウンタを示す。
【0066】
１段目において、第１オフ側Ｄフリップフロップ回路２１ａは、Ｄ－ＦＦ端子にクロック信号ＣＬＫを入力し、Ｄ端子に第１オフ側Ｄフリップフロップ回路２１ａの／Ｑ端子の出力を入力する。第１オフ側Ｄフリップフロップ回路２１ａのＱ端子の出力が１ｂｉｔ信号として出力される。
【0067】
２段目において、第２オフ側ＸＯＲ回路２２ｂは、第１オフ側Ｄフリップフロップ回路２１ａの／Ｑ端子の出力と第２オフ側Ｄフリップフロップ回路２１ｂの／Ｑ端子の出力を入力する。
【0068】
第２オフ側Ｄフリップフロップ回路２１ｂはＤ－ＦＦ端子にクロック信号ＣＬＫを入力し、Ｄ端子に第２オフ側ＸＯＲ回路２２ｂの出力を入力する。第２オフ側Ｄフリップフロップ回路２１ｂのＱ端子の出力が２ｂｉｔ信号として出力される。
【0069】
３段目において、第３オフ側ＡＮＤ回路２３ｃは、第１オフ側Ｄフリップフロップ回路２１ａの／Ｑ端子の出力と、第２オフ側Ｄフリップフロップ回路２１ｂの／Ｑ端子の出力を入力する。
【0070】
第３オフ側ＸＯＲ回路２２ｃは、第３オフ側ＡＮＤ回路２３ｃの出力と第３オフ側Ｄフリップフロップ回路２１ｃの／Ｑ端子の出力を入力する。
【0071】
第３オフ側Ｄフリップフロップ回路２１ｃは、Ｄ－ＦＦ端子にクロック信号ＣＬＫを入力し、Ｄ端子に第３オフ側ＸＯＲ回路２２ｃの出力を入力する。第３オフ側Ｄフリップフロップ回路２１ｃのＱ端子の出力が３ｂｉｔ信号として出力される。
【0072】
このように、ダウンカウンタはｎ段で構成される。ｋ段目（ｋ：４～ｎの整数）では、第ｋＡＮＤ回路２３ｋは／ｋ－１ｂｉｔ信号と／（ｋ－２）ｂｉｔ・／（ｋ－３）ｂｉｔ…／２ｂｉｔ・／１ｂｉｔ信号が入力される。
【0073】
第ｋＸＯＲ回路２２ｋは第ｋＡＮＤ回路２３ｋの出力信号と第ｋＤフリップフロップ回路２１ｋの／Ｑ端子の出力を入力する。
【0074】
第ｋＤフリップフロップ回路２１ｋは、Ｄ－ＦＦ端子にクロック信号ＣＬＫを入力し、Ｄ端子に第ｋＸＯＲ回路２２ｋの出力信号を入力する。第ｋＤフリップフロップ回路２６ｋのＱ端子の出力がｋｂｉｔ信号となる。
【0075】
図５，図６のアップカウンタ，ダウンカウンタはクロック信号が入力されるとカウント値が変更される構成であり、図５はカウントするたびにｂｉｔが加算されていき、図６はカウントするたびにカウント値が減算されていく。
【0076】
２進数の出力（１ｂｉｔ～ｎｂｉｔ）を読み取りクロック周期と掛け合わせることでパルス幅を判断することができる。カウンタの段数は計測したいパルス幅に応じて増設することで対応することが可能である。
【0077】
以上のような回路構成及び制御方法を用いることでゲート指令に対して高い分解能でゲート電圧を出力できるようになる。
【0078】
次に、実施形態１の変調回路として図７の構成を適用した場合について説明する。オン信号を伝送する第１パルストランスＴｒ１を駆動するオン信号生成用フルブリッジ回路２４と、オフ信号を伝送する第２パルストランスＴｒ２を駆動するオフ信号生成用フルブリッジ回路２５を具備している点に特徴がある。
【0079】
コンデンサＣにオン信号生成用フルブリッジ回路２４とオフ信号生成用フルブリッジ回路２５が並列接続される。コンデンサＣの両端間にオン側第１，第２半導体素子Ｓ１ｏｎ，Ｓ２ｏｎが直列接続される。また、コンデンサＣの両端間にオン側第３，第４半導体素子Ｓ３ｏｎ，Ｓ４ｏｎが直列接続される。オン側第１～第４半導体素子Ｓ１ｏｎ～Ｓ４ｏｎがオン信号生成用フルブリッジ回路２４となる。
【0080】
オン側第１，第２半導体素子Ｓ１ｏｎ，Ｓ２ｏｎの接続点とオン側第３，第４半導体素子Ｓ３ｏｎ，Ｓ４ｏｎの接続点との間にコンデンサＣｈ１と第１パルストランスＴｒ１のオン側１次巻線が接続される。
【0081】
コンデンサＣの両端間にオフ側第１，第２半導体素子Ｓ１ｏｆｆ，Ｓ２ｏｆｆが直列接続される。また、コンデンサＣの両端間にオフ側第３，第４半導体素子Ｓ３ｏｆｆ，Ｓ４ｏｆｆが直列接続される。オフ側第１～第４半導体素子Ｓ１ｏｆｆ～Ｓ４ｏｆｆがオフ信号生成用フルブリッジ回路２５となる。
【0082】
オフ側第１，第２半導体素子Ｓ１ｏｆｆ，Ｓ２ｏｆｆの接続点とオフ側第３，第４半導体素子Ｓ３ｏｆｆ，Ｓ４ｏｆｆの接続点との間にコンデンサＣｈ２と第２パルストランスＴｒ２のオフ側１次巻線が接続される。
【0083】
コンデンサＣｈ１，Ｃｈ２は直流成分をカットし、第１，第２パルストランスＴｒ１，Ｔｒ２の磁気飽和を防ぐために接続しているが省略してもよい。
【0084】
【0085】
図８に示したオフパルス幅測定部（アップカウンタ）１２は同期回路９の立ち下がりエッジを検出するとカウントを開始し、立ち上りエッジを検出するとカウントを停止し、クロック信号が入力されるたびにカウント値を加算する。この時、立ち上がりエッジ、立ち下がりエッジは同期回路９の働きにより、クロックと同期しているものとする。
【0086】
これによりオフパルス幅を測定することが可能である。そしてオフ側１ビットシフト回路１３によりカウント値を１／２とする。
【0087】
オフ側ラッチ回路１４は、立ち上りエッジを検出したタイミングでオフ側１ビットシフト回路１３の出力をラッチする。
【0088】
オフ側ラッチ回路１４の出力を後段のゲート生成用カウンタ（第１，第２ダウンカウンタ）１５，１６に入力し、カウント値が０になるまでゲート指令を出力するように回路を組むことで、指令であるパルス幅を１周期とするｄｕｔｙ５０％の変調信号を生成できる。
【0089】
具体的な動作として、オフ信号を生成する場合には第１ダウンカウンタ１５がカウントをしている期間（カウント値が０になるまで）はオフ側第１，第４半導体素子Ｓ１ｏｆｆ，Ｓ４ｏｆｆのゲート指令をｈｉｇｈとし、オフ側第２，第３半導体素子Ｓ２ｏｆｆ，Ｓ３ｏｆｆのゲート指令をｌｏｗとする。
【0090】
第２ダウンカウンタ１６がカウントをしている期間（カウント値が０になるまで）はオフ側第２，第３半導体素子Ｓ２ｏｆｆ，Ｓ３ｏｆｆのゲート指令をｈｉｇｈとしオフ側第１，第４半導体素子Ｓ１ｏｆｆ，Ｓ４ｏｆｆのゲート指令をｌｏｗとする。
【0091】
これにより、第２変調信号ｖＴｒ２の周波数を駆動対象のスイッチング周波数の２倍に抑えることが可能となり、第２パルストランスＴｒ２の駆動周波数を高くすることなくゲート指令のパルス幅の時間分解能を向上できるためフルブリッジ回路の損失を低減しつつ分解能を向上することができる。
【0092】
次に、第１変調信号ｖＴｒ１の生成方法について説明する。図１０に本実施形態１におけるＤＣ／ＡＣ変調回路の動作波形を示す。図２では、オン指令１周期に対して第１変調信号ｖＴｒ１の正パルス、負パルスを１回ずつ出力するが、本実施形態１では第１変調信号ｖＴｒ１の正パルス、負パルスの１回ずつの出力をオン指令の２回分に分割する。すなわち、オン指令幅と第１変調信号ｖＴｒ１の１つの正パルスの期間と同一とし、オン指令幅と第１変調信号ｖＴｒ１の１つの負パルスの期間を同一とし、オン指令となる度に正パルスと負パルスを交互に出力する。これにより、最小オンパルス幅によって制限される第１変調信号ｖＴｒ１の制限を最小にできる。
【0093】
図１１に本実施形態１におけるＤＣ／ＡＣ変調回路のゲート指令生成の一例を示す。図１２は、図１１の各部の信号である。ゲート指令に対してラッチ回路を用いてイネーブル信号を生成し、元の指令に対して論理積をとることで、ドライブＩＣへの信号を生成する。
【0094】
図１１において、立ち上がりエッジ検出回路２６はゲート指令の立ち上がりを検出する。ラッチ回路２７は立ち上がりエッジを検出したタイミングでラッチし、ラッチした状態で新たに立ち上がりエッジを検出するとそのタイミングでラッチを解除する。
【0095】
ＡＮＤ回路２８はゲート指令とラッチ回路２７の出力の論理積を出力する。ＮＯＴ回路２９はラッチ回路２７の出力を反転させる。ＡＮＤ回路３０はゲート指令とＮＯＴ回路２９の出力の論理積を出力する。
【0096】
ドライブＩＣ３１はＡＮＤ回路２８，３０の出力に基づいてＤＣ／ＡＣ変調回路のゲート指令を出力する。
【0097】
【0098】
本実施形態１では、例えば最小パルス幅が１００ｎｓとすると、変調回路は１００ｎｓ以上のパルスの出力が可能となる。よって、半導体素子は、よりゲート指令に近いスイッチング動作を行えるようになり、インバータの出力電圧精度を向上できる。
【0099】
また、ゲート指令の周波数やデューティがランプ的に変化した場合、励磁電流が正負どちらかに偏りが生じるが、第１パルストランスＴｒ１の１次側に直列でキャパシタンスｃｈ１、ｃｈ２を挿入することで対策を講じられる。ただし、キャパシタンスｃｈ１、ｃｈ２はパルストランスへの直流成分をカットできる一方で、長期的に直流が印加されると、キャパシタンス自体に電荷が充電されるため、短期的にのみ励磁分が偏る場合に有効である。
【0100】
以上示したように、本実施形態１によれば、ゲート信号に応じて第１，第２変調信号ｖＴｒ１，ｖＴｒ２の周波数を可変にできる。これにより、第１，第２パルストランスＴｒ１，Ｔｒ２の磁気飽和を抑制しつつ、第１，第２パルストランスＴｒ１，Ｔｒ２を駆動する変調信号生成回路（ＤＣ／ＡＣ変換回路）のスイッチング損失を必要最小限に抑制できる。さらに、ゲート指令のパルス幅の時間分解能を低減させないため、指令パルスをより精度良く再現・出力できる。
【0101】
また、最小オンパルス幅によって制限される第１変調信号ｖＴｒ１の制限を最小にできる。
【0102】
［実施形態２］
図２では、偏磁対策のために、Ｘゲート指令のパルス幅（オン指令）内で第１変調信号ｖＴｒ１の正パルス、負パルスを１回ずつ出力し、正パルスと負パルスの期間をＸゲート指令のオン指令の１周期内で同一にしている。そのため、Ｘゲート指令のオン指令の１周期以内で偏磁を解消できるが、正負１パルスずつ出力するため短いゲートパルス幅を出力できない。
図２では、偏磁対策のために、Ｘゲート指令のパルス幅（オン指令）内で第１変調信号ｖＴｒ１の正パルス、負パルスを１回ずつ出力し、正パルスと負パルスの期間をＸゲート指令のオン指令の１周期内で同一にしている。そのため、Ｘゲート指令のオン指令の１周期以内で偏磁を解消できるが、正負１パルスずつ出力するため短いゲートパルス幅を出力できない。
【0103】
一方、図１２の方法は、第１変調信号ｖＴｒ１の正パルス、負パルスの１回ずつの出力をＸゲート指令のパルス幅（オン指令）の２回分に分割している。そのため、Ｘゲート指令のパルス幅が短い場合には有利であるが、Ｘゲート指令のパルス幅が長くなるとトランス１次側電圧の印加時間も長期化するため磁気飽和による破損が起こりやすくなる。
【0104】
図２、図１２における変調回路の出力波形と特徴を図１３にまとめる。これらの特徴に加え、第１変調信号Ｖｔｒ１の出力期間Ｔｏｎ（図２参照）が長期化すると、第１パルストランスＴｒ１の逆起電力によって２次側に意図しない電圧が印加されゲート電圧Ｖｇｓのパルス幅の精度が低下する問題や、飽和磁束密度の向上や発熱対策のためにパルストランスが大型化する問題も発生する。
【0105】
この２つの問題を解決するためには、第１変調信号Ｖｔｒ１の出力期間Ｔｏｎの長さに制限を設ける必要がある。例えば、変調回路２にＤＣ／ＡＣ変調回路を用いる場合には、Ｘゲート指令のパルス幅の長さの影響を受けずに、偏磁（電圧の時間積分の一定以上の一極性への偏り）によるパルストランスの磁気飽和を防止しながら、短い第１変調信号Ｖｔｒ１の出力期間Ｔｏｎにて動作させる制御が要求される。
【0106】
【0107】
本実施形態２では、図２、図１２の優位性を両立するためにＸゲート指令のパルス幅に応じて第１変調信号ｖＴｒ１の極性を反転する。ＤＣ／ＡＣ変調回路の出力極性反転を下記の２条件で行うことで、Ｘゲート指令のパルス幅に制限を設けることなくパルストランスの偏磁を防止できる。
（１）ゲート指令１周期ごと（図２のＸゲート指令１周期ごと）。
（２）出力期間Ｔｏｎが所定時間を経過した場合。
（１）ゲート指令１周期ごと（図２のＸゲート指令１周期ごと）。
（２）出力期間Ｔｏｎが所定時間を経過した場合。
【0108】
すなわち、本実施形態２の変調回路２では、Ｘゲート指令のオン指令の期間、第１変調信号ｖＴｒ１は正パルスまたは負パルスを出力し、Ｘゲート指令の１周期毎に第１変調信号ｖＴｒ１の出力開始時の極性を反転し、第１変調信号ｖＴｒ１の出力期間Ｔｏｎが所定時間経過した時に第１変調信号ｖＴｒ１の極性を反転させる。
【0109】
図１４に本実施形態２の制御ブロック線図を示す。図１４のブロック線図は、上記（１）（２）の条件にて出力極性を操作する反転許可信号を生成する反転許可信号生成部３２と、与えられた周期指令にてＸゲート指令を刻むゲート信号生成部３３と、極性セレクタ部３４と、を有する。
【0110】
Ｘゲート指令は図２のものと同一で、変調回路２への指令信号である。周期指令Ｔｉｎｖは設計者が予め決定した定数である。変調回路２（第１変調信号ｖＴｒ１）の出力期間ＴｏｎはＴｉｎｖ／２となる。周期指令Ｔｉｎｖは、直流を印加してもパルストランスを磁気飽和させない長さとして設定される。
【0111】
図１４に示すように、反転許可信号生成部３２は、周期カウンタ３５でＸゲート指令が「１」の間、周期指令Ｔｉｎｖをカウントし、Ｘゲート指令が「０」になるとクリアする。ネガティブエッジ検出部３６は、周期カウンタ３５の立ち下りエッジを検出する。ネガティブエッジ検出部３７は、Ｘゲート指令の立ち下りエッジを検出する。
【0112】
ネガティブエッジ検出部３６の出力はマルチプレクサ３８のＣ端子に入力される。バッファ３９はマルチプレクサ３８の出力の１演算時間前の値を出力する。ＮＯＴ回路４０はバッファ３９の出力を反転させる。マルチプレクサ３８の０端子にはバッファ３９の出力が入力され、１端子にはＮＯＴ回路４０の出力が入力される。
【0113】
ネガティブエッジ検出部３７の出力はマルチプレクサ４１のＣ端子に入力される。バッファ４２はマルチプレクサ４１の出力の１演算時間前の値を出力する。マルチプレクサ４１の０端子にはバッファ４２の出力が入力され、１端子にはマルチプレクサ３８の出力が入力される。マルチプレクサ４１の出力が反転許可信号ＥＮ＿ＰＯＬとなる。すなわち、反転許可信号生成部３２は、Ｘゲート指令の立ち下がりエッジで「１」、「０」を切り替える反転許可信号ＥＮ＿ＰＯＬを生成する。
【0114】
ゲート信号生成部３３は、除算器４３で周期指令Ｔｉｎｖを１／２にする。比較器４４は、除算器４３の出力と周期カウンタ３５の出力を比較し、除算器４３の出力の方が大きければ「１」を出力し、小さければ「０」を出力する。比較器４５は、周期カウンタ３５の出力と除算器４３の出力とを比較し、周期カウンタ３５の出力の方が大きければ「１」を出力し、小さければ「０」を出力する。
【0115】
ＡＮＤ回路４６は比較器４４の出力とＸゲート指令とを入力し、両方「１」の場合「１」を出力し、それ以外の時「０」をゲート信号ＧＡＴＥ１として出力する。ＡＮＤ回路４７は比較器４５の出力とＸゲート指令とを入力し、両方「１」の場合「１」を出力し、それ以外の時「０」をゲート信号ＧＡＴＥ２として出力する。
【0116】
すなわち、ゲート信号生成部３３は、Ｘゲート指令がオン、かつ、Ｘゲート指令がオンを出力してから所定時間（周期指令Ｔｉｎｖの１／２）までは「１」となり、それ以外の時「０」となるゲート信号ＧＡＴＥ１と、Ｘゲート指令がオン、かつ、Ｘゲート指令がオンを出力してから所定時間（周期指令Ｔｉｎｖの１／２）経過後は「１」となり、それ以外の時「０」となるゲート信号ＧＡＴＥ２と、を生成する。
【0117】
極性セレクタ部３４は、マルチプレクサ４８とマルチプレクサ４９とを備える。マルチプレクサ４８のＣ端子には反転許可信号ＥＮ＿ＰＯＬが入力され、０端子にゲート信号ＧＡＴＥ１が入力され、１端子にゲート信号ＧＡＴＥ２が入力される。マルチプレクサ４９のＣ端子には反転許可信号ＥＮ＿ＰＯＬが入力され、０端子にゲート信号ＧＡＴＥ２が入力され、１端子にゲート信号ＧＡＴＥ１が入力される。マルチプレクサ４８の出力が正出力ゲート信号ＧＡＴＥ＿Ｐとなり、マルチプレクサ４９の出力が負出力ゲート信号ＧＡＴＥ＿Ｎとなる。
【0118】
すなわち、極性セレクタ部３４は、反転許可信号が「０」の場合は、ゲート信号ＧＡＴＥ１が「１」の時に正出力ゲート信号ＧＡＴＥ＿Ｐを「１」、ゲート信号ＧＡＴＥ２が「１」の時に負出力ゲート信号ＧＡＴＥ＿Ｎを「１」、それ以外の時、正出力ゲート信号ＧＡＴＥ＿Ｐ、負出力ゲート信号ＧＡＴＥ＿Ｎを「０」とする。反転許可信号が「１」の場合は、ゲート信号ＧＡＴＥ１が「１」の時に負出力ゲート信号ＧＡＴＥ＿Ｎを「１」、ゲート信号ＧＡＴＥ２が「１」の時に正出力ゲート信号ＧＡＴＥ＿Ｐを「１」、それ以外の時、正出力ゲート信号ＧＡＴＥ＿Ｐ、負出力ゲート信号ＧＡＴＥ＿Ｎを「０」とする。
【0119】
ドライブＩＣ５０は正出力ゲート信号ＧＡＴＥ＿Ｐと負出力ゲート信号ＧＡＴＥ＿Ｎに基づいてＤＣ／ＡＣ変調回路のゲート指令を出力する。
【0120】
ここで、マルチプレクサ３８、４１，４８、４９は以下のように構成される。ＮＯＴ回路５１はＣ端子に入力された信号を反転させる。ＡＮＤ回路５２はＮＯＴ回路５１の出力信号と０端子に入力された信号を入力し、両方「１」の場合「１」を出力し、それ以外の時「０」を出力する。ＡＮＤ回路５３はＣ端子に入力された信号と１端子に入力された信号を入力し、両方「１」の場合「１」を出力し、それ以外の時「０」を出力する。ＯＲ回路５４はＡＮＤ回路５２の出力信号とＡＮＤ回路５３の出力信号を入力し、少なくとも何れか一方が「１」の時「１」を出力し、両方「０」の時「０」を出力する。ＯＲ回路５４の出力がマルチプレクサの出力信号となる。
【0121】
図１５に本実施形態２における制御回路の各部の信号を示す。反転許可信号生成部３２と極性セレクタ部３４は、極性反転条件の（１）を満たすための制御ブロックである。
【0122】
周期カウンタ３５のクリア時（立ち下り時）に反転許可信号ＥＮ＿ＰＯＬを切り替え、ゲート指令の立ち下がりエッジでのみ、反転許可信号ＥＮ＿ＰＯＬの更新を許可する。この反転許可信号ＥＮ＿ＰＯＬは極性セレクタ部３４での正負出力を反転するために用いる。
【0123】
一方、ゲート信号生成部３３は極性反転条件の（２）を成立させるための制御ブロックである。周期指令Ｔｉｎｖの半分と周期カウンタ３５の出力で比較演算することで出力期間Ｔｏｎに相当する信号を生成し、Ｘゲート指令とＡＮＤをとることでゲート信号ＧＡＴＥ１、ＧＡＴＥ２を生成している。
【0124】
極性セレクタ部３４は、ゲート信号ＧＡＴＥ１、ＧＡＴＥ２と反転許可信号ＥＮ＿ＰＯＬに基づいてＤＣ／ＡＣ変調回路の正出力ゲート信号ＧＡＴＥ＿Ｐと負出力ゲート信号ＧＡＴＥ＿Ｎを決定する。
【0125】
ゲート指令のパルス幅が長い場合は図２のようにＸゲート指令のオンパルス幅に第１変調信号ｖＴｒ１の正負パルスを交互に出力し、Ｘゲート指令のパルス幅が短い場合は図１２のように２周期で第１変調信号の正制御を実現できる。結果、図２、図１２の優位性を両立し、ゲート指令のパルス幅の長さに依存することなくパルス幅の設定範囲拡張やパルストランスの小型化を達成できる。
【0126】
偏磁は、以下の（１）式のように電圧の時間積分が偏ることである。周期指令Ｔｉｎｖ１つ分による偏り相当分のみについては許容範囲であり、問題はそれが積算されるということによって生じる。本実施形態２においてはＸゲート指令のパルス幅がＴｉｎｖ／４の偶数分の場合はその周期内で、Ｔｉｎｖ／４の奇数分が偶数周期繰り返されるならその範囲内で、Ｔｉｎｖ／４の奇数分が奇数周期となっても、再度奇数回となる際に対応できる。
【0127】
【数1】
【0128】
図１６でＸゲート指令のオンパルス幅が３目盛り、３目盛り、４目盛りの例について説明する。ここで、１目盛り＝Ｔｉｎｖ／４とする。
【0129】
最初のＸゲート指令がオンのとき、２目盛りまでは周期カウンタ３５の出力が周期指令Ｔｉｎｖの１／２よりも小さいため第１変調信号ｖＴｒ１は正パルスを出力し、２目盛り以降は周期カウンタ３５の出力が周期指令Ｔｉｎｖの１／２よりも大きくなるため第１変調信号ｖＴｒ１は極性を反転し負パルスを出力する。
【0130】
２番目のＸゲート指令がオンのとき、２目盛りまでは周期カウンタ３５の出力が周期指令Ｔｉｎｖの１／２よりも小さい。ここで、Ｘゲート指令の１周期毎に出力開始時の極性が変化するため、第１変調信号ｖＴｒ１は負パルスを出力する。２目盛り以降は周期カウンタ３５の出力が周期指令Ｔｉｎｖの１／２よりも大きくなるため第１変調信号ｖＴｒ１は極性を反転し正パルスを出力する。３番目にＸゲート指令がオンの時は、図１５と同様である。
【0131】
このように、Ｘゲート指令のパルス幅が周期指令Ｔｉｎｖの１／４の偶数分でなくても２周期で磁束の偏りをキャンセルすることができる。また、偶数周期でなく奇数周期であっても再度奇数周期の際に磁束の偏りをキャンセルすることができる。仮に、再度奇数周期がなかったとしても磁束の偏りが積算されなければ問題ない。
【0132】
偏磁を防止する理由は、発熱や磁気飽和による破損であるため、１周期以上の長期的な期間での励磁電流の平均値が０になれば問題はない（あるいは、周期的に電流が過大に増加しなければ問題ない）。
【0133】
以上示したように本実施形態２によれば、パルストランスをＤＣ／ＡＣ変調回路で駆動するドライバを持つ高圧高周波数のパルス電源において、パルストランスの偏磁を防止しながら短いゲートパルス幅に対応し高精度なゲートパルス幅を実現できる。
【0134】
以上、本発明において、記載された具体例に対してのみ詳細に説明したが、本発明の技術思想の範囲で多彩な変形および修正が可能であることは、当業者にとって明白なことであり、このような変形および修正が特許請求の範囲に属することは当然のことである。
【0135】
例えば、実施形態１，２の駆動対象の半導体素子８は電力変換装置（コンバータやインバータ等）に用いられる。
【0136】
また、実施形態１、２の第１変調信号ｖＴｒ１の制御方法は第２変調信号ｖＴｒ２にも適用可能である。実施形態１と実施形態２のうちどちらか一方に適用してもよく、両方に適用してもよい。
【0137】
第２変調信号ｖＴｒ２に実施形態１の制御方法を適用する場合は、オフ指令幅と第２変調信号ｖＴｒ２の１つの正パルスの期間を同一とし、オフ指令幅と第２変調信号ｖＴｒ２の１つの負パルスの期間を同一とし、オフ指令となる度に第２変調信号ｖＴｒ２の正パルスと負パルスを交互に出力する。
【0138】
第２変調信号ｖＴｒ２に実施形態２の制御方法を適用する場合は、ゲート指令のオフ指令の期間、第２変調信号は正パルスまたは負パルスを出力し、ゲート指令の１周期毎に第２変調信号ｖＴｒ２の出力開始時の極性を反転し、第２変調信号ｖＴｒ２の出力期間が所定時間経過した時に第２変調信号ｖＴｒ２の極性を反転させる。
【符号の説明】
【0139】
２，３…変調回路
４…オン側整流回路
５…オフ側整流回路
６…復調回路
７…ゲート回路
８…駆動対象の半導体素子
ｄｂ１～ｄｂ４…第１～第４ダイオード回路
９…同期回路
１０…立ち上がりエッジ検出回路
１１…立ち下がりエッジ検出回路
１２…オフパルス幅測定部（アップカウンタ）
１３…オフ側１ビットシフト回路
１４…オフ側ラッチ回路
１５，１６…変調信号生成用カウンタ（第１，第２ダウンカウンタ）
１７…変調信号生成回路
１８，２１…Ｄフリップフロップ回路
１９，２２…ＸＯＲ回路
２０，２３，２８，３０，４６，４７，５２，５３…ＡＮＤ回路
２４…オン信号生成用フルブリッジ回路
２５…オフ信号生成用フルブリッジ回路
２６…立ち上がりエッジ検出回路
２７…立ち下がりエッジ検出回路
２９，４０，５１…ＮＯＴ回路
３１，５０…ドライブＩＣ
３２…反転許可信号
３３…ゲート信号生成部
３４…極性セレクタ部
３５…周期カウンタ
３６，３７…ネガティブエッジ検出部
３８，４１，４８，４９…マルチプレクサ
３９，４２…バッファ
４３…除算器
４４，４５…比較器
５４…ＯＲ回路
４…オン側整流回路
５…オフ側整流回路
６…復調回路
７…ゲート回路
８…駆動対象の半導体素子
ｄｂ１～ｄｂ４…第１～第４ダイオード回路
９…同期回路
１０…立ち上がりエッジ検出回路
１１…立ち下がりエッジ検出回路
１２…オフパルス幅測定部（アップカウンタ）
１３…オフ側１ビットシフト回路
１４…オフ側ラッチ回路
１５，１６…変調信号生成用カウンタ（第１，第２ダウンカウンタ）
１７…変調信号生成回路
１８，２１…Ｄフリップフロップ回路
１９，２２…ＸＯＲ回路
２０，２３，２８，３０，４６，４７，５２，５３…ＡＮＤ回路
２４…オン信号生成用フルブリッジ回路
２５…オフ信号生成用フルブリッジ回路
２６…立ち上がりエッジ検出回路
２７…立ち下がりエッジ検出回路
２９，４０，５１…ＮＯＴ回路
３１，５０…ドライブＩＣ
３２…反転許可信号
３３…ゲート信号生成部
３４…極性セレクタ部
３５…周期カウンタ
３６，３７…ネガティブエッジ検出部
３８，４１，４８，４９…マルチプレクサ
３９，４２…バッファ
４３…除算器
４４，４５…比較器
５４…ＯＲ回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】