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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024095484
(43)【公開日】2024-07-10
(54)【発明の名称】半導体モジュール
(51)【国際特許分類】
H01L 29/78 20060101AFI20240703BHJP
H01L 29/12 20060101ALI20240703BHJP
【ＦＩ】
H01L29/78 657G
H01L29/78 652T
H01L29/78 652J
H01L29/78 653A
H01L29/78 654Z
H01L29/78 656A
H01L29/78 652M
H01L29/78 652D
H01L29/78 657Z
【審査請求】未請求
【請求項の数】18
【出願形態】ＯＬ
(21)【出願番号】P 2023050018
(22)【出願日】2023-03-27
(31)【優先権主張番号】P 2022211748
(32)【優先日】2022-12-28
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】110000877
【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所
(72)【発明者】
【氏名】辻 崇
(57)【要約】
【課題】ＳｉＣＭＯＳＦＥＴ等の半導体装置においては、アバランシェ耐量を高くすることが好ましい。
【解決手段】電気的に並列に接続され、それぞれＭＯＳＦＥＴおよび寄生トランジスタが形成された複数のＳｉＣチップと、それぞれのＳｉＣチップにおける前記ＭＯＳＦＥＴのスイッチングを制御する制御部とを備え、前記制御部は、全ての前記複数のＳｉＣチップについて、少なくとも前記寄生トランジスタがオンする状態では、対応する前記ＭＯＳＦＥＴのターンオフ時間を０．９μｓ以下に制御する半導体モジュールを提供する。
【選択図】図２
【解決手段】電気的に並列に接続され、それぞれＭＯＳＦＥＴおよび寄生トランジスタが形成された複数のＳｉＣチップと、それぞれのＳｉＣチップにおける前記ＭＯＳＦＥＴのスイッチングを制御する制御部とを備え、前記制御部は、全ての前記複数のＳｉＣチップについて、少なくとも前記寄生トランジスタがオンする状態では、対応する前記ＭＯＳＦＥＴのターンオフ時間を０．９μｓ以下に制御する半導体モジュールを提供する。
【選択図】図２
【特許請求の範囲】
【請求項1】
電気的に並列に接続され、それぞれＭＯＳＦＥＴおよび寄生トランジスタが形成された複数のＳｉＣチップと、
それぞれのＳｉＣチップにおける前記ＭＯＳＦＥＴのスイッチングを制御する制御部と
を備え、
前記制御部は、全ての前記複数のＳｉＣチップについて、少なくとも前記寄生トランジスタがオンする状態では、対応する前記ＭＯＳＦＥＴのターンオフ時間を０．９μｓ以下に制御する
半導体モジュール。
それぞれのＳｉＣチップにおける前記ＭＯＳＦＥＴのスイッチングを制御する制御部と
を備え、
前記制御部は、全ての前記複数のＳｉＣチップについて、少なくとも前記寄生トランジスタがオンする状態では、対応する前記ＭＯＳＦＥＴのターンオフ時間を０．９μｓ以下に制御する
半導体モジュール。
【請求項2】
それぞれの前記ＳｉＣチップの前記寄生トランジスタは、対応する前記ＭＯＳＦＥＴに流れる主電流の電流密度が６０００Ａ／ｃｍ２以下の領域ではオンしない
請求項１に記載の半導体モジュール。
請求項１に記載の半導体モジュール。
【請求項3】
前記制御部は、前記寄生トランジスタがオフする状態においても、対応する前記ＭＯＳＦＥＴのターンオフ時間を０．９μｓ以下に制御する
請求項１または２に記載の半導体モジュール。
請求項１または２に記載の半導体モジュール。
【請求項4】
前記制御部は、前記寄生トランジスタがオフする状態においては、対応する前記ＭＯＳＦＥＴのターンオフ時間を０．９μｓより大きい値に制御する
請求項１または２に記載の半導体モジュール。
請求項１または２に記載の半導体モジュール。
【請求項5】
前記制御部は、全ての前記ＳｉＣチップの前記ＭＯＳＦＥＴのターンオフ時間を共通に制御する
請求項４に記載の半導体モジュール。
請求項４に記載の半導体モジュール。
【請求項6】
前記制御部は、それぞれの前記ＳｉＣチップの前記寄生トランジスタの状態に応じて、対応する前記ＭＯＳＦＥＴのターンオフ時間を個別に制御する
請求項４に記載の半導体モジュール。
請求項４に記載の半導体モジュール。
【請求項7】
少なくとも１つの前記ＳｉＣチップの前記ＭＯＳＦＥＴに流れる主電流を検知する電流検知部を更に備え、
前記制御部は、前記電流検知部が検知した前記主電流の波形に基づいて、少なくとも１つの前記ＳｉＣチップの前記ＭＯＳＦＥＴのターンオフ時間を制御する
請求項４に記載の半導体モジュール。
前記制御部は、前記電流検知部が検知した前記主電流の波形に基づいて、少なくとも１つの前記ＳｉＣチップの前記ＭＯＳＦＥＴのターンオフ時間を制御する
請求項４に記載の半導体モジュール。
【請求項8】
前記制御部は、前記電流検知部が検知した前記主電流の前記波形の立ち上りエッジの傾きに基づいて、少なくとも１つの前記ＳｉＣチップの前記ＭＯＳＦＥＴのターンオフ時間を制御する
請求項７に記載の半導体モジュール。
請求項７に記載の半導体モジュール。
【請求項9】
前記ＳｉＣチップの前記ＭＯＳＦＥＴのベース領域のアクセプタ濃度が１×１０１７／ｃｍ３以上である
請求項１に記載の半導体モジュール。
請求項１に記載の半導体モジュール。
【請求項10】
前記ＳｉＣチップの前記ＭＯＳＦＥＴのベース領域のアクセプタ濃度が８×１０１７／ｃｍ３以上である
請求項９に記載の半導体モジュール。
請求項９に記載の半導体モジュール。
【請求項11】
前記ＳｉＣチップの前記ＭＯＳＦＥＴのコンタクト領域の接触抵抗の最大値が９．０ｍΩｃｍ２以下である
請求項１に記載の半導体モジュール。
請求項１に記載の半導体モジュール。
【請求項12】
前記ＳｉＣチップは、ＳｉＣで形成され、上面を有し、前記ＭＯＳＦＥＴが設けられた半導体基板を備え、
前記半導体基板は、
前記上面から内部まで設けられた１つ以上のゲートトレンチ部と、
前記上面において前記ゲートトレンチ部と接して設けられた第１導電型のソース領域と、
前記上面に設けられた第２導電型のコンタクト領域と
を有し、
前記コンタクト領域は、前記ソース領域よりも上側に突出する突出部を有する
請求項１または２に記載の半導体モジュール。
前記半導体基板は、
前記上面から内部まで設けられた１つ以上のゲートトレンチ部と、
前記上面において前記ゲートトレンチ部と接して設けられた第１導電型のソース領域と、
前記上面に設けられた第２導電型のコンタクト領域と
を有し、
前記コンタクト領域は、前記ソース領域よりも上側に突出する突出部を有する
請求項１または２に記載の半導体モジュール。
【請求項13】
前記ゲートトレンチ部は、前記上面において第１の方向に延伸して設けられており、
前記上面と平行で、且つ、前記第１の方向と直交する第２の方向において、前記コンタクト領域は第１の幅を有し、
前記突出部が前記ソース領域よりも突出する突出長さは、前記第１の幅以上である
請求項１２に記載の半導体モジュール。
前記上面と平行で、且つ、前記第１の方向と直交する第２の方向において、前記コンタクト領域は第１の幅を有し、
前記突出部が前記ソース領域よりも突出する突出長さは、前記第１の幅以上である
請求項１２に記載の半導体モジュール。
【請求項14】
それぞれの前記ゲートトレンチ部は、前記上面において第１の方向に延伸して設けられており、
前記半導体基板は、前記上面と平行で、且つ、前記第１の方向と直交する第２の方向において２つの前記ゲートトレンチ部に挟まれたメサ部を有し、
１つの前記メサ部において、前記コンタクト領域が複数の前記突出部を有する
請求項１２に記載の半導体モジュール。
前記半導体基板は、前記上面と平行で、且つ、前記第１の方向と直交する第２の方向において２つの前記ゲートトレンチ部に挟まれたメサ部を有し、
１つの前記メサ部において、前記コンタクト領域が複数の前記突出部を有する
請求項１２に記載の半導体モジュール。
【請求項15】
複数の前記突出部が、前記第２の方向に並んでいる
請求項１４に記載の半導体モジュール。
請求項１４に記載の半導体モジュール。
【請求項16】
複数の前記突出部が、前記第１の方向に並んでいる
請求項１４に記載の半導体モジュール。
請求項１４に記載の半導体モジュール。
【請求項17】
前記ソース領域は前記コンタクト領域と接しており、
前記コンタクト領域に接する位置における前記ソース領域の上端が、前記ゲートトレンチ部の上端よりも下方に配置されている
請求項１２に記載の半導体モジュール。
前記コンタクト領域に接する位置における前記ソース領域の上端が、前記ゲートトレンチ部の上端よりも下方に配置されている
請求項１２に記載の半導体モジュール。
【請求項18】
前記半導体基板は、前記ソース領域および前記コンタクト領域の境界位置を含み、且つ、前記ソース領域および前記コンタクト領域のそれぞれの領域に配置された、コンタクトトレンチ部を更に有する
請求項１７に記載の半導体モジュール。
請求項１７に記載の半導体モジュール。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体モジュールに関する。
【背景技術】
【0002】
ＳｉＣＭＯＳＦＥＴ等の半導体装置が、非クランプ誘導性スイッチング（ＵＩＳ）試験等においてアバランシェ破壊することが知られている（例えば非特許文献１参照）。
非特許文献１ A. Konstantinov, F. Allerstam, H. Pham, G. Park, K. S. Park, D. Waible, and T. Neyer, "Critical temperature and failure mechanism of SiC Schottky rectifiers in Unclamped Inductive Switching (UIS)", Proceedings of the 2020 32nd International Symposium on Power Semiconductor Devices and ICs (ISPSD), 2020, pp.158-161
非特許文献１ A. Konstantinov, F. Allerstam, H. Pham, G. Park, K. S. Park, D. Waible, and T. Neyer, "Critical temperature and failure mechanism of SiC Schottky rectifiers in Unclamped Inductive Switching (UIS)", Proceedings of the 2020 32nd International Symposium on Power Semiconductor Devices and ICs (ISPSD), 2020, pp.158-161
【発明の概要】
【発明が解決しようとする課題】
【0003】
ＳｉＣＭＯＳＦＥＴ等の半導体装置においては、アバランシェ耐量を高くすることが好ましい。
【課題を解決するための手段】
【0004】
上記課題を解決するために、本発明の一つの態様においては、半導体モジュールを提供する。半導体モジュールは、電気的に並列に接続され、それぞれＭＯＳＦＥＴおよび寄生トランジスタが形成された複数のＳｉＣチップを備えてよい。半導体モジュールは、それぞれのＳｉＣチップにおける前記ＭＯＳＦＥＴのスイッチングを制御する制御部を備えてよい。上記何れかの半導体モジュールの前記制御部は、全ての前記複数のＳｉＣチップについて、少なくとも前記寄生トランジスタがオンする状態では、対応する前記ＭＯＳＦＥＴのターンオフ時間を０．９μｓ以下に制御してよい。
【0005】
上記何れかの半導体モジュールのそれぞれの前記ＳｉＣチップの前記寄生トランジスタは、対応する前記ＭＯＳＦＥＴに流れる主電流の電流密度が６０００Ａ／ｃｍ２以下の領域ではオンしなくてよい。
【0006】
上記何れかの半導体モジュールの前記制御部は、前記寄生トランジスタがオフする状態においても、対応する前記ＭＯＳＦＥＴのターンオフ時間を０．９μｓ以下に制御してよい。
【0007】
上記何れかの半導体モジュールの前記制御部は、前記寄生トランジスタがオフする状態においては、対応する前記ＭＯＳＦＥＴのターンオフ時間を０．９μｓより大きい値に制御してよい。
【0008】
上記何れかの半導体モジュールの前記制御部は、全ての前記ＳｉＣチップの前記ＭＯＳＦＥＴのターンオフ時間を共通に制御してよい。
【0009】
上記何れかの半導体モジュールの前記制御部は、それぞれの前記ＳｉＣチップの前記寄生トランジスタの状態に応じて、対応する前記ＭＯＳＦＥＴのターンオフ時間を個別に制御してよい。
【0010】
上記何れかの半導体モジュールは、少なくとも１つの前記ＳｉＣチップの前記ＭＯＳＦＥＴに流れる主電流を検知する電流検知部を備えてよい。上記何れかの半導体モジュールの前記制御部は、前記電流検知部が検知した前記主電流の波形に基づいて、少なくとも１つの前記ＳｉＣチップの前記ＭＯＳＦＥＴのターンオフ時間を制御してよい。
【0011】
上記何れかの半導体モジュールの前記制御部は、前記電流検知部が検知した前記主電流の前記波形の立ち上りエッジの傾きに基づいて、少なくとも１つの前記ＳｉＣチップの前記ＭＯＳＦＥＴのターンオフ時間を制御してよい。
【0012】
上記何れかの半導体モジュールの前記ＳｉＣチップは、前記ＭＯＳＦＥＴのベース領域のアクセプタ濃度を１×１０１７／ｃｍ３以上としてよい。上記何れかの半導体モジュールの前記ＳｉＣチップは、前記ＭＯＳＦＥＴのベース領域のアクセプタ濃度を８×１０１７／ｃｍ３以上としてよい。上記何れかの半導体モジュールの前記ＳｉＣチップは、前記ＭＯＳＦＥＴのコンタクト領域の接触抵抗の最大値を９．０ｍΩｃｍ２以下としてよい。この接触抵抗は、全面がＰ＋の場合での接触抵抗を活性面積に占める割合で割った値である。
【0013】
上記何れかの半導体モジュールの前記ＳｉＣチップは、ＳｉＣで形成され、上面を有し、前記ＭＯＳＦＥＴが設けられた半導体基板を備えてよい。上記何れかの半導体モジュールにおいて、前記半導体基板は、前記上面から内部まで設けられた１つ以上のゲートトレンチ部を有してよい。上記何れかの半導体モジュールにおいて、前記半導体基板は、前記上面において前記ゲートトレンチ部と接して設けられた第１導電型のソース領域を有してよい。上記何れかの半導体モジュールにおいて、前記半導体基板は、前記上面に設けられた第２導電型のコンタクト領域を有してよい。上記何れかの半導体モジュールにおいて、前記コンタクト領域は、前記ソース領域よりも上側に突出する突出部を有してよい。
【0014】
上記何れかの半導体モジュールにおいて、前記ゲートトレンチ部は、前記上面において第１の方向に延伸して設けられてよい。上記何れかの半導体モジュールにおいて、前記上面と平行で、且つ、前記第１の方向と直交する第２の方向において、前記コンタクト領域は第１の幅を有してよい。上記何れかの半導体モジュールにおいて、前記突出部が前記ソース領域よりも突出する突出長さは、前記第１の幅以上であってよい。
【0015】
上記何れかの半導体モジュールにおいて、それぞれの前記ゲートトレンチ部は、前記上面において第１の方向に延伸して設けられてよい。上記何れかの半導体モジュールにおいて、前記半導体基板は、前記上面と平行で、且つ、前記第１の方向と直交する第２の方向において２つの前記ゲートトレンチ部に挟まれたメサ部を有してよい。上記何れかの半導体モジュールの１つの前記メサ部において、前記コンタクト領域が複数の前記突出部を有してよい。
【0016】
上記何れかの半導体モジュールにおいて、複数の前記突出部が、前記第２の方向に並んでいてよい。
【0017】
上記何れかの半導体モジュールにおいて、複数の前記突出部が、前記第１の方向に並んでいてよい。
【0018】
上記何れかの半導体モジュールにおいて、前記ソース領域は前記コンタクト領域と接していてよい。上記何れかの半導体モジュールにおいて、前記コンタクト領域に接する位置における前記ソース領域の上端が、前記ゲートトレンチ部の上端よりも下方に配置されていてよい。
【0019】
上記何れかの半導体モジュールにおいて、前記半導体基板は、前記ソース領域および前記コンタクト領域の境界位置を含み、且つ、前記ソース領域および前記コンタクト領域のそれぞれの領域に配置された、コンタクトトレンチ部を有してよい。
【0020】
上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【0021】
【図1】本発明の一つの実施形態に係る半導体モジュール１００の構成を説明する図である。
【図2】それぞれのスイッチング部２０を説明する図である。
【図3】ＳｉＣチップ２２の断面の一例を示す図である。
【図4】参考例に係るＳｉＣチップ１２２の一例を示す断面図である。
【図5】被試験デバイス（ＤＵＴ）の特性を測定する測定回路２００の一例を示す図である。
【図6】ＵＩＳ試験におけるドレイン電圧およびドレイン電流の波形の一例を示す図である。
【図7】ＵＩＳ試験において、負荷インダクタンスＬを変化させたときのアバランシェ許容電流密度ＪＡＶの測定結果を示す図である。
【図8】ＵＩＳ試験において、負荷インダクタンスＬを変化させたときのアバランシェ保持エネルギーＥＡＶの測定結果を示す図である。
【図9】ＤＵＴに印加される電源電圧Ｖｃｃを３００Ｖ とした場合の、ＵＩＳ試験における測定波形を示す図である。
【図10】ＤＵＴに印加される電源電圧Ｖｃｃを１１５０Ｖとした場合の、ＵＩＳ試験における測定波形を示す図である。
【図11】アバランシェ降伏期間ｔＡＶを変化させたときの、アバランシェ耐量の変化を示す図である。
【図12】測定回路２００の他の例を示す図である。
【図13】ＳｉＣチップ２２－１およびＳｉＣチップ２２－２におけるドレイン電圧およびドレイン電流を示している。
【図14A】局所領域が存在する場合に、ＳｉＣチップ２２の寄生トランジスタが動作したか否かを示す表である。
【図14B】ＳｉＣチップ２２の断面の他の例を示す図である。
【図14C】ＳｉＣチップ２２の断面の他の例を示す図である。
【図14D】ＳｉＣチップ２２の断面の他の例を示す図である。
【図14E】ＳｉＣチップ２２の断面の他の例を示す図である。
【図14G】ｄ－ｄ線を通過するＹＺ断面の他の例を示す図である。
【図14H】ＳｉＣチップ２２の断面の他の例を示す図である。
【図15】デバイス破壊前にデバイスダメージはないことを確認した図である。
【図16】周囲温度２５℃におけるアバランシェ許容電流密度JＡＶの負荷インダクタンス依存性を示す。
【図17】周囲温度２５℃におけるアバランシェ保持エネルギーＥＡＶの負荷インダクタンス依存性を示す。
【図18】ＳｉＣトレンチダイオードにおけるＥＡＶとアバランシェ持続時間の平方根ｔＡＶ
１／２の関係を示す図である。
【図19】Ｌｏｗ－Ｌ～Ｈｉｇｈ－Ｌの各領域でのＳｉＣトレンチＭＯＳＦＥＴとダイオードにおける破壊時と破壊前の最後のＵＩＳ試験の実測波形を重ね合わせたグラフを示す図である。
【図20】ＵＩＳ試験の実測波形を示す図である。
【図21】ＳｉＣトレンチＭＯＳＦＥＴの耐圧の温度依存性をプロットした図である。
【図22】ＵＩＳ試験の破壊前の最後と破壊時の推定素子内温度とＪＤＳの軌跡を示す図である。
【図23】１７５℃、１ｍＨでアバランシェ破壊したＳｉＣトレンチＭＯＳＦＥＴのソースＡｌメタル表面の二次電子顕微鏡像である。
【図24】ＳｉＣトレンチＭＯＳＦＥＴのデバイス構造を示す図である。
【図25】ＳｉＣトレンチダイオードのデバイス構造を示す図である。
【図26】ＳｉＣトレンチＭＯＳＦＥＴおよびＳｉＣトレンチダイオードの負荷インダクタンス１μＨ（ＬｏＷ－Ｌ）、１０μＨ（Ｍｅｄｉｕｍ－Ｌ）、５ｍＨ（Ｈｉｇｈ－Ｌ）におけるシミュレーション波形を示す図である。
【図27A】デバイス断面での電子電流密度分布を示す図である。
【図27B】時間１、２、３、４（ｔｉｍｅ１、２、３、４）を示す。
【図28】負荷インダクタンス１μＨ（Ｌｏｗ－Ｌ）での電子電流密度Ｊｅ、素子内温度、電位ＶＡの時間変化を示す図である。
【図29】負荷インダクタンス１０μＨ（Ｍｅｄｉｕｍ－Ｌ）での電子電流密度Ｊｅ、素子内温度、電位ＶＡの時間変化を示す図である。
【図30】負荷インダクタンス５μＨ（Ｈｉｇｈ－Ｌ）での電子電流密度Ｊｅ、素子内温度、電位ＶＡの時間変化を示す図である。
【図31】ＤＵＴのゲートＶＧＳを－１０Ｖあるいは－２０Ｖとしてアバランシェ耐量を評価した図である。
【図32】ＤＵＴのゲートＶＧＳを－１０Ｖあるいは－２０Ｖとしてアバランシェ耐量を評価した図である。
【図33】デバイスシミュレーションにおいてＭＯＳチャネル電流の検証を行った図である。
【図36】デバイスシミュレーションにおいてベース領域のアクセプタ濃度を変えた場合の正孔移動度と温度特性を示す図である。
【図37】デバイスシミュレーションにおいてベース領域のアクセプタ濃度を変えた場合の正孔濃度と温度特性を示す図である。
【図38】デバイスシミュレーションにおいてベース領域のアクセプタ濃度を変えた場合のベース領域の抵抗値と温度特性を示す図である。
【発明を実施するための形態】
【0022】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【0023】
本明細書の単位系は、特に断りがなければＳＩ単位系である。長さの単位をｃｍで表示することがあるが、諸計算はメートル（ｍ）に換算してから行ってよい。本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば１０％以内である。本明細書において、「垂直」、「平行」または「沿って」のように方向を説明した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば５度以内である。
【0024】
本明細書においては、不純物がドーピングされたドーピング領域の導電型をＰ型またはＮ型として説明している。N型は第１導電型の一例であり、Ｐ型は第２導電型の一例である。本明細書においては、ドーピングとは、半導体基板にドナーまたはアクセプタを導入し、Ｎ型の導電型を示す半導体またはＰ型の導電型を示す半導体とすることを意味する。本明細書においてＰ＋型またはＮ＋型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が高いことを意味し、Ｐ－型またはＮ－型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が低いことを意味する。
【0025】
図１は、本発明の一つの実施形態に係る半導体モジュール１００の構成を説明する図である。半導体モジュール１００は、樹脂等の絶縁材料で形成された筐体と、当該筐体の内部に収容した電気回路とを備える。図１においては電気回路の少なくとも一部分を示しており、筐体を省略している。
【0026】
半導体モジュール１００は、複数のスイッチング部２０と、スイッチング部２０を制御する制御部１０とを備える。スイッチング部２０は、ＭＯＳＦＥＴを含んでいる。制御部１０は、ＭＯＳＦＥＴのゲート端子に印加するゲート信号を出力する。
【0027】
図１に示す半導体モジュール１００の電気回路は３相インバータであるが、電気回路はこれに限定されない。図１の例の半導体モジュール１００は、Ｐ端子、Ｎ端子、Ｕ端子、Ｖ端子およびＷ端子を有する。Ｐ端子およびＮ端子には、所定の電源電圧が印加される。本例の半導体モジュール１００は、Ｕ相、Ｖ相およびＷ相のそれぞれに対して、２つのスイッチング部２０を備える。それぞれのスイッチング部２０がスイッチング動作することで、Ｕ端子、Ｖ端子およびＷ端子から、位相の異なるＵ信号、Ｖ信号およびＷ信号が出力される。
【0028】
図２は、それぞれのスイッチング部２０を説明する図である。スイッチング部２０は、互いに電気的に並列に接続された複数のＳｉＣチップ２２を有する。後述するように、それぞれのＳｉＣチップ２２には、ＭＯＳＦＥＴおよび寄生トランジスタが形成されている。図２の例では、複数のＭＯＳＦＥＴ（ＳｉＣチップ２２）が、ドレイン線Ｄおよびソース線Ｓの間に、互いに並列に接続されている。それぞれのＳｉＣチップ２２には、ＭＯＳＦＥＴと逆並列に接続された還流ダイオードが設けられてよい。図２では還流ダイオードを省略している。
【0029】
制御部１０は、それぞれのＳｉＣチップ２２におけるＭＯＳＦＥＴのスイッチングを制御する。図２の例では、１つのスイッチング部２０に含まれる複数のＳｉＣチップ２２のゲート端子には、制御部１０から同一のゲート信号が入力される。ドレイン線Ｄおよびソース線Ｓのそれぞれは、図１に示したいずれかの端子に接続される。
【0030】
ＳｉＣチップ２２は、チップサイズを大きくすることが比較的に困難であり、大きなドレイン電流を流すことが困難である。複数のＳｉＣチップ２２を並列に設けることで、１つのスイッチング部２０のドレイン電流を大きくできる。ただし、複数のＳｉＣチップ２２を並列に設けた場合、ゲート閾値電圧のばらつき等により特定のＳｉＣチップ２２のターンオフタイミングが遅くなると、当該ＳｉＣチップ２２に電流が集中してしまう。このため、複数のＳｉＣチップ２２を並列に設ける構成では、個々のＳｉＣチップ２２のアバランシェ耐量を高くすることが好ましい。
【0031】
半導体モジュール１００は、電流検知部１２を更に備えてよい。電流検知部１２は、少なくとも１つのＳｉＣチップ２２に流れる電流（例えばドレイン電流）を検知する。電流検知部１２は、全てのＳｉＣチップ２２に流れる電流を、ＳｉＣチップ２２ごとに検知してもよい。
【0032】
図３は、ＳｉＣチップ２２の断面の一例を示す図である。本例のＳｉＣチップ２２は、半導体基板３０、ソース電極５０、ドレイン電極５２および層間絶縁膜５４を有する。ソース電極５０およびドレイン電極５２は、アルミニウム等の各種金属を積層した導電材料で形成されている。ソース電極５０は半導体基板３０の上面に設けられ、ドレイン電極５２は半導体基板３０の下面に設けられる。
【0033】
半導体基板３０は、ＳｉＣ（炭化珪素）で形成される。半導体基板３０は、ＳｉＣのインゴットから切り出されウエハを個片化した基板であってよく、当該基板の上にエピタキシャル成長等で形成された部分を更に有してもよい。
【0034】
本例の半導体基板３０の内部には、Ｎ＋型のソース領域３８、Ｐ＋型のコンタクト領域４４、ゲートトレンチ部６０、Ｐ型のベース領域３６、Ｎ－型のドリフト領域３２、および、Ｎ＋型のドレイン領域３４が設けられている。半導体基板３０には、Ｎ型の領域３３、Ｐ＋型の領域４０およびＰ＋型の下端領域４２が更に設けられていてもよい。
【0035】
ゲートトレンチ部６０は、半導体基板３０の上面から内部まで設けられた溝部を有する。溝部の内壁は、酸化膜等のゲート絶縁膜６２で覆われている。溝部には、ポリシリコン等の導電材料で形成されたゲート電極６４が設けられている。ゲート電極６４と半導体基板３０とは、ゲート絶縁膜６２により絶縁されている。またゲート電極６４とソース電極５０とは、層間絶縁膜５４により絶縁されている。層間絶縁膜５４は、例えばＢＰＳＧ等の絶縁膜である。
【0036】
ソース領域３８は、半導体基板３０の上面に露出して、ソース電極５０と接続している。ソース領域３８は、ゲートトレンチ部６０の側壁のゲート絶縁膜６２と接している。コンタクト領域４４は、半導体基板３０の上面に露出して、ソース電極５０と接続している。コンタクト領域４４は、ゲートトレンチ部６０とは離れて配置されてよい。
【0037】
ベース領域３６は、ソース領域３８の下方において、ゲートトレンチ部６０の側壁のゲート絶縁膜６２と接するように配置されている。ゲート電極６４に所定のオン電圧が印加されることで、ゲートトレンチ部６０に接するベース領域３６の表層がＮ型に反転し、チャネルが形成される。
【0038】
ドリフト領域３２は、ベース領域３６の下方に設けられている。ベース領域３６にチャネルが形成されることで、ソース領域３８とドリフト領域３２とが電気的に接続して、ドレイン電流が流れる。ベース領域３６とドリフト領域３２との間には、ドリフト領域３２よりもドーピング濃度の高いＮ型の領域３３が設けられてもよい。領域３３に代えてドリフト領域３２が設けられていてもよい。また、コンタクト領域４４の下方において、ベース領域３６とドリフト領域３２との間にＰ＋型の領域４０が設けられてもよい。また、ゲートトレンチ部６０の下端を覆うように、Ｐ＋型の下端領域４２が設けられてもよい。下端領域４２を設けることで、ゲートトレンチ部６０の下端に対する電界集中を緩和できる。
【0039】
ドレイン領域３４は、ドリフト領域３２と、半導体基板３０の下面との間に配置されている。ドレイン領域３４は、半導体基板３０の下面に露出して、ドレイン電極５２と接続する。
【0040】
ＳｉＣチップ２２は、ＭＯＳＦＥＴおよび寄生トランジスタを有する。例えば、ゲートトレンチ部６０、ソース領域３８、ベース領域３６、ドリフト領域３２およびドレイン領域３４を含む領域がＭＯＳＦＥＴとして動作する。例えば、ソース領域３８、ベース領域３６およびＮ領域３３が、寄生トランジスタ（本例ではバイポーラジャンクショントランジスタ（ＢＪＴ））として動作する。本明細書では、ＳｉＣチップ２２の寄生トランジスタをＢＪＴと称する場合がある。
【0041】
寄生トランジスタがオン状態になると、寄生トランジスタに電子電流が流れる。ドリフト領域３２に到達した電子は、ドリフト領域３２における高電界によりドリフトし、衝突電離によって電子正孔対が生成される。これによりベース領域３６に正孔電流が流れ、ベース領域３６とソース領域３８とのｐｎ接合のポテンシャル障壁が小さくなり、寄生トランジスタに更に電子電流が流れる。このような正帰還がかかることで、ＳｉＣチップ２２のアバランシェ耐量が低下し得る。
【0042】
本例の制御部１０は、半導体モジュール１００に含まれる全てのＳｉＣチップ２２について、少なくとも寄生トランジスタがオンする状態では、対応するＭＯＳＦＥＴのターンオフ時間を０．９μｓ以下に制御する。ターンオフ時間とは、ＭＯＳＦＥＴをオン状態からオフ状態に遷移させるのに要する時間である。ＭＯＳＦＥＴのゲート電圧をオフ電圧に遷移させる直前のドレイン電流をＩＤＳ＿ＯＮとする。本明細書においてターンオフ時間は、ＭＯＳＦＥＴのゲート電圧をオフ電圧に遷移させた後に、ドレイン電流ＩＤＳが初めて０．９×ＩＤＳ＿ＯＮになった時点から、初めて０．１×ＩＤＳ＿ＯＮになった時点までの時間である。つまりターンオフ時間は、ＭＯＳＦＥＴのドレイン電流が、オン時のドレイン電流ＩＤＳ＿ＯＮの９０％から１０％まで減少する時間である。
【0043】
本明細書では、寄生トランジスタがオンする状態におけるＭＯＳＦＥＴのターンオフ時間を、第１ターンオフ時間と称する場合がある。第１ターンオフ時間を短くすることで、寄生トランジスタの電子電流が増大しすぎる前にＭＯＳＦＥＴをオフすることができ、寄生トランジスタの動作によるＳｉＣチップ２２の破壊を抑制できる。制御部１０は、第１ターンオフ時間を０．９μｓ以下に制御してよく、０．８μｓ以下に制御してよく、０．７μｓ以下に制御してもよい。
【0044】
なお寄生トランジスタがオンする状態とは、ベース領域３６とソース電極５０との間の電圧降下ΔＶが、ベース領域３６とソース領域３８とのｐｎ接合の内蔵電位Ｖｂｉ以上になった状態を指す。ベース領域３６における電圧降下ΔＶは、ベース領域３６とソース電極５０との間の接触抵抗Ｒｃ（本例では、ソース電極５０とコンタクト領域４４との接触抵抗）、ベース領域３６の抵抗Ｒｓ、および、ソース電極５０からベース領域３６に流れる正孔電流Ｉｈにより、下式のように定まる。
ΔＶ＝（Ｒｃ＋Ｒｓ）Ｉｈ
制御部１０は、少なくとも上記の電圧降下ΔＶが内蔵電位Ｖｂｉ以上となる状況では、ＭＯＳＦＥＴのターンオフ時間を第１ターンオフ時間（例えば０．９μｓ以下）に制御してよい。接触抵抗Ｒｃおよびベース領域３６の抵抗Ｒｓは、正孔電流Ｉｈの値により、寄生トランジスタがオンする状態なのか、オフする状態なのかを区別できる。
ΔＶ＝（Ｒｃ＋Ｒｓ）Ｉｈ
制御部１０は、少なくとも上記の電圧降下ΔＶが内蔵電位Ｖｂｉ以上となる状況では、ＭＯＳＦＥＴのターンオフ時間を第１ターンオフ時間（例えば０．９μｓ以下）に制御してよい。接触抵抗Ｒｃおよびベース領域３６の抵抗Ｒｓは、正孔電流Ｉｈの値により、寄生トランジスタがオンする状態なのか、オフする状態なのかを区別できる。
【0045】
制御部１０は、正孔電流Ｉｈを監視し、電流値と所定の基準値との比較結果に基づいてＭＯＳＦＥＴのターンオフ時間を変化させてよい。制御部１０は、電流検知部１２が検出したドレイン電流を所定の基準値と比較してもよい。
【0046】
ＭＯＳＦＥＴのターンオフ時間は、ＳｉＣチップ２２をターンオフするときにＳｉＣチップ２２のゲート端子に印加するオフ電圧（本例では負バイアス）の絶対値により調整できる。例えばＳｉＣチップ２２をターンオンさせるときのオン電圧に対するオフ電圧の差分を大きくすると、ターンオフ時間は短くなる。制御部１０は、寄生トランジスタがオフする状態においては、ＭＯＳＦＥＴのターンオフ時間を第１ターンオフ時間よりも大きい値（例えば０．９μｓより大きい値）にしてよい。寄生トランジスタがオンする状態、および、オフする状態のそれぞれにおける、制御部１０が生成するオフ電圧の値は、予め制御部１０に設定されてよい。つまり、ＭＯＳＦＥＴのターンオフ時間を第１ターンオフ時間にするためのオフ電圧の値、および、第１ターンオフ時間を第１ターンオフ時間よりも大きい値にするためのオフ電圧の値は、予め制御部１０に設定されてよい。ＭＯＳＦＥＴのターンオフ時間は、ＭＯＳＦＥＴのゲート端子に接続するゲート抵抗の抵抗値によっても調整できる。例えばゲート抵抗の抵抗値を大きくするとターンオフ時間も大きくなり、ゲート抵抗の抵抗値を小さくするとターンオフ時間も短くなる。ＭＯＳＦＥＴのターンオフ時間は、ゲート端子に印加するオフ電圧の電圧値により調整してよく、ゲート抵抗の抵抗値により調整してよく、これらを組み合わせて調整してよく、他の方法で調整してもよい。
【0047】
制御部１０は、１つのスイッチング部２０に含まれる全てのＳｉＣチップ２２のＭＯＳＦＥＴのターンオフ時間を共通に制御してよい。例えば制御部１０は、いずれかのＳｉＣチップ２２に流れるドレイン電流が基準値以上となった場合に、当該スイッチング部２０に含まれる全てのＳｉＣチップ２２のターンオフ時間を、第１ターンオフ時間に制御してよい。
【0048】
他の例では、制御部１０は、それぞれのＳｉＣチップ２２の寄生トランジスタの状態に応じて、対応するＭＯＳＦＥＴのターンオフ時間を個別に制御してもよい。例えば電流検知部１２は、それぞれのＳｉＣチップ２２に流れるドレイン電流を検知しており、制御部１０は、それぞれのドレイン電流に基づいて、対応するＳｉＣチップ２２のターンオフ時間を制御してよい。制御部１０は、ドレイン電流が基準値以上となったＳｉＣチップ２２のターンオフ時間を第１ターンオフ時間に制御し、ドレイン電流が基準値未満のＳｉＣチップ２２のターンオフ時間を、第１ターンオフ時間よりも大きい時間に制御してよい。
【0049】
他の例の制御部１０は、寄生トランジスタがオフする状態においても、対応するＭＯＳＦＥＴのターンオフ時間を第１ターンオフ時間と同様の値（例えば０．９μｓ以下）に制御してよい。つまり制御部１０は、寄生トランジスタの状態によらず、一定のオフ電圧を生成してよい。この場合、半導体モジュール１００は、正孔電流Ｉｈ（またはＳｉＣチップ２２に流れるドレイン電流）を検出する電流センサを備えなくてもよい。半導体モジュール１００の出荷前に、制御部１０に当該オフ電圧が設定されてよい。当該オフ電圧は、全てのスイッチング部２０に対して共通であってよく、異なっていてもよい。また当該オフ電圧は、１つのスイッチング部２０に含まれるＳｉＣチップ２２の間で共通であってよく、異なっていてもよい。
【0050】
図４は、参考例に係るＳｉＣチップ１２２の一例を示す断面図である。ＳｉＣチップ１２２は、図３に示したＳｉＣチップ２２に対して、ソース領域３８を有さない点で相違する。図４の例では、ソース領域３８に代えてベース領域３６が設けられている。ＳｉＣチップ２２にはＭＯＳＦＥＴが設けられているが、ＳｉＣチップ１２２にはダイオードが設けられている。本明細書では、ＳｉＣチップ２２に設けられた素子をＳｉＣトレンチＭＯＳＦＥＴと称し、ＳｉＣチップ１２２に設けられた素子をＳｉＣトレンチダイオードと称する場合がある。ＳｉＣチップ１２２には、寄生トランジスタが設けられていない。対応する要素の大きさおよびドーピング濃度は、ＳｉＣチップ２２およびＳｉＣチップ１２２で同一である。
【0051】
図５は、被試験デバイス（ＤＵＴ）の特性を測定する測定回路２００の一例を示す図である。測定回路２００は、被試験デバイスの非クランプ誘導性スイッチング試験（ＵＩＳ試験）を行う。図５の例では、被試験デバイスＤＵＴはＳｉＣチップ２２である。測定回路２００は、駆動デバイス２０２、負荷インダクタ２０４、電源２０６、パルス発生器２１０、ゲート抵抗２０８、ゲート抵抗２０９およびゲート制御部２１２を有する。本明細書では、負荷インダクタ２０４のインダクタンスを負荷インダクタンスＬと表示する場合がある。
【0052】
電源２０６は、電源電力を生成し、負荷インダクタ２０４を介して駆動デバイス２０２およびＤＵＴに供給する。駆動デバイス２０２は、ＤＵＴと並列に接続されている。駆動デバイス２０２は、ＳｉＣチップ２２よりも高耐圧のＭＯＳＦＥＴである。また駆動デバイス２０２は、主電流が流れる活性領域の面積がＳｉＣチップ２２よりも大きく、ＳｉＣチップ２２よりも大きなドレイン電流を流すことができる。
【0053】
パルス発生器２１０は、ゲート抵抗２０８を介して駆動デバイス２０２にゲート信号を印加して、駆動デバイス２０２のスイッチングを制御する。ゲート制御部２１２は、ゲート抵抗２０９を介してＤＵＴにゲート電圧を印加して、ＤＵＴをオン状態に制御する。
【0054】
駆動デバイス２０２を所定の期間オン状態にしてからオフ状態に遷移させると、駆動デバイス２０２に流れていた電流に応じた電流が、負荷インダクタ２０４によりＤＵＴに流れる。このような制御により、ＤＵＴに大きな電流を流すことができる。ＵＩＳ試験においては、電源２０６が生成する電源電圧を徐々に増加させて、それぞれの電源電圧において、駆動デバイス２０２をオン状態からオフ状態に遷移させる処理を繰り返す。そして、ＤＵＴが破壊されたときの処理における電源電圧と、破壊される直前の処理における電源電圧とを検出する。本明細書では、ＤＵＴが破壊されたときの処理（または測定）をｆａｉｌ、ＤＵＴが破壊される直前の処理（または測定）をｌａｓｔと称する場合がある。ＵＩＳ試験においては、ＤＵＴが破壊される直前の処理においてＤＵＴに流れていたドレイン電流を測定してよい。本明細書では、ドレイン電流をチップの活性領域の面積で除算した値をドレイン電流密度と称する。活性領域とは、ＭＯＳＦＥＴまたはダイオード等の、半導体基板３０の上面と下面との間に電流が流れる領域である。ソース電極５０で覆われた領域を活性領域として扱ってもよい。活性領域の面積とは、半導体基板３０の上面と垂直な方向から見た場合の面積を指す。本明細書では、ＤＵＴが破壊される直前の処理におけるドレイン電流密度のピーク値をアバランシェ許容電流密度ＪＡＶ（Ａ／ｃｍ２）とし、アバランシェ降伏期間中の各時間でのドレイン電圧とドレイン電流の積をアバランシェ降伏期間内で積分し、活性領域の面積で除算した値をアバランシェ保持エネルギーＥＡＶ（Ｊ／ｃｍ２）と称する。アバランシェ許容電流密度ＪＡＶおよびアバランシェ保持エネルギーＥＡＶは、ＤＵＴのアバランシェ耐量を示している。
【0055】
図６は、ＵＩＳ試験におけるドレイン電圧およびドレイン電流の波形の一例を示す図である。図６において、ＩＤＳはＤＵＴに流れる電流であり、Ｉ３．３ｋＶ＿ＭＯＳは駆動デバイス２０２に流れる電流であり、ＩＴＯＴＡＬは、駆動デバイス２０２およびＤＵＴに流れる電流の和（ＩＤＳ＋Ｉ３．３ｋＶ＿ＭＯＳ）である。またＶＤＳは、ＤＵＴのドレイン電圧である。
【0056】
図６の例において、時間０のタイミングで駆動デバイス２０２をオンからオフに遷移させている。Ｉ３．３ｋＶ＿ＭＯＳの減少に伴いＩＤＳが増加し、Ｉ３．３ｋＶ＿ＭＯＳのピーク値Ｉｐｅａｋに応じたドレイン電流ＩＤＳがＤＵＴに流れる。ドレイン電流ＩＤＳのピーク値をＩＡＶとする。ドレイン電流のピーク値ＩＡＶは、ドレイン電流密度のピーク値ＪＡＶに活性領域の面積Ａｃｔ．Ａｒｅａを乗算した値である。
【0057】
ＳｉＣチップ２２等のＤＵＴのアバランシェ降伏期間をｔＡＶとする。アバランシェ降伏期間ｔＡＶは、ドレイン電圧ＶＤＳの立ち上がりエッジから、立ち下りエッジまでの時間である。アバランシェ降伏期間ｔＡＶは、負荷インダクタンスＬが大きいほど長くなる。
【0058】
図７は、ＵＩＳ試験において、負荷インダクタンスＬを変化させたときのアバランシェ許容電流密度ＪＡＶの測定結果を示す図である。本例のＵＩＳ試験は、１７５℃の周囲温度で行っている。本例では、ＤＵＴをＳｉＣチップ２２（ＳｉＣトレンチＭＯＳＦＥＴ）にした場合と、ＳｉＣチップ１２２（ＳｉＣトレンチダイオード）にした場合とを比較している。また、ＤＵＴがシリコンのＩＧＢＴの例も合わせて示している。
【0059】
図８は、ＵＩＳ試験において、負荷インダクタンスＬを変化させたときのアバランシェ保持エネルギーＥＡＶの測定結果を示す図である。本例のＵＩＳ試験は、１７５℃の周囲温度で行っている。本例では、ＤＵＴをＳｉＣチップ２２（ＳｉＣトレンチＭＯＳＦＥＴ）にした場合と、ＳｉＣチップ１２２（ＳｉＣトレンチダイオード）にした場合とを比較している。また、ＤＵＴがシリコンのＩＧＢＴの例も合わせて示している。
【0060】
図７および図８に示すように、負荷インダクタンスＬが比較的に低い低Ｌ領域（Lｏｗ Ｌ）と、負荷インダクタンスＬが比較的に大きい高Ｌ領域（Ｈｉｇｈ Ｌ）では、ＳｉＣトレンチＭＯＳＦＥＴのアバランシェ耐量とＳｉＣトレンチダイオードのアバランシェ耐量は同等となった。一方で、負荷インダクタンスＬが中間値となる中間Ｌ領域（Ｍｅｄｉｕｍ Ｌ）では、ＳｉＣトレンチＭＯＳＦＥＴのアバランシェ耐量は、ＳｉＣトレンチダイオードのアバランシェ耐量よりも低くなっている。中間Ｌ領域は、例えば１０μＬから１００μＨの領域を含む。
【0061】
ＳｉＣトレンチダイオードにおいては、寄生トランジスタが設けられていない。ＳｉＣトレンチダイオードのアバランシェ耐量は、熱破壊に対する耐量と考えられる。熱破壊は、電流が流れることによるジュール熱で半導体基板３０内の温度が高くなり、所定の熱破壊臨界温度を超えることで生じる。図８に示すように、ＳｉＣトレンチダイオードでは、負荷インダクタンスＬの増加に伴い、アバランシェ保持エネルギーＥＡＶが単調に増加している。これはＤＵＴの破壊がある臨界温度に達した時に起こるとの仮定の下、負荷インダクタンスＬが小さいときにはアバランシェ降伏期間が短くなり（その分電流値は大きくなる）、発熱がドリフト層内にほぼとどまっている（断熱的）と考えられる。これに対し、負荷インダクタンスＬを大きくするとアバランシェ降伏期間が増加し、熱が外部に拡散していくので、臨界温度にするためのエネルギーが大きくなるためと考えられる。
【0062】
ＳｉＣトレンチＭＯＳＦＥＴにおいても上述した熱破壊が生じる。ただし中間Ｌ領域では、ＳｉＣトレンチＭＯＳＦＥＴの寄生トランジスタが動作し、上述した正帰還がかかり、アバランシェ耐量が低下していると考えられる。寄生トランジスタが正帰還動作するには、半導体基板３０の内部温度が所定の正帰還臨界温度以上になる必要がある。負荷インダクタンスＬが小さい領域では、アバランシェ降伏期間ｔＡＶが短いので、熱の拡散長が小さくなる。このため、局所的に温度が高くなりやすく、より低いエネルギーで臨界温度に到達する。図７および図８の例では、負荷インダクタンスＬが１０μＨ以上の領域で、ＳｉＣトレンチＭＯＳＦＥＴの寄生トランジスタが正帰還動作して、アバランシェ耐量が低下している。一方で、負荷インダクタンスＬが大きいと、アバランシェ降伏期間ｔＡＶが長くなり、熱の拡散長が大きくなる。このため、正帰還臨界温度に達するのにより大きなエネルギーが必要となる。このため、中間Ｌ領域において、負荷インダクタンスＬが大きくなるにつれて、ＳｉＣトレンチＭＯＳＦＥＴのアバランシェ耐量が上昇している。
【0063】
図９は、ＤＵＴに印加される電源電圧Ｖｃｃを３００Ｖとした場合の、ＵＩＳ試験における測定波形を示す図である。本例のＵＩＳ試験では、負荷インダクタンスＬを２μＨ、周囲温度を１７５℃としている。本例のＤＵＴは、ＳｉＣチップ２２（ＳｉＣトレンチＭＯＳＦＥＴ）である。ＳｉＣチップ２２の耐圧は、１．２ｋＶである。本明細書において特に説明しない場合、ＵＩＳ試験におけるＤＵＴはＳｉＣチップ２２（ＳｉＣトレンチＭＯＳＦＥＴ）である。
【0064】
図９では、ＳｉＣチップ２２が破壊された処理におけるＳｉＣチップ２２のドレイン電圧をＶＤＳ（ｆａｉｌ）、ドレイン電流密度をＪＤＳ（ｆａｉｌ）とし、ＳｉＣチップ２２が破壊される直前の処理におけるＳｉＣチップ２２のドレイン電圧をＶＤＳ（ｌａｓｔ）、ドレイン電流密度をＪＤＳ（ｌａｓｔ）としている。
【0065】
【0066】
ドレイン電流ＩＤＳは、（ＶＤＳ－Ｖｃｃ）／Ｌの傾きで減少する。このため、Ｖｃｃを増大させると、ドレイン電流ＩＤＳの傾きが小さくなり、アバランシェ降伏期間ｔＡＶが長くなる。
【0067】
Ｖｃｃ＝３００Ｖでは、約６０００Ａ／ｃｍ２までドレイン電流を流すことができた。一方で、Ｖｃｃ＝１１５０Ｖとすると、約３０００Ａ／ｃｍ２までしかドレイン電流を流せなくなった。Ｖｃｃ＝１１５０Ｖの場合、アバランシェ降伏期間ｔＡＶが０．９３μｓまでは寄生トランジスタの正帰還動作が起こらなかった。さらにアバランシェ電流が増加すると０．４μｓ程度で寄生トランジスタの正帰還によるＳｉＣチップ２２の破壊が発生した。このため、制御部１０がＳｉＣチップ２２のターンオフ期間を０．９μｓ以下にすることで、ＳｉＣチップ２２の耐量低下を抑制できる。つまり、ＳｉＣチップ２２のターンオフ期間を０．９μｓ以下にすることで、寄生トランジスタの正帰還動作による破壊が生じる前に、熱破壊を引き起こすことができ、寄生トランジスタの正帰還動作による耐量低下を防げる。
【0068】
Ｖｃｃ＝３００Ｖでは、アバランシェ降伏期間ｔＡＶが０．８０μｓ前後で寄生トランジスタが正帰還動作してＳｉＣチップ２２が破壊された。このため、制御部１０がＳｉＣチップ２２のターンオフ期間を０．８μｓ以下にすることで、ＳｉＣチップ２２の耐量低下を更に抑制できる。
【0069】
それぞれのＳｉＣチップ２２の寄生トランジスタは、対応するＭＯＳＦＥＴに流れる主電流（ドレイン電流）の電流密度が６０００Ａ／ｃｍ２以下の領域ではオンしないように設計されてよい。上述したように、ソース電極５０とコンタクト領域４４との接触抵抗Ｒｃ、および、ベース領域３６の抵抗Ｒｓの少なくとも一方を調整することで、寄生トランジスタがオンし始める電流密度を調整できる。接触抵抗Ｒｃは、例えばソース電極５０とコンタクト領域４４の接触面積、および、コンタクト領域４４のドーピング濃度の少なくとも一方により調整できる。接触抵抗Ｒｃは、最大で９．０ｍΩｃｍ２以下の抵抗値とするのがよい。この接触抵抗Ｒｃは、全面がＰ＋の場合での接触抵抗を活性面積に占める割合で割った値である。ベース領域３６の抵抗Ｒｓは、ベース領域３６のドーピング濃度により調整できる。一例としてベース領域３６のアクセプタ濃度の最大値は、１×１０１７／ｃｍ３以上であってよく、５×１０１７／ｃｍ３以上であってよく、１×１０１８／ｃｍ３以上であってもよい。また、一例としてベース領域３６のドーピング濃度の最大値を８×１０１７／ｃｍ３以上とすることにより、寄生トランジスタの正帰還動作を防止できる。これは温度増加に伴い、正孔移動度が減少するが、正孔濃度は増加するためである。
【0070】
図３６は、デバイスシミュレーションにおいてベース領域のアクセプタ濃度を変えた場合の正孔移動度と温度特性を示す図である。図３７は、デバイスシミュレーションにおいてベース領域のアクセプタ濃度を変えた場合の正孔濃度と温度特性を示す図である。図３８は、デバイスシミュレーションにおいてベース領域のアクセプタ濃度を変えた場合のベース領域の抵抗値と温度特性を示す図である。それぞれの領域Ｉは、ベース領域３６のアクセプタ濃度が１．６×１０１８／ｃｍ３の場合である。領域ＩＩは、ベース領域３６のアクセプタ濃度が８×１０１７／ｃｍ３の場合である。領域ＩＩＩは、ベース領域３６のアクセプタ濃度が４×１０１７／ｃｍ３の場合である。領域ＩＶは、ベース領域３６のアクセプタ濃度が２×１０１７／ｃｍ３の場合である。領域Ｖは、ベース領域３６のアクセプタ濃度が１×１０１７／ｃｍ３の場合である。ベース領域３６のシート抵抗は図３６に示すように１／（ｑ μh ｐ）に比例する。しかし、図３８に示すように４×１０１７／ｃｍ３以下の領域ＩＩＩ～Ｖでは６００Ｋ以上で抵抗が増加するのに対し、８×１０１７／ｃｍ３以上の領域Ｉと領域ＩＩでは温度の増加とともにシート抵抗が減少している。温度とともにシート抵抗が減少する場合は、高温でベース領域３６の電圧降下が小さくなり、寄生トランジスタの正帰還動作がかからない。
【0071】
制御部１０は、それぞれのＳｉＣチップ２２に流れるドレイン電流の電流密度が６０００Ａ／ｃｍ２を超える場合に、それぞれのＳｉＣチップ２２のターンオフ時間を第１ターンオフ時間に設定してよい。このような設計および制御により、ＳｉＣチップ２２の耐量低下を抑制できる。
【0072】
制御部１０は、それぞれのＳｉＣチップ２２に流れるドレイン電流の波形に基づいて、それぞれのＳｉＣチップ２２（または全てのＳｉＣチップ２２）のＭＯＳＦＥＴのターンオフ時間を制御してもよい。例えば制御部１０は、ドレイン電流の波形の立ち上りエッジの傾きに基づいて、それぞれのＳｉＣチップ２２のＭＯＳＦＥＴのターンオフ時間を制御してよい。制御部１０は、当該傾きが、所定の基準値以上の場合に、ターンオフ時間を第１ターンオフ時間に設定してよい。制御部１０は、ドレイン電流の波形が立ち上がっている途中の段階で、当該立ち上り波形に基づいてドレイン電流のピーク値ＩＡＶを推定し、推定したピーク値が所定の基準値以上となる場合には、ターンオフ時間を第１ターンオフ時間に設定してよい。これにより、寄生トランジスタがオンしそうなＳｉＣチップ２２のターンオフ時間を短くして、耐量低下を抑制できる。または、いずれかのＳｉＣチップ２２において寄生トランジスタがオンしそうな場合に、全てのＳｉＣチップ２２のターンオフ時間を短くして、耐量低下を抑制できる。
【0073】
図１１は、アバランシェ降伏期間ｔＡＶを変化させたときの、アバランシェ耐量の変化を示す図である。図１１においては、ＳｉＣトレンチダイオードのＵＩＳ試験において、負荷インダクタンスＬを変化させることでアバランシェ降伏期間を変化させた例を丸印で示しており、ＳｉＣトレンチＭＯＳＦＥＴのＵＩＳ試験において、負荷インダクタンスＬを変化させることでアバランシェ降伏期間を変化させた例を上向きの三角印で示している。また、図９および図１０において説明した例を、それぞれ下向きの三角印で示している。また、図９および図１０と同様の測定をＳｉＣトレンチダイオードに対して行った結果を、四角印で示している。
【0074】
図７および図８において説明したように、ＳｉＣトレンチＭＯＳＦＥＴでは、アバランシェ降伏期間が大きくなると寄生トランジスタが正帰還動作して、耐量が低下している。図１１に示すように、電源電圧Ｖｃｃを３００Ｖから１１５０Ｖに増加させた場合のＳｉＣトレンチＭＯＳＦＥＴでは、アバランシェ降伏期間が０．８μｓから０．９３μｓに増加し、それに伴いアバランシェ耐量が低下している。一方で、ＳｉＣトレンチダイオードは、電源電圧Ｖｃｃを３００Ｖから１１５０Ｖに増加させても、アバランシェ耐量はほとんど変化していない。
【0075】
図１２は、測定回路２００の他の例を示す図である。本例では、ＤＵＴであるＳｉＣチップ２２を、２つの部分に分けて示している。つまり、ＳｉＣチップ２２－１およびＳｉＣチップ２２－２は、同一のチップの異なる部分である。
【0076】
ＳｉＣチップ２２－１は、主要領域であるＳｉＣチップ２２－２に対して、接触抵抗Ｒｃを異ならせた局所領域である。接触抵抗は、例えば２つのトレンチ部に挟まれた１つのメサ部に設けられたコンタクト領域４４と、ソース電極５０との間の抵抗である。または、上面視における１つのコンタクト領域４４と、ソース電極５０との間の抵抗である。本例のＳｉＣチップ２２－２における接触抵抗Ｒｃは１．８ｍΩｃｍ２あるいは０．１８ｍΩｃｍ２であり、ＳｉＣチップ２２－１における接触抵抗Ｒｃは、９ｍΩｃｍ２～１８０ｍΩｃｍ２である。
【0077】
図１３は、ＳｉＣチップ２２－１およびＳｉＣチップ２２－２におけるドレイン電圧およびドレイン電流を示している。図１２においてＳｉＣチップ２２－１のドレイン電流密度をＪＤＳ１とし、ＳｉＣチップ２２－２のドレイン電流密度をＪＤＳ２とし、合計のドレイン電流密度をＪＤＳとする。
【0078】
接触抵抗Ｒｃが高い局所領域が存在すると、ターンオフ期間の終期の近傍等において、局所領域に電流が集中する場合がある。このため局所領域が破壊されやすくなり、チップ全体の耐量が低下する場合がある。
【0079】
図１４Ａは、局所領域が存在する場合に、ＳｉＣチップ２２の寄生トランジスタが動作したか否かを示す表である。図１４Ａの例では、ドレイン電流の電流密度は６０００Ａ／ｃｍ２以上であり、負荷インダクタンスＬは１０μＨである。図１４Ａでは、局所領域の接触抵抗Ｒｃと、局所領域の面積割合とを変化させたときに、寄生トランジスタ（ＢＪＴ）が動作したか否かを示している。局所領域の接触抵抗Ｒｃは、例えばコンタクト領域４４のドーピング濃度により調整できる。局所領域の面積割合は、コンタクト領域４４が設けられた全体面積に対して、コンタクト領域４４の接触抵抗Ｒｃが小さい局所領域が占める割合である。図１４Ａの例では、局所領域の面積割合を、１ｐｐｍから４０％まで変化させている。
【0080】
図１４Ａに示すように、局所領域の接触抵抗Ｒｃが９．０ｍΩｃｍ２の場合、局所領域が存在していても寄生トランジスタは動作しなかった。ＳｉＣチップ２２においては、接触抵抗Ｒｃの最大値は、９ｍΩｃｍ２以下であってよい。これにより、ＳｉＣチップ２２の寄生トランジスタの動作を抑制し、耐量低下を抑制できる。
【0081】
接触抵抗Ｒｃが１０．８ｍΩｃｍ２の場合、局所領域の面積割合が１％以下だと、寄生トランジスタが動作した。局所領域の面積割合が小さいと、小さい領域の電流が集中するので寄生トランジスタが動作しやすくなる。一方で、局所面積の面積割合が２％以上だと、寄生トランジスタは動作しなかった。また、接触抵抗Ｒｃが１４．４ｍΩｃｍ２および１８．０ｍΩｃｍ２の場合、局所領域の面積割合が２％以下だと、寄生トランジスタが動作した。一方で、局所面積の面積割合が４％以上だと、寄生トランジスタは動作しなかった。さらに、接触抵抗Ｒｃが１８０ｍΩｃｍ２の場合、局所領域の面積割合が４％以下だと、寄生トランジスタが動作した。一方で、局所面積の面積割合が６％以上だと、寄生トランジスタは動作しなかった。このようなことからＳｉＣチップ２２においては、接触抵抗Ｒｃが９．０ｍΩｃｍ２より大きく１０．８ｍΩｃｍ２以下では最大値となる領域の面積を２％以上としてもよく、接触抵抗Ｒｃが１０．８ｍΩｃｍ２より大きく１８．０ｍΩｃｍ２以下では最大値となる領域の面積を４％以上としてもよく、接触抵抗Ｒｃが１８．０ｍΩｃｍ２より大きく１８０ｍΩｃｍ２以下では最大値となる領域の面積を６％以上としてもよい。ＢＪＴ破壊は、主要領域の接触抵抗Ｒｃではなく、局所領域の面積割合とその接触抵抗Ｒｃに依存している。
【0082】
図１４Ｂは、ＳｉＣチップ２２の断面の他の例を示す図である。本例のＳｉＣチップ２２は、コンタクト領域４４の構造が、本明細書において説明した他の例と相違する。コンタクト領域４４以外の構造は、本明細書において説明したいずれかの態様と同様である。本例のＳｉＣチップ２２は、コンタクト領域４４の構造を変更することで、接触抵抗Ｒｃを小さくする。これにより、ＳｉＣチップ２２の寄生トランジスタの動作を抑制し、耐量低下を抑制できる。
【0083】
本例では、半導体基板３０においてソース電極５０が設けられた面を上面２１とする。上面２１と平行な２つの軸をＸ軸およびＹ軸とする。Ｘ軸およびＹ軸は互いに直交している。上面２１と垂直な軸をＺ軸とする。Ｚ軸は、半導体基板３０の深さ方向を示す軸である。Ｘ軸方向は第１の方向の一例であり、Ｙ軸方向は第２の方向の一例である。
【0084】
本例では、複数のゲートトレンチ部６０が、Ｘ軸方向に沿って所定の間隔で配置されている。それぞれのゲートトレンチ部６０は、半導体基板３０の上面２１から半導体基板３０の内部まで設けられている。Ｘ軸方向において２つのゲートトレンチ部６０に挟まれた半導体基板３０の領域を、メサ部６１と称する。
【0085】
図３等において説明したように、上面２１におけるメサ部６１には、ソース領域３８およびコンタクト領域４４が設けられている。ソース領域３８は、上面２１においてゲートトレンチ部６０と接して設けられた第１導電型（本例ではＮ＋型）の領域である。コンタクト領域４４は、上面２１に設けられた第２導電型（本例ではＰ＋型）の領域である。
【0086】
本例のコンタクト領域４４は、ソース領域３８よりも上側に突出する突出部４５を有する。突出部４５の上面および側面は、ソース電極５０と接触する。突出部４５を設けることで、ソース電極５０とコンタクト領域４４との接触面積を増大させることができ、コンタクト抵抗Ｒｃのばらつきを低減できる。
【0087】
Ｘ軸方向におけるコンタクト領域４４の幅を第１の幅Ｗ１とする。第１の幅Ｗ１は、コンタクト領域４４の当該方向における最大の幅である。Ｚ軸方向において、突出部４５がソース領域３８の上端よりも突出する長さを、突出長さＨ１とする。突出長さＨ１は、突出部４５の上端と、ソース領域３８の上端との、Ｚ軸方向における距離である。
【0088】
突出長さＨ１は、第１の幅Ｗ１以上であってよい。突出長さＨ１を大きくすることで、ソース電極５０とコンタクト領域４４との接触面積を増大させることができ、コンタクト抵抗Ｒｃを低減できる。突出長さＨ１は、第１の幅Ｗ１の１．５倍以上であってよく、２倍以上であってもよい。
【0089】
図１４Ｂの例では、Ｘ軸方向における突出部４５の幅は、コンタクト領域４４の第１の幅Ｗ１と同一である。他の例では、突出部４５の幅は第１の幅Ｗ１より小さくてもよい。半導体基板３０の上面２１において、突出部４５以外の領域を所定の深さまでエッチングすることで、突出部４５を形成してよい。突出部４５を形成した後に、ゲートトレンチ部６０を形成してよい。
【0090】
【0091】
本例のＳｉＣチップ２２は、１つのメサ部６１において、コンタクト領域４４が複数の突出部４５を有している。複数の突出部４５を設けることで、ソース電極５０とコンタクト領域４４との接触面積を更に増大させることができる。１つのコンタクト領域４４が、２つの突出部４５を有してよく、３つ以上の突出部４５を有していてもよい。
【0092】
本例の複数の突出部４５は、Ｘ軸方向に並んでいる。２つの突出部４５の間のコンタクト領域４４の上端は、ソース領域３８の上端の位置と同一であってよく、ソース領域３８の上端より上方に配置されてよく、ソース領域３８の上端より下方に配置されていてもよい。
【0093】
図１４Ｄおよび図１４Ｅは、ＳｉＣチップ２２の断面の他の例を示す図である。図１４Ｄおよび図１４Ｅの例では、Ｙ軸方向に沿って、コンタクト領域４４およびソース領域３８が交互に配置されている。図１４Ｄは、コンタクト領域４４を通過するＸＺ断面を示し、図１４Ｅは、ソース領域３８を通過するＸＺ断面を示している。本例のコンタクト領域４４およびソース領域３８のそれぞれは、Ｘ軸方向において、２つのゲートトレンチ部６０の間の全体に設けられている。
【0094】
図１４Ｄに示すように、本例のコンタクト領域４４も突出部４５を有している。Ｘ軸方向において、突出部４５の幅は、コンタクト領域４４の幅と同一であってよく、コンタクト領域４４の幅より小さくてもよい。突出部４５は、ゲートトレンチ部６０を覆う層間絶縁膜５４と接していてよく、離れていてもよい。
【0095】
図１４Ｆは、図１４Ｄおよび図１４Ｅにおけるｄ－ｄ線を通過するＹＺ断面の一例を示す図である。図１４Ｆに示すように、Ｙ軸方向に離散的に配置されたそれぞれのコンタクト領域４４が突出部４５を有している。本例では、複数の突出部４５がＹ軸方向に並んでいる。本例では、それぞれのコンタクト領域４４は、１つの突出部４５を有している。Ｙ軸方向において、突出部４５の幅は、コンタクト領域４４の幅と同一であってよく、コンタクト領域４４の幅より小さくてもよい。
【0096】
本例では、コンタクト領域４４のＹ軸方向の幅を第１の幅Ｗ１とする。突出部４５の突出長さＨ１は、第１の幅Ｗ１以上であってよい。突出長さＨ１は、第１の幅Ｗ１の１．５倍以上であってよく、２倍以上であってもよい。
【0097】
【0098】
本例のＳｉＣチップ２２は、１つのコンタクト領域４４が、Ｙ軸方向に並んだ複数の突出部４５を有している。２つの突出部４５の間のコンタクト領域４４の上端は、ソース領域３８の上端の位置と同一であってよく、ソース領域３８の上端より上方に配置されてよく、ソース領域３８の上端より下方に配置されていてもよい。複数の突出部４５を設けることで、ソース電極５０とコンタクト領域４４との接触面積を更に増大させることができる。
【0099】
図１４Ｈは、ＳｉＣチップ２２の断面の他の例を示す図である。本例のＳｉＣチップ２２は、本明細書において説明した他の例に対して、コンタクトトレンチ部４７を更に備える。他の構造は、本明細書において説明したいずれかの例と同様である。
【0100】
ソース領域３８とコンタクト領域４４とは、Ｘ軸方向またはＹ軸方向において接している。本例のコンタクトトレンチ部４７は、ソース領域３８およびコンタクト領域４４の境界位置を含み、且つ、ソース領域３８およびコンタクト領域４４のそれぞれの領域に配置された部分を有する溝部である。コンタクトトレンチ部４７の側壁にはコンタクト領域４４が露出しており、コンタクトトレンチ部４７の内部にはソース電極５０が充填されている。これにより、ソース電極５０とコンタクト領域４４との接触面積を更に増大させることができる。
【0101】
他の例では、コンタクトトレンチ部４７は、コンタクト領域４４の内部には設けられなくてもよい。この場合も、コンタクトトレンチ部４７は、ソース領域３８およびコンタクト領域４４の境界位置を含み、且つ、ソース領域３８に配置された部分を有する。本例では、コンタクト領域４４に接する位置における、ソース領域３８の上端５１が、ゲートトレンチ部６０の上端５３よりも下方に配置されている。コンタクトトレンチ部４７の側壁にはコンタクト領域４４が露出しており、コンタクトトレンチ部４７の内部にはソース電極５０が充填されている。これにより、ソース電極５０とコンタクト領域４４との接触面積を更に増大させることができる。
【0102】
本例のコンタクトトレンチ部４７は、Ｘ軸方向に隣り合うソース領域３８およびコンタクト領域４４の境界位置に配置されている。コンタクトトレンチ部４７は、Ｙ軸方向に延伸して設けられてよい。つまりコンタクトトレンチ部４７のＹ軸方向の長さは、Ｘ軸方向の長さより大きくてよい。
【0103】
他の例では、コンタクトトレンチ部４７は、図１４Ｆに示したような、Ｙ軸方向に隣り合うソース領域３８およびコンタクト領域４４の境界位置に配置されていてもよい。この場合、コンタクトトレンチ部４７は、Ｘ軸方向に延伸して設けられてよい。つまりコンタクトトレンチ部４７のＸ軸方向の長さは、Ｙ軸方向の長さより大きくてよい。
【0104】
（ＳｉＣトレンチＭＯＳＦＥＴにおけるアバランシェ耐量の負荷インダクタンス依存性および破壊メカニズムの考察）
以下においては、ＳｉＣトレンチＭＯＳＦＥＴにおけるアバランシェ耐量の負荷インダクタンス依存性および破壊メカニズムの考察を述べる。以下の考察は、本発明の範囲を、請求項に記載した内容を超えて限定するものではない。以下の考察において、上述したＳｉＣトレンチＭＯＳＦＥＴを単にＭＯＳＦＥＴ、ＳｉＣトレンチダイオードを単にダイオードと称する場合がある。
以下においては、ＳｉＣトレンチＭＯＳＦＥＴにおけるアバランシェ耐量の負荷インダクタンス依存性および破壊メカニズムの考察を述べる。以下の考察は、本発明の範囲を、請求項に記載した内容を超えて限定するものではない。以下の考察において、上述したＳｉＣトレンチＭＯＳＦＥＴを単にＭＯＳＦＥＴ、ＳｉＣトレンチダイオードを単にダイオードと称する場合がある。
【0105】
４Ｈ－ＳｉＣを用いた金属酸化物半導体電界効果型トランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）は、現在主流のシリコン（Ｓｉ）を用いた絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）と比較して、高速スイッチング、低導通損失、高温動作など様々なアドバンテージがある。そのため、ＳｉＣ－ＭＯＳＦＥＴは、自動車、鉄道、再生可能エネルギーシステムなど、さまざまなアプリケーションでの利用が始まっている。
【0106】
近年ＳｉＣウェハ結晶中に存在するキラー欠陥密度の低減が進み、ＳｉＣ素子の良品率は改善されてきた。しかしそれでもＳｉＣ素子のチップサイズは、良品率を高く維持するためには１ｃｍ２程度までしか大きくできない。従って電流定格が大きいパワーモジュールではＳｉＣチップを並列接続する必要がある。この場合の懸念の一つは、ゲートしきい値電圧（Ｖｔｈ）が低いなどの理由で特定チップのターンオフ時間が遅くなり、結果としてそのチップにモジュールの全電流が集中してアバランシェ降伏を引き起こすことである。アバランシェ耐量が不十分な場合、素子が破壊してしまうことがある。最新のＳｉＣモジュールでは、スイッチング損失低減のため、高ｄＩＤ／ｄｔ（ＩＤ：ドレイン電流）で動作させており、高いサージ電圧が発生するので注意が必要である。例えば寄生ループインダクタンスが１００ｎＨ、ターンオフ時のｄＩＤ／ｄｔが５ｋＡ／μｓの動作条件では５００Ｖもの大きなサージ電圧が発生し、アバランシェ降伏を引き起こし、破壊のリスクが高まる。このようなことから最先端モジュール向けＳｉＣ ＭＯＳＦＥＴは高アバランシェ耐量とする必要がある。
【0107】
ＳｉＣ－ＭＯＳＦＥＴの非クランプ誘導性スイッチング（Ｕｎｃｌａｍｐｅｄ Ｉｎｄｕｃｔｉｖｅ Ｓｗｉｔｃｈｉｎｇ：ＵＩＳ）試験によるアバランシェ耐量については多くの研究がなされている。中にはＵＩＳ試験における負荷インダクタンスに対するアバランシェ耐量の依存性を調べたものもある。前述のように特定のチップにターンオフ時に電流集中する場合、一素子の定格電流の並列個数倍のアバランシェ電流導通時でも破壊しない設計とする必要がある。一般的にモジュールの寄生インダクタンスは１μＨ以下と低いので、そのような低インダクタンスでも破壊しないアバランシェ電流を調査することはＳｉＣ ＭＯＳＦＥＴを実用化する上で極めて重要だが、そのような報告は見受けられない。
【0108】
一方で、ＵＩＳ試験における破壊メカニズムは完全には解明されているとは言い難い。破壊メカニズムの一つは高電圧下で大電流が流れるとジュール熱により素子内温度が高くなり、ある臨界温度にて破壊が起きるというものである（A. Konstantinov, F. Allerstam, H. Pham, G. Park, K. S. Park, D. Waible, and T. Neyer, "Critical temperature and failure mechanism of SiC Schottky rectifiers in Unclamped Inductive Switching (UIS)", Proceedings of the 2020 32nd International Symposium on Power Semiconductor Devices and ICs (ISPSD), 2020, pp.158-161）。また、Ｒｅｎ等は負荷インダクタンス 75μH～10 mHでのSiCプレーナMOSFETのアバランシェ破壊モードとして寄生バイポーラトランジスタ(Bipolar Junction Transistor：BJT)動作の可能性を検討している（N. Ren, K. L. Wang, "Failure Mechanism Analysis of SiC MOSFETs in Unclamped Inductive Switching Conditions", Proc. 31st International Symposium on Power Semiconductor Devices & ICs, 2019, pp.183-186）。さらにＨｕ等は、負荷インダクタンスを１．２ｍＨから９．５ｍＨと増加すると、アバランシェ破壊に至るアバランシェエネルギーが増加し、アバランシェ電流が減少したと報告している（J. Hu, O. Alatise, J. A. O. Gonzalez, R. Bonyadi, L. Ran and P. A. Mawby, "The Effect of Electrothermal Nonuniformities on Parallel Connected SiC Power Devices Under Unclamped and Clamped Inductive Switching ", IEEE Transactions on Power Electronics, Vol.31, No.6, 2016, pp.4526-4535）。これは負荷インダクタンスが高い場合にはアバランシェ電流が小さいので、アバランシェ電流のセル間のばらつきが小さく、素子表面のｎ＋ソース／ｐベース／ｎ・ＪＦＴにより構成される寄生ＢＪＴ動作が抑制されたためであるとしている。Ｆａｙｙａｚ等は、アバランシェ降伏条件下での高い素子内温度によってゲートしきい値電圧（Ｖｔｈ）)の低下が引き起こされ、それによりＭＯＳチャネル電流が流れることで、素子内温度がさらに上がり破壊に至るという破壊メカニズムを提案している（A. Fayyaz, A. Castellazzi, G. Romano, M. Riccio, A. Irace, J. Urresti and N. Wright, "UIS failure mechanism of SiC power MOSFETs", IEEE 4th Workshop on Wide Bandgap Power Devices and Applications (WiPDA), 2016, pp.118-122）。しかし、Ｎｉｄａ等はターンオフ時のゲート負バイアスのアバランシェ耐量への影響を調査し、ゲート負バイアスを深くしてもアバランシェ耐量は改善しないことを報告している（S. Nida, T. Ziemann, B. Kakarla, and U. Grossner, "Effect of Negative Gate Bias on Single Pulse Avalanche Ruggedness of 1.2kV Silicon Carbide MOSFETs", Materials Science Forum, Vol.924, 2018, pp.735-738）。このようにアバランシェ破壊メカニズムは今もって明らかにはなっていない。
【0109】
以上のような背景から、本考察は以下のことを目的とする。
（１）Ｓｉ－ＩＧＢＴに対するＳｉＣ－ＭＯＳＦＥＴの並列接続の優位性を示すこと。実際のパワーモジュールの寄生インダクタンス値に近い１μＨ（本考察で検証可能な最小負荷インダクタンス）におけるアバランシェ許容電流を測定し、モジュール内における各素子の並列接続可能な最大個数を求める。
（２）アバランシェ破壊メカニズムを明らかにすること。素子表面近傍の寄生ｎ－ｐ－ｎ ＢＪＴの影響を検証するために、ＳｉＣトレンチＭＯＳＦＥＴからｎ＋ソース領域を意図的に除去したＳｉＣトレンチダイオードを試作・評価した。１μＨ～５ｍＨの広い範囲で、ＳｉＣトレンチＭＯＳＦＥＴとＳｉＣトレンチダイオードのアバランシェ耐量（電流とエネルギー）を調査・比較し、デバイスシミュレーションでアバランシェ破壊メカニズムを検証する。
（１）Ｓｉ－ＩＧＢＴに対するＳｉＣ－ＭＯＳＦＥＴの並列接続の優位性を示すこと。実際のパワーモジュールの寄生インダクタンス値に近い１μＨ（本考察で検証可能な最小負荷インダクタンス）におけるアバランシェ許容電流を測定し、モジュール内における各素子の並列接続可能な最大個数を求める。
（２）アバランシェ破壊メカニズムを明らかにすること。素子表面近傍の寄生ｎ－ｐ－ｎ ＢＪＴの影響を検証するために、ＳｉＣトレンチＭＯＳＦＥＴからｎ＋ソース領域を意図的に除去したＳｉＣトレンチダイオードを試作・評価した。１μＨ～５ｍＨの広い範囲で、ＳｉＣトレンチＭＯＳＦＥＴとＳｉＣトレンチダイオードのアバランシェ耐量（電流とエネルギー）を調査・比較し、デバイスシミュレーションでアバランシェ破壊メカニズムを検証する。
【0110】
（素子構造およびアバランシェ耐量評価方法）
本考察での評価素子（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ：ＤＵＴ）は、ＳｉＣトレンチＭＯＳＦＥＴ、ＳｉＣトレンチダイオードおよびＳｉ－ＩＧＢＴである。これらＤＵＴの電圧定格は１．２ｋＶであり、電流定格も同様とした。ＳｉＣトレンチＭＯＳＦＥＴおよびＳｉＣトレンチダイオードの断面図を図３および図４に示す。
本考察での評価素子（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ：ＤＵＴ）は、ＳｉＣトレンチＭＯＳＦＥＴ、ＳｉＣトレンチダイオードおよびＳｉ－ＩＧＢＴである。これらＤＵＴの電圧定格は１．２ｋＶであり、電流定格も同様とした。ＳｉＣトレンチＭＯＳＦＥＴおよびＳｉＣトレンチダイオードの断面図を図３および図４に示す。
【0111】
ＳｉＣトレンチＭＯＳＦＥＴは、トレンチ底部のｐウェルによって逆方向バイアス時に高電界からゲート酸化膜を保護するように設計されている。またｐベース／ｎ領域／トレンチ底ｐウェルで構成されるＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）領域は、低オン抵抗（低Ｒｏｎ・Ａ）、低ドレイン・ソース間リーク電流、および高耐圧を同時に満たすように最適化されている。さらに、約５Ｖの高Ｖｔｈとして電気ノイズによる誤ターンオンを防ぎつつ、ゲート酸化プロセスの最適化によりＲｏｎ・Ａを低く保っている。ドレイン・ソース間のオフ時のリーク電流１ｍA時の耐圧(BVDSS)は、２５℃の代表値で１５４０Vである。ＳｉＣトレンチダイオードは、ｎ＋ソース領域が存在しないこと以外は構造・寸法はＳｉＣトレンチＭＯＳＦＥＴと同じである。
【0112】
比較対象であるＳｉ－ＩＧＢＴにはトレンチゲート構造、薄ウェハによるフィールドストップ層、最適化された表面設計など最先端のデバイス技術が盛り込まれており、良好なオン電圧とターンオフ損失のトレードオフを示す構造となっている。図５に本考察でのＵＩＳ回路を示す。温度２５℃～１７５℃で測定を行った。このＵＩＳ回路は、ＤＣ電圧電源、１μＨ～５ｍＨの範囲の負荷インダクタンス、ゲート・ソース端子をショートした１．２ｋＶ ＳｉＣ－ＤＵＴ、ゲート駆動用ＭＯＳＦＥＴで構成されている。ゲート駆動用ＭＯＳＦＥＴは、１．２ｋＶ ＳｉＣ－ＤＵＴのみにアバランシェ降伏を引き起こすために３．３ｋＶと高い耐圧クラスとし、さらに活性領域を１．２ｋＶ ＳｉＣ－ＤＵＴの約6倍として低インダクタンス領域において十分高いドレイン電流が得られるようにしている。ＵＩＳ試験はＤＣ電源の電圧を徐々に増加させながら、素子の破壊が起きるまで繰り返し実施される。破壊前に素子ダメージがあると正確な耐量評価ができないが、図１５に示すように１２００Ｖでのドレイン・ソース間のリーク電流（ＩＤＳＳ）は破壊前のＵＩＳ測定時ではほぼ一定で推移しており、デバイス破壊前にデバイスダメージはないことを確認している。素子破壊前の最後のＵＩＳ試験におけるドレイン電流密度のピークをアバランシェ許容電流密度ＪＡＶ[Ａ／ｃｍ２]とし、アバランシェ降伏期間中の各時間でのドレイン電圧とドレイン電流の積をアバランシェ期間で積分し、活性面積で割ったものをアバランシェ保持エネルギーＥＡＶ[Ｊ／ｃｍ２]としている。これらＪＡＶ、ＥＡＶをアバランシェ耐量と呼ぶ。
【0113】
（ＳｉＣトレンチＭＯＳＦＥＴのアバランシェ耐量の負荷インダクタンス依存性）
図７、図８、図１６および図１７にアバランシェ許容電流密度JＡＶとアバランシェ保持エネルギーＥＡＶの負荷インダクタンス依存性を示す。負荷インダクタンスは１μＨ～５ｍＨの範囲で、温度は２５℃～１７５℃の範囲で変化させている。パワーモジュールの寄生インダクタンスに近い、負荷インダクタンス１μＨにおいて、ＳｉＣトレンチＭＯＳＦＥＴのＪＡＶは２５℃～１７５℃の温度範囲にて６０００ＡＡ／ｃｍ２以上となった。この値は、Ｓｉ－ＩＧＢＴでの１７５℃におけるＪＡＶの約３．３倍と高い。同一チップサイズをパワーモジュール内に並列接続した場合、ターンオフ時に一つのチップに集中する可能性のある電流値は各チップの定格電流の並列接続数倍になる。従って、アバランシェ許容電流ＪＡＶが高いＳｉＣトレンチＭＯＳＦＥＴはＳｉ－ＩＧＢＴより多くのチップを並列接続することができると言える。このことは同じ電流定格のパワーモジュールをより多くの小面積のチップで実現することができ、結晶中のキラー欠陥密度がまだ十分低減できていないＳｉＣ素子にとって良品率の向上とＳｉＣモジュールコストの低減につながる。
図７、図８、図１６および図１７にアバランシェ許容電流密度JＡＶとアバランシェ保持エネルギーＥＡＶの負荷インダクタンス依存性を示す。負荷インダクタンスは１μＨ～５ｍＨの範囲で、温度は２５℃～１７５℃の範囲で変化させている。パワーモジュールの寄生インダクタンスに近い、負荷インダクタンス１μＨにおいて、ＳｉＣトレンチＭＯＳＦＥＴのＪＡＶは２５℃～１７５℃の温度範囲にて６０００ＡＡ／ｃｍ２以上となった。この値は、Ｓｉ－ＩＧＢＴでの１７５℃におけるＪＡＶの約３．３倍と高い。同一チップサイズをパワーモジュール内に並列接続した場合、ターンオフ時に一つのチップに集中する可能性のある電流値は各チップの定格電流の並列接続数倍になる。従って、アバランシェ許容電流ＪＡＶが高いＳｉＣトレンチＭＯＳＦＥＴはＳｉ－ＩＧＢＴより多くのチップを並列接続することができると言える。このことは同じ電流定格のパワーモジュールをより多くの小面積のチップで実現することができ、結晶中のキラー欠陥密度がまだ十分低減できていないＳｉＣ素子にとって良品率の向上とＳｉＣモジュールコストの低減につながる。
【0114】
次にＳｉＣトレンチダイオードでは、負荷インダクタンスの増加に伴い、アバランシェ許容電流ＪＡＶは単調減少し、アバランシェ保持エネルギーＥＡＶは単調増加するという素直な特性を示す。ＳｉＣトレンチダイオードのアバランシェ破壊メカニズムは、アバランシェ降伏時の消費電力による過大な温度上昇が起こり、ある臨界温度で破壊するものと考えられている。このモデルでは図８および図１７に見られるＳｉＣダイオードのＥＡＶの単調増加は、以下のように説明される。
【0115】
低い負荷インダクタンスではアバランシェ期間ｔＡＶが１μｓ以下と非常に短く、発熱はドリフト層内で断熱的である。一方、高い負荷インダクタンスではアバランシェ期間ｔＡＶが数１０μｓオーダーと長く、熱拡散によって加熱される体積が広がる。従って、破壊時の温度が同じであるなら負荷インダクタンスが増加するとより多くのエネルギーが必要になる。このとき熱拡散長Ｌｔは
Ｌｔ＝ｂ（ＤｔＡＶ）１／２
（ｂは数値係数、Ｄは熱拡散定数）と表され、ＥＡＶはＬｔに比例するので、ＳｉＣトレンチダイオードの破壊メカニズムが上記であるとすれば、ＥＡＶはｔＡＶ １／２に対して直線的に増加する。
Ｌｔ＝ｂ（ＤｔＡＶ）１／２
（ｂは数値係数、Ｄは熱拡散定数）と表され、ＥＡＶはＬｔに比例するので、ＳｉＣトレンチダイオードの破壊メカニズムが上記であるとすれば、ＥＡＶはｔＡＶ １／２に対して直線的に増加する。
【0116】
ＭＯＳＦＥＴの局所領域での電力密度は、ダイオードの電力密度に対して高くなりやすい。電力密度の差異が、温度上昇率の差異となる。上述したように、半導体基板３０の内部温度が臨界温度に到達すると寄生トランジスタ（ＢＪＴ）の破壊を引き起こす。臨界温度は、ベース領域３６のシート抵抗が増加しはじめる温度であり、ＢＪＴ破壊とは、ＢＪＴ動作と、それに続くＢＪＴ電子電流密度の正帰還による破壊である。
【0117】
負荷インダクタンスが１０μＨ程度のような、Medium-L領域の中で負荷インダクタンスが比較的に低い領域では、アバランシェ期間が比較的に短い。このため、ＭＯＳＦＥＴの局所領域と、ダイオードとの電力密度に差異が温度に反映されやすい。その結果、ＭＯＳＦＥＴの局所領域では、ダイオードに対してアバランシェ耐量は低くなる。
【0118】
負荷インダクタンスが１００μＨ程度のような、Medium-L領域の中で負荷インダクタンスが比較的に高い領域では、アバランシェ期間が比較的に長いので、ＭＯＳＦＥＴの局所領域から外方に熱拡散してしまう。その結果、電力密度は温度に反映されにくく、また、均熱化される。このため、ＭＯＳＦＥＴの局所領域が臨界温度に達するには、より大きな電力密度が必要になり、図１７に示すように、ＭＯＳＦＥＴのアバランシェ耐量はダイオードの特性に近づいていく。
【0119】
図１８にＳｉＣトレンチダイオードにおけるＥＡＶとアバランシェ持続時間の平方根ｔＡＶ
１／２の関係を示す。この関係もほぼ線形になっており、高負荷インダクタンスにより熱拡散が起こるとする上記のメカニズムを裏付けていると思われる。
【0120】
一方、ＳｉＣトレンチＭＯＳＦＥＴではアバランシェ耐量は負荷インダクタンスに対して、非連続的な特性を示す。１７５℃では負荷インダクタンスを５μHから１０μH（２５℃では１０μＨから３０μＨ）へ増加すると急激にＳｉＣトレンチＭＯＳＦＥＴのアバランシェ耐量がダイオードと比べて低下する。１７５℃では１０μＨ～１００μＨ（２５℃では３０μＨ～１００μＨ）の範囲で負荷インダクタンスを増加していくとＥＡＶが増加しつつもダイオードとのＥＡＶの差が小さくなっていき、３００μＨ以上では再びダイオードとの耐量が一致する。次節以降でこのような特異なＳｉＣトレンチＭＯＳＦＥＴのアバランシェ耐量の負荷インダクタンス依存性について解析する。
【0121】
簡便のために負荷インダクタンスの範囲を図７、図８、図１６および図１７のように「ＬｏＷ－Ｌ領域」、「Ｍｅｄｉｕｍ－Ｌ領域」、「Ｈｉｇｈ－Ｌ領域」と定義する。Ｍｅｄｉｕｍ－Ｌ領域はＳｉＣトレンチＭＯＳＦＥＴがＳｉＣトレンチダイオードよりアバランシェ耐量が低い領域である。Ｌｏｗ－Ｌ領域とＨｉｇｈ－Ｌ領域はそれぞれＭｅｄｉｕｍ－Ｌ領域より低いインダクタンス領域、高いインダクタンス領域と定義し、ＭＯＳＦＥＴがダイオードと同程度のアバランシェ耐量となる領域である。
【0122】
（ＳｉＣトレンチＭＯＳＦＥＴのアバランシェ破壊メカニズム）
（測定波形の解析）
図１９にＬｏｗ－Ｌ～Ｈｉｇｈ－Ｌの各領域でのＳｉＣトレンチＭＯＳＦＥＴとダイオードにおける破壊時と破壊前の最後のＵＩＳ試験の実測波形を重ね合わせたグラフを示す。図よりドレイン・ソース電圧(ＶＤＳ)波形が負荷インダクタンス領域によって異なっていることが分かる。Ｌｏｗ－Ｌ領域ではアバランシェ降伏初期のドレイン電流密度(ＪＤＳ)のピークでＶＤＳが最大になるのに対し、Ｍｅｄｉｕｍ－Ｌ、ＨＩｇｈ－Ｌ領域ではＪＤＳのピークを過ぎてからＶＤＳは最大となる。このＶＤＳ波形を以下のように解析し、最終的にアバランシェ降伏期間中の素子内温度を見積もった。ドリフト層全域で均一なドナー濃度をＮＤ、電子密度をｎ（ｔ）、ｎ－ドリフト層／ｐベース層接合界面での最大電界をＥｍ（ｔ）とすると、単純な１次元モデルではＶＤＳは以下の式で表される。
・・・式（１）
（測定波形の解析）
図１９にＬｏｗ－Ｌ～Ｈｉｇｈ－Ｌの各領域でのＳｉＣトレンチＭＯＳＦＥＴとダイオードにおける破壊時と破壊前の最後のＵＩＳ試験の実測波形を重ね合わせたグラフを示す。図よりドレイン・ソース電圧(ＶＤＳ)波形が負荷インダクタンス領域によって異なっていることが分かる。Ｌｏｗ－Ｌ領域ではアバランシェ降伏初期のドレイン電流密度(ＪＤＳ)のピークでＶＤＳが最大になるのに対し、Ｍｅｄｉｕｍ－Ｌ、ＨＩｇｈ－Ｌ領域ではＪＤＳのピークを過ぎてからＶＤＳは最大となる。このＶＤＳ波形を以下のように解析し、最終的にアバランシェ降伏期間中の素子内温度を見積もった。ドリフト層全域で均一なドナー濃度をＮＤ、電子密度をｎ（ｔ）、ｎ－ドリフト層／ｐベース層接合界面での最大電界をＥｍ（ｔ）とすると、単純な１次元モデルではＶＤＳは以下の式で表される。
【数1】
【0123】
ここでＥ（ｚ、ｔ）は時間ｔにおける深さｚ方向の電界分布、ｄはｎ－ドリフト層の厚さ、ｑは電荷素量、εｓはＳｉＣの誘電率である。上式のＥｍ（ｔ）は素子内温度で決まり、またｎ（ｔ）はドレイン電流密度ＪＤＳに比例するので、結局ＶＤＳは素子内温度とドレイン電流密度ＪＤＳの関数となる。温度一定条件におけるＪＤＳとＶＤＳの関係が分かれば、ＶＤＳ実測波形からアバランシェ降伏期間中の素子内温度を見積もることができる。
【0124】
図２０のＵＩＳ試験の実測波形を基に素子内温度の見積もり手順を説明する。まず、最大ＪＤＳ時のＶＤＳ（図中では１９４２Ｖ）とアバランシェ降伏終了時における、１７５℃、ＩＤＳＳ＝１ｍＡ時の耐圧（図中では１６３１Ｖ）の2点を結んで素子内温度１７５℃の時のＶＤＳ仮想線とする。図２０においてＪＤＳが時間とともにリニアに減少していることから、１７５℃時のＶＤＳ仮想線は上記２点間を直線で結んでいる。アバランシェ降伏期間中の各時間においてＶＤＳ測定波形と仮想線の乖離ΔＶＤＳは、１７５℃からの温度の増加分を示している。ＳｉＣ－ＭＯＳＦＥＴの接合温度に対する耐圧は、線形の関係を示すことが分かっている。
【0125】
図２１にこの考察で使用したＳｉＣトレンチＭＯＳＦＥＴの耐圧の温度依存性をプロットすると、その傾きの平均値は０．４０Ｖ／Ｋとなる。この値によりΔＶＤＳを温度に換算すれば、素子内温度を推定することができる。
【0126】
図２２にはＵＩＳ試験の破壊前の最後と破壊時の推定素子内温度とＪＤＳの軌跡を示す。負荷インダクタンスがＬｏｗ－ＬおよびＨｉｇｈ－Ｌ領域のＳｉＣトレンチＭＯＳＦＥＴ、さらに負荷インダクタンス全範囲のＳｉＣトレンチダイオードでは、破壊時の推定素子内温度は約９００Ｋであった。この温度はＡｌ（アルミニウム）融点の９３３Ｋと近い。
【0127】
図２３は１７５℃、１ｍＨでアバランシェ破壊したＳｉＣトレンチＭＯＳＦＥＴのソースＡｌメタル表面の二次電子顕微鏡像であるが、Ａｌメタルに多数の穴が空いていることが確認された。このようなことから、これらの素子破壊はソースメタルであるＡｌの溶融に関連していると思われる。一方、Ｍｅｄｉｕｍ－Ｌ領域におけるＳｉＣトレンチＭＯＳＦＥＴは、図２２に示すように８００Ｋ程度で破壊しており、Ａｌ溶融に関連した破壊メカニズムとは異なる破壊メカニズムが推測される。そこで過去に報告されている以下のアバランシェ破壊メカニズムを以下のセクションで検証する。
（１）寄生ｎ－ｐ－ｎ ＢＪＴ動作
（２）素子内温度上昇によるＶｔｈ低下とそれに伴うＭＯＳチャネル電流
（１）寄生ｎ－ｐ－ｎ ＢＪＴ動作
（２）素子内温度上昇によるＶｔｈ低下とそれに伴うＭＯＳチャネル電流
【0128】
（寄生ＢＪＴ動作と正帰還による破壊メカニズム）
寄生ＢＪＴ動作は、大きなアバランシェ正孔電流Ｉｈがｐベース層を流れ、ｐベースとソースメタル間の電圧降下ΔＶがｐベース／ｎ＋ソース接合の内蔵電位Ｖｂｉを超えると引き起こされ、次式で表される。
・・・式（２）
ここでＲｃは表面ｐベースとソースメタル間の接触抵抗、Ｒｓはｐベースの抵抗であり、Ｒｓは次式で表される。
・・・式（３）
ここでＬは正孔がｎ＋ソース領域に沿って通過する距離、Ａは正孔が通過するｐベースの断面である。μｈ（Ｔ）とｐ（Ｔ）はそれぞれ正孔移動度とｐベースの正孔濃度であり、どちらも素子内温度Ｔの関数である。μｈ（Ｔ）はＭａｓｅｔｔｉバルク移動度モデルに基づき、以下のように表される。
・・・式（４）
ここでNAはｐベースのアクセプター濃度であり、μｃｏｎｓｔ（Ｔ）は以下の式で記載される。
・・・式（５）
寄生ＢＪＴ動作は、大きなアバランシェ正孔電流Ｉｈがｐベース層を流れ、ｐベースとソースメタル間の電圧降下ΔＶがｐベース／ｎ＋ソース接合の内蔵電位Ｖｂｉを超えると引き起こされ、次式で表される。
【数2】
ここでＲｃは表面ｐベースとソースメタル間の接触抵抗、Ｒｓはｐベースの抵抗であり、Ｒｓは次式で表される。
【数3】
ここでＬは正孔がｎ＋ソース領域に沿って通過する距離、Ａは正孔が通過するｐベースの断面である。μｈ（Ｔ）とｐ（Ｔ）はそれぞれ正孔移動度とｐベースの正孔濃度であり、どちらも素子内温度Ｔの関数である。μｈ（Ｔ）はＭａｓｅｔｔｉバルク移動度モデルに基づき、以下のように表される。
【数4】
ここでNAはｐベースのアクセプター濃度であり、μｃｏｎｓｔ（Ｔ）は以下の式で記載される。
【数5】
【0129】
本考察で使用した（４）、（５）式のパラメータは以下の通りである。
μｍａｘ：１２４ｃｍ２／Ｖｓ
Ｅｘｐｏｎｅｎｔ：２．１５
μｍｉｎ1：８ｃｍ２／Ｖｓ
μｍｉｎ２：０ｃｍ２／Ｖｓ
Ｎｒｅｆ：８×１０１８ｃｍ－３
γ（Ｔ）：０．３４
また正孔濃度ｐ（T）は次式となる。
・・・式（６）
ここでｇＡはアクセプターの縮退度、ＮＶは価電子帯の有効状態密度、ΔＥＡはアクセプターのイオン化エネルギー（０．２ｅＶに設定）、ｋはボルツマン定数である。内蔵電位Ｖｂｉは以下の式となる。
・・・式（７）
ここでＮＤはｎ＋ソースのドナー濃度、ｎｉは４Ｈ－ＳｉＣの真性キャリア濃度である。Ｓｉ－ＭＯＳＦＥＴにおける過去の文献では、寄生ＢＪＴによる破壊は以下の連続した（１）～（６）の動作に正帰還がかかることにより引き起こされることが報告されている（I. Yoshida, T. Okabe, M. Katsueda, S. Ochi, and M. Nagata, "Thermal Stability and Second Breakdown in Planar Power MOSFET's", IEEE Transactions on Electron Devices, Vol. ED-27, No. 2, 1980, pp. 395-398）。
（１）寄生ＢＪＴ動作による電子電流の発生
（２）ドリフト層中の高電界による電子のドリフト
（３）衝突電離による電子正孔対の生成
（４）ｐベースを通過する正孔電流
（５）ｐベース／ｎ＋ソース接合のポテンシャル障壁の低減
（６）さらなるＢＪＴ電子電流の生成
また、電子および正孔の衝突電離係数α、βは、Ｌｏｈ（W. S. Loh, B. K. Ng, S. I. Soloviev, Ho-Young Cha, P. M. Sandvik, C. M. Johnson, and J. P. R. David, "Impact Ionization Coefficients in 4H-SiC", IEEE Transactions on Electron Devices, Vol. 55, No. 8, 2008, pp. 1984-1990）、Ｎｉｗａ（H. Niwa, J. Suda, and T. Kimoto, "Temperature Dependence of Impact Ionization Coefficients in 4H-SiC", Materials Science Forum, Vols. 778-780, 2014, pp. 461-466）のモデルを使って次のように表される。
・・・式（８）
・・・式（９）
ここでＥ［Ｖ／ｃｍ］は電界強度、Ｔ［Ｋ］は素子内温度である。
μｍａｘ：１２４ｃｍ２／Ｖｓ
Ｅｘｐｏｎｅｎｔ：２．１５
μｍｉｎ1：８ｃｍ２／Ｖｓ
μｍｉｎ２：０ｃｍ２／Ｖｓ
Ｎｒｅｆ：８×１０１８ｃｍ－３
γ（Ｔ）：０．３４
また正孔濃度ｐ（T）は次式となる。
【数6】
ここでｇＡはアクセプターの縮退度、ＮＶは価電子帯の有効状態密度、ΔＥＡはアクセプターのイオン化エネルギー（０．２ｅＶに設定）、ｋはボルツマン定数である。内蔵電位Ｖｂｉは以下の式となる。
【数7】
ここでＮＤはｎ＋ソースのドナー濃度、ｎｉは４Ｈ－ＳｉＣの真性キャリア濃度である。Ｓｉ－ＭＯＳＦＥＴにおける過去の文献では、寄生ＢＪＴによる破壊は以下の連続した（１）～（６）の動作に正帰還がかかることにより引き起こされることが報告されている（I. Yoshida, T. Okabe, M. Katsueda, S. Ochi, and M. Nagata, "Thermal Stability and Second Breakdown in Planar Power MOSFET's", IEEE Transactions on Electron Devices, Vol. ED-27, No. 2, 1980, pp. 395-398）。
（１）寄生ＢＪＴ動作による電子電流の発生
（２）ドリフト層中の高電界による電子のドリフト
（３）衝突電離による電子正孔対の生成
（４）ｐベースを通過する正孔電流
（５）ｐベース／ｎ＋ソース接合のポテンシャル障壁の低減
（６）さらなるＢＪＴ電子電流の生成
また、電子および正孔の衝突電離係数α、βは、Ｌｏｈ（W. S. Loh, B. K. Ng, S. I. Soloviev, Ho-Young Cha, P. M. Sandvik, C. M. Johnson, and J. P. R. David, "Impact Ionization Coefficients in 4H-SiC", IEEE Transactions on Electron Devices, Vol. 55, No. 8, 2008, pp. 1984-1990）、Ｎｉｗａ（H. Niwa, J. Suda, and T. Kimoto, "Temperature Dependence of Impact Ionization Coefficients in 4H-SiC", Materials Science Forum, Vols. 778-780, 2014, pp. 461-466）のモデルを使って次のように表される。
【数8】
【数9】
ここでＥ［Ｖ／ｃｍ］は電界強度、Ｔ［Ｋ］は素子内温度である。
【0130】
このようなモデルに基づき、以下にデバイスシミュレーションを実施した。ＳｉＣはワイドバンドギャップ半導体であるので特にｐ型に対して低抵抗なオーミック接触を得ることが難しい（T. Kimoto, and J. A. Cooper, "Fundamentals of Silicon Carbide Technology", John Wiley & Sons Singapore Pte. Ltd., 2014, p.256）。また素子間でのｐ型オーミック接触抵抗がばらつくという報告もある（谷本 智、SiCパワーデバイスのためのオーミックコンタクト形成技術、表面技術, Vol. 55, No.1, 2004, pp.29-32）。さらにコンタクトビアのサイズが２０×６μｍと縮小するとｐ＋接触抵抗が悪化する報告もある（A. May, M. Rommel, S. Beuer, and T. Erlbacher, "Via Size-Dependent Properties of TiAl Ohmic Contacts on 4H-SiC", Materials Science Forum, Vol. 1062, 2022, pp. 185-189）。これは小面積のｐ＋コンタクトビア内ではオーミック特性を示す合金層が十分に広がらず、上方のメタルとの間に空洞が形成されるためである。このようなことは、他のｐ＋オーミックメタル材料でも起こり得る。また一般的なＳｉＣ ＭＯＳＦＥＴのＰ＋コンタクトのサイズは、一辺が数μｍとこの報告例より小さく、一部のｐ＋コンタクトビアで空洞やオーミック性を示す合金層の欠如により接触抵抗がさらに高くなることが予想される。このようなことから、図５の１．２ｋＶ ＳｉＣ－ＤＵＴをデバイスシミュレーション上で二つのＤＵＴに並列に分割し、ｐ＋接触抵抗Ｒｃのセル間ばらつきを２つの値で代表させ、デバイスシミュレーションを行った（図１２参照）。その結果、以下のように寄生ＢＪＴ動作とその後の破壊を実測と同様に再現することができた。
【0131】
二つのＤＵＴの内、一方は比較的低いｐ+接触抵抗を持った活性領域の大部分に、またもう一方のＤＵＴは高いｐ＋接触抵抗を持つ局所的な活性領域（全体の２％）に対応させ、それぞれ「ｍａｉｎ－ＤＵＴ（ＳｉＣチップ２２－２に対応）」、「ｌｏｃａｌ－ＤＵＴ（ＳｉＣチップ２２－１に対応）」と呼ぶことにする。ｐ＋接触抵抗は素子内および素子間で広い範囲に連続的に分布すると思われるが、モデルの簡素化のためにｌｏｃａｌ－ＤＵＴのｐ＋接触抵抗をｍａｉｎ－ＤＵＴの１０倍とした。ＳｉＣトレンチＭＯＳＦＥＴとＳｉＣトレンチダイオードのデバイス構造を図２４および図２５に示す。これらのデバイスモデルでは、ｎ＋ソース、ｐ＋表面、およびトレンチの下のｐ＋ウェルに対してそれぞれ分離された電極を設定し、各電極のＳｉＣと電極メタル界面に接触抵抗を設定した。ＳｉＣトレンチＭＯＳＦＥＴでは、十分に低い直列抵抗Ｒｃ，ｎ＋がｎ＋ソース電極に接続されている。ｐ＋電極の直列抵抗Ｒｃ、ｐ＋は、上述のようにｍａｉｎ－ＤＵＴに対してｌｏｃａｌ－ＤＵＴを１０倍高く設定した。またＳｉＣトレンチダイオードでは、ｐベース電極に非常に高い直列抵抗Ｒｃ，ｐ－を設定し、ｐベース／Ａｌメタル界面での電気伝導を防いでいる。
【0132】
図２６にＳｉＣトレンチＭＯＳＦＥＴおよびＳｉＣトレンチダイオードの負荷インダクタンス１μＨ（ＬｏＷ－Ｌ）、１０μＨ（Ｍｅｄｉｕｍ－Ｌ）、５ｍＨ（Ｈｉｇｈ－Ｌ）におけるシミュレーション波形を示す。このときＵＩＳ試験の最大ドレイン電流は、実測と同様に設定している。これらの波形からＭｅｄｉｕｍ－Ｌ領域におけるＳｉＣトレンチＭＯＳＦＥＴの波形が、他の条件の波形とは大きく異なっている。ｌｏｃａｌ－ＭＯＳＦＥＴのドレイン電流はアバランシェ降伏後時間とともに徐々に増加し、最終的に発散する。その後ｍａｉｎ－ＭＯＳＦＥＴのドレイン電流は消失し、ＶＤＳが約１．７ｋＶから約４００Ｖに大幅に減少しており、素子破壊となっていることを示している。Ｍｅｄｉｕｍ－Ｌ領域のみＳｉＣトレンチＭＯＳＦＥＴのアバランシェ耐量が同じ条件でのＳｉＣトレンチダイオードより低く、一方Ｌｏｗ－Ｌ領域やＨｉｇｈ－Ｌ領域では両者のアバランシェ耐量はほぼ同じとなるシミュレーション結果が得られ、これは図７、図８、図１６、図１７、図１９の測定結果をよく再現している。
【0133】
図２６においてＭｅｄｉｕｍ－Ｌ領域でのＳｉＣトレンチＭＯＳＦＥＴ波形中に記載した時間１，２，３，４でのデバイス断面での電子電流密度分布を図２７Ａに示す。図２７Ｂに、時間１、２、３、４（ｔｉｍｅ１、２、３、４）を示す。寄生ＢＪＴ動作による電子電流がＪＦＥＴ領域に流れているが、素子破壊後の時間３，４において急激にこの電子電流が増加している。従って、Ｍｅｄｉｕｍ－Ｌ領域でのＭＯＳＦＥＴの素子破壊は局所的な寄生ＢＪＴ動作による電子電流に正帰還がかかり引き起こされるものと考えられる。
【0134】
図２８、図２９および図３０は、図２７ＡのＳｉＣトレンチＭＯＳＦＥＴのｐベース内に示される点Ａにおける負荷インダクタンス１μＨ（Ｌｏｗ－Ｌ）、１０μＨ（Ｍｅｄｉｕｍ－Ｌ）、５ｍＨ（Ｈｉｇｈ－Ｌ）での電子電流密度Ｊｅ、素子内温度、電位ＶＡの時間変化である。図２９のＭｅｄｉｕｍ－Ｌ領域では、ｐ＋接触抵抗が高いためにＶＡが低くなり、その結果寄生ＢＪＴ動作による電子電流Ｊｅが大きくなるので温度が急激に上昇する。シミュレーションでの素子内温度は破壊時に約８００Ｋと各インダクタンス領域の間で最も高い温度に達した。また、破壊時の点Ａの電位ＶＡも１．４４Ｖと最も低かった。従って、寄生ＢＪＴの動作により流れる電子電流Ｊｅの正帰還に入るものと思われる。
【0135】
Ｈｉｇｈ－Ｌ領域では、ＪｅはＭｅｄｉｕｍ－Ｌ領域よりも２桁低く、シミュレーションでの最大素子内温度は約６５０Ｋに留まる。また点Ａの電位ＶＡは１．７５Ｖと高く保たれるので、寄生ＢＪＴ動作による電子電流の正帰還には入らないものと思われる。さらに、Ｌｏｗ－Ｌ領域では、アバランシェ降伏開始時のＪｅがＭｅｄｕｍｕ－Ｌ領域よりもはるかに高く、Ｊｅのピークでの電位ＶＡも１．４７Ｖと大幅に減少している。しかし、アバランシェ降伏の持続時間がＭｅｄｉｕｍ－Ｌ領域よりも短いため、シミュレーションでの素子内温度上昇はＪｅピーク時に６９０Ｋとこの場合も低くなる。従って、寄生ＢＪＴは動作するものの、電子電流Ｊｅの正帰還が起きる前にアバランシェ期間が終わってしまうので、寄生ＢＪＴ動作をトリガーとした素子破壊は起こらないと考えられる。過去のＳｉバイポーラトランジスタにおいても２次降伏を引き起こすのに十分な時間が必要であるとの本シミュレーション結果と同様な報告がなされている（H. Melchior, and M. J. O. Strutt, "Secondary breakdown in transistors", Proceedings of the IEEE, Vol. 52, 1964, pp.439-440）。
【0136】
（ゲートしきい値電圧Ｖｔｈ低減による破壊メカニズムの可能性）
もう一つのアバランシェ破壊メカニズムは、高い素子内温度によるＶｔｈの低下とそれに伴うＭＯＳチャネル電流である。このメカニズムを検証するためにＤＵＴのゲートＶＧＳを－１０Ｖあるいは－２０Ｖとして負荷インダクタンス２μＨ～３０μＨ（Ｌｏｗ－Ｌ領域からＭｅｄｉｕｍ－Ｌ領域の一部）におけるアバランシェ耐量を評価した。その結果、図３１および図３２に示すようにゲート負バイアスを深くしてもアバランシェ耐量の改善は見られなかった。
もう一つのアバランシェ破壊メカニズムは、高い素子内温度によるＶｔｈの低下とそれに伴うＭＯＳチャネル電流である。このメカニズムを検証するためにＤＵＴのゲートＶＧＳを－１０Ｖあるいは－２０Ｖとして負荷インダクタンス２μＨ～３０μＨ（Ｌｏｗ－Ｌ領域からＭｅｄｉｕｍ－Ｌ領域の一部）におけるアバランシェ耐量を評価した。その結果、図３１および図３２に示すようにゲート負バイアスを深くしてもアバランシェ耐量の改善は見られなかった。
【0137】
またデバイスシミュレーションにおいてもＭｅｄｉｕｍ－Ｌ領域の３０μＨにおいてＶｔｈ低下とそれに伴うＭＯＳチャネル電流の検証を行った。ＭＯＳチャネル電流は、図３３に示すように、ＶＧＳ＝０Ｖでのみ確認できた。図３３の上部ラインＣ１におけるＶＧＳ＝０Ｖ、－１０Ｖでの総電流密度分布を図３４に示す。最大約１．１×１０４Ａ／ｃｍ２のＭＯＳチャネル電流がＶＧＳ＝０Ｖの条件で確認できたものの、この割合は総電流の２．２％程度に過ぎない。さらに、図３３の下側ラインＣ２における同じＶＧＳ条件での電流密度分布を図３５に示す。ＪＦＥＴ領域からの電子電流と、ｐベースの下部コーナーからのアバランシェ電流を確認し、ＶＧＳ＝０Ｖの場合のＪＦＥＴ領域からの電子電流の分布は、ＶＧＳ＝－１０Ｖの場合と明確な差は見られない。これらの結果から、Ｖｔｈの低下とそれに伴うＭＯＳチャネル電流が正帰還に入り、素子破壊する不良モードが起きる可能性は非常に小さいと考えられる。
【0138】
（考察の結論）
本考察では、ＵＩＳ回路において負荷インダクタンスを１μＨから５ｍＨの広い範囲で変化させ、１．２ｋＶ ＳｉＣトレンチＭＯＳＦＥＴのアバランシェ耐量および破壊メカニズムを調査・検証した。パワーモジュールの寄生インダクタンスに近い１μＨにおいてＳｉＣトレンチＭＯＳＦＥＴでは約６０００Ａ／ｃｍ２のアバランシェ許容電流密度が得られ、これはＳｉ－ＩＧＢＴの約３．３倍であることが示された。このことはＳｉＣ－ＭＯＳＦＥＴはＳｉ－ＩＧＢＴよりもパワーモジュール内により多くのチップを並列接続することができ、チップサイズの縮小と良品率向上に寄与する。
本考察では、ＵＩＳ回路において負荷インダクタンスを１μＨから５ｍＨの広い範囲で変化させ、１．２ｋＶ ＳｉＣトレンチＭＯＳＦＥＴのアバランシェ耐量および破壊メカニズムを調査・検証した。パワーモジュールの寄生インダクタンスに近い１μＨにおいてＳｉＣトレンチＭＯＳＦＥＴでは約６０００Ａ／ｃｍ２のアバランシェ許容電流密度が得られ、これはＳｉ－ＩＧＢＴの約３．３倍であることが示された。このことはＳｉＣ－ＭＯＳＦＥＴはＳｉ－ＩＧＢＴよりもパワーモジュール内により多くのチップを並列接続することができ、チップサイズの縮小と良品率向上に寄与する。
【0139】
ＳｉＣトレンチＭＯＳＦＥＴのアバランシェ耐量をｎ＋ソースのみを意図的に除去して作製したＳｉＣトレンチダイオードと比較し、ＳｉＣトレンチＭＯＳＦＥＴのアバランシェ破壊メカニズムを検証した。ＳｉＣトレンチＭＯＳＦＥＴは、１７５℃では１０μＨ～１００μＨ（Ｍｅｄｉｕｍ－Ｌ領域）でのみ、ＳｉＣトレンチダイオードよりもアバランシェ耐量が低くなり、１０μＨ未満（Ｌｏｗ－Ｌ領域）と３００μＨ以上（Ｈｉｇｈ－Ｌ領域）ではアバランシェ耐量は同程度となった。Ｍｅｄｉｕｍ－Ｌ領域でのＳｉＣトレンチＭＯＳＦＥＴのアバランシェ破壊は、寄生ｎｐｎＢＪＴ動作と電子電流の正帰還により引き起こされることが、デバイスシミュレーションでｐ＋接触抵抗のセル間ばらつきを導入することにより再現することができた。また、アバランシェ耐量は、ＤＵＴのゲート負バイアス電圧にはほとんど依存しない測定結果が得られた。従って、このＭｅｄｉｕｍ－Ｌ領域でのＳｉＣトレンチＭＯＳＦＥＴは、寄生ＢＪＴ動作と電子電流の正帰還によって素子破壊が起きていると結論付けられた。また、ＳｉＣトレンチＭＯＳＦＥＴの１０μＨ未満（Ｌｏｗ－Ｌ領域）および１００μＨ以上（Ｈｉｇｈ－Ｌ領域）では、実測のＶＤＳ波形から推定された素子内温度はいずれの条件においても９００Ｋに達し、またＳｉＣトレンチＭＯＳＦＥＴのＡｌソースメタル表面の二次電子顕微鏡では多数の穴が観察されていることから、これらの負荷インダクタンスの領域でのＳｉＣトレンチＭＯＳＦＥＴは、Ａｌソースメタルの溶融に関連して素子破壊が起こっているものと推察される。
【0140】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【符号の説明】
【0141】
１０・・・制御部、１２・・・電流検知部、２０・・・スイッチング部、２１・・・上面、２２・・・ＳｉＣチップ、３０・・・半導体基板、３２・・・ドリフト領域、３３・・・領域、３４・・・ドレイン領域、３６・・・ベース領域、３８・・・ソース領域、４０・・・領域、４２・・・下端領域、４４・・・コンタクト領域、４５・・・突出部、４７・・・コンタクトトレンチ部、５０・・・ソース電極、５１・・・上端、５２・・・ドレイン電極、５３・・・上端、５４・・・層間絶縁膜、６０・・・ゲートトレンチ部、６１・・・メサ部、６２・・・ゲート絶縁膜、６４・・・ゲート電極、１００・・・半導体モジュール、１２２・・・ＳｉＣチップ、２００・・・測定回路、２０２・・・駆動デバイス、２０４・・・負荷インダクタ、２０６・・・電源、２０８・・・ゲート抵抗、２０９・・・ゲート抵抗、２１０・・・パルス発生器、２１２・・・ゲート制御部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14A】
【図14B】
【図14C】
【図14D】
【図14E】
【図14F】
【図14G】
【図14H】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27A】
【図27B】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
