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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024095592
(43)【公開日】2024-07-10
(54)【発明の名称】集積回路素子及びそれを含む電子システム
(51)【国際特許分類】
H10B 43/50 20230101AFI20240703BHJP
H10B 43/27 20230101ALI20240703BHJP
H01L 21/8234 20060101ALI20240703BHJP
H01L 21/336 20060101ALI20240703BHJP
H10B 41/27 20230101ALI20240703BHJP
H10B 41/50 20230101ALI20240703BHJP
【ＦＩ】
H10B43/50
H10B43/27
H01L27/088 E
H01L27/088 D
H01L29/78 371
H10B41/27
H10B41/50
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023217236
(22)【出願日】2023-12-22
(31)【優先権主張番号】10-2022-0187757
(32)【優先日】2022-12-28
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000051
【氏名又は名称】弁理士法人共生国際特許事務所
(72)【発明者】
【氏名】金 俊 亨
(72)【発明者】
【氏名】具 池 謀
(72)【発明者】
【氏名】金 志 榮
(72)【発明者】
【氏名】成 錫 江
【テーマコード（参考）】
5F048
5F083
5F101
【Ｆターム（参考）】
5F048AA01
5F048AA07
5F048AB01
5F048AC01
5F048BA01
5F048BA14
5F048BA19
5F048BA20
5F048BB09
5F048BC03
5F048BC18
5F048BD07
5F048BF06
5F048BF07
5F048BF12
5F048BF15
5F048BF16
5F048BG13
5F048CB01
5F048CB03
5F048CB04
5F083EP02
5F083EP17
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP76
5F083ER22
5F083ER23
5F083GA10
5F083GA27
5F083HA02
5F083HA06
5F083HA07
5F083JA02
5F083JA04
5F083JA06
5F083JA19
5F083JA35
5F083JA39
5F083KA01
5F083KA05
5F083KA11
5F083KA18
5F083LA10
5F083LA21
5F083MA06
5F083MA16
5F083MA19
5F083MA20
5F083NA01
5F101BA01
5F101BA45
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
(57)【要約】
【課題】電気的な接続信頼性を有する集積回路素子及びそれを含む電子システムを提供する。
【解決手段】本発明による集積回路素子は、メモリセル領域及び接続領域を含む基板と、基板上で垂直方向に沿って離隔される複数のゲート電極を含むゲートスタックと、接続領域において、ゲートスタックの上面から内部に向かって延長され、底面に複数のゲート電極の内のいずれか１つのゲート電極が露出される複数のゲート接続オープニングと、複数のゲート接続オープニングの少なくとも内側面を覆い、いずれか１つのゲート電極と接続される複数のゲート接続構造物と、複数のゲート接続構造物の上端に接続される複数のゲートコンタクトと、を有する。
【選択図】図２８Ａ
【解決手段】本発明による集積回路素子は、メモリセル領域及び接続領域を含む基板と、基板上で垂直方向に沿って離隔される複数のゲート電極を含むゲートスタックと、接続領域において、ゲートスタックの上面から内部に向かって延長され、底面に複数のゲート電極の内のいずれか１つのゲート電極が露出される複数のゲート接続オープニングと、複数のゲート接続オープニングの少なくとも内側面を覆い、いずれか１つのゲート電極と接続される複数のゲート接続構造物と、複数のゲート接続構造物の上端に接続される複数のゲートコンタクトと、を有する。
【選択図】図２８Ａ
【特許請求の範囲】
【請求項1】
メモリセル領域及び接続領域を含む基板と、
前記基板上で垂直方向に沿って離隔される複数のゲート電極を含むゲートスタックと、
前記接続領域において、前記ゲートスタックの上面から内部に向かって延長され、底面に前記複数のゲート電極の内のいずれか１つのゲート電極が露出される複数のゲート接続オープニングと、
前記複数のゲート接続オープニングの少なくとも内側面を覆い、前記いずれか１つのゲート電極と接続される複数のゲート接続構造物と、
前記複数のゲート接続構造物の上端に接続される複数のゲートコンタクトと、を有することを特徴とする集積回路素子。
前記基板上で垂直方向に沿って離隔される複数のゲート電極を含むゲートスタックと、
前記接続領域において、前記ゲートスタックの上面から内部に向かって延長され、底面に前記複数のゲート電極の内のいずれか１つのゲート電極が露出される複数のゲート接続オープニングと、
前記複数のゲート接続オープニングの少なくとも内側面を覆い、前記いずれか１つのゲート電極と接続される複数のゲート接続構造物と、
前記複数のゲート接続構造物の上端に接続される複数のゲートコンタクトと、を有することを特徴とする集積回路素子。
【請求項2】
前記接続領域において、前記ゲートスタックの上面から内部に向かって延長される複数のスタックオープニングと、
前記複数のスタックオープニングの内側面を覆い、前記複数のゲート接続オープニングを限定する複数のスペーサ絶縁層と、をさらに有することを特徴とする請求項１に記載の集積回路素子。
前記複数のスタックオープニングの内側面を覆い、前記複数のゲート接続オープニングを限定する複数のスペーサ絶縁層と、をさらに有することを特徴とする請求項１に記載の集積回路素子。
【請求項3】
前記メモリセル領域において、前記ゲートスタックを貫通する複数のチャネル構造物と、
前記複数のチャネル構造物と離隔され、前記ゲートスタックを貫通する複数のダミー構造物と、をさらに有し、
前記複数のダミー構造物の内の少なくとも１つは、前記複数のゲート接続オープニングそれぞれの内部に配置され、前記複数のゲート接続構造物それぞれによって覆われることを特徴とする請求項１に記載の集積回路素子。
前記複数のチャネル構造物と離隔され、前記ゲートスタックを貫通する複数のダミー構造物と、をさらに有し、
前記複数のダミー構造物の内の少なくとも１つは、前記複数のゲート接続オープニングそれぞれの内部に配置され、前記複数のゲート接続構造物それぞれによって覆われることを特徴とする請求項１に記載の集積回路素子。
【請求項4】
前記複数のダミー構造物の内の前記複数のゲート接続オープニングそれぞれの内部に配置される少なくとも１つのダミー構造物は、前記複数のゲート接続オープニングに配置されていない他のダミー構造物の上端より低い垂直レベルに位置する上端を有する損失ダミー構造物であることを特徴とする請求項３に記載の集積回路素子。
【請求項5】
前記損失ダミー構造物は、前記複数のゲート接続構造物それぞれと接続される前記いずれか１つのゲート電極を貫通して前記いずれか１つのゲート電極の上面より上側に突出することを特徴とする請求項４に記載の集積回路素子。
【請求項6】
前記損失ダミー構造物は、前記複数のゲート接続構造物それぞれと接続される前記いずれか１つのゲート電極を貫通するが、前記いずれか１つのゲート電極の上面より上側に突出しないことを特徴とする請求項４に記載の集積回路素子。
【請求項7】
前記複数のゲート接続構造物は、前記複数のゲート接続オープニングの底面から内側面に沿って延長され、複数のゲート接続オープニングの最上端まで延長されることを特徴とする請求項１に記載の集積回路素子。
【請求項8】
前記複数のゲート接続構造物は、前記複数のゲート接続オープニングを満たすことを特徴とする請求項７に記載の集積回路素子。
【請求項9】
前記複数のゲートコンタクトは、前記複数のゲート接続構造物を介して前記複数のゲート電極と電気的に接続され、
互いに異なる垂直レベルに位置する前記複数のゲートラインを電気的に接続する前記複数のゲートコンタクトは、同じ垂直高を有することを特徴とする請求項１に記載の集積回路素子。
互いに異なる垂直レベルに位置する前記複数のゲートラインを電気的に接続する前記複数のゲートコンタクトは、同じ垂直高を有することを特徴とする請求項１に記載の集積回路素子。
【請求項10】
前記ゲートスタックは、前記ゲートスタックを貫通するゲートスタック分離開口部によって取り囲まれる複数のメモリセルブロックを含み、階段構造を有さないことを特徴とする請求項１に記載の集積回路素子。
【請求項11】
メモリセル領域及び接続領域を含む基板と、
前記基板上で垂直方向に沿って交互に配置される複数の絶縁層及び複数のゲート電極を含むゲートスタックと、
前記メモリセル領域において、前記ゲートスタックを貫通する複数のチャネル構造物と、
前記接続領域において、前記ゲートスタックの上面から内部に向かって延長され、底面に前記複数のゲート電極の内のいずれか１つのゲート電極が露出される複数のゲート接続オープニングと、
前記複数のチャネル構造物と離隔され、前記ゲートスタックを貫通し、少なくとも１つが前記複数のゲート接続オープニングそれぞれの内部に配置される複数のダミー構造物と、
前記複数のゲート接続オープニングの内側面と底面をコンフォーマルに覆い、前記複数のゲート接続オープニングの底面に露出される前記いずれか１つのゲート電極と接続され、前記複数のゲート接続オープニングそれぞれの内部に配置される前記少なくとも１つのダミー構造物を覆う複数のゲート接続構造物と、
前記複数のゲート接続構造物の上端に接続される複数のゲートコンタクトと、を有することを特徴とする集積回路素子。
前記基板上で垂直方向に沿って交互に配置される複数の絶縁層及び複数のゲート電極を含むゲートスタックと、
前記メモリセル領域において、前記ゲートスタックを貫通する複数のチャネル構造物と、
前記接続領域において、前記ゲートスタックの上面から内部に向かって延長され、底面に前記複数のゲート電極の内のいずれか１つのゲート電極が露出される複数のゲート接続オープニングと、
前記複数のチャネル構造物と離隔され、前記ゲートスタックを貫通し、少なくとも１つが前記複数のゲート接続オープニングそれぞれの内部に配置される複数のダミー構造物と、
前記複数のゲート接続オープニングの内側面と底面をコンフォーマルに覆い、前記複数のゲート接続オープニングの底面に露出される前記いずれか１つのゲート電極と接続され、前記複数のゲート接続オープニングそれぞれの内部に配置される前記少なくとも１つのダミー構造物を覆う複数のゲート接続構造物と、
前記複数のゲート接続構造物の上端に接続される複数のゲートコンタクトと、を有することを特徴とする集積回路素子。
【請求項12】
前記複数のゲート電極の内の前記複数のゲート接続オープニングの底面に露出される前記いずれか１つのゲート電極より上側に位置するゲート電極と前記複数のゲート接続構造物との間に介在する複数のスペーサ絶縁層をさらに有することを特徴とする請求項１１に記載の集積回路素子。
【請求項13】
前記複数のスペーサ絶縁層それぞれは、前記複数の絶縁層の内の前記垂直方向に互いに隣接する２層の絶縁層の間に介在することを特徴とする請求項１２に記載の集積回路素子。
【請求項14】
前記複数のゲート接続オープニング内にそれぞれ配置される前記少なくとも１つのダミー構造物は、前記複数のゲート接続オープニング内にそれぞれ配置される前記ゲート接続構造物と接続される前記いずれか１つのゲート電極を貫通することを特徴とする請求項１１に記載の集積回路素子。
【請求項15】
前記複数のダミー構造物の内の前記複数のゲート接続オープニングそれぞれの内部に配置される少なくとも１つのダミー構造物は、前記複数のゲート接続オープニングに配置されない他のダミー構造物の上端より低い垂直レベルに位置する上端を有することを特徴とする請求項１４に記載の集積回路素子。
【請求項16】
前記複数のゲート接続オープニング内にそれぞれ配置される前記少なくとも１つのダミー構造物は、前記複数のゲート接続オープニング内にそれぞれ配置される前記ゲート接続構造物と接続される前記いずれか１つのゲート電極の上面より上側に突出することを特徴とする請求項１４に記載の集積回路素子。
【請求項17】
前記複数のゲート接続オープニング内にそれぞれ配置される前記少なくとも１つのダミー構造物は、前記複数のゲート接続オープニング内にそれぞれ配置される前記ゲート接続構造物と接続される前記いずれか１つのゲート電極の上面より上側に突出しないことを特徴とする請求項１４に記載の集積回路素子。
【請求項18】
前記複数のゲートコンタクトは、互いに同じ垂直高を有することを特徴とする請求項１１に記載の集積回路素子。
【請求項19】
メイン基板と、
前記メイン基板上の集積回路素子と、
前記メイン基板上で前記集積回路素子と電気的に接続されるコントローラと、を有し、
前記集積回路素子は、
メモリセル領域及び接続領域を含む基板上で垂直方向に沿って離隔される複数のゲート電極を含むゲートスタックと、
前記メモリセル領域において、前記ゲートスタックを貫通する複数のチャネル構造物と、
前記接続領域において、前記ゲートスタックの上面から内部に向かって延長され、底面に前記複数のゲート電極の内のいずれか１つのゲート電極が露出される複数のゲート接続オープニングと、
前記複数のチャネル構造物と離隔され、前記ゲートスタックを貫通し、少なくとも１つが前記複数のゲート接続オープニングそれぞれの内部に配置される複数のダミー構造物と、
前記複数のゲート接続オープニングの内側面と底面を覆い、前記いずれか１つのゲート電極と接続される複数のゲート接続構造物と、
前記複数のゲート接続構造物の上端に接続される複数のゲートコンタクトと、を含むことを特徴とする電子システム。
前記メイン基板上の集積回路素子と、
前記メイン基板上で前記集積回路素子と電気的に接続されるコントローラと、を有し、
前記集積回路素子は、
メモリセル領域及び接続領域を含む基板上で垂直方向に沿って離隔される複数のゲート電極を含むゲートスタックと、
前記メモリセル領域において、前記ゲートスタックを貫通する複数のチャネル構造物と、
前記接続領域において、前記ゲートスタックの上面から内部に向かって延長され、底面に前記複数のゲート電極の内のいずれか１つのゲート電極が露出される複数のゲート接続オープニングと、
前記複数のチャネル構造物と離隔され、前記ゲートスタックを貫通し、少なくとも１つが前記複数のゲート接続オープニングそれぞれの内部に配置される複数のダミー構造物と、
前記複数のゲート接続オープニングの内側面と底面を覆い、前記いずれか１つのゲート電極と接続される複数のゲート接続構造物と、
前記複数のゲート接続構造物の上端に接続される複数のゲートコンタクトと、を含むことを特徴とする電子システム。
【請求項20】
前記複数のゲート接続構造物は、前記複数のゲート接続オープニングの底面から内側面に沿って延長され、複数のゲート接続オープニングの最上端まで延長され、
前記複数のゲートコンタクトは、互いに同じ垂直高を有することを特徴とする請求項１９に記載の電子システム。
前記複数のゲートコンタクトは、互いに同じ垂直高を有することを特徴とする請求項１９に記載の電子システム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、集積回路素子及びそれを含む電子システムに関し、特に、不揮発性メモリ素子を含む集積回路素子及びそれを含む電子システムに関する。
【背景技術】
【0002】
消費者は、高性能、小型、及び安価の集積回路素子を要求する。
したがって、高集積度の集積回路素子を達成するために、複数のメモリセルが垂直方向に配列される３次元不揮発性メモリ素子を含む集積回路素子及びそれを含む電子システムが提案された。
したがって、高集積度の集積回路素子を達成するために、複数のメモリセルが垂直方向に配列される３次元不揮発性メモリ素子を含む集積回路素子及びそれを含む電子システムが提案された。
【0003】
そして、集積化が進むにつれ、集積回路素子の電気的接続信頼性確保が課題となっている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特表２００６－５１４７８１号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明は上記従来の集積回路素子における課題に鑑みてなされたものであって、本発明の目的は、電気的な接続信頼性を有する集積回路素子及びそれを含む電子システムを提供することにある。
【課題を解決するための手段】
【0006】
上記目的を達成するためになされた本発明による集積回路素子は、メモリセル領域及び接続領域を含む基板と、前記基板上で垂直方向に沿って離隔される複数のゲート電極を含むゲートスタックと、前記接続領域において、前記ゲートスタックの上面から内部に向かって延長され、底面に前記複数のゲート電極の内のいずれか１つのゲート電極が露出される複数のゲート接続オープニングと、前記複数のゲート接続オープニングの少なくとも内側面を覆い、前記いずれか１つのゲート電極と接続される複数のゲート接続構造物と、前記複数のゲート接続構造物の上端に接続される複数のゲートコンタクトと、を有することを特徴とする。
【0007】
また、上記目的を達成するためになされた本発明による集積回路素子は、メモリセル領域及び接続領域を含む基板と、前記基板上で垂直方向に沿って交互に配置される複数の絶縁層及び複数のゲート電極を含むゲートスタックと、前記メモリセル領域において、前記ゲートスタックを貫通する複数のチャネル構造物と、前記接続領域において、前記ゲートスタックの上面から内部に向かって延長され、底面に前記複数のゲート電極の内のいずれか１つのゲート電極が露出される複数のゲート接続オープニングと、前記複数のチャネル構造物と離隔され、前記ゲートスタックを貫通し、少なくとも１つが前記複数のゲート接続オープニングそれぞれの内部に配置される複数のダミー構造物と、前記複数のゲート接続オープニングの内側面と底面をコンフォーマルに覆い、前記複数のゲート接続オープニングの底面に露出される前記いずれか１つのゲート電極と接続され、前記複数のゲート接続オープニングそれぞれの内部に配置される前記少なくとも１つのダミー構造物を覆う複数のゲート接続構造物と、前記複数のゲート接続構造物の上端に接続される複数のゲートコンタクトと、を有することを特徴とする。
【0008】
上記目的を達成するためになされた本発明による電子システムは、メイン基板と、前記メイン基板上の集積回路素子と、前記メイン基板上で前記集積回路素子と電気的に接続されるコントローラと、を有し、前記集積回路素子は、メモリセル領域及び接続領域を含む基板上で垂直方向に沿って離隔される複数のゲート電極を含むゲートスタックと、前記メモリセル領域において、前記ゲートスタックを貫通する複数のチャネル構造物と、前記接続領域において、前記ゲートスタックの上面から内部に向かって延長され、底面に前記複数のゲート電極の内のいずれか１つのゲート電極が露出される複数のゲート接続オープニングと、前記複数のチャネル構造物と離隔され、前記ゲートスタックを貫通し、少なくとも１つが前記複数のゲート接続オープニングそれぞれの内部に配置される複数のダミー構造物と、前記複数のゲート接続オープニングの内側面と底面を覆い、前記いずれか１つのゲート電極と接続される複数のゲート接続構造物と、前記複数のゲート接続構造物の上端に接続される複数のゲートコンタクトと、を含むことを特徴とする。
【発明の効果】
【0009】
本発明の係る集積回路素子によれば、ゲート接続オープニングの内側面と底面を覆うゲート接続構造物がゲート接続オープニングの底面に位置するゲート電極と接して接続され、ゲート接続構造物の上端に接続されるゲートコンタクトがゲート接続構造物と導電ラインＭＬを接続されるので、互いに異なる垂直レベルに位置する複数のゲートラインと電気的に接続される複数のゲートコンタクトは、同じ垂直レベルにおいて同じ垂直高を有するように形成し、複数のゲートコンタクトを形成するために、異なる垂直高を有するコンタクトホールを形成する必要がない。
また、複数のゲート接続オープニングそれぞれの下側に位置するゲート電極及び絶縁層を貫通するダミー構造物は、ゲートスタックを支持する支持構造物でもあり、複数のゲート接続オープニングを形成する過程において、ゲートスタックが崩れることを防止し、集積回路素子の構造的信頼性が確保される。
また、本発明の集積回路素子が含むゲートスタックは、階段構造を持たないので、複数の支持ホールを形成するためのエッチング工程を容易に実行することができ、
さらに、セルアレイ構造物の接続領域がゲートスタックの階段構造に配置される必要がないので、メモリセルブロック内で接続領域を自由に配置することができる。
また、複数のゲート接続オープニングそれぞれの下側に位置するゲート電極及び絶縁層を貫通するダミー構造物は、ゲートスタックを支持する支持構造物でもあり、複数のゲート接続オープニングを形成する過程において、ゲートスタックが崩れることを防止し、集積回路素子の構造的信頼性が確保される。
また、本発明の集積回路素子が含むゲートスタックは、階段構造を持たないので、複数の支持ホールを形成するためのエッチング工程を容易に実行することができ、
さらに、セルアレイ構造物の接続領域がゲートスタックの階段構造に配置される必要がないので、メモリセルブロック内で接続領域を自由に配置することができる。
【図面の簡単な説明】
【0010】
【図1】本発明の実施形態による集積回路素子の概略構成を示すブロック図である。
【図2】本発明の実施形態による集積回路素子の概略的な斜視図である。
【図3】本発明の実施形態による集積回路素子のメモリセルアレイの等価回路図である。
【図4】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図5A】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図5B】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図6】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図7】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図8】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図9】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図10A】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図10B】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図11】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図12A】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図12B】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図13】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図14】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図15】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図16】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図17】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図18A】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図18B】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図19】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図20】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図21A】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図21B】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図22】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図23】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図24】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図25】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図26】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図27】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図28A】本発明の実施形態による集積回路素子を説明するための断面図である。
【図28B】本発明の実施形態による集積回路素子を説明するための断面図である。
【図28C】本発明の実施形態による集積回路素子を説明するための断面図である。
【図29A】本発明の実施形態による集積回路素子を説明するための平面レイアウトである。
【図29B】本発明の実施形態による集積回路素子を説明するための平面レイアウトである。
【図29C】本発明の実施形態による集積回路素子を説明するための平面レイアウトである。
【図30】本発明の実施形態による集積回路素子を説明するための断面図である。
【図31】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図32】本発明の実施形態による集積回路素子を説明するための断面図である。
【図33】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図34】本発明の実施形態による集積回路素子を説明するための断面図である。
【図35】本発明の実施形態による集積回路素子を説明するための断面図である。
【図36】本発明の実施形態による集積回路素子を説明するための断面図である。
【図37】本発明の実施形態による集積回路素子を説明するための断面図である。
【図38】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図39】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図40A】本発明の実施形態による集積回路素子を説明するための断面図である。
【図40B】本発明の実施形態による集積回路素子を説明するための断面図である。
【図40C】本発明の実施形態による集積回路素子を説明するための斜視図である。
【図41】本発明の実施形態による集積回路素子を含む電子システムの概略構成を示す図である。
【図42】本発明の実施形態による集積回路素子を含む電子システムを概略的に示す斜視図である。
【図43】本発明の実施形態による集積回路素子を含む半導体パッケージを概略的に示す断面図である。
【発明を実施するための形態】
【0011】
【0012】
メモリセルアレイ２０は、複数のメモリセルブロック（ＢＬＫ１、ＢＬＫ２、．．．、ＢＬＫｎ）を含む。
複数のメモリセルブロック（ＢＬＫ１、ＢＬＫ２、．．．、ＢＬＫｎ）は、それぞれ複数のメモリセルを含む。
メモリセルブロック（ＢＬＫ１、ＢＬＫ２、．．．、ＢＬＫｎ）は、ビットラインＢＬ、ワードラインＷＬ、ストリング選択ラインＳＳＬ、及び接地選択ラインＧＳＬを介して周辺回路３０に接続される。
複数のメモリセルブロック（ＢＬＫ１、ＢＬＫ２、．．．、ＢＬＫｎ）は、それぞれ複数のメモリセルを含む。
メモリセルブロック（ＢＬＫ１、ＢＬＫ２、．．．、ＢＬＫｎ）は、ビットラインＢＬ、ワードラインＷＬ、ストリング選択ラインＳＳＬ、及び接地選択ラインＧＳＬを介して周辺回路３０に接続される。
【0013】
周辺回路３０は、ロウデコーダ３２、ページバッファ３４、データ入出力回路３６、及び制御ロジック３８を含む。
図１には、示さなかったが、周辺回路３０は、入出力インターフェース、カラムロジック、電圧生成部、プリデコーダ、温度センサ、コマンドデコーダ、アドレスデコーダ、増幅回路などをさらに含み得る。
図１には、示さなかったが、周辺回路３０は、入出力インターフェース、カラムロジック、電圧生成部、プリデコーダ、温度センサ、コマンドデコーダ、アドレスデコーダ、増幅回路などをさらに含み得る。
【0014】
メモリセルアレイ２０は、ビットラインＢＬを介してページバッファ３４に接続され、ワードラインＷＬ、ストリング選択ラインＳＳＬ、及び接地選択ラインＧＳＬを介してロウデコーダ３２に接続される。
メモリセルアレイ２０において、複数のメモリセルブロック（ＢＬＫ１、ＢＬＫ２、．．．、ＢＬＫｎ）に含まれた複数のメモリセルは、それぞれフラッシュメモリセルでもある。
メモリセルアレイ２０は、３次元メモリセルアレイを含み得る。
３次元メモリセルアレイは、複数のＮＡＮＤストリングを含み、各ＮＡＮＤストリングは、基板上に垂直に積層された複数のワードラインＷＬに接続された複数のメモリセルを含む。
メモリセルアレイ２０において、複数のメモリセルブロック（ＢＬＫ１、ＢＬＫ２、．．．、ＢＬＫｎ）に含まれた複数のメモリセルは、それぞれフラッシュメモリセルでもある。
メモリセルアレイ２０は、３次元メモリセルアレイを含み得る。
３次元メモリセルアレイは、複数のＮＡＮＤストリングを含み、各ＮＡＮＤストリングは、基板上に垂直に積層された複数のワードラインＷＬに接続された複数のメモリセルを含む。
【0015】
周辺回路３０は、集積回路素子１０の外部からアドレスＡＤＤＲ、コマンドＣＭＤ、及び制御信号ＣＴＲＬを受信し、集積回路素子１０の外部にある装置とデータＤＡＴＡを送受信する。
ロウデコーダ３２は、外部からのアドレスＡＤＤＲに応答して複数のメモリセルブロック（ＢＬＫ１、ＢＬＫ２、．．．、ＢＬＫｎ）の内の少なくとも１つを選択し、選択されたメモリセルブロックのワードラインＷＬ、ストリング選択ラインＳＳＬ、及び接地選択ラインＧＳＬを選択する。
ロウデコーダ３２は、選択されたメモリセルブロックのワードラインＷＬにメモリ動作実行のための電圧を伝達する。
ロウデコーダ３２は、外部からのアドレスＡＤＤＲに応答して複数のメモリセルブロック（ＢＬＫ１、ＢＬＫ２、．．．、ＢＬＫｎ）の内の少なくとも１つを選択し、選択されたメモリセルブロックのワードラインＷＬ、ストリング選択ラインＳＳＬ、及び接地選択ラインＧＳＬを選択する。
ロウデコーダ３２は、選択されたメモリセルブロックのワードラインＷＬにメモリ動作実行のための電圧を伝達する。
【0016】
ページバッファ３４は、ビットラインＢＬを介してメモリセルアレイ２０に接続される。
ページバッファ３４は、プログラム動作時には書込みドライバとして動作し、メモリセルアレイ２０に保存しようとするデータＤＡＴＡによる電圧をビットラインＢＬに印加し、読取り動作時には、感知増幅器として動作し、メモリセルアレイ２０に保存されたデータＤＡＴＡを感知する。
ページバッファ３４は、制御ロジック３８から提供される制御信号ＰＣＴＬによって動作する。
データ入出力回路３６は、データラインＤＬｓを介してページバッファ３４と接続される。
データ入出力回路３６は、プログラム動作時、メモリコントローラ（図示せず）からデータＤＡＴＡを受信し、制御ロジック３８から提供されるカラムアドレスＣ＿ＡＤＤＲに基づいてプログラムデータＤＡＴＡをページバッファ３４に提供する。
データ入出力回路３６は、読取り動作時、制御ロジック３８から提供されるカラムアドレスＣ＿ＡＤＤＲに基づいてページバッファ３４に保存された読取りデータＤＡＴＡをメモリコントローラに提供する。
ページバッファ３４は、プログラム動作時には書込みドライバとして動作し、メモリセルアレイ２０に保存しようとするデータＤＡＴＡによる電圧をビットラインＢＬに印加し、読取り動作時には、感知増幅器として動作し、メモリセルアレイ２０に保存されたデータＤＡＴＡを感知する。
ページバッファ３４は、制御ロジック３８から提供される制御信号ＰＣＴＬによって動作する。
データ入出力回路３６は、データラインＤＬｓを介してページバッファ３４と接続される。
データ入出力回路３６は、プログラム動作時、メモリコントローラ（図示せず）からデータＤＡＴＡを受信し、制御ロジック３８から提供されるカラムアドレスＣ＿ＡＤＤＲに基づいてプログラムデータＤＡＴＡをページバッファ３４に提供する。
データ入出力回路３６は、読取り動作時、制御ロジック３８から提供されるカラムアドレスＣ＿ＡＤＤＲに基づいてページバッファ３４に保存された読取りデータＤＡＴＡをメモリコントローラに提供する。
【0017】
データ入出力回路３６は、入力されるアドレス又は命令語を制御ロジック３８、又はロウデコーダ３２に伝達する。
周辺回路３０は、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）回路及びプルアップ／プルダウンドライバ（ｐｕｌｌ－ｕｐ／ｐｕｌｌ－ｄｏｗｎ ｄｒｉｖｅｒ）をさらに含み得る。
制御ロジック３８は、メモリコントローラからコマンドＣＭＤ及び制御信号ＣＴＲＬを受信する。
制御ロジック３８は、ロウアドレスＲ＿ＡＤＤＲをロウデコーダ３２に提供し、カラムアドレスＣ＿ＡＤＤＲをデータ入出力回路３６に提供する。
制御ロジック３８は、制御信号ＣＴＲＬに応答して集積回路素子１０内で使用される各種内部制御信号を生成する。
例えば、制御ロジック３８は、プログラム動作又は消去動作などのメモリ動作実行時、ワードラインＷＬ及びビットラインＢＬからなる電圧レベルを調節する。
周辺回路３０は、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）回路及びプルアップ／プルダウンドライバ（ｐｕｌｌ－ｕｐ／ｐｕｌｌ－ｄｏｗｎ ｄｒｉｖｅｒ）をさらに含み得る。
制御ロジック３８は、メモリコントローラからコマンドＣＭＤ及び制御信号ＣＴＲＬを受信する。
制御ロジック３８は、ロウアドレスＲ＿ＡＤＤＲをロウデコーダ３２に提供し、カラムアドレスＣ＿ＡＤＤＲをデータ入出力回路３６に提供する。
制御ロジック３８は、制御信号ＣＴＲＬに応答して集積回路素子１０内で使用される各種内部制御信号を生成する。
例えば、制御ロジック３８は、プログラム動作又は消去動作などのメモリ動作実行時、ワードラインＷＬ及びビットラインＢＬからなる電圧レベルを調節する。
【0018】
図２は、本発明の実施形態による集積回路素子の概略的な斜視図である。
図２を参照すると、集積回路素子１０は、垂直方向（Ｚ方向）に互いにオーバーラップされているセルアレイ構造物ＣＳ及び周辺回路構造物ＰＳを含む。
セルアレイ構造物ＣＳは、図１を参照して説明したメモリセルアレイ２０を含む。
周辺回路構造物ＰＳは、図１を参照して説明した周辺回路３０を含む。
セルアレイ構造物ＣＳは、複数のメモリセルブロック（ＢＬＫ１、ＢＬＫ２、．．．、ＢＬＫｎ）を含む。
複数のメモリセルブロック（ＢＬＫ１、ＢＬＫ２、．．．、ＢＬＫｎ）は、それぞれ３次元的に配列されたメモリセルを含む。
図２を参照すると、集積回路素子１０は、垂直方向（Ｚ方向）に互いにオーバーラップされているセルアレイ構造物ＣＳ及び周辺回路構造物ＰＳを含む。
セルアレイ構造物ＣＳは、図１を参照して説明したメモリセルアレイ２０を含む。
周辺回路構造物ＰＳは、図１を参照して説明した周辺回路３０を含む。
セルアレイ構造物ＣＳは、複数のメモリセルブロック（ＢＬＫ１、ＢＬＫ２、．．．、ＢＬＫｎ）を含む。
複数のメモリセルブロック（ＢＬＫ１、ＢＬＫ２、．．．、ＢＬＫｎ）は、それぞれ３次元的に配列されたメモリセルを含む。
【0019】
図３は、本発明の実施形態による集積回路素子のメモリセルアレイの等価回路図である。
図３を参照すると、メモリセルアレイＭＣＡは、複数のメモリセルストリングＭＳを含む。
メモリセルアレイＭＣＡは、複数のビットライン（ＢＬ：ＢＬ１、ＢＬ２、…、ＢＬｍ）、複数のワードライン（ＷＬ：ＷＬ１、ＷＬ２、…、ＷＬｎ－１、ＷＬｎ）、少なくとも１本のストリング選択ラインＳＳＬ、少なくとも１本の接地選択ラインＧＳＬ、及び共通ソースラインＣＳＬを含む。
複数のビットライン（ＢＬ：ＢＬ１、ＢＬ２、…、ＢＬｍ）及び共通ソースラインＣＳＬの間に複数のメモリセルストリングＭＳが形成される。
図３には、複数のメモリセルストリングＭＳがそれぞれ２本のストリング選択ラインＳＳＬを含む場合を例示しているが、本発明の技術的思想は、それに限定されない。
例えば、複数のメモリセルストリングＭＳは、それぞれ１本のストリング選択ラインＳＳＬを含み得る。
図３を参照すると、メモリセルアレイＭＣＡは、複数のメモリセルストリングＭＳを含む。
メモリセルアレイＭＣＡは、複数のビットライン（ＢＬ：ＢＬ１、ＢＬ２、…、ＢＬｍ）、複数のワードライン（ＷＬ：ＷＬ１、ＷＬ２、…、ＷＬｎ－１、ＷＬｎ）、少なくとも１本のストリング選択ラインＳＳＬ、少なくとも１本の接地選択ラインＧＳＬ、及び共通ソースラインＣＳＬを含む。
複数のビットライン（ＢＬ：ＢＬ１、ＢＬ２、…、ＢＬｍ）及び共通ソースラインＣＳＬの間に複数のメモリセルストリングＭＳが形成される。
図３には、複数のメモリセルストリングＭＳがそれぞれ２本のストリング選択ラインＳＳＬを含む場合を例示しているが、本発明の技術的思想は、それに限定されない。
例えば、複数のメモリセルストリングＭＳは、それぞれ１本のストリング選択ラインＳＳＬを含み得る。
【0020】
複数のメモリセルストリングＭＳは、それぞれストリング選択トランジスタＳＳＴ、接地選択トランジスタＧＳＴ、及び複数のメモリセルトランジスタ（ＭＣ１、ＭＣ２、…、ＭＣｎ－１、ＭＣｎ）を含む。
ストリング選択トランジスタＳＳＴのドレイン領域は、ビットライン（ＢＬ：ＢＬ１、ＢＬ２、…、ＢＬｍ）と接続され、接地選択トランジスタＧＳＴのソース領域は、共通ソースラインＣＳＬと接続される。
共通ソースラインＣＳＬは、複数の接地選択トランジスタＧＳＴのソース領域が共通して接続された領域である。
ストリング選択トランジスタＳＳＴは、ストリング選択ラインＳＳＬと接続され、接地選択トランジスタＧＳＴは、接地選択ラインＧＳＬと接続される。
複数のメモリセルトランジスタ（ＭＣ１、ＭＣ２、…、ＭＣｎ－１、ＭＣｎ）は、それぞれ複数のワードライン（ＷＬ：ＷＬ１、ＷＬ２、…、ＷＬｎ－１、ＷＬｎ）に接続される。
ストリング選択トランジスタＳＳＴのドレイン領域は、ビットライン（ＢＬ：ＢＬ１、ＢＬ２、…、ＢＬｍ）と接続され、接地選択トランジスタＧＳＴのソース領域は、共通ソースラインＣＳＬと接続される。
共通ソースラインＣＳＬは、複数の接地選択トランジスタＧＳＴのソース領域が共通して接続された領域である。
ストリング選択トランジスタＳＳＴは、ストリング選択ラインＳＳＬと接続され、接地選択トランジスタＧＳＴは、接地選択ラインＧＳＬと接続される。
複数のメモリセルトランジスタ（ＭＣ１、ＭＣ２、…、ＭＣｎ－１、ＭＣｎ）は、それぞれ複数のワードライン（ＷＬ：ＷＬ１、ＷＬ２、…、ＷＬｎ－１、ＷＬｎ）に接続される。
【0021】
図４～図２７は、本発明の実施形態による集積回路素子の製造方法を説明するための断面図であり、図２８Ａ～図２８Ｃは、本発明の実施形態による集積回路素子を説明するための断面図である。
具体的に、図５Ｂは、図５ＡのＥＡ部分とＥＢ部分を拡大して示す拡大断面図であり、図６、図７、図８、及び図９は、図５ＡのＥＡに対応する部分とＥＢに対応する部分を拡大して示す拡大断面図であり、図１０Ｂは、図１０ＡのＥＡ部分、ＥＢ部分、及びＥＣ部分を拡大して示す拡大断面図であり、図１１は、図１０ＡのＥＡに対応する部分、ＥＢに対応する部分、及びＥＣに対応する部分を拡大して示す拡大断面図であり、図１２Ｂは、図１２ＡのＥＤ部分とＥＥ部分を拡大して示す拡大断面図であり、図１３、図１４、図１５、図１６、及び図１７は、図１２ＡのＥＤに対応する部分とＥＥに対応する部分を拡大して示す拡大断面図であり、図１８Ｂは、図１８ＡのＥＤ部分、ＥＥ部分、及びＥＦ部分を拡大して示す拡大断面図であり、図１９及び図２０は、図１８ＡのＥＤに対応する部分、ＥＥに対応する部分、及びＥＦに対応する部分を拡大して示す拡大断面図であり、図２１Ｂは、図２１ＡのＥＤ部分、ＥＥ部分、及びＥＧ部分を拡大して示す拡大断面図であり、図２２及び図２３は、図２１ＡのＥＤに対応する部分、ＥＥに対応する部分、及びＥＧに対応する部分を拡大して示す拡大断面図であり、図２４、図２５、図２６、及び図２７は、図２１ＡのＥＤに対応する部分とＥＥに対応する部分を拡大して示す拡大断面図であり、図２８Ｂは、図２８ＡのＥＤ部分とＥＥ部分を拡大して示す拡大断面図であり、図２８Ｃは、図２８ＡのＥＨ部分を拡大して示す拡大断面図である。
具体的に、図５Ｂは、図５ＡのＥＡ部分とＥＢ部分を拡大して示す拡大断面図であり、図６、図７、図８、及び図９は、図５ＡのＥＡに対応する部分とＥＢに対応する部分を拡大して示す拡大断面図であり、図１０Ｂは、図１０ＡのＥＡ部分、ＥＢ部分、及びＥＣ部分を拡大して示す拡大断面図であり、図１１は、図１０ＡのＥＡに対応する部分、ＥＢに対応する部分、及びＥＣに対応する部分を拡大して示す拡大断面図であり、図１２Ｂは、図１２ＡのＥＤ部分とＥＥ部分を拡大して示す拡大断面図であり、図１３、図１４、図１５、図１６、及び図１７は、図１２ＡのＥＤに対応する部分とＥＥに対応する部分を拡大して示す拡大断面図であり、図１８Ｂは、図１８ＡのＥＤ部分、ＥＥ部分、及びＥＦ部分を拡大して示す拡大断面図であり、図１９及び図２０は、図１８ＡのＥＤに対応する部分、ＥＥに対応する部分、及びＥＦに対応する部分を拡大して示す拡大断面図であり、図２１Ｂは、図２１ＡのＥＤ部分、ＥＥ部分、及びＥＧ部分を拡大して示す拡大断面図であり、図２２及び図２３は、図２１ＡのＥＤに対応する部分、ＥＥに対応する部分、及びＥＧに対応する部分を拡大して示す拡大断面図であり、図２４、図２５、図２６、及び図２７は、図２１ＡのＥＤに対応する部分とＥＥに対応する部分を拡大して示す拡大断面図であり、図２８Ｂは、図２８ＡのＥＤ部分とＥＥ部分を拡大して示す拡大断面図であり、図２８Ｃは、図２８ＡのＥＨ部分を拡大して示す拡大断面図である。
【0022】
図４を参照すると、周辺回路構造物ＰＳ上にベース構造物１１０を形成し、ベース構造物１１０上に第１犠牲ゲートスタックＳＧＳ１を形成する。
ベース構造物１１０及び第１犠牲ゲートスタックＳＧＳ１は、周辺回路構造物ＰＳと垂直方向に互いにオーバーラップされるように形成する。
周辺回路構造物ＰＳ上には、複数のスタックを含むセルアレイ構造物ＣＳが配置され、セルアレイ構造物ＣＳは、メモリセル領域ＭＣＲ、接続領域ＣＯＮＲ、貫通電極領域ＴＶＲを含み、周辺回路構造物ＰＳは、周辺回路領域ＰＥＲＩを含む。
セルアレイ構造物ＣＳは、ワードラインカット領域ＷＬＣＲによって互いに分離される複数のメモリセルブロック（図２のＢＬＫ１、ＢＬＫ２、．．．、ＢＬＫｎ）を含む。
第１犠牲ゲートスタックＳＧＳ１は、前記複数のスタックの内の第１スタックＳＴ１に対応する。
ベース構造物１１０及び第１犠牲ゲートスタックＳＧＳ１は、周辺回路構造物ＰＳと垂直方向に互いにオーバーラップされるように形成する。
周辺回路構造物ＰＳ上には、複数のスタックを含むセルアレイ構造物ＣＳが配置され、セルアレイ構造物ＣＳは、メモリセル領域ＭＣＲ、接続領域ＣＯＮＲ、貫通電極領域ＴＶＲを含み、周辺回路構造物ＰＳは、周辺回路領域ＰＥＲＩを含む。
セルアレイ構造物ＣＳは、ワードラインカット領域ＷＬＣＲによって互いに分離される複数のメモリセルブロック（図２のＢＬＫ１、ＢＬＫ２、．．．、ＢＬＫｎ）を含む。
第１犠牲ゲートスタックＳＧＳ１は、前記複数のスタックの内の第１スタックＳＴ１に対応する。
【0023】
周辺回路構造物ＰＳは、基板５０上に配置された周辺回路トランジスタ６０ＴＲと周辺回路配線構造物７０を含む。
基板５０には、素子分離膜５２によって活性領域ＡＣが定義され、活性領域ＡＣ上に複数の周辺回路トランジスタ６０ＴＲが形成される。
複数の周辺回路トランジスタ６０ＴＲは、周辺回路ゲート６０Ｇと、周辺回路ゲート６０Ｇの両側基板５０の一部に配置されるソース／ドレイン領域６２を含む。
基板５０は、半導体物質、例えば、ＩＶ族半導体、ＩＩＩ－Ｖ族化合物半導体、又はＩＩ－ＶＩ族化合物半導体を含み得る。
例えば、ＩＶ族半導体は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）又はシリコン－ゲルマニウムを含み得る。
基板５０は、バルクウェーハ又はエピタキシャル層からなる。
他の実施形態において、基板５０は、ＳＯＩ（ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ）基板、又はＧｅＯＩ（ｇｅｒｍａｎｉｕｍ－ｏｎ－ｉｎｓｕｌａｔｏｒ）基板を含み得る。
基板５０には、素子分離膜５２によって活性領域ＡＣが定義され、活性領域ＡＣ上に複数の周辺回路トランジスタ６０ＴＲが形成される。
複数の周辺回路トランジスタ６０ＴＲは、周辺回路ゲート６０Ｇと、周辺回路ゲート６０Ｇの両側基板５０の一部に配置されるソース／ドレイン領域６２を含む。
基板５０は、半導体物質、例えば、ＩＶ族半導体、ＩＩＩ－Ｖ族化合物半導体、又はＩＩ－ＶＩ族化合物半導体を含み得る。
例えば、ＩＶ族半導体は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）又はシリコン－ゲルマニウムを含み得る。
基板５０は、バルクウェーハ又はエピタキシャル層からなる。
他の実施形態において、基板５０は、ＳＯＩ（ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ）基板、又はＧｅＯＩ（ｇｅｒｍａｎｉｕｍ－ｏｎ－ｉｎｓｕｌａｔｏｒ）基板を含み得る。
【0024】
周辺回路配線構造物７０は、複数の周辺回路コンタクト７２と複数の周辺回路配線層７４を含む。
基板５０上には、周辺回路トランジスタ６０ＴＲと周辺回路配線構造物７０をカバーする層間絶縁膜８０が配置される。
複数の周辺回路配線層７４は、互いに異なる垂直レベルに配置される複数の金属層を含む多層構造を有する。
図５には、複数の周辺回路配線層７４がいずれも同じ高さに形成されていると例示的に示しているが、それとは異なって一部レベルに配置される（例えば、最上部レベルに配置される）周辺回路配線層７４が残りレベルに配置される周辺回路配線層７４よりもさらに高い高さに形成され得る。
基板５０上には、周辺回路トランジスタ６０ＴＲと周辺回路配線構造物７０をカバーする層間絶縁膜８０が配置される。
複数の周辺回路配線層７４は、互いに異なる垂直レベルに配置される複数の金属層を含む多層構造を有する。
図５には、複数の周辺回路配線層７４がいずれも同じ高さに形成されていると例示的に示しているが、それとは異なって一部レベルに配置される（例えば、最上部レベルに配置される）周辺回路配線層７４が残りレベルに配置される周辺回路配線層７４よりもさらに高い高さに形成され得る。
【0025】
層間絶縁膜８０上には、ベース構造物１１０が配置される。
実施形態において、ベース構造物１１０は、セルアレイ構造物ＣＳに形成される垂直型メモリセルに電流を供給するソース領域として機能する。
一部例示において、ベース構造物１１０は、図３において説明した共通ソースラインＣＳＬの機能を実行する一部領域を含み得る。
一実施形態において、ベース構造物１１０は、シリコンのような半導体物質からなり得る。
他の実施形態において、ベース構造物１１０は、タングステン（Ｗ）のような金属物質に形成される下部ベース層と、下部ベース層上に積層されてシリコンのような半導体物質に形成される上部ベース層からなり得る。
実施形態において、ベース構造物１１０は、セルアレイ構造物ＣＳに形成される垂直型メモリセルに電流を供給するソース領域として機能する。
一部例示において、ベース構造物１１０は、図３において説明した共通ソースラインＣＳＬの機能を実行する一部領域を含み得る。
一実施形態において、ベース構造物１１０は、シリコンのような半導体物質からなり得る。
他の実施形態において、ベース構造物１１０は、タングステン（Ｗ）のような金属物質に形成される下部ベース層と、下部ベース層上に積層されてシリコンのような半導体物質に形成される上部ベース層からなり得る。
【0026】
ベース構造物１１０の上面上には、第１犠牲ゲートスタックＳＧＳ１が形成される。
第１犠牲ゲートスタックＳＧＳ１は、ベース構造物１１０の上面上に複数の第１絶縁層１４０と複数の第１モールド層１７０を互いに形成する。
第１絶縁層１４０と第１モールド層１７０は、互いにエッチング選択比を有する物質からなる。
例えば、複数の第１絶縁層１４０は、シリコン酸化物、シリコン酸窒化物などの絶縁物質を含み、複数の第１モールド層１７０は、シリコン窒化物、シリコン酸窒化物、又は、不純物がドーピングされたポリシリコンなどを含み得る。
第１犠牲ゲートスタックＳＧＳ１は、ベース構造物１１０の上面上に複数の第１絶縁層１４０と複数の第１モールド層１７０を互いに形成する。
第１絶縁層１４０と第１モールド層１７０は、互いにエッチング選択比を有する物質からなる。
例えば、複数の第１絶縁層１４０は、シリコン酸化物、シリコン酸窒化物などの絶縁物質を含み、複数の第１モールド層１７０は、シリコン窒化物、シリコン酸窒化物、又は、不純物がドーピングされたポリシリコンなどを含み得る。
【0027】
図５Ａ及び図５Ｂを共に参照すると、接続領域ＣＯＮＲにおいて、第１犠牲ゲートスタックＳＧＳ１の一部を除去し、複数の第１スタックオープニングＳＴＯ１を形成する。
複数の第１スタックオープニングＳＴＯ１それぞれは、第１犠牲ゲートスタックＳＧＳ１の上面から第１犠牲ゲートスタックＳＧＳ１の一部を除去し、底面に複数の第１絶縁層１４０の内のいずれか１つが露出される。
複数の第１スタックオープニングＳＴＯ１それぞれは、互いに離隔されるように形成する。
複数の第１スタックオープニングＳＴＯ１それぞれは、第１水平幅Ｗ１を有するように形成する。
例えば、第１水平幅Ｗ１は、数百ｎｍ～数μｍである。
複数の第１スタックオープニングＳＴＯ１それぞれは、第１犠牲ゲートスタックＳＧＳ１の上面から第１犠牲ゲートスタックＳＧＳ１の一部を除去し、底面に複数の第１絶縁層１４０の内のいずれか１つが露出される。
複数の第１スタックオープニングＳＴＯ１それぞれは、互いに離隔されるように形成する。
複数の第１スタックオープニングＳＴＯ１それぞれは、第１水平幅Ｗ１を有するように形成する。
例えば、第１水平幅Ｗ１は、数百ｎｍ～数μｍである。
【0028】
一実施形態において、複数の第１スタックオープニングＳＴＯ１それぞれの水平断面は、円形、楕円形、長方形などの多角形、又は角丸状の長方形などの多角形でもある。
一実施形態において、複数の第１スタックオープニングＳＴＯ１それぞれの底面の垂直レベルは、複数の第１スタックオープニングＳＴＯ１それぞれの底面に露出される第１絶縁層１４０の上面の垂直レベルよりも低い。
例えば、複数の第１スタックオープニングＳＴＯ１それぞれは、複数の第１スタックオープニングＳＴＯ１それぞれの底面に露出される第１絶縁層１４０の内部に延長されるが、複数の第１スタックオープニングＳＴＯ１それぞれの底面に露出される第１絶縁層１４０を貫通しないこともある。
一実施形態において、第１犠牲ゲートスタックＳＧＳ１の上面から複数の第１スタックオープニングＳＴＯ１それぞれの底面までの深さは、互いに異なっている。
他の実施形態において、複数の第１スタックオープニングＳＴＯ１は、互いに同じ深さを有する２個以上の第１スタックオープニングＳＴＯ１を含む複数の第１オープニンググループからなり、第１犠牲ゲートスタックＳＧＳ１の上面から複数の第１オープニンググループそれぞれの底面までの深さは、互いに異なり得る。
一実施形態において、複数の第１スタックオープニングＳＴＯ１それぞれの底面の垂直レベルは、複数の第１スタックオープニングＳＴＯ１それぞれの底面に露出される第１絶縁層１４０の上面の垂直レベルよりも低い。
例えば、複数の第１スタックオープニングＳＴＯ１それぞれは、複数の第１スタックオープニングＳＴＯ１それぞれの底面に露出される第１絶縁層１４０の内部に延長されるが、複数の第１スタックオープニングＳＴＯ１それぞれの底面に露出される第１絶縁層１４０を貫通しないこともある。
一実施形態において、第１犠牲ゲートスタックＳＧＳ１の上面から複数の第１スタックオープニングＳＴＯ１それぞれの底面までの深さは、互いに異なっている。
他の実施形態において、複数の第１スタックオープニングＳＴＯ１は、互いに同じ深さを有する２個以上の第１スタックオープニングＳＴＯ１を含む複数の第１オープニンググループからなり、第１犠牲ゲートスタックＳＧＳ１の上面から複数の第１オープニンググループそれぞれの底面までの深さは、互いに異なり得る。
【0029】
複数の第１スタックオープニングＳＴＯ１の個数は、複数の第１モールド層１７０の個数に対応する。
例えば、複数の第１スタックオープニングＳＴＯ１の個数は、第１犠牲ゲートスタックＳＧＳ１が含む複数の第１モールド層１７０の個数と同一である。
又は、例えば、複数の第１スタックオープニングＳＴＯ１の個数は、第１犠牲ゲートスタックＳＧＳ１が含む複数の第１モールド層１７０の数の１／２、１／３、１／４などであるか、多少多くもある。
例えば、複数の第１スタックオープニングＳＴＯ１の個数は、第１犠牲ゲートスタックＳＧＳ１が含む複数の第１モールド層１７０の数の倍数であるか、多少多くもある。
一実施形態において、複数の第１スタックオープニングＳＴＯ１は、第１犠牲ゲートスタックＳＧＳ１の一部を除去するｎ回のエッチング工程を実行して形成され得る。
例えば、複数の第１スタックオープニングＳＴＯ１の個数が第１犠牲ゲートスタックＳＧＳ１が含む複数の第１モールド層１７０の個数と同一である場合、２のｎ乗は、複数の第１モールド層１７０の個数である。
例えば、複数の第１スタックオープニングＳＴＯ１の個数は、第１犠牲ゲートスタックＳＧＳ１が含む複数の第１モールド層１７０の個数と同一である。
又は、例えば、複数の第１スタックオープニングＳＴＯ１の個数は、第１犠牲ゲートスタックＳＧＳ１が含む複数の第１モールド層１７０の数の１／２、１／３、１／４などであるか、多少多くもある。
例えば、複数の第１スタックオープニングＳＴＯ１の個数は、第１犠牲ゲートスタックＳＧＳ１が含む複数の第１モールド層１７０の数の倍数であるか、多少多くもある。
一実施形態において、複数の第１スタックオープニングＳＴＯ１は、第１犠牲ゲートスタックＳＧＳ１の一部を除去するｎ回のエッチング工程を実行して形成され得る。
例えば、複数の第１スタックオープニングＳＴＯ１の個数が第１犠牲ゲートスタックＳＧＳ１が含む複数の第１モールド層１７０の個数と同一である場合、２のｎ乗は、複数の第１モールド層１７０の個数である。
【0030】
図６を参照すると、複数の第１スタックオープニングＳＴＯ１を介して露出される第１モールド層１７０の一部を選択的に除去して第１延長空間ＥＳ１を形成する。
第１延長空間ＥＳ１は、複数の第１スタックオープニングＳＴＯ１と連通される。
第１延長空間ＥＳ１は、複数の第１スタックオープニングＳＴＯ１から垂直方向に互いに隣接する２層の第１絶縁層１４０の間に延長される。
すなわち、第１延長空間ＥＳ１それぞれは、垂直方向に互いに隣接する２層の第１絶縁層１４０の間に形成される。
第１延長空間ＥＳ１は、複数の第１スタックオープニングＳＴＯ１と連通される。
第１延長空間ＥＳ１は、複数の第１スタックオープニングＳＴＯ１から垂直方向に互いに隣接する２層の第１絶縁層１４０の間に延長される。
すなわち、第１延長空間ＥＳ１それぞれは、垂直方向に互いに隣接する２層の第１絶縁層１４０の間に形成される。
【0031】
図７を参照すると、第１延長空間ＥＳ１を満たし、複数の第１スタックオープニングＳＴＯ１内の表面及び第１犠牲ゲートスタックＳＧＳ１の上面を覆う第１予備スペーサ絶縁層１８０Ｐを形成する。
第１予備スペーサ絶縁層１８０Ｐは、第１延長空間ＥＳ１を満たすが、複数の第１スタックオープニングＳＴＯ１内の表面及び第１犠牲ゲートスタックＳＧＳ１の上面をコンフォーマルに覆うように形成する。
例えば、第１予備スペーサ絶縁層１８０Ｐは、複数の第１スタックオープニングＳＴＯ１を完全に満たさないように形成する。
第１予備スペーサ絶縁層１８０Ｐは、シリコン酸化物、シリコン酸窒化物などの絶縁物質を含み得る。
第１予備スペーサ絶縁層１８０Ｐは、第１モールド層１７０と接しないように形成する。
一実施形態において、第１予備スペーサ絶縁層１８０Ｐは、第１モールド層１７０と同じ物質を含むように形成され得る。
第１予備スペーサ絶縁層１８０Ｐは、第１延長空間ＥＳ１を満たすが、複数の第１スタックオープニングＳＴＯ１内の表面及び第１犠牲ゲートスタックＳＧＳ１の上面をコンフォーマルに覆うように形成する。
例えば、第１予備スペーサ絶縁層１８０Ｐは、複数の第１スタックオープニングＳＴＯ１を完全に満たさないように形成する。
第１予備スペーサ絶縁層１８０Ｐは、シリコン酸化物、シリコン酸窒化物などの絶縁物質を含み得る。
第１予備スペーサ絶縁層１８０Ｐは、第１モールド層１７０と接しないように形成する。
一実施形態において、第１予備スペーサ絶縁層１８０Ｐは、第１モールド層１７０と同じ物質を含むように形成され得る。
【0032】
図８を参照すると、複数の第１スタックオープニングＳＴＯ１を満たし、第１犠牲ゲートスタックＳＧＳ１の上面を覆う第１予備犠牲層１９０Ｐを形成する。
例えば、第１予備犠牲層１９０Ｐは、シリコン窒化物、シリコン酸窒化物、ポリシリコン又はそれらの組み合わせを含むように形成する。
例えば、第１予備犠牲層１９０Ｐは、シリコン窒化物、シリコン酸窒化物、ポリシリコン又はそれらの組み合わせを含むように形成する。
【0033】
図８及び図９を共に参照すると、第１犠牲ゲートスタックＳＧＳ１の上面が露出されるように、第１予備犠牲層１９０Ｐの一部及び第１予備スペーサ絶縁層１８０Ｐの一部を除去し、複数の第１犠牲層１９０及び複数の第１スペーサ絶縁層１８０を形成する。
複数の第１スペーサ絶縁層１８０は、垂直方向に互いに隣接する２層の第１絶縁層１４０の間に位置する第１延長空間ＥＳ１を満たし、複数の第１スタックオープニングＳＴＯ１内の表面、すなわち、内側面と底面とを覆う。
複数の第１犠牲層１９０は、複数の第１スペーサ絶縁層１８０によって限定される複数の第１スタックオープニングＳＴＯ１内の空間をいずれも満たす。
例えば、複数の第１スペーサ絶縁層１８０及び複数の第１犠牲層１９０は、ＣＭＰ工程を実行して第１予備犠牲層１９０Ｐの一部及び第１予備スペーサ絶縁層１８０Ｐの一部を除去して形成する。
複数の第１犠牲層１９０それぞれは、第２水平幅Ｗ２を有するように形成する。
第２水平幅Ｗ２は、第１水平幅（図５ＢのＷ１）より小さい値を有する。
例えば、第２水平幅Ｗ２は、第１水平幅Ｗ１よりは小さいが、数百ｎｍ～数μｍである。
複数の第１スペーサ絶縁層１８０は、垂直方向に互いに隣接する２層の第１絶縁層１４０の間に位置する第１延長空間ＥＳ１を満たし、複数の第１スタックオープニングＳＴＯ１内の表面、すなわち、内側面と底面とを覆う。
複数の第１犠牲層１９０は、複数の第１スペーサ絶縁層１８０によって限定される複数の第１スタックオープニングＳＴＯ１内の空間をいずれも満たす。
例えば、複数の第１スペーサ絶縁層１８０及び複数の第１犠牲層１９０は、ＣＭＰ工程を実行して第１予備犠牲層１９０Ｐの一部及び第１予備スペーサ絶縁層１８０Ｐの一部を除去して形成する。
複数の第１犠牲層１９０それぞれは、第２水平幅Ｗ２を有するように形成する。
第２水平幅Ｗ２は、第１水平幅（図５ＢのＷ１）より小さい値を有する。
例えば、第２水平幅Ｗ２は、第１水平幅Ｗ１よりは小さいが、数百ｎｍ～数μｍである。
【0034】
図１０Ａ及び図１０Ｂを共に参照すると、第１犠牲ゲートスタックＳＧＳ１を貫通する複数の第１チャネルホールＣＨＨ１及び複数の第１支持ホールＳＰＨ１を形成する。
複数の第１チャネルホールＣＨＨ１は、メモリセル領域ＭＣＲで、第１犠牲ゲートスタックＳＧＳ１が含む複数の第１絶縁層１４０と複数の第１モールド層１７０をいずれも貫通するように形成する。
一実施形態において、複数の第１チャネルホールＣＨＨ１は、第１犠牲ゲートスタックＳＧＳ１を貫通し、ベース構造物１１０内に延長されるように形成され得る。
複数の第１支持ホールＳＰＨ１は、第１犠牲ゲートスタックＳＧＳ１をいずれも貫通するように形成する。
一実施形態において、複数の第１支持ホールＳＰＨ１は、第１犠牲ゲートスタックＳＧＳ１を貫通し、ベース構造物１１０内に延長されるように形成され得る。
複数の第１支持ホールＳＰＨ１は、接続領域ＣＯＮＲに形成され得るが、それに限定されない。
例えば、複数の第１支持ホールＳＰＨ１の内の一部は、接続領域ＣＯＮＲに配置され、他の一部は、貫通電極領域ＴＶＲ及び／又はメモリセル領域ＭＣＲに配置され得る。
複数の第１チャネルホールＣＨＨ１は、メモリセル領域ＭＣＲで、第１犠牲ゲートスタックＳＧＳ１が含む複数の第１絶縁層１４０と複数の第１モールド層１７０をいずれも貫通するように形成する。
一実施形態において、複数の第１チャネルホールＣＨＨ１は、第１犠牲ゲートスタックＳＧＳ１を貫通し、ベース構造物１１０内に延長されるように形成され得る。
複数の第１支持ホールＳＰＨ１は、第１犠牲ゲートスタックＳＧＳ１をいずれも貫通するように形成する。
一実施形態において、複数の第１支持ホールＳＰＨ１は、第１犠牲ゲートスタックＳＧＳ１を貫通し、ベース構造物１１０内に延長されるように形成され得る。
複数の第１支持ホールＳＰＨ１は、接続領域ＣＯＮＲに形成され得るが、それに限定されない。
例えば、複数の第１支持ホールＳＰＨ１の内の一部は、接続領域ＣＯＮＲに配置され、他の一部は、貫通電極領域ＴＶＲ及び／又はメモリセル領域ＭＣＲに配置され得る。
【0035】
複数の第１支持ホールＳＰＨ１の内の一部のそれぞれは、接続領域ＣＯＮＲにおいて、第１犠牲層１９０、第１スペーサ絶縁層１８０、そして、第１犠牲層１９０と第１スペーサ絶縁層１８０の下側に位置する第１絶縁層１４０と第１モールド層１７０を貫通するように形成する。
複数の第１支持ホールＳＰＨ１の内の他の一部それぞれは、接続領域ＣＯＮＲ、貫通電極領域ＴＶＲ、及び／又はメモリセル領域ＭＣＲにおいて第１犠牲ゲートスタックＳＧＳ１が含む複数の第１絶縁層１４０と複数の第１モールド層１７０とをいずれも貫通するように形成する。
複数の第１チャネルホールＣＨＨ１それぞれは、第１水平直径Ｄ１を有するように形成し、複数の第１支持ホールＳＰＨ１それぞれは、第２水平直径Ｄ２を有するように形成する。
第２水平直径Ｄ２は、第１水平直径Ｄ１と同径又は大径である。
第２水平直径Ｄ２は、第２水平幅（図９のＷ２）より小さい値を有する。
複数の第１支持ホールＳＰＨ１の内の他の一部それぞれは、接続領域ＣＯＮＲ、貫通電極領域ＴＶＲ、及び／又はメモリセル領域ＭＣＲにおいて第１犠牲ゲートスタックＳＧＳ１が含む複数の第１絶縁層１４０と複数の第１モールド層１７０とをいずれも貫通するように形成する。
複数の第１チャネルホールＣＨＨ１それぞれは、第１水平直径Ｄ１を有するように形成し、複数の第１支持ホールＳＰＨ１それぞれは、第２水平直径Ｄ２を有するように形成する。
第２水平直径Ｄ２は、第１水平直径Ｄ１と同径又は大径である。
第２水平直径Ｄ２は、第２水平幅（図９のＷ２）より小さい値を有する。
【0036】
一実施形態において、複数の第１スタックオープニングＳＴＯ１それぞれの内には、少なくとも２個の第１支持ホールＳＰＨ１が配置される。
例えば、複数の第１支持ホールＳＰＨ１の内の少なくとも２個の第１支持ホールＳＰＨ１は、複数の第１犠牲層１９０の内の１つの第１犠牲層１９０を貫通する。
例えば、第１水平直径Ｄ１は、数十ｎｍ～数百ｎｍであり、第２水平直径Ｄ２は、第１水平直径Ｄ１と同径又は大径であるが、数十ｎｍ～数百ｎｍである。
一実施形態において、複数の第１チャネルホールＣＨＨ１及び複数の第１支持ホールＳＰＨ１それぞれの水平断面は、円形又は楕円形でもある。
一実施形態において、複数の第１チャネルホールＣＨＨ１及び複数の第１支持ホールＳＰＨ１それぞれは、上側から下側にベース構造物１１０に向かって延長され、水平幅及び水平広さが減少するほぼテーパ状（ｔａｐｅｒｅｄ）を有するように形成され得る。
例えば、複数の第１支持ホールＳＰＨ１の内の少なくとも２個の第１支持ホールＳＰＨ１は、複数の第１犠牲層１９０の内の１つの第１犠牲層１９０を貫通する。
例えば、第１水平直径Ｄ１は、数十ｎｍ～数百ｎｍであり、第２水平直径Ｄ２は、第１水平直径Ｄ１と同径又は大径であるが、数十ｎｍ～数百ｎｍである。
一実施形態において、複数の第１チャネルホールＣＨＨ１及び複数の第１支持ホールＳＰＨ１それぞれの水平断面は、円形又は楕円形でもある。
一実施形態において、複数の第１チャネルホールＣＨＨ１及び複数の第１支持ホールＳＰＨ１それぞれは、上側から下側にベース構造物１１０に向かって延長され、水平幅及び水平広さが減少するほぼテーパ状（ｔａｐｅｒｅｄ）を有するように形成され得る。
【0037】
図１１を参照すると、複数の第１チャネルホールＣＨＨ１及び複数の第１支持ホールＳＰＨ１を満たす複数の第１犠牲充填層１６０を形成する。
例えば、第１犠牲充填層１６０は、金属又は炭素を含むカーボン系膜からなる。
カーボン系膜は、ＡＣＬ（ａｍｏｒｐｈｏｕｓ ｃａｒｂｏｎ ｌａｙｅｒ）又はＣ－ＳＯＨ（Ｃａｒｂｏｎ ｂａｓｅｄ ｓｐｉｎ－ｏｎ ｈａｒｄｍａｓｋ）膜からなる。
例えば、第１犠牲充填層１６０は、金属又は炭素を含むカーボン系膜からなる。
カーボン系膜は、ＡＣＬ（ａｍｏｒｐｈｏｕｓ ｃａｒｂｏｎ ｌａｙｅｒ）又はＣ－ＳＯＨ（Ｃａｒｂｏｎ ｂａｓｅｄ ｓｐｉｎ－ｏｎ ｈａｒｄｍａｓｋ）膜からなる。
【0038】
図１２Ａ及び図１２Ｂを共に参照すると、第１犠牲ゲートスタックＳＧＳ１上に第２犠牲ゲートスタックＳＧＳ２を形成する。
第２犠牲ゲートスタックＳＧＳ２は、セルアレイ構造物ＣＳが含む複数のスタックの内の第２スタックＳＴ２に対応する。
第１犠牲ゲートスタックＳＧＳ１の上面、複数の第１スペーサ絶縁層１８０の最上面、複数の第１犠牲層１９０の上面、及び複数の第１犠牲充填層１６０の上面の上には、第２犠牲ゲートスタックＳＧＳ２を形成する。
第２犠牲ゲートスタックＳＧＳ２は、第１犠牲ゲートスタックＳＧＳ１上に複数の第２絶縁層２４０と複数の第２モールド層２７０を互いに形成して形成する。
第２絶縁層２４０と第２モールド層２７０は、互いにエッチング選択比を有する物質からなる。
例えば、複数の第２絶縁層２４０は、シリコン酸化物、シリコン酸窒化物などの絶縁物質を含み、複数の第２モールド層２７０は、シリコン窒化物、シリコン酸窒化物、又は不純物がドーピングされたポリシリコンなどを含み得る。
一実施形態において、第２モールド層２７０は、第１モールド層１７０と同じ物質を含むように形成され、第２絶縁層２４０は、第１絶縁層１４０と同じ物質を含むように形成され得る。
第２犠牲ゲートスタックＳＧＳ２は、セルアレイ構造物ＣＳが含む複数のスタックの内の第２スタックＳＴ２に対応する。
第１犠牲ゲートスタックＳＧＳ１の上面、複数の第１スペーサ絶縁層１８０の最上面、複数の第１犠牲層１９０の上面、及び複数の第１犠牲充填層１６０の上面の上には、第２犠牲ゲートスタックＳＧＳ２を形成する。
第２犠牲ゲートスタックＳＧＳ２は、第１犠牲ゲートスタックＳＧＳ１上に複数の第２絶縁層２４０と複数の第２モールド層２７０を互いに形成して形成する。
第２絶縁層２４０と第２モールド層２７０は、互いにエッチング選択比を有する物質からなる。
例えば、複数の第２絶縁層２４０は、シリコン酸化物、シリコン酸窒化物などの絶縁物質を含み、複数の第２モールド層２７０は、シリコン窒化物、シリコン酸窒化物、又は不純物がドーピングされたポリシリコンなどを含み得る。
一実施形態において、第２モールド層２７０は、第１モールド層１７０と同じ物質を含むように形成され、第２絶縁層２４０は、第１絶縁層１４０と同じ物質を含むように形成され得る。
【0039】
図１３を参照すると、接続領域ＣＯＮＲにおいて、第２犠牲ゲートスタックＳＧＳ２の一部を除去し、複数の第２スタックオープニングＳＴＯ２及び複数の第３スタックオープニングＳＴＯ３を形成する。
複数の第２スタックオープニングＳＴＯ２は、第２犠牲ゲートスタックＳＧＳ２の上面から下面まで第２犠牲ゲートスタックＳＧＳ２を完全に貫通し、複数の第１スタックオープニングＳＴＯ１と連通される。
例えば、複数の第２スタックオープニングＳＴＯ２それぞれの底面には、複数の第１スタックオープニングＳＴＯ１それぞれを満たす第１スペーサ絶縁層１８０、第１犠牲層１９０、及び少なくとも１層の第１犠牲充填層１６０が露出される。
複数の第２スタックオープニングＳＴＯ２それぞれは、互いに離隔されるように形成する。
複数の第２スタックオープニングＳＴＯ２は、第２犠牲ゲートスタックＳＧＳ２の上面から下面まで第２犠牲ゲートスタックＳＧＳ２を完全に貫通し、複数の第１スタックオープニングＳＴＯ１と連通される。
例えば、複数の第２スタックオープニングＳＴＯ２それぞれの底面には、複数の第１スタックオープニングＳＴＯ１それぞれを満たす第１スペーサ絶縁層１８０、第１犠牲層１９０、及び少なくとも１層の第１犠牲充填層１６０が露出される。
複数の第２スタックオープニングＳＴＯ２それぞれは、互いに離隔されるように形成する。
【0040】
複数の第２スタックオープニングＳＴＯ２それぞれは、第３水平幅Ｗ３を有するように形成する。
例えば、第３水平幅Ｗ３は、数百ｎｍ～数μｍである。
一実施形態において、第３水平幅Ｗ３は、第１水平幅（図５ＢのＷ１）とほぼ同じ値を有する。
一実施形態において、複数の第２スタックオープニングＳＴＯ２それぞれの水平断面は、円形、楕円形、長方形などの多角形又は角丸長方形などの多角形であり得る。
例えば、複数の第２スタックオープニングＳＴＯ２の水平断面及び第３水平幅Ｗ３は、互いに連通される複数の第１スタックオープニングＳＴＯ１の水平断面及び第１水平幅Ｗ１とほぼ同一である。
一実施形態において、複数の第２スタックオープニングＳＴＯ２は、互いに連通される複数の第１スタックオープニングＳＴＯ１と垂直方向に互いに重畳されるように形成する。
一実施形態において、複数の第２スタックオープニングＳＴＯ２の個数は、複数の第１スタックオープニングＳＴＯ１の個数と同一である。
例えば、第３水平幅Ｗ３は、数百ｎｍ～数μｍである。
一実施形態において、第３水平幅Ｗ３は、第１水平幅（図５ＢのＷ１）とほぼ同じ値を有する。
一実施形態において、複数の第２スタックオープニングＳＴＯ２それぞれの水平断面は、円形、楕円形、長方形などの多角形又は角丸長方形などの多角形であり得る。
例えば、複数の第２スタックオープニングＳＴＯ２の水平断面及び第３水平幅Ｗ３は、互いに連通される複数の第１スタックオープニングＳＴＯ１の水平断面及び第１水平幅Ｗ１とほぼ同一である。
一実施形態において、複数の第２スタックオープニングＳＴＯ２は、互いに連通される複数の第１スタックオープニングＳＴＯ１と垂直方向に互いに重畳されるように形成する。
一実施形態において、複数の第２スタックオープニングＳＴＯ２の個数は、複数の第１スタックオープニングＳＴＯ１の個数と同一である。
【0041】
複数の第３スタックオープニングＳＴＯ３それぞれは、第２犠牲ゲートスタックＳＧＳ２の上面から第２犠牲ゲートスタックＳＧＳ２の一部を除去し、底面に複数の第２絶縁層２４０の内のいずれか１つが露出される。
複数の第３スタックオープニングＳＴＯ３それぞれは、互いに離隔されるように形成する。
複数の第３スタックオープニングＳＴＯ３それぞれは、第４水平幅Ｗ４を有するように形成する。
例えば、第４水平幅Ｗ４は、数百ｎｍ～数μｍである。
一実施形態において、複数の第３スタックオープニングＳＴＯ３それぞれの水平断面は、円形、楕円形、長方形などの多角形、又は角丸長方形などの多角形であり得る。
例えば、複数の第３スタックオープニングＳＴＯ３の水平断面及び第４水平幅Ｗ４は、複数の第２スタックオープニングＳＴＯ２の水平断面及び第３水平幅Ｗ３とほぼ同一である。
複数の第３スタックオープニングＳＴＯ３それぞれは、互いに離隔されるように形成する。
複数の第３スタックオープニングＳＴＯ３それぞれは、第４水平幅Ｗ４を有するように形成する。
例えば、第４水平幅Ｗ４は、数百ｎｍ～数μｍである。
一実施形態において、複数の第３スタックオープニングＳＴＯ３それぞれの水平断面は、円形、楕円形、長方形などの多角形、又は角丸長方形などの多角形であり得る。
例えば、複数の第３スタックオープニングＳＴＯ３の水平断面及び第４水平幅Ｗ４は、複数の第２スタックオープニングＳＴＯ２の水平断面及び第３水平幅Ｗ３とほぼ同一である。
【0042】
一実施形態において、複数の第３スタックオープニングＳＴＯ３それぞれの底面の垂直レベルは、複数の第３スタックオープニングＳＴＯ３それぞれの底面に露出される第２絶縁層２４０の上面の垂直レベルよりも低い。
例えば、複数の第３スタックオープニングＳＴＯ３それぞれは、複数の第３スタックオープニングＳＴＯ３それぞれの底面に露出される第２絶縁層２４０の内部に延長されるが、複数の第３スタックオープニングＳＴＯ３それぞれの底面に露出される第２絶縁層２４０を貫通しない場合もある。
一実施形態において、第２犠牲ゲートスタックＳＧＳ２の上面から複数の第３スタックオープニングＳＴＯ３それぞれの底面までの深さは、互いに異なっている。
他の実施形態において、複数の第３スタックオープニングＳＴＯ３は、互いに同じ深さを有する２個以上の第３スタックオープニングＳＴＯ３を含む複数の第２オープニンググループからなり、第２犠牲ゲートスタックＳＧＳ２の上面から複数の第２オープニンググループそれぞれの底面までの深さは、互いに異なっている。
例えば、複数の第３スタックオープニングＳＴＯ３それぞれは、複数の第３スタックオープニングＳＴＯ３それぞれの底面に露出される第２絶縁層２４０の内部に延長されるが、複数の第３スタックオープニングＳＴＯ３それぞれの底面に露出される第２絶縁層２４０を貫通しない場合もある。
一実施形態において、第２犠牲ゲートスタックＳＧＳ２の上面から複数の第３スタックオープニングＳＴＯ３それぞれの底面までの深さは、互いに異なっている。
他の実施形態において、複数の第３スタックオープニングＳＴＯ３は、互いに同じ深さを有する２個以上の第３スタックオープニングＳＴＯ３を含む複数の第２オープニンググループからなり、第２犠牲ゲートスタックＳＧＳ２の上面から複数の第２オープニンググループそれぞれの底面までの深さは、互いに異なっている。
【0043】
複数の第３スタックオープニングＳＴＯ３の個数は、複数の第２モールド層２７０の層数に対応する。
例えば、複数の第３スタックオープニングＳＴＯ３の個数は、第２犠牲ゲートスタックＳＧＳ２が含む複数の第２モールド層２７０の層数と同一である。
又は、例えば、複数の第３スタックオープニングＳＴＯ３の個数は、第２犠牲ゲートスタックＳＧＳ２が含む複数の第２モールド層２７０の数の１／２、１／３、１／４などであるか、多少多い。
例えば、複数の第３スタックオープニングＳＴＯ３の個数は、第２犠牲ゲートスタックＳＧＳ２が含む複数の第２モールド層２７０の数の倍数であるか、多少多い。
例えば、複数の第３スタックオープニングＳＴＯ３の個数は、第２犠牲ゲートスタックＳＧＳ２が含む複数の第２モールド層２７０の層数と同一である。
又は、例えば、複数の第３スタックオープニングＳＴＯ３の個数は、第２犠牲ゲートスタックＳＧＳ２が含む複数の第２モールド層２７０の数の１／２、１／３、１／４などであるか、多少多い。
例えば、複数の第３スタックオープニングＳＴＯ３の個数は、第２犠牲ゲートスタックＳＧＳ２が含む複数の第２モールド層２７０の数の倍数であるか、多少多い。
【0044】
一実施形態において、複数の第３スタックオープニングＳＴＯ３は、第２犠牲ゲートスタックＳＧＳ２の一部を除去するｍ回のエッチング工程を実行して形成する。
例えば、複数の第３スタックオープニングＳＴＯ３の個数が第２犠牲ゲートスタックＳＧＳ２が含む複数の第２モールド層２７０の個数と同一である場合、２のｍ乗は、複数の第２モールド層２７０の層数である。
複数の第２スタックオープニングＳＴＯ２は、接続領域ＣＯＮＲで複数の第１スタックオープニングＳＴＯ１と垂直方向に重畳される第２犠牲ゲートスタックＳＧＳ２の一部を貫通するように形成され、複数の第３スタックオープニングＳＴＯ３は、接続領域ＣＯＮＲで複数の第１スタックオープニングＳＴＯ１と垂直方向に重畳されない第２犠牲ゲートスタックＳＧＳ２部分の一部を貫通するように形成される。
例えば、複数の第３スタックオープニングＳＴＯ３の個数が第２犠牲ゲートスタックＳＧＳ２が含む複数の第２モールド層２７０の個数と同一である場合、２のｍ乗は、複数の第２モールド層２７０の層数である。
複数の第２スタックオープニングＳＴＯ２は、接続領域ＣＯＮＲで複数の第１スタックオープニングＳＴＯ１と垂直方向に重畳される第２犠牲ゲートスタックＳＧＳ２の一部を貫通するように形成され、複数の第３スタックオープニングＳＴＯ３は、接続領域ＣＯＮＲで複数の第１スタックオープニングＳＴＯ１と垂直方向に重畳されない第２犠牲ゲートスタックＳＧＳ２部分の一部を貫通するように形成される。
【0045】
図１４を参照すると、複数の第２スタックオープニングＳＴＯ２及び複数の第３スタックオープニングＳＴＯ３を介して露出される第２モールド層２７０の一部を選択的に除去して第２延長空間ＥＳ２を形成する。
第２延長空間ＥＳ２は、複数の第２スタックオープニングＳＴＯ２と複数の第３スタックオープニングＳＴＯ３と連通される。
第２延長空間ＥＳ２は、複数の第２スタックオープニングＳＴＯ２と複数の第３スタックオープニングＳＴＯ３から垂直方向に互いに隣接する２層の第２絶縁層２４０の間に延長される。
すなわち、第２延長空間ＥＳ２それぞれは、垂直方向に互いに隣接する２層の第２絶縁層２４０の間に形成される。
第２延長空間ＥＳ２は、複数の第２スタックオープニングＳＴＯ２と複数の第３スタックオープニングＳＴＯ３と連通される。
第２延長空間ＥＳ２は、複数の第２スタックオープニングＳＴＯ２と複数の第３スタックオープニングＳＴＯ３から垂直方向に互いに隣接する２層の第２絶縁層２４０の間に延長される。
すなわち、第２延長空間ＥＳ２それぞれは、垂直方向に互いに隣接する２層の第２絶縁層２４０の間に形成される。
【0046】
図１５を参照すれば、第２延長空間ＥＳ２を満たし、複数の第２スタックオープニングＳＴＯ２内の表面、複数の第３スタックオープニングＳＴＯ３内の表面、及び第２犠牲ゲートスタックＳＧＳ２の上面を覆う第２予備スペーサ絶縁層２８０Ｐを形成する。
第２予備スペーサ絶縁層２８０Ｐは、第２延長空間ＥＳ２を満たすが、複数の第２スタックオープニングＳＴＯ２内の表面、複数の第３スタックオープニングＳＴＯ３内の表面及び第２犠牲ゲートスタックＳＧＳ２の上面をコンフォーマルに覆うように形成する。
例えば、第２予備スペーサ絶縁層２８０Ｐは、複数の第２スタックオープニングＳＴＯ２及び複数の第３スタックオープニングＳＴＯ３を完全に満たさないように形成する。
第２予備スペーサ絶縁層２８０Ｐは、シリコン酸化物、シリコン酸窒化物などの絶縁物質を含み得る。
一実施形態において、第２予備スペーサ絶縁層２８０Ｐは、第１スペーサ絶縁層１８０と同じ物質を含むか、類似したエッチング特性を有する物質からなる。
第２予備スペーサ絶縁層２８０Ｐは、第２モールド層２７０と接しないように形成される。
一実施形態において、第２予備スペーサ絶縁層２８０Ｐは、第２モールド層２７０と同じ物質を含むように形成する。
第２予備スペーサ絶縁層２８０Ｐは、第２延長空間ＥＳ２を満たすが、複数の第２スタックオープニングＳＴＯ２内の表面、複数の第３スタックオープニングＳＴＯ３内の表面及び第２犠牲ゲートスタックＳＧＳ２の上面をコンフォーマルに覆うように形成する。
例えば、第２予備スペーサ絶縁層２８０Ｐは、複数の第２スタックオープニングＳＴＯ２及び複数の第３スタックオープニングＳＴＯ３を完全に満たさないように形成する。
第２予備スペーサ絶縁層２８０Ｐは、シリコン酸化物、シリコン酸窒化物などの絶縁物質を含み得る。
一実施形態において、第２予備スペーサ絶縁層２８０Ｐは、第１スペーサ絶縁層１８０と同じ物質を含むか、類似したエッチング特性を有する物質からなる。
第２予備スペーサ絶縁層２８０Ｐは、第２モールド層２７０と接しないように形成される。
一実施形態において、第２予備スペーサ絶縁層２８０Ｐは、第２モールド層２７０と同じ物質を含むように形成する。
【0047】
図１６を参照すると、複数の第２スタックオープニングＳＴＯ２及び複数の第３スタックオープニングＳＴＯ３を満たし、第２犠牲ゲートスタックＳＧＳ２の上面を覆う第２予備犠牲層２９０Ｐを形成する。
例えば、第２予備犠牲層２９０Ｐは、シリコン窒化物、シリコン酸窒化物、ポリシリコン又はそれらの組合わせを含むように形成され得る。
一実施形態において、第２予備犠牲層２９０Ｐは、第１犠牲層１９０と同じ物質を含むか、類似したエッチング特性を有する物質からなる。
例えば、第２予備犠牲層２９０Ｐは、シリコン窒化物、シリコン酸窒化物、ポリシリコン又はそれらの組合わせを含むように形成され得る。
一実施形態において、第２予備犠牲層２９０Ｐは、第１犠牲層１９０と同じ物質を含むか、類似したエッチング特性を有する物質からなる。
【0048】
図１６及び図１７を共に参照すると、第２犠牲ゲートスタックＳＧＳ２の上面が露出されるように、第２予備犠牲層２９０Ｐの一部及び第２予備スペーサ絶縁層２８０Ｐの一部を除去し、複数の第２犠牲層２９０及び複数の第２スペーサ絶縁層２８０を形成する。
複数の第２スペーサ絶縁層２８０は、垂直方向に互いに隣接する２層の第２絶縁層２４０の間に位置する第２延長空間ＥＳ２を満たし、複数の第２スタックオープニングＳＴＯ２内の表面と複数の第３スタックオープニングＳＴＯ３内の表面を覆う。
複数の第２犠牲層２９０は、複数の第２スペーサ絶縁層２８０によって限定される複数の第２スタックオープニングＳＴＯ２内の空間及び複数の第３スタックオープニングＳＴＯ３内の空間をいずれも満たす。
例えば、複数の第２スペーサ絶縁層２８０及び複数の第２犠牲層２９０は、ＣＭＰ工程を実行して第２予備犠牲層２９０Ｐの一部及び第２予備スペーサ絶縁層２８０Ｐの一部を除去して形成する。
複数の第２犠牲層２９０それぞれは、第５水平幅Ｗ５を有するように形成する。
第５水平幅Ｗ５は、第３水平幅（図１３のＷ３）より小さい値を有する。
第５水平幅Ｗ５は、第２水平幅（図９のＷ２）とほぼ同じ値を有する。
複数の第２スペーサ絶縁層２８０は、垂直方向に互いに隣接する２層の第２絶縁層２４０の間に位置する第２延長空間ＥＳ２を満たし、複数の第２スタックオープニングＳＴＯ２内の表面と複数の第３スタックオープニングＳＴＯ３内の表面を覆う。
複数の第２犠牲層２９０は、複数の第２スペーサ絶縁層２８０によって限定される複数の第２スタックオープニングＳＴＯ２内の空間及び複数の第３スタックオープニングＳＴＯ３内の空間をいずれも満たす。
例えば、複数の第２スペーサ絶縁層２８０及び複数の第２犠牲層２９０は、ＣＭＰ工程を実行して第２予備犠牲層２９０Ｐの一部及び第２予備スペーサ絶縁層２８０Ｐの一部を除去して形成する。
複数の第２犠牲層２９０それぞれは、第５水平幅Ｗ５を有するように形成する。
第５水平幅Ｗ５は、第３水平幅（図１３のＷ３）より小さい値を有する。
第５水平幅Ｗ５は、第２水平幅（図９のＷ２）とほぼ同じ値を有する。
【0049】
図１８Ａ及び図１８Ｂを共に参照すると、第２犠牲ゲートスタックＳＧＳ２を貫通する複数の第２チャネルホールＣＨＨ２及び複数の第２支持ホールＳＰＨ２を形成する。
複数の第２チャネルホールＣＨＨ２は、メモリセル領域ＭＣＲにおいて、第２犠牲ゲートスタックＳＧＳ２が含む複数の第２絶縁層２４０と複数の第２モールド層２７０をいずれも貫通するように形成する。
複数の第２チャネルホールＣＨＨ２は、互いに対応する複数の第１チャネルホールＣＨＨ１と連通されるように形成する。
複数の第２支持ホールＳＰＨ２は、互いに対応する複数の第１支持ホールＳＰＨ１と連通されるように形成する。
複数の第２支持ホールＳＰＨ２は、接続領域ＣＯＮＲに形成されるが、それに限定されない。
例えば、複数の第２支持ホールＳＰＨ２の内の一部は、接続領域ＣＯＮＲに配置され、他の一部は、貫通電極領域ＴＶＲ及び／又はメモリセル領域ＭＣＲに配置される。
複数の第２チャネルホールＣＨＨ２は、メモリセル領域ＭＣＲにおいて、第２犠牲ゲートスタックＳＧＳ２が含む複数の第２絶縁層２４０と複数の第２モールド層２７０をいずれも貫通するように形成する。
複数の第２チャネルホールＣＨＨ２は、互いに対応する複数の第１チャネルホールＣＨＨ１と連通されるように形成する。
複数の第２支持ホールＳＰＨ２は、互いに対応する複数の第１支持ホールＳＰＨ１と連通されるように形成する。
複数の第２支持ホールＳＰＨ２は、接続領域ＣＯＮＲに形成されるが、それに限定されない。
例えば、複数の第２支持ホールＳＰＨ２の内の一部は、接続領域ＣＯＮＲに配置され、他の一部は、貫通電極領域ＴＶＲ及び／又はメモリセル領域ＭＣＲに配置される。
【0050】
複数の第２支持ホールＳＰＨ２の内の一部のそれぞれは、接続領域ＣＯＮＲで、第２スタックオープニングＳＴＯ２内に配置される第２犠牲層２９０を貫通するように形成する。
複数の第２支持ホールＳＰＨ２の内の他の一部それぞれは、接続領域ＣＯＮＲにおいて、第３スタックオープニングＳＴＯ３内に第２犠牲層２９０、第２スペーサ絶縁層２８０、そして、第２犠牲層２９０と第２スペーサ絶縁層２８０の下側に位置する第２絶縁層２４０と第２モールド層２７０を貫通するように形成する。
複数の第２支持ホールＳＰＨ２の内のさらに他の一部それぞれは、接続領域ＣＯＮＲ、貫通電極領域ＴＶＲ、及び／又はメモリセル領域ＭＣＲで第２犠牲ゲートスタックＳＧＳ２が含む複数の第２絶縁層２４０と複数の第２モールド層２７０をいずれも貫通するように形成する。
複数の第２支持ホールＳＰＨ２の内の他の一部それぞれは、接続領域ＣＯＮＲにおいて、第３スタックオープニングＳＴＯ３内に第２犠牲層２９０、第２スペーサ絶縁層２８０、そして、第２犠牲層２９０と第２スペーサ絶縁層２８０の下側に位置する第２絶縁層２４０と第２モールド層２７０を貫通するように形成する。
複数の第２支持ホールＳＰＨ２の内のさらに他の一部それぞれは、接続領域ＣＯＮＲ、貫通電極領域ＴＶＲ、及び／又はメモリセル領域ＭＣＲで第２犠牲ゲートスタックＳＧＳ２が含む複数の第２絶縁層２４０と複数の第２モールド層２７０をいずれも貫通するように形成する。
【0051】
複数の第２チャネルホールＣＨＨ２それぞれは、第３水平直径Ｄ３を有するように形成し、複数の第２支持ホールＳＰＨ２それぞれは、第４水平直径Ｄ４を有するように形成する。
第４水平直径Ｄ４は、第３水平直径Ｄ３と同径又は大径である。
第４水平直径Ｄ４は、第２水平幅（図９のＷ２）より小径である。
第３水平直径Ｄ３は、第１水平直径（図１０ＢのＤ１）と同径又は大径であり、第４水平直径Ｄ４は、第２水平直径（図１０ＢのＤ２）と同径又は大径である。
一実施形態において、複数の第２チャネルホールＣＨＨ２及び複数の第２支持ホールＳＰＨ２それぞれの水平断面は、円形又は楕円形である。
一実施形態において、複数の第２スタックオープニングＳＴＯ２及び複数の第３スタックオープニングＳＴＯ３それぞれの内部には、少なくとも２個の第２支持ホールＳＰＨ２が配置される。
一実施形態において、複数の第２チャネルホールＣＨＨ２及び複数の第２支持ホールＳＰＨ２それぞれは、上側から下側にベース構造物１１０に向かって延長され、水平幅及び水平広さが減少するほぼテーパ状を有するように形成する。
第４水平直径Ｄ４は、第３水平直径Ｄ３と同径又は大径である。
第４水平直径Ｄ４は、第２水平幅（図９のＷ２）より小径である。
第３水平直径Ｄ３は、第１水平直径（図１０ＢのＤ１）と同径又は大径であり、第４水平直径Ｄ４は、第２水平直径（図１０ＢのＤ２）と同径又は大径である。
一実施形態において、複数の第２チャネルホールＣＨＨ２及び複数の第２支持ホールＳＰＨ２それぞれの水平断面は、円形又は楕円形である。
一実施形態において、複数の第２スタックオープニングＳＴＯ２及び複数の第３スタックオープニングＳＴＯ３それぞれの内部には、少なくとも２個の第２支持ホールＳＰＨ２が配置される。
一実施形態において、複数の第２チャネルホールＣＨＨ２及び複数の第２支持ホールＳＰＨ２それぞれは、上側から下側にベース構造物１１０に向かって延長され、水平幅及び水平広さが減少するほぼテーパ状を有するように形成する。
【0052】
図１９を参照すると、複数の第２チャネルホールＣＨＨ２及び複数の第２支持ホールＳＰＨ２を満たす複数の第２犠牲充填層２６０を形成する。
例えば、第２犠牲充填層２６０は、金属、又は炭素を含むカーボン系膜からなる。
第２犠牲充填層２６０は、第１犠牲充填層１６０と同じ物質を含むか、類似したエッチング特性を有する物質からなる。
例えば、第２犠牲充填層２６０は、金属、又は炭素を含むカーボン系膜からなる。
第２犠牲充填層２６０は、第１犠牲充填層１６０と同じ物質を含むか、類似したエッチング特性を有する物質からなる。
【0053】
図１９及び図２０を共に参照すると、第２犠牲ゲートスタックＳＧＳ２を覆って複数の貫通オープニング３１０Ｏを有する予備カバー絶縁層３１０を形成する。
複数の貫通オープニング３１０Ｏは、複数の第２チャネルホールＣＨＨ２及び複数の第２支持ホールＳＰＨ２に対応して形成する。
例えば、複数の貫通オープニング３１０Ｏの内の一部は、互いに対応する複数の第２チャネルホールＣＨＨ２と連通され、複数の貫通オープニング３１０Ｏの内の他の一部は、互いに対応する複数の第２支持ホールＳＰＨ２と連通される。
複数の貫通オープニング３１０Ｏの底面には、複数の第２犠牲充填層２６０が露出される。
複数の貫通オープニング３１０Ｏを有する予備カバー絶縁層３１０を形成した後、複数の貫通オープニング３１０Ｏを介して複数の第２チャネルホールＣＨＨ２及び複数の第２支持ホールＳＰＨ２を満たす複数の第２犠牲充填層２６０、そして、複数の第１チャネルホールＣＨＨ１及び複数の第１支持ホールＳＰＨ１を満たす複数の第１犠牲充填層１６０を除去する。
互いに連通される第１チャネルホールＣＨＨ１と第２チャネルホールＣＨＨ２は、チャネルホールＣＨＨと称し、互いに連通される第１支持ホールＳＰＨ１と第２支持ホールＳＰＨ２は、支持ホールＳＰＨと称する。
複数の貫通オープニング３１０Ｏは、複数の第２チャネルホールＣＨＨ２及び複数の第２支持ホールＳＰＨ２に対応して形成する。
例えば、複数の貫通オープニング３１０Ｏの内の一部は、互いに対応する複数の第２チャネルホールＣＨＨ２と連通され、複数の貫通オープニング３１０Ｏの内の他の一部は、互いに対応する複数の第２支持ホールＳＰＨ２と連通される。
複数の貫通オープニング３１０Ｏの底面には、複数の第２犠牲充填層２６０が露出される。
複数の貫通オープニング３１０Ｏを有する予備カバー絶縁層３１０を形成した後、複数の貫通オープニング３１０Ｏを介して複数の第２チャネルホールＣＨＨ２及び複数の第２支持ホールＳＰＨ２を満たす複数の第２犠牲充填層２６０、そして、複数の第１チャネルホールＣＨＨ１及び複数の第１支持ホールＳＰＨ１を満たす複数の第１犠牲充填層１６０を除去する。
互いに連通される第１チャネルホールＣＨＨ１と第２チャネルホールＣＨＨ２は、チャネルホールＣＨＨと称し、互いに連通される第１支持ホールＳＰＨ１と第２支持ホールＳＰＨ２は、支持ホールＳＰＨと称する。
【0054】
以後、複数のチャネルホールＣＨＨを満たす複数のチャネル構造物３６０及び複数の支持ホールＳＰＨを満たす複数のダミー構造物３６０Ｄを形成する。
複数のダミー構造物３６０Ｄは、支持構造物とも称する。
一実施形態において、複数のチャネル構造物３６０と複数のダミー構造物３６０Ｄは、ほぼ類似した構造を有するように形成する。
例えば、図２８Ｃに示したように、複数のチャネル構造物３６０それぞれは、ゲート絶縁層３６２、チャネル層３６４、埋込み絶縁層３６６、及び導電プラグ３６８を含む。
チャネルホールＣＨＨの内側面上にゲート絶縁層３６２とチャネル層３６４とが順次に配置される。
例えば、ゲート絶縁層３６２は、チャネルホールＣＨＨの内側面上にコンフォーマルに配置され、チャネル層３６４は、ゲート絶縁層３６２を覆ってチャネルホールＣＨＨの内側面と底面上にコンフォーマルに配置される。
チャネル層３６４上でチャネルホールＣＨＨの残留空間を満たす埋込み絶縁層３６６が配置される。
チャネルホールＣＨＨの上側には、チャネル層３６４と接触し、チャネルホールＣＨＨの入口、例えば、第２チャネルホールＣＨＨ２の上端を塞ぐ導電プラグ３６８が配置される。
複数のダミー構造物３６０Ｄは、支持構造物とも称する。
一実施形態において、複数のチャネル構造物３６０と複数のダミー構造物３６０Ｄは、ほぼ類似した構造を有するように形成する。
例えば、図２８Ｃに示したように、複数のチャネル構造物３６０それぞれは、ゲート絶縁層３６２、チャネル層３６４、埋込み絶縁層３６６、及び導電プラグ３６８を含む。
チャネルホールＣＨＨの内側面上にゲート絶縁層３６２とチャネル層３６４とが順次に配置される。
例えば、ゲート絶縁層３６２は、チャネルホールＣＨＨの内側面上にコンフォーマルに配置され、チャネル層３６４は、ゲート絶縁層３６２を覆ってチャネルホールＣＨＨの内側面と底面上にコンフォーマルに配置される。
チャネル層３６４上でチャネルホールＣＨＨの残留空間を満たす埋込み絶縁層３６６が配置される。
チャネルホールＣＨＨの上側には、チャネル層３６４と接触し、チャネルホールＣＨＨの入口、例えば、第２チャネルホールＣＨＨ２の上端を塞ぐ導電プラグ３６８が配置される。
【0055】
他の実施形態において、埋込み絶縁層３６６が省略され、チャネル層３６４がチャネルホールＣＨＨの残留部分を満たすピラー状からなっている。
また、複数のダミー構造物３６０Ｄそれぞれもゲート絶縁層３６２、チャネル層３６４、埋込み絶縁層３６６、及び導電プラグ３６８を含む。
他の実施形態において、複数のチャネル構造物３６０と複数のダミー構造物３６０Ｄは、異なる構造を有するように形成する。
例えば、複数のチャネル構造物３６０それぞれは、ゲート絶縁層３６２、チャネル層３６４、埋込み絶縁層３６６、及び導電プラグ３６８を含み、複数のダミー構造物３６０Ｄそれぞれは、単一膜質からなる。
一実施形態において、複数のダミー構造物３６０Ｄそれぞれは、シリコン酸化物からなる。
複数のチャネル構造物３６０と複数のダミー構造物３６０Ｄは、ほぼ類似した形状を有するように形成する。
図２８Ｃに示したように、複数のチャネル構造物３６０それぞれは、第１チャネルホールＣＨＨ１と第２チャネルホールＣＨＨ２との境界から外側に突出する形状を有するように形成し、複数のチャネル構造物３６０それぞれと同様に複数のダミー構造物３６０Ｄそれぞれも、第１支持ホールＳＰＨ１と第２支持ホールＳＰＨ２との境界から外側に突出する形状を有するように形成する。
また、複数のダミー構造物３６０Ｄそれぞれもゲート絶縁層３６２、チャネル層３６４、埋込み絶縁層３６６、及び導電プラグ３６８を含む。
他の実施形態において、複数のチャネル構造物３６０と複数のダミー構造物３６０Ｄは、異なる構造を有するように形成する。
例えば、複数のチャネル構造物３６０それぞれは、ゲート絶縁層３６２、チャネル層３６４、埋込み絶縁層３６６、及び導電プラグ３６８を含み、複数のダミー構造物３６０Ｄそれぞれは、単一膜質からなる。
一実施形態において、複数のダミー構造物３６０Ｄそれぞれは、シリコン酸化物からなる。
複数のチャネル構造物３６０と複数のダミー構造物３６０Ｄは、ほぼ類似した形状を有するように形成する。
図２８Ｃに示したように、複数のチャネル構造物３６０それぞれは、第１チャネルホールＣＨＨ１と第２チャネルホールＣＨＨ２との境界から外側に突出する形状を有するように形成し、複数のチャネル構造物３６０それぞれと同様に複数のダミー構造物３６０Ｄそれぞれも、第１支持ホールＳＰＨ１と第２支持ホールＳＰＨ２との境界から外側に突出する形状を有するように形成する。
【0056】
図２１Ａ及び図２１Ｂを共に参照すると、ワードラインカット領域ＷＬＣＲで予備カバー絶縁層３１０、第２犠牲ゲートスタックＳＧＳ２、及び第１犠牲ゲートスタックＳＧＳ１を貫通して底面にベース構造物１１０が露出されるゲートスタック分離開口部ＷＬＨを形成する。
ゲートスタック分離開口部ＷＬＨは、複数のメモリセルブロック（図２のＢＬＫ１、ＢＬＫ２、．．．、ＢＬＫｎ）間に沿って延長され、複数のメモリセルブロック（ＢＬＫ１、ＢＬＫ２、．．．、ＢＬＫｎ）それぞれは、ゲートスタック分離開口部ＷＬＨによって取り囲まれる。
図２１Ａには、ゲートスタック分離開口部ＷＬＨがメモリセル領域ＭＣＲの一側に位置するように示しているが、それは、例示的に、ゲートスタック分離開口部ＷＬＨは、メモリセル領域ＭＣＲ、接続領域ＣＯＮＲ及び貫通電極領域ＴＶＲを取り囲むように配置される。
ゲートスタック分離開口部ＷＬＨは、複数のメモリセルブロック（図２のＢＬＫ１、ＢＬＫ２、．．．、ＢＬＫｎ）間に沿って延長され、複数のメモリセルブロック（ＢＬＫ１、ＢＬＫ２、．．．、ＢＬＫｎ）それぞれは、ゲートスタック分離開口部ＷＬＨによって取り囲まれる。
図２１Ａには、ゲートスタック分離開口部ＷＬＨがメモリセル領域ＭＣＲの一側に位置するように示しているが、それは、例示的に、ゲートスタック分離開口部ＷＬＨは、メモリセル領域ＭＣＲ、接続領域ＣＯＮＲ及び貫通電極領域ＴＶＲを取り囲むように配置される。
【0057】
図２１Ａ、図２１Ｂ、及び図２２を共に参照すると、ゲートスタック分離開口部ＷＬＨを介して複数の第１モールド層１７０及び複数の第２モールド層２７０を除去し、複数の第１除去空間ＲＳ１及び複数の第２除去空間ＲＳ２を形成する。
複数の第１除去空間ＲＳ１それぞれは、複数の第１絶縁層１４０の内の垂直方向に隣接する２層の第１絶縁層１４０の間に限定され、複数の第２除去空間ＲＳ２それぞれは、複数の第２絶縁層２４０の内の垂直方向に隣接する２層の第２絶縁層２４０の間に限定される。
例えば、複数の第１モールド層１７０及び複数の第２モールド層２７０は、リン酸溶液をエッチング液として使用した湿式エッチング工程を実行して除去する。
複数の第１除去空間ＲＳ１それぞれは、複数の第１絶縁層１４０の内の垂直方向に隣接する２層の第１絶縁層１４０の間に限定され、複数の第２除去空間ＲＳ２それぞれは、複数の第２絶縁層２４０の内の垂直方向に隣接する２層の第２絶縁層２４０の間に限定される。
例えば、複数の第１モールド層１７０及び複数の第２モールド層２７０は、リン酸溶液をエッチング液として使用した湿式エッチング工程を実行して除去する。
【0058】
図２２及び図２３を共に参照すると、複数の第１除去空間ＲＳ１及び複数の第２除去空間ＲＳ２に導電物質を埋め込み、複数の第１除去空間ＲＳ１を満たす複数の第１ゲート電極１３０及び複数の第２除去空間ＲＳを満たす複数の第２ゲート電極２３０を形成する。
例えば、複数の第１ゲート電極１３０及び複数の第２ゲート電極２３０は、タングステン、ニッケル、コバルト、タンタルのような金属、タングステンシリサイド、ニッケルシリサイド、コバルトシリサイド、タンタルシリサイドのような金属シリサイド、ドーピングされたポリシリコン、又はそれらの組合わせを含み得る。
例えば、複数の第１ゲート電極１３０及び複数の第２ゲート電極２３０は、タングステン、ニッケル、コバルト、タンタルのような金属、タングステンシリサイド、ニッケルシリサイド、コバルトシリサイド、タンタルシリサイドのような金属シリサイド、ドーピングされたポリシリコン、又はそれらの組合わせを含み得る。
【0059】
ベース構造物１１０上には、第１ゲートスタックＧＳ１が配置され、第１ゲートスタックＧＳ１上には、第２ゲートスタックＧＳ２が配置される。
第１ゲートスタックＧＳ１は、交互に配置される複数の第１ゲート電極１３０と複数の第１絶縁層１４０とを含み、第２ゲートスタックＧＳ２は、交互に配置される複数の第２ゲート電極２３０と複数の第２絶縁層２４０とを含む。
第１ゲートスタックＧＳ１及び第２ゲートスタックＧＳ２を共にゲートスタックと称し、複数の第１ゲート電極１３０及び複数の第２ゲート電極２３０は、複数のゲート電極と称し、複数の第１絶縁層１４０及び複数の第２絶縁層２４０は、複数の絶縁層と称する。
ベース構造物１１０上には、ゲートスタックが配置され、複数のゲート電極は、垂直方向に沿って離隔され、配置される。
ゲートスタックは、交互に配置される複数のゲート電極と複数の絶縁層を含む。
第１ゲート電極１３０及び複数の第２ゲート電極２３０を形成した後、ゲートスタック分離開口部ＷＬＨ内に絶縁物質を満たしてゲートスタック分離絶縁層１５０を形成する。
以後、複数の貫通オープニング３１０Ｏを満たして予備カバー絶縁層３１０を覆う絶縁物質層を形成し、予備カバー絶縁層３１０及び絶縁物質層からなるカバー絶縁層３２０を形成する。
一実施形態において、絶縁物質層は、予備カバー絶縁層３１０と同じ物質を含むか、類似したエッチング特性を有する物質からなる。
第１ゲートスタックＧＳ１は、交互に配置される複数の第１ゲート電極１３０と複数の第１絶縁層１４０とを含み、第２ゲートスタックＧＳ２は、交互に配置される複数の第２ゲート電極２３０と複数の第２絶縁層２４０とを含む。
第１ゲートスタックＧＳ１及び第２ゲートスタックＧＳ２を共にゲートスタックと称し、複数の第１ゲート電極１３０及び複数の第２ゲート電極２３０は、複数のゲート電極と称し、複数の第１絶縁層１４０及び複数の第２絶縁層２４０は、複数の絶縁層と称する。
ベース構造物１１０上には、ゲートスタックが配置され、複数のゲート電極は、垂直方向に沿って離隔され、配置される。
ゲートスタックは、交互に配置される複数のゲート電極と複数の絶縁層を含む。
第１ゲート電極１３０及び複数の第２ゲート電極２３０を形成した後、ゲートスタック分離開口部ＷＬＨ内に絶縁物質を満たしてゲートスタック分離絶縁層１５０を形成する。
以後、複数の貫通オープニング３１０Ｏを満たして予備カバー絶縁層３１０を覆う絶縁物質層を形成し、予備カバー絶縁層３１０及び絶縁物質層からなるカバー絶縁層３２０を形成する。
一実施形態において、絶縁物質層は、予備カバー絶縁層３１０と同じ物質を含むか、類似したエッチング特性を有する物質からなる。
【0060】
図２３及び図２４を共に参照すると、複数の第２犠牲層２９０が露出されるように、カバー絶縁層３２０の一部を除去した後、複数の第２犠牲層２９０及び複数の第１犠牲層１９０を除去する。
複数の第２犠牲層２９０及び複数の第１犠牲層１９０が除去された空間には、複数のゲート接続オープニングＧＰＯを形成する。
複数の第２犠牲層２９０及び複数の第１犠牲層１９０が除去された空間には、複数のゲート接続オープニングＧＰＯを形成する。
【0061】
図２４及び図２５を共に参照すると、複数のゲート接続オープニングＧＰＯの底面に露出される複数の第１スペーサ絶縁層１８０の一部及び複数の第２スペーサ絶縁層２８０の一部を除去した後、除去された複数の第１スペーサ絶縁層１８０の一部及び複数の第２スペーサ絶縁層２８０の一部の下側に位置する複数の第１絶縁層１４０の一部及び複数の第２絶縁層２４０の一部を除去し、複数のゲート接続オープニングＧＰＯの底面に、除去された複数の第１絶縁層１４０の一部及び複数の第２絶縁層２４０の一部の下側に位置する第１ゲート電極１３０の一部及び複数の第２ゲート電極２３０部分が露出される。
【0062】
一実施形態において、複数の第１ゲート電極１３０及び複数の第２ゲート電極２３０を露出させるために、複数の第２犠牲層２９０及び複数の第１犠牲層１９０を除去し、複数の第１スペーサ絶縁層１８０の一部、複数の第２スペーサ絶縁層２８０の一部、複数の第１絶縁層１４０の一部、及び複数の第２絶縁層２４０の一部を除去する過程において、複数のゲート接続オープニングＧＰＯ内に位置するダミー構造物３６０Ｄの上側一部を除去する。
複数のダミー構造物３６０Ｄにおいて、上側一部が除去されていないダミー構造物３６０Ｄと区分するために、上側一部が除去されたダミー構造物３６０Ｄそれぞれを損失（ｌｏｓｓ）ダミー構造物３６０Ｌ又は損失支持構造物と称する。
一実施形態において、損失ダミー構造物３６０Ｌは、複数のゲート接続オープニングＧＰＯの底面に露出される第１ゲート電極１３０及び複数の第２ゲート電極２３０の上面より上側に突出される。
複数のダミー構造物３６０Ｄにおいて、上側一部が除去されていないダミー構造物３６０Ｄと区分するために、上側一部が除去されたダミー構造物３６０Ｄそれぞれを損失（ｌｏｓｓ）ダミー構造物３６０Ｌ又は損失支持構造物と称する。
一実施形態において、損失ダミー構造物３６０Ｌは、複数のゲート接続オープニングＧＰＯの底面に露出される第１ゲート電極１３０及び複数の第２ゲート電極２３０の上面より上側に突出される。
【0063】
図２４及び図２５には、複数の第２犠牲層２９０及び複数の第１犠牲層１９０を除去する過程では、複数のゲート接続オープニングＧＰＯ内に位置するダミー構造物３６０Ｄの上側一部が除去されず、複数の第１スペーサ絶縁層１８０の一部、複数の第２スペーサ絶縁層２８０の一部、複数の第１絶縁層１４０の一部、及び複数の第２絶縁層２４０の一部を除去する過程において、複数のゲート接続オープニングＧＰＯ内に位置するダミー構造物３６０Ｄの上側一部が除去されるように図に示しているが、これは、説明及び図示の便宜のためのものであって、それに限定されない。
例えば、複数の第２犠牲層２９０及び複数の第１犠牲層１９０を除去する過程及び複数の第１スペーサ絶縁層１８０の一部、複数の第２スペーサ絶縁層２８０の一部、複数の第１絶縁層１４０の一部、及び複数の第２絶縁層２４０の一部を除去する過程それぞれで、複数のゲート接続オープニングＧＰＯ内に位置するダミー構造物３６０Ｄの上側一部を除去する。
例えば、複数の第２犠牲層２９０及び複数の第１犠牲層１９０を除去する過程及び複数の第１スペーサ絶縁層１８０の一部、複数の第２スペーサ絶縁層２８０の一部、複数の第１絶縁層１４０の一部、及び複数の第２絶縁層２４０の一部を除去する過程それぞれで、複数のゲート接続オープニングＧＰＯ内に位置するダミー構造物３６０Ｄの上側一部を除去する。
【0064】
図２６を参照すると、複数のゲート接続オープニングＧＰＯ内の表面及びカバー絶縁層３２０の上面を覆う予備パッド物質層３３０Ｐを形成する。
例えば、予備パッド物質層３３０Ｐは、タングステン、ニッケル、コバルト、タンタルのような金属、タングステンシリサイド、ニッケルシリサイド、コバルトシリサイド、タンタルシリサイドのような金属シリサイド、又はそれらの組合わせを含み得る。
予備パッド物質層３３０Ｐは、複数のゲート接続オープニングＧＰＯ内に露出される複数の第１スペーサ絶縁層１８０、複数の第２スペーサ絶縁層２８０、損失ダミー構造物３６０Ｌ、複数の第１ゲート電極１３０及び複数の第２ゲート電極２３０、そして、カバー絶縁層３２０の上面をコンフォーマルに覆うように形成する。
予備パッド物質層３３０Ｐは、予備パッド物質層３３０Ｐと接する複数の第１ゲート電極１３０の上面及び複数の第２ゲート電極２３０の上面を覆う複数の第１絶縁層１４０の側面及び複数の第２絶縁層２４０の側面をさらに覆うように形成する。
例えば、予備パッド物質層３３０Ｐは、タングステン、ニッケル、コバルト、タンタルのような金属、タングステンシリサイド、ニッケルシリサイド、コバルトシリサイド、タンタルシリサイドのような金属シリサイド、又はそれらの組合わせを含み得る。
予備パッド物質層３３０Ｐは、複数のゲート接続オープニングＧＰＯ内に露出される複数の第１スペーサ絶縁層１８０、複数の第２スペーサ絶縁層２８０、損失ダミー構造物３６０Ｌ、複数の第１ゲート電極１３０及び複数の第２ゲート電極２３０、そして、カバー絶縁層３２０の上面をコンフォーマルに覆うように形成する。
予備パッド物質層３３０Ｐは、予備パッド物質層３３０Ｐと接する複数の第１ゲート電極１３０の上面及び複数の第２ゲート電極２３０の上面を覆う複数の第１絶縁層１４０の側面及び複数の第２絶縁層２４０の側面をさらに覆うように形成する。
【0065】
図２６及び図２７を共に参照すると、複数のゲート接続オープニングＧＰＯを満たす充填絶縁層３５０を形成した後、カバー絶縁層３２０の上面が露出されるように予備パッド物質層３３０Ｐの一部を除去し、複数のゲート接続構造物３３０を形成する。
一部実施例において、予備パッド物質層３３０Ｐの一部を除去する過程で、カバー絶縁層３２０の上側一部が予備パッド物質層３３０Ｐの一部と共に除去され得る。
複数のゲート接続構造物３３０は、複数のゲート接続オープニングＧＰＯ内に配置される。
複数のゲート接続構造物３３０それぞれは、複数のゲート接続オープニングＧＰＯそれぞれの底面に露出される複数の第１ゲート電極１３０及び複数の第２ゲート電極２３０の内のいずれか１つと接して接続される。
複数のゲート接続構造物３３０それぞれは、複数のゲート接続オープニングＧＰＯそれぞれの底面から内側面に沿って延長され、複数のゲート接続オープニングＧＰＯそれぞれの最上端まで延長される。
一部実施例において、予備パッド物質層３３０Ｐの一部を除去する過程で、カバー絶縁層３２０の上側一部が予備パッド物質層３３０Ｐの一部と共に除去され得る。
複数のゲート接続構造物３３０は、複数のゲート接続オープニングＧＰＯ内に配置される。
複数のゲート接続構造物３３０それぞれは、複数のゲート接続オープニングＧＰＯそれぞれの底面に露出される複数の第１ゲート電極１３０及び複数の第２ゲート電極２３０の内のいずれか１つと接して接続される。
複数のゲート接続構造物３３０それぞれは、複数のゲート接続オープニングＧＰＯそれぞれの底面から内側面に沿って延長され、複数のゲート接続オープニングＧＰＯそれぞれの最上端まで延長される。
【0066】
例えば、１つのゲート接続構造物３３０は、１つのゲート接続オープニングＧＰＯの底面で露出される第１ゲート電極１３０と第２ゲート電極２３０の内のいずれか１つのゲート電極と接して接続され、ゲート接続オープニングＧＰＯの内側面に沿って第１絶縁層１４０と第２絶縁層２４０の内のいずれか１つの絶縁層の側面、第２スペーサ絶縁層２８０の側面（又は、第１スペーサ絶縁層１８０の側面と第２スペーサ絶縁層２８０の側面）、及びカバー絶縁層３２０の側面を覆ってゲート接続オープニングＧＰＯの最上端まで延長される。
１つのゲート接続オープニングＧＰＯ内に位置する少なくとも１つの損失ダミー構造物３６０Ｌは、１つのゲート接続オープニングＧＰＯ内で１つのゲート接続構造物３３０と接して接続される第１ゲート電極１３０と第２ゲート電極２３０の内のいずれか１つのゲート電極の上面より上側に突出する。
１つのゲート接続構造物３３０は、１つのゲート接続オープニングＧＰＯ内に位置する少なくとも１つの損失ダミー構造物３６０Ｌの表面を覆う。
１つのゲート接続オープニングＧＰＯ内に位置する少なくとも１つの損失ダミー構造物３６０Ｌは、１つのゲート接続オープニングＧＰＯ内で１つのゲート接続構造物３３０と接して接続される第１ゲート電極１３０と第２ゲート電極２３０の内のいずれか１つのゲート電極の上面より上側に突出する。
１つのゲート接続構造物３３０は、１つのゲート接続オープニングＧＰＯ内に位置する少なくとも１つの損失ダミー構造物３６０Ｌの表面を覆う。
【0067】
１つのゲート接続オープニングＧＰＯ内に位置する少なくとも１つの損失ダミー構造物３６０Ｌは、ゲート接続構造物３３０と接する第１ゲート電極１３０と第２ゲート電極２３０の内のいずれか１つのゲート電極、そして、いずれか１つのゲート電極の下側に位置する第１ゲートスタックＧＳ１の一部及び／又は第２ゲートスタックＧＳ２の一部を貫通する。
例えば、１つのゲート接続オープニングＧＰＯ内に位置する少なくとも１つの損失ダミー構造物３６０Ｌは、複数の第１ゲート電極１３０及び複数の第２ゲート電極２３０からなる複数のゲート電極と複数の第１絶縁層１４０及び複数の第２絶縁層２４０は、複数の絶縁層の内のゲート接続構造物３３０に接する１つのゲート電極の下側、及び１つのゲート電極の下側にある他のゲート電極及び絶縁層を貫通し、ベース構造物１１０まで延長される。
すなわち、損失ダミー構造物３６０Ｌは、損失ダミー構造物３６０Ｌを覆うゲート接続構造物３３０とベース構造物１１０との間に介在するゲート電極及び絶縁層を貫通する。
例えば、１つのゲート接続オープニングＧＰＯ内に位置する少なくとも１つの損失ダミー構造物３６０Ｌは、複数の第１ゲート電極１３０及び複数の第２ゲート電極２３０からなる複数のゲート電極と複数の第１絶縁層１４０及び複数の第２絶縁層２４０は、複数の絶縁層の内のゲート接続構造物３３０に接する１つのゲート電極の下側、及び１つのゲート電極の下側にある他のゲート電極及び絶縁層を貫通し、ベース構造物１１０まで延長される。
すなわち、損失ダミー構造物３６０Ｌは、損失ダミー構造物３６０Ｌを覆うゲート接続構造物３３０とベース構造物１１０との間に介在するゲート電極及び絶縁層を貫通する。
【0068】
図２８Ａ～図２８Ｃを共に参照すると、カバー絶縁層３２０上に上部支持層ＴＳを形成した後、上部支持層ＴＳを貫通する複数のゲートコンタクトＣＮＴ、上部支持層ＴＳ、及びカバー絶縁層３２０を貫通する複数のビットラインコンタクトＢＣＴ、及び上部支持層ＴＳを貫通する上部埋込み層１５５を形成し、上部支持層ＴＳ上にビットラインＢＬ及び複数の導電ラインＭＬを形成し、集積回路素子１を形成する。
集積回路素子１は、周辺回路構造物ＰＳと、周辺回路構造物ＰＳより高い垂直レベルに配置されたセルアレイ構造物ＣＳを含む。
セルアレイ構造物ＣＳは、メモリセル領域ＭＣＲ、接続領域ＣＯＮＲ、貫通電極領域ＴＶＲを含み、周辺回路構造物ＰＳは、周辺回路領域ＰＥＲＩを含む。
集積回路素子１は、周辺回路構造物ＰＳと、周辺回路構造物ＰＳより高い垂直レベルに配置されたセルアレイ構造物ＣＳを含む。
セルアレイ構造物ＣＳは、メモリセル領域ＭＣＲ、接続領域ＣＯＮＲ、貫通電極領域ＴＶＲを含み、周辺回路構造物ＰＳは、周辺回路領域ＰＥＲＩを含む。
【0069】
メモリセル領域ＭＣＲは、図３を参照に説明した方式によって駆動する垂直チャネル構造ＮＡＮＤ型メモリセルアレイＭＣＡ（図３参照）が形成される領域である。
接続領域ＣＯＮＲは、メモリセル領域ＭＣＲに形成されるメモリセルアレイＭＣＡと周辺回路領域ＰＥＲＩとの電気的接続のためのゲートコンタクトＣＮＴが配置される領域である。
貫通電極領域ＴＶＲは、メモリセル領域ＭＣＲと、これより低い垂直レベルに配置される周辺回路領域ＰＥＲＩの間の電気的接続のための複数の貫通電極ＴＳＶが配置される領域である。
セルアレイ構造物ＣＳは、第１ゲートスタックＧＳ１を含む第１スタックＳＴ１と、第２ゲートスタックＧＳ２を含む第２スタックＳＴ２とを含むものと図に示しているが、これは、例示的なものであって、それに限定されない。
例えば、セルアレイ構造物ＣＳは、それぞれゲートスタックを含む３個以上のスタックを含み得る。
接続領域ＣＯＮＲは、メモリセル領域ＭＣＲに形成されるメモリセルアレイＭＣＡと周辺回路領域ＰＥＲＩとの電気的接続のためのゲートコンタクトＣＮＴが配置される領域である。
貫通電極領域ＴＶＲは、メモリセル領域ＭＣＲと、これより低い垂直レベルに配置される周辺回路領域ＰＥＲＩの間の電気的接続のための複数の貫通電極ＴＳＶが配置される領域である。
セルアレイ構造物ＣＳは、第１ゲートスタックＧＳ１を含む第１スタックＳＴ１と、第２ゲートスタックＧＳ２を含む第２スタックＳＴ２とを含むものと図に示しているが、これは、例示的なものであって、それに限定されない。
例えば、セルアレイ構造物ＣＳは、それぞれゲートスタックを含む３個以上のスタックを含み得る。
【0070】
複数のゲートコンタクトＣＮＴは、上部支持層ＴＳを貫通して複数のゲート接続構造物３３０と接して接続され、複数のビットラインコンタクトＢＣＴは、上部支持層ＴＳ及びカバー絶縁層３２０を貫通して複数のチャネル構造物３６０と接して接続される。
上部埋込み層１５５は、上部支持層ＴＳを貫通してゲートスタック分離絶縁層１５０と接する。
一実施形態において、上部埋込み層１５５は形成されず、省略され得る。
複数のゲートコンタクトＣＮＴは、対応する複数のゲート接続構造物３３０の上端部と接して接続される。
複数のゲートコンタクトＣＮＴは、互いに同じ垂直高を有する。
複数のビットラインコンタクトＢＣＴは、複数のチャネル構造物３６０の導電プラグ３６８と接して接続される。
複数のビットラインコンタクトＢＣＴは、互いに同じ垂直高を有する。
上部埋込み層１５５は、上部支持層ＴＳを貫通してゲートスタック分離絶縁層１５０と接する。
一実施形態において、上部埋込み層１５５は形成されず、省略され得る。
複数のゲートコンタクトＣＮＴは、対応する複数のゲート接続構造物３３０の上端部と接して接続される。
複数のゲートコンタクトＣＮＴは、互いに同じ垂直高を有する。
複数のビットラインコンタクトＢＣＴは、複数のチャネル構造物３６０の導電プラグ３６８と接して接続される。
複数のビットラインコンタクトＢＣＴは、互いに同じ垂直高を有する。
【0071】
ビットラインＢＬは、複数のビットラインコンタクトＢＣＴの上面と接して接続されるように形成する。
ビットラインＢＬは、複数のビットラインコンタクトＢＣＴ及び複数のチャネル構造物３６０の導電プラグ３６８を介して複数のチャネル構造物３６０のチャネル層３６４と電気的に接続される。
複数の導電ラインＭＬは、複数のゲートコンタクトＣＮＴの上面及び複数の貫通電極ＴＳＶの上面と接して接続され、複数のゲートコンタクトＣＮＴと複数の貫通電極ＴＳＶを電気的に接続される。
接続領域ＣＯＮＲには、複数のゲート接続オープニングＧＰＯを形成する。
複数のゲート接続オープニングＧＰＯそれぞれは、ゲートスタックの上面から内部に向かって延長される。
複数のゲート接続オープニングＧＰＯの底面には、複数の第１ゲート電極１３０及び複数の第２ゲート電極２３０からなる複数のゲート電極の内のいずれか１つのゲート電極が露出される。
ビットラインＢＬは、複数のビットラインコンタクトＢＣＴ及び複数のチャネル構造物３６０の導電プラグ３６８を介して複数のチャネル構造物３６０のチャネル層３６４と電気的に接続される。
複数の導電ラインＭＬは、複数のゲートコンタクトＣＮＴの上面及び複数の貫通電極ＴＳＶの上面と接して接続され、複数のゲートコンタクトＣＮＴと複数の貫通電極ＴＳＶを電気的に接続される。
接続領域ＣＯＮＲには、複数のゲート接続オープニングＧＰＯを形成する。
複数のゲート接続オープニングＧＰＯそれぞれは、ゲートスタックの上面から内部に向かって延長される。
複数のゲート接続オープニングＧＰＯの底面には、複数の第１ゲート電極１３０及び複数の第２ゲート電極２３０からなる複数のゲート電極の内のいずれか１つのゲート電極が露出される。
【0072】
複数のゲート接続構造物３３０は、複数のゲート接続オープニングＧＰＯの内側面と底面を覆い、複数のゲート接続オープニングＧＰＯの底面に露出されるゲート電極と接続される。
複数のゲート接続構造物３３０は、複数のゲート接続オープニングＧＰＯの底面から上端まで延長され、複数の第１ゲート電極１３０及び複数の第２ゲート電極２３０と、複数のゲートコンタクトＣＮＴとを電気的に接続する。
複数のダミー構造物３６０Ｄは、接続領域ＣＯＮＲに形成されるが、それに限定されない。
例えば、複数のダミー構造物３６０Ｄの内の一部は、接続領域ＣＯＮＲに配置され、他の一部は、貫通電極領域ＴＶＲ及び／又はメモリセル領域ＭＣＲに配置される。
複数のダミー構造物３６０Ｄそれぞれの下端は、同じ垂直レベルに位置する。
複数のダミー構造物３６０Ｄの内の接続領域ＣＯＮＲに配置されるダミー構造物３６０Ｄの内の一部は、他のダミー構造物３６０Ｄより低い垂直レベルに位置する上端を有する損失ダミー構造物３６０Ｌである。
複数のゲート接続構造物３３０は、複数のゲート接続オープニングＧＰＯの底面から上端まで延長され、複数の第１ゲート電極１３０及び複数の第２ゲート電極２３０と、複数のゲートコンタクトＣＮＴとを電気的に接続する。
複数のダミー構造物３６０Ｄは、接続領域ＣＯＮＲに形成されるが、それに限定されない。
例えば、複数のダミー構造物３６０Ｄの内の一部は、接続領域ＣＯＮＲに配置され、他の一部は、貫通電極領域ＴＶＲ及び／又はメモリセル領域ＭＣＲに配置される。
複数のダミー構造物３６０Ｄそれぞれの下端は、同じ垂直レベルに位置する。
複数のダミー構造物３６０Ｄの内の接続領域ＣＯＮＲに配置されるダミー構造物３６０Ｄの内の一部は、他のダミー構造物３６０Ｄより低い垂直レベルに位置する上端を有する損失ダミー構造物３６０Ｌである。
【0073】
１つのゲート接続オープニングＧＰＯ内に位置する少なくとも１つの損失ダミー構造物３６０Ｌは、１つのゲート接続オープニングＧＰＯ内で１つのゲート接続構造物３３０と接して接続される第１ゲート電極１３０と、第２ゲート電極２３０の内のいずれか１つのゲート電極の上面より上側に突出する。
損失ダミー構造物３６０Ｌそれぞれは、損失ダミー構造物３６０Ｌそれぞれを覆うゲート接続構造物３３０と接続されるゲート電極の上面からほぼ同じ高さを有して突出する。
１つのゲート接続構造物３３０は、１つのゲート接続オープニングＧＰＯ内に位置する少なくとも１つの損失ダミー構造物３６０Ｌの表面を覆う。
１つのゲート接続オープニングＧＰＯ内に位置する少なくとも１つの損失ダミー構造物３６０Ｌは、複数の第１ゲート電極１３０及び複数の第２ゲート電極２３０からなる複数のゲート電極と複数の第１絶縁層１４０、及び複数の第２絶縁層２４０は、複数の絶縁層の内のゲート接続構造物３３０に接する１つのゲート電極の下側、及び１つのゲート電極の下側にある他のゲート電極及び絶縁層を貫通してベース構造物１１０まで延長される。
すなわち、損失ダミー構造物３６０Ｌは、損失ダミー構造物３６０Ｌを覆うゲート接続構造物３３０とベース構造物１１０との間に介在するゲート電極及び絶縁層を貫通する。
損失ダミー構造物３６０Ｌそれぞれは、損失ダミー構造物３６０Ｌそれぞれを覆うゲート接続構造物３３０と接続されるゲート電極の上面からほぼ同じ高さを有して突出する。
１つのゲート接続構造物３３０は、１つのゲート接続オープニングＧＰＯ内に位置する少なくとも１つの損失ダミー構造物３６０Ｌの表面を覆う。
１つのゲート接続オープニングＧＰＯ内に位置する少なくとも１つの損失ダミー構造物３６０Ｌは、複数の第１ゲート電極１３０及び複数の第２ゲート電極２３０からなる複数のゲート電極と複数の第１絶縁層１４０、及び複数の第２絶縁層２４０は、複数の絶縁層の内のゲート接続構造物３３０に接する１つのゲート電極の下側、及び１つのゲート電極の下側にある他のゲート電極及び絶縁層を貫通してベース構造物１１０まで延長される。
すなわち、損失ダミー構造物３６０Ｌは、損失ダミー構造物３６０Ｌを覆うゲート接続構造物３３０とベース構造物１１０との間に介在するゲート電極及び絶縁層を貫通する。
【0074】
メモリセル領域ＭＣＲに配置される複数のチャネル構造物３６０それぞれは、ゲート絶縁層３６２、チャネル層３６４、埋込み絶縁層３６６、及び導電プラグ３６８を含む。
チャネルホールＣＨＨの内側面上にゲート絶縁層３６２とチャネル層３６４が順次に配置される。
例えば、ゲート絶縁層３６２は、チャネルホールＣＨＨの内側面上にコンフォーマルに配置され、チャネル層３６４は、ゲート絶縁層３６２を覆ってチャネルホールＣＨＨの内側面と底面の上にコンフォーマルに配置される。
チャネル層３６４上で、チャネルホールＣＨＨの残留空間を満たす埋込み絶縁層３６６が配置される。
チャネルホールＣＨＨの上側には、チャネル層３６４と接触してチャネルホールＣＨＨの入口、例えば、第２チャネルホールＣＨＨ２の上端を塞ぐ導電プラグ３６８が配置される。
チャネルホールＣＨＨの内側面上にゲート絶縁層３６２とチャネル層３６４が順次に配置される。
例えば、ゲート絶縁層３６２は、チャネルホールＣＨＨの内側面上にコンフォーマルに配置され、チャネル層３６４は、ゲート絶縁層３６２を覆ってチャネルホールＣＨＨの内側面と底面の上にコンフォーマルに配置される。
チャネル層３６４上で、チャネルホールＣＨＨの残留空間を満たす埋込み絶縁層３６６が配置される。
チャネルホールＣＨＨの上側には、チャネル層３６４と接触してチャネルホールＣＨＨの入口、例えば、第２チャネルホールＣＨＨ２の上端を塞ぐ導電プラグ３６８が配置される。
【0075】
他の実施形態において、埋込み絶縁層３６６が省略され、チャネル層３６４がチャネルホールＣＨＨの残留部分を満たすピラー状からなる。
複数のチャネル構造物３６０は、第２ゲートスタックＧＳ２及び第１ゲートスタックＧＳ１を貫通してベース構造物１１０内に延長される。
チャネル層３６４は、ベース構造物１１０と接続される。
ゲート絶縁層３６２は、チャネル層３６４の外側壁上に、順次にトンネリング誘電膜３６２Ａ、電荷保存膜３６２Ｂ、及びブロッキング誘電膜３６２Ｃを含む構造を有する。
ゲート絶縁層３６２をなすトンネリング誘電膜３６２Ａ、電荷保存膜３６２Ｂ、及びブロッキング誘電膜３６２Ｃの相対的な厚さは、図２８Ｃに例示したものに限定されず、多様に変形され得る。
複数のチャネル構造物３６０は、第２ゲートスタックＧＳ２及び第１ゲートスタックＧＳ１を貫通してベース構造物１１０内に延長される。
チャネル層３６４は、ベース構造物１１０と接続される。
ゲート絶縁層３６２は、チャネル層３６４の外側壁上に、順次にトンネリング誘電膜３６２Ａ、電荷保存膜３６２Ｂ、及びブロッキング誘電膜３６２Ｃを含む構造を有する。
ゲート絶縁層３６２をなすトンネリング誘電膜３６２Ａ、電荷保存膜３６２Ｂ、及びブロッキング誘電膜３６２Ｃの相対的な厚さは、図２８Ｃに例示したものに限定されず、多様に変形され得る。
【0076】
トンネリング誘電膜３６２Ａは、シリコン酸化物、ハフニウム酸化物、アルミニウム酸化物、ジルコニウム酸化物、タンタル酸化物などを含み得る。
電荷保存膜３６２Ｂは、チャネル層３６４からトンネリング誘電膜３６２Ａを通過した電子が保存される領域であって、シリコン窒化物、ボロン窒化物、シリコンボロン窒化物、又は不純物がドーピングされたポリシリコンを含み得る。
ブロッキング誘電膜３６２Ｃは、シリコン酸化物、シリコン窒化物、又はシリコン酸化物より誘電率がさらに大きい金属酸化物からなる。
金属酸化物は、ハフニウム酸化物、アルミニウム酸化物、ジルコニウム酸化物、タンタル酸化物、又はそれらの組合わせからなる。
電荷保存膜３６２Ｂは、チャネル層３６４からトンネリング誘電膜３６２Ａを通過した電子が保存される領域であって、シリコン窒化物、ボロン窒化物、シリコンボロン窒化物、又は不純物がドーピングされたポリシリコンを含み得る。
ブロッキング誘電膜３６２Ｃは、シリコン酸化物、シリコン窒化物、又はシリコン酸化物より誘電率がさらに大きい金属酸化物からなる。
金属酸化物は、ハフニウム酸化物、アルミニウム酸化物、ジルコニウム酸化物、タンタル酸化物、又はそれらの組合わせからなる。
【0077】
図２９Ａ～図２９Ｃは、本発明の実施形態による集積回路素子を説明するための平面レイアウトである。
図２９Ａを参照すると、集積回路素子（１－１）は、メモリセル領域ＭＣＲ及び接続領域ＣＯＮＲをそれぞれ有する複数のメモリセルブロックＢＬＫを含む。
接続領域ＣＯＮＲは、複数のメモリセルブロックＢＬＫそれぞれの一側端に接して配置される。
ゲートスタック分離開口部ＷＬＨは、複数のメモリセルブロックＢＬＫの間に沿って延長され、複数のメモリセルブロックＢＬＫそれぞれは、ゲートスタック分離開口部ＷＬＨによって取り囲まれる。
図２９Ａを参照すると、集積回路素子（１－１）は、メモリセル領域ＭＣＲ及び接続領域ＣＯＮＲをそれぞれ有する複数のメモリセルブロックＢＬＫを含む。
接続領域ＣＯＮＲは、複数のメモリセルブロックＢＬＫそれぞれの一側端に接して配置される。
ゲートスタック分離開口部ＷＬＨは、複数のメモリセルブロックＢＬＫの間に沿って延長され、複数のメモリセルブロックＢＬＫそれぞれは、ゲートスタック分離開口部ＷＬＨによって取り囲まれる。
【0078】
メモリセル領域ＭＣＲには、複数のチャネル構造物３６０が配置される。
接続領域ＣＯＮＲには、複数のダミー構造物３６０Ｄ及び複数のゲート接続構造物３３０が配置される。
図２９Ａには、複数のゲート接続構造物３３０それぞれの水平断面が円形であるとして図に示しているが、それに限定されない。
例えば、複数のゲート接続構造物３３０それぞれの水平断面は、円形、楕円形、長方形などの多角形、又は角丸状の長方形などの多角形でもあり得る。
複数のダミー構造物３６０Ｄの内の一部は、平面的に（ｔｏｐ－ｖｉｅｗ）複数のゲート接続構造物３３０それぞれによって取り囲まれる損失ダミー構造物３６０Ｌである。
接続領域ＣＯＮＲには、複数のダミー構造物３６０Ｄ及び複数のゲート接続構造物３３０が配置される。
図２９Ａには、複数のゲート接続構造物３３０それぞれの水平断面が円形であるとして図に示しているが、それに限定されない。
例えば、複数のゲート接続構造物３３０それぞれの水平断面は、円形、楕円形、長方形などの多角形、又は角丸状の長方形などの多角形でもあり得る。
複数のダミー構造物３６０Ｄの内の一部は、平面的に（ｔｏｐ－ｖｉｅｗ）複数のゲート接続構造物３３０それぞれによって取り囲まれる損失ダミー構造物３６０Ｌである。
【0079】
図２９Ｂを参照すると、集積回路素子（１－２）は、メモリセル領域ＭＣＲ及び接続領域ＣＯＮＲをそれぞれ有する複数のメモリセルブロックＢＬＫを含む。
接続領域ＣＯＮＲは、複数のメモリセルブロックＢＬＫの内部に位置し、接続領域ＣＯＮＲ両側にメモリセル領域ＭＣＲが配置される。
接続領域ＣＯＮＲは、複数のメモリセルブロックＢＬＫの内部に位置し、接続領域ＣＯＮＲ両側にメモリセル領域ＭＣＲが配置される。
【0080】
図２９Ｃを参照すると、集積回路素子（１－３）は、メモリセル領域ＭＣＲ及び接続領域ＣＯＮＲをそれぞれ有する複数のメモリセルブロックＢＬＫを含む。
複数のメモリセルブロックＢＬＫそれぞれは、互いに離隔される少なくとも２個の接続領域ＣＯＮＲを有する。
一実施形態において、少なくとも２個の接続領域ＣＯＮＲそれぞれの両側にメモリセル領域ＭＣＲが配置される。
複数のメモリセルブロックＢＬＫそれぞれは、互いに離隔される少なくとも２個の接続領域ＣＯＮＲを有する。
一実施形態において、少なくとも２個の接続領域ＣＯＮＲそれぞれの両側にメモリセル領域ＭＣＲが配置される。
【0081】
図４～図２９Ｃを共に参照すると、本発明による集積回路素子（１、１－１、１－２、１－３）は、複数のメモリセルブロックＢＬＫは、ゲートスタック分離開口部ＷＬＨによって分離し、ゲートスタック分離開口部ＷＬＨは、複数のメモリセルブロックＢＬＫそれぞれを取り囲む。
したがって、メモリセルブロックＢＬＫが含む複数のゲート電極の端と複数の絶縁層の端は、互いに整列され、複数のゲート電極及び複数の絶縁層が交互に配置されるゲートスタックは、階段構造を有さない。
したがって、セルアレイ構造物ＣＳの接続領域ＣＯＮＲは、階段構造を有するゲートスタックの部分に配置されない場合もある。
したがって、メモリセルブロックＢＬＫが含む複数のゲート電極の端と複数の絶縁層の端は、互いに整列され、複数のゲート電極及び複数の絶縁層が交互に配置されるゲートスタックは、階段構造を有さない。
したがって、セルアレイ構造物ＣＳの接続領域ＣＯＮＲは、階段構造を有するゲートスタックの部分に配置されない場合もある。
【0082】
本発明による集積回路素子（１、１－１、１－２、１－３）は、ゲート接続オープニングＧＰＯの内側面と底面を覆うゲート接続構造物３３０がゲート接続オープニングＧＰＯの底面に位置するゲート電極と接して接続され、ゲート接続構造物３３０の上端に接続されるゲートコンタクトＣＮＴがゲート接続構造物３３０と導電ラインＭＬを接続する。
したがって、互いに異なる垂直レベルに位置する複数のゲートラインと電気的に接続される複数のゲートコンタクトＣＮＴは、同じ垂直レベルにおいて同じ垂直高を有するように形成し、複数のゲートコンタクトＣＮＴを形成するために、異なる垂直高を有するコンタクトホールを形成する必要がない。
したがって、互いに異なる垂直レベルに位置する複数のゲートラインと電気的に接続される複数のゲートコンタクトＣＮＴは、同じ垂直レベルにおいて同じ垂直高を有するように形成し、複数のゲートコンタクトＣＮＴを形成するために、異なる垂直高を有するコンタクトホールを形成する必要がない。
【0083】
複数のゲート接続オープニングＧＰＯそれぞれの下側に位置するゲート電極及び絶縁層を貫通するダミー構造物３６０Ｄ、例えば、損失ダミー構造物３６０Ｌは、ゲートスタックを支持する支持構造物でもあり、複数のゲート接続オープニングＧＰＯを形成する過程において、ゲートスタックが崩れることを防止し、集積回路素子（１、１－１、１－２、１－３）の構造的信頼性が確保される。
もし、ゲートスタックが階段構造を有する場合、ゲートスタックの内の階段構造を有する部分でエッチング工程、例えば、第１支持ホールＳＰＨ１と第２支持ホールＳＰＨ２をそれぞれ含む複数の支持ホールＳＰＨを形成するためのエッチング工程を実行するとき、階段構造で複数の支持ホールＳＰＨそれぞれの位置によって除去される物質の割合が異なり、エッチング工程難易度が増加する。
もし、ゲートスタックが階段構造を有する場合、ゲートスタックの内の階段構造を有する部分でエッチング工程、例えば、第１支持ホールＳＰＨ１と第２支持ホールＳＰＨ２をそれぞれ含む複数の支持ホールＳＰＨを形成するためのエッチング工程を実行するとき、階段構造で複数の支持ホールＳＰＨそれぞれの位置によって除去される物質の割合が異なり、エッチング工程難易度が増加する。
【0084】
しかし、本発明による集積回路素子（１、１－１、１－２、１－３）が含むゲートスタックは、階段構造を持たないので、第１支持ホールＳＰＨ１と第２支持ホールＳＰＨ２をそれぞれ含む複数の支持ホールＳＰＨを形成するためのエッチング工程を容易に実行することができる。
また、本発明による集積回路素子（１、１－１、１－２、１－３）は、セルアレイ構造物ＣＳの接続領域ＣＯＮＲがゲートスタックの階段構造に配置される必要がないので、メモリセルブロックＢＬＫ内で接続領域ＣＯＮＲを自由に配置することができる。
また、本発明による集積回路素子（１、１－１、１－２、１－３）は、セルアレイ構造物ＣＳの接続領域ＣＯＮＲがゲートスタックの階段構造に配置される必要がないので、メモリセルブロックＢＬＫ内で接続領域ＣＯＮＲを自由に配置することができる。
【0085】
図３０は、本発明の実施形態による集積回路素子を説明するための断面図である。
具体的には、図３０は、図２８ＡのＥＤに対応する部分とＥＥに対応する部分を拡大して示す拡大断面図であり、図３０に関連する内容において、図４～図２９Ｃと重複する説明は省略する。
図３０を参照すると、集積回路素子１ａは、複数のゲート接続構造物３３０と複数のゲートコンタクトＣＮＴとの間に介在する複数のランディングパッド３４０を含む。
具体的には、図３０は、図２８ＡのＥＤに対応する部分とＥＥに対応する部分を拡大して示す拡大断面図であり、図３０に関連する内容において、図４～図２９Ｃと重複する説明は省略する。
図３０を参照すると、集積回路素子１ａは、複数のゲート接続構造物３３０と複数のゲートコンタクトＣＮＴとの間に介在する複数のランディングパッド３４０を含む。
【0086】
複数のランディングパッド３４０は、複数のゲート接続構造物３３０の上端と接し、複数の充填絶縁層３５０上に配置される。
一実施形態において、複数のランディングパッド３４０は、複数のゲート接続構造物３３０の上面及び複数の充填絶縁層３５０の上面を覆い、複数のゲート接続構造物３３０に隣接するカバー絶縁層３２０の一部を共に覆う。
複数のゲートコンタクトＣＮＴは、複数のゲート接続構造物３３０と接して接続される複数のランディングパッド３４０の上面と接して接続される。
一実施形態において、複数のランディングパッド３４０は、複数のゲート接続構造物３３０の上面及び複数の充填絶縁層３５０の上面を覆い、複数のゲート接続構造物３３０に隣接するカバー絶縁層３２０の一部を共に覆う。
複数のゲートコンタクトＣＮＴは、複数のゲート接続構造物３３０と接して接続される複数のランディングパッド３４０の上面と接して接続される。
【0087】
図３１は、本発明の実施形態による集積回路素子の製造方法を説明するための断面図であり、図３２は、本発明の実施形態による集積回路素子を説明するための断面図である。
具体的には、図３１及び図３２は、図２８ＡのＥＤに対応する部分とＥＥに対応する部分を拡大して示す拡大断面図であり、図３１及び図３２に関連する内容において、図４～図２９Ｃと重複する説明は省略する。
具体的には、図３１及び図３２は、図２８ＡのＥＤに対応する部分とＥＥに対応する部分を拡大して示す拡大断面図であり、図３１及び図３２に関連する内容において、図４～図２９Ｃと重複する説明は省略する。
【0088】
図２４及び図３１を参照すると、複数のゲート接続オープニングＧＰＯの底面に露出される複数の第１スペーサ絶縁層１８０の一部及び複数の第２スペーサ絶縁層２８０の一部を除去した後、除去された複数の第１スペーサ絶縁層１８０の一部及び複数の第２スペーサ絶縁層２８０の一部の下側に位置する複数の第１絶縁層１４０の一部及び複数の第２絶縁層２４０の一部を除去し、複数のゲート接続オープニングＧＰＯの底面に除去された複数の第１絶縁層１４０の一部及び複数の第２絶縁層２４０の一部の下側に位置する第１ゲート電極１３０の一部及び複数の第２ゲート電極２３０が部分が露出される。
【0089】
一実施形態において、複数の第１ゲート電極１３０及び複数の第２ゲート電極２３０を露出させるために、複数の第２犠牲層２９０及び複数の第１犠牲層１９０を除去し、複数の第１スペーサ絶縁層１８０の一部、複数の第２スペーサ絶縁層２８０の一部、複数の第１絶縁層１４０の一部、及び複数の第２絶縁層２４０の一部を除去する過程において、複数のゲート接続オープニングＧＰＯ内に位置するダミー構造物３６０Ｄの部分が除去されず、残留される。
複数のゲート接続オープニングＧＰＯ内に位置するダミー構造物３６０Ｄは、複数のゲート接続オープニングＧＰＯの底面に露出される第１ゲート電極１３０及び複数の第２ゲート電極２３０の上面より上側に突出する。
複数のゲート接続オープニングＧＰＯ内に位置するダミー構造物３６０Ｄは、複数のゲート接続オープニングＧＰＯの底面に露出される第１ゲート電極１３０及び複数の第２ゲート電極２３０の上面より上側に突出する。
【0090】
図３２を参照すると、図２６～図２８Ｃを通じて説明した方法を参照し、複数のゲート接続構造物３３０ａ、複数の充填絶縁層３５０、上部支持層ＴＳ、複数のゲートコンタクトＣＮＴ、複数のビットラインコンタクト（図２８ＡのＢＣＴ）、上部埋込み層（図２８Ａの１５５）、ビットライン（図２８ＡのＢＬ）及び複数の導電ライン（図２８ＡのＭＬ）を形成し、集積回路素子２を形成する。
複数のゲート接続構造物３３０ａは、複数のゲート接続オープニングＧＰＯ内に配置され、複数のゲート接続オープニングＧＰＯの底面に露出される複数の第１ゲート電極１３０及び複数の第２ゲート電極２３０と接して接続される。
１つのゲート接続構造物３３０ａは、１つのゲート接続オープニングＧＰＯ内に位置する少なくとも１つのダミー構造物３６０Ｄの表面、すなわち、側面及び上面を覆う。
複数のゲート接続構造物３３０ａは、複数のゲート接続オープニングＧＰＯ内に配置され、複数のゲート接続オープニングＧＰＯの底面に露出される複数の第１ゲート電極１３０及び複数の第２ゲート電極２３０と接して接続される。
１つのゲート接続構造物３３０ａは、１つのゲート接続オープニングＧＰＯ内に位置する少なくとも１つのダミー構造物３６０Ｄの表面、すなわち、側面及び上面を覆う。
【0091】
図３３は、本発明の実施形態による集積回路素子の製造方法を説明するための断面図であり、図３４は、本発明の実施形態による集積回路素子を説明するための断面図である。
具体的に図３３及び図３４は、図２８ＡのＥＤに対応する部分とＥＥに対応する部分を拡大して示す拡大断面図であり、図３３及び図３４に関連する内容において、図４～図２９Ｃと重複する説明は省略する。
具体的に図３３及び図３４は、図２８ＡのＥＤに対応する部分とＥＥに対応する部分を拡大して示す拡大断面図であり、図３３及び図３４に関連する内容において、図４～図２９Ｃと重複する説明は省略する。
【0092】
図２４及び図３３を参照すると、複数のゲート接続オープニングＧＰＯの底面に露出される複数の第１スペーサ絶縁層１８０の一部及び複数の第２スペーサ絶縁層２８０の一部を除去した後、除去された複数の第１スペーサ絶縁層１８０の一部及び複数の第２スペーサ絶縁層２８０の一部の下側に位置する複数の第１絶縁層１４０の一部及び複数の第２絶縁層２４０の一部を除去し、複数のゲート接続オープニングＧＰＯの底面に除去された複数の第１絶縁層１４０の一部及び複数の第２絶縁層２４０の一部の下側に位置する第１ゲート電極１３０の一部及び複数の第２ゲート電極２３０の部分が露出される。
一実施形態において、複数の第１ゲート電極１３０及び複数の第２ゲート電極２３０を露出させるために、複数の第２犠牲層２９０及び複数の第１犠牲層１９０を除去し、複数の第１スペーサ絶縁層１８０の一部、複数の第２スペーサ絶縁層２８０の一部、複数の第１絶縁層１４０の一部、及び複数の第２絶縁層２４０の一部を除去する過程において、複数のゲート接続オープニングＧＰＯ内に位置するダミー構造物３６０Ｄの部分がいずれも除去される。
一実施形態において、複数の第１ゲート電極１３０及び複数の第２ゲート電極２３０を露出させるために、複数の第２犠牲層２９０及び複数の第１犠牲層１９０を除去し、複数の第１スペーサ絶縁層１８０の一部、複数の第２スペーサ絶縁層２８０の一部、複数の第１絶縁層１４０の一部、及び複数の第２絶縁層２４０の一部を除去する過程において、複数のゲート接続オープニングＧＰＯ内に位置するダミー構造物３６０Ｄの部分がいずれも除去される。
【0093】
複数のダミー構造物３６０Ｄにおいて、上側一部が除去されていないダミー構造物３６０Ｄと区分するために、上側部分が除去されたダミー構造物３６０Ｄそれぞれを損失ダミー構造物３６０Ｃ又は損失支持構造物と称する。
一実施形態において、損失ダミー構造物３６０Ｃは、複数のゲート接続オープニングＧＰＯの底面に露出される第１ゲート電極１３０及び複数の第２ゲート電極２３０の上面より上側に突出しない場合もある。
一実施形態において、損失ダミー構造物３６０Ｃの上面と複数のゲート接続オープニングＧＰＯの底面に露出される第１ゲート電極１３０及び複数の第２ゲート電極２３０の上面は、同じ垂直レベルに位置し、共面（ｃｏｐｌａｎａｒ）をなす。
一実施形態において、損失ダミー構造物３６０Ｃは、複数のゲート接続オープニングＧＰＯの底面に露出される第１ゲート電極１３０及び複数の第２ゲート電極２３０の上面より上側に突出しない場合もある。
一実施形態において、損失ダミー構造物３６０Ｃの上面と複数のゲート接続オープニングＧＰＯの底面に露出される第１ゲート電極１３０及び複数の第２ゲート電極２３０の上面は、同じ垂直レベルに位置し、共面（ｃｏｐｌａｎａｒ）をなす。
【0094】
図３４を参照すれば、図２６～図２８Ｃを通じて説明した方法を参照し、複数のゲート接続構造物３３０ｂ、複数の充填絶縁層３５０、上部支持層ＴＳ、複数のゲートコンタクトＣＮＴ、複数のビットラインコンタクト（図２８ＡのＢＣＴ）、上部埋込み層（図２８Ａの１５５）、ビットライン（図２８ＡのＢＬ）及び複数の導電ライン（図２８ＡのＭＬ）を形成し、集積回路素子３を形成する。
複数のゲート接続構造物３３０ｂは、複数のゲート接続オープニングＧＰＯ内に配置され、複数のゲート接続オープニングＧＰＯの底面に露出される複数の第１ゲート電極１３０及び複数の第２ゲート電極２３０と接して接続される。
複数のゲート接続構造物３３０ａは、複数のゲート接続オープニングＧＰＯの底面に露出される複数の第１ゲート電極１３０及び複数の第２ゲート電極２３０の上面と、損失ダミー構造物３６０Ｃの上面を覆う。
複数のゲート接続構造物３３０ｂは、複数のゲート接続オープニングＧＰＯ内に配置され、複数のゲート接続オープニングＧＰＯの底面に露出される複数の第１ゲート電極１３０及び複数の第２ゲート電極２３０と接して接続される。
複数のゲート接続構造物３３０ａは、複数のゲート接続オープニングＧＰＯの底面に露出される複数の第１ゲート電極１３０及び複数の第２ゲート電極２３０の上面と、損失ダミー構造物３６０Ｃの上面を覆う。
【0095】
図３５～図３７は、本発明の実施形態による集積回路素子を説明するための断面図である。
具体的には、図３５～図３７は、図２８ＡのＥＤに対応する部分とＥＥに対応する部分を拡大して示す拡大断面図であり、図３５～図３７に関連する内容において、図４～図２９Ｃと重複する説明は省略する。
図３５を参照すると、集積回路素子４は、図２８Ａ～図２８Ｃに示した集積回路素子１が含む複数のゲート接続構造物３３０及び複数の充填絶縁層３５０の代わりに、複数のゲート接続構造物３３０ｃのみを含む。
具体的には、図３５～図３７は、図２８ＡのＥＤに対応する部分とＥＥに対応する部分を拡大して示す拡大断面図であり、図３５～図３７に関連する内容において、図４～図２９Ｃと重複する説明は省略する。
図３５を参照すると、集積回路素子４は、図２８Ａ～図２８Ｃに示した集積回路素子１が含む複数のゲート接続構造物３３０及び複数の充填絶縁層３５０の代わりに、複数のゲート接続構造物３３０ｃのみを含む。
【0096】
図２６に示した複数のゲート接続オープニングＧＰＯ内の表面及びカバー絶縁層３２０の上面を覆う予備パッド物質層３３０Ｐの代わりに、複数のゲート接続オープニングＧＰＯを満たす予備パッド物質層を形成した後、カバー絶縁層３２０の上面が露出されるように予備パッド物質層の一部を除去して複数のゲート接続構造物３３０ｃを形成する。
複数のゲート接続構造物３３０ｃは、複数のゲート接続オープニングＧＰＯの底面及び内側面を覆うが、複数のゲート接続オープニングＧＰＯをいずれも満たす。
複数のゲート接続構造物３３０ｃは、複数のゲート接続オープニングＧＰＯの底面及び内側面を覆うが、複数のゲート接続オープニングＧＰＯをいずれも満たす。
【0097】
【0098】
【0099】
図３８及び図３９は、本発明の実施形態による集積回路素子の製造方法を説明するための断面図であり、図４０Ａ～図４０Ｃは、本発明の実施形態による集積回路素子を説明するための断面図及び斜視図である。
具体的には、図３８、図３９、及び図４０Ｂは、図４０ＡのＥＤに対応する部分とＥＥに対応する部分を拡大して示す拡大断面図であり、図４０Ｃは、図４０Ａに示した集積回路素子の一部構成要素を示す斜視図であり、図３８～図４０Ｃに関連する内容において、図４～図３７と重複する説明は省略する。
具体的には、図３８、図３９、及び図４０Ｂは、図４０ＡのＥＤに対応する部分とＥＥに対応する部分を拡大して示す拡大断面図であり、図４０Ｃは、図４０Ａに示した集積回路素子の一部構成要素を示す斜視図であり、図３８～図４０Ｃに関連する内容において、図４～図３７と重複する説明は省略する。
【0100】
図３３及び図３８を参照すると、複数のゲート接続オープニングＧＰＯ内の表面及びカバー絶縁層３２０の上面を覆う予備パッド物質層３３０Ｐを形成する。
予備パッド物質層３３０Ｐは、複数のゲート接続オープニングＧＰＯ内に露出される複数の第１スペーサ絶縁層１８０、複数の第２スペーサ絶縁層２８０、損失ダミー構造物３６０Ｃ、複数の第１ゲート電極１３０、及び複数の第２ゲート電極２３０、そして、カバー絶縁層３２０の上面をコンフォーマルに覆うように形成する。
予備パッド物質層３３０Ｐは、予備パッド物質層３３０Ｐと接する複数の第１ゲート電極１３０の上面及び複数の第２ゲート電極２３０の上面を覆う複数の第１絶縁層１４０の側面及び複数の第２絶縁層２４０の側面をさらに覆うように形成する。
予備パッド物質層３３０Ｐは、複数のゲート接続オープニングＧＰＯ内に露出される複数の第１スペーサ絶縁層１８０、複数の第２スペーサ絶縁層２８０、損失ダミー構造物３６０Ｃ、複数の第１ゲート電極１３０、及び複数の第２ゲート電極２３０、そして、カバー絶縁層３２０の上面をコンフォーマルに覆うように形成する。
予備パッド物質層３３０Ｐは、予備パッド物質層３３０Ｐと接する複数の第１ゲート電極１３０の上面及び複数の第２ゲート電極２３０の上面を覆う複数の第１絶縁層１４０の側面及び複数の第２絶縁層２４０の側面をさらに覆うように形成する。
【0101】
図３８及び図３９を共に参照すると、複数のゲート接続オープニングＧＰＯそれぞれの底面を覆う予備パッド物質層３３０Ｐの一部、複数のゲート接続オープニングＧＰＯそれぞれの底面に位置する複数の第１ゲート電極１３０及び複数の第２ゲート電極２３０の内のいずれか１つのゲート電極の一部、及びその下側に位置する複数の第１絶縁層１４０及び複数の第２絶縁層２４０の内のいずれか１つの絶縁層の一部を除去し、複数のゲート接続オープニングＧＰＯそれぞれの底面に位置する複数の第１ゲート電極１３０及び複数の第２ゲート電極２３０の内のいずれか１つのゲート電極より低い垂直レベルに位置する他の１つのゲート電極を露出させる。
【0102】
複数のゲート接続オープニングＧＰＯそれぞれの底面に位置する複数の第１ゲート電極１３０及び複数の第２ゲート電極２３０のうちいずれか１つのゲート電極を上部ゲート電極と称し、上部ゲート電極より低い垂直レベルに位置する他の１つのゲート電極を下部ゲート電極と称する。
予備パッド物質層３３０Ｐを覆う内部スペーサ絶縁層２８５を形成し、複数のゲート接続オープニングＧＰＯ内に内部スペーサ絶縁層２８５によって限定される複数の内部ゲート接続オープニングＩＧＰＯを形成する。
予備パッド物質層３３０Ｐを覆う内部スペーサ絶縁層２８５を形成し、複数のゲート接続オープニングＧＰＯ内に内部スペーサ絶縁層２８５によって限定される複数の内部ゲート接続オープニングＩＧＰＯを形成する。
【0103】
次いで、内部ゲート接続オープニングＩＧＰＯの内側面及び底面を覆う予備内部パッド物質層３３５Ｐを形成する。
内部スペーサ絶縁層２８５は、下部ゲート電極を覆わないように形成する。
図３９には、内部スペーサ絶縁層２８５がカバー絶縁層３２０の上面を覆う予備パッド物質層３３０Ｐの一部を覆うものと図に示しているが、これは、例示的にものであって、それに限定されない。
例えば、内部スペーサ絶縁層２８５は、複数のゲート接続オープニングＧＰＯ内で、予備パッド物質層３３０Ｐ及び上部ゲート電極の側面を覆うが、下部ゲート電極の上面を覆わないように形成する。
内部スペーサ絶縁層２８５は、下部ゲート電極を覆わないように形成する。
図３９には、内部スペーサ絶縁層２８５がカバー絶縁層３２０の上面を覆う予備パッド物質層３３０Ｐの一部を覆うものと図に示しているが、これは、例示的にものであって、それに限定されない。
例えば、内部スペーサ絶縁層２８５は、複数のゲート接続オープニングＧＰＯ内で、予備パッド物質層３３０Ｐ及び上部ゲート電極の側面を覆うが、下部ゲート電極の上面を覆わないように形成する。
【0104】
図４０Ａ～図４０Ｃを共に参照すると、複数の内部ゲート接続オープニングＩＧＰＯを満たす充填絶縁層３５０ａを形成した後、カバー絶縁層３２０の上面が露出されるように、予備パッド物質層３３０Ｐ及び予備内部パッド物質層３３５Ｐの一部を除去し、複数のゲート接続構造物３３０ｄ及び複数の内部ゲート接続構造物３３５を形成する。
以後、上部支持層ＴＳ、複数のゲートコンタクトＣＮＴａ、複数のビットラインコンタクトＢＣＴ、上部埋込み層１５５、ビットラインＢＬ及び複数の導電ラインＭＬを形成し、集積回路素子７を形成する。
以後、上部支持層ＴＳ、複数のゲートコンタクトＣＮＴａ、複数のビットラインコンタクトＢＣＴ、上部埋込み層１５５、ビットラインＢＬ及び複数の導電ラインＭＬを形成し、集積回路素子７を形成する。
【0105】
複数のゲート接続構造物３３０ｄは、複数のゲート接続オープニングＧＰＯ内に配置され、複数のゲート接続構造物３３０ｄそれぞれは、複数のゲート接続オープニングＧＰＯそれぞれの底面に露出される上部ゲート電極の上面と接して接続される。
複数の内部ゲート接続構造物３３５は、複数の内部ゲート接続オープニングＩＧＰＯ内に配置され、複数の内部ゲート接続構造物３３５それぞれは、複数の内部ゲート接続オープニングＩＧＰＯそれぞれの底面に露出される下部ゲート電極の上面と接して接続される。
複数のゲート接続構造物３３０ｄと複数の内部ゲート接続構造物３３５との間には、複数の内部スペーサ絶縁層２８５が介在する。
複数の内部ゲート接続構造物３３５は、複数の内部ゲート接続オープニングＩＧＰＯ内に配置され、複数の内部ゲート接続構造物３３５それぞれは、複数の内部ゲート接続オープニングＩＧＰＯそれぞれの底面に露出される下部ゲート電極の上面と接して接続される。
複数のゲート接続構造物３３０ｄと複数の内部ゲート接続構造物３３５との間には、複数の内部スペーサ絶縁層２８５が介在する。
【0106】
例えば、複数のゲート接続構造物３３０ｄそれぞれは、上下部が展開されたシリンダ形状を有する。
複数の内部ゲート接続オープニングＩＧＰＯそれぞれは、上部ゲート電極を貫通して下部ゲート電極まで延長される。
複数の内部ゲート接続オープニングＩＧＰＯそれぞれは、下部ゲート電極を貫通しない場合もある。
複数のゲート接続構造物３３０ｄの下面のそれぞれは、上部ゲート電極の内の内部ゲート接続オープニングＩＧＰＯと近い部分上面と接する。
ゲート接続構造物３３０ｄの水平内径（ｉｎｎｅｒ ｄｉａｍｅｔｅｒ）は、内部ゲート接続オープニングＩＧＰＯの水平幅より大きい値を有する。
複数の内部ゲート接続オープニングＩＧＰＯそれぞれは、上部ゲート電極を貫通して下部ゲート電極まで延長される。
複数の内部ゲート接続オープニングＩＧＰＯそれぞれは、下部ゲート電極を貫通しない場合もある。
複数のゲート接続構造物３３０ｄの下面のそれぞれは、上部ゲート電極の内の内部ゲート接続オープニングＩＧＰＯと近い部分上面と接する。
ゲート接続構造物３３０ｄの水平内径（ｉｎｎｅｒ ｄｉａｍｅｔｅｒ）は、内部ゲート接続オープニングＩＧＰＯの水平幅より大きい値を有する。
【0107】
例えば、複数の内部ゲート接続構造物３３５は、上部が開放され、下部が閉鎖されたシリンダ形状を有する。
複数の内部ゲート接続構造物３３５の下面それぞれは、内部ゲート接続オープニングＩＧＰＯの底面に位置する下部ゲート電極の一部の上面と接する。
内部ゲート接続構造物３３５の水平外径（ｏｕｔｅｒ ｄｉａｍｅｔｅｒ）は、内部ゲート接続オープニングＩＧＰＯの水平幅と同値を有する。
複数のゲートコンタクトＣＮＴａは、第１ゲートコンタクトＣＮＴ１及び第２ゲートコンタクトＣＮＴ２を含む。
第１ゲートコンタクトＣＮＴ１は、ゲート接続構造物３３０ｄの上端と接して接続され、第２ゲートコンタクトＣＮＴ２は、内部ゲート接続構造物３３５の上端と接して接続される。
ゲート接続構造物３３０ｄ及び内部ゲート接続構造物３３５は、第１ゲート接続構造物及び第２ゲート接続構造物と称する。
複数の導電ラインＭＬは、複数のゲートコンタクトＣＮＴａの上面及び複数の貫通電極ＴＳＶの上面と接して接続され、複数のゲートコンタクトＣＮＴａと複数の貫通電極ＴＳＶを電気的に接続される。
複数の内部ゲート接続構造物３３５の下面それぞれは、内部ゲート接続オープニングＩＧＰＯの底面に位置する下部ゲート電極の一部の上面と接する。
内部ゲート接続構造物３３５の水平外径（ｏｕｔｅｒ ｄｉａｍｅｔｅｒ）は、内部ゲート接続オープニングＩＧＰＯの水平幅と同値を有する。
複数のゲートコンタクトＣＮＴａは、第１ゲートコンタクトＣＮＴ１及び第２ゲートコンタクトＣＮＴ２を含む。
第１ゲートコンタクトＣＮＴ１は、ゲート接続構造物３３０ｄの上端と接して接続され、第２ゲートコンタクトＣＮＴ２は、内部ゲート接続構造物３３５の上端と接して接続される。
ゲート接続構造物３３０ｄ及び内部ゲート接続構造物３３５は、第１ゲート接続構造物及び第２ゲート接続構造物と称する。
複数の導電ラインＭＬは、複数のゲートコンタクトＣＮＴａの上面及び複数の貫通電極ＴＳＶの上面と接して接続され、複数のゲートコンタクトＣＮＴａと複数の貫通電極ＴＳＶを電気的に接続される。
【0108】
図４０Ｃには、ゲート接続構造物３３０ｄと内部ゲート接続構造物３３５が複数の第２ゲート電極２３０と接続される形状を示す斜視図を例示的に示す。
例えば、複数の第２ゲート電極２３０は、垂直方向に沿って離隔されて配置される第１電極（２３０－１）、第２電極（２３０－２）、第３電極（２３０－３）、及び第４電極（２３０－４）を含む。
第１電極（２３０－１）は、下部ゲート電極でもあり、第２電極（２３０－２）は、上部ゲート電極である。
内部ゲート接続構造物３３５は、第１電極（２３０－１）の上面と接する。
内部ゲート接続構造物３３５は、第４電極（２３０－４）、第３電極（２３０－３）、及び第２電極（２３０－２）を貫通して第１電極（２３０－１）の上面と接する。
内部ゲート接続構造物３３５は、上部が開かれて下部が閉じたシリンダ形状を有する。
ゲート接続構造物３３０ｄは、第２電極２３０－２の上面と接する。
複数のゲート接続構造物３３０ｄそれぞれは、上下部が展開されたシリンダ形状を有する。
例えば、複数の第２ゲート電極２３０は、垂直方向に沿って離隔されて配置される第１電極（２３０－１）、第２電極（２３０－２）、第３電極（２３０－３）、及び第４電極（２３０－４）を含む。
第１電極（２３０－１）は、下部ゲート電極でもあり、第２電極（２３０－２）は、上部ゲート電極である。
内部ゲート接続構造物３３５は、第１電極（２３０－１）の上面と接する。
内部ゲート接続構造物３３５は、第４電極（２３０－４）、第３電極（２３０－３）、及び第２電極（２３０－２）を貫通して第１電極（２３０－１）の上面と接する。
内部ゲート接続構造物３３５は、上部が開かれて下部が閉じたシリンダ形状を有する。
ゲート接続構造物３３０ｄは、第２電極２３０－２の上面と接する。
複数のゲート接続構造物３３０ｄそれぞれは、上下部が展開されたシリンダ形状を有する。
【0109】
図４０Ａ～図４０Ｃには、１つのゲート接続オープニングＧＰＯ内に、第１ゲート接続構造物及び第２ゲート接続構造物、すなわち、ゲート接続構造物３３０ｄ及び内部ゲート接続構造物３３５が位置するように図に示しているが、それは、例示的なものであって、それに限定されない。
例えば、１つのゲート接続オープニングＧＰＯ内には、内部スペーサ絶縁層によって互いに離隔される３個以上のゲート接続構造物が位置し、３個以上のゲート接続構造物の内の最も内側のゲート接続構造物は、内部ゲート接続構造物３３５と同様に上部が開放され、下部が閉鎖されたシリンダ形状を有し、残りのゲート接続構造物は、ゲート接続構造物３３０ｄと同様に上下部が展開されたシリンダ形状を有する。
１つのゲート接続オープニングＧＰＯ内に位置する３個以上のゲート接続構造物は、互いに異なる３個以上の垂直レベルに位置するゲート電極それぞれと接して接続される。
例えば、１つのゲート接続オープニングＧＰＯ内には、内部スペーサ絶縁層によって互いに離隔される３個以上のゲート接続構造物が位置し、３個以上のゲート接続構造物の内の最も内側のゲート接続構造物は、内部ゲート接続構造物３３５と同様に上部が開放され、下部が閉鎖されたシリンダ形状を有し、残りのゲート接続構造物は、ゲート接続構造物３３０ｄと同様に上下部が展開されたシリンダ形状を有する。
１つのゲート接続オープニングＧＰＯ内に位置する３個以上のゲート接続構造物は、互いに異なる３個以上の垂直レベルに位置するゲート電極それぞれと接して接続される。
【0110】
図４１は、本発明の実施形態による集積回路素子を含む電子システムの概略構成を示す図である。
図４１を参照すると、電子システム１０００は、１つ以上のメモリ素子１１００、及びメモリ素子１１００と電気的に接続されるメモリコントローラ１２００を含む。
電子システム１０００は、例えば、少なくとも１つのメモリ素子１１００を含むＳＳＤ装置（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ ｄｅｖｉｃｅ）、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、コンピュータシステム、医療装置又は通信装置である。
図４１を参照すると、電子システム１０００は、１つ以上のメモリ素子１１００、及びメモリ素子１１００と電気的に接続されるメモリコントローラ１２００を含む。
電子システム１０００は、例えば、少なくとも１つのメモリ素子１１００を含むＳＳＤ装置（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ ｄｅｖｉｃｅ）、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、コンピュータシステム、医療装置又は通信装置である。
【0111】
メモリ素子１１００は、不揮発性メモリ素子を含む集積回路素子である。
例えば、メモリ素子１１００は、図４～図４０を参照して説明した集積回路素子（１、１－１、１－２、１－３、１ａ、２、３、４、５、６、７）の内の１つ、又はそれらの組合わせを含む集積回路素子である。
メモリ素子１１００は、第１構造体１１００Ｆ、及び第１構造体１１００Ｆ上の第２構造体１１００Ｓを含む。
第１構造体１１００Ｆは、図２、図２８Ａ、及び図４０Ａに示した周辺回路構造物ＰＳに対応する。
図２、図２８Ａ、及び図４０Ａに示した周辺回路構造物ＰＳは、ロウデコーダ１１１０、ページバッファ１１２０、及びロジック回路１１３０を含む。
例えば、メモリ素子１１００は、図４～図４０を参照して説明した集積回路素子（１、１－１、１－２、１－３、１ａ、２、３、４、５、６、７）の内の１つ、又はそれらの組合わせを含む集積回路素子である。
メモリ素子１１００は、第１構造体１１００Ｆ、及び第１構造体１１００Ｆ上の第２構造体１１００Ｓを含む。
第１構造体１１００Ｆは、図２、図２８Ａ、及び図４０Ａに示した周辺回路構造物ＰＳに対応する。
図２、図２８Ａ、及び図４０Ａに示した周辺回路構造物ＰＳは、ロウデコーダ１１１０、ページバッファ１１２０、及びロジック回路１１３０を含む。
【0112】
第２構造体１１００Ｓは、図２、図２８Ａ、及び図４０Ａに示したセルアレイ構造物ＣＳに対応する。
第２構造体１１００Ｓは、ビットラインＢＬ、共通ソースラインＣＳＬ、複数のワードラインＷＬ、第１及び第２ストリング選択ライン（ＵＬ１、ＵＬ２）、第１及び第２接地選択ライン（ＬＬ１、ＬＬ２）、及びビットラインＢＬと共通ソースラインＣＳＬとの間にある複数のメモリセルストリングＣＳＴＲを含む。
図２８Ａ、及び図４０Ａに示した複数の第１ゲート電極１３０と複数の第２ゲート電極２３０、そして複数のチャネル構造物３６０は、複数のメモリセルストリングＣＳＴＲを形成する。
第２構造体１１００Ｓは、ビットラインＢＬ、共通ソースラインＣＳＬ、複数のワードラインＷＬ、第１及び第２ストリング選択ライン（ＵＬ１、ＵＬ２）、第１及び第２接地選択ライン（ＬＬ１、ＬＬ２）、及びビットラインＢＬと共通ソースラインＣＳＬとの間にある複数のメモリセルストリングＣＳＴＲを含む。
図２８Ａ、及び図４０Ａに示した複数の第１ゲート電極１３０と複数の第２ゲート電極２３０、そして複数のチャネル構造物３６０は、複数のメモリセルストリングＣＳＴＲを形成する。
【0113】
第２構造体１１００Ｓにおいて、複数のメモリセルストリングＣＳＴＲは、それぞれ共通ソースラインＣＳＬに隣接する接地選択トランジスタ（ＬＴ１、ＬＴ２）、ビットラインＢＬに隣接するストリング選択トランジスタ（ＵＴ１、ＵＴ２）、及び接地選択トランジスタ（ＬＴ１、ＬＴ２）とストリング選択トランジスタ（ＵＴ１、ＵＴ２）との間に配置される複数のメモリセルトランジスタＭＣＴを含む。
接地選択トランジスタ（ＬＴ１、ＬＴ２）の個数とストリング選択トランジスタ（ＵＴ１、ＵＴ２）の個数は、実施形態によって多様に変形され得る。
接地選択トランジスタ（ＬＴ１、ＬＴ２）の個数とストリング選択トランジスタ（ＵＴ１、ＵＴ２）の個数は、実施形態によって多様に変形され得る。
【0114】
図２８Ａ、及び図４０Ａに示した複数のチャネル構造物３６０の内の１つと複数の第１ゲート電極１３０及び複数の第２ゲート電極２３０の内の１つは、複数のトランジスタ（ＬＴ１、ＬＴ２、ＵＴ１、ＵＴ２、ＭＣＴ）の内の１つを形成する。
実施形態において、複数の接地選択ライン（ＬＬ１、ＬＬ２）は、それぞれ接地選択トランジスタ（ＬＴ１、ＬＴ２）のゲート電極に接続される。
ワードラインＷＬは、メモリセルトランジスタＭＣＴのゲート電極に接続される。
複数のストリング選択ライン（ＵＬ１、ＵＬ２）は、それぞれストリング選択トランジスタ（ＵＴ１、ＵＴ２）のゲート電極に接続される。
共通ソースラインＣＳＬ、複数の接地選択ライン（ＬＬ１、ＬＬ２）、複数のワードラインＷＬ、及び複数のストリング選択ライン（ＵＬ１、ＵＬ２）は、ロウデコーダ１１１０に接続される。
複数のビットラインＢＬはページバッファ１１２０に電気的に接続される。
実施形態において、複数の接地選択ライン（ＬＬ１、ＬＬ２）は、それぞれ接地選択トランジスタ（ＬＴ１、ＬＴ２）のゲート電極に接続される。
ワードラインＷＬは、メモリセルトランジスタＭＣＴのゲート電極に接続される。
複数のストリング選択ライン（ＵＬ１、ＵＬ２）は、それぞれストリング選択トランジスタ（ＵＴ１、ＵＴ２）のゲート電極に接続される。
共通ソースラインＣＳＬ、複数の接地選択ライン（ＬＬ１、ＬＬ２）、複数のワードラインＷＬ、及び複数のストリング選択ライン（ＵＬ１、ＵＬ２）は、ロウデコーダ１１１０に接続される。
複数のビットラインＢＬはページバッファ１１２０に電気的に接続される。
【0115】
メモリ素子１１００は、ロジック回路１１３０と電気的に接続される外部接続パッド１１０１を通じて、メモリコントローラ１２００と通信する。
外部接続パッド１１０１は、ロジック回路１１３０と電気的に接続される。
メモリコントローラ１２００は、プロセッサ１２１０、ＮＡＮＤコントローラ１２２０、及びホストインターフェース１２３０を含む。
一実施形態において、電子システム１０００は、複数のメモリ素子１１００を含み、この場合、メモリコントローラ１２００は、複数のメモリ素子１１００を制御する。
外部接続パッド１１０１は、ロジック回路１１３０と電気的に接続される。
メモリコントローラ１２００は、プロセッサ１２１０、ＮＡＮＤコントローラ１２２０、及びホストインターフェース１２３０を含む。
一実施形態において、電子システム１０００は、複数のメモリ素子１１００を含み、この場合、メモリコントローラ１２００は、複数のメモリ素子１１００を制御する。
【0116】
プロセッサ１２１０は、メモリコントローラ１２００を含む電子システム１０００全般の動作を制御する。
プロセッサ１２１０は、所定のファームウェアによって動作し、ＮＡＮＤコントローラ１２２０を制御し、メモリ素子１１００にアクセスする。
ＮＡＮＤコントローラ１２２０は、メモリ素子１１００との通信を処理するＮＡＮＤインターフェース１２２１を含む。
ＮＡＮＤインターフェース１２２１を通じて、メモリ素子１１００を制御するための制御命令、メモリ素子１１００の複数のメモリセルトランジスタＭＣＴに記録しようとするデータ、メモリ素子１１００の複数のメモリセルトランジスタＭＣＴから読込みしようとするデータなどが送信される。
ホストインターフェース１２３０は、電子システム１０００と外部ホストとの通信機能を提供する。
ホストインターフェース１２３０を介して外部ホストから制御命令を受信すると、プロセッサ１２１０は、制御命令に応答してメモリ素子１１００を制御する。
プロセッサ１２１０は、所定のファームウェアによって動作し、ＮＡＮＤコントローラ１２２０を制御し、メモリ素子１１００にアクセスする。
ＮＡＮＤコントローラ１２２０は、メモリ素子１１００との通信を処理するＮＡＮＤインターフェース１２２１を含む。
ＮＡＮＤインターフェース１２２１を通じて、メモリ素子１１００を制御するための制御命令、メモリ素子１１００の複数のメモリセルトランジスタＭＣＴに記録しようとするデータ、メモリ素子１１００の複数のメモリセルトランジスタＭＣＴから読込みしようとするデータなどが送信される。
ホストインターフェース１２３０は、電子システム１０００と外部ホストとの通信機能を提供する。
ホストインターフェース１２３０を介して外部ホストから制御命令を受信すると、プロセッサ１２１０は、制御命令に応答してメモリ素子１１００を制御する。
【0117】
図４２は、本発明の実施形態による集積回路素子を含む電子システムを概略的に示す斜視図である。
図４２を参照すると、本発明の実施形態による電子システム２０００は、メイン基板２００１、メイン基板２００１に実装されるメモリコントローラ２００２、１つ以上の半導体パッケージ２００３、及びＤＲＡＭ２００４を含む。
図４２を参照すると、本発明の実施形態による電子システム２０００は、メイン基板２００１、メイン基板２００１に実装されるメモリコントローラ２００２、１つ以上の半導体パッケージ２００３、及びＤＲＡＭ２００４を含む。
【0118】
半導体パッケージ２００３及びＤＲＡＭ２００４は、メイン基板２００１上に形成される複数の配線パターン２００５によってメモリコントローラ２００２と互いに接続される。
メイン基板２００１は、外部ホストと結合される複数のピンを含むコネクタ２００６を含む。
コネクタ２００６において複数のピンの個数と配置は、電子システム２０００と外部ホストとの通信インターフェースによっても異なる。
実施形態において、電子システム２０００は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＰＣＩ－Ｅｘｐｒｅｓｓ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）用のＭ－Ｐｈｙなどのインターフェースの内のいずれか１つによって外部ホストと通信する。
メイン基板２００１は、外部ホストと結合される複数のピンを含むコネクタ２００６を含む。
コネクタ２００６において複数のピンの個数と配置は、電子システム２０００と外部ホストとの通信インターフェースによっても異なる。
実施形態において、電子システム２０００は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＰＣＩ－Ｅｘｐｒｅｓｓ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）用のＭ－Ｐｈｙなどのインターフェースの内のいずれか１つによって外部ホストと通信する。
【0119】
実施形態において、電子システム２０００は、コネクタ２００６を介して外部ホストから供給される電源によって動作する。
電子システム２０００は、外部ホストから供給される電源をメモリコントローラ２００２及び半導体パッケージ２００３に分配するＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）をさらに含む。
メモリコントローラ２００２は、半導体パッケージ２００３にデータを記録したり、半導体パッケージ２００３からデータを読み込むことで、電子システム２０００の動作速度を改善する。
ＤＲＡＭ２００４は、データ保存空間である半導体パッケージ２００３と外部ホストとの速度差を緩和するためのバッファメモリである。
電子システム２０００に含まれるＤＲＡＭ２００４は、一種のキャッシュメモリとして動作し、半導体パッケージ２００３に対する制御動作で、データを臨時保存するための空間として提供することもできる。
電子システム２０００にＤＲＡＭ２００４が含まれる場合、メモリコントローラ２００２は、半導体パッケージ２００３を制御するためのＮＡＮＤコントローラ以外にＤＲＡＭ２００４を制御するためのＤＲＡＭコントローラをさらに含み得る。
電子システム２０００は、外部ホストから供給される電源をメモリコントローラ２００２及び半導体パッケージ２００３に分配するＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）をさらに含む。
メモリコントローラ２００２は、半導体パッケージ２００３にデータを記録したり、半導体パッケージ２００３からデータを読み込むことで、電子システム２０００の動作速度を改善する。
ＤＲＡＭ２００４は、データ保存空間である半導体パッケージ２００３と外部ホストとの速度差を緩和するためのバッファメモリである。
電子システム２０００に含まれるＤＲＡＭ２００４は、一種のキャッシュメモリとして動作し、半導体パッケージ２００３に対する制御動作で、データを臨時保存するための空間として提供することもできる。
電子システム２０００にＤＲＡＭ２００４が含まれる場合、メモリコントローラ２００２は、半導体パッケージ２００３を制御するためのＮＡＮＤコントローラ以外にＤＲＡＭ２００４を制御するためのＤＲＡＭコントローラをさらに含み得る。
【0120】
半導体パッケージ２００３は、互いに離隔された第１及び第２半導体パッケージ（２００３ａ、２００３ｂ）を含む。
第１及び第２半導体パッケージ（２００３ａ、２００３ｂ）は、それぞれ複数の半導体チップ２２００を含む半導体パッケージである。
第１及び第２半導体パッケージ（２００３ａ、２００３ｂ）それぞれは、パッケージ基板２１００、パッケージ基板２１００上の複数の半導体チップ２２００、複数の半導体チップ２２００それぞれの下面に配置される接着層２３００、複数の半導体チップ２２００とパッケージ基板２１００とを電気的に接続する接続構造体２４００、及びパッケージ基板２１００上で複数の半導体チップ２２００及び接続構造体２４００を覆うモールディング層２５００を含む。
パッケージ基板２１００は、複数のパッケージ上部パッド２１３０を含む印刷回路基板である。
複数の半導体チップ２２００は、それぞれ入出力パッド２２１０を含む。
複数の半導体チップ２２００それぞれは、図４～図４０Ｃを参照して説明した集積回路素子（１、１－１、１－２、１－３、１ａ、２、３、４、５、６、７）の内の少なくとも１つを含む。
第１及び第２半導体パッケージ（２００３ａ、２００３ｂ）は、それぞれ複数の半導体チップ２２００を含む半導体パッケージである。
第１及び第２半導体パッケージ（２００３ａ、２００３ｂ）それぞれは、パッケージ基板２１００、パッケージ基板２１００上の複数の半導体チップ２２００、複数の半導体チップ２２００それぞれの下面に配置される接着層２３００、複数の半導体チップ２２００とパッケージ基板２１００とを電気的に接続する接続構造体２４００、及びパッケージ基板２１００上で複数の半導体チップ２２００及び接続構造体２４００を覆うモールディング層２５００を含む。
パッケージ基板２１００は、複数のパッケージ上部パッド２１３０を含む印刷回路基板である。
複数の半導体チップ２２００は、それぞれ入出力パッド２２１０を含む。
複数の半導体チップ２２００それぞれは、図４～図４０Ｃを参照して説明した集積回路素子（１、１－１、１－２、１－３、１ａ、２、３、４、５、６、７）の内の少なくとも１つを含む。
【0121】
実施形態において、接続構造体２４００は、入出力パッド２２１０とパッケージ上部パッド２１３０とを電気的に接続するボンディングワイヤである。
したがって、第１及び第２半導体パッケージ（２００３ａ、２００３ｂ）において、複数の半導体チップ２２００は、ボンディングワイヤ方式で互いに電気的に接続され、パッケージ基板２１００のパッケージ上部パッド２１３０と電気的に接続される。
実施形態において、第１及び第２半導体パッケージ（２００３ａ、２００３ｂ）において、複数の半導体チップ２２００は、ボンディングワイヤ方式の接続構造体２４００の代わりに、ＴＳＶ（ｔｈｒｏｕｇｈ ｓｉｌｉｃｏｎ ｖｉａ）を含む接続構造体によって互いに電気的に接続される。
実施形態において、メモリコントローラ２００２と複数の半導体チップ２２００は、１つのパッケージに含む。
実施形態において、メイン基板２００１と異なる別途のインターポーザ基板にメモリコントローラ２００２と複数の半導体チップ２２００が実装され、インターポーザ基板上に形成される配線によってメモリコントローラ２００２と複数の半導体チップ２２００とが互いに接続される。
したがって、第１及び第２半導体パッケージ（２００３ａ、２００３ｂ）において、複数の半導体チップ２２００は、ボンディングワイヤ方式で互いに電気的に接続され、パッケージ基板２１００のパッケージ上部パッド２１３０と電気的に接続される。
実施形態において、第１及び第２半導体パッケージ（２００３ａ、２００３ｂ）において、複数の半導体チップ２２００は、ボンディングワイヤ方式の接続構造体２４００の代わりに、ＴＳＶ（ｔｈｒｏｕｇｈ ｓｉｌｉｃｏｎ ｖｉａ）を含む接続構造体によって互いに電気的に接続される。
実施形態において、メモリコントローラ２００２と複数の半導体チップ２２００は、１つのパッケージに含む。
実施形態において、メイン基板２００１と異なる別途のインターポーザ基板にメモリコントローラ２００２と複数の半導体チップ２２００が実装され、インターポーザ基板上に形成される配線によってメモリコントローラ２００２と複数の半導体チップ２２００とが互いに接続される。
【0122】
図４３は、本発明の実施形態による集積回路素子を含む半導体パッケージを概略的に示す断面図である。
図４３を参照すると、半導体パッケージ２００３において、パッケージ基板２１００は、印刷回路基板であり得る。
パッケージ基板２１００は、パッケージ基板本体部２１２０、パッケージ基板本体部２１２０の上面に配置される複数のパッケージ上部パッド２１３０（図４２参照）、パッケージ基板本体部２１２０の下面に配置されるか、下面を介して露出される複数の下部パッド２１２５、及びパッケージ基板本体部２１２０内部で複数のパッケージ上部パッド２１３０（図４２参照）と複数の下部パッド２１２５を電気的に接続する複数の内部配線２１３５を含む。
図４３を参照すると、半導体パッケージ２００３において、パッケージ基板２１００は、印刷回路基板であり得る。
パッケージ基板２１００は、パッケージ基板本体部２１２０、パッケージ基板本体部２１２０の上面に配置される複数のパッケージ上部パッド２１３０（図４２参照）、パッケージ基板本体部２１２０の下面に配置されるか、下面を介して露出される複数の下部パッド２１２５、及びパッケージ基板本体部２１２０内部で複数のパッケージ上部パッド２１３０（図４２参照）と複数の下部パッド２１２５を電気的に接続する複数の内部配線２１３５を含む。
【0123】
図４２に示したように、複数のパッケージ上部パッド２１３０は、複数の接続構造体２４００と電気的に接続される。
複数の下部パッド２１２５は、複数の導電性バンプ２８００を介して図４２に示した電子システム２０００のメイン基板２００１上の複数の配線パターン２００５に接続される。
複数の半導体チップ２２００それぞれは、図４～図４０Ｃを参照して説明した集積回路素子（１、１－１、１－２、１－３、１ａ、２、３、４、５、６、７）の内の少なくとも１つを含む。
複数の下部パッド２１２５は、複数の導電性バンプ２８００を介して図４２に示した電子システム２０００のメイン基板２００１上の複数の配線パターン２００５に接続される。
複数の半導体チップ２２００それぞれは、図４～図４０Ｃを参照して説明した集積回路素子（１、１－１、１－２、１－３、１ａ、２、３、４、５、６、７）の内の少なくとも１つを含む。
【0124】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【0125】
１０、１、１－１、１－２、１－３、１ａ、２、３、４、５、６、７ 集積回路素子
２０ メモリセルアレイ
３０ 周辺回路
３２ ロウデコーダ
３４ ページバッファ
３６ データ入出力回路
３８ 制御ロジック
５０ 基板
５２ 素子分離膜
６０ＴＲ 周辺回路トランジスタ
６２ ソース／ドレイン領域
７０ 周辺回路配線構造物
７２ 周辺回路コンタクト
７４ 周辺回路配線層
８０ 層間絶縁膜
１１０ ベース構造物
１４０ 第１絶縁層
１７０ 第１モールド層
３３０、３３０ａ、３３０ｂ、３３０ｃ、３３０ｄ ゲート接続構造物
３６０ チャネル構造物
３６０Ｄ ダミー構造物
ＢＣＴ ビットラインコンタクト
ＢＬ ビットライン
ＣＮＴ、ＣＮＴａ ゲートコンタクト
ＣＯＮＲ 接続領域
ＣＳ セルアレイ構造物
ＧＰＯ ゲート接続オープニング
ＧＳ１ 第１ゲートスタック
ＧＳ２ 第２ゲートスタック
ＩＧＰＯ 内部ゲート接続オープニング
ＭＣＲ メモリセル領域
ＭＬ 導電ライン
ＰＥＲＩ 周辺回路領域
ＰＳ 周辺回路構造物
ＴＶＲ 貫通電極領域
ＷＬＣＲ ワードラインカット領域
２０ メモリセルアレイ
３０ 周辺回路
３２ ロウデコーダ
３４ ページバッファ
３６ データ入出力回路
３８ 制御ロジック
５０ 基板
５２ 素子分離膜
６０ＴＲ 周辺回路トランジスタ
６２ ソース／ドレイン領域
７０ 周辺回路配線構造物
７２ 周辺回路コンタクト
７４ 周辺回路配線層
８０ 層間絶縁膜
１１０ ベース構造物
１４０ 第１絶縁層
１７０ 第１モールド層
３３０、３３０ａ、３３０ｂ、３３０ｃ、３３０ｄ ゲート接続構造物
３６０ チャネル構造物
３６０Ｄ ダミー構造物
ＢＣＴ ビットラインコンタクト
ＢＬ ビットライン
ＣＮＴ、ＣＮＴａ ゲートコンタクト
ＣＯＮＲ 接続領域
ＣＳ セルアレイ構造物
ＧＰＯ ゲート接続オープニング
ＧＳ１ 第１ゲートスタック
ＧＳ２ 第２ゲートスタック
ＩＧＰＯ 内部ゲート接続オープニング
ＭＣＲ メモリセル領域
ＭＬ 導電ライン
ＰＥＲＩ 周辺回路領域
ＰＳ 周辺回路構造物
ＴＶＲ 貫通電極領域
ＷＬＣＲ ワードラインカット領域
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図6】
【図7】
【図8】
【図9】
【図10A】
【図10B】
【図11】
【図12A】
【図12B】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18A】
【図18B】
【図19】
【図20】
【図21A】
【図21B】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28A】
【図28B】
【図28C】
【図29A】
【図29B】
【図29C】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40A】
【図40B】
【図40C】
【図41】
【図42】
【図43】