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▶ ケンブリッジ ジーエイエヌ ディバイシズ リミテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024095597
(43)【公開日】2024-07-10
(54)【発明の名称】電流センスを有するパワーデバイス
(51)【国際特許分類】
H02M 1/00 20070101AFI20240703BHJP
【ＦＩ】
H02M1/00 H
【審査請求】有
【請求項の数】20
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2023217823
(22)【出願日】2023-12-25
(31)【優先権主張番号】LU503269
(32)【優先日】2022-12-28
(33)【優先権主張国・地域又は機関】LU
(31)【優先権主張番号】18/089799
(32)【優先日】2022-12-28
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】523485711
【氏名又は名称】ケンブリッジ ジーエイエヌ ディバイシズ リミテッド
(74)【代理人】
【識別番号】100083806
【弁理士】
【氏名又は名称】三好 秀和
(74)【代理人】
【識別番号】100111235
【弁理士】
【氏名又は名称】原 裕子
(74)【代理人】
【識別番号】100195257
【弁理士】
【氏名又は名称】大渕 一志
(72)【発明者】
【氏名】ニーヴス、 フィル
(72)【発明者】
【氏名】ウドレア、 フロリン
【テーマコード（参考）】
5H740
【Ｆターム（参考）】
5H740BA12
5H740BB01
5H740MM11
(57)【要約】 （修正有）
【課題】高い直線性、精度及び高感度を維持し、動的Ｒｏｎ変化にも高い耐性を持つ電流センシング回路を提供する。
【解決手段】電子デバイスは、パワートランジスタＱ１、抵抗センシング負荷Ｒ＿Ｓ及び抵抗センシング負荷に接続されたドレインを含むセンシングトランジスタＱ２を含むパワーデバイス回路１０と、フィードバック回路４０と、パワーデバイス回路をフィードバック回路に接続するスイッチング回路３０と、を含む。オペアンプの第１入力及び抵抗センシング負荷は、スイッチング回路にてパワートランジスタに選択的に接続され、オペアンプ４０１の第２入力及びトランスコンダクタ４０２は、スイッチング回路にてセンシングトランジスタに選択的に接続される。パワートランジスタのオン時、トランスコンダクタの出力電流はメインドレインと検出トランジスタのドレインの電位差に比例し、抵抗センシング負荷に生じる電圧はゼロとなる。
【選択図】図３
【解決手段】電子デバイスは、パワートランジスタＱ１、抵抗センシング負荷Ｒ＿Ｓ及び抵抗センシング負荷に接続されたドレインを含むセンシングトランジスタＱ２を含むパワーデバイス回路１０と、フィードバック回路４０と、パワーデバイス回路をフィードバック回路に接続するスイッチング回路３０と、を含む。オペアンプの第１入力及び抵抗センシング負荷は、スイッチング回路にてパワートランジスタに選択的に接続され、オペアンプ４０１の第２入力及びトランスコンダクタ４０２は、スイッチング回路にてセンシングトランジスタに選択的に接続される。パワートランジスタのオン時、トランスコンダクタの出力電流はメインドレインと検出トランジスタのドレインの電位差に比例し、抵抗センシング負荷に生じる電圧はゼロとなる。
【選択図】図３
【特許請求の範囲】
【請求項1】
パワーデバイス回路であって、
メインドレイン端子、メインソース端子及びメインゲート端子を含むメインパワートランジスタと、
抵抗センシング負荷と、
前記メインソース端子に接続されたソース、前記メインゲート端子に接続されたゲート及び前記抵抗センシング負荷の第１端子に接続されたドレインを含むセンシングトランジスタと
を含むパワーデバイス回路と、
少なくとも一つのオペアンプ及び少なくとも一つのトランスコンダクタを含むフィードバック回路と、
前記パワーデバイス回路を前記フィードバック回路に接続及び切断する少なくとも一つのスイッチを含むスイッチング回路と
を含み、
前記少なくとも一つのオペアンプの第１の入力と、前記抵抗センシング負荷の第２の端子とが、前記スイッチング回路を介して前記メインドレイン端子に選択的に接続され、
前記少なくとも一つのオペアンプの第２の入力と、前記少なくとも一つのトランスコンダクタの少なくとも一つの出力とが、前記スイッチング回路を介して前記センシングトランジスタのドレインに選択的に接続され、
前記メインパワートランジスタは、第１の面積又はゲート周囲を有し、
前記センシングトランジスタは、前記第１の面積又はゲート周囲よりも小さい第２の面積又はゲート周囲を有し、
これにより、前記メインパワートランジスタのオン状態の間、前記フィードバック回路の前記トランスコンダクタの出力電流は、前記メインドレイン端子と前記センシングトランジスタのドレインとの間の電位差に比例し、その結果、前記抵抗センシング負荷に生じる電圧は実質的にゼロとなる電子デバイス。
メインドレイン端子、メインソース端子及びメインゲート端子を含むメインパワートランジスタと、
抵抗センシング負荷と、
前記メインソース端子に接続されたソース、前記メインゲート端子に接続されたゲート及び前記抵抗センシング負荷の第１端子に接続されたドレインを含むセンシングトランジスタと
を含むパワーデバイス回路と、
少なくとも一つのオペアンプ及び少なくとも一つのトランスコンダクタを含むフィードバック回路と、
前記パワーデバイス回路を前記フィードバック回路に接続及び切断する少なくとも一つのスイッチを含むスイッチング回路と
を含み、
前記少なくとも一つのオペアンプの第１の入力と、前記抵抗センシング負荷の第２の端子とが、前記スイッチング回路を介して前記メインドレイン端子に選択的に接続され、
前記少なくとも一つのオペアンプの第２の入力と、前記少なくとも一つのトランスコンダクタの少なくとも一つの出力とが、前記スイッチング回路を介して前記センシングトランジスタのドレインに選択的に接続され、
前記メインパワートランジスタは、第１の面積又はゲート周囲を有し、
前記センシングトランジスタは、前記第１の面積又はゲート周囲よりも小さい第２の面積又はゲート周囲を有し、
これにより、前記メインパワートランジスタのオン状態の間、前記フィードバック回路の前記トランスコンダクタの出力電流は、前記メインドレイン端子と前記センシングトランジスタのドレインとの間の電位差に比例し、その結果、前記抵抗センシング負荷に生じる電圧は実質的にゼロとなる電子デバイス。
【請求項2】
前記メインパワートランジスタのオフ状態の間、前記スイッチング回路は、前記フィードバック回路を前記パワーデバイス回路から切り離すように構成され、その結果、前記電圧が前記メインパワートランジスタのドレインソース間電圧と実質的に同じになるまで、前記センシングトランジスタのドレインソース間電圧が上昇する請求項１に記載の電子デバイス。
【請求項3】
前記フィードバック回路の出力電流は、前記メインパワートランジスタを流れる電流に正比例する請求項１又は２に記載の電子デバイス。
【請求項4】
前記オペアンプは、前記メインドレイン端子と前記センシングトランジスタのドレインとの間の電位差を増幅するように構成され、
前記オペアンプの出力は、前記トランスコンダクタの入力に接続され、
前記トランスコンダクタの出力電流は、前記オペアンプの出力に比例する
請求項１から３のいずれか１項に記載の電子デバイス。
前記オペアンプの出力は、前記トランスコンダクタの入力に接続され、
前記トランスコンダクタの出力電流は、前記オペアンプの出力に比例する
請求項１から３のいずれか１項に記載の電子デバイス。
【請求項5】
前記フィードバック回路は、前記トランスコンダクタの出力電流を前記センシングトランジスタのドレイン端子に供給し、前記メインドレイン端子と前記センシングトランジスタのドレインとの間の電位差を一定値に維持するように構成されたフィードバックループを生成するように構成された請求項４に記載の電子デバイス。
【請求項6】
前記オペアンプは、条件付きゲート駆動信号によって低消費電力モードで動作するように構成され、前記ゲート駆動信号は反転、時間シフト又はレベルシフトされた請求項１から５のいずれか１項に記載の電子デバイス。
【請求項7】
少なくとも一つのトランスコンダクタは、ｐチャネルトランジスタである請求項１から６のいずれか１項に記載の電子デバイス。
【請求項8】
前記スイッチング回路は、（ｉ）前記パワーデバイス回路のターンオン後の所定の時間にわたり前記フィードバック回路を前記パワーデバイス回路に接続する、及び（ｉｉ）前記パワーデバイス回路のターンオフ前の所定の時間にわたり前記フィードバック回路を前記パワーデバイス回路から切断する、ように構成された請求項１から７のいずれか１項に記載の電子デバイス。
【請求項9】
前記スイッチング回路は、
前記メインドレイン端子から前記フィードバック回路の前記オペアンプの第１の入力と、
前記センシングトランジスタのドレインから前記オペアンプの第２の入力と、
前記トランスコンダクタの出力から前記センシングトランジスタのドレインと
をそれぞれ接続及び切断するように構成された第１、第２及び第３のスイッチを含む請求項１から８のいずれか１項に記載の電子デバイス。
前記メインドレイン端子から前記フィードバック回路の前記オペアンプの第１の入力と、
前記センシングトランジスタのドレインから前記オペアンプの第２の入力と、
前記トランスコンダクタの出力から前記センシングトランジスタのドレインと
をそれぞれ接続及び切断するように構成された第１、第２及び第３のスイッチを含む請求項１から８のいずれか１項に記載の電子デバイス。
【請求項10】
前記第１、第２及び第３のスイッチは、エンハンスメントモードＨＥＭＴを含む請求項９に記載の電子デバイス。
【請求項11】
前記第１、第２及び第３のスイッチは、２つのエンハンスメントモードトランジスタが直列に接続されたＴ型スイッチを含み、前記第１、第２及び第３のスイッチのそれぞれのゲート端子は、スイッチイネーブル信号と、前記２つのエンハンスメントモードトランジスタのそれぞれの間に接続された第１の端部及びグランドに接続された第２の端部を有する高インピーダンス構成要素とに接続されていることを特徴とする請求項９記載の電子デバイス。
【請求項12】
前記フィードバック回路は、前記トランジスタの出力電流と同一の出力電流を生成するように構成されたカレントミラー回路を含む請求項１から１１のいずれか１項に記載の電子デバイス。
【請求項13】
前記電子デバイスは、抵抗を用いて前記カレントミラー回路の出力電流を出力電圧信号に変換するように構成された請求項１２に記載の電子デバイス。
【請求項14】
デジタルプログラマブルデコーダへの一つ以上のデジタル入力に応答してカレントミラー回路のゲインを調整するように構成されたデジタルプログラマブルデコーダを含む請求項１２記載の電子デバイス。
【請求項15】
ワイドバンドギャップ半導体ダイ及びシリコン半導体ダイを含み、前記パワーデバイス回路及び前記スイッチング回路は前記ワイドバンドギャップ半導体ダイ上に設けられ、前記フィードバック回路は前記シリコン半導体ダイ上に設けられた請求項１から１４のいずれか１項に記載の電子デバイス。
【請求項16】
前記ワイドバンドギャップ半導体ダイ及び前記シリコン半導体ダイは、単一のシステムインパッケージに組み込まれた請求項１５に記載の電子デバイス。
【請求項17】
前記シリコン半導体ダイは、
ゲート駆動回路；
過電流保護回路；
過熱検出及び保護回路；
低電圧検出回路又はロックアウト回路；
電圧レギュレータ；
バンドギャップ基準回路；
レベルシフタ、ＥＳＤ保護回路、スタートアップ回路、論理回路、メモリストレージ；及び／又は、
スルーレート制御回路；
の少なくとも一つを含む請求項１５に記載の電子デバイス。
ゲート駆動回路；
過電流保護回路；
過熱検出及び保護回路；
低電圧検出回路又はロックアウト回路；
電圧レギュレータ；
バンドギャップ基準回路；
レベルシフタ、ＥＳＤ保護回路、スタートアップ回路、論理回路、メモリストレージ；及び／又は、
スルーレート制御回路；
の少なくとも一つを含む請求項１５に記載の電子デバイス。
【請求項18】
前記ワイドバンドギャップ半導体ダイは、窒化ガリウム（ＧａＮ）ダイである請求項１５に記載の電子デバイス。
【請求項19】
ワイドバンドギャップ半導体ダイ及びシリコン半導体ダイを含み、前記パワーデバイス回路は前記ワイドバンドギャップ半導体ダイ上に設けられ、前記スイッチング回路及び前記フィードバック回路は前記シリコン半導体ダイ上に設けられた請求項１から１８のいずれか一項に記載の電子デバイス。
【請求項20】
前記メインパワートランジスタはミラークランプトランジスタを含むアクティブヘテロ接合トランジスタを含み、前記ミラークランプトランジスタは前記アクティブヘテロ接合トランジスタの駆動回路とモノリシック集積にされた請求項１から１９のいずれか１項に記載の電子デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、パワー半導体デバイス及びパワー半導体デバイスにおける電流センスに関する。特に、本開示は、ヘテロ構造のＡｌＧａＮ／ＧａＮ高電子移動度トランジスタの使用に関するが、これに限定されない。
【背景技術】
【0002】
窒化ガリウム（ＧａＮ）は、パワー及びＲＦ半導体デバイスに適したワイドバンドギャップ材料である。
【0003】
ＧａＮ技術により、パワーエレクトロニクスやＲＦエレクトロニクスの分野で重要性の高い、高い電子移動度と高い飽和速度を持つトランジスタを実現することができる。ＧａＮ材料には、パワーデバイスにおいてさらなる利点がある。この材料のワイドバンドギャップ（Ｅｇ＝３．３９ｅＶ）は、高い臨界電場（Ｅｃ＝３．３ＭＶ／ｃｍ）をもたらし、同じ耐圧のシリコンベースのデバイスと比較した場合、より短いドリフト領域を持つデバイスの設計につながり、その結果、より低いオン抵抗が得られる。
【0004】
窒化アルミニウムガリウム（ＡｌＧａＮ）／ＧａＮヘテロ構造の使用により、ヘテロ界面に２次元電子ガス（２ＤＥＧ）を形成することができ、キャリアは非常に高い移動度（μ＝２０００ｃｍ２／（Ｖｓ））に達することができる。加えて、ＡｌＧａＮ／ＧａＮヘテロ構造に存在するピエゾ分極電荷は、２ＤＥＧ層に高い電子密度（例えば１ｅ１３ｃｍ－２）をもたらす。これらの特性は、非常に競争力のある性能パラメータを持つ高電子移動度トランジスタ（ＨＥＭＴ）やショットキーバリアダイオードの開発を可能にする。ＡｌＧａＮ／ＧａＮヘテロ構造を用いたパワーデバイスの開発には、多くの研究が集中している。ノーマリーオン（ショットキーゲートベースの技術）及びノーマリーオフ（絶縁ゲート及びｐ－ＧａＮゲート技術）のＨＥＭＴデバイスを可能にするいくつかの技術がある。
【0005】
パワーエレクトロニクスでは、保護回路やセンシング回路（電流センシング、過電圧保護、温度センシングなど）を、多くの場合エンハンスメントモードのメインパワースイッチに統合する必要がある。その中でも電流センシングは、パワーデバイスに実装されるべき重要な回路のひとつである。
【0006】
一部の電流センシング装置では、電流の検出及び／又は測定を補助するためセンシング抵抗が設けられている。センシング抵抗に生じる電流センシング信号（ＶＣＳ）は、一般に、センシング抵抗を通る電流に比例する。理想的には、センシング抵抗を流れる電流は、意図された電流範囲全体にわたって、また所望の動作温度範囲全体（例えば、－５５℃～１５０℃）にわたって、メインパワーデバイスを流れる電流の一定割合である。
【0007】
しかしながら、既存の電流センシングデバイスには、一方ではデバイスの感度と、他方では条件の変化に対する電流検出／精度の直線性との間にトレードオフが存在する。これは、高いＶｃｓ信号がデバイスの感度を高める一方で、低いＶｃｓ信号が電流センシング信号の直線性と温度や製造工程のばらつきに対する電流センシング信号の精度を向上させるからである。直線性と精度の観点から、信号Ｖｃｓは理想的にはゼロボルトに近く、電流の全範囲にわたって、センシングＨＥＭＴを流れる電流がメインパワーデバイスを流れる電流の一定割合になるようにする。
【0008】
信号Ｖｃｓは、いくつかの理由により温度の影響を受ける可能性がある。例えば、トランジスタや抵抗など、電流センシングデバイスに使用されるいくつかの構成要素の抵抗値は、温度によって変化する可能性がある。さらに、例えばメインＨＥＭＴトランジスタと電流センシングＨＥＭＴトランジスタ間の正確な電流分担比も温度によって変化する可能性がある。
【0009】
さらに、シリコンベースのパワーデバイスや他の半導体ベースのパワーデバイスとは異なり、ＧａＮ ＨＥＭＴは動的オン状態抵抗（Ｒｏｎ）として知られる状態に悩まされる。この状態は、事前に高電圧ストレスがメインデバイスに印加されたときのオン状態抵抗の変動として説明することができる。動的オン状態抵抗は、長期動作時のデバイス電力損失の観点から重要であるが、電流センシング動作においても２次的な影響を及ぼす。例えば、高電圧ストレスが印加された場合、ＧａＮデバイスのメインＨＥＭＴと電流センシングトランジスタのみが動的Ｒｏｎの影響を受け、センシング負荷抵抗Ｒｃｓはほとんど影響を受けない。これは、電流範囲全体にわたる電流センシングの直線性と、温度に対する電流センシングの精度をさらに悪化させる。
【0010】
そのため、本出願人は、様々な条件下で感度と測定精度のトレードオフを改善した電流センシング装置の必要性を認識している。
【0011】
ＵＳ６４３３３８６（Ｂ１）は、製造後に多くの利用可能なセンス電流比を達成できるセンス電場効果トランジスタ（ＦＥＴ）と、その製造方法を記載している。センスＦＥＴは、並列に接続された金属－酸化膜－半導体電場効果トランジスタ（ＭＯＳＦＥＴ）セルのメインセルアレイと、メインセルのソースに接続されたメインパッドを含む。
【0012】
ＵＳ１０８１８７８６（Ｂ１）は、基板上に形成された第１のヘテロ接合トランジスタと、基板上に形成された第２のヘテロ接合トランジスタとを備え、第２のヘテロ接合トランジスタが第１のパワーヘテロ接合トランジスタのセンシング及び保護機能に使用される、ＩＩＩ窒化物半導体ベースのヘテロ接合パワーデバイスを記載している。
【0013】
ＵＳ２０２２／０２０８７６１（Ａ１）は、基板上に形成された第１のヘテロ接合トランジスタと、基板上に形成された第２のヘテロ接合トランジスタとを含み、第２のヘテロ接合トランジスタが第１のパワーヘテロ接合トランジスタのセンシング及び保護機能に使用される、窒化物半導体ベースのヘテロ接合パワーデバイスを記載している。デバイスはまた、第１のヘテロ接合トランジスタと実質的に同一の構造を有するモノリシックに集積された電流センシングトランジスタを含み、電流センシングトランジスタは、第１のヘテロ接合トランジスタと比較して、より小さい面積又はより短いゲート幅にスケーリングされる。
【0014】
ＵＳ１１０８１５７８（Ｂ１）は、空乏モードＩＩＩ族窒化物半導体ベースのヘテロ接合デバイスを記載しており、基板と、基板上に形成されたＩＩＩ族窒化物半導体領域と、互いに間隔をあけて配置された少なくとも２つの高濃度ドープ半導体領域とを含む。
【0015】
ＵＳ１１２１７６８７（Ｂ１）及びＵＳ１１４０４５６５（Ｂ１）は、しきい値電圧が２Ｖより高く、ゲートリーク電流が低く、スイッチング性能が向上したノーマリーオフ（Ｅ－Ｍｏｄｅ）ＧａＮトランジスタを実現するための、補助ゲート端子とプルダウンネットワークの統合について述べている。
【0016】
ＵＳ６３０４１０８Ｂ１は、負荷を流れる電流を検知するための基準補正レシオメトリック電流センシング回路と、センスデバイス、センス抵抗、及び変化する基準電流を供給するための可変基準電流源を含む電力制御パスデバイスを記載している。
【発明の概要】
【0017】
本開示は、一般に、ワイドバンドギャップ半導体で形成された半導体構造及びデバイスに関し、より具体的には、ＧａＮ及びＡｌｘＧａＮ１－ｘ構造などのＩＩＩ族窒化物、ならびに２次元電子ガス層（２ＤＥＧ）を用いたヘテロ構造に関する。ヘテロ接合パワーデバイスは高電圧ＨＥＭＴである。
【0018】
本開示の第１の側面によれば、（ｉ）メインドレイン端子、メインソース端子、及びメインゲート端子を含むメインパワートランジスタと、（ｉｉ）抵抗センシング負荷と、（ｉｉｉ）メインソース端子に接続されたソース、メインゲート端子に接続されたゲート及び抵抗センシング負荷の第１の端子に接続されたドレインを含むセンシングトランジスタとを含むワーデバイス回路を含む電子デバイスが提供される。電子デバイスはさらに、少なくとも一つのオペアンプ及び少なくとも一つのトランスコンダクタを含むフィードバック回路と、パワーデバイス回路をフィードバック回路に接続及び切断するための少なくとも一つのスイッチを含むスイッチング回路とを含む。少なくとも一つのオペアンプの第１の入力及び抵抗センシング負荷の第２の端子は、スイッチング回路を介してメインドレイン端子に選択的に接続される。少なくとも一つのオペアンプの第２の入力及び少なくとも一つのトランスコンダクタの少なくとも一つの出力は、スイッチング回路を介してセンシングトランジスタのドレインに選択的に接続される。メインパワートランジスタは第１の面積又はゲート周囲を有し、センシングトランジスタは第１の面積又はゲート周囲よりも小さい第２の面積又はゲート周囲を有する。メインパワートランジスタのオン状態の間、フィードバック回路のトランスコンダクタの出力電流は、メインドレイン端子とセンシングトランジスタのドレインとの間の電位差に比例し、その結果、抵抗センシング負荷に生じる電圧は実質的にゼロとなる。
【0019】
任意選択で、メインパワートランジスタのオフ状態の間、スイッチング回路は、フィードバック回路をパワーデバイス回路から切り離すように構成され、その結果、前記電圧がメインパワートランジスタのドレインソース間電圧と実質的に同じになるまで、センシングトランジスタのドレインソース間電圧が上昇する。
【0020】
任意選択で、フィードバック回路の出力電流は、メインパワートランジスタを流れる電流に正比例する。
【0021】
任意選択で、オペアンプは、メインドレイン端子とセンシングトランジスタのドレインとの間の電位差を増幅するように構成され、オペアンプの出力は、トランスコンダクタの入力に接続され、トランスコンダクタの出力電流は、オペアンプの出力に比例する。
【0022】
任意選択で、フィードバック回路は、トランスコンダクタの出力電流をセンシングトランジスタのドレイン端子に供給し、メインドレイン端子とセンシングトランジスタのドレインとの間の電位差を一定値に維持するように構成されたフィードバックループを形成するように構成される。
【0023】
任意選択で、オペアンプは、ゲート駆動信号が反転、時間シフト又はレベルシフトされた条件付きゲート駆動信号によって、低消費電力モードで動作するように構成される。
【0024】
任意選択で、少なくとも一つのトランスコンダクタはｐチャネルトランジスタである。
【0025】
任意選択で、スイッチイッチング回路は、（ｉ）パワーデバイス回路のターンオン後の所定の時間に、フィードバック回路をパワーデバイス回路に接続し、（ｉｉ）パワーデバイス回路のターンオフ前の所定の時間に、フィードバック回路をパワーデバイス回路から切り離すように構成される。
【0026】
任意選択で、スイッチング回路は、メインドレイン端子をフィードバック回路のオペアンプの第１の入力に、センシングトランジスタのドレインをオペアンプの第２の入力に、トランスコンダクタの出力をセンシングトランジスタのドレインに、それぞれ接続及び切断するように構成された第１、第２及び第３のスイッチを含む。
【0027】
任意選択で、第１、第２及び第３のスイッチは、エンハンスメントモードＨＥＭＴを含む。
【0028】
任意選択で、第１、第２及び第３のスイッチは、２つのエンハンスメントモードトランジスタが直列に接続されたＴ型スイッチを含み、第１、第２及び第３のスイッチのそれぞれのゲート端子は、スイッチイネーブル信号と、それぞれの２つのエンハンスメントモードトランジスタの間に接続された第１の端部及び接地に接続された第２の端部を有する高インピーダンス構成要素とに接続される。
【0029】
任意選択で、フィードバック回路は、トランジスタの出力電流と同一の出力電流を生成するように構成されたカレントミラー回路を含む。
【0030】
任意選択で、電子デバイスは、抵抗を用いてカレントミラー回路の出力電流を出力電圧信号に変換するように構成される。
【0031】
任意選択で、電子デバイスは、デジタルプログラマブルデコーダへの一つ又は複数のデジタル入力に応答してカレントミラー回路のゲインを調整するように構成されたデジタルプログラマブルデコーダを含む。
【0032】
任意選択で、電子デバイスは、ワイドバンドギャップ半導体ダイ及びシリコン半導体ダイを含み、パワーデバイス回路及びスイッチング回路はワイドバンドギャップ半導体ダイに設けられ、フィードバック回路はシリコン半導体ダイに設けられる。
【0033】
任意選択で、ワイドバンドギャップ半導体ダイ及びシリコン半導体ダイは、単一のシステムインパッケージに組み込まれる。
【0034】
任意選択で、シリコン半導体ダイは、ゲート駆動回路、過電流保護回路、過熱検出及び保護回路、低電圧検出又はロックアウト回路、電圧レギュレータ、バンドギャップ基準回路、レベルシフタ、ＥＳＤ保護回路、起動回路、論理回路、メモリ記憶装置及び／又はスルーレート制御回路のうちの少なくとも一つを含む。
【0035】
任意選択で、ワイドバンドギャップ半導体ダイは窒化ガリウム（ＧａＮ）ダイである。
【0036】
任意選択で、電子デバイスは、ワイドバンドギャップ半導体ダイ及びシリコン半導体ダイを含み、パワーデバイス回路は、ワイドバンドギャップ半導体ダイ上に設けられ、スイッチング回路及びフィードバック回路は、シリコン半導体ダイ上に設けられる。
【0037】
任意選択で、メインパワートランジスタは、ミラークランプトランジスタを含むアクティブヘテロ接合トランジスタを含み、ミラークランプトランジスタは、アクティブヘテロ接合トランジスタの駆動回路とモノリシックに集積されている。
【0038】
一般論として、本開示の電子デバイスは、センシングトランジスタがメインパワートランジスタと常に同じ電圧レベルで駆動されるようにするためにフィードバック回路を使用する。これにより、センシングトランジスタを使用して行われるメインパワートランジスタを流れる電流に関するあらゆる推測は、フィードバック回路の出力により、（そのような推測が行われる）センシングトランジスタがメインパワートランジスタと実質的に同じ動作条件（電圧、温度など）にさらされるため、より正確なものとなる。
【0039】
より一般的には、センシングトランジスタはメインパワートランジスタと同様のアーキテクチャを有しており、これは、センシングトランジスタとメインパワートランジスタが実質的に同一の構造（すなわち、互いに同一の材料及び層から構成される）及び動作を有することを意味する。しかし、メインパワートランジスタを流れる電流に関する推論を行うために使用されるセンシングトランジスタは、所定のスケールファクターＸによって、メインパワートランジスタとは異なる面積又はゲート周囲にスケールされる。スケールファクターＸは１より大きくなることが想定されており、これはセンシングトランジスタがメインパワートランジスタよりそのファクターだけ小さいことを意味する。例えば、スケールファクターが２であれば、メインヘテロ接合の面積又はゲート周囲がセンシングトランジスタのサイズの２倍であることを意味する。逆に、スケールファクターが１より小さい場合は、感知トランジスタがメインパワートランジスタより大きいことを意味する。
【0040】
電流センシング装置の感度Ｓは、出力（電圧）信号Ｖｃｓとメインパワーデバイスを流れる電流Ｉｍａｉｎの比として定義することができる。
【0041】
【数1】
【0042】
電流センシングデバイスの場合、「理想的な」直線性とは、電流センシングの感度が電流範囲全体にわたって直線的であること、すなわち、電流に対する感度の微分値（ｄＳ／ｄＩｍａｉｎ）がデバイスの電流範囲全体にわたって一定値であるか、又は一定値に近いことを意味する。したがって、信号の直線性は、この導関数が電流範囲全体にわたってどれだけ一定値に近いかを示す尺度として定義することができる。
【0043】
理想的な直線性があれば、Ｖｃｓはメインパワーデバイス１９を流れる電流とともに直線的に増加するため、信号Ｖｃｓは電流範囲全体にわたってメインパワーデバイス１９（図２に図示）を流れる電流の正確な測定値となる。現実には、信号Ｖｃｓは多くの理由で完全な線形ではなく、そのうちのいくつかについては後述する。しかし、線形性が一定値に近ければ近いほど、電流に対する電流センシングソリューションの精度が向上する。
【0044】
電流センシング信号Ｖｃｓの直線性に影響を与える要因の一つは温度である。温度に対する信号Ｖｃｓの精度は、温度に対する感度の導関数（ｄＳ／ｄＴ）がどれだけゼロに近いか、すなわち、温度に対する「理想的な」精度とは、この導関数が全温度範囲にわたってゼロであり、（少なくとも、予想又は所望の動作温度範囲にわたって）温度に対する信号Ｖｃｓの直線性に変動がないことを意味する。
【0045】
電流センシング信号Ｖｃｓの直線性に影響を与える更なる要因は、（製造）工程変動である。この文脈では、プロセスばらつきとは、金属層間の違い、２ＤＥＧ電荷、ドーピングプロファイル、異なる半導体層内又は界面でのトラップ分布、同一チップ上、同一ウェハ上、ウェハ間又はバッチ間のデバイス間のゲートリークなど、電流センシングデバイスの構造におけるばらつきを表す一般的なパラメータを指す。プロセスばらつきに対する信号Ｖｃｓの精度は、プロセスばらつきに対する感度の導関数（ｄＳ／ｄＰＶ）がどれだけゼロに近いか、すなわち、プロセスばらつきに対する「理想的な」精度とは、この導関数が統計的なプロセスばらつきの全範囲にわたってゼロであり、プロセスばらつきに対する信号Ｖｃｓの直線性にばらつきがないことを意味する。
【0046】
したがって、より優れた動的Ｒｄｓｏｎ耐性を持つ、より温度に依存しない電流センシング方法が必要である。理想的には、電流センシングソリューションの精度を向上させるために、センシング負荷に生じる電圧信号は、ソース端子とドレイン端子間の電圧降下と比較して非常に小さくなければならない（又は、センシング負荷抵抗は、センスＨＥＭＴトランジスタの抵抗と比較して小さくなければならない）と結論付けることができる。
【0047】
一般論として、本開示の目的は、望ましい電流及び温度範囲にわたって高い直線性、精度、及び高感度を維持し、動的Ｒｏｎの変化に対して高い耐性を提供できる電流センシング回路を提供することである。本開示は、以下に説明するように、フィードバック回路を使用することによって解決策を提供する。
【0048】
概説したように、オン状態動作時とオフ状態動作時の両方で、メインパワートランジスタとセンシングトランジスタのドレインソース間バイアスをほぼ同一に維持することは、電流センシング回路の性能向上に役立つ。
【0049】
したがって、上述したように、一実施例では、フィードバック回路は、センシングトランジスタのドレイン電位をメインパワートランジスタのドレイン電位とほぼ同電位に維持するように構成される。上述したように、メインパワートランジスタのドレイン端子は、フィードバック回路への第１の入力として接続されてもよく、センシングトランジスタのドレイン端子は、フィードバック回路への第２の入力として接続されてもよい。一例では、フィードバック回路は、フィードバック回路の電圧信号入力を受け取るオペアンプ（オペアンプ）で構成されることがある。動作において、オペアンプは、オペアンプの電圧入力（すなわち、メイントランジスタのドレイン電位とセンシングトランジスタのドレイン電位との電位差）の増加がオペアンプの出力の増加につながるように構成され得る。オペアンプの出力は、一例として、少なくとも一つのトランジスタで構成されるトランスコンダクタに接続することができる。したがって、オペアンプの出力は、フィードバック回路の出力を制御するトランスコンダクタの少なくとも一つのトランジスタのゲートに接続される。フィードバック回路の出力は、この発明の第１の側面で説明したように、センシングトランジスタのセンシング端子に（間接的に）接続され、メインパワートランジスタとセンシングトランジスタのドレイン電位をほぼ同電位に維持するように構成されたフィードバックループを形成することができる。これは、フィードバック回路の出力電流がＩＤＳ／Ｘの平衡出力電流に落ち着く場合に可能であり、ここで、ＩＤＳはオン状態動作におけるメインパワートランジスタを通るドレイン－ソース間電流であり、Ｘは本明細書で定義されるスケール係数である。
【0050】
フィードバック回路出力電流ＩＤＳ／Ｘは、ミラーリングされ、パワーデバイスの電流センス出力信号として提供されることがある。電流信号は、抵抗を使用して電圧信号に変換することができる。一部の例では、電流ミラーゲインは、デジタルデコーダを使用して調整可能である。
【0051】
オフ状態の動作モードでは、メインパワートランジスタとセンシングトランジスタのドレイン端子とがフィードバック回路の入力として切り離されることが望ましい場合がある。同様に、フィードバック回路の出力は、センシングトランジスタのドレイン端子から切り離されていてもよい。これは、オフ状態の動作モードではメインパワートランジスタ及びセンシングトランジスタのドレイン端子が高電圧（５０Ｖ以上など）に達する可能性があるため、オペアンプを保護するために必要な場合がある。これが、この発明の第１の側面で説明するスイッチング回路の機能である。説明したスイッチは、パワートランジスタのオン状態動作モードでは導通し、パワートランジスタのオフ状態動作モードでは遮断する必要がある。したがって、スイッチを制御する信号は、パワートランジスタを駆動する信号とほぼ同様でよい。それにもかかわらず、パワートランジスタのドレインに高電圧が存在するとき、フィードバック回路が常に切断されることが重要であるため、スイッチを制御する信号のエッジは、パワートランジスタを制御する信号のエッジと比較して、時間的にシフトしていてもよい。他の例では、スイッチを制御する信号は、パワートランジスタのゲート駆動信号と比較してレベルシフトされることがある。
【0052】
オフ状態の動作モードでは、フィードバック回路がパワートランジスタとセンシングトランジスタのドレインから切り離されているため、センシング負荷によってパワートランジスタのドレイン及びセンシングトランジスタのドレインがほぼ同電位になる。この状態ではオフ状態のリーク電流が少ないため、センシング負荷に生じる電圧降下はごくわずかである。オフ状態の間、メイントランジスタとセンシングトランジスタ間のドレインソース間電圧をほぼ同じに保つことで、メイントランジスタとセンシングトランジスタが経験する動的Ｒｄｓｏｎの増加はほぼ同じになるはずである。
【0053】
一部の例では、オペアンプ又はフィードバック回路の消費電力は、メインパワートランジスタのゲート信号に依存する場合がある。ゲート信号の条件付きバージョン（反転、タイムシフト、レベルシフトなど）を使用して、オペアンプ又はフィードバック回路の低消費電力モードを有効又は無効にすることができる。
【0054】
説明した設計上の考慮点は、温度及び製造プロセスの変動に対する電流センシング信号の直線性及び電流センシング信号の精度を向上させる一方で、動的Ｒｏｎの変化に対してセンシングを免れるようにすることを意図している。
【0055】
本開示の上記態様におけるパワーデバイス回路は、ワイドバンドギャップ半導体材料上に設計され得る。一例の材料としては、窒化ガリウム（ＧａＮ）、特にＡｌＧａＮ／ＧａＮヘテロ接合構造に基づくデバイスが考えられる。ワイドバンドギャップ半導体材料の他の例としては、炭化ケイ素、ヒ化ガリウム、リン化インジウム、ダイヤモンドなどが挙げられるが、これらに限定されない。この発明の第１の側面で説明した他の回路も、ワイドバンドギャップ材料で設計してもよいし、全体的な回路が異なる半導体材料で構成された２つのチップに実装されるように、異なる材料で設計してもよい。
【0056】
本開示の上記態様で説明した電子デバイスは、２つの異なる半導体材料上に実装される場合があるが、同じチップ上に存在する場合もある。一例として、ＧａＮ－ｏｎ－Ｓｉ技術では、回路の一部がＧａＮ上に実装され（例えば高電圧構成要素）、回路の一部がシリコン上に実装される。
【0057】
いくつかの例では、フィードバック回路は、メイントランジスタやセンシングトランジスタと同じＧａＮチップ上にモノリシックに実装されるのではなく、共同パッケージされたシリコンチップに実装されることがある。フィードバック回路をシリコンに実装することは、ＧａＮ技術ではかなり早い開発段階にある成熟したｐチャネルデバイスをシリコンで利用できるため、消費電力の削減、速度の向上など、いくつかの利点がある。
【0058】
シリコンチップは、ＧａＮチップと同じパッケージに含めることができる。シリコンチップをパッケージに含めることで、より成熟した技術で追加機能を実装することができる。ＧａＮパワートランジスタの動作を補完するためにシリコン上で設計されるブロックの例としては、ゲートドライブ、バンドギャップリファレンス、過電流保護（ＯＣＰ）、温度センシング及び過熱保護（ＯＴＰ）、電圧レギュレータ、スルーレート制御、ＵＶＬＯ、レベルシフタ、ＥＳＤ保護、論理回路、スタートアップ回路などがある。
【0059】
ある種の追加構成要素／回路／回路ブロックをＧａＮで維持する利点はまだあるかもしれない。例えば、メインパワートランジスタに加えて高電圧トランジスタ、メインパワートランジスタへの接続における寄生が重要な構成要素／回路（ミラークランプなど）及び／又はプロセス／温度におけるマッチングが重要な構成要素などである。
【0060】
ある実施例では、フィードバック回路を接続／切断するスイッチはＧａＮで設計され、他の実施例ではシリコンで設計される。これらのスイッチをＧａＮで設計することは、高電圧を遮断することが要求されるため、パワートランジスタと同様の技術とすることができ、好ましい場合がある。
【図面の簡単な説明】
【0061】
本開示は、添付の図面からより完全に理解されるであろうが、これらの図面は、本開示を図示の特定の実施形態に限定するために取られるべきではなく、説明及び理解を助けるためにのみ提供される。
【0062】
【発明を実施するための形態】
【0063】
図１は、センスＦＥＴの一例を示す。センスＦＥＴはメインＦＥＴＱｍとサブＦＥＴＱｓを含む。メインＦＥＴとサブＦＥＴは並列に接続されているが、ソースは２つ設けられている。メインＦＥＴのメインソースＳｍは接地され、サブＦＥＴのセンスソースＳＳは外部のセンス抵抗Ｒｓ（ｅｘｔ）に接続され、センス抵抗の電圧降下Ｖｓを検出する。Ｒｓ（ｅｘｔ）はピンで外部接続される。メインＦＥＴとサブＦＥＴは、同一構造の多数のセルから作られているため、同一の電流－電圧特性を持っている。しかし、メインＦＥＴは、サブＦＥＴに比べて何倍（例えば数百倍、数千倍）ものセル数を備えている場合がある。その結果、ＭＯＳＦＥＴのオン抵抗値はＦＥＴのセル数に反比例するため、サブＦＥＴはメインＦＥＴが流す電流Ｉｍの所定の割合である電流Ｉｓを流すことになり、サブＦＥＴのオン抵抗値はメインＦＥＴのオン抵抗値よりもはるかに高くなる。
【0064】
図２は、メインパワーデバイス又は第１のパワートランジスタ１９と電流センシングトランジスタ１６とからなるモノリシック集積ＧａＮチップ２００の一例を示している。この例では、電流センシングトランジスタ１６は、メインパワーデバイス１９と構造は同じであるが、メインパワーデバイスと比較したときの表面積又はフィンガー数が既知の比率で縮小されており、例えば、電流センシングトランジスタ１６は、メインパワーデバイス１９よりも１００倍又は１０００倍小さくなっている。メインパワーデバイス１６はメイン高電圧ＨＥＭＴであり、電流センシングトランジスタは高電圧センスＨＥＭＴである。電流センシングトランジスタ１６のソースは、負荷又は電流センシング抵抗１５に接続されている。抵抗１５は、メインパワーデバイス１９及び電流センシングトランジスタ１６とモノリシックに一体化されていてもよいし、外部に設けられてもよい。この配置では、センシング信号ＶＣｓは、センシング抵抗１５を流れる電流に比例する。理想的な条件下では、センシング抵抗１５を流れる電流は、電流範囲全体にわたって、また望ましい温度範囲全体（例えば－５５℃～１５０℃）にわたって、メインパワーデバイス１９を流れる電流の一定割合となる。
【0065】
ＧａＮチップ２００では、センシング抵抗１５の抵抗値Ｒｃｓを増減することによってＶｃｓを調整することができる。線形オン状態動作中、メインＨＥＭＴデバイス１９及びＨＥＭＴセンストランジスタ１６は、ゲート電位によって制御される抵抗としてモデル化することができる（それぞれ抵抗Ｒｏｎ－ｍａｉｎ及びＲｏｎ－ｓｅｎｓｅを有する）。Ｖｃｓが低い場合（一般に電流センシングソリューションの線形性が向上する）、ＲｃｓとＲｏｎ－ｓｅｎｓｅの比は理想的には小さい（例えば０．１未満）。なぜなら、このモデルのためである。すなわち、
【数2】
【0066】
ここで、Ｖｄｓは電流センストランジスタ１６のドレイン－ソース端子間の電圧降下である。その結果、ＲＣＳがＲｏｎ－ｓｅｎｓｅと比較して小さいことは、電流センストランジスタ１６の動的Ｒｏｎの影響を緩和し、デバイスの電流センシング精度を向上させるのに役立つ。
【0067】
信号Ｖｃｓの感度と直線性の間のトレードオフに対する一つの解決策は、図２に示すように、電流センシングの直線性と精度を向上させるためにＶｃｓを比較的低く保ち（例えば、温度やプロセスの変動に対して）、電流センシングデバイスの感度を向上させるためにＶｃｓノードに接続された外部増幅器５０を提供することである。この場合、電流センシングの感度は、出力信号Ｖｏ（Ｖｃｓと増幅器５０の増幅率の積に等しい）とメインパワーデバイス１９を流れる電流Ｉｍａｉｎとの比によって与えられる。しかし、外部増幅器５０を設けると、部品表（ＢＯＭ）が高くなり、製造コストが増加する。さらに、ＧａＮチップ２００と増幅器５０の外部チップとの間の余分な接続に起因する寄生構成要素（例えば、寄生インダクタンス、寄生キャパシタンス、寄生抵抗）が、特に高い動作周波数において、電流センシングの読み取りに影響を及ぼす可能性がある。増幅器５０をＧａＮチップ２００の電力スイッチングデバイス１９とモノリシックに統合する試みは、電流センシングノードＶｃｓの電位が非常に低く（ほとんどの場合、エンハンスメントモードトランジスタのしきい値電圧よりも低い）、センシング負荷１５が接地レベルに取り付けられているという事実によって著しく複雑になる。
【0068】
一方、上述のように、センシング負荷に生じる最大電圧を制限することが有利な場合が多い。このセンシング電圧が高すぎる（例えば０．３Ｖを超える）場合、電流センシングトランジスタを流れる電流はメイントランジスタの電流に比例しなくなり、センシング信号Ｖｃｓの直線性が損なわれる可能性がある。さらに、すでに述べたように、直線性と精度は、温度範囲全体にわたって、また動的オン状態抵抗（ＧａＮ ＨＥＭＴ 特有）や製造公差などの他の要因が存在する場合には、さらに損なわれる可能性がある。したがって、上記の議論から、センシング負荷に生じる最大電圧降下を可能な限り小さく、例えば０．３Ｖより小さい、０．２Ｖより小さい、あるいは０．１Ｖよりさらに小さく制限することが有利な場合があることが理解されるであろう。センシング負荷及びセンシングトランジスタが直列に設けられている場合（図１及び図２を参照）、センシング負荷及びセンシングトランジスタに生じる電圧の合計（すなわち、センシングトランジスタのドレイン端子とソース端子との間）は、メイントランジスタのドレイン端子とソース端子との間の電圧降下に等しいか又はほぼ等しくなる。通常のオン状態動作中、メイントランジスタのソース－ドレイン端子間の電圧降下は多くの場合２Ｖ未満であり、センシング負荷間の電圧降下は０．２Ｖ以下のオーダーであることが有利であるため、センシング負荷抵抗はセンシング負荷トランジスタのオン状態抵抗の１／１０未満となるように選択することができる。これらの抵抗の典型的な値は、オームの範囲（例えば１～５オーム）である可能性があるが、デバイスが使用される特定の定格及び用途に応じて、上記のすべての値が大幅に変化する可能性があることが理解されるであろう。
【0069】
その結果、広義には、本開示で説明する電流センシングデバイスでは、電流センシングソリューションの精度を向上させるために、センシングトランジスタのソース－ドレイン端子間の電圧降下と比較して、センシング負荷に生じる電圧信号が小さいことが有利であるが、必須ではない（及び／又は、センシングトランジスタの抵抗と比較して、センシング負荷抵抗が小さいことが望ましい）。これは、図３に示されるように、センシング負荷がメインパワートランジスタとセンシングトランジスタのドレイン端子間に配置される場合にも同様に適用される。
【0070】
図３は、本開示による電流センスアーキテクチャの概略図であり、フィードバック回路によって提供される利点を高いレベルで示している。このアーキテクチャは、パワーデバイス回路１０、スイッチング回路３０及びフィードバック回路４０から構成される。パワーデバイス回路１０は、パワートランジスタＱ１、センシングトランジスタＱ２及び抵抗センシング負荷Ｒ＿Ｓから構成される。スイッチング回路３０は、Ｓｗｉｔｃｈ＿Ｅｎａｂｌｅ信号に基づいて、パワーデバイス回路１０とフィードバック回路４０との接続及び切断を行う。フィードバック回路４０は、オペアンプＡＭＰ１（４０１）及びトランスコンダクタ４０２を含む。
【0071】
図４に示す例では、フィードバック回路４０は、オペアンプＡＭＰ１と、トランスコンダクタとして追加のｐチャネル型トランジスタＱ３とを含む。スイッチング回路３０は、３つのスイッチ１、２、３から構成される。パワートランジスタの定常動作中、端子間電圧の点で、センシングトランジスタが常にパワートランジスタに「追従」し、抵抗センシング負荷に生じる電圧降下がほぼゼロであることが保証される。
【0072】
アクティブ電流センシングモードでは、ゲート信号がＨＩＧＨのとき、スイッチ１、２、３が閉じられ、フィードバック回路４０が接続される。フィードバック回路４０が確実に保護されるように、スイッチ１、２、３を閉じる信号は、ゲート信号がＨＩＧＨになるのに比べて遅れてもよい。これは、フィードバック回路４０が接続される前に、ターンオン中にメインパワートランジスタ全体のドレインソース間電位が降下するのに十分な時間があることを保証するためである。例示的なパルスシーケンスを図５に示す。
【0073】
オン状態の動作では、フィードバック回路の動作により、パワートランジスタのＶＤＳもセンシングトランジスタ全体で確立される。ＶＤＳは理想的にはＶＤＳＳに等しいので、抵抗（Ｒ＿Ｓ）を流れる電流は理想的にはゼロである。
【0074】
このようにして、メインパワートランジスタを流れる電流の既知の比率である電流信号が、フィードバック回路の出力において回路内に存在する。センシングトランジスタはメインパワートランジスタと同様のアーキテクチャを持つが、センシングトランジスタの測定電流と電力トランジスタの実電流との比を決定する設計比ｍ＝Ｘによって、著しく低い面積、すなわちゲート周囲を持つ。
【0075】
ゲート信号がＬＯＷで、メインパワートランジスタがオフ状態動作モードで動作するとき、スイッチ１、２、３は開放され、フィードバック回路は切り離される。これにより、ターンオン時やオフ状態時にフィードバック回路の入力に高電圧が発生するのを防ぐ。メインパワートランジスタのドレイン端子電位が上昇する前にフィードバック回路が切り離されるようにするため、図５に示すように、信号切替スイッチ１、２、３はゲート信号よりも短い時間だけ先行させることができる。
【0076】
パワートランジスタのＶＤＳは、抵抗Ｒ＿Ｓによりセンシングトランジスタに生じて確立される。オフ状態のセンシングトランジスタを流れるリーク電流は非常に小さいため（例えば１μＡ未満）、Ｒ＿Ｓに生じる電圧降下は無視できる。したがって、動的Ｒｏｎの変化はセンスＨＥＭＴとパワーＨＥＭＴの両方で再現される。
【0077】
図３の例は、回路において電流ＩＤＳ／Ｘがどのように得られるかを示している。図６に示す追加の例では、センス電流ＩＤＳ／Ｘは、トランジスタＱ４及び／又はＱ５を使用してミラーリングすることができる。トランジスタＱ５を用いたカレントミラーの場合、センス電流を外部電流出力として供給することができる。トランジスタＱ４を用いたカレントミラーの場合、出力電流は外部抵抗を用いて電流センス電圧信号に変換することができる。外部抵抗は、電子デバイスに使用されるコントローラの仕様に合わせて選択することができる。
【0078】
別の例では、トランジスタＱ４及び／又はＱ５のサイズを調整することによってカレントミラーのゲインを調整できるデジタルデコーダ５０１を使用することによって、さらなる柔軟性を提供することができる。これを図７に示す。デジタルデコーダ入力は、カレントミラーの利得をチップ外の信号で調整できるように、外部端子ｇ０、ｇ１として提供されてもよい。
【0079】
本明細書で概説したように、ゲート信号がＬｏｗのとき、フィードバック回路４０、ひいてはオペアンプＡＭＰ１は切断される。この期間、オペアンプは機能しないため、オペアンプの消費電力を制限することが有益である。これは、ゲート信号がＬｏｗの期間にオペアンプにＬｏｗ＿Ｐｏｗｅｒ＿Ｅｎａｂｌｅ信号を供給することで実現できる。したがって、Ｌｏｗ＿Ｐｏｗｅｒ＿Ｅｎａｂｌｅ信号は、図８に示されるように、反転ゲート駆動信号とすることができる。
【0080】
図９は、スイッチ３０ａ、３０ｂ、３０ｃの例を示す。スイッチは、メインパワートランジスタに類似した単純なエンハンスメントモードトランジスタであってもよい（設計上、サイズは異なる）。例えばスイッチ３０ａの場合、スイッチのドレイン端子はメインパワートランジスタのドレイン端子に接続されている。
【0081】
図１０は、Ｖｄｓを本開示によるオペアンプＡＭＰ１のＩＮ－入力に接続するＳＷＩＴＣＨ１の概略図である。他のスイッチＳＷＩＴＣＨ２及びＳＷＩＴＣＨ３も同様の構造を有する。これらのスイッチは、パワーデバイス回路のターンオフ時にオペアンプに高電圧が印加されることを回避し、また、トランスコンダクタからのフィードバックをセンシングトランジスタのドレイン端子に供給することを可能にする。
【0082】
図１１は、電流センスアーキテクチャが、ワイドバンドギャップ半導体チップ６０上に実装されたパワートランジスタＱ１及びセンシングトランジスタＱ２からなるパワーデバイス回路１０と、シリコンチップ２０ａ上に実装されたフィードバック回路４０とを含む、本開示の別の実施例を示す。ワイドバンドギャップ半導体チップ上にパワーデバイス回路を実装することにより、効果的な高電圧動作が可能となる。スイッチング回路３０も、スイッチは高電圧を遮断するために必要であり、したがってパワートランジスタと同様の技術であり得るので、好ましくはワイドバンドギャップ半導体チップ６０上に実装され得る。スイッチによってオペアンプの入力への信号の選択的な印加が可能になり、オペアンプを高電圧から保護できるため、オペアンプをシリコンチップ上に実装することは有益である。
【0083】
本実施例の実施態様において、ワイドバンドギャップ半導体チップ６０は窒化ガリウム（ＧａＮ）で構成されてもよい。ワイドバンドギャップ半導体チップの他の例としては、炭化ケイ素、ヒ化ガリウム、リン化インジウム又はダイヤモンドが挙げられるが、これらに限定されない。ＧａＮチップ上にフィードバック回路をモノリシックに集積するのではなく、シリコンチップ上にフィードバック回路４０を実装することは、特にｐチャネルデバイスの利用可能性に関して、ＧａＮ技術に比べてシリコン技術が成熟しているため、速度、電力損失、設計の柔軟性、歩留まりなどの点で利点を提供することができる。
【0084】
別の実施例では、電子デバイスは、図１２に示されるように、ＧａＮ半導体ダイ６０と、シリコン半導体ダイ２０とからなるシステムインパッケージで構成される。ＧａＮ半導体ダイ６０にはパワートランジスタとセンストランジスタが含まれ、シリコン半導体ダイには制御回路と保護回路が設けられている。制御及び保護回路には、ゲート駆動、過電流保護、過熱検出及び保護、オペアンプ、電圧レギュレータ、バンドギャップリファレンス、スルーレート制御、ＵＶＬＯ、レベルシフタ、ＥＳＤ保護、論理回路、スタートアップ回路及び／又はその他の制御及び保護回路が含まれるが、これらに限定されるものではない。ミラークランプ１０４もＧａＮ半導体ダイ６０に含まれることがある。
【0085】
図１３は、図１２に示したミラークランプ１０４の一例を示している。ミラークランプは、同じＧａＮダイに設けられた駆動回路（例えばインバータ）によって駆動されてもよいし、シリコンダイに設けられた駆動回路によって駆動されてもよい。他の例では、ミラークランプは、分散ミラークランプ、すなわち、メインパワーサブトランジスタの分散ネットワークに接続されるサブトランジスタのネットワークで構成される。これにより、ミラークランプサブトランジスタとそれに関連するメインパワーサブトランジスタをより近接させることができ、それらの間の接続の寄生構成要素が小さくなる。これにより、動作中のデバイスにおける発振及び／又は容量性カップリング効果を抑制することができる。
【0086】
上記に例示した実施形態は一部の例に過ぎず、本開示は、ＧａＮ半導体パッケージ内に全ての回路をモノリシックに集積したもの、単一パッケージ内にＧａＮ半導体デバイスとシリコン半導体デバイスを組み合わせたもの又は単一パッケージ内に炭化ケイ素、ヒ化ガリウム、リン化インジウムもしくはダイヤモンドなどの一つもしくは複数の他の種類の半導体デバイスを集積したものなど、他の実施形態で実施されてもよいことに留意されたい。
【0087】
当業者であれば、先の説明及び添付の特許請求の範囲において、「上」、「上」、「重なり」、「下」、「横」などの位置用語は、標準的な断面透視図を示すものや添付の図面に示すものなど、装置の概念的な図示を参照してなされていることを理解するであろう。これらの用語は、参照を容易にするために使用されているが、限定的な性質を意図するものではない。したがって、これらの用語は、添付図面に示すような向きにあるときの装置を指すものと理解されたい。
【0088】
本開示は、上記のように好ましい実施形態の観点から説明されてきたが、これらの実施形態は例示に過ぎず、特許請求の範囲はこれらの実施形態に限定されないことを理解されたい。当業者であれば、添付の特許請求の範囲に含まれるものとして企図される本開示に鑑みて、修正及び代替を行うことができるであろう。本明細書に開示又は図示された各特徴は、単独であっても、本明細書に開示又は図示された他の特徴との適切な組み合わせであっても、本開示に組み込むことができる。
【0089】
当業者には、他の多くの効果的な代替案が思い浮かぶであろう。本開示は、記載された実施形態に限定されるものではなく、本開示及び添付の特許請求の範囲の範囲内に入る全ての変更を包含することが理解されるであろう。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【手続補正書】
【提出日】2024-02-05
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
パワーデバイス回路であって、
メインドレイン端子、メインソース端子及びメインゲート端子を含むメインパワートランジスタと、
抵抗センシング負荷と、
前記メインソース端子に接続されたソース、前記メインゲート端子に接続されたゲート及び前記抵抗センシング負荷の第１端子に接続されたドレインを含むセンシングトランジスタと
を含むパワーデバイス回路と、
少なくとも一つのオペアンプ及び少なくとも一つのトランスコンダクタを含むフィードバック回路と、
前記パワーデバイス回路を前記フィードバック回路に接続及び切断する少なくとも一つのスイッチを含むスイッチング回路と
を含み、
前記少なくとも一つのオペアンプの第１の入力と、前記抵抗センシング負荷の第２の端子とが、前記スイッチング回路を介して前記メインドレイン端子に選択的に接続され、
前記少なくとも一つのオペアンプの第２の入力と、前記少なくとも一つのトランスコンダクタの少なくとも一つの出力とが、前記スイッチング回路を介して前記センシングトランジスタのドレインに選択的に接続され、
前記メインパワートランジスタは、第１の面積又はゲート周囲を有し、
前記センシングトランジスタは、前記第１の面積又はゲート周囲よりも小さい第２の面積又はゲート周囲を有し、
これにより、前記メインパワートランジスタのオン状態の間、前記フィードバック回路の前記トランスコンダクタの出力電流は、前記メインドレイン端子と前記センシングトランジスタのドレインとの間の電位差に比例し、その結果、前記抵抗センシング負荷に生じる電圧は実質的にゼロとなる電子デバイス。
メインドレイン端子、メインソース端子及びメインゲート端子を含むメインパワートランジスタと、
抵抗センシング負荷と、
前記メインソース端子に接続されたソース、前記メインゲート端子に接続されたゲート及び前記抵抗センシング負荷の第１端子に接続されたドレインを含むセンシングトランジスタと
を含むパワーデバイス回路と、
少なくとも一つのオペアンプ及び少なくとも一つのトランスコンダクタを含むフィードバック回路と、
前記パワーデバイス回路を前記フィードバック回路に接続及び切断する少なくとも一つのスイッチを含むスイッチング回路と
を含み、
前記少なくとも一つのオペアンプの第１の入力と、前記抵抗センシング負荷の第２の端子とが、前記スイッチング回路を介して前記メインドレイン端子に選択的に接続され、
前記少なくとも一つのオペアンプの第２の入力と、前記少なくとも一つのトランスコンダクタの少なくとも一つの出力とが、前記スイッチング回路を介して前記センシングトランジスタのドレインに選択的に接続され、
前記メインパワートランジスタは、第１の面積又はゲート周囲を有し、
前記センシングトランジスタは、前記第１の面積又はゲート周囲よりも小さい第２の面積又はゲート周囲を有し、
これにより、前記メインパワートランジスタのオン状態の間、前記フィードバック回路の前記トランスコンダクタの出力電流は、前記メインドレイン端子と前記センシングトランジスタのドレインとの間の電位差に比例し、その結果、前記抵抗センシング負荷に生じる電圧は実質的にゼロとなる電子デバイス。
【請求項2】
前記メインパワートランジスタのオフ状態の間、前記スイッチング回路は、前記フィードバック回路を前記パワーデバイス回路から切り離すように構成され、その結果、前記電圧が前記メインパワートランジスタのドレインソース間電圧と実質的に同じになるまで、前記センシングトランジスタのドレインソース間電圧が上昇する請求項１に記載の電子デバイス。
【請求項3】
前記フィードバック回路の出力電流は、前記メインパワートランジスタを流れる電流に正比例する請求項１に記載の電子デバイス。
【請求項4】
前記オペアンプは、前記メインドレイン端子と前記センシングトランジスタのドレインとの間の電位差を増幅するように構成され、
前記オペアンプの出力は、前記トランスコンダクタの入力に接続され、
前記トランスコンダクタの出力電流は、前記オペアンプの出力に比例する
請求項１に記載の電子デバイス。
前記オペアンプの出力は、前記トランスコンダクタの入力に接続され、
前記トランスコンダクタの出力電流は、前記オペアンプの出力に比例する
請求項１に記載の電子デバイス。
【請求項5】
前記フィードバック回路は、前記トランスコンダクタの出力電流を前記センシングトランジスタのドレイン端子に供給し、前記メインドレイン端子と前記センシングトランジスタのドレインとの間の電位差を一定値に維持するように構成されたフィードバックループを生成するように構成された請求項４に記載の電子デバイス。
【請求項6】
前記オペアンプは、条件付きゲート駆動信号によって低消費電力モードで動作するように構成され、前記ゲート駆動信号は反転、時間シフト又はレベルシフトされた請求項１に記載の電子デバイス。
【請求項7】
少なくとも一つのトランスコンダクタは、ｐチャネルトランジスタである請求項１に記載の電子デバイス。
【請求項8】
前記スイッチング回路は、（ｉ）前記パワーデバイス回路のターンオン後の所定の時間にわたり前記フィードバック回路を前記パワーデバイス回路に接続する、及び（ｉｉ）前記パワーデバイス回路のターンオフ前の所定の時間にわたり前記フィードバック回路を前記パワーデバイス回路から切断する、ように構成された請求項１に記載の電子デバイス。
【請求項9】
前記スイッチング回路は、
前記メインドレイン端子から前記フィードバック回路の前記オペアンプの第１の入力と、
前記センシングトランジスタのドレインから前記オペアンプの第２の入力と、
前記トランスコンダクタの出力から前記センシングトランジスタのドレインと
をそれぞれ接続及び切断するように構成された第１、第２及び第３のスイッチを含む請求項１に記載の電子デバイス。
前記メインドレイン端子から前記フィードバック回路の前記オペアンプの第１の入力と、
前記センシングトランジスタのドレインから前記オペアンプの第２の入力と、
前記トランスコンダクタの出力から前記センシングトランジスタのドレインと
をそれぞれ接続及び切断するように構成された第１、第２及び第３のスイッチを含む請求項１に記載の電子デバイス。
【請求項10】
前記第１、第２及び第３のスイッチは、エンハンスメントモードＨＥＭＴを含む請求項９に記載の電子デバイス。
【請求項11】
前記第１、第２及び第３のスイッチは、２つのエンハンスメントモードトランジスタが直列に接続されたＴ型スイッチを含み、前記第１、第２及び第３のスイッチのそれぞれのゲート端子は、スイッチイネーブル信号と、前記２つのエンハンスメントモードトランジスタのそれぞれの間に接続された第１の端部及びグランドに接続された第２の端部を有する高インピーダンス構成要素とに接続されていることを特徴とする請求項９記載の電子デバイス。
【請求項12】
前記フィードバック回路は、前記トランジスタの出力電流と同一の出力電流を生成するように構成されたカレントミラー回路を含む請求項１に記載の電子デバイス。
【請求項13】
前記電子デバイスは、抵抗を用いて前記カレントミラー回路の出力電流を出力電圧信号に変換するように構成された請求項１２に記載の電子デバイス。
【請求項14】
デジタルプログラマブルデコーダへの一つ以上のデジタル入力に応答してカレントミラー回路のゲインを調整するように構成されたデジタルプログラマブルデコーダを含む請求項１２記載の電子デバイス。
【請求項15】
ワイドバンドギャップ半導体ダイ及びシリコン半導体ダイを含み、前記パワーデバイス回路及び前記スイッチング回路は前記ワイドバンドギャップ半導体ダイ上に設けられ、前記フィードバック回路は前記シリコン半導体ダイ上に設けられた請求項１に記載の電子デバイス。
【請求項16】
前記ワイドバンドギャップ半導体ダイ及び前記シリコン半導体ダイは、単一のシステムインパッケージに組み込まれた請求項１５に記載の電子デバイス。
【請求項17】
前記シリコン半導体ダイは、
ゲート駆動回路、
過電流保護回路、
過熱検出及び保護回路、
低電圧検出回路又はロックアウト回路、
電圧レギュレータ、
バンドギャップ基準回路、
レベルシフタ、ＥＳＤ保護回路、スタートアップ回路、論理回路、メモリストレージ、
スルーレート制御回路
の少なくとも一つを含む請求項１５に記載の電子デバイス。
ゲート駆動回路、
過電流保護回路、
過熱検出及び保護回路、
低電圧検出回路又はロックアウト回路、
電圧レギュレータ、
バンドギャップ基準回路、
レベルシフタ、ＥＳＤ保護回路、スタートアップ回路、論理回路、メモリストレージ、
スルーレート制御回路
の少なくとも一つを含む請求項１５に記載の電子デバイス。
【請求項18】
前記ワイドバンドギャップ半導体ダイは、窒化ガリウム（ＧａＮ）ダイである請求項１５に記載の電子デバイス。
【請求項19】
ワイドバンドギャップ半導体ダイ及びシリコン半導体ダイを含み、前記パワーデバイス回路は前記ワイドバンドギャップ半導体ダイ上に設けられ、前記スイッチング回路及び前記フィードバック回路は前記シリコン半導体ダイ上に設けられた請求項１に記載の電子デバイス。
【請求項20】
前記メインパワートランジスタはミラークランプトランジスタを含むアクティブヘテロ接合トランジスタを含み、前記ミラークランプトランジスタは前記アクティブヘテロ接合トランジスタの駆動回路とモノリシック集積にされた請求項１に記載の電子デバイス。
【外国語明細書】