特開 2024-95976 リペア配線を含むディスプレイ装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024095976

(43)【公開日】2024-07-11

(54)【発明の名称】リペア配線を含むディスプレイ装置

(51)【国際特許分類】

   G09F 9/30 20060101AFI20240704BHJP

   H10K 59/80 20230101ALI20240704BHJP

   H10K 59/131 20230101ALI20240704BHJP

   H10K 59/35 20230101ALI20240704BHJP

   H10K 71/60 20230101ALI20240704BHJP

   H10K 71/70 20230101ALI20240704BHJP

   G09F 9/00 20060101ALI20240704BHJP

【ＦＩ】

G09F9/30 338

H10K59/80

H10K59/131

H10K59/35

H10K71/60

H10K71/70

G09F9/00 352

G09F9/30 348A

【審査請求】有

【請求項の数】15

【出願形態】ＯＬ

(21)【出願番号】P 2023189749

(22)【出願日】2023-11-07

(31)【優先権主張番号】10-2022-0191244

(32)【優先日】2022-12-30

(33)【優先権主張国・地域又は機関】KR

(71)【出願人】

【識別番号】501426046

【氏名又は名称】エルジー ディスプレイ カンパニー リミテッド

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林弁理士法人

(72)【発明者】

【氏名】沈成斌

(72)【発明者】

【氏名】朴相泌

【テーマコード（参考）】

3K107

5C094

5G435

【Ｆターム（参考）】

3K107AA01

3K107BB01

3K107CC36

3K107CC45

3K107DD39

3K107DD46Z

3K107EE04

3K107FF04

3K107FF06

3K107GG57

3K107HH05

5C094AA07

5C094AA41

5C094BA03

5C094BA21

5C094DA13

5C094DB01

5C094EA01

5C094FB14

5G435AA03

5G435AA19

5G435BB01

5G435KK10

(57)【要約】      （修正有）

【課題】リペア配線による開口率の低下を防止できるディスプレイ装置を提供する。
【解決手段】ディスプレイ装置はリペア配線を含み、前記リペア配線は、各画素領域の内に位置する第１リペア配線４１０と、当該画素領域の外側に延びる第２リペア配線４２０とを含む。各画素領域の第１リペア配線は、当該画素領域のリペア切断領域ＣＡを横切り。第２リペア配線は、隣接する２つの画素領域のうちの１つのリペア接続領域ＣＡと重なる領域を含む。第１リペア配線および第２リペア配線は、それぞれ下部配線層と上部配線層との積層構造を有する。下部配線層および上部配線層は相対的に高い透過率を有する。上部配線層は、下部配線層よりも高いエネルギー吸収率を有し。第１リペア配線の上部配線層は、リペア切断領域の外側に位置する。
【選択図】図３

【特許請求の範囲】

【請求項1】

素子基板の画素領域の上に位置する画素駆動回路と、
前記画素駆動回路と電気的に接続され、前記画素領域のリペア切断領域を横切る第１リペア配線と、
前記第１リペア配線と電気的に接続され、前記画素領域のリペア接続領域と重なる領域を含むダミー配線と、
前記リペア接続領域の前記素子基板と前記ダミー配線との間に位置し、前記画素領域の外側に延びる第２リペア配線と、
前記ダミー配線と電気的に接続され、下部電極、発光層及び上部電極の積層構造を有する発光素子と、を含み、
前記第１リペア配線及び前記第２リペア配線は、それぞれ下部配線層と上部配線層との積層構造を有し、
前記下部配線層及び前記下部配線層よりも高いエネルギー吸収率を有する前記上部配線層は、前記下部電極よりも高い透過率を有し、
前記第１リペア配線の前記上部配線層は、前記リペア切断領域の外側に位置する、ディスプレイ装置。

【請求項2】

前記発光素子の前記下部電極は、前記リペア切断領域と前記リペア接続領域との間で前記ダミー配線と接続される請求項１に記載のディスプレイ装置。

【請求項3】

前記画素駆動回路は、少なくとも１つの薄膜トランジスタを含み、
前記薄膜トランジスタは半導体パターンを含み、
前記下部配線層は、前記半導体パターンのチャネル領域と同じ物質を含む、請求項１に記載のディスプレイ装置。

【請求項4】

前記下部配線層及び前記半導体パターンの前記チャネル領域は、酸化物半導体を含む、請求項３に記載のディスプレイ装置。

【請求項5】

前記半導体パターンのソース領域及びドレイン領域は、それぞれ前記チャネル領域と同じ物質を含む第１半導体層及び前記第１半導体層の上に位置する第２半導体層とを含み、
前記上部配線層は、前記第２半導体層と同じ物質を含む、請求項３に記載のディスプレイ装置。

【請求項6】

前記半導体パターンを覆う層間絶縁膜をさらに含み、
前記層間絶縁膜は、前記リペア接続領域の前記第２リペア配線と前記ダミー配線との間で延びる、請求項５に記載のディスプレイ装置。

【請求項7】

前記薄膜トランジスタは、前記半導体パターンの前記チャネル領域の上に位置するゲート電極を含み、
前記ダミー配線は、前記ゲート電極と同じ物質を含む、請求項３に記載のディスプレイ装置。

【請求項8】

前記ダミー配線は、前記第１リペア配線の前記上部配線層と前記発光素子の前記下部電極との間に位置する領域を含む、請求項７に記載のディスプレイ装置。

【請求項9】

素子基板の第１画素領域の上に位置する画素駆動回路と、
前記第１画素領域の上に位置し、第１下部電極、第１発光層及び第１上部電極の積層構造を有する第１発光素子と、
前記素子基板の第２画素領域の上に位置し、第２下部電極、第２発光層及び第２上部電極の積層構造を有する第２発光素子と、
前記画素駆動回路及び前記第１発光素子の前記第１下部電極と電気的に接続される第１リペア配線と、
前記第２発光素子の前記第２下部電極と電気的に接続され、前記第２画素領域のリペア接続領域の上に延びるダミー配線と、
前記第１リペア配線と電気的に接続され、前記第２画素領域の上に延びる第２リペア配線と、を含み、
前記第１リペア配線は、前記第１画素領域のリペア切断領域を横切る第１下部配線層、及び前記リペア切断領域の外側に位置する第１上部配線層を含み、
前記第２リペア配線は、前記リペア接続領域の前記素子基板と前記ダミー配線との間で積層された第２下部配線層及び第２上部配線層を含み、
前記第１リペア配線及び前記第２リペア配線は、前記第１下部電極及び前記第２下部電極よりも高い透過率を有し、
前記第１上部配線層及び前記第２上部配線層は、それぞれ前記第１下部配線層及び前記第２下部配線層よりも高いエネルギー吸収率を有する、ディスプレイ装置。

【請求項10】

前記第１上部配線層及び前記第２上部配線層は、前記第１下部配線層及び前記第２下部配線層よりも小さい抵抗を有する、請求項９に記載のディスプレイ装置。

【請求項11】

前記第２下部配線層は、前記第１下部配線層と同じ物質を含み、前記第２上部配線層は、前記第１上部配線層と同じ物質を含む、請求項９に記載のディスプレイ装置。

【請求項12】

前記第２下部配線層は前記第１下部配線層と接触し、前記第２上部配線層は前記第１上部配線層と接触する、請求項１１に記載のディスプレイ装置。

【請求項13】

前記画素駆動回路は、少なくとも１つの薄膜トランジスタを含み、
前記薄膜トランジスタのドレイン電極は、前記第１リペア配線の前記第１上部配線層と接続される、請求項９に記載のディスプレイ装置。

【請求項14】

前記ダミー配線は、前記ドレイン電極と同じ物質を含む、請求項１３に記載のディスプレイ装置。

【請求項15】

前記第１下部電極及び前記第２下部電極は金属を含み、
前記第１下部配線層、前記第２下部配線層、前記第１上部配線層及び前記第２上部配線層は、導電性金属酸化物を含む、請求項９に記載のディスプレイ装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、不良画素領域のリペア工程のためのリペア配線を含むディスプレイ装置に関する。

【背景技術】

【0002】

一般に、ディスプレイ装置はユーザに画像を提供する。例えば、ディスプレイ装置は複数の画素領域を含むことがある。各画素領域は特定の色を具現することがある。例えば、各画素領域の内には、画素駆動回路及び前記画素駆動回路と電気的に接続された発光素子が配置されることがある。

【0003】

前記画素駆動回路は、ゲート信号に応じてデータ信号に対応する駆動電流を発光素子に供給することがある。前記発光素子は、駆動電流に対応する輝度の光を放射することがある。例えば、前記発光素子は、順に積層された下部電極、発光層および上部電極を含むことがある。

【0004】

各画素領域の前記画素駆動回路は、プロセスにおいて発生する異物または外部衝撃によって損傷を受ける可能性がある。前記画素駆動回路が正常に動作しない前記画素領域は、ユーザにとって暗点として認識されることがある。これにより、前記ディスプレイ装置では、画素駆動回路が損傷した前記画素領域の前記発光素子を隣接する画素領域の画素駆動回路と電気的に接続するリペア処理を行うことがある。前記リペア工程は、レーザーを用いた切断／接続工程を含むことがある。例えば、リペア配線は金属を含むことがある。したがって、前記ディスプレイ装置では、前記リペア配線によって開口率が低下する可能性がある。特に、各画素領域が透過領域を含む透明のディスプレイ装置では、前記リペア配線によって透過率および開口率が大きく低下されることがある。

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明が解決しようとする課題は、リペア配線による開口率の低下を防止できるディスプレイ装置を提供することである。

【0006】

本発明が解決しようとする他の課題は、リペア工程を簡略化することができるディスプレイ装置を提供することである。

【0007】

本発明が解決しようとする課題は、前述の課題に限定されない。本明細書に記載されていない課題は、以下の説明から通常の技術者に明確に理解されることである。

【課題を解決するための手段】

【0008】

前記の課題を解決するための本発明の技術的思想によるディスプレイ装置は、素子基板を含む。素子基板の画素領域の上には画素駆動回路が配置されている。画素駆動回路は、第１リペア配線と電気的に接続される。第１リペア配線は、画素領域のリペア切断領域を横切る。第１リペア配線はダミー配線と電気的に接続される。ダミー配線は、画素領域のリペア接続領域と重なる領域を含む。リペア接続領域の素子基板とダミー配線との間には、第２のリペア配線が配置される。第２リペア配線は画素領域の外側に延びる。ダミー配線は発光素子と電気的に接続される。発光素子は、下部電極、発光層及び上部電極の積層構造を有する。第１リペア配線及び第２リペア配線は、それぞれ下部配線層と上部配線層との積層構造を有する。上層配線層は下層配線層よりも高いエネルギー吸収率を有する。下部配線層及び上部配線層は、下部電極よりも高い透過率を有する。第１リペア配線の上部配線層は、リペア切断領域の外側に位置する。

【0009】

発光素子の下部電極は、リペア切断領域とリペア接続領域との間でダミー配線と接続することがある。

【0010】

画素駆動回路は少なくとも１つの薄膜トランジスタを含むことがある。薄膜トランジスタは半導体パターンを含むことがある。下部配線層は、半導体パターンのチャネル領域と同じ物質を含むことがある。

【0011】

下部配線層及び半導体パターンのチャネル領域は酸化物半導体を含むことがある。

【0012】

半導体パターンのソース領域及びドレイン領域は、それぞれ前記第１半導体層及び第２半導体層を含むことがある。前記第１半導体層はチャネル領域と同じ物質を含むことがある。第２半導体層は、前記第１半導体層の上に配置されることがある。上部配線層は、第２半導体層と同じ物質を含むことがある。

【0013】

半導体パターンは層間絶縁膜で覆われることがある。層間絶縁膜は、リペア接続領域の第２リペア配線とダミー配線との間に延びることがある。

【0014】

薄膜トランジスタはゲート電極を含むことがある。ゲート電極は半導体パターンのチャネル領域の上に配置されることがある。ダミー配線は、ゲート電極と同じ物質を含むことがある。ダミー配線は、第１リペア配線の上部配線層と発光素子の下部電極との間に位置する領域を含むことがある。

【0015】

上記の解決しようとする他の課題を解決するための本発明の技術的思想によるディスプレイ装置は、素子基板を含む。素子基板は、第１画素領域及び第２画素領域を含む。素子基板の第１画素領域の上には画素駆動回路及び第１発光素子が配置される。第１発光素子は、第１下部電極、第１発光層及び第１上部電極の積層構造を有する。第２画素領域の上には第２発光素子が位置する。第２発光素子は、第２下部電極、第２発光層及び第２上部電極の積層構造を有する。画素駆動回路及び第１発光素子の第１下部電極は、第１リペア配線と電気的に接続される。第２発光素子の第２下部電極はダミー配線と電気的に接続される。ダミー配線は、第２画素領域のリペア接続領域の上に延びる。第１リペア配線と電気的に接続された第２リペア配線は、第２画素領域の上に延在する。第１リペア配線は、第１下部配線層と第１上部配線層とを含む。第１下部配線層は、第１画素領域のリペア切断領域を横切る。第１上部配線層は、リペア切断領域の外側に位置する。第２リペア配線は、第２下部配線層と第２上部配線層とを含む。第２下層配線層と第２上層配線層は、リペア接続領域の素子基板とダミー配線との間に積層される。第１リペア配線及び第２リペア配線は、第１下部電極及び第２下部電極よりも高い透過率を有する。第１上部配線層及び第２上部配線層は、それぞれ第１下部配線層及び第２下部配線層よりも高いエネルギー吸収率を有する。

【0016】

第１上部配線層および第２上部配線層は、第１下部配線層および第２下部配線層よりも小さい抵抗を有することがある。

【0017】

第２下部配線層は、第１下部配線層と同じ物質を含むことがある。第２上部配線層は、第１上部配線層と同じ物質を含むことがある。

【0018】

第２下部配線層は第１下部配線層と接触することがある。第２上部配線層は第１上部配線層と接触することがある。

【0019】

画素駆動回路は、少なくとも１つの薄膜トランジスタを含むことがある。薄膜トランジスタはドレイン電極を含むことがある。ドレイン電極は、第１リペア配線の第１上部配線層と接続することがある。

【0020】

ダミー配線はドレイン電極と同じ物質を含むことがある。

【0021】

第１下部電極および第２下部電極は金属を含むことがある。第１下部配線層、第２下部配線層、第１上部配線層および第２上部配線層は導電性金属酸化物を含むことがある。

【発明の効果】

【0022】

本発明の技術的思想に係るディスプレイ装置は、相対的に高い透過率を有する第１リペア配線と第２リペア配線とを含みながら、各画素領域の内に位置する前記第１リペア配線は、当該画素領域のリペア切断領域を横切る第１下部配線層及び前記リペア切断領域の外側に位置する第１上部配線層を含み、各画素領域の外側に延びる前記第２リペア配線が当該画素領域の外側に位置するリペア接続領域の素子基板とダミー配線の間に積層された第２下部配線層及び第２上部配線層とを含み、第１上部配線層及び第２上部配線層がそれぞれ第１下部配線層及び第２下部配線層よりも高いエネルギー吸収率を有することがある。これにより、本発明の技術的思想によるディスプレイ装置では、第１リペア配線および第２リペア配線による開口率の低下を防止することがある。また、本発明の技術的思想に係るディスプレイ装置では、前記リペア切断領域と重なる前記第１リペア配線の一部領域を除去する工程と、前記リペア接続領域において前記第２リペア配線と前記ダミー配線とを接続する工程が、同時に行われることがある。したがって、本発明の技術的思想によるディスプレイ装置では、第１リペア配線および第２リペア配線を用いたリペア工程による工程効率の低下を最小限に抑えることがある。すなわち、本発明の技術的思想によるディスプレイ装置では、プロセス最適化により生産エネルギーが低減することがある。

【図面の簡単な説明】

【0023】

【図1】図１は、本発明の実施形態に係るディスプレイ装置を模式的に示す図である。

【図2】図２は、本発明の一実施形態によるディスプレイ装置では、ｉ番目の画素領域とｉ＋１番目の画素領域の回路を示す図である。

【図3】図３は、本発明の一実施形態によるディスプレイ装置におけるｉ番目の画素領域とｉ＋１番目の画素領域の平面を概略的に示す図である。

【図4】図４は、図３のＩ－Ｉ’線に沿って切断した断面を示す図である。

【図5】図５は、図３のＩＩ－ＩＩ’線に沿って切断した断面を示す図である。

【図6】図６は、酸化物半導体であるＩＧＺＯとからなる層と導電性の金属酸化物であるＩＺＯとからなる層の波長によるエネルギー吸収率を示すグラフである。

【図7】図７～図９は、本発明の実施形態によるディスプレイ装置におけるリペア工程を説明するための図である。

【図8】図８は、本発明の実施形態によるディスプレイ装置におけるリペア工程を説明するための図である。

【図9】図９は、本発明の実施形態によるディスプレイ装置におけるリペア工程を説明するための図である。

【図10】図１０は、本発明の他の実施形態によるディスプレイ装置を示す図である。

【図11】図１１は、本発明の他の実施形態によるディスプレイ装置を示す図である。

【発明を実施するための形態】

【0024】

本発明の上記の目的と技術的構成及びそれによる作用効果に関する詳細は、本発明の実施形態を示している図面を参照した以下の詳細な説明によってより明確に理解されるであろう。ここで、本発明の実施形態は、当業者に本発明の技術的思想が十分に伝達されることを可能にするために提供されるものであるので、本発明は、以下に説明される実施形態に限定されないように他の形態で具現化することがある。

【0025】

さらに、明細書の全体にわたって同じ参照番号で示される部分は、同じ構成要素を意味し、図面の層または領域の長さおよび厚さは、便宜上誇張されて表現され得る。なお、第１の構成要素が第２の構成要素「上」にあると記載された場合、前記第１の構成要素が前記第２の構成要素と直接接触する上側に位置するだけでなく、前記第１の構成要素と前記第２の構成要素の間に第３の構成要素が位置する場合も含まれる。

【0026】

ここで、第１、第２などの用語は様々な構成要素を説明するためのものであり、一方の構成要素を他方の構成要素から区別する目的で用いられる。しかしながら、本発明の技術的思想から逸脱しない範囲では、第１の構成要素と第２の構成要素は当業者の便宜に応じて任意に命名することがある。

【0027】

本発明の明細書で使用される用語は、単に特定の実施形態を説明するために使用されるものであり、本発明を限定することを意図していない。例えば、単数で表される構成要素は、文脈上明らかに単数を意味しない限り、複数の構成要素を含む。さらに、本発明の明細書において、「含む」または「有する」などの用語は、明細書に記載の特徴、数字、ステップ、動作、構成要素、部品、またはそれらを組み合わせたものが存在することを指定しようとするものである。他の特徴、数、ステップ、動作、構成要素、部品、またはそれらを組み合わせたもの存在または追加の可能性をあらかじめ排除しないものと理解されなければならない。

【0028】

なお、別に定義されない限り、技術的または科学的な用語を含む本明細書で使用されるすべての用語は、本発明が属する技術分野で通常の知識を有する者によって一般に理解されるのと同じ意味を有する。一般的に使用される辞書で定義されているような用語は、関連技術の文脈上の意味と一致する意味があると解釈されるべきであり、本発明の明細書で明確に定義されない限り、理想的または過度に形式的な意味で解釈されない。

【0029】

(実施例)
図１は、本発明の実施形態に係るディスプレイ装置を模式的に示す図である。図２は、本発明の実施形態に係るディスプレイ装置において、ｉ番目の画素領域とｉ＋１番目の画素領域の回路を示す図である。

【0030】

図１および図２を参照すると、本発明の実施形態によるディスプレイ装置は表示パネルＤＰを含むことがある。前記表示パネルＤＰは、ユーザに提供する画像を生成することがある。例えば、表示パネルＤＰは複数の画素領域ＰＡを含むことがある。

【0031】

各画素領域ＰＡには、信号配線ＧＬｉ、ＧＬ（ｉ＋１）、ＤＬ、ＰＬ、ＲＬを介して様々な信号を提供することがある。例えば、前記信号配線ＧＬｉ、ＧＬ（ｉ＋１）、ＤＬ、ＰＬ、ＲＬは、各画素領域ＰＡにゲート信号を印加するゲート線ＧＬｉ、ＧＬ（ｉ＋１）、各画素領域ＰＡにデータ信号を印加する前記データ線ＤＬ、各画素領域ＰＡに電源電圧を供給する電源電圧供給線ＰＬ、及び各画素領域ＰＡに基準電圧を供給する基準電圧供給ラインＲＬを含むことがある。前記ゲートラインＧＬｉ、ＧＬ（ｉ＋１）はゲートドライバＧＤと電気的に接続されることがある。データラインＤＬはデータドライバＤＤと電気的に接続することがある。前記ゲートドライバＧＤおよび前記データドライバＤＤはタイミングコントローラＴＣによって制御することがある。例えば、前記ゲートドライバＧＤはタイミングコントローラＴＣからクロック信号、リセット信号およびスタート信号を受け取り、データドライバＤＤはタイミングコントローラＴＣからのデジタルビデオデータおよびソースタイミング信号を受け取ることがある。電源電圧供給ラインＰＬおよび基準電圧供給ラインＲＬは、電源ユニットＰＵと電気的に接続されることがある。

【0032】

前記表示パネルＤＰは、画素領域ＰＡが位置する表示領域ＡＡと、表示領域ＡＡの外側に位置するベゼル領域ＢＺとを含むことがある。前記ゲートドライバＧＤ、データドライバＤＤ、電源ユニットＰＵ、およびタイミングコントローラＴＣのうちの少なくとも一つは、表示パネルＤＰのベゼル領域ＢＺの上に位置することがある。例えば、本発明の一実施形態によるディスプレイ装置は、ゲートドライバＧＤが表示パネルＤＰのベゼル領域ＢＺに形成されたＧＩＰ（Gate In Panel）型のディスプレイ装置であることがある。

【0033】

各画素領域ＰＡは特定の色を具現することがある。例えば、各画素領域ＰＡの内には、発光素子３００と電気的に接続される画素駆動回路ＤＣが位置することがある。各画素領域ＰＡの画素駆動回路ＤＣは、素子基板１００の上に位置することがある。前記素子基板１００は絶縁物質を含むことがある。例えば、前記素子基板１００はガラスまたはプラスチックを含むことがある。

【0034】

各画素領域ＰＡの前記画素駆動回路ＤＣは、前記ゲート信号に応じて前記データ信号に対応する駆動電流を1フレーム間、当該画素領域ＰＡの前記発光素子３００に供給することがある。例えば、各画素領域ＰＡの画素駆動回路ＤＣは、第１薄膜トランジスタＴ１、第２薄膜トランジスタＴ２、第３薄膜トランジスタＴ３及びストレージキャパシタＣｓｔを含むことがある。

【0035】

図３は、本発明の一実施形態によるディスプレイ装置において第１方向に並んで位置するｉ番目の画素領域とｉ＋１番目の画素領域の平面を模式的に示す図である。図４は、図３のＩ－Ｉ’線に沿って切断した断面を示す図である。図５は、図３のＩＩ－ＩＩ’線に沿って切断した断面を示す図である。

【0036】

図２～図５を参照すると、前記第１薄膜トランジスタＴ１は、第１半導体パターン、第１ゲート絶縁膜、第１ゲート電極、前記第１ソース電極及び第１ドレイン電極を含むことがある。前記第１薄膜トランジスタＴ１は、ゲート信号に応じてデータ信号を前記第２薄膜トランジスタＴ２に伝達することがある。例えば、前記第１薄膜トランジスタＴ１はスイッチング薄膜トランジスタであることがある。前記第１ゲート電極は前記ゲートラインＧＬｉ、ＧＬ（ｉ＋１）のいずれかに電気的に接続され、前記第１ソース電極は前記データラインＤＬのいずれかに電気的に接続される。

【0037】

前記第２薄膜トランジスタＴ２は、第２半導体パターン２１０、第２ゲート絶縁膜２２０、前記第２ゲート電極２３０、前記第２ソース電極２４０及び前記第２ドレイン電極２５０を含むことがある。前記第２薄膜トランジスタＴ２は、前記データ信号に対応する駆動電流を生成することがある。例えば、前記第２薄膜トランジスタＴ２は駆動薄膜トランジスタであってもよい。前記第２ゲート電極２３０は前記第１ドレイン電極と電気的に接続され、前記第２ソース電極２４０は前記電源電圧供給ラインＰＬの一方と電気的に接続されることがある。

【0038】

前記第２半導体パターン２１０は、ソース領域２１０ｓ、チャネル領域２１０ｃ及びドレイン領域２１０ｄを含むことがある。前記チャネル領域２１０ｃは、前記ソース領域２１０ｓと前記ドレイン領域２１０ｄとの間に位置することがある。前記ソース領域２１０ｓの抵抗およびドレイン領域２１０ｄの抵抗は、前記チャネル領域２１０ｃの抵抗より低いことがある。前記ソース領域２１０ｓおよび前記ドレイン領域２１０ｄは多層構造を有することがある。例えば、前記ソース領域２１０ｓおよび前記ドレイン領域２１０ｄは、それぞれ前記第１半導体層２１１ｓ、２１１ｄおよび前記第２半導体層２１２ｓ、２１２ｄの積層構造を有することがある。

【0039】

前記チャネル領域２１０ｃおよび前記第１半導体層２１１ｓ、２１１ｄは、半導体物質を含むことがある。前記チャネル領域２１０ｃおよび前記第１半導体層２１１ｓ、２１１ｄは、相対的に高い透過率を有する物質を含むことがある。例えば、前記チャネル領域２１０ｃおよび前記第１半導体層２１１ｓ、２１１ｄは、ＩＧＺＯなどの酸化物半導体を含むことがある。前記第１半導体層２１１ｓ、２１１ｄは、前記チャネル領域２１０ｃと同じ物質を含むことがある。例えば、前記第１半導体層２１１ｓ、２１１ｄ及び前記チャネル領域２１０ｃは、酸化物半導体の導体化されていない領域であることがある。前記第１半導体層２１１ｓ、２１１ｄの抵抗は、前記チャネル領域２１０ｃの抵抗と同一であることがある。

【0040】

前記第１半導体層２１１ｓ、２１１ｄは、前記チャネル領域２１０ｃと同じ層の上に位置することがある。例えば、前記ソース領域２１０ｓの前記第１半導体層２１１ｓおよび前記ドレイン領域２１０ｄの前記第１半導体層２１１ｄは、前記チャネル領域２１０ｃと同時に形成されることがある。前記チャネル領域２１０ｃは、前記ソース領域２１０ｓの前記第１半導体層２１１ｓおよび前記ドレイン領域２１０ｄの前記第１半導体層２１１ｄと直接接触する。例えば、前記ソース領域２１０ｓの前記第１半導体層２１１ｓと前記チャネル領域２１０ｃとの境界面及び前記チャネル領域２１０ｃと前記ドレイン領域２１０ｄの前記第１半導体層２１１ｄ間の境界面は認識されないかもしれない。したがって、本発明の一実施形態によるディスプレイ装置では、前記第２半導体パターン２１０の内部抵抗を最小化することがある。

【0041】

前記第２半導体層２１２ｓ、２１２ｄは、前記第１半導体層２１１ｓ、２１１ｄの上に位置することがある。例えば、前記第１半導体層２１１ｓ、２１１ｄは、前記素子基板１００と前記第２半導体層２１２ｓ、２１２ｄとの間に位置することがある。前記第２半導体層２１２ｓ、２１２ｄは前記チャネル領域２１０ｃの外側に位置する。例えば、前記チャネル領域２１０ｃは、前記ソース領域２１０ｓの前記第２半導体層２１２ｓと前記ドレイン領域２１０ｄの前記第２半導体層２１２ｄとの間に位置することがある。

【0042】

前記第２半導体層２１２ｓ、２１２ｄは前記第１半導体層２１１ｓ、２１１ｄと直接接触する。例えば、前記素子基板１００に向かう前記ソース領域２１０ｓの前記第２半導体層２１２ｓの下面は、前記素子基板１００と対向する前記ソース領域２１０ｓの前記第１半導体層２１１ｓの上面と直接接触することがある。前記素子基板１００に対向する前記ドレイン領域２１０ｄの前記第２半導体層２１２ｄの下面は、前記素子基板１００と対向する前記ドレイン領域２１０ｄの前記第１半導体層２１１ｄの上面と直接接触することがある。したがって、本発明の一実施形態によるディスプレイ装置では、ソース領域２１０ｓの抵抗およびドレイン領域２１０ｄの抵抗が最小化することがある。

【0043】

前記第２半導体層２１２ｓ、２１２ｄは、前記第１半導体層２１１ｓ、２１１ｄとは異なる物質を含むことがある。前記第２半導体層２１２ｓ、２１２ｄは、相対的に高い透過率を有する物質を含むことがある。前記第２半導体層２１２ｓ、２１２ｄの抵抗は、前記第１半導体層２１１ｓ、２１１ｄの抵抗より低いことができる。例えば、前記第２半導体層２１２ｓ、２１２ｄは、ＩＴＯ、ＩＺＯなどの透明な導電性金属酸化物を含むことがある。

【0044】

前記第１半導体パターンは、前記第２半導体パターン２１０と同じ構造を有することがある。例えば、前記第１半導体パターンはソース領域とドレイン領域との間に位置するチャネル領域を含めながら、前記第１半導体パターンのソース領域およびドレイン領域はそれぞれ二重層構造を有することがある。前記第１半導体パターンは、前記第２半導体パターン２１０と同時に形成されることがある。例えば、前記第１半導体パターンのチャネル領域は、前記第２半導体パターン２１０のチャネル領域２１０ｃと同じ物質を含むことがある。前記第１半導体パターンのチャネル領域は、前記第２半導体パターン２１０のチャネル領域２１０ｃと同じ抵抗を有することがある。前記第１半導体パターンのチャネル領域は、前記第２半導体パターン２１０のチャネル領域２１０ｃと同じ厚さを有することがある。前記第１半導体パターンのソース領域およびドレイン領域は、前記第２半導体パターン２１０のソース領域２１０ｓおよびドレイン領域２１０ｄと同じ抵抗を有することがある。

【0045】

前記第２ゲート絶縁膜２２０は、前記第２半導体パターン２１０のチャネル領域２１０ｃの上に位置することがある。例えば、前記第２半導体パターン２１０のソース領域２１０ｓ及びドレイン領域２１０ｄは、前記第２ゲート絶縁膜２２０の外側に位置する。前記第２ゲート絶縁膜２２０は、ソース領域２１０ｓの前記第２半導体層２１２ｓとドレイン領域２１０ｄの第２半導体層２１２ｄとの間に位置することがある。前記第２ゲート絶縁膜２２０は絶縁物質を含むことがある。例えば、前記第２ゲート絶縁膜２２０は、酸化シリコン（ＳｉＯｘ）および窒化シリコン（ＳｉＮｘ）などの無機絶縁物質を含むことがある。

【0046】

前記第１ゲート絶縁膜は、前記第２ゲート絶縁膜２２０と同じ物質を含むことがある。例えば、前記第２ゲート絶縁膜２２０は、前記第１ゲート絶縁膜と同時に形成されることがある。前記第１ゲート絶縁膜の厚さは、前記第２ゲート絶縁膜２２０の厚さと同じであり得る。

【0047】

前記第２ゲート電極２３０は導電性の物質を含むことがある。例えば、前記第２ゲート電極２３０は、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タングステン（Ｗ）などの金属を含むことがある。前記第２ゲート電極２３０は、前記第２ゲート絶縁膜２２０の上に位置することがある。例えば、前記第２ゲート電極２３０は、前記第２半導体パターン２１０のチャネル領域２１０ｃと重なることがある。前記第２ゲート電極２３０は、前記第２ゲート絶縁膜２２０によって前記第２半導体パターン２１０と絶縁される。例えば、前記第２ゲート絶縁膜２２０の側面は前記第２ゲート電極２３０の側面と連続してもよい。前記第２半導体パターン２１０のチャネル領域２１０ｃは、前記第２ゲート電極２３０に印加される信号に対応する導電率を有することがある。

【0048】

前記第１ゲート電極は、前記第２ゲート電極２３０と同じ物質を含むことがある。例えば、前記第２ゲート電極２３０は前記第１ゲート電極と同時に形成されることがある。前記第１ゲート電極の厚さは、前記第２ゲート電極２３０の厚さと同じでもよい。

【0049】

前記第２ゲート電極２３０は導電性物質を含むことがある。例えば、第２ゲート電極２３０は、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）およびタングステン（Ｗ）などの金属を含むことがある。前記第２ゲート電極２３０は、前記第２ゲート絶縁膜２２０上に配置されることがある。例えば、前記第２ゲート電極２３０は、前記第２半導体パターン２１０の前記チャネル領域２１０ｃと重なることがある。前記第２ゲート電極２３０は、前記第２ゲート絶縁膜２２０によって前記第２半導体パターン２１０と絶縁されることがある。例えば、前記第２ゲート絶縁膜２２０の側面は前記第２ゲート電極２３０の側面と連続されることがある。前記第２半導体パターン２１０の前記チャネル領域２１０ｃは、前記第２ゲート電極２３０に印加される信号に対応する電気伝導度を有することがある。

【0050】

前記第１ゲート電極は、前記第２ゲート電極２３０と同じ物質を含むことができる。例えば、前記第２ゲート電極２３０は前記第１ゲート電極と同時に形成されることがある。前記第１ゲート電極の厚さは、前記第２ゲート電極２３０の厚さと同じであることがある。

【0051】

前記第２ソース電極２４０は導電性材料を含むことがある。例えば、前記第２ソース電極２４０は、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）およびタングステン（Ｗ）などの金属を含むことがある。前記第２ソース電極２４０は、前記前記第２ゲート電極２３０と同じ材料を含むことがある。例えば、第２ソース電極２４０は、前記第２ゲート電極２３０と同時に形成されることができる。第２ソース電極２４０は前記第２ゲート電極２３０と離隔することができる。前記第２ソース電極２４０は、前記第２半導体パターン２１０のソース領域２１０ｓと電気的に接続される。例えば、前記第２ソース電極２４０は、前記第２半導体パターン２１０の前記ソース領域２１０ｓの前記第２半導体層２１２ｓと直接接触する。

【0052】

前記第２ドレイン電極２５０は導電性物質を含むことがある。例えば、前記第２ドレイン電極２５０は、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）およびタングステン（Ｗ）などの金属を含むことがある。前記第２ドレイン電極２５０は、前記第２ゲート電極２３０と同じ物質を含むことがある。例えば、前記第２ドレイン電極２５０は、前記第２ゲート電極２３０と同時に形成されることがある。前記第２ドレイン電極２５０は前記第２ゲート電極２３０と離隔されることがある。前記第２ドレイン電極２５０は、前記第２半導体パターン２１０の前記ドレイン領域２１０ｄと電気的に接続されることがある。例えば、前記第２ドレイン電極２５０は、前記第２半導体パターン２１０のドレイン領域２１０ｄの前記第２半導体層２１２ｄと直接接触する。

【0053】

前記第１ソース電極および前記第１ドレイン電極は、前記第２ソース電極２４０および前記第２ドレイン電極２５０と同じ物質を含むことがある。例えば、前記第２ソース電極２４０及び前記第２ドレイン電極２５０は、前記第１ソース電極及び前記第１ドレイン電極と同時に形成されることがある。前記第１ソース電極の厚さおよび前記第１ドレイン電極の厚さは、前記第２ソース電極２４０の厚さおよび前記第２ドレイン電極２５０の厚さと同じであることがある。

【0054】

前記第３薄膜トランジスタＴ３は、第３半導体パターン、第３ゲート絶縁膜、第３ゲート電極、第３ソース電極および第３ドレイン電極を含むことがある。前記第３薄膜トランジスタＴ３は、前記第２薄膜トランジスタＴ２と同時に形成されることがある。例えば、第３半導体パターンは、前記第２半導体パターン２１０と同じ構造で形成されることがある。第３ゲート電極、第３ソース電極および前記第３ドレイン電極は、前記第２ゲート電極２３０、前記第２ソース電極２４０、および前記第２ドレイン電極２５０と同じ物質を含むことがある。前記第３薄膜トランジスタＴ３は、ゲート信号に対応して前記ストレージキャパシタＣｓｔを初期化することがある。例えば、前記第３ゲート電極は前記第１ゲート電極と同じゲート線ＧＬｉ、ＧＬ（ｉ＋１）と電気的に接続され、前記第３ソース電極は前記基準電圧供給ラインＲＬのいずれかひとつと電気的に接続され、前記第３ドレイン電極は前記ストレージキャパシタＣｓｔと電気的に接続することがある。

【0055】

前記ストレージキャパシタＣｓｔは、前記第２薄膜トランジスタＴ２の前記第２ゲート電極２３０に印加される信号を１フレームの間、維持することがある。例えば、前記ストレージキャパシタＣｓｔは、前記第２薄膜トランジスタＴ２の前記第２ゲート電極２３０と前記第２ドレイン電極２５０との間に電気的に接続されることがある。前記ストレージキャパシタＣｓｔはキャパシタ電極の積層構造を有することがある。例えば、前記ストレージキャパシタＣｓｔは、前記第２薄膜トランジスタＴ２の前記第２ゲート電極２３０と電気的に接続された第１キャパシタ電極と、前記第２薄膜トランジスタＴ２の前記第２ドレイン電極２５０と電気的に接続された前記第２のコンデンサ電極を含むことがある。前記第３薄膜トランジスタＴ３の前記第３ドレイン電極は、前記第２薄膜トランジスタＴ２の前記第２ドレイン電極２５０と同じキャパシタ電極に接続することがある。例えば、前記第３薄膜トランジスタＴ３の前記第３ドレイン電極は、前記ストレージキャパシタＣｓｔの前記第２キャパシタ電極と電気的に接続されることがある。

【0056】

前記素子基板１００の上には、各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の内に不要な電気的接続を防止するための複数の絶縁膜１１０、１２０、１３０、１４０、１５０が位置することがある。例えば、前記素子基板１００の上には、素子バッファ膜１１０、前記層間絶縁膜１２０、素子保護膜１３０、平坦化膜１４０及びバンク絶縁膜１５０が配置されることがある。

【0057】

前記素子バッファ膜１１０は、前記素子基板１００の近くに位置することがある。前記素子バッファ膜１１０は、各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記画素駆動回路ＤＣを形成する工程において、前記素子基板１００による汚染を防止することができる。例えば、各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の画素駆動回路ＤＣに向かう前記素子基板１００の上面は、前記素子バッファ膜１１０によって完全に覆われることがある。各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記画素駆動回路ＤＣは、前記素子バッファ膜１１０の上に位置することがある。前記素子バッファ膜１１０は絶縁物質を含むことがある。例えば、前記素子バッファ膜１１０は、酸化シリコン（ＳｉＯｘ）および窒化シリコン（ＳｉＮｘ）などの無機絶縁物質を含むことがある。前記素子バッファ膜１１０は多層構造を有することがある。例えば、前記素子バッファ膜１１０は、酸化シリコン（ＳｉＯｘ）からなる無機絶縁膜と窒化シリコン（ＳｉＮｘ）からなる無機絶縁膜との積層構造を有することがある。

【0058】

各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記素子基板１００と前記素子バッファ膜１１０との間には、少なくとも１つの前記遮光パターン１０５が配置されることがある。各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記半導体パターン２１０は、当該画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記遮光パターン１０５と重なっていてもよい。前記遮光パターン１０５は、光を遮断することができる物質を含むことがある。例えば、前記遮光パターン１０５は、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）およびタングステン（Ｗ）などの金属を含むことがある。各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記半導体パターン２１０方向に進行する外光は、当該画素領域ＰＡｉ、ＰＡ（ｉ＋１）の内に位置する前記遮光パターン１０５によってブロックすることがある。これにより、本発明の実施形態に係るディスプレイ装置では、外光による各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の内に位置する薄膜トランジスタＴ１、Ｔ２、Ｔ３の特性変化を防止することがある。

【0059】

各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の内に位置する前記遮光パターン１０５には特定の電圧を印加することがある。例えば、各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記第２半導体パターン２１０と重なる前記遮光パターン１０５は、当該画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記第２ドレイン電極２５０と電気的に接続することがある。これにより、本発明の一実施形態に係るディスプレイ装置では、外光による各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の内に位置する第２の薄膜トランジスタＴ２の特性変化を効果的に防止することができる。

【0060】

前記信号配線ＧＬｉ、ＧＬ（ｉ＋１）、ＤＬ、ＰＬ、ＲＬの一部は、各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の内に位置する前記遮光パターン１０５と同じ物質を含むことがある。例えば、前記データ線ＤＬ、電源電圧供給線ＰＬ、および基準電圧供給線ＲＬは、各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の内に位置する遮光パターン１０５と同じ物質を含むことがある。前記データ線ＤＬ、電源電圧供給線ＰＬ、基準電圧供給線ＲＬは、各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記遮光パターン１０５と同一である層の上に配置されることがある。例えば、データラインＤＬ、電源電圧供給ラインＰＬ、及び基準電圧供給ラインＲＬは、各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記遮光パターン１０５と同時に形成されることがある。データラインＤＬ、電源電圧供給ラインＰＬ、および基準電圧供給ラインＲＬは平行に延びることがある。

【0061】

前記ゲートラインＧＬｉ、ＧＬ（ｉ＋１）は、データラインＤＬ、電源電圧供給ラインＰＬ、および基準電圧供給ラインＲＬと交差することがある。前記ゲートラインＧＬｉ、ＧＬ（ｉ＋１）は、データラインＤＬ、電源電圧供給ラインＰＬ、および基準電圧供給ラインＲＬとは異なる層の上に配置されることがある。例えば、前記ゲートラインＧＬｉ、ＧＬ（ｉ＋１）は、各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記第２ゲート電極２３０と同じ層の上に位置することがある。前記ゲートラインＧＬｉ、ＧＬ（ｉ＋１）は、各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記第２ゲート電極２３０と同じ物質を含むことがある。例えば、前記ゲートラインＧＬｉ、ＧＬ（ｉ＋１）は、各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記第２ゲート電極２３０と同時に形成されることがある。したがって、本発明の一実施形態によるディスプレイ装置では、信号配線ＧＬｉ、ＧＬ（ｉ＋１）、ＤＬ、ＰＬ、ＲＬの形成工程を簡略化することができる。

【0062】

前記層間絶縁膜１２０は、各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記半導体パターン２１０の上に位置することがある。前記層間絶縁膜１２０は絶縁性物質を含むことがある。例えば、各画素領域ＰＡｉ、ＰＡ（ｉ＋１）のソース電極２４０及びドレイン電極２５０は、前記層間絶縁膜１２０によって当該画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記半導体パターン２１０と絶縁することがある。各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記層間絶縁膜ソース電極２４０及び前記層間絶縁膜ドレイン電極２５０は、前記層間絶縁膜１２０の上に位置することがある。例えば、前記層間絶縁膜１２０は、各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記第２ゲート絶縁膜２２０と同じ層の上に位置することがある。前記層間絶縁膜１２０は、各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記第２ゲート絶縁膜２２０と同じ物質を含むことがある。例えば、前記層間絶縁膜１２０は、各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記第２ゲート絶縁膜２２０と同時に形成されることがある。

【0063】

前記素子保護膜１３０は、前記層間絶縁膜１２０の上に位置することがある。前記素子保護膜１３０は、外部の水分及び衝撃による各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の内に位置する前記画素駆動回路ＤＣの損傷を防止することができる。例えば、各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記ソース電極２４０及び前記ドレイン電極２５０は、前記素子保護膜１３０によって覆われてもよい。前記素子保護膜１３０は絶縁性物質を含むことがある。例えば、前記素子保護膜１３０は、酸化シリコン（ＳｉＯｘ）および窒化シリコン（ＳｉＮｘ）などの無機絶縁物質を含むことがある。

【0064】

前記平坦化膜１４０は、前記素子保護膜１３０の上に位置することがある。前記平坦化膜１４０は、各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記画素駆動回路ＤＣによる段差を除去することができる。例えば、前記素子基板１００と対向する前記平坦化膜１４０の上面は平坦面であることがある。前記平坦化膜１４０は絶縁性物質を含むことがある。前記平坦化膜１４０は、素子保護膜１３０とは異なる物質を含むことがある。例えば、平坦化膜１４０は有機絶縁物質を含むことがある。

【0065】

各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記発光素子３００は、特定の色を示す光を放射することがある。例えば、各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記発光素子３００は、下部電極３１０、発光層３２０及び上部電極３３０の積層構造を有することがある。各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記発光素子３００は、当該画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記平坦化膜１４０の上に位置することがある。例えば、各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の内に位置する前記発光素子３００の前記下部電極３１０、前記発光層３２０及び前記上部電極３３０は、当該画素領域ＰＡｉ、ＰＡ（ｉ＋１）の内に位置する前記平坦化膜１４０の上面に順に積層することができる。

【0066】

前記下部電極３１０は導電性物質を含むことがある。前記下部電極３１０は、高い反射率を有する物質を含むことがある。例えば、前記下部電極３１０は、アルミニウム（Ａｌ）および銀（Ａｇ）などの金属を含むことがある。前記下部電極３１０は多層構造を有することがある。例えば、前記下部電極３１０は、ＩＴＯやＩＺＯなどの透明導電性物質からなる透明電極間に金属からなる反射電極が位置する構造を有することがある。

【0067】

前記発光層３２０は、前記下部電極３１０と前記上部電極３３０との間の電圧差に対応する輝度の光を生成することがある。例えば、前記発光層３２０は、発光物質を含む発光物質層（Emission Material Layer; EML）を含むことがある。発光物質は、有機物質、無機物質、またはハイブリッド物質を含むことがある。例えば、本発明の実施形態によるディスプレイ装置は、有機発光物質を含む有機発光ディスプレイ装置であってもよい。

【0068】

前記発光層３２０は多層構造であることがある。例えば、前記発光層３２０は、正孔注入層（Hole Injection Layer; HIL）、正孔輸送層（Hole Transport Layer; HTL）、電子輸送層（Electron Transport Layer; ETL）および電子注入層（Electron Injection Layer; EIL）のうちの少なくとも１つをさらに含むことがある。したがって、本発明の一実施形態によるディスプレイ装置では、発光層３２０の発光効率を向上させることがある。

【0069】

前記上部電極３３０は導電性物質を含むことがある。前記上部電極３３０は、前記下部電極３１０とは異なる物質を含むことがある。前記上部電極３３０の透過率は、前記下部電極３１０の透過率より高いことがある。例えば、前記上部電極３３０は、ＡｇやＭｇなどの金属が薄く形成された半透明電極であることがある。したがって、本発明の一実施形態によるディスプレイ装置では、発光層３２０によって生成された光が前記下部電極３１０と前記上部電極３３０との間で往復されることができる。すなわち、本発明の一実施形態によるディスプレイ装置では、マイクロキャビティ（micro cavity）効果によって発光層３２０で発生した光を増幅することができる。マイクロキャビティ効果によって増幅された光は、前記上部電極３３０を介して外部に放出されることがある。したがって、本発明の実施形態に係るディスプレイ装置では、光の抽出効率が向上させることができる。

【0070】

各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記発光素子３００は、当該画素領域ＰＡｉ、ＰＡ（ｉ＋１）の内に位置する画素駆動回路ＤＣの前記第２薄膜トランジスタＴ２と電気的に接続することがある。例えば、各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記第２ドレイン電極２５０は、当該画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記下部電極３１０と電気的に接続することがある。各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記下部電極３１０は、第１リペア配線４１０を介して当該画素領域ＰＡｉ、ＰＡ（ｉ＋１）の画素駆動回路ＤＣと電気的に接続することがある。例えば、前記素子保護膜１３０及び前記平坦化膜１４０は、各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の内に位置する前記第１リペア配線４１０の一部の領域と重なる電極コンタクトホールを含めることがある。各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記下部電極３１０は、前記電極コンタクトホールのうちの１つを介して当該第１リペア配線４１０と電気的に接続されることがある。

【0071】

各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記第１リペア配線４１０は、当該画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記第２ドレイン電極２５０及び下部電極３１０と電気的に接続することがある。各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の第１リペア配線４１０は、相対的に高い透過率を有することがある。例えば、各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の内に位置する前記第１リペア配線４１０の透過率は、当該画素領域ＰＡｉ、ＰＡ（ｉ＋１）の内に位置する前記下部電極３１０の透過率より高いことがある。

【0072】

各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記第１リペア配線４１０は、当該画素領域ＰＡｉ、ＰＡ（ｉ＋１）の内に位置する前記画素駆動回路ＤＣの形成工程を用いて形成されることがある。例えば、各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記第１リペア配線４１０は、当該画素領域ＰＡｉ、ＰＡ（ｉ＋１）の内に位置する前記第２半導体パターン２１０の形成工程を用いて形成されることがある。各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記第１リペア配線４１０は、当該画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記第２半導体パターン２１０と同じ構造を有することがある。これにより、本発明の実施形態に係るディスプレイ装置では、各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の内に位置する前記第１リペア配線４１０の形成工程による工程効率の低下を防止することができる。

【0073】

各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記第１リペア配線４１０は、第１下部配線層４１１及び第１上部配線層４１２を含むことがある。前記第１下部配線層４１１は、前記第１半導体層２１１ｓ、２１１ｄと同じ層の上に位置することがある。前記第１下部配線層４１１は、前記第１半導体層２１１ｓ、２１１ｄと同じ物質を含むことがある。例えば、前記第１下部配線層４１１は、前記第１半導体層２１１ｓ、２１１ｄと同時に形成されることがある。前記第１下部配線層４１１は、ＩＧＺＯのような酸化物半導体を含むことがある。前記第１下部配線層４１１は、前記第１半導体層２１１ｓ、２１１ｄと同じ抵抗を有することがある。例えば、前記第１下部配線層４１１は、酸化物半導体の導体化されていない領域である可能性であることもある。
前記第１上部配線層４１２は、前記第１下部配線層４１１の上に位置することがある。例えば、前記第１下部配線層４１１は、前記素子基板１００と前記第１上部配線層４１２との間に位置することがある。前記第１上部配線層４１２は、前記第２半導体層２１２ｓ、２１２ｄと同じ層の上に位置することがある。前記第１上部配線層４１２は、前記第２半導体層２１２ｓ、２１２ｄと同じ物質を含むことがある。例えば、前記第１上部配線層４１２は、ＩＴＯおよびＩＺＯのような透明の導電性の金属酸化物を含むことがある。前記第１上部配線層４１２は、前記第２半導体層２１２ｓ、２１２ｄと同時に形成されることがある。前記第１上部配線層４１２は、前記第２半導体層２１２ｓ、２１２ｄと同じ抵抗を有することがある。例えば、前記第１上部配線層４１２の抵抗は、前記第１下部配線層４１１の抵抗よりも低い可能性がある。これにより、本発明の一実施形態によるディスプレイ装置では、各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記第１リペア配線４１０による信号の遅延、損失、歪みを防止することができる。

【0074】

各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記第１リペア配線４１０は、当該画素領域ＰＡｉ、ＰＡ（ｉ＋１）の内に位置する前記リペア切断領域ＣＡｉ、ＣＡ（ｉ＋１）を横切ることがある。各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記第１上部配線層４１２は、当該画素領域ＰＡｉ、ＰＡ（ｉ＋１）の内に位置する前記リペア切断領域ＣＡｉ、ＣＡ（ｉ＋1）の外側に位置することがある。例えば、各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記リペア切断領域ＣＡｉ、ＣＡ（ｉ＋１）の上には当該画素領域ＰＡｉ、ＰＡ（ｉ＋１）の内に位置する前記第１リペア配線４１０の前記第１下部配線層４１１のみが位置することがある。各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記リペア切断領域ＣＡｉ、ＣＡ（ｉ＋１）の上において、前記層間絶縁膜１２０は、画素領域ＰＡｉ、ＰＡ（ｉ＋１）の内に位置する前記第１リペア配線４１０の前記第１下部配線層４１１と直接接触することがある。

【0075】

各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記第２ドレイン電極２５０は、当該画素領域ＰＡｉ、ＰＡ（ｉ＋１）の内に位置する前記第１リペア配線４１０の前記第１上部配線層４１２を介して電気的に接続することがある。例えば、各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記リペア切断領域ＣＡｉ、ＣＡ（ｉ＋１）は、当該画素領域ＰＡｉ、ＰＡ（ｉ＋１）の内に位置する前記画素駆動回路ＤＣの外側に位置することがある。各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記第２ドレイン電極２５０は、当該画素領域ＰＡｉ、ＰＡ（ｉ＋１）の内に位置する第１リペア配線４１０の第１上部配線層４１２と直接接触することがある。これにより、本発明の実施形態に係るディスプレイ装置では、各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記第２ドレイン電極２５０と第１リペア配線４１０との接触抵抗が最小化されることができる。したがって、本発明の実施形態によるディスプレイ装置では、各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記第２ドレイン電極２５０と第１リペア配線４１０との間の信号の遅延、損失及び歪みを防ぐことができる。

【0076】

各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の第１リペア配線４１０と前記下部電極３１０との間に前記ダミー配線５１０、５２０が配置されることがある。例えば、各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記ダミー配線５１０、５２０は、当該画素領域ＰＡｉ、ＰＡ（ｉ＋１）の電極コンタクトホールと重なっている前記第１リペア配線４１０の一部領域および前記下部電極３１０の一部領域と直接接触することがある。各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記下部電極３１０は、当該画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記ダミー配線５１０、５２０を介して当該前記第１リペア配線４１０と接続することがある。

【0077】

各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記ダミー配線５１０、５２０は導電性物質を含むことがある。各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記ダミー配線５１０、５２０は、当該画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記層間絶縁膜１２０と前記素子保護膜１３０との間に置くことがある。例えば、各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記ダミー配線５１０、５２０は、当該画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記第２ゲート電極２３０、前記第２ソース電極２４０および前記第２ドレイン電極２５０と同じ層の上に配置されることがある。各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記ダミー配線５１０、５２０は、当該画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記第２ゲート電極２３０、前記第２ソース電極２４０、及び前記第２ドレイン電極２５０と同じ物質を含むことがある。例えば、各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記ダミー配線５１０、５２０は、当該画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記第２ゲート電極２３０、前記第２ソース電極２４０および前記第２ドレイン電極２５０と同時に形成されることがある。

【0078】

前記バンク絶縁膜１５０は、前記平坦化膜１４０の上に位置することがある。前記バンク絶縁膜１５０は、各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の内に発光領域を定義（画定）することがある。例えば、前記バンク絶縁膜１５０は、各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の内に位置する前記下部電極３１０の外周縁（エッジ）を覆うことがある。各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記発光層３２０及び前記上部電極３３０は、前記バンク絶縁膜１５０によって露出された当該下部電極３１０の一部領域の上に順に積層することがある。前記バンク絶縁膜１５０は絶縁性物質を含むことがある。例えば、前記バンク絶縁膜１５０は、有機絶縁物質を含む有機絶縁膜であることがある。前記バンク絶縁膜１５０は、前記平坦化膜１４０とは異なる物質を含むことがある。各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記下部電極３１０は、前記バンク絶縁膜１５０によって隣接する画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記下部電極３１０と絶縁することがある。

【0079】

各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記上部電極３３０に印加される電圧は、隣接する画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記上部電極３３０に印加される電圧と同一であることがある。例えば、各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記上部電極３３０は、隣接する画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記上部電極３３０と電気的に接続されることがある。各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記上部電極３３０は、隣接する画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記上部電極３３０と同じ物質を含むことがある。例えば、各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記上部電極３３０は、隣接する画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記上部電極３３０と同時に形成されることがある。各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記上部電極３３０は、隣接する画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記上部電極３３０と直接接触することがある。例えば、各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記上部電極３３０は、前記バンク絶縁膜１５０の上に延在することがある。

【0080】

前記バンク絶縁膜１５０は前記上部電極３３０によって覆われることがある。したがって、本発明の一実施形態によるディスプレイ装置では、各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の内に前記上部電極３３０を形成する工程を簡略化することができる。また、本発明の一実施形態によるディスプレイ装置では、各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の画素駆動回路ＤＣに印加されるデータ信号によって当該画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記発光素子３００から放出される光の輝度を調整することができる。

【0081】

各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記発光素子３００の上には、封止ユニット６００が配置することがある。前記封止ユニット６００は、外部の水分や衝撃による前記発光素子３００の損傷を防止することがある。前記封止ユニット６００は多層構造を含むことがある。例えば、前記封止ユニット６００は、順に積層された第１封止層６１０、第２封止層６２０、および第３封止層６３０を含むことがある。前記第１封止層６１０、第２封止層６２０、および前記第３封止層６３０は絶縁物質を含むことがある。前記第２封止層６２０は、前記第１封止層６１０および前記第３封止層６３０とは異なる物質を含むことがある。例えば、前記第１封止層６１０および前記第３封止層６３０は、窒化シリコン（ＳｉＮｘ）および酸化シリコン（ＳｉＯｘ）などの無機絶縁物質を含み、前記第２封止層６２０は有機絶縁物質を含むことがある。これにより、本発明の実施形態に係るディスプレイ装置では、外部の水分や衝撃による前記発光素子３００の損傷を効果的に防止することができる。

【0082】

前記第１方向に隣接する２つの画素領域ＰＡｉ、ＰＡ（ｉ＋１）のうちの１つには、リペア接続領域ＷＡが位置することがある。例えば、前記リペア接続領域ＷＡは、ｉ＋１番目の画素領域ＰＡ（ｉ＋１）の内に位置することがある。前記ｉ＋１番目の画素領域ＰＡ（ｉ＋１）の前記ダミー配線５２０は、前記リペア接続領域ＷＡの上に延在することがある。例えば、ｉ＋１番目の画素領域ＰＡ（ｉ＋１）の内に位置する前記ダミー配線５２０は、前記リペア接続領域ＷＡと重なる端部を含むことがある。ｉ＋１番目の画素領域ＰＡ（ｉ＋１）の前記下部電極３１０は、ｉ＋１番目の画素領域ＰＡ（ｉ＋１）の前記リペア切断領域ＣＡ（ｉ＋１）と前記リペア接続領域ＷＡとの間で、ｉ＋１番目の画素領域ＰＡ（ｉ＋１）の前記ダミー配線５２０と直接接触する。例えば、ｉ＋１番目の画素領域ＰＡ（ｉ＋１）の前記下部電極３１０は、ｉ＋１番目の画素領域ＰＡ（ｉ＋１）の前記リペア切断領域ＣＡ（ｉ＋１）と前記リペア接続領域ＷＡとの間のｉ＋１番目の前記画素領域ＰＡ（ｉ＋１）の前記第１リペア配線４１０を介して、前記ｉ＋１番目の画素領域ＰＡ（ｉ＋１）の前記画素駆動回路ＤＣと電気的に接続することがある。

【0083】

前記第ｉ＋１番目の画素領域ＰＡ（ｉ＋１）の内には、第２リペア配線４２０が配置されることがある。前記第２リペア配線４２０は、相対的に高い透過率を有することがある。例えば、前記第２リペア配線４２０は、前記ｉ＋１番目の画素領域ＰＡ（ｉ＋１）の前記下部電極３１０よりも高い透過率を有することがある。前記第２リペア配線４２０は、前記ｉ＋１番目の画素領域ＰＡ（ｉ＋１）の内に位置する画素駆動回路ＤＣの形成工程を用いて形成されることがある。例えば、前記第２リペア配線４２０は、前記ｉ＋１番目の画素領域ＰＡ（ｉ＋１）の内に位置する前記第２半導体パターン２１０の形成工程を用いて形成されることがある。前記第２リペア配線４２０は、各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記第１リペア配線４１０と同時に形成されることがある。前記第２リペア配線４２０は、各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記第１リペア配線４１０と同じ構造を有することがある。例えば、前記第２リペア配線４２０は、第２下部配線層４２１と第２上部配線層４２２との積層構造を有することがある。

【0084】

前記第２下部配線層４２１は、前記第１下部配線層４１１と同じ層の上に位置することがある。前記第２下部配線層４２１は、前記第１下部配線層４１１と同じ物質を含むことがある。例えば、前記第２下部配線層４２１は、ＩＧＺＯのような酸化物半導体を含むことがある。前記第２下部配線層４２１は、前記第１下部配線層４１１と同時に形成されることがある。前記第２下部配線層４２１は、前記第１下部配線層４１１と同じ抵抗を有することがある。例えば、前記第２下部配線層４２１は、酸化物半導体の導体化されていない領域であることがある。

【0085】

前記第２上部配線層４２２は、前記第１上部配線層４１２と同じ層の上に位置することがある。例えば、前記第２下部配線層４２１は、前記素子基板１００と前記第２上部配線層４２２との間に位置することがある。前記第２上部配線層４２２は、前記第１上部配線層４１２と同じ物質を含むことがある。例えば、前記第２上部配線層４２２は、ＩＴＯおよびＩＺＯなどの透明の導電性の金属酸化物を含むことがある。前記第２上部配線層４２２は、前記第１上部配線層４１２と同時に形成されることがある。前記第２上部配線層４２２は、前記第１上部配線層４１２と同じ抵抗を有することがある。例えば、前記第２上部配線層４２２は、前記第２下部配線層４２１よりも低い抵抗を有することがある。これにより、本発明の一実施形態によるディスプレイ装置では、前記第２リペア配線４２０を介して伝達される信号の遅延、歪みおよび損失を防止することができる。

【0086】

前記第２上部配線層４２２は、前記第２下部配線層４２１と平行に延びることがある。例えば、前記素子基板１００に向かう前記第２上部配線層４２２の下面は、前記素子基板１００と対向する前記第２下部配線層４２１の上面を完全に覆うことがある。前記第２リペア配線４２０は、前記リペア接続領域ＷＡの上に延長することができる。前記第２リペア配線４２０の第２下部配線層４２１および前記第２上部配線層４２２は、前記リペア接続領域ＷＡと重なる領域を含むことがある。例えば、前記第２リペア配線４２０の第２下部配線層４２１及び前記第２上部配線層４２２は、前記リペア接続領域ＷＡと重なる前記素子基板１００の一部の領域と前記ｉ＋１番目の画素領域ＰＡ（ｉ＋１）の前記ダミー配線５２０との間に積層されることがある。前記ｉ＋１番目の画素領域ＰＡ（ｉ＋１）の前記ダミー配線５２０は、前記層間絶縁膜１２０によって前記第２リペア配線４２０と絶縁することがある。例えば、前記層間絶縁膜１２０は前記リペア接続領域ＷＡの内に位置する前記第２リペア配線４２０の前記第２上部配線層４２２と前記ｉ＋１番目の画素領域ＰＡ（ｉ＋１）の前記ダミー配線５２０との間に延びることがある。

【0087】

前記第２リペア配線４２０は、前記ｉ＋１番目の画素領域ＰＡ（ｉ＋１）の外側に延びることがある。前記第２リペア配線４２０は、前記第１方向に延びることがある。例えば、前記第２リペア配線４２０は、ｉ番目の画素領域ＰＡｉの上に延びることがある。前記第２リペア配線４２０は、前記ｉ番目の画素領域ＰＡｉの前記第１リペア配線４１０と電気的に接続される。例えば、前記第２リペア配線４２０は、前記ｉ番目の画素領域ＰＡｉの前記第１リペア配線４１０と直接接触することがある。前記第２リペア配線４２０の前記第２下部配線層４２１は、前記ｉ番目の画素領域ＰＡｉの内に位置する前記第１リペア配線４１０の前記第１下部配線層４１１と直接接触することがある。前記第２リペア配線４２０の前記第２上部配線層４２２は、前記ｉ番目の画素領域ＰＡｉの内に位置する前記第１リペア配線４１０の前記第１上部配線層４１２と直接接触することがある。前記第２下部配線層４２１と前記ｉ番目の画素領域ＰＡｉの前記第１下部配線層４１１との境界面と、前記第２上部配線層４２２と前記ｉ番目の画素領域ＰＡｉの前記第１上部配線層４１２間の境界面とは認識されないことがある。したがって、本発明の一実施形態によるディスプレイ装置では、前記ｉ番目の画素領域ＰＡｉの前記下部電極３１０が前記第２リペア配線４２０によって選択的に前記ｉ＋１番目の画素領域ＰＡｉ（ｉ＋１）の前記画素駆動回路ＤＣと電気的に接続することがある。

【0088】

図６は酸化物半導体であるＩＧＺＯからなる層と導電性金属酸化物であるＩＺＯからなる層との波長によるエネルギー吸収率を示すグラフである。

【0089】

図６を参照すると、２５０ｎｍ～３５０ｎｍの波長を有する光に対して導電性金属酸化物であるＩＺＯからなる層は、酸化物半導体であるＩＧＺＯからなる層より、高いエネルギー吸収率を有することが分かる。すなわち、本発明の一実施形態によるディスプレイ装置において、前記第１上部配線層４１２及び前記第２上部配線層４２２が、前記第１下部配線層４１１及び前記第２下部配線層４２１よりも高いエネルギー吸収率を有することがある。したがって、本発明の一実施形態によるディスプレイ装置において、前記第１リペア配線４１０および前記第２リペア配線４２０に短波長のレーザが照射されると、前記下部配線層４１１、４２１のみが位置する領域は、照射されたレーザーによって除去されるが、前記下部配線層４１１、４２１と前記上部配線層４１２、４２２とが積層された領域は、照射されたレーザーのエネルギーによって前記上部配線層４１２、４２２が変形されることがある。例えば、本発明の一実施形態に係るディスプレイ装置では、前記ｉ番目の画素領域ＰＡｉの前記リペア切断領域ＣＡｉと前記ｉ＋１番目の画素領域ＰＡｉ＋１の内に位置する前記リペア接続領域（ＷＡ）とに、同じ波長のレーザを照射して、前記第ｉ画素領域ＰＡｉの前記リペア切断領域ＣＡｉと重なる前記第１リペア配線４１０の一部領域を除去する工程、及び前記リペア接続領域ＷＡと重なる前記第２リペア配線４２０の一部領域を変形して、前記ｉ＋１番目の画素領域ＰＡ（ｉ＋１）の内に位置する前記ダミー配線５２０と前記第２リペア配線４２０とを電気的に接続する工程を同時に行うことができる。

【0090】

図７～図９は、本発明の実施形態に係るディスプレイ装置におけるリペア工程を説明するための図である。

【0091】

図７及び図８を参照すると、本発明の実施形態によるディスプレイ装置では、前記ｉ番目の画素領域ＰＡｉの前記リペアカット領域ＣＡｉに照射されたレーザによって、前記ｉ番目の画素領域ＰＡｉの前記リペア切断領域ＣＡｉと重なる前記第１リペア配線４１０の前記第１下部配線層４１１を除去することがある。すなわち、本発明の一実施形態によるディスプレイ装置では、レーザの照射によりエアギャップＡＧが形成され、前記第ｉ画素領域ＰＡｉの前記下部電極３１０と前記第ｉ画素領域ＰＡｉの前記第２ドレイン電極２５０間の電気的接続が切断される可能性がある。

【0092】

図７及び図９を参照すると、本発明の実施形態によるディスプレイ装置では、前記ｉ＋１番目の画素領域ＰＡｉ＋１の前記リペア接続領域ＷＡに照射されたレーザによって、前記リペア接続領域ＷＡと重なる前記第２リペア配線４２０の前記第２上部配線層４２２に上側に突出した配線チップ４２２ｐが形成され、前記第２上部配線層４２２の配線チップ４２２ｐが前記層間絶縁膜１２０を貫通して前記リペア接続領域ＷＡと重畳する前記ｉ＋１番目の画素領域ＰＡｉ＋１の前記ダミー配線５２０と直接接触する。すなわち、本発明の実施形態に係るディスプレイ装置では、前記配線チップ４２２ｐを含む前記第２リペア配線４２０により、前記ｉ番目の画素領域ＰＡｉの前記下部電極３１０が前記ｉ＋１番目の画素領域ＰＡｉ＋１の前記第２ドレイン電極２５０と電気的に接続されることができる。

【0093】

その結果、本発明の実施形態によるディスプレイ装置は、各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の内に位置する前記第１リペア配線４１０及び前記第１方向へ隣接する２つの画素領域ＰＡｉ、ＰＡｉ＋１との間を横切る前記第２リペア配線４２０を含みながら、各画素領域ＰＡｉ、ＰＡ（ｉ＋１）の内に位置する前記第１リペア配線４１０が、当該画素領域ＰＡｉ、ＰＡ（ｉ＋１）の前記リペア切断領域ＣＡｉ、ＣＡ（ｉ＋１）を横切る前記第１下部配線層４１１および当該画素領域ＰＡｉ、ＰＡ（ｉ＋１）の内に位置する前記リペア切断領域ＣＡｉ、ＣＡ（ｉ＋１）の外側に位置する前記第１上部配線層４１２を含み、前記第２リペア配線４２０が前記リペア接続領域ＷＡの前記素子基板１００と当該ダミー配線５２０との間に位置する第２下部配線層４２１及び前記第２上部配線層４２２の積層構造を有し、前記第１下部配線層４１１、前記第２下部配線層４２１、前記第１上部配線層４１２及び前記第２上部配線層４２２は、各画素領域ＰＡｉ、ＰＡｉ＋１の前記下部電極３１０よりも高い透過率を有することができる。これにより、本発明の実施形態に係るディスプレイ装置では、各画素領域ＰＡｉ、ＰＡｉ＋１の前記第１リペア配線４１０及び前記第２リペア配線４２０による開口率及び透過率の低下が防止され、各画素領域ＰＡｉ、ＰＡｉ＋１の前記第１リペア配線４１０および前記第２リペア配線４２０を用いたリペア工程を簡略化することができる。したがって、本発明の実施形態に係るディスプレイ装置では、リペア工程による開口率および透過率の低下を防止し、工程効率を向上させることがある。また、本発明の実施形態に係るディスプレイ装置では、プロセスの最適化により生産エネルギーを低減することができる。

【0094】

図９に示すように、本発明の他の実施形態によるディスプレイ装置では、各画素領域ＰＡは、発光領域ＥＡｉ、ＥＡｉ＋１と透過領域ＴＡとを含むことがある。発光領域ＥＡｉ、ＥＡｉ＋１は、前記バンク絶縁膜によって定義することがある。前記透過領域ＴＡは、前記発光領域ＥＡｉ、ＥＡｉ＋１と並んで位置することがある。例えば、各画素領域ＰＡの前記透過領域ＴＡは、前記第１方向に並んで位置する画素領域ＰＡの前記透過領域ＴＡと連結されることがある。例えば、本発明の他の実施形態によるディスプレイ装置は、画像が具現されていないときにガラスのように認識される透明ディスプレイ装置であり得る。本発明の他の実施形態によるディスプレイ装置では、前記第２リペア配線４２０の少なくとも一部が前記透過領域ＴＡの上に位置することがある。したがって、本発明の他の実施形態によるディスプレイ装置では、前記透過領域ＴＡの透過率を低下させることなく、隣接する２つの発光領域ＥＡｉ、ＥＡｉ＋１のリペア工程のための前記第２リペア配線４２０の配置面積を十分に確保することがある。すなわち、本発明の他の実施形態に係るディスプレイ装置では、開口率及び透過率を低下させることなくリペア工程を行うことがある。したがって、本発明の他の実施形態によるディスプレイ装置では、工程効率を向上させることがある。

【0095】

本発明の他の実施形態によるディスプレイ装置では、各画素領域ＰＡｉ、ＰＡｉ＋１の前記下部電極３１０を複数の領域に分離することがある。例えば、図１０に示すように、本発明の他の実施形態によるディスプレイ装置では、各画素領域ＰＡｉ、ＰＡｉ＋１の前記下部電極３１０が第１電極領域３１１及び第２電極領域３１２に分離することがある。各画素領域ＰＡｉ、ＰＡｉ＋１の第１電極領域３１１及び第２電極領域３１２は、当該画素領域ＰＡｉ、ＰＡｉ＋１の内に位置する第１リペア配線４１０又はダミー配線によって接続することがある。したがって、本発明の他の実施形態に係るディスプレイ装置では、各画素領域ＰＡｉ、ＰＡｉ＋１の内に位置する前記下部電極３１０の前記第１電極領域３１１に不良が発生した場合、当該画素領域ＰＡｉ、ＰＡｉ＋１の前記画素駆動回路ＤＣと当該第１電極領域３１１との間の電気的接続のみを切断することで、当該画素領域ＰＡｉ、ＰＡｉ＋１の前記第２電極領域３１２を正常に動作させることができる。したがって、本発明の他の実施形態によるディスプレイ装置では、各画素領域ＰＡｉ、ＰＡｉ＋１の内に位置する前記下部電極３１０の形状および構成に対する自由度を向上させることができる。

【符号の説明】

【0096】

１００ 素子基板
２１０ 第２半導体パターン
４００ ダミー配線
５００ 発光素子
４１０ 第１リペア配線
４１１ 第１下部配線層
４１２ 第１上部配線層
４２０ 第２リペア配線
７２１ 第２下部配線層
７２２ 第２上部配線層
ＣＡ リペア切断領域
ＤＣ 画素駆動回路
ＷＡ リペア接続領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】