特開 2024-960 半導体デバイス及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024000960

(43)【公開日】2024-01-09

(54)【発明の名称】半導体デバイス及びその製造方法

(51)【国際特許分類】

   H01L 21/8238 20060101AFI20231226BHJP

   H01L 27/088 20060101ALI20231226BHJP

   H01L 21/336 20060101ALI20231226BHJP

   H01L 21/76 20060101ALI20231226BHJP

【ＦＩ】

H01L27/092 A

H01L27/092 E

H01L27/092 D

H01L27/092 C

H01L27/088 331A

H01L29/78 301X

H01L29/78 301Z

H01L21/76 N

【審査請求】有

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2023039968

(22)【出願日】2023-03-14

(31)【優先権主張番号】202210701263.X

(32)【優先日】2022-06-21

(33)【優先権主張国・地域又は機関】CN

(71)【出願人】

【識別番号】519009105

【氏名又は名称】合肥晶合集成電路股▲ふん▼有限公司

(74)【代理人】

【識別番号】100091683

【弁理士】

【氏名又は名称】▲吉▼川 俊雄

(74)【代理人】

【識別番号】100179316

【弁理士】

【氏名又は名称】市川 寛奈

(72)【発明者】

【氏名】陳維邦

(72)【発明者】

【氏名】呉志楠

(72)【発明者】

【氏名】鄭志成

【テーマコード（参考）】

5F032

5F048

5F140

【Ｆターム（参考）】

5F032AA34

5F032AA44

5F032AB03

5F032DA04

5F032DA23

5F032DA78

5F048AA01

5F048AA04

5F048AA09

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5F048AC03

5F048BA01

5F048BA14

5F048BA16

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5F048BB10

5F048BB11

5F048BB16

5F048BC01

5F048BC15

5F048BC18

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5F048BD06

5F048BE02

5F048BE03

5F048BE05

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5F048BF07

5F048BF17

5F048BG13

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5F048DA27

5F048DA30

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5F140AB03

5F140BA03

5F140BC06

5F140BC17

5F140BD11

5F140BD13

5F140BD18

5F140BE09

5F140BF10

5F140BF16

5F140BF17

5F140BF21

5F140BF25

5F140BG04

5F140BG08

5F140BG12

5F140BG14

5F140BG28

5F140BG30

5F140BH06

5F140BH15

5F140BH25

5F140BH26

5F140BH32

5F140BJ08

5F140BJ15

5F140BJ17

5F140BK09

5F140BK18

5F140BK21

5F140BK34

5F140BK38

5F140CB04

5F140CC01

5F140CE05

(57)【要約】      （修正有）

【課題】総合性能を向上させられる半導体デバイス及びその製造方法を提供する。
【解決手段】半導体デバイスは、第１領域１及び第２領域２を含む基板１１０、第１領域１及び第２領域２に設けられるとともに、基板の表面よりも低くなっており、開口を形成するシャロートレンチアイソレーション構造１５０、開口内及び基板上に設けられ、且つ、第２領域における高さが第１領域における高さよりも大きい誘電体層１８０、誘電体層上に設けられるゲート２２、基板上に設けられ、且つ、ゲートの一方の側に位置するソース２１及び基板上に設けられ、且つ、ゲートの他方の側に位置するドレイン２３、を含む。
【選択図】図１８

【特許請求の範囲】

【請求項1】

第１領域及び第２領域を含む基板、
前記第１領域及び前記第２領域に設けられるとともに、前記基板の表面よりも低くなっており、開口を形成するシャロートレンチアイソレーション構造、
前記開口内及び前記基板上に設けられ、且つ、前記第２領域における高さが前記第１領域における高さよりも大きい誘電体層、
前記誘電体層上に設けられるゲート、
前記基板上に設けられ、且つ、前記ゲートの一方の側に位置するソース、及び
前記基板上に設けられ、且つ、前記ゲートの他方の側に位置するドレイン、を含むことを特徴とする半導体デバイス。

【請求項2】

前記シャロートレンチアイソレーション構造は、前記基板の表面より１０～３０ｎｍ低いことを特徴とする請求項１に記載の半導体デバイス。

【請求項3】

前記半導体デバイスは側壁構造を含み、且つ、前記側壁構造は前記ゲートの両側に位置するとともに、前記誘電体層上に位置することを特徴とする請求項１に記載の半導体デバイス。

【請求項4】

前記側壁構造は、単層の絶縁層であるか、絶縁層と応力層との積層構造であることを特徴とする請求項３に記載の半導体デバイス。

【請求項5】

前記半導体デバイスはパッシベーション層を含み、且つ、前記パッシベーション層は、前記ゲート、前記側壁構造及び前記誘電体層上に設けられることを特徴とする請求項３に記載の半導体デバイス。

【請求項6】

前記ゲートは第１メタルゲートを含み、且つ、前記第１メタルゲートの両側における前記基板内には応力領域が設けられていることを特徴とする請求項３に記載の半導体デバイス。

【請求項7】

前記応力領域は、前記第１メタルゲートの底部に向かって延伸するとともに、前記側壁構造と前記第１メタルゲートとの接続箇所まで延伸していることを特徴とする請求項６に記載の半導体デバイス。

【請求項8】

前記ゲートは第２メタルゲートを含み、且つ、前記第２メタルゲートの両側における基板内には低濃度不純物領域が設けられていることを特徴とする請求項１に記載の半導体デバイス。

【請求項9】

前記第１領域における前記誘電体層の厚さは２～５ｎｍであり、前記第２領域における前記誘電体層の厚さは４～８ｎｍであることを特徴とする請求項１に記載の半導体デバイス。

【請求項10】

前記ゲートは、単層金属、多層金属、又は金属と金属化合物との積層構造であることを特徴とする請求項１に記載の半導体デバイス。

【請求項11】

基板を提供し、前記基板は第１領域及び第２領域を含み、
前記第１領域及び前記第２領域上に複数のシャロートレンチアイソレーション構造を形成し、
前記基板上のパッド酸化層を除去する際に、エッチング時間を延長することで、前記シャロートレンチアイソレーション構造の一部を除去し、
前記シャロートレンチアイソレーション構造上に前記基板の表面よりも低い開口を形成し、
前記開口内及び前記基板上に誘電体層を形成し、且つ、前記誘電体層は前記第２領域における高さが前記第１領域における高さよりも大きく、
前記誘電体層上にゲートを形成し、
前記基板上にソースを形成し、且つ、前記ソースは前記ゲートの一方の側に位置し、
前記基板上にドレインを形成し、且つ、前記ドレインは前記ゲートの他方の側に位置することを特徴とする半導体デバイスの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体の技術分野に属し、特に、半導体デバイス及びその製造方法に関する。

【背景技術】

【0002】

半導体デバイスの絶え間ない集積度の向上に伴い、半導体デバイスの微細化が半導体デバイスの全般的な傾向となっている。また、例えば、同一基板上に異なるタイプのトランジスタを作製し、異なるトランジスタ間をシャロートレンチアイソレーション構造で分離するというように、複数のタイプのデバイスを集積して製造せねばならないことも多い。しかし、トランジスタのサイズが小さいほど、トランジスタには、ゲートリーク電流、ボロン浸透効果、及びトランジスタ辺縁のシャロートレンチアイソレーション構造に出現する凹み等といった数多くの問題が生じやすくなり、トランジスタの電気性能の減衰や、半導体デバイスの効果の低下が招来される。

【0003】

よって、如何にして高性能の半導体デバイスを取得するかが早急に解決を要する課題となっている。

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明の目的は、半導体デバイス及びその製造方法を提供することである。本発明で提供する半導体デバイス及びその製造方法によれば、半導体デバイスの総合性能を向上させられる。

【課題を解決するための手段】

【0005】

上記の技術的課題を解決するために、本発明は以下の技術方案によって実現される。

【0006】

本発明は、第１領域及び第２領域を含む基板、前記第１領域及び前記第２領域に設けられるとともに、前記基板の表面よりも低くなっており、開口を形成するシャロートレンチアイソレーション構造、前記開口内及び前記基板上に設けられ、且つ、前記第２領域における高さが前記第１領域における高さよりも大きい誘電体層、前記誘電体層上に設けられるゲート、前記基板上に設けられ、且つ、前記ゲートの一方の側に位置するソース、及び、前記基板上に設けられ、且つ、前記ゲートの他方の側に位置するドレイン、を少なくとも含む半導体デバイスを提供する。

【0007】

本発明の一実施例において、前記シャロートレンチアイソレーション構造は、前記基板の表面より１０～３０ｎｍ低い。

【0008】

本発明の一実施例において、前記半導体デバイスは側壁構造を含む。且つ、前記側壁構造は前記ゲートの両側に位置するとともに、前記誘電体層上に位置する。

【0009】

本発明の一実施例において、前記側壁構造は、単層の絶縁層であるか、絶縁層と応力層との積層構造である。

【0010】

本発明の一実施例において、前記半導体デバイスはパッシベーション層を含み、且つ、前記パッシベーション層は、前記ゲート、前記側壁構造及び前記誘電体層上に設けられる。

【0011】

本発明の一実施例において、前記ゲートは第１メタルゲートを含み、且つ、前記第１メタルゲートの両側における前記基板内には応力領域が設けられている。

【0012】

本発明の一実施例において、前記応力領域は、前記第１メタルゲートの底部に向かって延伸するとともに、前記側壁構造と前記第１メタルゲートとの接続箇所まで延伸している。

【0013】

本発明の一実施例において、前記ゲートは第２メタルゲートを含み、且つ、前記第２メタルゲートの両側における前記基板内には低濃度不純物領域が設けられている。

【0014】

本発明の一実施例において、前記第１領域における前記誘電体層の厚さは２～５ｎｍであり、前記第２領域における前記誘電体層の厚さは４～８ｎｍである。

【0015】

本発明の一実施例において、前記ゲートは、単層金属、多層金属、又は、金属と金属化合物との積層構造である。

【0016】

本発明は、基板を提供し、前記基板は第１領域及び第２領域を含み、前記第１領域及び前記第２領域上に複数のシャロートレンチアイソレーション構造を形成し、前記基板上のパッド酸化層を除去する際に、エッチング時間を延長することで、前記シャロートレンチアイソレーション構造の一部を除去し、前記シャロートレンチアイソレーション構造上に前記基板の表面よりも低い開口を形成し、前記開口内及び前記基板上に誘電体層を形成し、且つ、前記誘電体層は前記第２領域における高さが前記第１領域における高さよりも大きく、前記誘電体層上にゲートを形成し、前記基板上にソースを形成し、且つ、前記ソースは前記ゲートの一方の側に位置し、前記基板上にドレインを形成し、且つ、前記ドレインは前記ゲートの他方の側に位置する半導体デバイスの製造方法を提供する。

【発明の効果】

【0017】

本発明で提供する半導体デバイス及びその製造方法によれば、シャロートレンチアイソレーション構造の辺縁における凹み現象を減らせるため、半導体デバイスの電気性能が向上する。また、製造過程では、フォトマスクの数が追加されないため、製造フローが簡略化され、コストが低下する。且つ、半導体デバイスの実効チャネル幅を増加させられるため、半導体デバイスのパフォーマンスが強化される。以上述べたように、本発明で提供する半導体デバイス及びその製造方法によれば、半導体デバイスの性能を向上させられる。

【0018】

当然ながら、本発明を実施するいずれかの製品は、必ずしも上述した全ての利点を同時に達成せねばならないわけではない。

【0019】

本発明の実施例に係る技術方案につきより明瞭に説明するために、以下に、実施例の記載において使用を要する図面について簡単に説明する。なお、言うまでもなく、以下で記載する図面は本発明の一部の実施例にすぎず、当業者であれば、創造的労働を要さないことを前提に、これらの図面からその他の図面を得ることも可能である。

【図面の簡単な説明】

【0020】

【図1】図１は、一実施例における基板の分布の概略図である。

【図2】図２は、一実施例におけるシャロートレンチアイソレーション構造の概略図である。

【図3】図３は、一実施例におけるウェル分布の概略図である。

【図4】図４は、一実施例における開口の概略図である。

【図5】図５は、一実施例における誘電体層の概略図である。

【図6】図６は、一実施例におけるダミーゲートの概略図である。

【図7】図７は、一実施例における側壁構造の概略図である。

【図8】図８は、一実施例における低濃度不純物領域の概略構造図である。

【図9】図９は、一実施例における応力領域形成の概略図である。

【図10】図１０は、一実施例における応力領域形成の概略図である。

【図11】図１１は、一実施例における応力領域形成の概略図である。

【図12】図１２は、一実施例における自己整合シリサイドバリア層の概略図である。

【図13】図１３は、一実施例におけるポリシリコン層除去の概略図である。

【図14】図１４は、一実施例におけるメタルゲートの概略図である。

【図15】図１５は、一実施例における基板上の第１メタルゲートの概略構造図である。

【図16】図１６は、一実施例における基板上の第２メタルゲートの概略構造図である。

【図17】図１７は、一実施例におけるパッシベーション層の概略図である。

【図18】図１８は、一実施例におけるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを有する半導体デバイスの概略図である。

【発明を実施するための形態】

【0021】

以下に、特定の具体的実施例によって本発明の実施形態につき説明する。なお、当業者であれば、本明細書で開示する内容から本発明のその他の利点及び効果を容易に理解することが可能である。更に、本発明は、その他の異なる具体的実施形態によっても実施又は応用可能である。また、本明細書における各詳細事項は、異なる視点及び応用に基づき、本発明の精神を逸脱しないことを前提に各種の補足又は変更を加えてもよい。

【0022】

説明すべき点として、本実施例で提供する図面は本発明の基本思想を概略的に説明するためのものにすぎない。図面には本発明に関連するアセンブリのみを示しており、実際に実施する際のアセンブリの数、形状及びサイズに基づき記載しているわけではない。実際に実施する際の各アセンブリの形態、数量及び比率は任意に変更してもよく、且つ、アセンブリのレイアウトや形態がより複雑になることもある。

【0023】

本発明において、説明すべき点として、「中心」、「上」、「下」、「左」、「右」、「垂直」、「水平」、「内」、「外」等の用語が見られる場合には、それらで示される方向又は位置関係は図示に基づく方向又は位置関係であって、本願の記載の便宜上及び記載の簡略化のためのものにすぎず、対象となる装置又は部材が特定の方向を有し、特定の方向で構成及び操作されねばならないことを明示又は暗示するものではない。よって、本願を制限するものと解釈すべきではない。また、「第１」、「第２」との用語が見られる場合には、記載及び区別を目的としているにすぎず、相対的な重要性を明示又は暗示するものと解釈すべきではない。

【0024】

本発明は、同一基板の異なる領域に機能の異なる半導体デバイスを作製することが可能であり、且つ各半導体デバイスが優れた性能を有する半導体デバイス及びその製造方法を提供する。また、本発明で提供する半導体デバイスの製造方法は、各種の微細半導体デバイスの製造プロセスに幅広く応用可能である。

【0025】

図１を参照して、本発明の一実施例において、基板１１０は、例えば第１領域１及び第２領域２を含む。且つ、第１領域１及び第２領域２内には、例えば、Ｐ型金属酸化膜半導体電界効果トランジスタ（Ｐｏｓｉｔｉｖｅ Ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ，ＰＭＯＳ）及びＮ型金属酸化膜半導体電界効果トランジスタ（Ｎｅｇａｔｉｖｅ Ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ，ＮＭＯＳ）を含む複数の金属酸化膜半導体電界効果トランジスタ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ，ＭＯＳ）の設置が可能である。且つ、ＰＭＯＳトランジスタとＮＭＯＳトランジスタは交互に配列される。同一基板の異なる領域に半導体デバイスを作製することで、生産効率が向上し、生産コストが低下する。

【0026】

図１を参照して、本発明の一実施例では、まず、基板１１０を提供する。且つ、基板１１０は、形成に適した任意の材料（例えば、シリコンウェハ、ゲルマニウム基板、シリコンゲルマニウム、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）又はＳＳＯＩ（Ｓｔａｃｋｅｄ Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）等）とすることができる。本発明では、基板１１０の種類や厚さを特に制限しない。本実施例では、例えば、基板１１０にシリコンウェハを選択して詳述する。且つ、例えば、基板１１０はＰ型シリコンウェハである。また、基板１１０は、例えば第１領域１及び第２領域２を含む。第１領域１には、例えば、デバイス内部に使用される一般的には動作電圧の低いＣｏｒｅ ＭＯＳが設けられる。第２領域２には、例えば、Ｃｏｒｅ ＭＯＳトランジスタに対応する辺縁金属酸化膜半導体電界効果トランジスタ（即ち、ＩＯ ＭＯＳトランジスタ）が設けられる。ＩＯ ＭＯＳトランジスタは、一般的にチップと外部インターフェースとのインタラクションに用いられ、動作電圧はＣｏｒｅ ＭＯＳトランジスタの動作電圧よりも高い。本実施例では、第１領域１が１つのＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含み、第２領域２が１つのＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含む場合を例示して詳述する。且つ、ＰＭＯＳトランジスタとＮＭＯＳトランジスタは交互に分布する。また、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの間は、シャロートレンチアイソレーション構造により分離される。

【0027】

図１を参照して、本発明の一実施例では、基板１１０上に複数のシャロートレンチアイソレーション構造を形成する。具体的には、基板１１０上にパッド酸化層１２０を形成する。且つ、パッド酸化層１２０は、例えば緻密な酸化ケイ素等の材料からなる。パッド酸化層１２０は、例えば、熱酸化法、その場水蒸気発生法（Ｉｎ－Ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）又は化学気相成長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ，ＣＶＤ）等の方法で作製可能である。また、パッド酸化層１２０上にパッド窒化層１３０を形成する。且つ、パッド窒化層１３０は、例えば、窒化ケイ素、又は、窒化ケイ素と酸化ケイ素の混合物である。パッド窒化層１３０は、化学気相成長等の方法で形成可能である。シャロートレンチアイソレーション構造の形成過程において、パッド酸化層１２０は、基板１１０とパッド酸化層１２０の間の応力を改善可能であるとともに、イオン注入を行ってウェルを形成する際に、基板１１０を保護することで、高エネルギーのイオンによる基板１１０の損傷を防止することも可能である。また、パッド窒化層１３０上にパターニングフォトレジスト層１４０を形成し、パターニングフォトレジスト層１４０上に複数の第１凹部１４１を設ける。第１凹部１４１は、シャロートレンチアイソレーション構造の位置を規定するために用いられる。且つ、第１凹部１４１はパッド窒化層１３０を露出させる。

【0028】

図１～図２を参照して、本発明の一実施例では、パターニングフォトレジスト層１４０を形成したあと、パターニングフォトレジスト層１４０をマスクとして、例えばドライエッチングにより基板１１０の方向にエッチングを行うことで浅い溝を形成する。また、エッチングガスは、例えば、塩素（Ｃｌ_２）、フルオロホルム（ＣＨＦ_３）、ジフルオロメタン（ＣＨ_２Ｆ_２）、三フッ化窒素（ＮＦ_３）、六フッ化硫黄（ＳＦ_６）又は臭化水素（ＨＢｒ）等のうちの１種類又は複数種類の混合とすることができる。浅い溝内には、例えば熱酸化法によってライニング酸化層（図示しない）を形成する。これにより、浅い溝の形成過程で生じたエッチング損傷を修復し、半導体デバイスのリーク電流を減少させる。また、浅い溝内に、例えば高密度プラズマ化学気相成長（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ ＣＶＤ，ＨＤＰ－ＣＶＤ）又は高アスペクト比化学気相成長（Ｈｉｇｈ Ａｓｐｅｃｔ Ｒａｔｉｏ Ｐｒｏｃｅｓｓ ＣＶＤ，ＨＡＲＰ－ＣＶＤ）等の方式で分離誘電体を堆積させる。且つ、分離誘電体は、例えば酸化ケイ素等の絶縁物質である。分離誘電体の堆積が完了したあとは、例えば、化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ，ＣＭＰ）プロセスによって分離誘電体及びパッド窒化層１３０を平坦化し、シャロートレンチアイソレーション構造１５０を形成する。且つ、シャロートレンチアイソレーション構造１５０と両側のパッド酸化層１２０は面一となる。

【0029】

図３を参照して、本発明の一実施例では、シャロートレンチアイソレーション構造１５０の作製が完了したあと、基板１１０に対しイオン注入を行うことで異なるウェルを形成する。まず、高注入エネルギーで、基板１１０よりも高濃度のドーピングイオンを注入する。即ち、基板１１０内に第１ウェル１６０を形成する。また、ＮＭＯＳトランジスタの形成領域に、高注入エネルギーで、第１ウェル１６０よりも高濃度のドーピングイオンを注入することで第２ウェル１７０を形成する。且つ、第２ウェル１７０は、一部の第１ウェル１６０上に位置する。本実施例において、第１ウェル１６０と第２ウェル１７０のタイプは異なっている。例えば、第１ウェル１６０はＮ型ディープウェルとし、ドーピングイオンは、リン（Ｐ）、ヒ素（Ａｓ）又はアルミニウム（Ａｌ）等とする。また、例えば、第２ウェル１７０はＰ型ディープウェルとし、ドーピングイオンはホウ素（Ｂ）又はガリウム（Ｇａ）等とする。第１ウェル１６０及び第２ウェル１７０を形成したあと、第１ウェル１６０及び第２ウェル１７０に対しラピッドサーマルアニールプロセス（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ，ＲＴＡ）を実施する。本実施例において、アニール温度は例えば１０００～１４００℃とし、アニール時間は例えば１～３ｈとする。且つ、アニールプロセスは安定的なガス雰囲気下で実施し、例えば、窒素ガス雰囲気下で実施する。アニールプロセスによって、第１ウェル１６０及び第２ウェル１７０のイオンを適切な深さまで注入するとともに、半導体デバイスの抗アバランシェ・ブレークダウン能力を向上させる。

【0030】

図３～図４を参照して、本発明の一実施例では、第１ウェル１６０及び第２ウェル１７０を形成したあと、パッド酸化層１２０を除去する。本実施例では、例えば、ウェットエッチングによりパッド酸化層１２０を除去する。且つ、例えば、ウェットエッチング液にフッ化水素酸を選択し、常温でエッチングを行う。また、その他の実施例では、別のエッチング方式を採用してもよく、具体的な製造要求に従って選択すればよい。且つ、パッド酸化層１２０を除去する際には、エッチング時間を延長することで、一部のシャロートレンチアイソレーション構造１５０内の分離誘電体を除去し、開口１１を形成する。且つ、例えば、開口１１の深さは１０～３０ｎｍとする。即ち、エッチング後の開口１１の下面は両側の基板１１０の表面よりも低くなり、高低差は例えば１０～３０ｎｍとなる。開口１１を設けることで、パッド酸化層１２０を除去する際にシャロートレンチアイソレーション構造１５０の辺縁に凹みが形成されるとの事態の回避が可能となるため、リーク電流の発生が減少し、半導体デバイスの電気性能が向上する。且つ、パッド酸化層１２０の除去及び開口１１の形成を同一プロセス内で行うことで、フォトマスクの数が変わらず、フォトレジスト及びエッチングのステップが増加しないため、コストが低下する。

【0031】

図５及び図１５を参照して、本発明の一実施例では、開口１１を形成したあと、開口１１内及び基板１１０上に高誘電率の材料を堆積し、半導体デバイスのゲート誘電体層として誘電体層１８０を形成する。本実施例において、誘電体層１８０は、例えば、原子層堆積法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ，ＡＬＤ）、有機金属気相成長法（Ｍｅｔａｌ－Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ，ＭＯＣＶＤ）、分子線エピタキシー法（Ｍｏｌｅｃｕｌａｒ ＢｅａｍＥｐｉｔａｘｙ，ＭＢＥ）、化学気相成長法又は物理気相成長法（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ，ＰＶＤ）等の方法で形成可能である。且つ、誘電体層１８０は、例えば、酸化ハフニウム（ＨｆＯ_２）、酸窒化ハフニウム（ＨｆＯＮ）、ジルコニア（ＺｒＯ_２）、酸窒化ジルコニウム（ＺｒＯＮ）、酸窒化ケイ酸ジルコニウム（ＺｒＳｉＯＮ）、ケイ酸ハフニウム（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、ハフニウムランタン酸窒化物（ＨｆＬａＯＮ）又はハフニウム・アルミネート（ＨｆＡｌＯ）等のうちの１種類又は複数種類の混合からなる。なお、誘電体層１８０には高誘電率の誘電体材料を選択することから、基板１１０との界面品質に劣る。そこで、誘電体層１８０を堆積する前に、例えば、その場水蒸気発生（Ｉｎ－Ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ，ＩＳＳＧ）により基板１１０上及び開口１１の側壁に界面層１１１を形成する。且つ、誘電体層１８０と基板１１０の間の界面品質を改善するために、例えば、界面層１１１の厚さは０．５～１．５ｎｍとする。誘電体層１８０の堆積が完了すると、誘電体層１８０に対し平坦化プロセスを実施する。第２領域２のトランジスタの動作電圧は高いため、第１領域１と第２領域２において、誘電体層１８０の残留厚さは異なる。本実施例において、第１領域１のウェル上における誘電体層１８０の厚さは例えば２～５ｎｍであり、第２領域２のウェル上における誘電体層１８０の厚さは例えば４～８ｎｍである。これにより、第２領域２におけるトランジスタの耐圧性を向上させることができる。開口１１及び誘電体層１８０を設けることで、後工程のトランジスタの実効チャネル幅が増加するため、デバイスの性能が向上し、リーク電流現象が減少する。

【0032】

図６を参照して、本発明の一実施例では、誘電体層１８０を形成したあと、誘電体層１８０上にダミーゲート１９０を形成する。具体的には、誘電体層１８０上に、保護層１９１、ポリシリコン層１９２、遮蔽層１９３及び反射防止層１９４を順に形成する。本実施例において、例えば、保護層１９１は窒化チタン等である。且つ、例えば、原子層堆積法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ，ＡＬＤ）によって保護層１９１を作製する。保護層１９１を設けることで、後続の製造過程において、誘電体層１８０の汚染又は損傷の防止が可能となるため、後に作製されるメタルゲートの性能を向上させられる。ポリシリコン層１９２は、例えば、Ｎ型ドーピングされたポリシリコン層である。これにより、後続の製造プロセスにおいて、ポリシリコン層１９２の除去速度を向上させられる。遮蔽層１９３は、例えば、窒化ケイ素、窒化チタン又は炭窒化ケイ素等のうちの１種類又は複数種類である。また、例えば、反射防止層１９４は酸窒化ケイ素等の反射材量である。これにより、ダミーゲート１９０の形成過程において、ダミーゲート１９０の構造の完全性が確実に保証される。反射防止層１９４上にパターニングされたフォトレジスト層（図示しない）を形成したあと、反射防止層１９４、遮蔽層１９３、ポリシリコン層１９２及び保護層１９１に対しエッチングを行う。且つ、誘電体層１８０をエッチング停止層とする。積層された柱状構造を誘電体層１８０上に形成し、遮蔽層１９３及び反射防止層１９４を除去することで、誘電体層１８０上にダミーゲート１９０を形成する。且つ、ダミーゲート１９０は第１ウェル１６０及び第２ウェル１７０上に位置する。

【0033】

図７を参照して、本発明の一実施例では、ダミーゲート１９０を形成したあと、ダミーゲート１９０の両側に側壁構造２００を形成する。即ち、側壁構造２００はダミーゲート１９０の側面に形成される。且つ、側壁構造２００は誘電体層１８０上に位置する。側壁構造２００の辺縁は、ダミーゲート１９０の下方に位置する誘電体層１８０の辺縁と重なり合う。本実施例において、側壁構造２００は積層構造をなしている。側壁構造２００は、例えば、第１絶縁層２０１、第１応力層２０２、第２絶縁層２０３及び第２応力層２０４を含む。絶縁層は、例えば、酸化ケイ素等であり、応力層は、例えば、窒化ケイ素等である。即ち、側壁構造２００は、酸化ケイ素層／窒化ケイ素層の積層である。応力層は、ダミーゲート１９０の除去過程で側壁構造の安定性を確実に保証可能とし、側壁構造の内傾に起因して生じる後工程のゲート堆積のムラを減少させる。これにより、ゲート構造の均一性を向上させることで、半導体構造の閾値電圧の安定性を向上させる。また、その他の実施例では、側壁構造２００を単層の絶縁層又はその他の構造としてもよい。なお、側壁構造を多層構造とすることで、後続の製造プロセスにおける側壁構造の損失が減少する。

【0034】

図８～図９を参照して、本発明の一実施例では、側壁構造２００を形成したあと、第２ウェル１７０内に低濃度不純物領域２１０を形成する。且つ、低濃度不純物領域２１０は、側壁構造２００とシャロートレンチアイソレーション構造１５０の間に位置し、側壁構造２００及びシャロートレンチアイソレーション構造１５０と隣接する。これにより、形成されるトランジスタの短チャネル効果が改善される。具体的には、低注入エネルギーでドーピングイオンを注入する。よって、形成される低濃度不純物領域２１０は第２ウェル１７０における誘電体層１８０に近接する側に位置する。また、注入するドーピングイオンは、例えば、リン、ヒ素又はアルミニウム等のＮ型イオンである。低濃度不純物領域２１０は、ＮＭＯＳトランジスタのソース又はドレイン領域とすることができる。低濃度不純物領域２１０を形成したあと、シャロートレンチアイソレーション構造１５０、第１ウェル１６０及び第２ウェル１７０上の誘電体層１８０を除去し、ダミーゲート１９０及び側壁構造２００で覆われた領域の誘電体層１８０は残留させる。また、開口１１内の誘電体層１８０を残留させるとともに、開口１１内の誘電体層１８０と基板１１０を面一とする。本実施例において、誘電体層１８０は、ドライエッチング、ウェットエッチング、又はドライエッチングとウェットエッチングの組み合わせにより除去可能である。低濃度不純物領域２１０の形成後に誘電体層１８０を除去することで、低濃度不純物領域２１０の形成時における第２ウェル１７０の損傷を防止できる。これにより、半導体デバイスの性能を向上させる。

【0035】

図１０～図１１を参照して、本発明の一実施例では、誘電体層１８０を除去したあと、第１ウェル１６０上に凹溝１２を形成する。且つ、凹溝１２は、側壁構造２００とシャロートレンチアイソレーション構造１５０の間に位置するとともに、側壁構造２００及びシャロートレンチアイソレーション構造１５０と隣接する。具体的に、基板１１０上にパターニングされたフォトレジスト層（図示しない）を形成し、第１ウェル１６０上の側壁構造２００の両側における基板１１０をドライエッチング又はウェットエッチングすることで凹溝１２を形成する。本実施例において、凹溝１２の側壁は開口した多角形をなすよう設けられるため、後に堆積される応力領域２２０とトランジスタのチャネル領域との接触面積を拡大させられる。これにより、チャネル領域が受ける応力の作用が向上するため、チャネル領域内の移動度が向上する。また、凹溝１２内に半導体材料を堆積して応力領域２２０を形成する。且つ、応力領域２２０は、ＰＭＯＳトランジスタのソース領域又はドレイン領域とすることができる。本実施例において、例えば、応力領域２２０はシリコンゲルマニウム（ＳｉＧｅ）である。且つ、ＳｉＧｅはＰ型不純物をドーピングしたＳｉＧｅである。応力領域２２０の形状は凹溝１２の形状と一致しており、例えば多角形形状をなす。且つ、多角形の一辺はシャロートレンチアイソレーション構造１５０と隣接する。応力領域２２０はダミーゲート１９０の底部に向かって延伸するとともに、側壁構造２００とダミーゲート１９０との接続箇所まで延伸する。応力領域２２０を側壁構造２００とダミーゲート１９０との接続箇所まで延伸するよう設けることで、応力領域２２０がダミーゲート１９０の底部まで延伸したときに生じるリーク電流現象を回避することが可能となる。且つ、応力領域２２０が側壁構造２００とダミーゲート１９０との接続箇所まで延伸しない場合には、応力領域２２０間のチャネル領域の幅が大きくなり、キャリア移動度が低下するため、半導体デバイスの性能に影響する。よって、応力領域２２０を側壁構造２００とダミーゲート１９０との接続箇所まで延伸させることで、半導体デバイスの電気性能を最適パフォーマンスとすることができる。本実施例において、応力領域２２０は、例えば、低温エピタキシャルプロセスにより堆積させて作製する。また、使用する低温エピタキシャルプロセスの外部供給ガスには、ゲルマニウムソースガス、シリコンソースガス、塩化水素ガス及び水素ガス等が含まれる。ゲルマニウムソースガスとシリコンソースガスの比率を調整することで、応力領域２２０内のゲルマニウムの比率を調節する。且つ、応力領域２２０内のゲルマニウムの比率は、例えば、２０～４０％である。ゲルマニウムの含有量を制御することで、応力領域２２０と凹溝１２の内壁との格子定数差を減少させられるため、応力領域２２０内の欠陥が減少する。応力領域２２０を形成したあと、低濃度不純物領域２１０及び応力領域２２０を活性化させる。例えば、基板１１０に対しラピッドサーマルアニールを実施する。ラピッドサーマルアニールによって、製造過程で発生した格子欠陥の修復、ドーピングイオンの活性化、及びドーピングイオン拡散の最小化を三者の間で最適化させて、応力層及び低濃度不純物領域を活性化させられる。且つ、ラピッドサーマルアニールにより過渡増速拡散も減少させられる。

【0036】

図１２を参照して、本発明の一実施例では、ダミーゲート１９０、低濃度不純物領域２１０及び応力領域２２０に自己整合シリサイドバリア層（Ｓｅｌｆ－Ａｌｉｇｎｅｄ Ｂｌｏｃｋ，ＳＡＢ）２３０を形成する。具体的には、誘電体層１８０、ダミーゲート１９０、低濃度不純物領域２１０及び応力領域２２０上に金属層（図示しない）を形成する。且つ、金属層は、例えば、チタン層（Ｔｉ）、コバルト層（Ｃｏ）又はニッケル層（Ｎｉ）等である。その後、基板１１０に対し一次アニーリングを行う。例えば、一次アニーリングの温度は３００～３５０℃である。これにより、金属原子をダミーゲート１９０、低濃度不純物領域２１０又は応力領域２２０内のシリコン原子と反応させて、中間シリサイド層を形成する。その後、未反応の金属層を化学溶液により選択的に除去し、中間シリサイド層に対し二次アニーリングを行う。二次アニーリングの温度は一次アニーリングの温度よりも高い。例えば、二次アニーリングの温度は４００～５００℃である。中間シリサイド層は、アニーリング後にシリサイド層に転化する。即ち、自己整合シリサイドバリア層２３０となる。自己整合シリサイドバリア層２３０は良好な熱安定性を有し、デバイスの電気抵抗の低下を可能とする。これにより、後期に作製される金属電極との接触が良好となるよう保証する。

【0037】

図６及び図１３を参照して、本発明の一実施例では、自己整合シリサイドバリア層２３０を形成したあと、ダミーゲート１９０の天井部における自己整合シリサイドバリア層２３０及びダミーゲート１９０内のポリシリコン層１９２を除去し、ダミーゲート１９０内の保護層１９１は残留させることで溝１３を形成する。即ち、溝１３は保護層１９１を露出させる。ポリシリコン層１９２を除去する際には、ドライエッチング、ウェットエッチング、又はドライエッチングとウェットエッチングの組み合わせを採用可能である。ドライエッチングを採用する際には、塩素ガス、臭素ガス、ヘリウムガス、臭化水素、又はこれらのうちの少なくとも１つのガスと酸素ガスとの混合ガスを選択可能である。ドライエッチングは、異方性及び選択性に優れ、且つエッチング効率が高い。また、ウェットエッチングを採用する際には、水酸化テトラメチルアンモニウム溶液又は水酸化カリウム溶液を選択してポリシリコン層１９２を除去可能である。ウェットエッチングを採用する場合には、操作が容易であり、機器に対する要求が低く、大量生産しやすいとの利点がある。エッチング過程では、側壁構造２００を残留させてメタルゲートの位置決めに用いるとともに、後期に作製するメタルゲートの側壁構造とする。

【0038】

図１４～図１６を参照して、本発明の一実施例では、溝１３を形成したあと、溝１３内に金属を堆積することでメタルゲート２６０を形成する。且つ、メタルゲート２６０は、例えば、単層金属、多層金属又は金属化合物の積層等の構造をなす。メタルゲート２６０は、第１メタルゲート２４０及び第２メタルゲート２５０を含む。第１メタルゲート２４０はＰＭＯＳトランジスタのメタルゲートであり、第２メタルゲート２５０はＮＭＯＳトランジスタのメタルゲートである。

【0039】

図１４～図１５を参照する。本発明の一実施例において、図１５は、基板１１０上の第１メタルゲート２４０の概略構造図である。第１メタルゲート２４０は、誘電体層１８０、保護層１９１、第１バリア層２４１、第１仕事関数金属層２４２及び第１金属導電層２４３を含む。誘電体層１８０は高誘電率の誘電体層である。保護層１９１は、ダミーゲートの形成過程で形成され、誘電体層１８０の損傷を減少させる。第１バリア層２４１は保護層１９１上に形成される。第１バリア層２４１の材料は、窒化チタン（ＴｉＮ）又は窒化タンタル（ＴａＮ）等の金属化合物又はその積層とすることができる。本実施例において、第１バリア層２４１は窒化チタン層又は窒化タンタル層を含む。窒化タンタル層は保護層１９１上に設けられ、窒化チタン層は窒化タンタル層上に設けられる。且つ、第１バリア層２４１は、原子層堆積、物理気相成長又は化学気相成長等の方法で形成可能である。第１仕事関数金属層２４２は第１バリア層２４１上に設けられる。且つ、例えば、第１仕事関数金属層２４２はＰ型仕事関数金属層であり、材料を、窒化タンタル、窒化チタン、チタンアルミナイド（ＴｉＡｌ）、チタニウムアルミニウムナイトライド（ＴｉＡＩＮ）又は窒化タングステン（ＷＮ）等のうちの１層又は積層とすることができる。本実施例において、例えば、第１仕事関数金属層２４２は、チタンアルミナイド層と窒化チタンの積層である。チタンアルミナイド層は第１バリア層２４１上に設けられ、窒化チタンはチタンアルミナイド層上に設けられる。且つ、第１仕事関数金属層２４２は、例えば、プラズマ励起化学気相堆積法（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ，ＰＥＣＶＤ）、原子層堆積又は物理気相成長等の方法で形成される。また、第１仕事関数金属層２４２上に第１金属導電層２４３を形成する。且つ、第１金属導電層２４３は、例えば、金属タングステン、銅又は銀等の導電性が良好な金属であり、トランジスタの電気性能を向上させる。第１金属導電層２４３は、例えば、マグネトロンスパッタリング又は蒸着等の方式で形成される。第１金属導電層２４３を形成したあとは、平坦化プロセスを行って、第１金属導電層２４３の平坦度を向上させる。

【0040】

図１４及び図１６を参照する。本発明の一実施例において、図１６は、基板１１０上の第２メタルゲート２５０の概略構造図である。第２メタルゲート２５０は、誘電体層１８０、保護層１９１、第２バリア層２５１、第２仕事関数金属層２５２及び第２金属導電層２５３を含む。誘電体層１８０は高誘電率の誘電体層である。保護層１９１は、ダミーゲートの形成過程で形成され、誘電体層１８０の損傷を減少させる。第２バリア層２５１は保護層１９１上に形成される。第２バリア層２５１の材料は、窒化チタン又は窒化タンタル等の金属化合物又はその積層とすることができる。本実施例において、例えば、第２バリア層２５１は窒化タンタル層である。且つ、第２バリア層２５１は、原子層堆積、物理気相成長又は化学気相成長等の方法で形成可能である。第２仕事関数金属層２５２は第２バリア層２５１上に設けられる。且つ、例えば、第２仕事関数金属層２５２はＮ型仕事関数金属層であり、材料を、窒化タンタル、窒化チタン、チタンアルミナイド、チタニウムアルミニウムナイトライド又は窒化タングステン等のうちの１層又は積層とすることができる。本実施例において、例えば、第２仕事関数金属層２５２は、チタンアルミナイド層と窒化チタンの積層である。チタンアルミナイド層は第２バリア層２５１上に設けられ、窒化チタンはチタンアルミナイド層上に設けられる。且つ、第２仕事関数金属層２５２は、例えば、プラズマ励起化学気相堆積法、原子層堆積又は物理気相成長等の方法で形成される。また、第２仕事関数金属層２５２上に第２金属導電層２５３を形成する。且つ、第２金属導電層２５３は、例えば、金属タングステン、銅又は銀等の導電性が良好な金属であり、トランジスタの電気性能を向上させる。第２金属導電層２５３は、例えば、マグネトロンスパッタリング又は蒸着等の方式で形成される。第２金属導電層２５３を形成したあとは、平坦化プロセスを行って、第２金属導電層２５３の平坦度を向上させる。本実施例において、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのメタルゲートにおける金属導電層は、接続してもよいし、互いに切り離してもよく、実際の生産に応じて調整すればよい。且つ、金属導電層を接続する場合、金属導電層は、シャロートレンチアイソレーション構造１５０上の高さが基板１１０上の高さよりも小さくなる。シャロートレンチアイソレーション構造１５０上の金属導電層の高さは基板１１０上の高さよりも低く、且つ、例えば高低差は５ｎｍ以上である。

【0041】

図１７を参照して、本発明の一実施例では、メタルゲート２６０を形成したあと、基板１１０におけるメタルゲート２６０に近接する側にパッシベーション層２７０を形成する。即ち、パッシベーション層２７０は、メタルゲート２６０、誘電体層１８０、自己整合シリサイドバリア層２３０及び側壁構造２００を覆う。パッシベーション層２７０は、メタルゲート２６０及び自己整合シリサイドバリア層２３０の位置上に、金属電極の位置決め及び金属電極の接続のためにメタルゲート２６０及び自己整合シリサイドバリア層２３０を露出させる第２凹部１４が設けられている。本実施例において、例えば、パッシベーション層２７０は酸化ケイ素又は酸化チタン等の絶縁材料であり、デバイスを保護するとともに、デバイスの耐圧性の向上を可能とする。パッシベーション層２７０を設けることで、デバイスの使用寿命の向上及びデバイス性能の向上が可能となる。

【0042】

図１７～図１８を参照して、本発明の一実施例では、前記基板１１０上に絶縁層２８０を形成する。絶縁層は基板１１０の全表面を覆う。且つ、例えば、絶縁層２８０は酸化ケイ素層とする。絶縁層２８０を形成したあと、平坦化プロセスを行うとともに、絶縁層２８０上に複数の通路を設ける。通路は第２凹部１４上に位置する。且つ、通路は、メタルゲート２６０及び自己整合シリサイドバリア層２３０を露出させる。また、通路内には、例えば、タングステン、銅又は銀等の金属からなる金属接続線が設けられ、電極を形成する。電極は、ソース２１、ゲート２２及びドレイン２３を含む。ソース２１は、メタルゲート２６０の一方の側に位置し、自己整合シリサイドバリア層２３０に接続される。また、ゲート２２は、メタルゲート２６０上に設けられ、メタルゲート２６０の金属導電層に接続される。ドレイン２３は、メタルゲート２６０の他方の側に設けられ、自己整合シリサイドバリア層２３０に接続される。

【0043】

以上述べたように、本発明は、半導体デバイス及びその製造方法を提供する。当該方法では、ダミーゲートを形成する前に誘電体層を形成することで、半導体デバイスの電気性能を向上させる。且つ、半導体デバイスの実効チャネル幅を増加させられるため、半導体デバイスのパフォーマンスが強化される。また、同一基板上の機能の異なる半導体デバイスの性能が向上するため、高品質の半導体デバイスが得られる。

【0044】

以上で開示した本発明の実施例は、本発明の詳述を補助するものにすぎない。実施例は、全ての詳細事項を記載し尽くしたものではなく、当該発明を上記の具体的実施形態にのみ制限するものでもない。言うまでもなく、本明細書の内容に基づいて多くの修正及び変更を実施可能である。本明細書で上記の実施例を選択し、具体的に記載したのは、本発明の原理及び実際の応用をよりしっかりと説明することで、当業者が本発明をよりよく理解し、利用可能となることを意図している。本発明は、請求項及びその全ての範囲ならびに等価物の制約のみを受ける。

【符号の説明】

【0045】

１１０ 基板
１２０ パッド酸化層
１３０ パッド窒化層
１４０ パターニングフォトレジスト層
１４１ 第１凹部
１５０ シャロートレンチアイソレーション構造
１６０ 第１ウェル
１７０ 第２ウェル
１８０ 誘電体層
１９０ ダミーゲート
１９１ 保護層
１９２ ポリシリコン層
１９３ 遮蔽層
１９４ 反射防止層
２００ 側壁構造
２０１ 第１絶縁層
２０２ 第１応力層
２０３ 第２絶縁層
２０４ 第２応力層
２１０ 低濃度不純物領域
２２０ 応力領域
２３０ 自己整合シリサイドバリア層
２４０ 第１メタルゲート
２４１ 第１バリア層
２４２ 第１仕事関数金属層
２４３ 第１金属導電層
２５０ 第２メタルゲート
２５１ 第２バリア層
２５２ 第２仕事関数金属層
２５３ 第２金属導電層
２６０ メタルゲート
２７０ パッシベーション層
２８０ 絶縁層
１１ 開口
１２ 凹溝
１３ 溝
１４ 第２凹部
２１ ソース
２２ ゲート
２３ ドレイン

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】