特開 2024-96002 判定メモリセルストリングを含む不揮発性メモリおよびその操作方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024096002

(43)【公開日】2024-07-11

(54)【発明の名称】判定メモリセルストリングを含む不揮発性メモリおよびその操作方法

(51)【国際特許分類】

   G11C 16/10 20060101AFI20240704BHJP

   G11C 16/04 20060101ALI20240704BHJP

【ＦＩ】

G11C16/10 110

G11C16/04 170

【審査請求】有

【請求項の数】18

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2023206694

(22)【出願日】2023-12-07

(31)【優先権主張番号】111150627

(32)【優先日】2022-12-29

(33)【優先権主張国・地域又は機関】TW

(71)【出願人】

【識別番号】512167426

【氏名又は名称】華邦電子股▲ふん▼有限公司

【氏名又は名称原語表記】Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ．

(74)【代理人】

【識別番号】100204490

【弁理士】

【氏名又は名称】三上 葉子

(72)【発明者】

【氏名】陳 ▲ユ▼丞

(72)【発明者】

【氏名】王 傑彦

【テーマコード（参考）】

5B225

【Ｆターム（参考）】

5B225CA27

5B225DC09

5B225EA05

5B225EJ06

5B225EJ09

5B225FA01

(57)【要約】      （修正有）

【課題】判定メモリセルストリングを含む不揮発性メモリおよびその操作方法を提供する。
【解決手段】不揮発性メモリは、メモリアレイおよびコントローラを含む。メモリアレイの各メインメモリセルストリングＭＳ、第１判定メモリセルストリングＰＳ及び第２判定メモリセルストリングＥＳは、それぞれ、複数のメインメモリセルＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３１、複数の第１判定メモリセルＰＣ０、ＰＣ１、ＰＣ２、ＰＣ３１及び複数の第２判定メモリセルＥＣ０、ＥＣ１、ＥＣ２、ＥＣ３１を含む。プログラム操作の間、コントローラは、各メインメモリセルのデータレベルに基づいて、対応する第１判定メモリセルのデータレベルを決定し、各第１判定メモリセル及びその前の第１判定メモリセルのデータレベルに基づいて、対応する第２判定メモリセルのデータレベルを決定し、それに基づいて、消去操作の間にプリプログラム操作を実行するかどうかを決定する。
【選択図】図２

【特許請求の範囲】

【請求項1】

複数のブロックを含み、前記ブロックのそれぞれが、複数のメインメモリセルストリング、第１判定メモリセルストリング、および第２判定メモリセルストリングを含み、前記メインメモリセルストリングのそれぞれが、直列に接続された複数のメインメモリセルを含み、前記第１判定メモリセルストリングが、直列に接続された複数の第１判定メモリセルを含み、前記第２判定メモリセルストリングが、直列に接続された複数の第２判定メモリセルを含むメモリアレイと、
前記メモリアレイに結合され、プログラム操作の間、前記メインメモリセルのそれぞれのデータレベルに基づいて、前記対応する第１判定メモリセルのデータレベルを決定し、前記第１判定メモリセルのそれぞれおよびそれぞれの前の第１判定メモリセルのデータレベルに基づいて、前記対応する第２判定メモリセルのデータレベルを決定するように構成されたコントローラと、
を含み、消去操作の間、前記コントローラが、前記第２判定メモリセルのデータレベルに基づいて、プリプログラム操作を実行するかどうかを決定するように構成された不揮発性メモリ。

【請求項2】

前記消去操作の間、前記コントローラが、前記第２判定メモリセルストリングが逆読み出しによりプログラミングレベルを有する前記第２判定メモリセルのいずれかを含むかどうかを判断し、
前記第２判定メモリセルストリングが前記プログラミングレベルを有する前記第２判定メモリセルを含むとき、前記コントローラが、消去電圧を印加する前に前記プリプログラム操作を実行しない請求項１に記載の不揮発性メモリ。

【請求項3】

前記逆読み出しの間、前記コントローラが、前記第２判定メモリセルストリングに接続されたソース線に充電電圧を印加し、前記第２判定メモリセルストリングに接続された複数のワード線に前記充電電圧よりも低いテスト電圧を印加し、前記第２判定メモリセルストリングの等価容量が前記充電電圧に反応して増えたかどうかを判断するように構成された請求項２に記載の不揮発性メモリ。

【請求項4】

前記第２判定メモリセルストリングが前記プログラミングレベルを有する前記第２判定メモリセルを含まないとき、前記コントローラが、前記消去電圧を印加する前に一部のページに対して前記プリプログラム操作を実行する請求項２に記載の不揮発性メモリ。

【請求項5】

前記消去操作の消去検証に失敗したとき、前記コントローラが、前記消去検証にパスするまで、インクリメンタルステップパルス消去により消去を繰り返し実行する請求項１に記載の不揮発性メモリ。

【請求項6】

前記コントローラに結合され、前記消去操作の消去検証にパスした後にカウント値を増やすように構成されたカウンタをさらに含み、
前記コントローラが、前記カウント値に基づいて、一部の対応するページを選択し、前記プリプログラム操作を実行する請求項１に記載の不揮発性メモリ。

【請求項7】

前記メモリアレイと前記コントローラの間に結合され、前記メインメモリセル、前記第１判定メモリセル、および前記第２判定メモリセルの前記データレベルを読み出すように構成されたセンシング回路をさらに含む請求項１に記載の不揮発性メモリ。

【請求項8】

前記メモリアレイと前記コントローラの間に結合され、前記メインメモリセル、前記第１判定メモリセル、および前記第２判定メモリセルに接続された複数のワード線を駆動するように構成されたワード線選択回路をさらに含む請求項１に記載の不揮発性メモリ。

【請求項9】

前記プログラム操作の間、前記コントローラが、選択されたメインメモリセルに対応する前記第１判定メモリセルの前記前の第１判定メモリセルがプログラミングレベルを有するかどうかを判断し、
前記前の第１判定メモリセルが前記プログラミングレベルを有するとき、前記コントローラが、前記選択されたメインメモリセル、前記対応する第１判定メモリセル、および前記対応する第２判定メモリセルにプログラム電圧を印加し、
前記前の第１判定メモリセルが前記プログラミングレベルを有さないとき、前記コントローラが、前記選択されたメインメモリセルおよび前記対応する第１判定メモリセルに前記プログラム電圧を印加する請求項１に記載の不揮発性メモリ。

【請求項10】

前記プログラム操作のプログラム検証に失敗したとき、および前記前の第１判定メモリセルが前記プログラミングレベルを有するとき、前記コントローラが、前記プログラム検証にパスするまで、インクリメンタルステップパルスプログラミングにより前記選択されたメインメモリセル、前記対応する第１判定メモリセル、および前記対応する第２判定メモリセルに調整されたプログラム電圧を繰り返し印加する請求項９に記載の不揮発性メモリ。

【請求項11】

不揮発性メモリの操作方法であって、前記不揮発性メモリが、複数のメインメモリセルストリング、第１判定メモリセルストリング、および第２判定メモリセルストリングを含み、前記メインメモリセルストリングのそれぞれが、直列に接続された複数のメインメモリセルを含み、前記第１判定メモリセルストリングが、直列に接続された複数の第１判定メモリセルを含み、前記第２判定メモリセルストリングが、直列に接続された複数の第２判定メモリセルを含み、
前記操作方法が、
プログラム操作の間、前記メインメモリセルのそれぞれのデータレベルに基づいて、前記対応する第１判定メモリセルのデータレベルを決定し、前記第１判定メモリセルのそれぞれおよびそれぞれの前の第１判定メモリセルのデータレベルに基づいて、前記対応する第２判定メモリセルのデータレベルを決定することと、
消去操作の間、前記第２判定メモリセルのデータレベルに基づいて、プリプログラム操作を実行するかどうかを決定することと、
を含む不揮発性メモリの操作方法。

【請求項12】

前記第２判定メモリセルの前記データレベルに基づいて前記プリプログラム操作を実行するかどうかを決定する前記ステップが、
前記消去操作の間、逆読み出しにより前記第２判定メモリセルストリングがプログラミングレベルを有する前記第２判定メモリセルのいずれかを含むかどうかを判断することと、
前記第２判定メモリセルストリングが前記プログラミングレベルを有する前記第２判定メモリセルを含むとき、消去電圧を印加する前に前記プリプログラム操作を実行しないことと、
を含む請求項１１に記載の操作方法。

【請求項13】

逆読み出しにより前記第２判定メモリセルストリングが前記プログラミングレベルを有する前記第２判定メモリセルのいずれかを含むかどうかを判断する前記ステップが、
前記第２判定メモリセルストリングに接続されたソース線に充電電圧を印加し、前記第２判定メモリセルストリングに接続された複数のワード線に前記充電電圧よりも低いテスト電圧を印加することと、
前記充電電圧に反応して前記第２判定メモリセルストリングの等価容量が増えたかどうかを判断することと、
を含む請求項１２に記載の操作方法。

【請求項14】

前記第２判定メモリセルの前記データレベルに基づいて前記プリプログラム操作を実行するかどうかを決定する前記ステップが、
前記第２判定メモリセルストリングが前記プログラミングレベルを有する前記第２判定メモリセルを含まないとき、前記消去電圧を印加する前に一部のページに対して前記プリプログラム操作を実行することを含む請求項１２に記載の操作方法。

【請求項15】

前記消去操作の消去検証に失敗したとき、前記消去検証にパスするまで、インクリメンタルステップパルス消去により消去を繰り返し実行することをさらに含む請求項１１に記載の操作方法。

【請求項16】

前記消去操作の消去検証にパスした後にカウント値を増やすことと、
前記カウント値に基づいて、一部の対応するページを選択し、前記プリプログラム操作を実行することと、
をさらに含む請求項１１に記載の操作方法。

【請求項17】

前記第１判定メモリセルのそれぞれおよび前記それぞれの前の第１判定メモリセルの前記データレベルに基づいて前記対応する第２判定メモリセルの前記データレベルを判断する前記ステップが、
前記プログラム操作の間、選択されたメインメモリセルに対応する前記第１判定メモリセルの前記前の第１判定メモリセルがプログラミングレベルを有するかどうかを判断することと、
前記前の第１判定メモリセルが前記プログラミングレベルを有するとき、前記選択されたメインメモリセル、前記対応する第１判定メモリセル、および前記対応する第２判定メモリセルにプログラム電圧を印加することと、
前記前の第１判定メモリセルが前記プログラミングレベルを有さないとき、前記選択されたメインメモリセルおよび前記対応する第１判定メモリセルに前記プログラム電圧を印加することと、
を含む請求項１１に記載の操作方法。

【請求項18】

前記プログラム操作のプログラム検証に失敗したとき、および前記前の第１判定メモリセルが前記プログラミングレベルを有するとき、前記プログラム検証にパスするまで、インクリメンタルステップパルスプログラミングにより前記選択されたメインメモリセル、前記対応する第１判定メモリセル、および前記対応する第２判定メモリセルに調整されたプログラム電圧を繰り返し印加することをさらに含む請求項１７に記載の操作方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、メモリデバイスおよびその操作方法に関するものであり、特に、判定メモリセルストリングを含む不揮発性メモリおよびその操作方法に関するものである。

【背景技術】

【0002】

典型的なＮＡＮＤフラッシュメモリ（NAND flash memory）に関しては、メモリセルで消去操作を行うときに、初期消去電圧を印加する前に全てのページに対してプリプログラム操作を実行することによって、シャローイレース（shallow erase）の問題を防ぐことができる。ここで、プリプログラム操作の電圧強度は、通常のプログラム操作よりも低く、消去状態のメモリセルの閾値電圧を上げるために使用されるが、消去状態のメモリセルをプログラム状態に変えることはない。

【発明の概要】

【発明が解決しようとする課題】

【0003】

消去操作の前にプリプログラム操作を実行すると、メモリセルに追加の負担がかかる可能性がある。結果として、複数回のプログラム／消去サイクル（program/erase cycling）を経た後、プリプログラム操作をしなかった状況と比較して消去時間が大幅に増えるが、これは、メモリセルへの損傷が増え、寿命が短くなることを意味している。

【0004】

高度なプロセスでは、デバイスのスケールダウンによってプログラム／消去サイクルの性能が低下する。全てのページに対して従来の方法でプリプログラム操作を実行した場合、実行可能なプログラム／消去サイクルの回数が減り、寿命が短くなる。

【課題を解決するための手段】

【0005】

本発明は、消去したいメモリセルが孤立した状態でプログラム電圧を経験しただけであるかどうかを判断し、それに基づいて、プリプログラム操作を実行するかどうかを決定するのに適した不揮発性メモリおよびその操作方法に関するものである。

【0006】

本発明は、メモリアレイおよびコントローラを含む不揮発性メモリを提供する。メモリアレイは、複数のブロックを含む。ブロックのそれぞれは、複数のメインメモリセルストリング、第１判定メモリセルストリング、および第２判定メモリセルストリングを含む。メインメモリセルストリングのそれぞれは、直列に接続された複数のメインメモリセルを含み、第１判定メモリセルストリングは、直列に接続された複数の第１判定メモリセルを含み、第２判定メモリセルストリングは、直列に接続された複数の第２判定メモリセルを含む。コントローラは、メモリアレイに結合される。プログラム操作の間、コントローラは、各メインメモリセルのデータレベルに基づいて、対応する第１判定メモリセルのデータレベルを決定し、各第１判定メモリセルおよびその前の第１判定メモリセルのデータレベルに基づいて、対応する第２判定メモリセルのデータレベルを決定する。消去操作の間、コントローラは、第２判定メモリセルのデータレベルに基づいて、プリプログラム操作を実行するかどうかを決定する。

【0007】

本発明は、上記の不揮発性メモリに適した不揮発性メモリの操作方法を提供する。この操作方法は、以下のステップを含む。プログラム操作の間、各メインメモリセルのデータレベルに基づいて、対応する第１判定メモリセルのデータレベルを決定し、各第１判定メモリセルおよびその前の第１判定メモリセルのデータレベルに基づいて、対応する第２判定メモリセルのデータレベルを決定する。消去操作の間、第２判定メモリセルのデータレベルに基づいて、プリプログラム操作を実行するかどうかを決定する。

【発明の効果】

【0008】

以上のように、本発明の不揮発性メモリは、消去したいメモリセルが孤立した状態でプログラム電圧を経験しただけであると判断したときのみに、データを消去する前にプリプログラム操作を実行するのに適している。このようにすることで、プリプログラム操作が実際に必要なときに実行されるため、プリプログラム操作の回数が減り、メモリセルへの損傷が減り、消去効率が向上し、プログラム／消去サイクルの回数が増加し、それにより、メモリセルの寿命を延ばす効果が達成される。

【図面の簡単な説明】

【0009】

添付の図面は、本発明の原理をさらに理解するために含まれており、本明細書に組み込まれ、かつその一部を構成するものである。図面は、本発明の実施形態を例示しており、説明とともに、本発明の原理を説明する役割を果たしている。

【0010】

【図1】本発明の１つの実施形態の不揮発性メモリの概略ブロック図である。

【図2】図１の実施形態に係るメモリアレイのブロック内のメモリセルストリングの概略的構造図である。

【図3A】本発明の１つの実施形態に係る第２判定メモリセルのデータレベルを示したものである。

【図3B】本発明の１つの実施形態に係る第２判定メモリセルのデータレベルを示したものである。

【図3C】本発明の１つの実施形態に係る第２判定メモリセルのデータレベルを示したものである。

【図4】本発明の１つの実施形態に係る不揮発性メモリのプログラム操作のステップフローチャートである。

【図5】本発明の１つの実施形態に係る不揮発性メモリの消去操作のステップフローチャートである。

【発明を実施するための形態】

【0011】

本発明では、ワード線にプログラム電圧が印加され、且つ両側の隣接するワード線に同じプログラム電圧が印加されていないときに、その特定のワード線を「孤立（isolation）ワード線」と呼ぶ。つまり、孤立ワード線に接続されたメモリセルは、孤立した状態でプログラム電圧を経験する。ＮＡＮＤ型フラッシュメモリに関しては、孤立した状態でプログラム電圧を経験しただけのメモリセルのブロック（または、ページ）上で消去操作を行うと、孤立ワード線に接続されたメモリセルにシャローイレースの問題が発生しやすい。シャローイレースの問題を解決して、フラッシュメモリの寿命を延ばすために、本発明は、消去したいメモリセルが孤立した状態でプログラム電圧を経験しただけであるかどうかを判断し、それに基づいて、プリプログラム操作を実行するかどうかを決定する。特に、プリプログラム操作は、消去したいメモリセルが孤立した状態でプログラム電圧を経験しただけであると判断したときのみに実行される。

【0012】

図１および図２を同時に参照すると、本発明の１つの実施形態の不揮発性メモリ１００は、例えば、ＮＡＮＤフラッシュメモリである。不揮発性メモリ１００は、メモリアレイ１１０、コントローラ１２０、センシング回路１３０、ワード線選択回路１４０、およびカウンタ１５０を含む。メモリアレイ１１０は、列方向に沿って配置されたｍ個のブロックＢＬＫ＿０～ＢＬＫ＿ｍ－１を含み、ｍは、１以上の正の整数である。ブロックＢＬＫ＿０～ＢＬＫ＿ｍ－１のそれぞれは、複数のメインメモリセルストリングＭＳ、第１判定メモリセルストリングＰＳ、および第２判定メモリセルストリングＥＳを含む。

【0013】

メモリアレイ１１０は、複数のメモリセルをマトリクス状に配置することによって形成される。図２に示すように、各メインメモリセルストリングＭＳは、直列に接続された複数のメインメモリセルＭＣ０～ＭＣ３１、ビット線側選択トランジスタＭＴＤ、およびソース線側選択トランジスタＭＴＳを含む。第１判定メモリセルストリングＰＳは、直列に接続された複数の第１判定メモリセルＰＣ０～ＰＣ３１、ビット線側選択トランジスタＰＴＤ、およびソース線側選択トランジスタＰＴＳを含む。第２判定メモリセルストリングＥＳは、直列に接続された複数の第２判定メモリセルＥＣ０～ＥＣ３１、ビット線側選択トランジスタＥＴＤ、およびソース線側選択トランジスタＥＴＳを含む。

【0014】

メインメモリセルＭＣ０～ＭＣ３１のゲートは、それぞれワード線ＷＬ０～ＷＬ３１に接続される。第１判定メモリセルＰＣ０～ＰＣ３１のゲートおよび第２判定メモリセルＥＣ０～ＥＣ３１のゲートもそれぞれワード線ＷＬ０～ＷＬ３１に接続される。ビット線側選択トランジスタＭＴＤ、ＰＴＤ、およびＥＴＤのドレインは、それぞれ対応するビット線ＢＬに接続され、ビット線側選択トランジスタＭＴＤ、ＰＴＤ、およびＥＴＤのゲートは、選択ゲート線ＳＧＤに接続される。ソース線側選択トランジスタＭＴＳ、ＰＴＳ、ＥＴＳのソースは、共通ソース線ＳＬに接続され、ソース線側選択トランジスタＭＴＳ、ＰＴＳ、ＥＴＳのゲートは、選択ゲート線ＳＧＳに接続される。

【0015】

図１において、センシング回路１３０は、メモリアレイ１１０とコントローラ１２０の間に結合される。センシング回路１３０は、全てのビット線ＢＬに接続され、メインメモリセルＭＣ０～ＭＣ３１、第１判定メモリセルＰＣ０～ＰＣ３１、および第２判定メモリセルＥＣ０～ＥＣ３１のデータレベルを読み出すことができる。センシング回路１３０は、例えば、センシングアンプおよびページバッファを含むことができ、これらは、集積回路分野の技術者に周知のアプリケーションメモリ回路のフレームワークによって実施することができるが、本発明はこれに限定されない。

【0016】

ワード線選択回路１４０は、メモリアレイ１１０とコントローラ１２０の間に結合される。ワード線選択回路１４０は、メインメモリセルＭＣ０～ＭＣ３１、第１判定メモリセルＰＣ０～ＰＣ３１、および第２判定メモリセルＥＣ０～ＥＣ３１に接続されたワード線ＷＬ０～ＷＬ３１、および選択ゲート線ＳＧＤ、ＳＧＳを駆動するために使用することができる。ワード線選択回路１４０は、ワード線ＷＬ０～ＷＬ３１を介してメインメモリセルＭＣ０～ＭＣ３１、第１判定メモリセルＰＣ０～ＰＣ３１、および第２判定メモリセルＥＣ０～ＥＣ３１を駆動し、各操作を実行することができる。さらに、ワード線選択回路１４０は、選択ゲート線ＳＧＤ、ＳＧＳを介してビット線側選択トランジスタＭＴＤ、ＰＴＤ、ＥＴＤおよびソース線側選択トランジスタＭＴＳ、ＰＴＳ、ＥＴＳを駆動し、ブロックおよびページを選択することができる。ワード線選択回路１４０は、集積回路分野の技術者に周知のアプリケーションメモリ回路のフレームワークによって実施することができるが、本発明はこれに限定されない。

【0017】

カウンタ１５０は、コントローラ１２０に結合される。コントローラ１２０は、消去操作の消去検証にパスした後にカウント値を増やすように構成することができる。カウンタ１５０のカウント値を使用して、一部のページに対してプリプログラム操作を実行することができるが、その詳細については、後で説明する。

【0018】

コントローラ１２０は、例えば、中央処理装置（central processing unit, CPU）、または他のプログラム可能な汎用または特殊目的のマイクロプロセッサ（microprocessor）、デジタル信号プロセッサ（digital signal processor, DSP）、プログラム可能なコントローラ、特定用途向け集積回路（application specific integrated circuit, ASIC）、プログラム可能な論理デバイス（programmable logic device, PLD）、または他の類似するデバイス、あるいはこれらのデバイスの組み合わせである。コントローラ１２０は、ワード線選択回路１４０を介してメモリアレイ１１０に結合することができる。本実施形態において、プログラム操作の間、コントローラ１２０は、各メインメモリセル（例えば、ＭＣ１）のデータレベルに基づいて、対応する第１判定メモリセル（例えば、ＰＣ１）のデータレベルを決定することができる。さらに、コントローラ１２０は、各第１判定メモリセル（例えば、ＰＣ１）およびその前の第１判定メモリセル（例えば、ＰＣ０）のデータレベルに基づいて、各第１判定メモリセル（例えば、ＰＣ１）に対応する第２判定メモリセル（例えば、ＥＣ１）のデータレベルを決定することができる。

【0019】

具体的に説明すると、プログラム操作の間、コントローラ１２０は、メインメモリセルＭＣ０～ＭＣ３１から選択されたメインメモリセルＭＣｎをプログラムし、その後、それに基づいて、選択されたメインメモリセルＭＣｎに対応する第１判定メモリセルＰＣｎをプログラムすることができる。本実施形態において、いわゆる「対応する」は、同じワード線を共通に接続している関係を指し、ｎは、１以上３１以下の正の整数である。

【0020】

その後、コントローラ１２０は、第１判定メモリセルＰＣｎの前の第１判定メモリセルＰＣｎ－１がプログラミングレベルを有するかどうかを判断する、つまり、前の第１判定メモリセルＰＣｎ－１がプログラムされたかどうかを判断することができる。本実施形態において、プログラミングレベルは、例えば、メモリセルがプログラムされた後の低論理レベル（バイナリ値０を表す）である。

【0021】

前の第１判定メモリセルＰＣｎ－１がプログラミングレベルを有する場合は、対応するメインメモリセルＭＣｎ－１もプログラムされたことを意味する。つまり、メインメモリセルＭＣｎおよびＭＣｎ－１に接続されたワード線ＷＬｎおよびＷＬｎ－１には、プログラム電圧Ｖｐｇｍが印加されている。すなわち、選択されたメモリアレイのブロックは、少なくともワード線ＷＬｎを有し、孤立したワード線でないため、後続の消去操作におけるシャローイレースの問題は、深刻ではない。この場合、コントローラ１２０は、選択されたメインメモリセルＭＣｎおよび第１判定メモリセルＰＣｎに対応する第２判定メモリセルＥＣｎもプログラムして、それを記録用のプログラミングレベルに変更することもできる。

【0022】

前の第１判定メモリセルＰＣｎ－１がプログラミングレベルを有さない場合は、対応するメインメモリセルＭＣｎ－１がプログラムされていないことを意味する。つまり、メインメモリセルＭＣｎに接続されたワード線ＷＬｎだけにプログラム電圧Ｖｐｇｍが印加され、メインメモリセルＭＣｎ－１に接続されたワード線ＷＬｎ－１は、プログラムされていない。すなわち、ワード線ＷＬｎには、孤立した状態でプログラム電圧Ｖｐｇｍが印加されているため、後続の消去操作においてシャローイレースの問題が発生しやすい。この場合、コントローラ１２０は、選択されたメインメモリセルＭＣｎおよび第１判定メモリセルＰＣｎに対応する第２判定メモリセルＥＣｎをプログラムしない（つまり、第２判定メモリセルＥＣｎの論理値は「１」である）。プログラム電圧Ｖｐｇｍは、例えば、１５ボルト～２０ボルトである。

【0023】

以下の具体的な例を参照しながら、本実施形態のプログラム操作について説明する。図３Ａは、メインメモリセルＭＣ０およびＭＣ１０がプログラムされた後の第２判定メモリセルＥＣ０～ＥＣ３１のデータレベルを示したものである。本実施形態において、メインメモリセルＭＣ０およびＭＣ１０に接続されたワード線ＷＬ０およびＷＬ１０にプログラム電圧Ｖｐｇｍを印加して、メインメモリセルＭＣ０およびＭＣ１０および第１判定メモリセルＰＣ０およびＰＣ１０を論理「０」にプログラムする。ワード線ＷＬ０は、第１ワード線であるため、前のワード線は存在せず、前のワード線および前の第１判定メモリセルの状態を判定する必要はない。つまり、ワード線ＷＬ０は、孤立したワード線であるため、第２判定メモリセルＥＣ０は、論理「１」を維持する。ワード線ＷＬ１０の前のワード線ＷＬ９には、プログラム電圧Ｖｐｇｍが印加されていないため、ワード線ＷＬ９に対応する第１判定メモリセルＰＣ９は、論理「１」を維持する。つまり、ワード線ＷＬ１０は、孤立したワード線であるため、第２判定メモリセルＥＣ１０は、依然として、論理「１」を維持する。このようにして、第２判定メモリセルストリングＥＳからの論理「１」の読み出し結果に基づいて、メモリアレイの選択されたブロック内のメモリセルが孤立した状態でプログラム電圧を経験しただけであると判断することができる。

【0024】

図３Ｂは、メインメモリセルＭＣ０～ＭＣ２およびＭＣ１０をプログラムした後の第２判定メモリセルＥＣ０～ＥＣ３１のデータレベルを示したものである。本実施形態において、メインメモリセルＭＣ０～ＭＣ２およびＭＣ１０に接続されたワード線ＷＬ０～ＷＬ２およびＷＬ１０にプログラム電圧Ｖｐｇｍを印加して、メインメモリセルＭＣ０～ＭＣ２およびＭＣ１０および第１判定メモリセルＰＣ０～ＰＣ２およびＰＣ１０を論理「０」にプログラムする。上述したように、ワード線ＷＬ０は、第１ワード線であるため、第２判定メモリセルＥＣ０は、論理「１」を維持する。ワード線ＷＬ１０の前のワード線ＷＬ９には、プログラム電圧Ｖｐｇｍが印加されていないため、ワード線ＷＬ９に対応する第１判定メモリセルＰＣ９は、論理「１」を維持し、第２判定メモリセルＥＣ１０は、依然として、論理「１」を維持する。

【0025】

さらに、ワード線ＷＬ１の前のワード線ＷＬ０に接続された第１判定メモリセルＰＣ０は、論理「０」としてプログラムされるため、ワード線ＷＬ１に接続された第２判定メモリセルＥＣ１も論理「０」としてプログラムされる。ワード線ＷＬ２の前のワード線ＷＬ１に接続された第１判定メモリセルＰＣ１は、論理「０」としてプログラムされるため、ワード線ＷＬ２に接続された第２判定メモリセルＥＣ２も論理「０」としてプログラムされる。すなわち、メモリアレイの選択されたブロック内には、いずれもプログラム電圧Ｖｐｇｍが印加された隣接するワード線ＷＬ０～ＷＬ２のグループが存在する。このようにして、第２判定メモリセルストリングＥＳからの論理「０」の読み出し結果に基づいて、メモリアレイの選択されたブロック内の少なくとも１つのメモリセルが孤立していない状態でプログラム電圧を経験したと判断することができる。

【0026】

図３Ｃは、メインメモリセルＭＣ０およびＭＣ３０～ＭＣ３１をプログラムした後の第２判定メモリセルＥＣ０～ＥＣ３１のデータレベルを示したものである。本実施形態において、メインメモリセルＭＣ０およびＭＣ３０～ＭＣ３１に接続されたワード線ＷＬ０およびＷＬ３０～ＷＬ３１にプログラム電圧Ｖｐｇｍを印加して、メインメモリセルＭＣ０およびＭＣ３０～ＭＣ３１および第１判定メモリセルＰＣ０およびＰＣ３０～ＰＣ３１を論理「０」にプログラムする。上述したように、ワード線ＷＬ０は、第１ワード線であるため、第２判定メモリセルＥＣ０は、論理「１」を維持する。ワード線ＷＬ３０の前のワード線ＷＬ２９には、プログラム電圧Ｖｐｇｍが印加されていないため、ワード線ＷＬ２９に対応する第１判定メモリセルＰＣ２９は、論理「１」を維持し、第２判定メモリセルＥＣ３０は、依然として、論理「１」を維持する。

【0027】

さらに、ワード線ＷＬ３１の前のワード線ＷＬ３０に接続された第１判定メモリセルＰＣ３０は、論理「０」としてプログラムされるため、ワード線ＷＬ３１に接続された第２判定メモリセルＥＣ３１も論理「０」としてプログラムされる。すなわち、メモリアレイの選択されたブロック内には、いずれもプログラム電圧Ｖｐｇｍが印加された隣接するワード線ＷＬ３０～ＷＬ３１のグループが存在し、この場合の第２判定メモリセルストリングＥＳは、論理０の状態にあるものと見なされる。このようにして、第２判定メモリセルストリングＥＳからの論理「０」の読み出し結果に基づいて、メモリアレイの選択されたブロック内の少なくとも１つのメモリセルが孤立していない状態でプログラム電圧を経験したと判断することができる。

【0028】

上記のプログラム操作の後、消去操作の間、コントローラ１２０は、第２判定メモリセルＥＣ０～ＥＣ３１のデータレベル（例えば、第２判定メモリセルストリングＥＳから読み出した論理値）に基づいて、消去電圧を印加する前にプリプログラム操作を実行するかどうかを決定することができる。具体的に説明すると、消去操作の間、コントローラ１２０は、逆読み出し（reverse read）により第２判定メモリセルストリングＥＳがプログラミングレベルを有する任意の第２判定メモリセルを含むかどうかを判断することができる。第２判定メモリセルストリングＥＳがプログラミングレベルを有する第２判定メモリセルを含む（第２判定メモリセルストリングＥＳから論理「０」を読み出した）とき、コントローラ１２０は、消去電圧を印加する前にプリプログラム操作を実行せず、メモリアレイ１１０の選択されたブロックを直接消去する。第２判定メモリセルストリングＥＳがプログラミングレベルを有する第２判定メモリセルを含まない（第２判定メモリセルストリングＥＳから論理「１」を読み出した）とき、コントローラ１２０は、消去電圧を印加する前にメモリアレイの選択されたブロック内の一部のページに対してプリプログラム操作を実行し、シャローイレースの問題を防ぐ。

【0029】

逆読み出しの間、コントローラ１２０は、第２判定メモリセルストリングＥＳに接続されたソース線ＳＬに充電電圧を印加し、ワード線選択回路１４０を介して第２判定メモリセルストリングＥＳに接続されたワード線ＷＬ０～ＷＬ３１に充電電圧よりも低いテスト電圧を印加して、ビット線側選択トランジスタＥＴＤおよびソース線側選択トランジスタＥＴＳをオンにすることができる。その後、センシング回路１３０は、充電電圧に反応して第２判定メモリセルストリングＥＳの等価容量が増えたかどうかを判断することができる。増えた場合は、第２判定メモリセルストリングＥＳが論理「１」の状態であることを意味する。増えていない場合は、第２判定メモリセルストリングＥＳが論理「０」の状態であることを意味する。充電電圧は、例えば、２．２ボルト～２．４ボルトであり、テスト電圧は、例えば、０．７ボルト～０．９ボルトである。

【0030】

さらに、読み出し、プログラム、および消去操作に必要な各電圧は、例えば、不揮発性メモリ１００内の内部電圧生成回路によって提供することができる。

【0031】

本発明の１つの実施形態において一部のページに対して実行されるプリプログラム操作に関し、コントローラ１２０は、カウンタ１５０のカウント値に基づいて一部の対応するページを選択し、プリプログラム操作を実行することができる。カウンタ１５０のカウント値は、消去操作の消去検証にパスした後に増加する。このようにして、コントローラ１２０は、プリプログラム操作を実行する一部のページに対応するアドレスを消去の回数に応じて動的に調整することができる。

【0032】

例えば、第２判定メモリセルストリングＥＳから論理「１」を読み出したとき、コントローラ１２０がカウンタ１５０のカウント値を０と判断した場合は、第１消去操作が間もなく実行されることを意味し、対応するプリプログラミングページは、ページ０～ページ７である。ページ０～７に対してプリプログラム操作を実行した後、選択されたブロックに対して第１消去操作を実行し、第１消去操作が完了すると、カウンタ１５０のカウント値が増加して１になる。さらに、消去操作を２回実行したとき、カウンタ１５０のカウント値は、１である。したがって、第２判定メモリセルストリングＥＳから論理「１」を読み出した場合、コントローラ１２０は、ページ８～ページ１５に対してプリプログラム操作を実行する。同様にして、消去操作を３回実行したとき、カウンタ１５０のカウント値は、２であり、対応するプリプログラミングページは、ページ１６～ページ２３であり、以下同様である。

【0033】

以上のように、本発明のメモリアレイ１１０の各ブロックは、第１判定メモリセルストリングＰＳおよび第２判定メモリセルストリングＥＳを含むため、本発明の操作方法に基づいて、消去したいメモリセルが孤立した状態でプログラム電圧を経験しただけであるかどうかを判断することができる。さらに、消去操作の間、最初に逆読み出しを用いて第２判定メモリセルストリングＥＳの状態を判断し、消去したいメモリセルが孤立した状態でプログラム電圧を経験しただけであると判断したときのみにプリプログラム操作を実行することによって、シャローイレースの影響を軽減する。さらに、カウンタ１５０のカウント値に基づいて、プリプログラム操作を実行するページ範囲を消去の回数に応じて調整することにより、プログラム／消去サイクルの回数を増やし、不揮発性メモリ１００の使用寿命を延ばすことができる。

【0034】

図４は、本発明の１つの実施形態に係る不揮発性メモリのプログラム操作のステップフローチャートである。本実施形態のプログラム操作は、図１に示した不揮発性メモリ１００に適用されるため、図１と図４を同時に参照されたい。

【0035】

不揮発性メモリ１００がプログラムコマンドを受け取った後、ステップＳ４０２において、コントローラ１２０は、選択されたメインメモリセルＭＣｎに対応する第１判定メモリセルＰＣｎの前の第１判定メモリセルＰＣｎ－１がプログラミングレベルを有するかどうかを判断する。前の第１判定メモリセルＰＣｎ－１がプログラミングレベルを有するとき、コントローラ１２０は、選択されたメインメモリセルＭＣｎ、対応する第１判定メモリセルＰＣｎ、および対応する第２判定メモリセルＥＣｎに対してプログラムを実行する（ステップＳ４０４）。次に、ステップＳ４０６において、コントローラ１２０は、プログラム検証にパスしたかどうかを判断する。パスした場合、プログラム操作が終了し、次のページまたはブロックのプログラムを続けることができる。パスしなかった（検証に失敗した）場合、ステップＳ４０８において、コントローラ１２０は、インクリメンタルステップパルスプログラミング（incremental step pulse programming, ISPP）によりプログラム電圧（例えば、０．４ボルト）を増やし、その後、ステップＳ４０４に戻って、プログラム検証にパスするまで、調整されたプログラム電圧を繰り返し印加する。

【0036】

前の第１判定メモリセルＰＣｎ－１がプログラミングレベルを有さないとき、コントローラ１２０は、選択されたメインメモリセルＭＣｎおよび対応する第１判定メモリセルＰＣｎをプログラムする（ステップＳ４１０）。その後、ステップＳ４１２において、コントローラ１２０は、プログラム検証にパスしたかどうかを判断する。パスした場合、プログラム操作が終了し、次のページまたはブロックのプログラムを続けることができる。パスしなかった場合、ステップＳ４１４において、コントローラ１２０は、インクリメンタルステップパルスプログラミング（ＩＳＰＰ）によりプログラム電圧を増やし、その後、ステップＳ４１０に戻って、プログラム検証にパスするまで、調整されたプログラム電圧を繰り返し印加する。

【0037】

図５は、本発明の１つの実施形態に係る不揮発性メモリの消去操作のステップフローチャートである。本実施形態の消去操作は、図１に示した不揮発性メモリ１００に適用されるため、図１と図５を同時に参照されたい。

【0038】

まず、ステップＳ５０２において、コントローラ１２０は、逆読み出しにより第２判定メモリセルストリングＥＳがプログラミングレベルを有する第２判定メモリセルを含むかどうかを判断する。第２判定メモリセルストリングＥＳがプログラミングレベルを有する第２判定メモリセルを含む（第２判定メモリセルストリングＥＳが論理「０」の状態にある）とき、コントローラ１２０は、直接メモリアレイ１１０のブロックを消去する（ステップＳ５１２）。次に、ステップＳ５１４において、コントローラ１２０は、消去検証にパスしたかどうかを判断する。パスした場合、消去操作が終了し、次のブロックの消去を続けることができる。パスしなかった（検証に失敗した）場合、ステップＳ５１６において、コントローラ１２０は、インクリメンタルステップパルス消去により消去電圧を増やし、その後、ステップＳ５１２に戻って、消去検証にパスするまで、調整された消去電圧を繰り返し印加する。

【0039】

第２判定メモリセルストリングＥＳがプログラミングレベルを有する第２判定メモリセルを含まない（第２判定メモリセルストリングＥＳが論理「１」の状態にある）とき、コントローラ１２０は、まず、一部のページに対してプリプログラム操作を実行する（ステップＳ５１０）。また、ステップＳ５１２は、一部のページのプリプログラム操作が完了するまで実行されない。

【0040】

以上のように、本発明の不揮発性メモリは、消去したいメモリセルが孤立した状態でプログラム電圧を経験しただけであると判断したときのみに、消去する前にプリプログラム操作を実行するのに適している。このようにすることで、プリプログラム操作が実際に必要なときに実行されるため、プリプログラム操作の回数が減り、メモリセルへの損傷を減らすことができる。同時に、プリプログラム操作を実行するためのページ範囲は、消去の回数に応じて、つまり、プリプログラム操作を実行するためのアドレスを動的に変更することによって調整することができるため、それにより、プログラム／消去サイクルの回数が増加し、プログラム／消去サイクルおよび高温データ保持（high-temperature data retention, HTDR）の信頼性が向上し、不揮発性メモリ１００の寿命が延長される。さらに、メモリセルが多くのプログラム／消去サイクルを経験しても、消去効率を向上させることができる。

【0041】

本発明は、小型化された不揮発性メモリ、例えば、ＮＡＮＤフラッシュメモリデバイスを作るのに適しており、それにより、ウェーハ上のダイの総数を増加させることができる。したがって、単一のＩＣを製造する際の生産コストとエネルギー消費が減り、後続のパッケージングの生産エネルギー消費も減るため、それにより、不揮発性メモリを生産する過程において炭素排出量を減らすことができる。さらに、本発明の不揮発性メモリの信頼性および耐久性が向上するため、本発明は、持続可能な不揮発性メモリを提供する。

【0042】

さらに、本発明の不揮発性メモリは、最新運転者支援システム（Advanced Driver Assistance Systems, ADAS）、インストゥルメント・クラスター（Instrument Cluster）、インフォテインメント（Infotainment）などの自動車電子機器に使用することができる。本発明のフラッシュメモリデバイスは、ウェアラブル、ＭＰ３プレーヤー、スマートウォッチ、ゲーム、デジタルラジオ、おもちゃ、カメラ、デジタルフォトアルバム、ＧＰＳ、ブルートゥース（登録商標）、およびＷｉＦｉモジュールを含むスペースが制約されたアプリケーションに使用することができる。本発明の不揮発性メモリは、ＩｏＴおよびモバイル電子デバイスに使用することができる。

【産業上の利用可能性】

【0043】

本発明の判定メモリセルストリングを含む不揮発性メモリおよびその操作方法は、メモリセルに適用することができる。

【符号の説明】

【0044】

１００ 不揮発性メモリ
１１０ メモリアレイ
１２０ コントローラ
１３０ センシング回路
１４０ ワード線選択回路
１５０ カウンタ
ＢＬ ビット線
ＢＬＫ＿０、ＢＬＫ＿１、ＢＬＫ＿ｍ－１ ブロック
ＥＣ０、ＥＣ１、ＥＣ２、ＥＣ１０、ＥＣ３０、ＥＣ３１ 第２判定メモリセル
ＥＳ 第２判定メモリセルストリング
ＥＴＤ、ＭＴＤ、ＰＴＤ ビット線側選択トランジスタ
ＥＴＳ、ＭＴＳ、ＰＴＳ ソース線側選択トランジスタ
ＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３１ メインメモリセル
ＭＳ メインメモリセルストリング
ＰＣ０、ＰＣ１、ＰＣ２、ＰＣ３１ 第１判定メモリセル
ＰＳ 第１判定メモリセルストリング
ＳＧＤ、ＳＧＳ 選択ゲート線
ＳＬ ソース線
Ｖｐｇｍ プログラム電圧
ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ１０、ＷＬ３０、ＷＬ３１ ワード線
Ｓ４０２～Ｓ４１４、Ｓ５０２～Ｓ５１６ ステップ

【図1】

【図2】

【図3A】

【図3B】

【図3C】

【図4】

【図5】

【外国語明細書】