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▶ エルジー ディスプレイ カンパニー リミテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024096021
(43)【公開日】2024-07-11
(54)【発明の名称】表示装置
(51)【国際特許分類】
G09F 9/30 20060101AFI20240704BHJP
G09F 9/00 20060101ALI20240704BHJP
H10K 59/131 20230101ALI20240704BHJP
H10K 59/123 20230101ALI20240704BHJP
【ＦＩ】
G09F9/30 330
G09F9/00 346D
G09F9/30 365
H10K59/131
H10K59/123
【審査請求】有
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2023214520
(22)【出願日】2023-12-20
(31)【優先権主張番号】10-2022-0191148
(32)【優先日】2022-12-30
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】501426046
【氏名又は名称】エルジー ディスプレイ カンパニー リミテッド
(74)【代理人】
【識別番号】110002077
【氏名又は名称】園田・小林弁理士法人
(72)【発明者】
【氏名】チェ， ドンホ
(72)【発明者】
【氏名】シム， ダヘ
(72)【発明者】
【氏名】キム， スンフン
(72)【発明者】
【氏名】チョン， ヨンミン
【テーマコード（参考）】
3K107
5C094
5G435
【Ｆターム（参考）】
3K107AA01
3K107BB01
3K107BB08
3K107CC33
3K107CC43
3K107EE03
3K107EE57
3K107EE58
3K107FF15
3K107HH02
3K107HH05
5C094AA15
5C094BA03
5C094BA29
5C094CA19
5C094DB02
5C094FA01
5G435AA18
5G435BB05
5G435CC09
5G435EE40
5G435EE47
(57)【要約】 （修正有）
【課題】互いに分離された横ライン領域を含む表示装置を提供する。
【解決手段】一実施例による表示装置は、画素、及び前記画素と連結されるスキャン駆動部を含む表示領域、及び前記表示領域の周辺に配置された非表示領域を含む表示パネル、及び前記表示パネルの端部に付着した第１チップオンフィルムを含み、前記非表示領域は平面上、前記第１チップオンフィルムと前記表示領域との間に配置された横ライン領域を含み、前記横ライン領域は、第１方向で互いに離隔した第１横ライン領域及び前記第２横ライン領域を含む。
【選択図】図１
【解決手段】一実施例による表示装置は、画素、及び前記画素と連結されるスキャン駆動部を含む表示領域、及び前記表示領域の周辺に配置された非表示領域を含む表示パネル、及び前記表示パネルの端部に付着した第１チップオンフィルムを含み、前記非表示領域は平面上、前記第１チップオンフィルムと前記表示領域との間に配置された横ライン領域を含み、前記横ライン領域は、第１方向で互いに離隔した第１横ライン領域及び前記第２横ライン領域を含む。
【選択図】図１
【特許請求の範囲】
【請求項1】
画素、及び前記画素と連結されるスキャン駆動部を含む表示領域、及び前記表示領域の周辺に配置された非表示領域を含む表示パネル、及び
前記表示パネルの端部に接続した第１チップオンフィルムを含み、
前記非表示領域は平面上、前記第１チップオンフィルムと前記表示領域との間に配置された横ライン領域を含み、
前記横ライン領域は、第１方向で互いに離隔した第１横ライン領域及び第２横ライン領域を含む、表示装置。
前記表示パネルの端部に接続した第１チップオンフィルムを含み、
前記非表示領域は平面上、前記第１チップオンフィルムと前記表示領域との間に配置された横ライン領域を含み、
前記横ライン領域は、第１方向で互いに離隔した第１横ライン領域及び第２横ライン領域を含む、表示装置。
【請求項2】
前記表示領域は、前記第１方向と交差する第２方向で前記第１横ライン領域に対応する第１ステージ領域、及び前記第２方向で前記第２横ライン領域に対応する第２ステージ領域を含み、前記第１ステージ領域には第１ステージ回路部が配置され、前記第２ステージ領域には前記第１ステージ回路部とは異なる第２ステージ回路部が配置される、請求項１に記載の表示装置。
【請求項3】
前記第１ステージ回路部は、第１ブランチ回路、第３ブランチ回路、及び第４ブランチ回路を含み、前記第２ステージ回路部は、第２ブランチ回路、及び第５ブランチ回路を含む、請求項２に記載の表示装置。
【請求項4】
前記第１ブランチ回路は、前記画素と連結される第１スキャンラインと接続し、前記第２ブランチ回路は、前記画素と連結される第２スキャンラインと接続し、前記第３ブランチ回路は、前記画素と連結される第３スキャンラインと接続し、前記第４ブランチ回路は、前記画素と連結される第４スキャンラインと接続し、前記第５ブランチ回路は、前記画素と連結される発光制御信号ラインと接続する、請求項３に記載の表示装置。
【請求項5】
前記第１横ライン領域には、前記第１ブランチ回路と連結される第１横ライン、前記第３ブランチ回路と連結される第３横ライン、及び前記第４ブランチ回路と連結される第４横ラインを含み、前記第２横ライン領域には、前記第２ブランチ回路と連結される第２横ライン、及び第５ブランチ回路と連結される第５横ラインを含む、請求項４に記載の表示装置。
【請求項6】
前記第１から第５横ラインは、それぞれ複数のシフトクロックラインを含み、前記第２横ラインの前記シフトクロックラインの数が最も多い、請求項５に記載の表示装置。
【請求項7】
前記第１チップオンフィルムと前記第１方向で離隔した第２チップオンフィルムをさらに含む、請求項５に記載の表示装置。
【請求項8】
前記表示領域は、前記第２方向で前記第１チップオンフィルムに対応する第１表示領域、及び前記第２方向で前記第２チップオンフィルムに対応する第２表示領域を含み、２つの前記第１横ライン領域及び２つの第２横ライン領域がそれぞれ設けられている、請求項７に記載の表示装置。
【請求項9】
前記第２方向で前記第１表示領域に対応する前記第２横ライン領域は、前記第２方向で前記第１表示領域に対応する前記第１横ライン領域と、前記第２方向で前記第２表示領域に対応する前記第１横ライン領域との間に配置される、請求項８に記載の表示装置。
【請求項10】
前記第２方向で前記第１表示領域に対応する前記第２横ライン領域は、前記第２方向で前記第１表示領域に対応する前記第１横ライン領域と、前記第２方向で前記第２表示領域に対応する前記第２横ライン領域との間に配置される、請求項８に記載の表示装置。
【請求項11】
前記第２方向で前記第１表示領域に対応する前記第２横ライン領域と、前記第２方向で前記第２表示領域に対応する前記第２横ライン領域とは、互いに一体に形成され、前記第２方向で前記第１表示領域に対応する前記第２横ライン領域と、前記第２方向で前記第２表示領域に対応する前記第２横ライン領域とにそれぞれ配置された前記第２横ライン及び前記第５横ラインは、それぞれ一体に延びる、請求項８に記載の表示装置。
【請求項12】
前記第２方向で前記第１表示領域に対応する前記第１横ライン領域は、前記第２方向で前記第１表示領域に対応する前記第２横ライン領域と、前記第２方向で前記第２表示領域に対応する前記第２横ライン領域との間に配置される、請求項８に記載の表示装置。
【請求項13】
前記第２方向で前記第１表示領域に対応する前記第１横ライン領域は、前記第２方向で前記第１表示領域に対応する前記第２横ライン領域と、前記第２方向で前記第２表示領域に対応する前記第１横ライン領域との間に配置される、請求項８に記載の表示装置。
【請求項14】
前記第２方向で前記第１表示領域に対応する前記第１横ライン領域と、前記第２方向で前記第２表示領域に対応する前記第１横ライン領域とは、互いに一体に形成され、前記第２方向で前記第１表示領域に対応する前記第１横ライン領域と、前記第２方向で前記第２表示領域に対応する前記第１横ライン領域とにそれぞれ配置された前記第１横ライン、前記第３横ライン、及び前記第４横ラインは、それぞれ一体に延びる、請求項８に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本明細書は表示装置に関する。
【発明の背景となる技術】
【0002】
表示装置の表示パネルは、映像を表示するための表示素子、表示素子を駆動するための駆動素子、及び表示素子及び駆動素子に各種信号を伝達するラインなどを備えることができる。表示素子は、表示パネルの種類によって異なるように定義されてもよく、例えば、表示パネルが有機発光表示パネルの場合、表示素子は、アノード、発光層及びカソードを含む有機発光素子であってもよい。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本明細書は、互いに分離された横ライン領域を含む表示装置を提供するものである。
【課題の解決手段】
【0004】
上記課題を解決するための一実施例による表示装置は、画素、及び前記画素と連結されるスキャン駆動部を含む表示領域、及び前記表示領域の周辺に配置された非表示領域を含む表示パネル、及び前記表示パネルの端部に付着した第１チップオンフィルムを含み、前記非表示領域は平面上、前記第１チップオンフィルムと前記表示領域との間に配置された横ライン領域を含み、前記横ライン領域は、第１方向で互いに離隔した第１横ライン領域及び前記第２横ライン領域を含む。
【0005】
課題は以上で言及した課題に制限されず、言及されていないまた他の課題は以下の記載から当業者が明確に理解することができるであろう。
【発明の効果】
【0006】
一実施例による表示装置は、互いに分離した横ライン領域を含むことで、ベゼル領域を減らすことができる。
【0007】
本明細書による効果は、以上で例示された内容によって制限されず、言及していないまた他の効果は、以下の記載から本明細書が属する技術分野における通常の知識を有する者であれば明確に理解することができるであろう。
【図面の簡単な説明】
【0008】
【発明を実施するための具体的な内容】
【0009】
利点及び特徴、またそれらを達成する方法は、添付の図面と共に詳しく後述されている実施例を参照することにより明らかになるであろう。しかし、本明細書は以下の実施例に限定されるものではなく、互いに異なる様々な形態で具現可能であり、単に本実施例は、開示が完全となるようにさせ、本明細書が属する技術分野における通常の知識を有する者に開示の範疇を完全に示すために提供されるものであり、本明細書は請求項の範疇によって定義されるだけである。明細書全体にわたって同一の参照符号は同一の構成要素を指称する。
【0010】
ある構成要素が他の構成要素と「連結された（ｃｏｎｎｅｃｔｅｄ ｔｏ）」又は「カップリングされた（ｃｏｕｐｌｅｄ ｔｏ）」と指称されることは、他の構成要素と直接連結又はカップリングされた場合、又はそれらの中間に他の構成要素を介在した場合も含む。一方、ある構成要素が他の構成要素と「直接連結された（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ ｔｏ）」又は「直接カップリングされた（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ ｔｏ）」と指称されたことは、それらの中間にまた他の構成要素を介在しないことを示す。「及び／又は」は、言及されたアイテムのそれぞれ及び１つ以上の全ての組み合わせを含む。
【0011】
本明細書で使用された用語は、実施例について説明するためのものであり、本明細書を制限しようとするものではない。本明細書において、単数型は特に言及しない限り複数型も含む。本明細書で使用される「含む（ｃｏｍｐｒｉｓｅｓ）」及び／又は「含む（ｃｏｍｐｒｉｓｉｎｇ）」は言及された構成要素、ステップ、動作及び／又は素子は、１つ以上の他の構成要素、ステップ、動作及び／又は素子の存在又は追加を排除しない。
【0012】
たとえ、第１、第２などが、様々な構成要素を説明するために使用されるが、これらの構成要素はこれらの用語によって制限されないことは勿論である。これらの用語は単に、ある構成要素を他の構成要素と区別するために使用されるものである。
【0013】
したがって、以下で言及される第１構成要素は技術的思想内で第２構成要素であり得ることは勿論である。他の定義がない限り、本明細書で使用する全ての用語（技術及び科学的用語を含む）は、本明細書が属する技術分野における通常の知識を有する者であれば共通的に理解できる意味として使用可能であろう。また、一般に使用される辞書で定義されている用語は、明らかに特に定義されていない限り、理想的に又は過度に解釈されない。
【0014】
図１は、一実施例による表示装置を概略的に示すブロック図である。
【0015】
図１を参照すると、表示装置（１０）は、複数の画素（Ｐ）を含む表示パネル（１００）、コントローラ（２００）、複数の画素（Ｐ）の各々にゲート信号を供給するスキャン駆動部（１５０）、複数の画素（Ｐ）の各々にデータ信号を供給するデータ駆動部（４００）、及び複数の画素（Ｐ）の各々に駆動に必要な電源を供給する電源部（５００）を含む。
【0016】
表示パネル（１００）は、画素（Ｐ）が位置する表示領域（ＡＡ）と、表示領域（ＡＡ）を取り囲むように配置され、スキャン駆動部（１５０）及びデータ駆動部（４００）が配置される非表示領域（ＮＡ）とを含む。
【0017】
表示パネル（１００）で複数のスキャンライン（ＳＣＬ）と複数のデータライン（ＤＬ）が互いに交差し、複数の画素（Ｐ）の各々は、スキャンライン（ＳＣＬ）及びデータライン（ＤＬ）に連結される。具体的に、１つの画素（Ｐ）は、スキャンライン（ＳＣＬ）を介してスキャン駆動部（１５０）からゲート信号を供給され、データライン（ＤＬ）を介してデータ駆動部（４００）からデータ信号を供給され、電源部（５００）から高電位駆動電圧（ＥＶＤＤ）と低電位駆動電圧（ＥＶＳＳ）を供給される。
【0018】
ここで、スキャンライン（ＳＣＬ）は、スキャン信号（ＳＣ）と発光制御信号（ＥＭ）を供給し、データライン（ＤＬ）は、データ電圧（Ｖｄａｔａ）を供給する。また、様々な実施例によって、スキャンライン（ＳＣＬ）は、スキャン信号（ＳＣ）を供給する複数のスキャンライン（ＳＣＬ）と、発光制御信号（ＥＭ）を供給する発光制御信号ライン（ＥＭＬ）とを含んでもよい。また、複数の画素（Ｐ）は、電源ライン（ＶＬ）をさらに含み、バイアス電圧（Ｖｏｂｓ）及び初期化電圧（Ｖａｒ、Ｖｉｎｉ）を供給されてもよい。
【0019】
また、画素（Ｐ）の各々は、図２に示すように、発光素子（ＯＬＥＤ）、及び発光素子（ＯＬＥＤ）の駆動を制御する画素回路を含む。ここで、発光素子（ＯＬＥＤ）は、アノード電極（ＡＮＯ）、カソード電極（ＣＡＴ）、及びアノード電極（ＡＮＯ）とカソード電極（ＣＡＴ）との間の発光層（ＥＬ）からなる。
【0020】
画素回路は、複数のスイッチング素子、駆動素子、及びキャパシタを含む。ここで、スイッチング素子及び駆動素子は薄膜トランジスタで構成されてもよい。画素回路において、駆動素子は、データ電圧によって発光素子（ＯＬＥＤ）に供給される電流量を制御して発光素子（ＯＬＥＤ）の発光量を調節する。また、複数のスイッチング素子は、複数のスキャンライン（ＳＣＬ）を介して供給されるスキャン信号（ＳＣ）、及び発光制御ライン（ＥＭＬ）を介して供給される発光制御信号（ＥＭ）を受信して画素回路を動作させる。
【0021】
表示パネル（１００）は、非透過型表示パネル又は透過型表示パネルで具現することができる。透過型表示パネルは、画面上に映像が表示され、背景の実物が見える透明表示装置に適用することができる。表示パネル（１００）は、フレキシブル表示パネルに製作されてもよい。フレキシブル表示パネルは、プラスチック基板を用いるＯＬＥＤパネルで具現することができる。
【0022】
画素（Ｐ）の各々は、カラーを具現するために、赤色画素、緑色画素、青色画素に分けられる。画素（Ｐ）の各々は白色画素をさらに含んでもよい。画素（Ｐ）の各々は画素回路を含む。
【0023】
表示パネル（１００）上にタッチセンサーが配置されてもよい。タッチの入力は、別途のタッチセンサーを用いてセンシングされ、又は画素（Ｐ）を介してセンシングされてもよい。タッチセンサーは、オンセルタイプ（Ｏｎ－ｃｅｌｌ ｔｙｐｅ）又はアドオンタイプ（Ａｄｄ ｏｎ ｔｙｐｅ）で表示パネルの画面上に配置され、又は表示パネル（１００）に組み込まれるインセルタイプ（Ｉｎ－ｃｅｌｌ ｔｙｐｅ）のタッチセンサーで具現することができる。
【0024】
コントローラ（２００）は、外部から入力される映像データ（ＲＧＢ）を表示パネル（１００）の大きさ及び解像度に適合するように処理してデータ駆動部（４００）に供給する。コントローラ（２００）は、外部から入力される同期信号、例えば、ドットクロック信号（ＣＬＫ）、データイネーブル信号（ＤＥ）、水平同期信号（Ｈｓｙｎｃ）、垂直同期信号（Ｖｓｙｎｃ）を用いてゲート制御信号（ＧＣＳ）とデータ制御信号（ＤＣＳ）を生成する。生成されたゲート制御信号（ＧＣＳ）とデータ制御信号（ＤＣＳ）とをスキャン駆動部（１５０）とデータ駆動部（４００）とにそれぞれ供給することで、スキャン駆動部（１５０）とデータ駆動部（４００）とを制御する。
【0025】
コントローラ（２００）は、実装されるデバイスによって、様々なプロセッサ、例えば、マイクロプロセッサ、モバイルプロセッサ、アプリケーションプロセッサなどと結合して構成されてもよい。
【0026】
ホストシステムは、テレビ（Ｔｅｌｅｖｉｓｉｏｎ）システム、セットトップボックス、ナビゲーションシステム、パソコン（ＰＣ）、ホームシアターシステム、モバイル機器、ウェアラブル機器、車両システムのうちいずれか１つであってもよい。
【0027】
コントローラ（２００）は、入力フレーム周波数をｉ倍逓倍して、入力フレーム周波数Ｘｉ（ｉは０より大きい正の整数）Ｈｚのフレーム周波数で表示パネル駆動部の動作タイミングを制御することができる。入力フレーム周波数は、ＮＴＳＣ（Ｎａｔｉｏｎａｌ Ｔｅｌｅｖｉｓｉｏｎ Ｓｔａｎｄａｒｄｓ Ｃｏｍｍｉｔｔｅｅ）方式で６０Ｈｚであり、ＰＡＬ（Ｐｈａｓｅ－Ａｌｔｅｒｎａｔｉｎｇ Ｌｉｎｅ）方式で５０Ｈｚである。
【0028】
コントローラ（２００）は、画素（Ｐ）が様々なリフレッシュレートで駆動されるように信号を生成する。すなわち、コントローラ（２００）は、可変リフレッシュレート（ＶＲＲ：Ｖａｒｉａｂｌｅ Ｒｅｆｒｅｓｈ Ｒａｔｅ）モードで、又は第１リフレッシュレートと第２リフレッシュレートとの間で転換可能に画素（Ｐ）が駆動されるように駆動と関連する信号を生成する。例えば、コントローラ（２００）は、単にクロック信号の速度を変更するか、水平ブランク（Ｈｏｒｉｚｏｎｔａｌ Ｂｌａｎｋ）或いは垂直ブランク（Ｖｅｒｔｉｃａｌ Ｂｌａｎｋ）が生じるように同期信号を生成するか、又はスキャン駆動部（１５０）をマスク方式で駆動させることで、様々なリフレッシュレートで画素（Ｐ）を駆動させることができる。
【0029】
コントローラ（２００）は、ホストシステムから受信したタイミング信号（Ｖｓｙｎｃ、Ｈｓｙｎｃ、ＤＥ）に基づき、スキャン駆動部（１５０）の動作タイミングを制御するためのゲート制御信号（ＧＣＳ）、データ駆動部（４００）の動作タイミングを制御するためのデータ制御信号（DCS）を発生する。コントローラ（２００）は、表示パネル駆動部の動作タイミングを制御してスキャン駆動部（１５０）及びデータ駆動部（４００）を同期させる。
【0030】
コントローラ（２００）から出力されたゲート制御信号（ＧＣＳ）の電圧レベルは、図示していないレベルシフタ（Ｌｅｖｅｌ ｓｈｉｆｔｅｒ）によってゲートオン電圧（ＶＧＬ、ＶＥＬ）とゲートオフ電圧（ＶＧＨ、ＶＥＨ）に変換されてスキャン駆動部（１５０）に供給されてもよい。レベルシフタは、ゲート制御信号（ＧＣＳ）のローレベル電圧（ｌｏｗ ｌｅｖｅｌ ｖｏｌｔａｇｅ）をゲートロー電圧（ＶＧＬ）に変換し、ゲート制御信号（ＧＣＳ）のハイレベル電圧（ｈｉｇｈ ｌｅｖｅｌ ｖｏｌｔａｇｅ）をゲートハイ電圧（ＶＧＨ）に変換する。ゲート制御信号（ＧＣＳ）は、スタートパルスとシフトクロックとを含む。
【0031】
スキャン駆動部（１５０）は、コントローラ（２００）から供給されたゲート制御信号（ＧＣＳ）によってスキャンライン（ＳＣＬ）にスキャン信号（ＳＣ）を供給する。スキャン駆動部（１５０）は、ＧＩＰ（Ｇａｔｅ Ｉｎ Ｐａｎｅｌ）方式で表示パネル（１００）の一側又は両側に配置されてもよい。
【0032】
スキャン駆動部（１５０）は、コントローラ（２００）の制御下でゲート信号を複数のスキャンライン（ＳＣＬ）に順に出力する。スキャン駆動部（１５０）は、シフトレジスタ（Ｓｈｉｆｔ ｒｅｇｉｓｔｅｒ）を用いてゲート信号をシフトさせることで、その信号をスキャンライン（SCＬ）に順に供給することができる。
【0033】
ゲート信号は、有機発光表示装置でスキャン信号（ＳＣ）と発光制御信号（ＥＭ）とを含んでもよい。スキャン信号（ＳＣ）は、ゲートオン電圧（ＶＧＬ）とゲートオフ電圧（ＶＧＨ）との間でスイングするスキャンパルスを含む。発光制御信号（ＥＭ）は、ゲートオン電圧（ＶＥＬ）とゲートオフ電圧（ＶＥＨ）との間でスイングする発光制御信号パルスを含んでもよい。
【0034】
スキャンパルスは、データ電圧（Ｖｄａｔａ）に同期されてデータが記入されるラインの画素（Ｐ）を選択する。発光制御信号（ＥＭ）は画素（Ｐ）の発光時間を定義する。
【0035】
スキャン駆動部（１５０）は、発光制御信号駆動部（ＥＣＰ）と、少なくとも１つ以上のスキャン駆動部（ＳＣＰ）とを含んでもよい。
【0036】
発光制御信号駆動部（ＥＣＰ）は、コントローラ（２００）からのスタートパルスとシフトクロックに応答して発光制御信号パルスを出力し、シフトクロックによって発光制御信号パルスを順にシフトする。
【0037】
少なくとも１つ以上のスキャン駆動部（ＳＣＰ）は、コントローラ（２００）からのスタートパルス（ｓｔａｒｔ ｐｕｌｓｅ）とシフトクロック（Ｓｈｉｆｔ ｃｌｏｃｋ）に応答してスキャンパルスを出力し、シフトクロックタイミングに合わせてスキャンパルスをシフトする。
【0038】
データ駆動部（４００）は、コントローラ（２００）から供給されたデータ制御信号（ＤＣＳ）によって映像データ（ＲＧＢ）をデータ電圧（Ｖｄａｔａ）に変換し、変換されたデータ電圧（Ｖｄａｔａ）をデータライン（ＤＬ）を介して画素（Ｐ）に供給する。
【0039】
図１でデータ駆動部（４００）が表示パネル（１００）の一側に１つの形態で配置されたものと示しているが、データ駆動部（４００）の数と配置位置はこれに制限されない。
【0040】
すなわち、データ駆動部（４００）は、複数の集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）で構成され、表示パネル（１００）の一側で複数に区分されて配置されてもよい。
【0041】
電源部（５００）は、直流－直流変換器（ＤＣ－ＤＣ Ｃｏｎｖｅｒｔｅｒ）を用いて、表示パネル（１００）の画素アレイと表示パネル駆動部の駆動に必要な直流（ＤＣ）電源を発生する。直流－直流変換器は、チャージポンプ（Ｃｈａｒｇｅ ｐｕｍｐ）、レギュレーター（Ｒｅｇｕｌａｔｏｒ）、降圧コンバータ（Ｂｕｃｋ Ｃｏｎｖｅｒｔｅｒ）、昇圧コンバーター（Ｂｏｏｓｔ Ｃｏｎｖｅｒｔｅｒ）などを含んでもよい。電源部（５００）は、図示していないホストシステムから印加される直流入力電圧を入力されて、ゲートオン電圧（ＶＧＬ、ＶＥＬ）、ゲートオフ電圧（ＶＧＨ、ＶＥＨ）、高電位駆動電圧（ＥＶＤＤ）、低電位駆動電圧（ＥＶＳＳ）などの直流電圧を生じ得る。ゲートオン電圧（ＶＧＬ、ＶＥＬ）とゲートオフ電圧（ＶＧＨ、ＶＥＨ）とは、図示していないレベルシフタ（Ｌｅｖｅｌ ｓｈｉｆｔｅｒ）とスキャン駆動部（１５０）とに供給される。高電位駆動電圧（ＥＶＤＤ）、低電位駆動電圧（ＥＶＳＳ）は画素（Ｐ）に共通に供給される。
【0042】
図２は、一実施例による表示装置の積層形態を示す断面図である。
【0043】
図２を参照すると、２つのスイッチング薄膜トランジスタ（ＴＦＴ１、ＴＦＴ２）及び１つのキャパシタ（ＣＳＴ）を含む断面図である。２つの薄膜トランジスタ（ＴＦＴ１、ＴＦＴ２）は、多結晶半導体物質を含むスイッチング薄膜トランジスタ又は駆動トランジスタのうちいずれか１つの薄膜トランジスタと、酸化物半導体物質を含む酸化物薄膜トランジスタ（ＴＦＴ２）とを含む。この場合、多結晶半導体物質を含む薄膜トランジスタは多結晶薄膜トランジスタ（ＴＦＴ１）と指称し、酸化物半導体物質を含む薄膜トランジスタは酸化物薄膜トランジスタ（ＴＦＴ２）と指称する。
【0044】
図２に示す多結晶薄膜トランジスタ（ＴＦＴ１）は、発光素子（ＯＬＥＤ）と連結されたエミッションスイッチング薄膜トランジスタであり、酸化物薄膜トランジスタ（ＴＦＴ２）は、キャパシタ（ＣＳＴ）と連結されたいずれか１つのスイッチング薄膜トランジスタである。
【0045】
１つの画素（Ｐ）は、発光素子（ＯＬＥＤ）、及び発光素子（ＯＬＥＤ）に駆動電流を印加する画素駆動回路を含む。画素駆動回路は基板（１１１）上に配置され、発光素子（ＯＬＥＤ）は画素駆動回路上に配置される。また、発光素子（ＯＬＥＤ）上には封止層（１２０）が配置される。封止層（１２０）は発光素子（ＯＬＥＤ）を保護する。
【0046】
画素駆動回路は、駆動薄膜トランジスタ、スイッチング薄膜トランジスタ、及びキャパシタを含む１つの画素（Ｐ）アレイ部を指称することができる。また、発光素子（ＯＬＥＤ）は、アノード電極とカソード電極、及びそれらの間に配置される発光層を含む発光のためのアレイ部を指称することができる。
【0047】
一実施例において、駆動薄膜トランジスタと少なくとも１つのスイッチング薄膜トランジスタとは、酸化物半導体をアクティブ層として用いる。酸化物半導体物質をアクティブ層として用いる薄膜トランジスタは、リーク電流の遮断効果に優れており、多結晶半導体物質をアクティブ層として用いる薄膜トランジスタに比べて相対的に製造コストが低い。よって、消費電力を減少させて製造コストを下げるために、一実施例による画素駆動回路は、酸化物半導体物質を用いた駆動薄膜トランジスタ及び少なくとも１つのスイッチング薄膜トランジスタを含む。
【0048】
画素駆動回路を構成する薄膜トランジスタは、すべて酸化物半導体物質を用いて具現してもよく、一部のスイッチング薄膜トランジスタのみ酸化物半導体物質を用いて具現してもよい。
【0049】
ただし、酸化物半導体物質を用いた薄膜トランジスタは信頼性の確保が困難であり、多結晶半導体物質を用いた薄膜トランジスタは動作速度が速く信頼性に優れるため、一実施例は、酸化物半導体物質を用いたスイッチング薄膜トランジスタ及び多結晶半導体物質を用いたスイッチング薄膜トランジスタをいずれも含む。
【0050】
基板（１１１）は、有機膜と無機膜とが交互に積層されたマルチレイヤー（Ｍｕｌｔｉ－ｌａｙｅｒ）で具現することができる。例えば、基板（１１１）は、ポリイミド（ｐｏｌｙｉｍｉｄｅ）のような有機膜と、酸化シリコン（ＳｉＯ２）のような無機膜とが互いに交互して積層されてもよい。
【0051】
基板（１１１）上には下部バッファ層（１１２ａ）が形成される。下部バッファ層（１１２ａ）は、外部から浸透する水分などを遮断するためのものであり、酸化シリコン（ＳｉＯ２）膜などを多層に積層して使用することができる。下部バッファ層（１１２ａ）の上には、透湿から素子を保護するために補助バッファ層（１１２ｂ）をさらに配置することもできる。
【0052】
基板（１１１）の上には、多結晶薄膜トランジスタ（ＴＦＴ１）が形成される。多結晶薄膜トランジスタ（ＴＦＴ１）は、多結晶半導体をアクティブ層として用いることができる。多結晶薄膜トランジスタ（ＴＦＴ１）は、電子又は正孔が移動するチャネルを含む第１アクティブ層（ＡＣＴ１）、第１ゲート電極（ＧＥ１）、第１ソース電極（ＳＤ１）、及び第１ドレイン電極（ＳＤ２）を含む。
【0053】
第１アクティブ層（ＡＣＴ１）は、第１チャネル領域、第１チャネル領域を挟んで一側に配置された第１ソース領域、及び他側に配置された第１ドレイン領域を含む。
【0054】
第１ソース領域及び第１ドレイン領域は、真性の多結晶半導体物質にＶ族又はIII族の不純物イオン、例えばリン（Ｐ）やホウ素（Ｂ）を所定の濃度でドーピングして導体化させた領域である。第１チャネル領域は、多結晶半導体物質が真性の状態を維持するもので、電子や正孔が移動する経路を提供する。
【0055】
一方、多結晶薄膜トランジスタ（ＴＦＴ１）は、第１アクティブ層（ＡＣＴ１）のうち第１チャネル領域と重なる第１ゲート電極（ＧＥ１）を含む。第１ゲート電極（ＧＥ１）と第１アクティブ層（ＡＣＴ１）との間には第１ゲート絶縁層（１１３）が配置される。第１ゲート絶縁層（１１３）は、酸化シリコン（ＳｉＯ２）膜、窒化シリコン（ＳｉＮｘ）などの無機層を単一又は多層に積層して使用することができる。
【0056】
一実施例において、多結晶薄膜トランジスタ（ＴＦＴ１）は、第１ゲート電極（ＧＥ１）が第１アクティブ層（ＡＣＴ１）の上部に位置するトップゲート構造である。これによって、キャパシタ（ＣＳＴ）に含まれる第１電極（ＣＳＴ１）と、酸化物薄膜トランジスタ（ＴＦＴ２）に含まれる遮光層（ＬＳ）とを、第１ゲート電極（ＧＥ１）と同一の物質で形成することができる。第１ゲート電極（ＧＥ１）、第１電極（ＣＳＴ１）、及び遮光層（ＬＳ）を１つのマスク工程によって形成することで、マスク工程を減らすことができる。
【0057】
第１ゲート電極（ＧＥ１）は金属物質で構成される。例えば、第１ゲート電極（ＧＥ１）は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）及び銅（Ｃｕ）のいずれか１つ又はこれらの合金からなる単層或いは多層であってもよいが、これらに限定されない。
【0058】
第１ゲート電極（ＧＥ１）上には第１層間絶縁層（１１４）が配置される。第１層間絶縁層（１１４）は、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮｘ）などで具現することができる。
【0059】
表示パネル（１００）は、第１層間絶縁層（１１４）の上に順に配置された上部バッファ層（１１５）、第２ゲート絶縁層（１１６）、及び第２層間絶縁層（１１７）をさらに含んでもよく、多結晶薄膜トランジスタ（ＴＦＴ１）は、第２層間絶縁層（１１７）上に形成され、第１ソース領域及び第１ドレイン領域とそれぞれ連結される第１ソース電極（ＳＤ１）及び第１ドレイン電極（ＳＤ２）を含む。
【0060】
第１ソース電極（ＳＤ１）及び第１ドレイン電極（ＳＤ２）は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）及び銅（Ｃｕ）のいずれか１つ又はこれらの合金からなる単層或いは多層であってもよいが、これらに限定されない。
【0061】
上部バッファ層（１１５）は、多結晶半導体物質で具現された第１アクティブ層（ＡＣＴ１）から、酸化物半導体物質で具現された酸化物薄膜トランジスタ（ＴＦＴ２）の第２アクティブ層（ＡＣＴ２）を離隔させ、第２アクティブ層（ＡＣＴ２）を形成できる基盤を提供する。
【0062】
第２ゲート絶縁層（１１６）は、酸化物薄膜トランジスタ（ＴＦＴ２）の第２アクティブ層（ＡＣＴ２）を覆う。第２ゲート絶縁層（１１６）は、酸化物半導体物質で具現された第２アクティブ層（ＡＣＴ２）上に形成されるため無機膜で具現される。例えば、第２ゲート絶縁層（１１６）は、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮｘ）などであってもよい。
【0063】
第２ゲート電極（ＧＥ２）は金属物質で構成される。例えば、第２ゲート電極（ＧＥ２）は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）及び銅（Ｃｕ）のいずれか１つ又はこれらの合金からなる単層或いは多層であってもよいが、これらに限定されない。
【0064】
一方、酸化物薄膜トランジスタ（ＴＦＴ２）は、上部バッファ層（１１５）上に形成され、酸化物半導体物質で具現された第２アクティブ層（ＡＣＴ２）、第２ゲート絶縁層（１１６）上に配置された第２ゲート電極（ＧＥ２）、第２層間絶縁層（１１７）上に配置された第２ソース電極（ＳＤ３）、及び第２ドレイン電極（ＳＤ４）を含む。
【0065】
第２アクティブ層（ＡＣＴ２）は、酸化物半導体物質で具現され、不純物がドープされていない真性の第２チャネル領域と、不純物がドープされて導体化された第２ソース領域及び第２ドレイン領域とを含む。
【0066】
酸化物薄膜トランジスタ（ＴＦＴ２）は、上部バッファ層（１１５）の下部に位置し、第２アクティブ層（ＡＣＴ２）と重なる遮光層（ＬＳ）をさらに含む。遮光層（ＬＳ）は、アクティブ層（４０１）に入射する光を遮断して酸化物薄膜トランジスタ（ＴＦＴ２）の信頼性を確保することができる。遮光層（ＬＳ）は、第１ゲート電極（ＧＥ１）と同一の物質から形成され、第１ゲート絶縁層（１１３）の上部表面に形成されてもよい。遮光層（ＬＳ）は、第２ゲート電極（ＧＥ２）に電気的に連結され、デュアルゲートを構成してもよい。
【0067】
第２ソース電極（ＳＤ３）及び第２ドレイン電極（ＳＤ４）は、第１ソース電極（ＳＤ１）、及び第１ドレイン電極（ＳＤ２）と共に第２層間絶縁層（１１７）上で同一の物質で同時に形成することで、マスク工程数を減らすことができる。
【0068】
一方、第１層間絶縁層（１１４）上に第２電極（ＣＳＴ２）を第１電極（ＣＳＴ１）と重なるように配置してキャパシタ（ＣＳＴ）を具現してもよい。第２電極（ＣＳＴ２）は、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）及び銅（Ｃｕ）のいずれか１つ又はこれらの合金からなる単層或いは多層であってもよい。
【0069】
キャパシタ（ＣＳＴ）は、データライン（ＤＬ）を介して印加されるデータ電圧を一定期間格納して発光素子（ＯＬＥＤ）に提供する。キャパシタ（ＣＳＴ）は、互いに対応する２つの電極と、それらの間に配置される誘電体とを含む。第１電極（ＣＳＴ１）と第２電極（ＣＳＴ２）との間には第１層間絶縁層（１１４）が位置する。
【0070】
キャパシタ（ＣＳＴ）のうち第１電極（ＣＳＴ１）又は第２電極（ＣＳＴ２）は、酸化物薄膜トランジスタ（ＴＦＴ２）の第２ソース電極（ＳＤ３）又は第２ドレイン電極（ＳＤ４）に電気的に連結されてもよい。しかし、これに限定されず、画素駆動回路によってキャパシタ（ＣＳＴ）の連結関係は変わる。
【0071】
一方、画素駆動回路の上には、画素駆動回路の上端を平坦化するために第１平坦化層（１１８）及び第２平坦化層（１１９）が順に配置される。第１平坦化層（１１８）及び第２平坦化層（１１９）は、ポリイミドやアクリル樹脂のような有機膜であってもよい。
【0072】
また、第２平坦化層（１１９）の上には発光素子（ＯＬＥＤ）が形成される。
【0073】
発光素子（ＯＬＥＤ）は、アノード電極（ＡＮＯ）、カソード電極（ＣＡＴ）、及びアノード電極（ＡＮＯ）とカソード電極（ＣＡＴ）との間に配置された発光層（ＥＬ）を含む。カソード電極（ＣＡＴ）と連結された低電位電圧を共通に用いる画素駆動回路で具現する場合、アノード電極（ＡＮＯ）は各サブ画素毎に別の電極として配置される。仮に、高電位電圧を共通に用いる画素駆動回路で具現する場合は、カソード電極（ＣＡＴ）が各サブ画素毎に別の電極として配置されてもよい。
【0074】
発光素子（ＯＬＥＤ）は、第１平坦化層（１１８）上に配置された中間電極（ＣＮＥ）を介して駆動素子に電気的に連結される。具体的に、発光素子（ＯＬＥＤ）のアノード電極（ＡＮＯ）と、画素駆動回路を構成する多結晶薄膜トランジスタ（ＴＦＴ１）の第１ソース電極（ＳＤ１）とは、中間電極（ＣＮＥ）によって互いに連結される。
【0075】
アノード電極（ＡＮＯ）は、第２平坦化層（１１９）を貫通するコンタクトホールを介して露出した中間電極（ＣＮＥ）と連結される。また、中間電極（ＣＮＥ）は、第１平坦化層（１１８）を貫通するコンタクトホールを介して露出した第１ソース電極（ＳＤ１）と連結される。
【0076】
中間電極（ＣＮＥ）は、第１ソース電極（ＳＤ１）とアノード電極（ＡＮＯ）とを連結する媒介物の役割をする。中間電極（ＣＮＥ）は、銅（Ｃｕ）、銀（Ａｇ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）のような導電物質から形成してもよい。
【0077】
アノード電極（ＡＮＯ）は、透明導電膜、及び反射効率の高い不透明導電膜を含む多層構造で形成されてもよい。透明導電膜としては、インジウム－チン－オキシド（ＩＴＯ）又はインジウム－ジンク－オキシド（ＩＺＯ）のような仕事関数値が比較的大きい物質からなり、不透明導電膜としては、アルミニウム（Ａｌ）、銀（Ａｇ）、銅（Ｃｕ）、鉛（Ｐｂ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、又はこれらの合金を含む単層或いは多層構造でなってもよい。例えば、アノード電極（ＡＮＯ）は、透明導電膜、不透明導電膜、及び透明導電膜が順に積層された構造で形成され、又は透明導電膜及び不透明導電膜が順に積層された構造で形成されてもよい。
【0078】
発光層（ＥＬ）は、アノード電極（ＡＮＯ）上に正孔関連層、有機発光層、電子関連層の順又は逆順に積層されて形成される。
【0079】
バンク層（ＢＮＫ）は、各画素（Ｐ）のアノード電極（ＡＮＯ）を露出させる画素定義膜であってもよい。バンク層（ＢＮＫ）は、隣接する画素（Ｐ）間の光干渉を防止するように不透明な材質（例えば、ブラック）から形成されてもよい。この場合、バンク層（ＢＮＫ）は、カラー顔料、有機ブラック及びカーボンのうち少なくともいずれか１つからなる遮光物質を含む。バンク層（ＢＮＫ）の上にはスペーサ（７００）がさらに配置されてもよい。
【0080】
カソード電極（ＣＡＴ）は、発光層（ＥＬ）を挟んでアノード電極（ＡＮＯ）と対向し、発光層（ＥＬ）の上部面及び側面上に形成される。カソード電極（ＣＡＴ）は、表示領域（ＡＡ）の全体に一体に形成されてもよい。カソード電極（ＣＡＴ）は、全面発光型有機発光表示装置に適用される場合、インジウム－チン－オキシド（ＩＴＯ）又はインジウム－ジンク－オキシド（ＩＺＯ）のような透明導電膜でなってもよい。
【0081】
カソード電極（ＣＡＴ）の上には、水分の浸透を阻害する封止層（１２０）がさらに配置されてもよい。
【0082】
封止層（１２０）は、外部の水分及び酸素に脆弱な発光素子（ＥＬ）に外部の水分及び酸素が浸透することを遮断することができる。このために、封止層（１２０）は、少なくとも１層の無機封止層と、少なくとも１層の有機封止層とを備えることができるが、これに限定されるものではない。本発明では、第１封止層（１２１）、第２封止層（１２２）、及び第３封止層（１２３）が順に積層された封止層（１２０）の構造を例として説明する。
【0083】
第１封止層（１２１）は、カソード電極（ＣＡＴ）が形成された基板（１１１）上に形成される。第３封止層（１２３）は、第２封止層（１２２）が形成された基板（１１１）上に形成され、第１封止層（１２１）と共に第２封止層（１２２）の上部面、下部面及び側面を取り囲むように形成されてもよい。このような第１封止層（１２１）及び第３封止層（１２３）は、外部の水分及び酸素が発光素子（ＥＬ）に浸透することを最小化又は防止することができる。第１封止層（１２１）及び第３封止層（１２３）は、窒化シリコン（ＳｉＮｘ）、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯＮ）、又は酸化アルミニウム（Ａｌ２Ｏ３）のような低温蒸着が可能な無機絶縁材質から形成されてもよい。第１封止層（１２１）及び第３封止層（１２３）は、低温雰囲気で蒸着されるので、第１封止層（１２１）及び第３封止層（１２３）の蒸着工程の際、高温雰囲気に脆弱な発光素子（ＥＬ）の損傷を防止することができる。
【0084】
第２封止層（１２２）は、表示装置（１０）の反りによる各層間の応力を緩和させる緩衝役割をし、各層間の段差を平坦化することができる。この第２封止層（１２２）は、第１封止層（１２１）が形成された基板（１１１）上にアクリル樹脂（ａｃｒｙｌ ｒｅｓｉｎ）、エポキシ樹脂（ｅｐｏｘｙ ｒｅｓｉｎ）、フェノール樹脂（ｐｈｅｎｏｌｉｃ ｒｅｓｉｎ）、ポリアミド樹脂（ｐｏｌｙａｍｉｄｅ ｒｅｓｉｎ）、ポリイミド樹脂（ｐｏｌｙｉｍｉｄｅ ｒｅｓｉｎ）及びポリエチレン又はシリコンオキシカーボン（ＳｉＯＣ）のような非感光性有機絶縁材質又はフォトアクリルのような感光性有機絶縁材質から形成されてもよいが、これらに限定されるものではない。第２封止層（１２２）がインクジェット方式によって形成される場合、液状形態の第２封止層（１２２）が基板（１１１）のエッジに拡散することを防止するようにダム（ＤＡＭ）が配置されてもよい。ダム（ＤＡＭ）は、第２封止層（１２２）より基板（１１１）のエッジにさらに近く配置される。このようなダム（ＤＡＭ）によって、基板（１１１）の最外郭に配置される導電パッドが配置されるパッド領域に第２封止層（１２２）が拡散することを防止することができる。
【0085】
ダム（ＤＡＭ）は、第２封止層（１２２）の拡散を防止するように設計されるが、工程中でダム（ＤＡＭ）の高さを超えるように第２封止層（１２２）が形成される場合、有機層である第２封止層（１２２）が外部に露出し得るので、水分などが発光素子の内部に容易に浸透することがある。よって、これを防止するためにダム（ＤＡＭ）は少なくとも１０個以上重複して形成されてもよい。
【0086】
ダム（ＤＡＭ）は、非表示領域（ＮＡ）の第２層間絶縁層（１１７）上に配置されてもよい。
【0087】
また、ダム（ＤＡＭ）は、第１平坦化層（１１８）及び第２平坦化層（１１９）と同時に形成されてもよい。第１平坦化層（１１８）の形成時にダム（ＤＡＭ）の下部層が共に形成され、第２平坦化層（１１９）に形成時にダム（ＤＡＭ）の上部層が共に形成されることで、二重構造で積層されて形成されてもよい。
【0088】
したがって、ダム（ＤＡＭ）は、第１平坦化層（１１８）及び第２平坦化層（１１９）と同一の物質で構成されてもよいが、これに限定されるものではない。
【0089】
ダム（ＤＡＭ）は、低電位駆動電源ライン（ＶＳＳ）と重畳して形成されてもよい。例えば、非表示領域（ＮＡ）でダム（ＤＡＭ）が位置する領域の下部層には、低電位駆動電源ライン（ＶＳＳ）が形成されてもよい。
【0090】
低電位駆動電源ライン（ＶＳＳ）は、スキャン駆動部（１５０）より外郭に位置してもよい。また、低電位駆動電源ライン（ＶＳＳ）は、カソード電極（ＣＡＴ）と連結されて共通電圧を印加してもよい。
【0091】
一方、スキャン駆動部（１５０）は、図２に示すように、表示領域（ＡＡ）上に配置されてもよい。
【0092】
低電位駆動電源ライン（ＶＳＳ）は、スキャン駆動部（１５０）より外側に配置される。低電位駆動電源ライン（ＶＳＳ）は、スキャン駆動部（１５０）より外側に配置され、表示領域（ＡＡ）を取り囲む。例えば、低電位駆動電源ライン（ＶＳＳ）は、第１ゲート電極（ＧＥ１）と同一の物質からなってもよいが、こらに制限されず、第２電極（ＣＳＴ２）又は第１ソース及びドレイン電極（ＳＤ１、ＳＤ２）と同一の物質からなってもよいが、これに制限されない。
【0093】
また、低電位駆動電源ライン（ＶＳＳ）は、カソード電極（ＣＡＴ）に電気的に連結されてもよい。低電位駆動電源ライン（ＶＳＳ）は、表示領域（ＡＡ）の複数の画素（Ｐ）に低電位駆動電圧（ＥＶＳＳ）を供給することができる。
【0094】
封止層（１２０）の上にはタッチ層が配置されてもよい。タッチ層でタッチバッファー膜（１５１）は、タッチ電極連結ライン（１５２、１５４）とタッチ電極（１５５、１５６）とを含むタッチセンサーメタルと、発光素子（ＥＬ）のカソード電極（ＣＡＴ）との間に位置してもよい。
【0095】
タッチバッファー膜（１５１）は、タッチバッファー膜（１５１）上に配置されるタッチセンサーメタルの製造工程時に用いられる薬液（現像液又はエッチング液など）、又は外部からの水分などが有機物を含む発光層（ＥＬ）に浸透することを遮断することができる。これによって、タッチバッファー膜（１５１）は、薬液又は水分に脆弱な発光層（ＥＬ）の損傷を防止することができる。
【0096】
タッチバッファー膜（１５１）は、高温に脆弱な有機物を含む発光層（ＥＬ）の損傷を防止するために、一定の温度（例：１００℃以下の低温で形成可能であり、１～３の低誘電率を有する有機絶縁材質から形成される。例えば、タッチバッファー膜（１５１）は、アクリル系、エポキシ系又はシロキサン（Ｓｉｌｏｘａｎ）系の材質から形成されてもよい。有機絶縁材質で平坦化性能を有するタッチバッファー膜（１５１）は、有機発光表示装置の反りによる封止層（１２０）の損傷、及びタッチバッファー膜（１５１）上に形成されるタッチセンサーメタルの破れ現象を防止することができる。
【0097】
ミューチュアルキャパシタンスに基づくタッチセンサー構造によると、タッチバッファー膜（１５１）上にタッチ電極（１５５、１５６）が配置され、タッチ電極（１５５、１５６）は互いに交差するように配置されてもよい。
【0098】
タッチ電極連結ライン（１５２、１５４）は、タッチ電極（１５５、１５６）の間を電気的に連結することができる。タッチ電極連結ライン（１５２、１５４）とタッチ電極（１５５、１５６）とは、タッチ絶縁膜（１５３）を挟んで互いに異なる層に位置してもよい。
【0099】
タッチ電極連結ライン（１５２、１５４）は、バンク層（１６５）と重なるように配置され、開口率の低下を防止することができる。
【0100】
一方、タッチ電極（１５５、１５６）は、タッチ電極連結ライン（１５２）の一部が封止層（１２０）の上部及び側面とダム（ＤＡＭ）の上部及び側面を通り、タッチパッド（ＰＡＤ）を介してタッチ駆動回路（図示せず）に電気的に連結されてもよい。
【0101】
タッチ電極連結ライン（１５２）の一部は、タッチ駆動回路からタッチ駆動信号を供給されてタッチ電極（１５５、１５６）に伝達することができ、タッチ電極（１５５、１５６）でのタッチセンシング信号をタッチ駆動回路に伝達することもできる。
【0102】
タッチ電極（１５５、１５６）の上にタッチ保護膜（１５７）が配置されてもよい。図面において、タッチ保護膜（１５７）はタッチ電極（１５５、１５６）上にのみ配置されたものと示しているが、これに限定されず、タッチ保護膜（１５７）がダム（ＤＡＭ）の前又は後まで拡張されてタッチ電極連結ライン（１５２）上に配置されてもよい。
【0103】
また、封止層（１２０）上にカラーフィルタ（図示せず）がさらに配置されてもよく、カラーフィルタはタッチ層上に位置してもよく、封止層（１２０）とタッチ層との間に位置してもよい。
【0104】
図３は、一実施例による表示装置におけるスキャン駆動部の構成に対する図である。
【0105】
一実施例によるゲート駆動回路（１５０）は、基板（１１１）の表示領域（ＡＡ）内に具現（又は内蔵）されてもよい。ゲート駆動回路（１５０）は、パッド部とスキャン制御ライン（ＧＣＬ）を介して供給されるゲート制御信号又は発光制御信号に基づいてスキャン信号を生成し、複数のスキャンライン（ＳＣＬ）又は発光制御ライン（ＥＭＬ）に順に供給することができる。
【0106】
スキャン制御ライン（ＧＣＬ）は、スタート信号ライン、複数のシフトクロックライン、少なくとも１つのゲート駆動電圧ライン、及び少なくとも１つのゲート共通電圧ラインを含んでもよい。スキャン制御ライン（ＧＣＬ）は、第２方向（ＤＲ２）に沿って長く延び、第１方向（ＤＲ１）に沿って予め定められた間隔を有するように基板（１１１）の表示領域（ＡＡ）上に配置されてもよい。例えば、スキャン制御ライン（ＧＣＬ）は、第１方向（ＤＲ１）に沿って少なくとも１つの画素（Ｐ）の間に配置されてもよい。
【0107】
一実施例によるゲート駆動回路（１５０）は、図３に示すように、第１ステージ回路部（１５０ａ）、及び第２ステージ回路部（１５０ｂ）を含むシフトレジスタで具現することができる。第１ステージ回路部（１５０ａ）、及び第２ステージ回路部（１５０ｂ）は、第１方向（ＤＲ１）で離隔して配置されてもよい。第１ステージ回路部（１５０ａ）、及び第２ステージ回路部（１５０ｂ）は、それぞれ第１方向（ＤＲ１）に沿って基板（１１１）の第１面上の各水平ラインに別々に配置され、第２方向（ＤＲ２）に沿って互いに従属して連結されてもよい。第１ステージ回路部（１５０ａ）、及び第２ステージ回路部（１５０ｂ）の各々は、第１パッド部（１１０）とスキャン制御ライン（ＧＣＬ）を介して供給されるゲート制御信号に応答して、定められた手順によってスキャン信号を生成し、該当するスキャンライン（ＳＣＬ）に供給することができる。第１ステージ回路部（１５０ａ）、及び第２ステージ回路部（１５０ｂ）については後で詳しく説明する。
【0108】
図４は、一実施例による表示装置における画素回路に対する図である。
【0109】
図４は、説明のために画素回路を例示的に示すだけ、発光信号（ＥＭ（ｎ））が印加されて発光素子（ＥＬ）の発光を制御できる構造であれば制限されない。例えば、画素回路は追加のスキャン信号及びこれに連結されたスイッチング薄膜トランジスタ、追加の初期化電圧が印加されるスイッチング薄膜トランジスタを含んでもよく、スイッチング素子の連結関係やキャパシタの連結位置も多様に配置することができる。以下では説明の便宜のために図４の画素回路構造を有する表示装置を説明する。
【0110】
図４を参照すると、複数の画素（Ｐ）の各々は、駆動トランジスタ（ＤＴ）を有する画素回路、及び画素回路に連結された発光素子（ＥＬ）を含んでもよい。
【0111】
画素回路は、発光素子（ＥＬ）に流れる駆動電流を制御して発光素子（ＥＬ）を駆動することができる。画素回路は、駆動トランジスタ（ＤＴ）、第１～第７トランジスタ（Ｔ１～Ｔ７）、及びキャパシタ（Ｃｓｔ）を含んでもよい。トランジスタ（ＤＴ、Ｔ１～Ｔ７）の各々は、第１電極、第２電極及びゲート電極を含んでもよい。第１電極及び第２電極の一方はソース電極であり、第１電極及び第２電極の他方はドレイン電極であってもよい。
【0112】
トランジスタ（ＤＴ、Ｔ１～Ｔ７）の各々は、Ｐタイプ薄膜トランジスタ又はＮタイプ薄膜トランジスタであってもよい。図３の実施例において、第１トランジスタ（Ｔ１）と第７トランジスタ（Ｔ７）はＮタイプ薄膜トランジスタであり、残りのトランジスタ（ＤＴ、Ｔ２～Ｔ６）はＰタイプ薄膜トランジスタであると構成されている。ただし、これに限定されず、実施例によってトランジスタ（ＤＴ、Ｔ１～Ｔ７）の全部又は一部がＰタイプ薄膜トランジスタであるか、又はＮタイプ薄膜トランジスタであってもよい。また、Ｎタイプ薄膜トランジスタは酸化物薄膜トランジスタであってもよく、Ｐタイプ薄膜トランジスタは多結晶シリコン薄膜トランジスタであってもよい。
【0113】
以下では、第１トランジスタ（Ｔ１）と第７トランジスタ（Ｔ７）はＮタイプ薄膜トランジスタであり、残りのトランジスタ（ＤＴ、Ｔ２～Ｔ６）はＰタイプ薄膜トランジスタであると例示して説明する。したがって、第１トランジスタ（Ｔ１）と第７トランジスタ（Ｔ７）はハイ電圧が印加されてターンオン動作し、残りのトランジスタ（ＤＴ、Ｔ２～Ｔ６）はロー電圧が印加されてターンオン動作する。
【0114】
一例によると、画素回路を構成する第１トランジスタ（Ｔ１）は補償トランジスタ、第２トランジスタ（Ｔ２）はデータ供給トランジスタ、第３及び第４トランジスタ（Ｔ３、Ｔ４）は発光制御トランジスタ、第５トランジスタ（Ｔ５）はバイアストランジスタ、第６及び第７トランジスタ（Ｔ６、Ｔ７）は初期化トランジスタとして機能することができる。
【0115】
発光素子（ＥＬ）は、アノード電極 及びカソード電極を含んでもよい。発光素子（ＥＬ）のアノード電極は第５ノード（Ｎ５）に連結され、カソード電極は低電位駆動電圧（ＥＶＳＳ）に連結されてもよい。
【0116】
駆動トランジスタ（ＤＴ）は、第２ノード（Ｎ２）に連結される第１電極、第３ノード（Ｎ３）に連結される第２電極、及び第１ノード（Ｎ１）に連結されるゲート電極を含んでもよい。駆動トランジスタ（ＤＴ）は、第１ノード（Ｎ１）の電圧（又は後述するキャパシタ（Ｃｓｔ）に格納されたデータ電圧）に基づいて駆動電流（Ｉｄ）を発光素子（ＥＬ）に提供することができる。
【0117】
第１トランジスタ（Ｔ１）は、第１ノード（Ｎ１）に連結される第１電極、第３ノード（Ｎ３）に連結される第２電極、及び第１スキャン信号（ＳＣ１（ｎ））を受信するゲート電極を含んでもよい。第１トランジスタ（Ｔ１）は、第１スキャン信号（ＳＣ１（ｎ））に応答してターンオンされ、データ電圧 第１ノード（Ｎ１）及び第３ノード（Ｎ３）の間にダイオード連結されることで、駆動トランジスタ（ＤＴ）の閾値電圧（Ｖｔｈ）をサンプリングすることができる。このような第１トランジスタ（Ｔ１）は補償トランジスタであってもよい。
【0118】
キャパシタ（Ｃｓｔ）は、第１ノード（Ｎ１）と第４ノード（Ｎ４）との間に連結又は形成されてもよい。キャパシタ（Ｃｓｔ）は、提供される高電位駆動電圧（ＥＶＤＤ）を格納又は保持することができる。
【0119】
第２トランジスタ（Ｔ２）は、データライン（ＤＬ）に連結される（又はデータ電圧（Ｖｄａｔａ）を受信する）第１電極、第２ノード（Ｎ２）に連結される第２電極、及び第２スキャン信号（ＳＣ２（ｎ））を受信するゲート電極を含んでもよい。第２トランジスタ（Ｔ２）は、第２スキャン信号（ＳＣ２（ｎ））に応答してターンオンされ、データ電圧（Ｖｄａｔａ）を第２ノード（Ｎ２）に伝達することができる。このような第２トランジスタ（Ｔ２）はデータ供給トランジスタであってもよい。
【0120】
第３トランジスタ（Ｔ３）及び第４トランジスタ（Ｔ４）（又は第１及び第２発光制御トランジスタ）は、高電位駆動電圧（ＥＶＤＤ）及び発光素子（ＥＬ）の間に連結され、駆動トランジスタ（ＤＴ）によって生成される駆動電流（Ｉｄ）が移動する電流移動経路を形成することができる。
【0121】
第３トランジスタ（Ｔ３）は、第４ノード（Ｎ４）に連結されて高電位駆動電圧（ＥＶＤＤ）を受信する第１電極、第２ノード（Ｎ２）に連結される第２電極、及び発光制御信号（ＥＭ（ｎ））を受信するゲート電極を含んでもよい。
【0122】
第４トランジスタ（Ｔ４）は、第３ノード（Ｎ３）に連結される第１電極、第５ノード（Ｎ５）（又は発光素子（ＥＬ）のアノード電極）に連結される第２電極、及び発光制御信号（ＥＭ（ｎ））を受信するゲート電極を含んでもよい。
【0123】
第３及び第４トランジスタ（Ｔ３、Ｔ４）は、発光制御信号（ＥＭ（ｎ））に応答してターンオンされ、この場合、駆動電流（Ｉｄ）が発光素子（ＥＬ）に提供され、発光素子（ＥＬ）は、駆動電流（Ｉｄ）に対応する輝度を有して発光することができる。
【0124】
第５トランジスタ（Ｔ５）は、バイアス電圧（Ｖｏｂｓ）を受信する第１電極、第２ノード（Ｎ２）に連結される第２電極、及び第３スキャン信号（ＳＣ３（ｎ））を受信するゲート電極を含んでもよい。このような第５トランジスタ（Ｔ５）は、バイアストランジスタであってもよい。
【0125】
第６トランジスタ（Ｔ６）は、第１初期化電圧（Ｖａｒ）を受信する第１電極、第５ノード（Ｎ５）に連結される第２電極、及び第３スキャン信号（ＳＣ３（ｎ））を受信するゲート電極を含んでもよい。
【0126】
第６トランジスタ（Ｔ６）は、発光素子（ＥＬ）が発光する前に（又は発光素子（ＥＬ）が発光した後に）、第３スキャン信号（ＳＣ３（ｎ））に応答してターンオンされ、第１初期化電圧（Ｖａｒ）を用いて発光素子（ＥＬ）のアノード電極（又は画素電極）を初期化することができる。発光素子（ＥＬ）は、アノード電極とカソード電極との間に形成される寄生キャパシタを有してもよい。また、発光素子（ＥＬ）の発光中に寄生キャパシタが充電され、発光素子（ＥＬ）のアノード電極が特定の電圧を有することができる。よって、第６トランジスタ（Ｔ６）を介して第１初期化電圧（Ｖａｒ）を発光素子（ＥＬ）のアノード電極に印加することで、発光素子（ＥＬ）に蓄積された電荷量を初期化することができる。
【0127】
本明細書において、第５及び第６トランジスタ（Ｔ５、Ｔ６）のゲート電極は、第３スキャン信号（ＳＣ３（ｎ））を共通に受信するものと構成されている。しかし、必ずこれに限定されるものではなく、第５及び第６トランジスタ（Ｔ５、Ｔ６）のゲート電極は、別々のスキャン信号を受信してそれぞれ独立して制御されるように構成されてもよい。
【0128】
第７トランジスタ（Ｔ7）は、第２初期化電圧（Ｖｉｎｉ）を受信する第１電極、第１ノード（Ｎ１）に連結される第２電極、及び第４スキャン信号（ＳＣ４（ｎ））を受信するゲート電極を含んでもよい。
【0129】
第７トランジスタ（Ｔ７）は、第４スキャン信号（ＳＣ４（ｎ））に応答してターンオンされ、第２初期化電圧（Ｖｉｎｉ）を用いて駆動トランジスタ（ＤＴ）のゲート電極を初期化することができる。駆動トランジスタ（ＤＴ）のゲート電極は、キャパシタ（Ｃｓｔ）に格納された高電位駆動電圧（ＥＶＤＤ）によって不要な電荷が残留し得る。よって、第７トランジスタ（Ｔ７）を介して第２初期化電圧（Ｖｉｎｉ）を駆動トランジスタ（ＤＴ）のゲート電極に印加することで、残留する電荷量を初期化することができる。
【0130】
【0131】
実施例による表示装置は、ＶＲＲ（可変リフレッシュレート：ｖａｒｉａｂｌｅ ｒｅｆｒｅｓｈ ｒａｔｅ）モード表示装置として動作することができる。ＶＲＲモードは、一定の周波数で駆動し、高速駆動が必要な時点では、データ電圧（Ｖｄａｔａ）が更新されるリフレッシュレートを増加させて画素を動作させ、消費電力を下げるか又は低速駆動が必要な時点では、リフレッシュレート（ｒｅｆｒｅｓｈ ｒａｔｅ）を下げて画素を動作させることができる。
【0132】
複数の画素（Ｐ）の各々は、１秒内でリフレッシュ（Ｒｅｆｒｅｓｈ）フレーム及びホールド（ｈｏｌｄ）フレームの組み合わせによって駆動されてもよい。本明細書において、１つのセットは、１秒間でデータ電圧（Ｖｄａｔａ）が更新されるリフレッシュ期間と、データ電圧（Ｖｄａｔａ）が更新されないホールド期間との組み合わせが繰り返されるものと定義する。また、１つのセット期間は、リフレッシュ期間とホールド期間との組み合わせが繰り返される週期となる。
【0133】
リフレッシュレートを１２０Ｈｚで駆動する場合、リフレッシュ期間だけで駆動することができる。すなわち、１秒内でリフレッシュ期間が１２０回駆動することができる。１つのリフレッシュ期間は１／１２０＝８．３３ｍｓであり、１つのセット期間も８．３３ｍｓとなる。
【0134】
リフレッシュレートを６０Ｈｚで駆動する場合、リフレッシュ期間とホールド期間とが交互して駆動されてもよい。すなわち、１秒内でリフレッシュ期間とホールド期間とがそれぞれ６０回ずつ交互して駆動されてもよい。１つのリフレッシュ期間及び１つのホールド期間の各々の期間は０．５／６０＝８．３３ｍｓであり、１つのセット期間は１６．６６ｍｓとなる。
【0135】
リフレッシュレートを１Ｈｚで駆動する場合、１つのフレームは、１つのリフレッシュ期間と、１つのリフレッシュ期間後の１１９個のホールド期間とで駆動されてもよい。また、リフレッシュレートを１Ｈｚで駆動する場合、１つのフレームは複数のリフレッシュ期間と複数のホールド期間とで駆動されてもよい。このとき、１つのリフレッシュ期間及び１つのホールド期間の各々の期間は１／１２０＝８．３３ｍｓであり、１つのセットは１ｓとなる。
【0136】
リフレッシュ期間は、新しいデータ電圧（Ｖｄａｔａ）を充電して駆動トランジスタ（ＤＴ）に新しいデータ電圧（Ｖｄａｔａ）が印加される一方、ホールド期間は、以前のフレームのデータ電圧（Ｖｄａｔａ）をそのまま維持して用いる。一方、ホールド期間は、駆動トランジスタ（ＤＴ）に新しいデータ電圧（Ｖｄａｔａ）が印加される過程が省略されるという意味でスキップ（Ｓｋｉｐ）期間ともいう。
【0137】
複数の画素（Ｐ）の各々は、リフレッシュ期間中に画素回路内に充電されるか、又は残存する電圧を初期化することができる。具体的に、複数の画素（Ｐ）の各々は、リフレッシュ期間で以前のフレーム（Ｆｒａｍｅ）で格納されたデータ電圧（Ｖｄａｔａ）及び高電位駆動電圧（ＥＶＤＤ）の影響を除去することができる。よって、複数の画素（Ｐ）の各々は、ホールド期間で新しいデータ電圧（Ｖｄａｔａ）に対応する映像を表示することができる。
【0138】
複数の画素（Ｐ）の各々は、ホールド期間中にデータ電圧（Ｖｄａｔａ）に対応する駆動電流を発光素子（ＥＬ）に提供して映像を表示し、発光素子（ＥＬ）のターンオン状態を維持することができる。
【0139】
まず、図５Ａのリフレッシュ期間の画素回路及び発光素子の駆動について説明する。リフレッシュ期間は、少なくとも１つのバイアス区間（Ｔｏｂｓ１、Ｔｏｂｓ２）、初期化区間（Ｔｉ）、サンプリング区間（Ｔｓ）、発光区間（Ｔｅ）を含んで動作することができるが、これは、一実施例にすぎず、必ずこのような手順に拘束されるわけではない。
【0140】
図５Ａを参照すると、画素回路は、リフレッシュ期間中に少なくとも１つのバイアス区間（Ｔｏｂｓ１、Ｔｏｂｓ２）を含んで動作することができる。
【0141】
少なくとも１つのバイアス区間（Ｔｏｂｓ１、Ｔｏｂｓ２）は、バイアス電圧（Ｖｏｂｓ）が印加されるオンバイアスストレス動作（ＯＢＳ）が行われる区間であり、発光制御信号（ＥＭ（ｎ））はハイ電圧であり、第３及び第４トランジスタ（Ｔ３、Ｔ４）はオフ動作する。第１スキャン信号（ＳＣ１（ｎ））と第４スキャン信号（ＳＣ４（ｎ））とはロー電圧であり、第１トランジスタ（Ｔ１）と第７トランジスタ（Ｔ７）とはオフ動作する。第２スキャン信号（ＳＣ２）はハイ電圧であり、第２トランジスタ（Ｔ２）はオフ動作する。
【0142】
第３スキャン信号（ＳＣ３（ｎ））はロー電圧で入力され、第５及び第６トランジスタ（Ｔ５、Ｔ６）はターンオンされる。第５トランジスタ（Ｔ５）がターンオンされることによって、バイアス電圧（Ｖｏｂｓ）が第２ノード（Ｎ２）に連結された駆動トランジスタ（ＤＴ）の第１電極に印加される。
【0143】
ここで、バイアス電圧（Ｖｏｂｓ）は、駆動トランジスタ（ＤＴ）のドレイン電極である第３ノード（Ｎ３）に供給されることで、発光期間で発光素子（ＥＬ）のアノード電極である第５ノード（Ｎ５）電圧の充電時間又は充電遅延を減少させることができる。駆動トランジスタ（ＤＴ）は、さらに強い飽和（Ｓａｔｕｒａｔｉｏｎ）状態を維持するようになる。
【0144】
例えば、バイアス電圧（Ｖｏｂｓ）が大きくなるほど駆動トランジスタ（ＤＴ）のドレイン電極である第３ノード（Ｎ３）の電圧が大きくなり、駆動トランジスタ（ＤＴ）のゲートソース電圧又はドレインソース電圧が減少し得る。したがって、バイアス電圧（Ｖｏｂｓ）は、少なくともデータ電圧（Ｖｄａｔａ）より大きいことが好ましい。
【0145】
このとき、駆動トランジスタ（ＤＴ）を通過するドレインソース電流（Ｉｄ）の大きさが減少し、正のバイアスストレス状況で駆動トランジスタ（ＤＴ）のストレスを低減させることで、第３ノード（Ｎ３）電圧の充電遅延を解消することができる。言い換えると、駆動トランジスタ（ＤＴ）の閾値電圧（Ｖｔｈ）をサンプリングする前にオンバイアスストレス動作（ＯＢＳ）を行うことで、駆動トランジスタ（ＤＴ）のヒステリシスを緩和させることができる。
【0146】
したがって、少なくとも１つのバイアス区間（Ｔｏｂｓ１、Ｔｏｂｓ２）におけるオンバイアスストレス動作（ＯＢＳ）は、非発光期間中に適しているバイアス電圧を直接駆動トランジスタ（ＤＴ）に印加する動作として定義することができる。
【0147】
また、少なくとも１つのバイアス区間（Ｔｏｂｓ１、Ｔｏｂｓ２）において第６トランジスタ（Ｔ６）がターンオンされることによって、第５ノード（Ｎ５）に連結された発光素子（ＥＬ）のアノード電極（又は画素電極）は第１初期化電圧（Ｖａｒ）に初期化される。
【0148】
ただし、第５及び第６トランジスタ（Ｔ５、Ｔ６）のゲート電極は、別々のスキャン信号を受信してそれぞれ独立して制御されるように構成されてもよい。すなわち、バイアス区間において駆動トランジスタ（ＤＴ）の第１電極と発光素子（ＥＬ）のアノード電極とにバイアス電圧を必ず同時に印加するように要求されるわけではない。
【0149】
図５Ａを参照すると、画素回路は、リフレッシュ期間中に初期化区間（Ｔｉ）を含んで動作することができる。初期化区間（Ｔｉ）は、駆動トランジスタ（ＤＴ）のゲート電極の電圧を初期化する区間である。
【0150】
第１スキャン信号（ＳＣ１（ｎ））ないし第４スキャン信号（ＳＣ４（ｎ））、及び発光制御信号（ＥＭ（ｎ））はハイ電圧であり、第１トランジスタ（Ｔ１）と第７トランジスタ（Ｔ７）とはターンオン動作する。第２ないし第６トランジスタ（Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６）はターンオフ動作する。第１及び第７トランジスタ（Ｔ１、Ｔ７）がターンオン動作することによって、第１ノード（Ｎ１）に連結された駆動トランジスタ（ＤＴ）のゲート電極と第２電極とは第２初期化電圧（Ｖｉｎｉ）に初期化になる。
【0151】
図５Ａを参照すると、画素回路は、リフレッシュ期間中にサンプリング区間（Ｔｓ）を含んで動作することができる。サンプリング区間は、駆動トランジスタ（ＤＴ）の閾値電圧（Ｖｔｈ）をサンプリングする区間である。
【0152】
第１スキャン信号（ＳＣ１（ｎ））、第３スキャン信号（ＳＣ３（ｎ））、及び発光制御信号（ＥＭ（ｎ））はハイ電圧であり、第２スキャン信号（ＳＣ２（ｎ））と第４スキャン信号（ＳＣ４（ｎ））とはロー電圧が入力される。これによって、第３ないし第７トランジスタ（Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７）はターンオフ動作し、第１トランジスタ（Ｔ１）はオン状態を維持し、第２トランジスタ（Ｔ２）はターンオン動作する。すなわち、第２トランジスタ（Ｔ２）がターンオンされ、駆動トランジスタ（ＤＴ）にデータ電圧（Ｖａｔａｔ）が印加され、第１トランジスタ（Ｔ１）は、第１ノード（Ｎ１）及び第３ノード（Ｎ３）の間にダイオード連結されることで、駆動トランジスタ（ＤＴ）の閾値電圧（Ｖｔｈ）をサンプリングすることができる。
【0153】
図５Ａを参照すると、画素回路は、リフレッシュ期間中に発光区間（Ｔｅ）を含んで動作することができる。発光区間（Ｔｅ）は、サンプリングされた閾値電圧（Ｖｔｈ）を相殺し、サンプリングされたデータ電圧に相応する駆動電流で発光素子（ＥＬ）を発光させる区間である。
【0154】
発光制御信号（ＥＭ（ｎ））はロー電圧であり、第３及び第４トランジスタ（Ｔ３、Ｔ４）はターンオン動作する。
【0155】
第３トランジスタ（Ｔ３）がオン動作することによって、第４ノード（Ｎ４）に連結された高電位駆動電圧（ＥＶＤＤ）は、第３トランジスタ（Ｔ３）を介して第２ノード（Ｎ２）に連結された駆動トランジスタ（ＤＴ）の第１電極に印加される。駆動トランジスタ（ＤＴ）から第４トランジスタ（Ｔ４）を経由して発光素子（ＥＬ）に供給する駆動電流（Ｉｄ）は、駆動トランジスタ（ＤＴ）の閾値電圧（Ｖｔｈ）の値に関係なくなり、駆動トランジスタ（ＤＴ）の閾値電圧（Ｖｔｈ）が補償されて動作する。
【0156】
次いで、図５Ｂを参照して、ホールド期間の画素回路及び発光素子の駆動について説明する。
【0157】
ホールド期間は、少なくとも１つのバイアス区間（Ｔｏｂｓ３、Ｔｏｂｓ４）と発光区間（Ｔｅ’）とを含んでもよい。リフレッシュ期間の動作と同一な画素回路の動作については説明を省略する。
【0158】
上述したように、リフレッシュ期間は、新しいデータ電圧（Ｖｄａｔａ）を充電して駆動トランジスタ（ＤＴ）のゲート電極に新しいデータ電圧（Ｖｄａｔａ）が印加される一方、ホールド期間は、リフレッシュ期間のデータ電圧（Ｖｄａｔａ）をそのまま維持して用いる点で差がある。したがって、ホールド期間は、リフレッシュ期間の場合とは異なり、初期化区間（Ｔｉ）及びサンプリング区間（Ｔｓ）が不要である。
【0159】
ホールド期間の動作において、オンバイアスストレス動作（ＯＢＳ）は一回だけでも十分であり得る。ただし、本実施例においては、駆動回路の便宜のために、ホールド期間の第３スキャン信号（ＳＣ３（ｎ））をリフレッシュ期間の第３スキャン信号（ＳＣ３（ｎ））と同一に駆動し、これによって、オンバイアスストレス動作（ＯＢＳ）はリフレッシュ期間でのように２回動作することができる。
【0160】
図５Ａを参照して説明したリフレッシュ期間での駆動と、図５Ｂでのホールド期間の駆動信号との差は、第２及び第４スキャン信号（ＳＣ２（ｎ）、ＳＣ４（ｎ））にある。ホールド期間では、初期化区間（Ｔｉ）及びサンプリング区間（Ｔｓ）が不要であるため、リフレッシュ期間の場合とは異なり、第２スキャン信号（ＳＣ２（ｎ））は常にハイ電圧であり、第４スキャン信号（ＳＣ４（ｎ））は常にロー電圧である。すなわち、第２及び第７トランジスタ（Ｔ２、Ｔ７）は常にオフ動作する。
【0161】
図６は、一実施例による表示装置の平面配置図である。
【0162】
図６を参照すると、一実施例による表示装置（１）は、表示領域（ＡＡ）、及び表示領域（ＡＡ）周辺の非表示領域（ＮＡ）を含んでもよい。非表示領域（ＮＡ）は平面上、表示領域（ＡＡ）をまったく取り囲むことができるが、これに制限されるのではない。
【0163】
非表示領域（ＮＡ）の端部（例えば、第２方向（ＤＲ２）の一側端部）にはチップオンフィルム（ＣＯＦ）が付着されてもよい。チップオンフィルム（ＣＯＦ）は複数設けられてもよい。複数のチップオンフィルム（ＣＯＦ）は第１方向（ＤＲ１）で離隔してもよい。図６では２つのチップオンフィルム（ＣＯＦ）のみを例示したが、３つ以上であってもよく、１つであってもよい。チップオンフィルム（ＣＯＦ）の他端には印刷回路基板（ＰＣＢ）が連結されてもよい。印刷回路基板（ＰＣＢ）には、上述のコントローラ（２００）、電源部（５００）が配置されてもよい。
【0164】
非表示領域（ＮＡ）は、横ライン領域（ＨＡ）を含んでもよい。横ライン領域（ＨＡ）は、表示領域（ＡＡ）とチップオンフィルム（ＣＯＦ）との間に配置され、第１方向（ＤＲ１）に沿って延びてもよい。横ライン領域（ＨＡ）は、第１ステージ回路部（１５０ａ）、及び第２ステージ回路部（１５０ｂ）の各々と連結されるスキャン制御ライン（ＧＣＬ）が配置された領域であってもよい。すなわち、横ライン領域（ＨＡ）で第１方向（ＤＲ１）に沿って延びて配置されたスキャン制御ライン（ＧＣＬ）を、図３に示すように、第２方向（ＤＲ２）に沿って分岐して延長して、それぞれの第１ステージ回路部（１５０ａ）、及び第２ステージ回路部（１５０ｂ）と連結されてもよい。
【0165】
一方、本明細書では説明の便宜のために、各チップオンフィルム（ＣＯＦ）と対応する表示領域（ＡＡ）の領域を区分することができる。例えば、表示領域（ＡＡ）は、第１方向（ＤＲ１）の他側に位置するチップオンフィルム（ＣＯＦ）（以下、第１チップオンフィルム）と対応する第１表示領域（ＡＡ１）と、第１方向（ＤＲ１）の一側に位置するチップオンフィルム（ＣＯＦ）（以下、第２チップオンフィルム）と対応する第２表示領域（ＡＡ２）とを含んでもよい。第１表示領域（ＡＡ１）は、第１チップオンフィルム（ＣＯＦ）と第２方向（ＤＲ２）で対応してもよく、第２表示領域（ＡＡ２）は、第２チップオンフィルム（ＣＯＦ）と第２方向（ＤＲ２）で対応してもよい。
【0166】
【0167】
図７を参照すると、横ライン領域（ＨＡ）は、第１横ライン領域（ＨＡ１）と第２横ライン領域（ＨＡ２）とを含んでもよい。また、各表示領域（ＡＡ１、ＡＡ２）は、第１ステージ回路部（１５０ａ）が配置される第１ステージ領域（Ｐ１）、及び第２ステージ回路部（１５０ｂ）が配置される第２ステージ領域（Ｐ２）を含んでもよい。すなわち、第１表示領域（ＡＡ１）は、第１ステージ回路部（１５０ａ）が配置される第１ステージ領域（Ｐ１）、及び第２ステージ回路部（１５０ｂ）が配置される第２ステージ領域（Ｐ２）を含み、第２表示領域（ＡＡ２）は、第１ステージ回路部（１５０ａ）が配置される第１ステージ領域（Ｐ１）、及び第２ステージ回路部（１５０ｂ）が配置される第２ステージ領域（Ｐ２）を含んでもよい。
【0168】
第１横ライン領域（ＨＡ１）と第２横ライン領域（ＨＡ２）とは複数で設けられてもよい。例えば、第１横ライン領域（ＨＡ１）と第２横ライン領域（ＨＡ２）とはそれぞれ２つ設けられてもよい。第１表示領域（ＡＡ１）と第２方向（ＤＲ２）とで対応する横ライン領域（ＨＡ）には、第１及び第２横ライン領域（ＨＡ１、ＨＡ２）が配置され、第２表示領域（ＡＡ２）と第２方向（ＤＲ２）とで対応する横ライン領域（ＨＡ）には第１及び第２横ライン領域（ＨＡ１、ＨＡ２）が配置されてもよい。第２方向（ＤＲ２）において、第１表示領域（ＡＡ１）の第１ステージ領域（Ｐ１）と第１横ライン領域（ＨＡ１）が対応し、第１表示領域（ＡＡ１）の第２ステージ領域（Ｐ２）と第２横ライン領域（ＨＡ２）が対応し、第２表示領域（ＡＡ２）の第１ステージ領域（Ｐ１）と第１横ライン領域（ＨＡ１）が対応し、第２表示領域（ＡＡ２）の第２ステージ領域（Ｐ２）と第２横ライン領域（ＨＡ２）が対応してもよい。
【0169】
横ライン領域（ＨＡ）において、隣接する第１横ライン領域（ＨＡ１）の間に第２横ライン領域（ＨＡ２）が配置され、隣接する第２横ライン領域（ＨＡ２）の間に第１横ライン領域（ＨＡ１）が配置されてもよい。すなわち、第１横ライン領域（ＨＡ１）と第２横ライン領域（ＨＡ２）とは互いに交互に配置されてもよい。
【0170】
さらに、表示領域（ＡＡ）上で、隣接する第１ステージ領域（Ｐ１）の間に第２ステージ領域（Ｐ２）が配置され、隣接する第２ステージ領域（Ｐ２）の間に第１ステージ領域（Ｐ１）が配置されてもよい。
【0171】
【0172】
図８を参照すると、第１ステージ回路部（１５０ａ）は、複数のステージ回路部（１５０１ａ～１５０ｍａ）を含み、複数のステージ回路部（１５０１ａ～１５０ｍａ）は、それぞれ複数のブランチ回路（１５１１、１５１３、１５１４）、及び第１ブランチネットワーク（１５３）を含んでもよい。
【0173】
複数のブランチ回路（１５１１、１５１３、１５１４）の各々は、第１ブランチネットワーク（１５３）を介して第１ステージ領域（Ｐ１）上のスキャン制御ライン（ＧＣＬ）に選択的に連結され、第１ブランチネットワーク（１５３）を介して互いに電気的に連結されてもよい。このような複数のブランチ回路（１５１１、１５１３、１５１４）の各々は、スキャン制御ライン（ＧＣＬ）を介して供給されるゲート制御信号と、第１ブランチネットワーク（１５３）の電圧によってスキャン信号又は発光制御信号を生成して、該当するスキャンライン（ＳＣＬ）又は発光制御信号ライン（ＥＭＬ）に供給することができる。
【0174】
複数のブランチ回路（１５１１、１５１３、１５１４）は、画素（Ｐ）と連結される第１スキャンラインと接続する第１ブランチ回路（１５１１）、第３スキャンラインと接続する第３ブランチ回路（１５１３）、及び第４スキャンラインと接続する第４ブランチ回路（１５１４）を含んでもよい。
【0175】
複数のブランチ回路（１５１１、１５１３、１５１４）の各々は、１つのステージ回路部（１５０１ａ～１５０ｍａ）を構成する複数のＴＦＴのうち少なくとも１つのＴＦＴ（又はブランチＴＦＴ）を含んでもよい。
【0176】
複数のブランチ回路（１５１１、１５１３、１５１４）の各々は、図８に示すように、第１方向（ＤＲ１）で離隔したサブブランチ回路を含んでもよい。図８では、複数のブランチ回路（１５１１、１５１３、１５１４）の各々が２つのサブブランチ回路を含むものであるとと例示したが、これに制限されず、前記サブブランチ回路は１つであっても、３つ以上であってもよい。以下では、説明の便宜のために、複数のブランチ回路（１５１１、１５１３、１５１４）の各々が２つのサブブランチ回路を含むものであるとして説明する。
【0177】
複数のブランチ回路（１５１１、１５１３、１５１４）の各々の前記サブブランチ回路のうちいずれか１つは、各スキャンラインに連結されたプルアップＴＦＴを含んでもよい。複数のブランチ回路（１５１１、１５１３、１５１４）の各々の前記サブブランチ回路のうち他の１つは、スキャンライン（ＳＣＬ）に連結されたプルダウンＴＦＴを含んでもよい。
【0178】
第１ブランチネットワーク（１５３）は、基板（１１１）の各水平ラインに配置され、複数の複数のブランチ回路（１５１１、１５１３、１５１４）を互いに電気的に連結することができる。一実施例による第１ブランチネットワーク（１５３）は、複数の制御ノードラインと複数のネットワークラインとを含んでもよい。
【0179】
複数の制御ノードラインは、基板（１１１）の各水平ラインに配置され、１つの水平ライン上で複数のブランチ回路（１５１１、１５１３、１５１４）と選択的に連結されてもよい。
【0180】
複数のネットワークラインは、基板（１１１）に配置されたスキャン制御ライン（ＧＣＬ）と選択的に連結され、複数のブランチ回路（１５１１、１５１３、１５１４）と選択的に連結されてもよい。
【0181】
第２ステージ回路部（１５０ｂ）は、複数のステージ回路部（１５０１ｂ～１５０ｍｂ）を含み、複数のステージ回路部（１５０１ｂ～１５０ｍｂ）は、それぞれ複数のブランチ回路（１５１２、１５１５）及び 第２ブランチネットワーク（１５５）を含んでもよい。
【0182】
複数のブランチ回路（１５１２、１５１５）の各々は、第２ブランチネットワーク（１５５）を介して第２ステージ領域（Ｐ２）上のスキャン制御ライン（ＧＣＬ）に選択的に連結され、第２ブランチネットワーク（１５５）を介して互いに電気的に連結されてもよい。このような複数のブランチ回路（１５１２、１５１５）の各々は、スキャン制御ライン（ＧＣＬ）を介して供給されるスキャン制御信号と、第２ブランチネットワーク（１５５）の電圧によってスキャン信号又は発光制御信号を生成して、該当するスキャンライン（ＳＣＬ）又は発光制御信号ライン（ＥＭＬ）に供給することができる。
【0183】
複数のブランチ回路（１５１２、１５１５）は、画素（Ｐ）と連結される第２スキャンラインと接続する第２ブランチ回路（１５１２）、及び発光制御信号ラインと接続する第５ブランチ回路（１５１５）を含んでもよい。
【0184】
複数のブランチ回路（１５１２、１５１５）の各々は、１つのステージ回路部（１５０１ｂ～１５０ｍｂ）を構成する複数のＴＦＴのうち少なくとも１つのＴＦＴ（又はブランチＴＦＴ）を含んでもよい。
【0185】
複数のブランチ回路（１５１２、１５１５）の各々は、図８に示すように、第１方向（ＤＲ１）で離隔したサブブランチ回路を含んでもよい。図８では、複数のブランチ回路（１５１２、１５１５）の各々が２つのサブブランチ回路を含むものと例示したが、これに制限されず、前記サブブランチ回路は１つであっても、３つ以上であってもよい。以下では、説明の便宜のために、複数のブランチ回路（１５１２、１５１５）の各々が２つのサブブランチ回路を含むものであるとして説明する。
【0186】
複数のブランチ回路（１５１２、１５１５）の各々の前記サブブランチ回路のうちいずれか１つは、各スキャンラインに連結されたプルアップＴＦＴを含んでもよい。複数のブランチ回路（１５１２、１５１５）の各々の前記サブブランチ回路のうち他の１つは、スキャンライン（ＳＣＬ）に連結されたプルダウンＴＦＴを含んでもよい。
【0187】
第２ブランチネットワーク（１５５）は、基板（１１１）の各水平ラインに配置され、複数の複数のブランチ回路（１５１２、１５１５）を互いに電気的に連結することができる。一実施例による第２ブランチネットワーク（１５５）は、複数の制御ノードラインと複数のネットワークラインとを含んでもよい。
【0188】
複数の制御ノードラインは、基板（１１１）の各水平ラインに配置され、１つの水平ライン上で複数のブランチ回路（１５１２、１５１５）と選択的に連結されてもよい。
【0189】
複数のネットワークラインは、基板（１１１）に配置されたスキャン制御ライン（ＧＣＬ）と選択的に連結され、複数のブランチ回路（１５１２、１５１５）と選択的に連結されてもよい。
【0190】
一方、図８に示すように、第１表示領域（ＡＡ１）は、駆動電圧ライン領域（ＰＷＡ）、及び画素領域（ＰＸＡ）を含んでもよい。第２表示領域（ＡＡ２）は、第１表示領域（ＡＡ１）と実質的に同一の構成要素を含むため、詳しい説明は省略する。
【0191】
駆動電圧ライン領域（ＰＷＡ）には、電源部（５００）から供給される高電位駆動電圧（ＥＶＤＤ）を各画素（Ｐ）に供給する第１駆動電圧ラインと、電源部（５００）から供給される低電位駆動電圧（ＥＶＳＳ）を各画素（Ｐ）に供給する第２駆動電圧ラインとが配置されてもよい。画素領域（ＰＸＡ）には複数の画素（Ｐ）が配置されてもよい。複数の画素（Ｐ）は、第２方向（ＤＲ２）に沿って一列に配列されてもよく、１つの画素領域（ＰＸＡ）には、１つの列をなす画素（Ｐ）が配列されてもよいが、これに制限されず、複数の画素（Ｐ）は、画素領域（ＰＸＡ）に千鳥配置又はランダムに配列されてもよく、１つの画素領域（ＰＸＡ）に複数の列をなす画素（Ｐ）が配列されてもよい。
【0192】
図８に示すように、第１ステージ領域（Ｐ１）において、駆動電圧ライン領域（ＰＷＡ）、画素領域（ＰＸＡ）、及びブランチ回路（１５１１、１５１３、１５１４）の各サブブランチ回路は、第１方向（ＤＲ１）に沿って交互に配置されてもよい。例えば、駆動電圧ライン領域（ＰＷＡ）は、隣接する画素領域（ＰＸＡ）の間に配置されてもよく、ブランチ回路（１５１１、１５１３、１５１４）の各サブブランチ回路は、隣接する画素領域（ＰＸＡ）の間に配置されてもよい。図８に示す第１ステージ領域（Ｐ１）において、駆動電圧ライン領域（ＰＷＡ）、画素領域（ＰＸＡ）、及びブランチ回路（１５１１、１５１３、１５１４）の各サブブランチ回路の配置は、これらに制限されることなく多様に変更されてもよい。第２ステージ領域（Ｐ２）において、駆動電圧ライン領域（ＰＷＡ）、画素領域（ＰＸＡ）、及びブランチ回路（１５１２、１５１５）の各サブブランチ回路は、第１方向（ＤＲ１）に沿って交互に配置されてもよい。例えば、駆動電圧ライン領域（ＰＷＡ）は、隣接する画素領域（ＰＸＡ）の間に配置されてもよく、ブランチ回路（１５１２、１５１５）の各サブブランチ回路は、隣接する画素領域（ＰＸＡ）の間に配置されてもよい。図８に示す第１ステージ領域（Ｐ１）において、駆動電圧ライン領域（ＰＷＡ）、画素領域（ＰＸＡ）、及びブランチ回路（１５１２、１５１５）の各サブブランチ回路の配置は、これらに制限されることなく多様に変更されてもよい。
【0193】
【0194】
図９を参照すると、駆動電圧ライン領域（ＰＷＡ）には、第１駆動電圧ライン（ＶＤＤＬ）及び第２駆動電圧ライン（ＶＳＳＬ）が配置されてもよい。第１駆動電圧ライン（ＶＤＤＬ）及び第２駆動電圧ライン（ＶＳＳＬ）は、それぞれ電源部（５００）から高電位駆動電圧（ＥＶＤＤ）及び低電位駆動電圧（ＥＶＳＳ）を各画素（Ｐ）に供給することができる。第１駆動電圧ライン（ＶＤＤＬ）及び第２駆動電圧ライン（ＶＳＳＬ）は、それぞれ電源部（５００）から延び、横ライン領域（ＨＡ）でそれぞれ第１方向（ＤＲ１）に沿って延びてもよい。図１０で後述するように、チップオンフィルム（ＣＯＦ）と表示領域（ＡＡ）との間の横ライン領域（ＨＡ）は、互いに離隔（又は分離）した横ライン領域（ＨＡ１、ＨＡ２）に区分され、各横ライン領域（ＨＡ１、ＨＡ２）に各横ライン（ＨＬ＿ＳＣ１、ＨＬ＿ＳＣ２、ＨＬ＿ＳＣ３、ＨＬ＿ＳＣ４、ＨＬ＿ＥＭ）が含むシフトクロックラインの数に応じて各横ライン（ＨＬ＿ＳＣ１、ＨＬ＿ＳＣ２、ＨＬ＿ＳＣ３、ＨＬ＿ＳＣ４、ＨＬ＿ＥＭ）が配置され、各他のライン領域（ＨＡ１、ＨＡ２）に配置された横ライン（ＨＬ＿ＳＣ１、ＨＬ＿ＳＣ２、ＨＬ＿ＳＣ３、ＨＬ＿ＳＣ４、ＨＬ＿ＥＭ）は、互いに第１方向（ＤＲ１）に分離することができる。一方、横ライン領域（ＨＡ）に配置された第１駆動電圧ライン（ＶＤＤＬ）及び第２駆動電圧ライン（ＶＳＳＬ）は、それぞれ横ライン領域（ＨＡ１、ＨＡ２）に区分することなく一体に第１方向（ＤＲ１）に沿って延びてもよい。横ライン領域（ＨＡ）に配置された第１駆動電圧ライン（ＶＤＤＬ）及び第２駆動電圧ライン（ＶＳＳＬ）は、それぞれ分岐して各画素（Ｐ）に連結されてもよい。第１駆動電圧ライン（ＶＤＤＬ）及び第２駆動電圧ライン（ＶＳＳＬ）と画素（Ｐ）との連結は、本技術分野で広く知られているため、詳しい説明は省略する。
【0195】
図１０は、一実施例による第１横ライン領域、及び第２横ライン領域を示す図である。
【0196】
図１０を参照すると、第１横ライン領域（ＨＡ１）と第２横ライン領域（ＨＡ２）とには、それぞれスキャン制御ライン（図３のＧＣＬを参照）が配置されてもよい。図３で上述したように、スキャン制御ライン（図３のＧＣＬを参照）は、スタート信号ライン、及び複数のシフトクロックラインを含んでもよい。
【0197】
例えば、第１横ライン領域（ＨＡ１）には、第１ブランチ回路（１５１１）と連結された第１横ライン（ＨＬ＿ＳＣ１）、第３ブランチ回路（１５１３）と連結された第３横ライン（ＨＬ＿ＳＣ３）、及び第４ブランチ回路（１５１４）と連結された第４横ライン（ＨＬ＿ＳＣ４）が配置され、第２横ライン領域（ＨＡ２）には第２ブランチ回路（１５１２）と連結された第２横ライン（ＨＬ＿ＳＣ２）、及び第５ブランチ回路（１５１５）と連結された第５横ライン（ＨＬ＿ＥＭ）が配置されてもよい。第１ブランチ回路（１５１１）と連結された第１横ライン（ＨＬ＿ＳＣ１）、第３ブランチ回路（１５１３）と連結された第３横ライン（ＨＬ＿ＳＣ３）、及び第４ブランチ回路（１５１４）と連結された第４横ライン（ＨＬ＿ＳＣ４）は、第２方向（ＤＲ２）に沿って配列されてもよく、第２ブランチ回路（１５１２）と連結された第２横ライン（ＨＬ＿ＳＣ２）、及び第５ブランチ回路（１５１５）と連結された第５横ライン（ＨＬ＿ＥＭ）は、第２方向（ＤＲ２）に沿って配列されてもよい。
【0198】
例えば、第１横ライン（ＨＬ＿ＳＣ１）は、１つの第１スタート信号ライン（ＶＳＴ１）、４つのシフトクロックライン（ＣＬＫ１－１～ＣＬＫ１－４）を含み、第３横ライン（ＨＬ＿ＳＣ３）は、１つの第３スタート信号ライン（ＶＳＴ３）、２つのシフトクロックライン（ＣＬＫ３－１～ＣＬＫ３－２）を含み、第４横ライン（ＨＬ＿ＳＣ４）は、１つの第４スタート信号ライン（ＶＳＴ４）、２つのシフトクロックライン（ＣＬＫ４－１～ＣＬＫ４－２）を含んでもよい。第２横ライン（ＨＬ＿ＳＣ２）は、１つの第２スタート信号ライン（ＶＳＴ２）、５つのシフトクロックライン（ＣＬＫ２－１～ＣＬＫ２－５）を含み、第５横ライン（ＨＬ＿ＥＭ）は、１つの第５スタート信号ライン（ＥＶＳＴ）、２つのシフトクロックライン（ＣＬＫＥ－１～ＣＬＫＥ－２）を含んでもよい。
【0199】
すなわち、第１横ライン領域（ＨＡ１）に横ライン（ＨＬ＿ＳＣ１、ＨＬ＿ＳＣ３＿ＨＬ＿ＳＣ４）が配置され、第２横ライン領域（ＨＡ２）に横ライン（ＨＬ＿ＳＣ２、ＨＬ＿ＥＭ）が配置されたものは、各横ラインが含むシフトクロックラインの数に応じて設計されたものであり得る。
【0200】
一実施例において、第２横ライン（ＨＬ＿ＳＣ２）のシフトクロックライン（ＣＬＫ２－１～ＣＬＫ２－５）の数が最も多く、次に第１横ライン（ＨＬ＿ＳＣ１）のシフトクロックライン（ＣＬＫ１－１～ＣＬＫ１－４）の数が多いので、第１横ライン領域（ＨＡ１）と第２横ライン領域（ＨＡ２）とにそれぞれ第２横ライン（ＨＬ＿ＳＣ２）と第１横ライン（ＨＬ＿ＳＣ１）とを分離して配置することができる。さらに、第２横ライン（ＨＬ＿ＳＣ２）のシフトクロックライン（ＣＬＫ２－１～ＣＬＫ２－５）の数が最も多いので、残りの３つの横ライン（ＨＬ＿ＳＣ３、ＨＬ＿ＳＣ４、ＨＬ＿ＥＭ）のうち２つの横ラインが第１横ライン（ＨＬ＿ＳＣ１）と同一の横ライン領域（ＨＡ１、ＨＡ２）に配置され、残りの１つの横ラインが第２横ライン（ＨＬ＿ＳＣ２）と同一の横ライン領域（ＨＡ１、ＨＡ２）に配置されてもよい。
【0201】
一実施例によると、チップオンフィルム（ＣＯＦ）と表示領域（ＡＡ）との間の横ライン領域（ＨＡ）を互いに離隔（又は分離）した横ライン領域（ＨＡ１、ＨＡ２）に区分し、各横ライン領域（ＨＡ１、ＨＡ２）に各横ライン（ＨＬ＿ＳＣ１、ＨＬ＿ＳＣ２、ＨＬ＿ＳＣ３、ＨＬ＿ＳＣ４、ＨＬ＿ＥＭ）が含むシフトクロックラインの数に応じて各横ライン（ＨＬ＿ＳＣ１、ＨＬ＿ＳＣ２、ＨＬ＿ＳＣ３、ＨＬ＿ＳＣ４、ＨＬ＿ＥＭ）を配置してもよい。これにより、各横ライン領域（ＨＡ１、ＨＡ２）の第２方向（ＤＲ２）の幅を類似するように設計でき、横ライン領域（ＨＡ）が占めるベゼル領域を大きく減らすことができるという利点がある。
【0202】
いくつかの実施例において、第２横ライン領域（ＨＡ２）には第５横ライン（ＨＬ＿ＥＭ）の代わりに、同じシフトクロックラインを有する第３横ライン（ＨＬ＿ＳＣ３）又は第４横ライン（ＨＬ＿ＳＣ４）が配置されてもよく、この場合、第５横ライン（ＨＬ＿ＥＭ）は、第１横ライン領域（ＨＡ１）に配置されてもよい。
【0203】
以下、他の実施例による表示装置について説明する。
【0204】
図１１は、他の実施例による表示装置の平面配置図である。
【0205】
図１１を参照すると、本実施例による表示装置（１０＿１）の第２表示領域（ＡＡ２）と対応（以下、第２方向（ＤＲ２）で対応）する第２横ライン領域（ＨＡ２）は、第２表示領域（ＡＡ２）と対応する第１横ライン領域（ＨＡ１）と、第１表示領域（ＡＡ１）と対応する第２横ライン領域（ＨＡ２）との間に配置される点で、図７による表示装置（１０）とは異なる。
【0206】
より具体的に説明すると、本実施例による表示装置（１０＿１）の第２表示領域（ＡＡ２）と対応する第２横ライン領域（ＨＡ２）は、第２表示領域（ＡＡ２）と対応する第１横ライン領域（ＨＡ１）と、第１表示領域（ＡＡ１）と対応する第２横ライン領域（ＨＡ２）との間に配置されてもよい。第２表示領域（ＡＡ２）の第２ステージ領域（Ｐ２）は、第２表示領域（ＡＡ２）の第１ステージ領域（Ｐ１）と第１表示領域（ＡＡ１）の第２ステージ領域（Ｐ２）との間に配置されてもよい。
【0207】
本実施例によると、チップオンフィルム（ＣＯＦ）と表示領域（ＡＡ）との間の横ライン領域（ＨＡ）を互いに離隔（又は分離）した横ライン領域（ＨＡ１、ＨＡ２）に区分し、各横ライン領域（ＨＡ１、ＨＡ２）に各横ライン（ＨＬ＿ＳＣ１、ＨＬ＿ＳＣ２、ＨＬ＿ＳＣ３、ＨＬ＿ＳＣ４、ＨＬ＿ＥＭ）が含むシフトクロックラインの数に応じて各横ライン（ＨＬ＿ＳＣ１、ＨＬ＿ＳＣ２、ＨＬ＿ＳＣ３、ＨＬ＿ＳＣ４、ＨＬ＿ＥＭ）を配置してもよい。これにより、各横ライン領域（ＨＡ１、ＨＡ２）の第２方向（ＤＲ２）の幅を類似するように設計でき、横ライン領域（ＨＡ）が占めるベゼル領域を大きく減らすことができるという利点がある。
【0208】
【0209】
図１２は、また他の実施例による表示装置の平面配置図である。
【0210】
図１２を参照すると、本実施例による表示装置（１０＿２）の第２横ライン領域（ＨＡ２＿１）は、隣接する第１横ライン領域（ＨＡ１）の間に配置されるが、一体に形成される点で、図１１による表示装置（１０＿１）とは異なる。
【0211】
より具体的に説明すると、第１表示領域（ＡＡ１）と対応（以下、第２方向（ＤＲ２）で対応）する第２横ライン領域（ＨＡ２＿１）と、第２表示領域（ＡＡ２）と対応する第２横ライン領域（ＨＡ２＿１）とは一体に形成されてもよい。すなわち、図１０で上述した第２横ライン（ＨＬ＿ＳＣ２）及び第５横ライン（ＨＬ＿ＥＭ）は、第１表示領域（ＡＡ１）と第２表示領域（ＡＡ２）とに対応する横ライン領域の第２横ライン領域（ＨＡ２＿１）でそれぞれ第１方向（ＤＲ１）に一体に延びてもよい。
【0212】
第１表示領域（ＡＡ１）の第２ステージ領域（Ｐ２）と第２表示領域（ＡＡ２）の第２ステージ領域（Ｐ２）とも一体に形成されてもよい。
【0213】
本実施例によると、チップオンフィルム（ＣＯＦ）と表示領域（ＡＡ）との間の横ライン領域（ＨＡ）を互いに離隔（又は分離）した横ライン領域（ＨＡ１、ＨＡ２＿１）に区分し、各横ライン領域（ＨＡ１、ＨＡ２＿１）に各横ライン（ＨＬ＿ＳＣ１、ＨＬ＿ＳＣ２、ＨＬ＿ＳＣ３、ＨＬ＿ＳＣ４、ＨＬ＿ＥＭ）が含むシフトクロックラインの数に応じて各横ライン（ＨＬ＿ＳＣ１、ＨＬ＿ＳＣ２、ＨＬ＿ＳＣ３、ＨＬ＿ＳＣ４、ＨＬ＿ＥＭ）を配置してもよい。これにより、各横ライン領域（ＨＡ１、ＨＡ２＿１）の第２方向（ＤＲ２）の幅を類似するように設計でき、横ライン領域（ＨＡ）が占めるベゼル領域を大きく減らすことができるという利点がある。
【0214】
【0215】
図１３は、また他の実施例による表示装置の平面配置図である。
【0216】
図１３を参照すると、本実施例による表示装置（１０＿３）は、第１方向（ＤＲ１）の他側から第１方向（ＤＲ１）の一側方向に、第１表示領域（ＡＡ１）に対応（以下、第２方向（ＤＲ２）対応）する第２横ライン領域（ＨＡ２）及び第１横ライン領域（ＨＡ１）、第２表示領域（ＡＡ２）に対応する第２横ライン領域（ＨＡ２）及び第１横ライン領域（ＨＡ１）が配置される点で、図７による表示装置（１０）とは異なる。
【0217】
同様に、第１方向（ＤＲ１）の他側から第１方向（ＤＲ１）の一側方向に、第１表示領域（ＡＡ１）の第２ステージ領域（Ｐ２）、第１ステージ領域（Ｐ１）、第２表示領域（ＡＡ２）の第２ステージ領域（Ｐ２）、及び第１ステージ領域（Ｐ１）が配置されてもよい。
【0218】
本実施例によると、チップオンフィルム（ＣＯＦ）と表示領域（ＡＡ）との間の横ライン領域（ＨＡ）を互いに離隔（又は分離）した横ライン領域（ＨＡ１、ＨＡ２）に区分し、各横ライン領域（ＨＡ１、ＨＡ２）に各横ライン（ＨＬ＿ＳＣ１、ＨＬ＿ＳＣ２、ＨＬ＿ＳＣ３、ＨＬ＿ＳＣ４、ＨＬ＿ＥＭ）が含むシフトクロックラインの数に応じて各横ライン（ＨＬ＿ＳＣ１、ＨＬ＿ＳＣ２、ＨＬ＿ＳＣ３、ＨＬ＿ＳＣ４、ＨＬ＿ＥＭ）を配置してもよい。これにより、各横ライン領域（ＨＡ１、ＨＡ２）の第２方向（ＤＲ２）の幅を類似するように設計でき、横ライン領域（ＨＡ）が占めるベゼル領域を大きく減らすことができるという利点がある。
【0219】
図１４は、また他の実施例による表示装置の平面配置図である。
【0220】
図１４を参照すると、本実施例による表示装置（１０＿４）の第２表示領域（ＡＡ２）と対応（以下、第２方向（ＤＲ２）で対応）する第１横ライン領域（ＨＡ１）は、第２表示領域（ＡＡ２）と対応する第２横ライン領域（ＨＡ２）と、第１表示領域（ＡＡ１）と対応する第１横ライン領域（ＨＡ１）との間に配置される点で、図１３による表示装置（１０＿３）とは異なる。
【0221】
第２表示領域（ＡＡ２）の第１ステージ領域（Ｐ１）は、第２表示領域（ＡＡ２）の第２ステージ領域（Ｐ２）と第１表示領域（ＡＡ１）の第１ステージ領域（Ｐ１）との間に配置されてもよい。
【0222】
本実施例によると、チップオンフィルム（ＣＯＦ）と表示領域（ＡＡ）との間の横ライン領域（ＨＡ）を互いに離隔（又は分離）した横ライン領域（ＨＡ１、ＨＡ２）に区分し、各横ライン領域（ＨＡ１、ＨＡ２）に各横ライン（ＨＬ＿ＳＣ１、ＨＬ＿ＳＣ２、ＨＬ＿ＳＣ３、ＨＬ＿ＳＣ４、ＨＬ＿ＥＭ）が含むシフトクロックラインの数に応じて各横ライン（ＨＬ＿ＳＣ１、ＨＬ＿ＳＣ２、ＨＬ＿ＳＣ３、ＨＬ＿ＳＣ４、ＨＬ＿ＥＭ）を配置してもよい。これにより、各横ライン領域（ＨＡ１、ＨＡ２）の第２方向（ＤＲ２）の幅を類似するように設計でき、横ライン領域（ＨＡ）が占めるベゼル領域を大きく減らすことができるという利点がある。
【0223】
図１５は、また他の実施例による表示装置の平面配置図である。
【0224】
図１５を参照すると、本実施例による表示装置（１０＿５）の第１横ライン領域（ＨＡ１＿2）は、隣接する第２横ライン領域（ＨＡ２）の間に配置されるが、一体に形成される点で、図１４による表示装置（１０＿４）とは異なる。
【0225】
より具体的に説明すると、第１表示領域（ＡＡ１）と対応（以下、第２方向（ＤＲ２）で対応）する第１横ライン領域（ＨＡ１＿１）と、第２表示領域（ＡＡ２）と対応する第1横ライン領域（ＨＡ１＿１）とは一体に形成されてもよい。すなわち、図１０で上述した第１、第３及び第４横ライン（ＨＬ＿ＳＣ１、ＨＬ＿ＳＣ３、ＨＬ＿ＳＣ４）は、第１表示領域（ＡＡ１）と第２表示領域（ＡＡ２）とに対応する横ライン領域の第１横ライン領域（ＨＡ１＿１）でそれぞれ第１方向（ＤＲ１）に一体に延びてもよい。
【0226】
第１表示領域（ＡＡ１）の第１ステージ領域（Ｐ１）と、第２表示領域（ＡＡ２）の第１ステージ領域（Ｐ１）とも一体に形成されてもよい。
【0227】
本実施例によると、チップオンフィルム（ＣＯＦ）と表示領域（ＡＡ）との間の横ライン領域（ＨＡ）を互いに離隔（又は分離）した横ライン領域（ＨＡ１＿１、ＨＡ２）に区分し、各横ライン領域（ＨＡ１＿１、ＨＡ２）に各横ライン（ＨＬ＿ＳＣ１、ＨＬ＿ＳＣ２、ＨＬ＿ＳＣ３、ＨＬ＿ＳＣ４、ＨＬ＿ＥＭ）が含むシフトクロックラインの数に応じて各横ライン（ＨＬ＿ＳＣ１、ＨＬ＿ＳＣ２、ＨＬ＿ＳＣ３、ＨＬ＿ＳＣ４、ＨＬ＿ＥＭ）を配置してもよい。これにより、各横ライン領域（ＨＡ１＿１、ＨＡ２）の第２方向（ＤＲ２）の幅を類似するように設計でき、横ライン領域（ＨＡ）が占めるベゼル領域を大きく減らすことができるという利点がある。
【0228】
図１６は、他の実施例による第１表示領域の詳細平面配置図である。
【0229】
図１６を参照すると、第１ブランチネットワーク（１５３＿１）及び第２ブランチネットワーク（１５５＿１）がそれぞれ下部方向（例えば、第２方向（ＤＲ２））にステップ（Ｓｔｅｐ）状に延びる点で、図８による実施例とは異なる。
【0230】
より具体的に説明すると、第１ブランチネットワーク（１５３＿１）は、第１ブランチ回路（１５１１）のサブブランチ回路まで第１方向（ＤＲ１）に沿って延びた後、下部方向に折り曲がって延び、また第１ブランチ回路（１５１１）の右側サブブランチ回路から第３ブランチ回路（１５１３）の左側サブブランチ回路まで延びてもよい。このような方式で、第１ブランチネットワーク（１５３＿１）は、第１ブランチ回路（１５１１）から第４ブランチ回路（１５１４）まで延びてもよい。同様に、第２ブランチネットワーク（１５５＿１）も第２ブランチ回路（１５１２）のサブブランチ回路まで第１方向（ＤＲ１）に沿って延びた後、下部方向に折り曲がって延び、また第２ブランチ回路（１５１２）の右側サブブランチ回路から第５ブランチ回路（１５１５）の左側サブブランチ回路まで延びてもよい。このような方式で、第２ブランチネットワーク（１５５＿１）は、第２ブランチ回路（１５１２）から第５ブランチ回路（１５１５）まで延びてもよい。
【0231】
ただし、図１６で例示された第１及び第２ブランチネットワーク（１５３＿１、１５５＿１）のステップ状はこれらに制限されない。
【0232】
いくつかの実施例によると、表示装置は、画素、及び前記画素と連結されるスキャン駆動部を含む表示領域、及び前記表示領域の周辺に配置された非表示領域を含む表示パネル；及び前記表示パネルの端部に付着した第１チップオンフィルムを含み、前記非表示領域は平面上、前記第１チップオンフィルムと前記表示領域との間に配置された横ライン領域を含み、前記横ライン領域は、第１方向で互いに離隔した第１横ライン領域及び前記第２横ライン領域を含む。
【0233】
前記表示領域は、前記第１横ライン領域と前記第１方向と交差する第２方向で対応する第１ステージ領域、及び前記第２横ライン領域と前記第２方向で対応する第２ステージ領域を含み、前記第１ステージ領域には第１ステージ回路部が配置され、前記第２ステージ領域には前記第１ステージ回路部とは異なる第２ステージ回路部が配置されてもよい。
【0234】
前記第１ステージ回路部は、第１ブランチ回路、第３ブランチ回路、及び第４ブランチ回路を含み、前記第２ステージ回路部は、第２ブランチ回路、及び第５ブランチ回路を含んでもよい。
【0235】
前記第１ブランチ回路は、前記画素と連結される第１スキャンラインと接続し、前記第２ブランチ回路は、前記画素と連結される第２スキャンラインと接続し、前記第３ブランチ回路は、前記画素と連結される第３スキャンラインと接続し、前記第４ブランチ回路は、前記画素と連結される第４スキャンラインと接続し、前記第５ブランチ回路は、前記画素と連結される発光制御信号ラインと接続してもよい。
【0236】
前記第１横ライン領域には、前記第１ブランチ回路と連結される第１横ライン、前記第３ブランチ回路と連結される第３横ライン、及び前記第４ブランチ回路と連結される第４横ラインを含み、前記第２横ライン領域には、前記第２ブランチ回路と連結される第２横ライン、及び第５ブランチ回路と連結される第５横ラインを含んでもよい。
【0237】
前記第１ないし第５横ラインは、それぞれ複数のシフトクロックラインを含み、前記第２横ラインの前記シフトクロックラインの数が最も多くてもよい。
【0238】
前記第１チップオンフィルムと前記第１方向で離隔した第２チップオンフィルムをさらに含んでもよい。
【0239】
前記表示領域は、前記第１チップオンフィルムと前記第２方向で対応する第１表示領域、及び前記第２チップオンフィルムと前記第２方向で対応する第２表示領域を含み、前記第１及び第２横ライン領域はそれぞれ２つ設けられてもよい。
【0240】
前記第１表示領域と前記第２方向で対応する前記第２横ライン領域は、前記第１表示領域と前記第２方向で対応する前記第１横ライン領域と、前記第２表示領域と前記第２方向で対応する前記第１横ライン領域との間に配置されてもよい。
【0241】
前記第１表示領域と前記第２方向で対応する前記第２横ライン領域は、前記第１表示領域と前記第２方向で対応する前記第１横ライン領域と、前記第２表示領域と前記第２方向で対応する前記第２横ライン領域との間に配置されてもよい。
【0242】
前記第１表示領域と前記第２方向で対応する前記第２横ライン領域と、前記第２表示領域と前記第２方向で対応する前記第２横ライン領域とは、互いに一体に形成され、前記第１表示領域と前記第２方向で対応する前記第２横ライン領域と、前記第２表示領域と前記第２方向で対応する前記第２横ライン領域とにそれぞれ配置された前記第２横ライン及び前記第５横ラインは、それぞれ一体に延びてもよい。
【0243】
前記第１表示領域と前記第２方向で対応する前記第１横ライン領域は、前記第１表示領域と前記第２方向で対応する前記第２横ライン領域と、前記第２表示領域と前記第２方向で対応する前記第２横ライン領域との間に配置されてもよい。
【0244】
前記第１表示領域と前記第２方向で対応する前記第１横ライン領域は、前記第１表示領域と前記第２方向で対応する前記第２横ライン領域と、前記第２表示領域と前記第２方向で対応する前記第１横ライン領域との間に配置されてもよい。
【0245】
前記第１表示領域と前記第２方向で対応する前記第１横ライン領域と、前記第２表示領域と前記第２方向で対応する前記第１横ライン領域とは、互いに一体に形成され、前記第１表示領域と前記第２方向で対応する前記第１横ライン領域と、前記第２表示領域と前記第２方向で対応する前記第１横ライン領域とにそれぞれ配置された前記第１横ライン、前記第３横ライン、及び前記第４横ラインは、それぞれ一体に延びてもよい。
【0246】
以上の説明及び添付の図面は技術思想を例示的に示したものに過ぎず、本明細書が属する技術分野における通常の知識を有する者であれば、本質的な特性から逸脱しない範囲内で構成の結合、分離、置換及び変更などの様々な修正及び変形が可能であろう。よって、本明細書に開示の実施例は、技術思想を限定するためのものでなく説明するためのものであり、このような実施例によって技術思想の範囲が限定されるのではない。保護の範囲は、下記の特許請求の範囲によって解釈されるべきであり、それと同等な範囲内にあるあらゆる技術思想は権利範囲に含まれると解釈されるべきである。
【符号の説明】
【0247】
１００：表示パネル
２００：コントローラ
３００：スキャン駆動部
４００：データ駆動部
５００：電源部
２００：コントローラ
３００：スキャン駆動部
４００：データ駆動部
５００：電源部
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】