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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024000963
(43)【公開日】2024-01-09
(54)【発明の名称】イメージセンサー
(51)【国際特許分類】
H01L 27/146 20060101AFI20231226BHJP
【ＦＩ】
H01L27/146 A
H01L27/146 D
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023062726
(22)【出願日】2023-04-07
(31)【優先権主張番号】10-2022-0075716
(32)【優先日】2022-06-21
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】金 漢錫
(72)【発明者】
【氏名】成 燦賢
(72)【発明者】
【氏名】李 應揆
(72)【発明者】
【氏名】李 廷好
【テーマコード（参考）】
4M118
【Ｆターム（参考）】
4M118AA01
4M118AB01
4M118BA14
4M118CA03
4M118CA04
4M118CA07
4M118CA09
4M118CA34
4M118CB13
4M118DD04
4M118EA14
4M118FA06
4M118FA27
4M118FA28
4M118FA33
4M118FA38
4M118GB03
4M118GB07
4M118GB09
4M118GC08
4M118GD04
4M118HA30
(57)【要約】
【課題】鮮明な画質を具現化することができるイメージセンサーを提供する。
【解決手段】イメージセンサーを提供する。このイメージセンサーは第１面と反対側の第２面を有する基板であって、第１方向に並べて配置される第１乃至第３画素を含む基板と、基板内に配置され、第１画素と第２画素との間に介在され、これらを互いに分離させる第１画素分離部と、基板内に配置され、第２画素と第３画素との間に介在され、これらを互いに分離させる第２画素分離部と、を含み、第１画素分離部は第１導電パターンとその側壁を覆う第１分離絶縁パターンを含み、第２画素分離部は第２導電パターンとその側壁を覆う第２分離絶縁パターンを含み、第１導電パターンは第１方向に第１幅を有し、第２導電パターンは第１方向に第１幅より小さい第２幅を有する。
【選択図】図５Ａ
【解決手段】イメージセンサーを提供する。このイメージセンサーは第１面と反対側の第２面を有する基板であって、第１方向に並べて配置される第１乃至第３画素を含む基板と、基板内に配置され、第１画素と第２画素との間に介在され、これらを互いに分離させる第１画素分離部と、基板内に配置され、第２画素と第３画素との間に介在され、これらを互いに分離させる第２画素分離部と、を含み、第１画素分離部は第１導電パターンとその側壁を覆う第１分離絶縁パターンを含み、第２画素分離部は第２導電パターンとその側壁を覆う第２分離絶縁パターンを含み、第１導電パターンは第１方向に第１幅を有し、第２導電パターンは第１方向に第１幅より小さい第２幅を有する。
【選択図】図５Ａ
【特許請求の範囲】
【請求項1】
第１面と反対側の第２面を有する基板であって、第１方向に並べて配置される第１乃至第３画素を含む基板と、
前記基板内に配置され、前記第１画素と前記第２画素との間に介在され、これらを互いに分離させる第１画素分離部と、
前記基板内に配置され、前記第２画素と前記第３画素との間に介在され、これらを互いに分離させる第２画素分離部と、を含み、
前記第１画素分離部は、第１導電パターンとその側壁を覆う第１分離絶縁パターンを含み、
前記第２画素分離部は、第２導電パターンとその側壁を覆う第２分離絶縁パターンを含み、
前記第１導電パターンは、前記第１方向に第１幅を有し、前記第２導電パターンは、前記第１方向に前記第１幅より小さい第２幅を有する、イメージセンサー。
前記基板内に配置され、前記第１画素と前記第２画素との間に介在され、これらを互いに分離させる第１画素分離部と、
前記基板内に配置され、前記第２画素と前記第３画素との間に介在され、これらを互いに分離させる第２画素分離部と、を含み、
前記第１画素分離部は、第１導電パターンとその側壁を覆う第１分離絶縁パターンを含み、
前記第２画素分離部は、第２導電パターンとその側壁を覆う第２分離絶縁パターンを含み、
前記第１導電パターンは、前記第１方向に第１幅を有し、前記第２導電パターンは、前記第１方向に前記第１幅より小さい第２幅を有する、イメージセンサー。
【請求項2】
前記第１分離絶縁パターンと前記第２分離絶縁パターンの厚さは、互いに同一である、請求項１に記載のイメージセンサー。
【請求項3】
前記基板の前記第２面上に配置され、前記第１画素分離部と重畳される第１遮光パターンと、
前記基板の前記第２面上に配置され、前記第２画素分離部と重畳される第２遮光パターンと、を含み、
前記第１遮光パターンは、前記第１方向に第３幅を有し、
前記第２遮光パターンは、前記第１方向に前記第３幅より小さい第４幅を有する、請求項１に記載のイメージセンサー。
前記基板の前記第２面上に配置され、前記第２画素分離部と重畳される第２遮光パターンと、を含み、
前記第１遮光パターンは、前記第１方向に第３幅を有し、
前記第２遮光パターンは、前記第１方向に前記第３幅より小さい第４幅を有する、請求項１に記載のイメージセンサー。
【請求項4】
前記第１遮光パターン上の第１低屈折パターンと、
前記第２遮光パターン上の第２低屈折パターンと、を含み、
前記第１低屈折パターンは、前記第１方向に前記第３幅を有し、
前記第２低屈折パターンは、前記第１方向に前記第４幅を有する、請求項３に記載のイメージセンサー。
前記第２遮光パターン上の第２低屈折パターンと、を含み、
前記第１低屈折パターンは、前記第１方向に前記第３幅を有し、
前記第２低屈折パターンは、前記第１方向に前記第４幅を有する、請求項３に記載のイメージセンサー。
【請求項5】
前記基板の前記第２面上に配置され、前記第１及び第２画素を同時に覆う第１マイクロレンズをさらに含む、請求項１に記載のイメージセンサー。
【請求項6】
前記基板の前記第１面上に配置される第１層間絶縁膜をさらに含み、
前記第１画素分離部は、前記第１導電パターンと前記第１層間絶縁膜との間に介在される第１埋め込み絶縁パターンをさらに含み、
前記第２画素分離部は、前記第２導電パターンと前記第１層間絶縁膜との間に介在される第２埋め込み絶縁パターンをさらに含み、
前記第１埋め込み絶縁パターンは、前記第１方向に第５幅を有し、
前記第２埋め込み絶縁パターンは、前記第１方向に前記第５幅より小さい第６幅を有する、請求項１に記載のイメージセンサー。
前記第１画素分離部は、前記第１導電パターンと前記第１層間絶縁膜との間に介在される第１埋め込み絶縁パターンをさらに含み、
前記第２画素分離部は、前記第２導電パターンと前記第１層間絶縁膜との間に介在される第２埋め込み絶縁パターンをさらに含み、
前記第１埋め込み絶縁パターンは、前記第１方向に第５幅を有し、
前記第２埋め込み絶縁パターンは、前記第１方向に前記第５幅より小さい第６幅を有する、請求項１に記載のイメージセンサー。
【請求項7】
前記基板は、前記第１方向と交差する第２方向に前記第３画素と隣接する第４画素、そして前記第２方向に前記第２画素と隣接する第５画素をさらに含み、
前記第２画素分離部は、前記第２方向に延長されて前記第４画素と前記第５画素との間に介在され、
前記第１画素分離部は、前記第２乃至第５画素を囲む、請求項１に記載のイメージセンサー。
前記第２画素分離部は、前記第２方向に延長されて前記第４画素と前記第５画素との間に介在され、
前記第１画素分離部は、前記第２乃至第５画素を囲む、請求項１に記載のイメージセンサー。
【請求項8】
前記第２画素は、前記第１及び第２方向と同時に交差する第３方向に前記第４画素の間に隣接し、
前記第２画素分離部は、前記第２画素と前記第４画素との間に介在される第３導電パターンをさらに含み、
前記第３導電パターンは、前記第３方向に第７幅を有し、
前記第２幅は、前記第７幅より小さい、請求項７に記載のイメージセンサー。
前記第２画素分離部は、前記第２画素と前記第４画素との間に介在される第３導電パターンをさらに含み、
前記第３導電パターンは、前記第３方向に第７幅を有し、
前記第２幅は、前記第７幅より小さい、請求項７に記載のイメージセンサー。
【請求項9】
前記第３導電パターンは、平面的に斜方形状を有する、請求項８に記載のイメージセンサー。
【請求項10】
前記基板は、前記第１乃至第３画素が配置される画素アレイ領域とその縁に配置される縁領域を含み、
前記第１画素分離部は、前記縁領域に延長され、
前記イメージセンサーは、前記基板の前記第２面から前記基板内に挿入され、前記第１画素分離部の前記第１導電パターンと接する連結コンタクトをさらに含む、請求項１に記載のイメージセンサー。
前記第１画素分離部は、前記縁領域に延長され、
前記イメージセンサーは、前記基板の前記第２面から前記基板内に挿入され、前記第１画素分離部の前記第１導電パターンと接する連結コンタクトをさらに含む、請求項１に記載のイメージセンサー。
【請求項11】
第１面と反対側の第２面を有する基板であって、第１方向に並べて配置される第１乃至第３画素を含む基板と、
前記基板内に配置され、前記第１画素と前記第２画素との間に介在され、これらを互いに分離させる第１画素分離部と、
前記基板内に配置され、前記第２画素と前記第３画素との間に介在され、これらを互いに分離させる第２画素分離部と、を含み、
前記第１画素分離部は、第１導電パターンとその側壁を覆う第１分離絶縁パターンを含み、
前記第２画素分離部は、第２分離絶縁パターンを含み、前記第１導電パターンを排除し、
前記第１画素分離部は、前記第１方向に第１幅を有し、前記第２画素分離部は、前記第１方向に前記第１幅より小さい第２幅を有する、イメージセンサー。
前記基板内に配置され、前記第１画素と前記第２画素との間に介在され、これらを互いに分離させる第１画素分離部と、
前記基板内に配置され、前記第２画素と前記第３画素との間に介在され、これらを互いに分離させる第２画素分離部と、を含み、
前記第１画素分離部は、第１導電パターンとその側壁を覆う第１分離絶縁パターンを含み、
前記第２画素分離部は、第２分離絶縁パターンを含み、前記第１導電パターンを排除し、
前記第１画素分離部は、前記第１方向に第１幅を有し、前記第２画素分離部は、前記第１方向に前記第１幅より小さい第２幅を有する、イメージセンサー。
【請求項12】
前記第２画素分離部は、前記第２分離絶縁パターン内に配置されるボイド領域をさらに含む、請求項１１に記載のイメージセンサー。
【請求項13】
前記第１分離絶縁パターンは、前記第２分離絶縁パターンより薄い厚さを有する互いに同一である、請求項１１に記載のイメージセンサー。
【請求項14】
前記基板の前記第２面上に配置され、前記第１画素分離部と重畳される第１遮光パターンと、
前記基板の前記第２面上に配置され、前記第２画素分離部と重畳される第２遮光パターンと、を含み、
前記第１遮光パターンは、前記第１方向に第３幅を有し、
前記第２遮光パターンは、前記第１方向に前記第３幅より小さい第４幅を有する、請求項１１に記載のイメージセンサー。
前記基板の前記第２面上に配置され、前記第２画素分離部と重畳される第２遮光パターンと、を含み、
前記第１遮光パターンは、前記第１方向に第３幅を有し、
前記第２遮光パターンは、前記第１方向に前記第３幅より小さい第４幅を有する、請求項１１に記載のイメージセンサー。
【請求項15】
前記第１遮光パターン上の第１低屈折パターンと、
前記第２遮光パターン上の第２低屈折パターンと、を含み、
前記第１低屈折パターンは、前記第１方向に前記第３幅を有し、
前記第２低屈折パターンは、前記第１方向に前記第４幅を有する、請求項１４に記載のイメージセンサー。
前記第２遮光パターン上の第２低屈折パターンと、を含み、
前記第１低屈折パターンは、前記第１方向に前記第３幅を有し、
前記第２低屈折パターンは、前記第１方向に前記第４幅を有する、請求項１４に記載のイメージセンサー。
【請求項16】
第１面と反対側の第２面を有する基板であって、第１方向に並べて配置される第１乃至第３画素を含む基板と、
前記第１乃至第３画素の各々で前記基板の前記第１面上に配置される伝送ゲートと、
前記基板の前記第１面を覆う第１層間絶縁膜と、
前記基板内に配置され、前記第１画素と前記第２画素との間に介在され、これらを互いに分離させる第１画素分離部と、
前記基板内に配置され、前記第２画素と前記第３画素との間に介在され、これらを互いに分離させる第２画素分離部と、
前記基板の前記第２面上に配置され、前記第１画素分離部と重畳される第１遮光パターンと、
前記基板の前記第２面上に配置され、前記第２画素分離部と重畳される第２遮光パターンと、を含み、
前記第１画素分離部は、第１導電パターン、その側壁を覆う第１分離絶縁パターン及び前記第１導電パターンと前記第１層間絶縁膜との間の第１埋め込み絶縁パターンを含み、
前記第２画素分離部は、第２導電パターン、その側壁を覆う第２分離絶縁パターン及び前記第２導電パターンと前記第１層間絶縁膜との間の第２埋め込み絶縁パターンを含み、
前記第１画素分離部は、前記第１方向に第１幅を有し、前記第２画素分離部は、前記第１方向に前記第１幅より小さい第２幅を有し、
前記第１遮光パターンは、前記第１方向に第３幅を有し、
前記第２遮光パターンは、前記第１方向に前記第３幅より小さい第４幅を有する、イメージセンサー。
前記第１乃至第３画素の各々で前記基板の前記第１面上に配置される伝送ゲートと、
前記基板の前記第１面を覆う第１層間絶縁膜と、
前記基板内に配置され、前記第１画素と前記第２画素との間に介在され、これらを互いに分離させる第１画素分離部と、
前記基板内に配置され、前記第２画素と前記第３画素との間に介在され、これらを互いに分離させる第２画素分離部と、
前記基板の前記第２面上に配置され、前記第１画素分離部と重畳される第１遮光パターンと、
前記基板の前記第２面上に配置され、前記第２画素分離部と重畳される第２遮光パターンと、を含み、
前記第１画素分離部は、第１導電パターン、その側壁を覆う第１分離絶縁パターン及び前記第１導電パターンと前記第１層間絶縁膜との間の第１埋め込み絶縁パターンを含み、
前記第２画素分離部は、第２導電パターン、その側壁を覆う第２分離絶縁パターン及び前記第２導電パターンと前記第１層間絶縁膜との間の第２埋め込み絶縁パターンを含み、
前記第１画素分離部は、前記第１方向に第１幅を有し、前記第２画素分離部は、前記第１方向に前記第１幅より小さい第２幅を有し、
前記第１遮光パターンは、前記第１方向に第３幅を有し、
前記第２遮光パターンは、前記第１方向に前記第３幅より小さい第４幅を有する、イメージセンサー。
【請求項17】
前記基板の前記第２面上に配置され、前記第１及び第２画素を同時に覆う第１マイクロレンズをさらに含む請求項１６に記載のイメージセンサー。
【請求項18】
前記第１埋め込み絶縁パターンは、前記第１方向に第５幅を有し、
前記第２埋め込み絶縁パターンは、前記第１方向に前記第５幅より小さい第６幅を有する、請求項１６に記載のイメージセンサー。
前記第２埋め込み絶縁パターンは、前記第１方向に前記第５幅より小さい第６幅を有する、請求項１６に記載のイメージセンサー。
【請求項19】
前記基板は、前記第１方向と交差する第２方向に前記第３画素と隣接する第４画素、そして前記第２方向に前記第２画素と隣接する第５画素をさらに含み、
前記第２画素分離部は、前記第２方向に延長されて前記第４画素と前記第５画素との間に介在され、
前記第１画素分離部は、前記第２乃至第５画素を囲む、請求項１８に記載のイメージセンサー。
前記第２画素分離部は、前記第２方向に延長されて前記第４画素と前記第５画素との間に介在され、
前記第１画素分離部は、前記第２乃至第５画素を囲む、請求項１８に記載のイメージセンサー。
【請求項20】
前記第２画素は、前記第１及び第２方向と同時に交差する第３方向に前記第４画素の間に隣接し、
前記第２画素分離部は、前記第２画素と前記第４画素との間に介在される第３導電パターンをさらに含み、
前記第３導電パターンは、前記第３方向に第７幅を有し、
前記第６幅は、前記第７幅より小さい、請求項１９に記載のイメージセンサー。
前記第２画素分離部は、前記第２画素と前記第４画素との間に介在される第３導電パターンをさらに含み、
前記第３導電パターンは、前記第３方向に第７幅を有し、
前記第６幅は、前記第７幅より小さい、請求項１９に記載のイメージセンサー。
【発明の詳細な説明】
【技術分野】
【0001】
本発明はイメージセンサーに関する。
【背景技術】
【0002】
イメージセンサーは光学映像（Ｏｐｔｉｃａｌ ｉｍａｇｅ）を電気信号に変換する半導体素子である。前記イメージセンサーはＣＣＤ（Ｃｈａｒｇｅ ｃｏｕｐｌｅｄ ｄｅｖｉｃｅ）型及びＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型に分類されることができる。前記ＣＭＯＳ型イメージセンサーはＣＩＳ（ＣＭＯＳ ｉｍａｇｅ ｓｅｎｓｏｒ）と略称される。前記ＣＩＳは２次元的に配列された複数の画素を具備する。前記画素の各々はフォトダイオードＰＤ（ｐｈｏｔｏｄｉｏｄｅ）を含む。前記フォトダイオードは入射される光を電気信号に変換する役割をする。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第１０，９９１，７４２Ｂ２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする課題は鮮明な画質を具現化することができるイメージセンサーを提供することにある。
【0005】
本発明が解決しようとする課題は以上で言及した課題に限定されず、言及されないその他の課題は下の記載から当業者に明確に理解されるべきである。
【課題を解決するための手段】
【0006】
前記課題を達成するための本発明の実施形態によるイメージセンサーは、第１面と反対側の第２面を有する基板であって、第１方向に並べて配置される第１乃至第３画素を含む基板と、前記基板内に配置され、前記第１画素と前記第２画素との間に介在されこれらを互いに分離させる第１画素分離部と、前記基板内に配置され、前記第２画素と前記第３画素との間に介在されこれらを互いに分離させる第２画素分離部と、を含み、前記第１画素分離部は第１導電パターンとその側壁を覆う第１分離絶縁パターンを含み、前記第２画素分離部は第２導電パターンとその側壁を覆う第２分離絶縁パターンを含み、前記第１導電パターンは前記第１方向に第１幅を有し、前記第２導電パターンは前記第１方向に前記第１幅より小さい第２幅を有する。
【0007】
本発明の一実施形態によるイメージセンサーは、第１面と反対側の第２面を有する基板であって、第１方向に並べて配置される第１乃至第３画素を含む基板と、前記基板内に配置され、前記第１画素と前記第２画素との間に介在され、これらを互いに分離させる第１画素分離部と、前記基板内に配置され、前記第２画素と前記第３画素との間に介在されこれらを互いに分離させる第２画素分離部と、を含み、前記第１画素分離部は第１導電パターンとその側壁を覆う第１分離絶縁パターンを含み、前記第２画素分離部は第２分離絶縁パターンを含み、前記第１導電パターンを排除し、前記第１画素分離部は前記第１方向に第１幅を有し、前記第２画素分離部は前記第１方向に前記第１幅より小さい第２幅を有する。
【0008】
本発明の他の実施形態によるイメージセンサーは、第１面と反対側の第２面を有する基板であって、第１方向に並べて配置される第１乃至第３画素を含む基板と、前記第１乃至第３画素の各々で前記基板の前記第１面上に配置される伝送ゲートと、前記基板の前記第１面を覆う第１層間絶縁膜と、前記基板内に配置され、前記第１画素と前記第２画素との間に介在され、これらを互いに分離させる第１画素分離部と、前記基板内に配置され、前記第２画素と前記第３画素との間に介在され、これらを互いに分離させる第２画素分離部と、前記基板の前記第２面上に配置され、前記第１画素分離部と重畳される第１遮光パターンと、前記基板の前記第２面上に配置され、前記第２画素分離部と重畳される第２遮光パターンと、を含み、前記第１画素分離部は第１導電パターン、その側壁を覆う第１分離絶縁パターン及び前記第１導電パターンと前記第１層間絶縁膜との間の第１埋め込み絶縁パターンを含み、前記第２画素分離部は第２導電パターン、その側壁を覆う第２分離絶縁パターン、及び前記第２導電パターンと前記第１層間絶縁膜との間の第２埋め込み絶縁パターンを含み、前記第１画素分離部は前記第１方向に第１幅を有し、前記第２画素分離部は前記第１方向に前記第１幅より小さい第２幅を有し、前記第１遮光パターンは前記第１方向に第３幅を有し、そして前記第２遮光パターンは前記第１方向に前記第３幅より小さい第４幅を有する。
【発明の効果】
【0009】
本発明のイメージセンサーでは１つの画素グループを構成する単位画素の間を分離する第２画素分離部が光を吸収するポリシリコンで構成される導電パターンを、画素グループを分離する第１画素分離部より相対的に少なく含むか、或いは排除することによって、入射された光がポリシリコンに吸収されて発生する光の損失を低下させるか、或いは防止することができる。したがって、受光量と光感度を増加させて鮮明な画質を具現化することができる。また、単位画素の間を分離する第２画素分離部が相対的に狭い幅を有するので、イメージセンサーの全体サイズを減少させ、高集積化が可能である。
【0010】
本発明のイメージセンサーでは１つの画素グループを構成する単位画素の間を分離する第２画素分離部上に位置する第２遮光パターンが画素グループを分離する第１画素分離部上に位置する第１遮光パターンより小さい幅を有するので、１つの画素グループを構成する単位画素に入射される光の量を相対的に増加させることができる。したがって、受光量を増加させて鮮明な画質を具現化することができる。
【図面の簡単な説明】
【0011】
【図1】本発明の実施形態によるイメージセンサーを説明するためのブロック図である。
【図2】本発明の実施形態によるイメージセンサーのアクティブピクセルセンサーアレイの回路図である。
【図3】本発明の実施形態による低屈折パターンを含むイメージセンサーの平面図である。
【図4】本発明の実施形態による画素分離部を含むイメージセンサーの平面図である。
【図6】本発明の実施形態による画素分離部を含むイメージセンサーの平面図である。
【図9】本発明の実施形態によるイメージセンサーの平面図である。
【図10】本発明の実施形態によるイメージセンサーの平面図である。
【図12A】本発明の実施形態による低屈折パターンを有するイメージセンサーの平面図である。
【図12B】本発明の実施形態による画素分離部を有するイメージセンサーの平面図である。
【図13A】本発明の実施形態による低屈折パターンを有するイメージセンサーの平面図である。
【図13B】本発明の実施形態による低屈折パターンを有するイメージセンサーの平面図である。
【図14】本発明の実施形態によるイメージセンサーの断面図である。
【図15】本発明の実施形態によるイメージセンサーの断面図である。
【図16】本発明の実施形態によるイメージセンサーの断面図である。
【図17】本発明の実施形態によるイメージセンサーの断面図である。
【図18】本発明の実施形態によるイメージセンサーの断面図である。
【発明を実施するための形態】
【0012】
以下、本発明をより具体的に説明するために本発明による実施形態を、添付図面を参照しながら、より詳細に説明する。
【0013】
図１は、本発明の実施形態によるイメージセンサーを説明するためのブロック図である。
【0014】
図１を参照すれば、イメージセンサーは、アクティブピクセルセンサーアレイ（Ａｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ ａｒｒａｙ）１００１、行デコーダー（ｒｏｗ ｄｅｃｏｄｅｒ）１００２、行ドライバー（ｒｏｗ ｄｒｉｖｅｒ）１００３、列デコーダー（ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ）１００４、タイミング発生器（ｔｉｍｉｎｇ ｇｅｎｅｒａｔｏｒ）１００５、相関二重サンプラー（ＣＤＳ：Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｅｒ）１００６、アナログデジタルコンバータ（ＡＤＣ：Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）１００７、及び入出力バッファ（Ｉ／Ｏ ｂｕｆｆｅｒ）１００８を含むことができる。
【0015】
アクティブピクセルセンサーアレイ１００１は、２次元的に配列された複数の単位ピクセルを含み、光信号を電気的信号に変換することができる。アクティブピクセルセンサーアレイ１００１は、行ドライバー１００３からピクセル選択信号、リセット信号、及び電荷伝送信号のような複数の駆動信号によって駆動されることができる。また、変換された電気的信号は相関二重サンプラー１００６に提供されることができる。
【0016】
行ドライバー１００３は、行デコーダー１００２でデコーディングされた結果に応じて多数の単位ピクセルを駆動するための多数の駆動信号をアクティブピクセルセンサーアレイ１００１に提供することができる。単位ピクセルが行列形状に配列された場合には各行別に駆動信号が提供されることができる。
【0017】
タイミング発生器１００５は、行デコーダー１００２及び列デコーダー１００４にタイミング（ｔｉｍｉｎｇ）信号及び制御信号を提供することができる。
【0018】
相関二重サンプラー（ＣＤＳ）１００６は、アクティブピクセルセンサーアレイ１００１で生成された電気信号を受信して維持（ｈｏｌｄ：保持）及びサンプリングすることができる。相関二重サンプラー１００６は、特定の雑音レベル（ｎｏｉｓｅ ｌｅｖｅｌ）と電気的信号による信号レベルを二重にサンプリングして、雑音レベルと信号レベルの差分に該当する差分レベルを出力することができる。
【0019】
アナログデジタルコンバータ（ＡＤＣ）１００７は、相関二重サンプラー１００６から出力された差分レベルに該当するアナログ信号をデジタル信号に変換して出力することができる。
【0020】
入出力バッファ１００８はデジタル信号をラッチ（ｌａｔｃｈ）し、ラッチされた信号は列デコーダー１００４でのデコーディング結果に応じて順次的に映像信号処理部（未図示）にデジタル信号を出力することができる。
【0021】
図２は、本発明の実施形態によるイメージセンサーのアクティブピクセルセンサーアレイの回路図である。
【0022】
図１及び図２を参照すれば、センサーアレイ１００１は複数の単位画素ＵＰを含み、単位画素ＵＰはマトリックス形状で配列されることができる。各々の単位画素ＵＰは伝送トランジスタＴＸを含むことができる。各々の単位画素ＵＰはロジックトランジスタＲＸ、ＳＸ、ＤＸをさらに含むことができる。ロジックトランジスタは、リセットトランジスタＲＸ、選択トランジスタＳＸ、又はソースフォロワートランジスタＤＸであり得る。伝送トランジスタＴＸは伝送ゲートＴＧを含むことができる。各々の単位画素ＵＰは光電変換部ＰＤ及び浮遊拡散領域ＦＤをさらに含むことができる。ロジックトランジスタＲＸ、ＳＸ、ＤＸは、複数の単位画素ＵＰ同士互いに共有されることができる。
【0023】
光電変換部ＰＤは、外部から入射された光の量に比例して光電荷を生成及び蓄積することができる。光電変換部ＰＤは、フォトダイオード、フォトトランジスタ、フォトゲート、ピンドフォトダイオード、及びこれらの組合を含むことができる。伝送トランジスタＴＸは、光電変換部ＰＤで生成された電荷を浮遊拡散領域ＦＤに伝送することができる。浮遊拡散領域ＦＤは、光電変換部ＰＤで生成された電荷が伝送されて累積的に格納することができる。浮遊拡散領域ＦＤに蓄積された光電荷の量に応じてソースフォロワートランジスタＤＸが制御されることができる。
【0024】
リセットトランジスタＲＸは、浮遊拡散領域ＦＤに蓄積された電荷を周期的にリセットさせることができる。リセットトランジスタＲＸのドレーン電極は浮遊拡散領域ＦＤと連結され、ソース電極は電源電圧ＶＤＤに連結されることができる。リセットトランジスタＲＸがターンオン（ｔｕｒｎ－ｏｎ）されれば、リセットトランジスタＲＸのソース電極と連結された電源電圧ＶＤＤが浮遊拡散領域ＦＤに印加されることができる。したがって、リセットトランジスタＲＸがターンオンされれば、浮遊拡散領域ＦＤに蓄積された電荷が排出されて浮遊拡散領域ＦＤがリセットされることができる。
【0025】
ソースフォロワーゲート電極ＳＦを含むソースフォロワートランジスタＤＸは、ソースフォロワーバッファ増幅器（ｓｏｕｒｃｅ ｆｏｌｌｏｗｅｒ ｂｕｆｆｅｒ ａｍｐｌｉｆｉｅｒ）の役割をすることができる。ソースフォロワートランジスタＤＸは、浮遊拡散領域ＦＤでの電位変化を増幅し、これを出力ラインＶｏｕｔに出力することができる。
【0026】
選択ゲート電極ＳＥＬを含む選択トランジスタＳＸは、行単位に読み出す単位画素ＵＰを選択することができる。選択トランジスタＳＸがターンオンされる時、電源電圧ＶＤＤがソースフォロワートランジスタＤＸのドレーン電極に印加されることができる。
【0027】
図３は、本発明の実施形態による低屈折パターンを含むイメージセンサーの平面図である。図４は、本発明の実施形態による画素分離部を含むイメージセンサーの平面図である。図５Ａは、本発明の実施形態による、図３及び／又は図４をＡ－Ａ’線に沿って切断した断面図である。
【0028】
図３、図４、及び図５Ａを参照すれば、本発明の実施形態によるイメージセンサー５００は、第１基板１を含む。前記第１基板１は、例えばシリコン単結晶ウエハ、シリコンエピタキシャル層、又はＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板であり得る。前記第１基板１は、例えば第１導電型の不純物でドーピングされることができる。例えば、前記第１導電型はＰ型であり得る。前記第１基板１は、互いに反対になる第１面１ａと第２面１ｂを含む。前記第１基板１は、画素アレイ領域ＡＰＳと縁領域ＥＧを含むことができる。前記画素アレイ領域ＡＰＳは、複数の単位画素ＵＰを含むことができる。前記縁領域ＥＧは、図１４の連結領域ＣＮＲの一部に対応されることができる。
【0029】
前記第１基板１には画素分離部ＤＴＩ１、ＤＴＩ２が配置されて前記画素アレイ領域ＡＰＳで前記単位画素ＵＰを分離／制限することができる。画素分離部ＤＴＩ１、ＤＴＩ２は前記縁領域ＥＧまで延長されることができる。前記単位画素ＵＰの中で互いに隣接し、２行と２列で構成された４つの単位画素ＵＰは、１つの画素グループＧＰを構成することができる。単位画素ＵＰは、時計回りに沿って互いに隣接する第１乃至第４単位画素ＵＰ（１）～ＵＰ（４）を含むことができる。互いに隣接する第１乃至第４単位画素ＵＰ（１）～ＵＰ（４）は、第１乃至第４画素グループＧＰ（１）～ＧＰ（４）を構成することができる。第１乃至第４画素グループＧＰ（１）～ＧＰ（４）は、時計回りに沿って互いに隣接することができる。第１及び第２画素ＵＰ（１）、ＵＰ（２）は、第１方向Ｘに沿って配列されることができる。第４及び第３画素ＵＰ（４）、ＵＰ（３）は、第１方向Ｘに沿って配列されることができる。第４及び第１画素ＵＰ（４）、ＵＰ（１）は、第１方向Ｘと交差する第２方向Ｙに沿って配列されることができる。第３及び第２画素ＵＰ（３）、ＵＰ（２）は、第２方向Ｙに沿って配列されることができる。
【0030】
画素分離部ＤＴＩ１、ＤＴＩ２は、第１及び第２画素分離部ＤＴＩ１、ＤＴＩ２を含むことができる。前記第１画素分離部ＤＴＩ１は、第１乃至第４画素グループＧＰ（１）～ＧＰ（４）を各々囲むことができる。前記第１画素分離部ＤＴＩ１は、平面的に網目形状を有することができる。一例として、図４及び図５Ａを見ると、第１画素分離部ＤＴＩ１は、第１画素グループＧＰ（１）の第３単位画素ＵＰ（３）と第２画素グループＧＰ（２）の第４単位画素ＵＰ（４）との間に介在される。第２画素分離部ＤＴＩ２は、第２画素グループＧＰ（２）の第４単位画素ＵＰ（４）と第３単位画素ＵＰ（３）との間に介在される。
【0031】
第２画素分離部ＤＴＩ２は、前記第１画素分離部ＤＴＩ１の側壁から突出され、第１乃至第４単位画素ＵＰ（１）～ＵＰ（４）の間に介在されることができる。第２画素分離部ＤＴＩ２は、平面的に十字形状を有することができる。
【0032】
前記単位画素ＵＰで前記第１基板１内には光電変換部ＰＤが各々配置されることができる。前記光電変換部ＰＤは、前記第１導電型と反対になる第２導電型の不純物でドーピングされることができる。前記第２導電型は、例えばＮ型であり得る。前記光電変換部ＰＤにドーピングされたＮ型の不純物は、周辺の第１基板１にドーピングされたＰ型の不純物とＰＮ接合を成してフォトダイオードを提供することができる。
【0033】
前記第１基板１内には前記第１面１ａに隣接する素子分離部ＳＴＩが配置されることができる。前記素子分離部ＳＴＩは、前記第１及び第２画素分離部ＤＴＩ１、ＤＴＩ２によって貫通されることができる。前記素子分離部ＳＴＩは、各単位画素ＵＰで前記第１面１ａに隣接する活性領域ＡＣＴを限定することができる。前記活性領域ＡＣＴは、図２のトランジスタＴＸ、ＲＸ、ＤＸ、ＳＸのために提供されることができる。
【0034】
各単位画素ＵＰで前記第１基板１の前記第１面１ａ上には伝送ゲートＴＧが配置されることができる。前記伝送ゲートＴＧの一部は、前記第１基板１の内に延長されることができる。前記伝送ゲートＴＧはＶｅｒｔｉｃａｌタイプである。或いは前記伝送ゲートＴＧは、前記第１基板１の内に延長されなく、平坦な形状であるＰｌａｎａｒタイプであってもよい。前記伝送ゲートＴＧと前記第１基板１との間にはゲート絶縁膜Ｇｏｘが介在されることができる。前記伝送ゲートＴＧの一側で前記第１基板１内には浮遊拡散領域ＦＤが配置されることができる。前記浮遊拡散領域ＦＤには、例えば前記第２導電型の不純物がドーピングされることができる。
【0035】
前記イメージセンサー５００は背面受光イメージセンサーであり得る。光は、前記第１基板１の第２面１ｂを通じて前記第１基板１の内に入射されることができる。入射された光によって前記ＰＮ接合で電子－正孔対が生成されることができる。このように生成された電子は、前記光電変換部ＰＤに移動されることができる。前記伝送ゲートＴＧに電圧を印加すれば、前記電子は、前記浮遊拡散領域ＦＤに移動されることができる。
【0036】
１つの単位画素ＵＰ（３）、ＵＰ（４）で前記第１面１ａ上に伝送ゲートＴＧに隣接してリセットゲートＲＧが配置されることができる。他の単位画素ＵＰ（１）、ＵＰ（２）で前記第１面１ａ上に伝送ゲートＴＧに隣接してソースフォロワーゲートＳＦと選択ゲートＳＥＬが配置されることができる。前記ゲートＴＧ、ＲＧ、ＳＦ、ＳＥＬは、各々図２のトランジスタＴＸ、ＲＸ、ＤＸ、ＳＸのゲートに対応されることができる。前記ゲートＴＧ、ＲＧ、ＳＦ、ＳＥＬは、前記活性領域ＡＣＴと重畳されることができる。本例において、リセットトランジスタＲＸ、選択トランジスタＳＸ、及びソースフォロワートランジスタＤＸは、隣接する２つの単位画素ＵＰ同士互いに共有されることができる。
【0037】
前記第１面１ａは、第１層間絶縁膜ＩＬで覆われることができる。前記第１層間絶縁膜ＩＬは、シリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜、多孔性低誘電膜の中から選択される少なくとも１つの膜の多層膜で形成されることができる。前記第１層間絶縁膜ＩＬの間又は内には第１配線１５が配置されることができる。前記浮遊拡散領域ＦＤは、第１コンタクトプラグ１７によって前記第１配線１５に連結されることができる。前記第１コンタクトプラグ１７は、前記画素アレイ領域ＡＰＳで前記第１層間絶縁膜ＩＬの中で前記第１面１ａに最も近い（最下層の）第１層間絶縁膜ＩＬを貫通することができる。
【0038】
前記第１画素分離部ＤＴＩ１は、第１面１ａから第２面１ｂに向かって形成された第１トレンチ２２ａ内に位置する。前記第２画素分離部ＤＴＩ２は、第１面１ａから第２面１ｂに向かって形成された第２トレンチ２２ｂ内に位置する。図５Ａの断面から前記第１画素分離部ＤＴＩ１及び第１トレンチ２２ａは、各々第１方向Ｘに第１幅Ｗ１を有することができる。前記第２画素分離部ＤＴＩ２及び第２トレンチ２２ｂは、各々第１方向Ｘに第２幅Ｗ２を有することができる。第２幅Ｗ２は第１幅Ｗ１より小さい。前記第２画素分離部ＤＴＩ２が相対的に狭い第２幅Ｗ２を有するので、イメージセンサーのサイズを減少させることができる。したがって、高集積化されたイメージセンサーを提供することができる。
【0039】
前記第１画素分離部ＤＴＩ１は、第１埋め込み絶縁パターン１２ａ、第１分離絶縁パターン１４ａ、及び第１導電パターン１６ａを含むことができる。前記第１埋め込み絶縁パターン１２ａは、前記第１導電パターン１６ａと前記第１層間絶縁膜ＩＬとの間に介在されることができる。前記第１分離絶縁パターン１４ａは、前記第１導電パターン１６ａと前記第１基板１との間、そして前記第１埋め込み絶縁パターン１２ａと前記第１基板１との間に介在されることができる。
【0040】
前記第２画素分離部ＤＴＩ２は、第２埋め込み絶縁パターン１２ｂ、第２分離絶縁パターン１４ｂ、及び第２導電パターン１６ｂを含むことができる。前記第２埋め込み絶縁パターン１２ｂは、前記第２導電パターン１６ｂと前記第１層間絶縁膜ＩＬとの間に介在されることができる。前記第２分離絶縁パターン１４ｂは、前記第２導電パターン１６ｂと前記第１基板１との間、そして前記第２埋め込み絶縁パターン１２ｂと前記第１基板１との間に介在されることができる。
【0041】
埋め込み絶縁パターン１２ｘは、第１埋め込み絶縁パターン１２ａと第２埋め込み絶縁パターン１２ｂを含む。分離絶縁パターン１４ｘは、第１分離絶縁パターン１４ａと第２分離絶縁パターン１４ｂを含む。導電パターン１６ｘは、第１導電パターン１６ａと第２導電パターン１６ｂを含む。
【0042】
与えられた画素グループＧＰと関連付けされた第２画素分離部ＤＴＩ２の第２埋め込み絶縁パターン１２ｂ、第２分離絶縁パターン１４ｂ、及び第２導電パターン１６ｂは、前記与えられたグループの単位画素ＵＰの最外側境界（例えば、最外側の側壁）によって第１方向Ｘと第２方向Ｙに、定まれる領域Ｇ内に位置する埋め込み絶縁パターン１２ｘ、分離絶縁パターン１４ｘ、及び導電パターン１６ｘの一部分を含むことができる。
【0043】
第１埋め込み絶縁パターン１２ａ、第１分離絶縁パターン１４ａ、第２埋め込み絶縁パターン１２ｂ、及び第２分離絶縁パターン１４ｂは、前記第１基板１と異なる屈折率を有する絶縁物質で形成されることができる。第１埋め込み絶縁パターン１２ａ、第１分離絶縁パターン１４ａ、第２埋め込み絶縁パターン１２ｂ、及び第２分離絶縁パターン１４ｂは、例えばシリコン酸化物を含むことができる。前記第１導電パターン１６ａ及び前記第２導電パターン１６ｂは、前記第１基板１と離隔されることができる。前記第１導電パターン１６ａ及び前記第２導電パターン１６ｂは、不純物がドーピングされたポリシリコン膜やシリコンゲルマニウム膜を含むことができる。前記ポリシリコンやシリコンゲルマニウム膜にドーピングされた不純物は、例えばホウ素、リン、ヒ素の中で１つであり得る。または、前記第１導電パターン１６ａ及び前記第２導電パターン１６ｂは、金属膜を含むことができる。
【0044】
図５Ａの断面で第１分離絶縁パターン１４ａは、第２分離絶縁パターン１４ｂと同一な第１厚さＴ１を有することができる。図４の平面で第１分離絶縁パターン１４ａと第２分離絶縁パターン１４ｂの各々の第１厚さＴ１は、位置にかかわらず一定であることができる。
【0045】
前記第１導電パターン１６ａは、第１方向Ｘに第３幅Ｗ３を有することができる。前記第２導電パターン１６ｂは、第１方向Ｘに第４幅Ｗ４を有することができる。第４幅Ｗ４は第３幅Ｗ３より小さい。前記第１導電パターン１６ａと前記第２導電パターン１６ｂがポリシリコンで形成された場合、ポリシリコンは光を吸収することができる。本発明では１つの画素グループＧＰを構成する第１乃至第４単位画素ＵＰ（１）～ＵＰ（４）の間に相対的に小さい第４幅Ｗ４の前記第２導電パターン１６ｂが介在されているので、１つの画素グループＧＰ内で入射された光の吸収を防止／最小化／減少させることができる。したがって、イメージセンサーで受光量が増加され、ＱＥ（Ｑｕａｎｔｕｍ ｅｆｆｉｃｉｅｎｃｙ）が増加され、光感度が改善されることができる。また、自動焦点機能を向上させることができる。したがって、鮮明な画質を具現化することができる。
【0046】
第１埋め込み絶縁パターン１２ａは第１方向Ｘに第３幅Ｗ３を有することができる。第２埋め込み絶縁パターン１２ｂは第１方向Ｘに第４幅Ｗ４を有することができる。
【0047】
図４の平面で、第１及び第３単位画素ＵＰ（１）、ＵＰ（３）は第１及び第２方向Ｘ、Ｙと同時に交差する第３方向Ｚに並べて配列されることができる。第２画素分離部ＤＴＩ２は、第１及び第３単位画素ＵＰ（１）、ＵＰ（３）の間に配置される第３導電パターン１６ｐをさらに含むことができる。第３導電パターン１６ｐは、第２及び第４単位画素ＵＰ（２）、ＵＰ（４）の間に配置されることができる。即ち、画素グループＧＰの各々の中心に第３導電パターン１６ｐが配置される。第３導電パターン１６ｐは、平面的に斜方形状を有することができる。第３導電パターン１６ｐは、第２導電パターン１６ｂの間に配置され、これらを連結する。第３導電パターン１６ｐは、第３方向Ｚに第９幅（図４のＷ９）を有することができる。第９幅Ｗ９は、第４幅Ｗ４と同一であるか、或いはより大きくすることができる。
【0048】
前記第１基板１の第２面１ｂ上には第１固定電荷膜２４が配置される。前記第１固定電荷膜２４は前記第１基板１の第２面１ｂと接することができる。前記第１固定電荷膜２４は、化学量論比より不足な量の酸素又は弗素を含む金属酸化膜又は金属フッ化膜の単一膜又は多重膜で構成されることができる。したがって、前記固定電荷膜は負の固定電荷を有することができる。前記第１固定電荷膜２４は、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）、チタニウム（Ｔｉ）、イットリウム、及びランタノイドを含むグループで選択される少なくとも１つの金属を含む金属酸化物（ｍｅｔａｌｏｘｉｄｅ）又は金属フッ化物（ｍｅｔａｌｆｌｕｏｒｉｄｅ）の単一膜又は多重膜で構成されることができる。具体的な例として、前記第１固定電荷膜２４は、ハフニウム酸化膜及び／又はアルミニウム酸化膜を含むことができる。前記第１固定電荷膜２４によって暗電流とホワイトスポットを改善することができる。
【0049】
第１固定電荷膜２４上には第２固定電荷膜４２と第１保護膜４４が順に積層されることができる。前記第２固定電荷膜４２は、金属酸化膜又は金属フッ化膜の単一膜又は多重膜を含むことができる。前記第２固定電荷膜４２は、例えばハフニウム酸化膜及び／又はアルミニウム酸化膜を含むことができる。前記第２固定電荷膜４２は、前記第１固定電荷膜２４を補強するか、又は接着膜として機能することができる。前記第１保護膜４４は、ＰＥＴＥＯＳ、ＳｉＯＣ、ＳｉＯ２、ＳｉＮの中で少なくとも１つを含むことができる。前記第１保護膜４４は、反射防止膜及び／又は平坦化膜として機能することができる。
【0050】
図４及び図５Ａを参照すれば、前記縁領域ＥＧで、連結コンタクトＢＣＡは、前記第１保護膜４４、前記第２固定電荷膜４２、前記第１固定電荷膜２４、及び前記第１基板１の一部を貫通して前記第１導電パターン１６ａ及び前記第１分離絶縁パターン１４ａと接することができる。前記連結コンタクトＢＣＡは第３トレンチ４６内に位置することができる。前記連結コンタクトＢＣＡは、前記第３トレンチ４６の内部側壁と底面をコンフォーマルに（conformally）覆う拡散防止パターン４８ｇ、前記拡散防止パターン４８ｇ上の第１金属パターン５２、そして前記第３トレンチ４６を満たす第２金属パターン５４を含むことができる。前記拡散防止パターン４８ｇは、例えばチタニウムを含むことができる。前記第１金属パターン５２は、例えばタングステンを含むことができる。前記第２金属パターン５４は、例えばアルミニウムを含むことができる。前記拡散防止パターン４８ｇと前記第１金属パターン５２は、前記第１保護膜４４上に延長されて他の配線やビア／コンタクトと電気的に連結されることができる。
【0051】
前記画素アレイ領域ＡＰＳで前記第１保護膜４４上には第１及び第２遮光パターン４８ａ、４８ｂが配置されることができる。第１及び第２遮光パターン４８ａ、４８ｂ上には第１及び第２低屈折パターン５０ａ、５０ｂが各々配置されることができる。第１遮光パターン４８ａと第１低屈折パターン５０ａは、第１画素分離部ＤＴＩ１と重畳され、平面的に第１画素分離部ＤＴＩ１と同一な形状を有することができる。即ち、第１遮光パターン４８ａと第１低屈折パターン５０ａは、平面的に画素グループＧＰ（１）～ＧＰ（４）を各々囲むことができる。第２遮光パターン４８ｂと第２低屈折パターン５０ｂは、第２画素分離部ＤＴＩ２と重畳され、平面的に第２画素分離部ＤＴＩ２と同一な形状を有することができる。第２遮光パターン４８ｂと第２低屈折パターン５０ｂは、各々の画素グループＧＰ（１）～ＧＰ（４）内で第１乃至第４単位画素ＵＰ（１）～ＵＰ４）の間に介在されることができる。
【0052】
第１遮光パターン４８ａと第１低屈折パターン５０ａの側壁は、互いに整列されることができる。第１遮光パターン４８ａと第１低屈折パターン５０ａは、各々第１方向Ｘに第５幅Ｗ５を有することができる。第２遮光パターン４８ｂと第２低屈折パターン５０ｂの側壁は、互いに整列されることができる。第２遮光パターン４８ｂと第２低屈折パターン５０ｂは、各々第１方向Ｘに第６幅Ｗ６を有することができる。第６幅Ｗ６は、第５幅Ｗ５と同一であるか、或いはより小さくすることができる。第６幅Ｗ６が第５幅Ｗ５より小さい場合、１つの画素グループＧＰを構成する第１乃至第４単位画素ＵＰ（１）～ＵＰ（４）内に入射される光の量を相対的に増加させることができる。したがって、イメージセンサーで受光量が増加され、ＱＥ（Ｑｕａｎｔｕｍ ｅｆｆｉｃｉｅｎｃｙ）が増加され、光感度が改善されることができる。
【0053】
前記第１遮光パターン４８ａと第２遮光パターン４８ｂは、前記拡散防止パターン４８ｇと同一な物質及び同一な厚さを有することができる。前記第１遮光パターン４８ａと第２遮光パターン４８ｂは、例えばチタニウムを含むことができる。
【0054】
第１低屈折パターン５０ａと第２低屈折パターン５０ｂは、互いに同一な厚さを有し、互いに同一な有機物質を含むことができる。前記第１低屈折パターン５０ａと第２低屈折パターン５０ｂは、カラーフィルターＣＦ１、ＣＦ２より小さい屈折率を有することができる。例えば、第１低屈折パターン５０ａと第２低屈折パターン５０ｂは、約１．３以下の屈折率を有することができる。前記遮光パターン４８ａ、４８ｂと前記低屈折パターン５０ａ、５０ｂは、隣接する単位画素ＵＰの間のクロストークを防止することができる。
【0055】
前記第１保護膜４４上には第２保護膜５６が積層される。前記第２保護膜５６は、前記遮光パターン４８ａ、４８ｂと前記低屈折パターン５０ａ、５０ｂ及び前記連結コンタクトＢＣＡをコンフォーマルに覆うことができる。前記画素アレイ領域ＡＰＳで前記低屈折パターン５０ａ、５０ｂの間にカラーフィルターＣＦ１、ＣＦ２が配置されることができる。カラーフィルターＣＦ１、ＣＦ２は、各々青色、緑色、赤色の中で１つの色を有することができる。他の例として、前記カラーフィルターＣＡＦ１、ＣＦ２は、シアン（ｃｙａｎ）、マゼンタ（ｍａｇｅｎｔａ）、又は黄色（ｙｅｌｌｏｗ）等のような他のカラーを含んでもよい。
【0056】
本例において、１つの画素グループＧＰには１つのカラーフィルターが配置されることができる。本例に従うイメージセンサーでカラーフィルターＣＦ１、ＣＦ２は、２ｘ２形状のＴｅｔｒａパターン形状に配列されることができる。即ち、第２画素グループＧＰ（２）上には第１カラーフィルターＣＦ１が配置されることができる。第１、第３、又は第４画素グループＧＰ（１）、ＧＰ（３）、ＧＰ（４）上には第２カラーフィルターＣＦ２が配置されることができる。
【0057】
前記縁領域ＥＧで前記第２保護膜５６上には第１光学ブラックパターンＣＦＢが配置されることができる。前記第１光学ブラックパターンＣＦＢは、例えば青色のカラーフィルターと同一な物質を含むことができる。
【0058】
前記画素アレイ領域ＡＰＳで前記カラーフィルターＣＦ１、ＣＦ２上にはマイクロレンズＭＬが配置されることができる。マイクロレンズＭＬの縁は互いに接し、連結されることができる。本例において、１つの画素グループＧＰには１つのマイクロレンズＭＬが配置されることができる。即ち、１つのマイクロレンズＭＬは、互いに隣接するように配置される第１乃至第４単位画素ＵＰ（１）～ＵＰ（４）を覆うことができる。図４の平面視において、第２画素分離部ＤＴＩ２はマイクロレンズＭＬの中心を横切ることができる。
【0059】
前記縁領域ＥＧで第１光学ブラックパターンＣＦＢ上にはレンズ残余膜ＭＬＲが配置されることができる。レンズ残余膜ＭＬＲは、マイクロレンズＭＬと同一な物質を含むことができる。イメージセンサー５００は自動焦点イメージセンサーであり得る。
【0060】
前記第１及び第２導電パターン１６ａ、１６ｂには前記連結コンタクトＢＣＡによって負のバイアス電圧を印加されることができる。前記第１及び第２導電パターン１６ａ、１６ｂは、共通バイアスラインの役割をすることができる。したがって、前記第１及び第２画素分離部ＤＴＩ１、ＤＴＩ２と接する第１基板１の表面に存在することができる正孔を捕獲して暗電流特性を改善させることができる。
【0061】
【0062】
図３及び図５Ｂを参照すれば、本例に従うイメージセンサー５０１では第２画素分離部ＤＴＩ２が図５Ａの第２導電パターン１６ｂと第２埋め込み絶縁パターン１２ｂを排除することができる。第２画素分離部ＤＴＩ２が図６のように第３導電パターン１６ｐをさらに含むことができるが、この時、第３導電パターン１６ｐは、第２導電パターン１６ｂと連結されなく、孤立されることができる。第２画素分離部ＤＴＩ２は、第２分離絶縁パターン１４ｂ内に位置するボイド領域ＶＤを含むことができる。第２分離絶縁パターン１４ｂは、第２分離絶縁パターン１４ｂの領域内にボイド領域ＶＤを定義する少なくとも１つの内部表面１４ｂｓを含むことができる。前記ボイド領域ＶＤはシーム（ｓｅａｍ）であってもよい。ボイド領域ＶＤは最大第４幅Ｗ４を有することができる。第４幅Ｗ４は、第１画素分離部ＤＴＩ１の第１導電パターン１６ａの第３幅Ｗ３より小さくすることができる。ボイド領域ＶＤが最大幅Ｗ４を有する地点で第２分離絶縁パターン１４ｂは、第１厚さＴ１を有することができる。前記第１厚さＴ１は、第１画素分離部ＤＴＩ１の第１分離絶縁パターン１４ａの厚さと同一であり得る。ボイド領域ＶＤの平面形状は、図４の第２導電パターン１６ｂと同一／類似であることができる。その外の構造は、図３乃至図５Ａを参照して説明したことと同一／類似であることができる。
【0063】
図５Ｂのイメージセンサー５０１では１つの画素グループＧＰを構成する第１乃至第４単位画素ＵＰ（１）～ＵＰ（４）の間に第２導電パターン１６ｂが無いので、１つの画素グループＧＰ内で入射された光が第２導電パターン１６ｂに吸収されることを防止することができる。したがって、イメージセンサーで受光量が増加され、ＱＥ（Ｑｕａｎｔｕｍ ｅｆｆｉｃｉｅｎｃｙ）が増加され、光感度が改善されることができる。また、自動焦点機能を向上させることができる。
【0064】
図６は、本発明の実施形態による画素分離部を含むイメージセンサーの平面図である。図７Ａは、本発明の実施形態による、図６をＡ－Ａ’線に沿って切断した断面図である。図７Ｂは、本発明の実施形態による、図６をＢ－Ｂ’線に沿って切断した断面図である。
【0065】
図６、図７Ａ、及び図７Ｂを参照すれば、本例に従うイメージセンサー５０２では第２画素分離部ＤＴＩ２が第２分離絶縁パターン１４ｂのみで構成されることができる。この時、第２分離絶縁パターン１４ｂの第２厚さＴ２は、第２画素分離部ＤＴＩ又は第２トレンチ２２ｂの第２幅Ｗ２と同一であり得る。第２厚さＴ２は、第１画素分離部ＤＴＩ１の第１分離絶縁パターン１４ａの第１厚さＴ１より大きくすることができる。第２画素分離部ＤＴＩ２が第３導電パターン１６ｐをさらに含むことができ、この時、第３導電パターン１６ｐは、第２分離絶縁パターン１４ｂで囲まれて孤立されることができる。第１画素分離部ＤＴＩの側壁は凹凸構造を有することができる。図７Ａの断面で、第１画素分離部ＤＴＩの第１導電パターン１６ａは、第１方向Ｘに第３幅Ｗ３を有することができる。図７Ｂの断面で、第１画素分離部ＤＴＩの第１導電パターン１６ａは、第１方向Ｘに第７幅Ｗ７を有することができる。第７幅Ｗ７は第３幅Ｗ３より大きくすることができる。図７Ｂの断面で、第１画素分離部ＤＴＩの第１導電パターン１６ａは、第１方向Ｘに第７幅Ｗ７を有することができる。第７幅Ｗ７は第３幅Ｗ３より大きくすることができる。図７Ｂの断面で、第３導電パターン１６ｐは第８幅Ｗ８を有することができる。第８幅Ｗ８は第７幅Ｗ７より小さくすることができる。
【0066】
第２画素分離部ＤＴＩ２が、第３導電パターン１６ｐ上の第３埋め込み絶縁パターン１２ｐをさらに含むことができる。第３埋め込み絶縁パターン１２ｐは、第１埋め込み絶縁パターン１２ａと同一な物質を含むことができる。第３埋め込み絶縁パターン１２ｐは、平面的に斜方形状を有することができる。第３埋め込み絶縁パターン１２ｐは第８幅Ｗ８を有することができる。その外の構造は、図３乃至図５Ａを参照して説明したことと同一／類似であることができる。
【0067】
図７Ａのイメージセンサー５０２では１つの画素グループＧＰを構成する第１乃至第４単位画素ＵＰ（１）～ＵＰ（４）の間に第２導電パターン１６ｂが無いので、１つの画素グループＧＰ内で入射された光が第２導電パターン１６ｂに吸収されることを防止することができる。したがって、イメージセンサーで受光量が増加され、ＱＥ（Ｑｕａｎｔｕｍ ｅｆｆｉｃｉｅｎｃｙ）が増加され、光感度が改善されることができる。また、自動焦点機能を向上させることができる。
【0068】
【0069】
図８Ａを参照して、画素アレイ領域ＡＰＳと縁領域ＥＧを含む第１基板１を準備する。第１基板１にイオン注入工程等を進行して光電変換部ＰＤを形成する。前記第１基板１の第１面１ａに素子分離部ＳＴＩを形成して活性領域を定義する。前記素子分離部ＳＴＩは、Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ工程で形成されることができる。前記第１基板１の第１面１ａ上に第１マスクパターンＭＫ１を形成する。前記第１マスクパターンＭＫ１を蝕刻マスクとして利用して、前記素子分離部ＳＴＩと前記第１基板１の一部を蝕刻して第１及び第２トレンチ２２ａ、２２ｂを形成する。この時、第１トレンチ２２ａは、第１幅Ｗ１を有するように形成されることができる。第２トレンチ２２ｂは、第１幅Ｗ１より狭い第２幅Ｗ２を有するように形成されることができる。
【0070】
前記第１基板１の第１面１ａ上に分離絶縁膜１４を第１厚さＴ１でコンフォーマルに形成する。したがって、第１及び第２トレンチ２２ａ、２２ｂ内でも分離絶縁膜１４は第１厚さＴ１を有することができる。第１厚さＴ１は第２幅Ｗ２の１／２より小さくすることができる。前記分離絶縁膜１４上に導電膜１６を積層して前記第１及び第２トレンチ２２ａ、２２ｂを満たす（充填する）。前記導電膜１６は、前記第１トレンチ２２ａ内で第３幅Ｗ３を有する。前記導電膜１６は、前記第２トレンチ２２ｂ内で第４幅Ｗ４を有する。
【0071】
図８Ｂを参照して、前記導電膜１６に対してエッチバック工程を進行して前記第１基板１の第１面１ａ上の導電膜１６を除去し、前記第１及び第２トレンチ２２ａ、２２ｂ内に第１及び第２導電パターン１６ａ、１６ｂを各々形成する。前記エッチバック工程で第１及び第２導電パターン１６ａ、１６ｂの上部面が前記第１基板１の第１面１ａより低いように形成する。そして、埋め込み絶縁膜を積層して前記第１及び第２トレンチ２２ａ、２２ｂの上部を満たす。そして、研磨工程を進行して前記第１基板１の第１面１ａ上の分離絶縁膜１４と埋め込み絶縁膜を除去し、前記第１及び第２トレンチ２２ａ、２２ｂ内に第１及び第２分離絶縁パターン１４ａ、１４ｂと第１及び第２埋め込み絶縁パターン１２ａ、１２ｂを各々形成する。したがって、第１及び第２画素分離部ＤＴＩ１、ＤＴＩ２を形成することができる。
【0072】
その後に、通常の過程を通じて図３乃至図５Ａを参照して他の構成要素を形成することができる。但し、第１及び第２遮光パターン４８ａ、４８ｂ及び第１及び第２低屈折パターン５０ａ、５０ｂの幅Ｗ５、Ｗ６を図５Ａのように互いに異なるように形成することができる。
【0073】
他の例において、図８Ａの段階で、第２幅Ｗ２が狭いので、分離絶縁膜１４が第２トレンチ２２ｂの入口を塞ぐことがきる。この時には、図５Ｂのように第２トレンチ２２ｂ内にボイド領域ＶＤが形成されるか、或いは図７Ａのようにボイド領域ＶＤ無しで第２トレンチ２２ｂが分離絶縁膜１４のみで満たされることができる。この場合、導電膜１６が第２トレンチ２２ｂ内に入ることができない。したがって、図５Ｂ又は図７Ａのイメージセンサーが形成されることができる。
【0074】
導電パターンを構成するポリシリコンは光を吸収するので、ポリシリコンの量が多くほど、入射された光がポリシリコンに吸収されて光の損失が発生し、したがってイメージセンサーの感度が悪くなる可能性がある。これを防止するために、第１及び第２画素分離部を全て絶縁膜構造で代替すれば、導電パターンに負の電圧を印加できないので、暗電流特性の改善が難しい。
【0075】
本発明では第１及び第２画素分離部の幅を互いに異なるように二元化することによって、第１及び第２画素分離部の構造／構成比率を異なるように形成することができる。即ち、１つのマイクロレンズと重複される第２画素分離部はポリシリコンを少なくするか、又はポリシリコンを排除するようにして光感度を向上させると同時にマイクロレンズの間の境界に位置する第１画素分離部ＤＴＩ１は相対的に広いポリシリコン（第１導電パターン）を配置させ、これに負の電圧を印加することによって暗電流特性を改善することができる。
【0076】
図９は、本発明の実施形態によるイメージセンサーの平面図である。
【0077】
図９を参照すれば、本例に従うイメージセンサー５０３の第２画素分離部ＤＴＩ２が第３導電パターン１６ｐを含まない。即ち、画素グループＧＰの各々の中心に第３導電パターン１６ｐが配置されない。画素グループＧＰの各々の中心で第１基板１内には浮遊拡散領域ＦＤが配置される。第２画素分離部ＤＴＩ２は画素グループＧＰの各々の中心に存在しない。画素グループＧＰの各々で第１乃至第４単位画素ＵＰ（１）～ＵＰ（４）には伝送ゲートＴＧが配置され、浮遊拡散領域ＦＤを囲むことができる。画素グループＧＰの各々で、第１乃至第４単位画素ＵＰ（１）～ＵＰ（４）が１つの浮遊拡散領域ＦＤを共有する。その外の構造は図３乃至図５Ａを参照して説明したことと同一／類似であることができる。
【0078】
【0079】
図１０及び図１１を参照すれば、本例に従うイメージセンサー５０４では単位画素ＵＰ上にマイクロレンズＭＬが各々１：１に配置されることができる。即ち、１つの単位画素ＵＰの上には１つのマイクロレンズＭＬが配置される。また、単位画素ＵＰ上にカラーフィルターＣＦ１、ＣＦ２が各々１：１に配置されることができる。即ち、１つの単位画素ＵＰの上には１つのカラーフィルターＣＦ１又はＣＦ２が配置される。その外の構造は図３乃至図７Ｂを参照して説明したことと同一／類似であることができる。
【0080】
【0081】
図１２Ａ及び図１２Ｂを参照すれば、本例に従うイメージセンサー５０５では１つの画素グループＧＰが３行と３列で構成される９つの単位画素ＵＰ（１）～ＵＰ（９）を含むことができる。１つの画素グループＧＰの上には１つのマイクロレンズＭＬが配置されることができる。即ち、１つのマイクロレンズＭＬが３行と３列で構成される９つの単位画素ＵＰ（１）～ＵＰ（９）を同時に覆うことができる。１つの画素グループＧＰの上には１つのカラーフィルターＣＦ１又はＣＦ２が配置されることができる。本例に従うイメージセンサーでカラーフィルターＣＦ１、ＣＦ２は、３ｘ３形状のＮｏｎａパターン形状に配列されることができる。第１画素分離部ＤＴＩ１は画素グループＧＰを囲むことができる。第２画素分離部ＤＴＩ２は、第１画素分離部ＤＴＩ１の側壁から延長され、単位画素ＵＰ（１）～ＵＰ（９）の間に介在されることができる。図１２Ｂで１つの画素グループＧＰには４つの第３導電パターン１６ｐが配置されることができる。第２画素分離部ＤＴＩ２と重畳される第２遮光パターン４８ｂと第２低屈折パターン５０ｂの第６幅Ｗ６は、第１画素分離部ＤＴＩ１と重畳される第１遮光パターン４８ａと第１低屈折パターン５０ａの第５幅Ｗ５より小さい。その外の構成は、上で説明したことと同一／類似である。
【0082】
【0083】
図１３Ａを参照すれば、本例に従うイメージセンサー５０６は、スーパーマイクロレンズＳＭＬを含むことができる。具体的に、第１及び第２画素分離部ＤＴＩ１、ＤＴＩ２、第１遮光パターン４８ａと第１低屈折パターン５０ａ、第２遮光パターン４８ｂと第２低屈折パターン５０ｂの平面／断面形状は、図３乃至図７Ｂを参照して説明したことと同一／類似であることができる。第１乃至第４単位画素ＵＰ（１）～ＵＰ（４）上にはマイクロレンズＭＬが各々配置されることができる。しかし、第１画素グループＧＰ（１）の第３単位画素ＵＰ（３）とこれに隣接する第２画素グループＧＰ（２）の第４単位画素ＵＰ（４）は、１つのスーパーマイクロレンズＳＭＬで同時に覆われることができる。平面視において、第１画素グループＧＰ１の第３単位画素ＵＰ（３）とこれに隣接する第２画素グループＧＰ（２）の第４単位画素ＵＰ（４）の間には、第１画素分離部ＤＴＩ１、第１遮光パターン４８ａ及び／又は第１低屈折パターン５０ａが配置されることができる。
【0084】
スーパーマイクロレンズＳＭＬで覆われる第１画素グループＧＰ１の第３単位画素ＵＰ（３）とこれに隣接する第２画素グループＧＰ（２）の第４単位画素ＵＰ（４）は、自動焦点機能のためのＡＦ（Ａｕｔｏ－ｆｏｃｕｓ）画素として使用されることができる。その外の第１乃至第４単位画素ＵＰ（１）～ＵＰ（４）は、イメージセンシングのためのイメージ画素として使用されることができる。その外の構成は上で説明したことと同一／類似である。
【0085】
或いは図１３Ｂを参照すれば、本例に従うイメージセンサー５０７ではスーパーマイクロレンズＳＭＬが、第１画素グループＧＰ（１）の第３及び第４単位画素ＵＰ（３）、ＵＰ（４）を同時に覆う。平面視において、第１画素グループＧＰ（１）の第３及び第４単位画素ＵＰ（３）、ＵＰ（４）の間には第２画素分離部ＤＴＩ２、第２遮光パターン４８ｂ、及び／又は第２低屈折パターン５０ｂが配置されることができる。スーパーマイクロレンズＳＭＬで覆われる第１画素グループＧＰ（１）の第３及び第４単位画素ＵＰ（３）、ＵＰ（４）は、自動焦点機能のためのＡＦ（Ａｕｔｏ－ｆｏｃｕｓ）画素として使用されることができる。その外の第１乃至第４単位画素ＵＰ（１）～ＵＰ（４）は、イメージセンシングのためのイメージ画素として使用されることができる。その外の構成は、図１３Ａで説明したことと同一／類似であることができる。
【0086】
図１４は、本発明の実施形態によるイメージセンサーの断面図である。
【0087】
図１４を参照すれば、本例に従うイメージセンサー５０８は、第１サブチップＣＨ１と第２サブチップＣＨ２がボンディングされた構造を有することができる。前記第１サブチップＣＨ１は好ましくはイメージセンシング機能をすることができる。前記第２サブチップＣＨ２は、好ましくは前記第１サブチップＣＨ１を駆動するか、或いは前記第１サブチップＣＨ１で発生された電気信号を格納するための回路を含むことができる。
【0088】
前記第２サブチップＣＨ２は、第２基板１００、前記第２基板１００に配置される複数のトランジスタＴＲ、前記第２基板１００を覆う第２層間絶縁膜１１０、前記第２層間絶縁膜１１０内に配置される第２配線１１２を含むことができる。前記第２層間絶縁膜１１０は、シリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜、及び多孔性絶縁膜の中で少なくとも１つの単一膜又は多重膜構造を有することができる。前記第１サブチップＣＨ１と前記第２サブチップＣＨ２はボンディングされる。したがって、前記第１層間絶縁膜ＩＬと前記第２層間絶縁膜１１０は接することができる。
【0089】
前記第１サブチップＣＨ１は、パッド領域ＰＡＤ、連結領域ＣＮＲ、光学ブラック領域ＯＢ、及び画素アレイ領域ＡＰＳを含む第１基板１を含む。画素アレイ領域ＡＰＳと連結領域ＣＮＲの一部での前記第１サブチップＣＨ１は、図３乃至図１３Ｂを参照して説明したことと同一／類似な構造を有することができる。即ち、前記画素アレイ領域ＡＰＳは複数の単位画素ＵＰを含むことができる。前記画素アレイ領域ＡＰＳで前記第１基板１に第１及び第２画素分離部ＤＴＩ１、ＤＴＩ２が配置されて前記単位画素ＵＰを分離することができる。前記第１基板１には第１面１ａに隣接して素子分離部ＳＴＩが配置されることができる。前記単位画素ＵＰの各々で前記第１基板１内に光電変換部ＰＤが配置されることができる。各単位画素ＵＰで前記第１基板１の前記第１面１ａ上には伝送ゲートＴＧが配置されることができる。前記伝送ゲートＴＧの一側で前記第１基板１内には浮遊拡散領域ＦＤが配置されることができる。前記第１面１ａは第１層間絶縁膜ＩＬで覆われることができる。
【0090】
前記光学ブラック領域ＯＢで前記基板１の内に光が入射されなくともよい。前記第１及び第２画素分離部ＤＴＩ１、ＤＴＩ２は、前記光学ブラック領域ＯＢにも延長されて第１ブラック画素ＵＰＯ１と第２ブラック画素ＵＰＯ２を分離することができる。前記第１ブラック画素ＵＰＯ１で、前記第１基板１内には光電変換部ＰＤが配置されることができる。前記第２ブラック画素ＵＰＯ２で、前記第１基板１内には光電変換部ＰＤが存在しない。第１ブラック画素ＵＰＯ１と第２ブラック画素ＵＰＯ２に全て伝送ゲートＴＧと浮遊拡散領域ＦＤが配置されることができる。前記第１ブラック画素ＵＰＯ１は、光が遮断された光電変換部ＰＤから発生されることができる電荷量を感知して第１基準電荷量を提供することができる。前記第１基準電荷量は、前記単位画素ＵＰから発生された電荷量を計算する時、相対的な基準値になることができる。前記第２ブラック画素ＵＰＯ２は、光電変換部ＰＤが無い状態で発生されることができる電荷量を感知して第２基準電荷量を提供することができる。前記第２基準電荷量は、工程ノイズを除去する情報として使用されることができる。
【0091】
第１固定電荷膜２４、第２固定電荷膜４２、第１保護膜４４、及び第２保護膜５６は、前記光学ブラック領域ＯＢ、連結領域ＣＮＲとパッド領域ＰＡＤ上の第２面１ｂ上にも延長されることができる。図３乃至図１３Ｂを参照して説明した縁領域ＥＧは、図１４の連結領域ＣＮＲの一部に対応されることができる。
【0092】
前記連結領域ＣＮＲで連結コンタクトＢＣＡは、前記第１保護膜４４、前記第２固定電荷膜４２、前記第１固定電荷膜２４、及び前記第１基板１の一部を貫通して第１画素分離部ＤＴＩ１の前記第１導電パターン１６ａと接することができる。前記連結コンタクトＢＣＡは、第３トレンチ４６内に位置することができる。前記連結コンタクトＢＣＡは、前記第３トレンチ４６の内部側壁と底面をコンフォーマルに覆う第１拡散防止パターン４８ｇ、前記第１拡散防止パターン４８ｇ上の第１金属パターン５２、そして前記第３トレンチ３６を満たす第２金属パターン５４を含むことができる。
【0093】
第１拡散防止パターン４８ｇの一部は、前記光学ブラック領域ＯＢ上の第１保護膜４４上に延長されて第３光学ブラックパターン４８ｃを提供することができる。前記第１金属パターン５２の一部は、前記光学ブラック領域ＯＢ上の第１光学ブラックパターン４８ｃ上に延長されて第２光学ブラックパターン５２ａを提供することができる。第２光学ブラックパターン５２ａと連結コンタクトＢＣＡは、第２保護膜５６で覆われることができる。前記光学ブラック領域ＯＢと前記連結領域ＣＮＲで第１光学ブラックパターンＣＦＢが前記保護膜５６上に位置することができる。
【0094】
前記連結領域ＣＮＲで前記連結コンタクトＢＣＡの横に第１ビアＶ１が配置されることができる。前記第１ビアＶ１は、バックバイアススタック（Ｂａｃｋ Ｂｉａｓ Ｓｔａｃｋ）ビアとも称されることができる。第１ビアＶ１は、前記第１保護膜４４、前記第２固定電荷膜４２、前記第１固定電荷膜２４、前記第１基板１、前記第１層間絶縁膜ＩＬ、及び前記第２層間絶縁膜１１０の一部を貫通して第１配線１５の中で一部及び第２配線１１２の中で一部と同時に接することができる。
【0095】
前記第１ビアＶ１は、第１ビアホールＨ１内に配置されることができる。前記第１ビアＶ１は、第２拡散防止パターン４８ｄと前記第２拡散防止パターン４８ｄ上の第１ビアパターン５２ｂを含むことができる。前記第２拡散防止パターン４８ｄは、前記第１拡散防止パターン４８ｇと互いに連結されることができる。第１ビアパターン５２ｂは、前記第１金属パターン５２と互いに連結されることができる。前記連結コンタクトＢＣＡは、第１ビアＶ１を通じて第１配線１５の中で一部及び第２配線１１２の中で一部と連結されることができる。
【0096】
前記第２拡散防止パターン４８ｄと第１ビアパターン５２ｂは、各々前記第１ビアホールＨ１の内側壁をコンフォーマルに覆うことができる。前記第２拡散防止パターン４８ｄと第１ビアパターン５２ｂは、前記第１ビアホールＨ１を完璧に満たすことができない。第１低屈折残余膜５０ｇが前記第１ビアホールＨ１を満たすことができる。第１低屈折残余膜５０ｇ上にはカラーフィルター残余膜ＣＦＲが配置されることができる。
【0097】
前記パッド領域ＰＡＤで互いに連結される外部連結パッド６２と第２ビアＶ２が配置されることができる。前記外部連結パッド６２は、前記第１保護膜４４、前記第２固定電荷膜４４、前記第１固定電荷膜２４及び前記第１基板１の一部を貫通することができる。外部連結パッド６２は第４トレンチ６０内に配置されることができる。前記外部連結パッド６２は、第４トレンチ６０の内壁と底面をコンフォーマルに順に覆う前記第３拡散防止パターン４８ｅと第１パッドパターン５２ｃ、そして前記第４トレンチ６０を満たす第２パッドパターン５４ａを含むことができる。
【0098】
前記第２ビアＶ２は、前記第１保護膜４４、前記第２固定電荷膜４２、前記第１固定電荷膜２４、前記第１基板１、前記第１層間絶縁膜ＩＬと第２層間絶縁膜１１０の一部を貫通して第２配線１１２の中で一部と接することができる。前記外部連結パッド６２は、前記第２ビアＶ２を通じて第２配線１１２の中で一部と連結されることができる。前記第２ビアＶ２は第２ビアホールＨ２内に配置されることができる。前記第２ビアＶ２は、第２ビアホールＨ２の内側壁と底面をコンフォーマルに順に覆う第４拡散防止パターン４８ｆと第２ビアパターン５２ｄを含むことができる。第４拡散防止パターン４８ｆと第２ビアパターン５２ｄは、前記第２ビアホールＨ２を完璧に満たすことができない。第２低屈折残余膜５０ｃが前記第２ビアホールＨ２を満たすことができる。前記第２低屈折残余膜５０ｃ上にはカラーフィルター残余膜ＣＦＲが配置されることができる。
【0099】
第１及び第２遮光パターン４８ａ、４８ｂ、第１拡散防止パターン４８ｇ、第１光学ブラックパターン４８ｃ、第２乃至第４拡散防止パターン４８ｄ～４８ｆは、互いに同一な厚さと同一な物質（例えば、チタニウム）を有することができる。第１金属パターン５２、第２光学ブラックパターン５２ａ、第１ビアパターン５２ｂ、第１パッドパターン５２ｃ、及び第２ビアパターン５２ｄは、互いに同一な厚さと同一な物質（例えば、タングステン）を有することができる。第２金属パターン５４と前記第２パッドパターン５４ａは、互いに同一な物質（例えば、アルミニウム）を有することができる。
【0100】
第１及び第２低屈折パターン５０ａ、５０ｂ、第１低屈折残余膜５０ｇ、及び第２低屈折残余膜５０ｃは互いに同一な物質を有することができる。カラーフィルター残余膜ＣＦＲは、前記カラーフィルターＣＦ１、ＣＦ２の中に１つと同一なカラー及び物質を含むことができる。
【0101】
第２保護膜５６は、パッド領域ＰＡＤにも延長され、前記第２パッドパターン５４ａを露出させる開口部を有することができる。マイクロレンズ残余膜ＭＬＲは、前記光学ブラック領域ＯＢ、前記連結領域ＣＮＲ、及び前記パッド領域ＰＡＤを覆うことができる。マイクロレンズ残余膜ＭＬＲは、前記パッド領域ＰＡＤで前記第２パッドパターン５４ａを露出させる開口部３５を有することができる。
【0102】
図１５は、本発明の実施形態によるイメージセンサーの断面図である。
【0103】
図１５を参照すれば、本例に従うイメージセンサー５０９は第１乃至第３サブチップＣＨ１～ＣＨ３が順にボンディングされた構造を有することができる。前記第１サブチップＣＨ１は、好ましくはイメージセンシング機能をすることができる。前記第１サブチップＣＨ１は、図３乃至図１３Ｂを参照して説明したことと同一／類似であることができる。前記第１サブチップＣＨ１は、第１基板１の第１面１ａ上に伝送ゲートＴＧとこれを覆う第１層間絶縁膜ＩＬ１を含むことができる。第１基板１には第１素子分離部ＳＴＩ１が配置されて活性領域を定義する。最下層の第１層間絶縁膜ＩＬ１内には第１導電パッドＣＰ１が配置されることができる。第１導電パッドＣＰ１は銅を含むことができる。
【0104】
第２サブチップＣＨ２は、第２基板２００、が上に配置される選択ゲートＳＥＬ、ソースフォロワーゲートＳＦ、及びリセットゲート（図示せず）、そしてこれらを覆う第２層間絶縁膜ＩＬ２を含むことができる。第２基板２００には第２素子分離部ＳＴＩ２が配置されて活性領域を定義する。前記第２層間絶縁膜ＩＬ２内には第２コンタクト２１７及び第２配線２１５が配置されることができる。最上層の第２層間絶縁膜ＩＬ２内には第２導電パッドＣＰ２が配置されることができる。第２導電パッドＣＰ２は銅を含むことができる。第２導電パッドＣＰ２は第１導電パッドＣＰ１と接することができる。前記ソースフォロワーゲートＳＦは、第１サブチップＣＨ１の浮遊拡散領域ＦＤと各々連結されることができる。
【0105】
第３サブチップＣＨ３は、第３基板３００、その上に配置される周辺トランジスタＰＴＲ、そしてこれらを覆う第３層間絶縁膜ＩＬ３を含むことができる。第３基板３００には第３素子分離部ＳＴＩ３が配置されて活性領域を定義する。前記第３層間絶縁膜ＩＬ３内には第３コンタクト３１７及び第３配線３１５が配置されることができる。最上層の第３層間絶縁膜ＩＬ３は第２基板２００と接する。貫通電極ＴＳＶは、第２層間絶縁膜ＩＬ２、第２素子分離部ＳＴＩ２、第２基板２００、及び第３層間絶縁膜ＩＬ３を貫通して第２配線２１５と第３配線３１５を連結させることができる。貫通電極ＴＳＶの側壁はビア絶縁膜ＴＶＬで囲まれることができる。第３サブチップＣＨ３は、第１及び／又は第２サブチップＣＨ１、ＣＨ２を駆動するか、または第１及び／又は第２サブチップＣＨ１、ＣＨ２で発生された電気的信号を格納するための回路を含むことができる。
【0106】
図１６は、本発明の実施形態によるイメージセンサーの断面図である。
【0107】
図１６を参照すれば、本例に従うイメージセンサー５１０では第１遮光パターン４８ａと第１低屈折パターン５０ａは、各々第１方向Ｘに第５幅Ｗ５を有することができる。第２遮光パターン４８ｂと第２低屈折パターン５０ｂは、各々第１方向Ｘに第６幅Ｗ６を有することができる。第６幅Ｗ６は第５幅Ｗ５と同一であり得る。
【0108】
第１画素分離部ＤＴＩ１及び第１トレンチ２２ａは、各々第１方向Ｘに第１幅Ｗ１を有することができる。第２画素分離部ＤＴＩ２及び第２トレンチ２２ｂは、各々第１方向Ｘに第２幅Ｗ２を有することができる。第２幅Ｗ２は第１幅Ｗ１より小さい。第６幅Ｗ６は、第２幅Ｗ２と同一であるか、或いは異なることができる。第６幅Ｗ６は第２幅Ｗ２より大きくすることができる。その外の構造は図５Ａを参照して説明したことと同一であり得る。
【0109】
図１７は、本発明の実施形態によるイメージセンサーの断面図である。
【0110】
図１７を参照すれば、本例に従うイメージセンサー５１１では図５Ａの第１遮光パターン４８ａと第２遮光パターン４８ｂを含まなく、排除することができる。即ち、第１低屈折パターン５０ａと第２低屈折パターン５０ｂの下部面は第１保護膜４４と直接接することができる。その外の構造は図５Ａを参照して説明したことと同一であり得る。
【0111】
図１８は、本発明の実施形態によるイメージセンサーの断面図である。
【0112】
図１８を参照すれば、本例に従うイメージセンサー５１２は連結コンタクトＢＣＡを含まないことがあり得る。図１８では縁領域ＥＧが図示されなかった。しかし、縁領域ＥＧで第１コンタクトプラグ１７が第１埋め込み絶縁パターン１２ａを貫通して第１画素分離部ＤＴＩ１の第１導電パターン１６ａと接することができる。第１コンタクトプラグ１７によって前記第１及び第２導電パターン１６ａ、１６ｂには負のバイアス電圧が印加されることができる。その外の構造は図５Ａを参照して説明したことと同一であり得る。
【0113】
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は本発明がその技術的思想や必須の特徴を変更しなくとも他の具体的な形態に実施されることができることを理解することができる。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的ではないことと理解しなければならない。図３乃至図１５の実施形態は互いに組合されることができる。
【符号の説明】
【0114】
１ 基板
１２ａ、１２ｂ、１２ｘ 埋め込み絶縁パターン
１４ａ、１４ｂ、１４ｘ 分離絶縁パターン
１６ａ、１６ｂ、１６ｘ 導電パターン
１７ コンタクトプラグ
２４、４２ 固定電荷膜
４４、５６ 保護膜
５００ イメージセンサー
ＡＣＴ 活性領域
ＡＰＳ 画素アレイ領域
ＢＣＡ 連結コンタクト
ＤＴＩ１、ＤＴＩ２ 画素分離部
ＥＧ 縁領域
ＦＤ 浮遊拡散領域
Ｇｏｘ ゲート絶縁膜
ＧＰ 画素グループ
ＩＬ 層間絶縁膜
ＰＤ 光電変換部
ＲＧ リセットゲート
ＳＥＬ 選択ゲート
ＳＦ ソースフォロワーゲート
ＳＴＩ 素子分離部
ＴＧ 伝送ゲート
ＵＰ 単位画素
１２ａ、１２ｂ、１２ｘ 埋め込み絶縁パターン
１４ａ、１４ｂ、１４ｘ 分離絶縁パターン
１６ａ、１６ｂ、１６ｘ 導電パターン
１７ コンタクトプラグ
２４、４２ 固定電荷膜
４４、５６ 保護膜
５００ イメージセンサー
ＡＣＴ 活性領域
ＡＰＳ 画素アレイ領域
ＢＣＡ 連結コンタクト
ＤＴＩ１、ＤＴＩ２ 画素分離部
ＥＧ 縁領域
ＦＤ 浮遊拡散領域
Ｇｏｘ ゲート絶縁膜
ＧＰ 画素グループ
ＩＬ 層間絶縁膜
ＰＤ 光電変換部
ＲＧ リセットゲート
ＳＥＬ 選択ゲート
ＳＦ ソースフォロワーゲート
ＳＴＩ 素子分離部
ＴＧ 伝送ゲート
ＵＰ 単位画素
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図6】
【図7A】
【図7B】
【図8A】
【図8B】
【図9】
【図10】
【図11】
【図12A】
【図12B】
【図13A】
【図13B】
【図14】
【図15】
【図16】
【図17】
【図18】