特開 2024-9709 炭化珪素半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024009709

(43)【公開日】2024-01-23

(54)【発明の名称】炭化珪素半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20240116BHJP

   H01L 29/739 20060101ALI20240116BHJP

   H01L 29/12 20060101ALI20240116BHJP

   H01L 29/06 20060101ALI20240116BHJP

【ＦＩ】

H01L29/78 652N

H01L29/78 655A

H01L29/78 652D

H01L29/78 652J

H01L29/78 653A

H01L29/78 652F

H01L29/78 652S

H01L29/78 652T

H01L29/78 652P

H01L29/06 301V

H01L29/06 301G

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2022111432

(22)【出願日】2022-07-11

(71)【出願人】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】松永 慎一郎

(57)【要約】

【課題】絶縁破壊耐量を向上させることができる炭化珪素半導体装置を提供すること。
【解決手段】ゲートパッド１４の直下において半導体基板１１のおもて面とｎ^-型ドリフト領域１との間に、フィールド酸化膜２を介してゲートパッド１４の全面に対向するように、半導体基板１１のおもて面側から順に、ｐ⁺⁺型コンタクト領域６、ｐ型ベース領域４、ｐ⁺型高濃度領域３およびｎ型電流拡散領域２が設けられている。ｐ⁺型高濃度領域３は、ｐ⁺⁺型配線領域５を介してソース電極配線１３ａに電気的に接続される。半導体基板１１のおもて面とｐ⁺⁺型コンタクト領域６との間に、電気的にフローティングなｎ⁺型領域７（またはソース電位のｎ⁺型配線領域）が選択的に設けられている。ｎ⁺型領域７は、ソース電極の電位に対してドレイン電極１５にかかる電圧が高速に上昇したときに、ｐ⁺型高濃度領域３内の正孔を引き抜いてソース電極に排出する機能を有する。
【選択図】図２

【特許請求の範囲】

【請求項1】

金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えた炭化珪素半導体装置であって、
炭化珪素からなる半導体基板と、
前記半導体基板の内部に設けられた第１導電型の第１半導体領域と、
前記半導体基板のおもて面と前記第１半導体領域との間に設けられた第２導電型の第２半導体領域と、
前記半導体基板のおもて面と前記第２半導体領域との間に選択的に設けられた、前記第２半導体領域よりも不純物濃度の高い第２導電型の第３半導体領域と、
前記絶縁ゲートを有し、前記第２半導体領域と前記第１半導体領域とのｐｎ接合を通る電流が流れる素子構造と、
前記半導体基板のおもて面に絶縁膜を介して設けられ、前記絶縁ゲートの金属を構成するゲート電極が電気的に接続されたゲートパッドと、
前記半導体基板のおもて面に、前記ゲートパッドと離れて設けられ、前記第２半導体領域および前記第３半導体領域に電気的に接続された第１電極と、
前記半導体基板の裏面に設けられた第２電極と、
を備え、
前記第３半導体領域は、前記絶縁膜を介して前記ゲートパッドの全面に対向し、
深さ方向に前記ゲートパッドに対向する部分において前記第２半導体領域と前記第１半導体領域との間に設けられた、前記第２半導体領域よりも不純物濃度が高く、前記第３半導体領域よりも不純物濃度が低い第２導電型の第４半導体領域と、
深さ方向に前記第２半導体領域を貫通して前記第４半導体領域に達し、前記第１電極と前記第４半導体領域とを電気的に接続する、前記第４半導体領域よりも不純物濃度の高い第２導電型の第５半導体領域と、
深さ方向に前記ゲートパッドに対向する部分において前記半導体基板のおもて面と前記第３半導体領域との間に選択的に設けられた第１導電型の第６半導体領域と、を備えることを特徴とする炭化珪素半導体装置。

【請求項2】

前記第６半導体領域は、電気的にフローティングであることを特徴とする請求項１に記載の炭化珪素半導体装置。

【請求項3】

前記第６半導体領域は、マトリクス状に配置されていることを特徴とする請求項２に記載の炭化珪素半導体装置。

【請求項4】

前記第６半導体領域は、前記第１電極に電気的に接続されていることを特徴とする請求項１に記載の炭化珪素半導体装置。

【請求項5】

前記第６半導体領域は、前記半導体基板のおもて面に平行な方向に延在するストライプ状に配置され、長手方向の端部で前記第１電極に電気的に接続されていることを特徴とする請求項４に記載の炭化珪素半導体装置。

【請求項6】

前記第６半導体領域の第１導電型不純物濃度は、前記第３半導体領域の第２導電型不純物濃度よりも低いことを特徴とする請求項１に記載の炭化珪素半導体装置。

【請求項7】

前記第４半導体領域の不純物濃度は、１×１０¹⁹／ｃｍ³以上であることを特徴とする請求項１に記載の炭化珪素半導体装置。

【請求項8】

前記ゲートパッドの幅は１００μｍ以上であることを特徴とする請求項１～７のいずれか一つに記載の炭化珪素半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、炭化珪素半導体装置に関する。

【背景技術】

【0002】

従来、炭化珪素（ＳｉＣ）を半導体材料としたＳｉＣ－ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）では、ゲートパッドの直下においてｐ型ベース領域とｎ^-型ドリフト領域との間にｐ⁺型高濃度領域を設けた構造が公知である（例えば、下記特許文献１～３参照。）。ゲートパッド直下のｐ⁺型高濃度領域は、ドレイン電極にかかる電圧の急峻な上昇によってゲートパッド直下の領域の電位が持ち上がることを抑制する機能を有する。

【0003】

従来の炭化珪素半導体装置の構造について説明する。図７は、従来の炭化珪素半導体装置の構造を示す断面図である。図７に示す従来の炭化珪素半導体装置１１０は、活性領域において半導体基板１１１のおもて面上に互いに離れてソース電極（不図示）およびゲートパッド１１４を備えたＳｉＣ－ＭＯＳＦＥＴである。ソース電極の直下において半導体基板１１１のおもて面側には、所定のＭＯＳゲート構造（不図示）が設けられている。ソース電極は、ＭＯＳゲート構造を構成するｎ⁺型ソース領域およびｐ⁺型コンタクト領域１０６に電気的に接続されている。

【0004】

ゲートパッド１１４は、半導体基板１１１のおもて面上にフィールド酸化膜１１２を介して設けられている。ゲートパッド１１４は、ゲート電圧印加用のワイヤボンディングのため、ある程度広い面積（表面積）を有する。ゲートパッド１１４には、ＭＯＳゲートを構成するゲート電極が電気的に接続されている。ゲートパッド１１４の直下において半導体基板１１１のおもて面とｎ^-型ドリフト領域１０１との間に、ソース電極の直下のＭＯＳゲート構造と同様に、ｐ型ベース領域１０４およびｐ⁺⁺型コンタクト領域１０６が設けられている。ゲートパッド１１４の直下に、ｎ⁺型ソース領域は設けられていない。

【0005】

ゲートパッド１１４の直下のｐ⁺⁺型コンタクト領域１０６は、半導体基板１１１のおもて面でフィールド酸化膜１１２に接して、フィールド酸化膜１１２を介してゲートパッド１１４の全面に対向し、かつゲートパッド１１４の端部近傍でソース電極配線１１３ａに接する。ゲートパッド１１４の直下のｐ型ベース領域１０４は、ｐ⁺⁺型コンタクト領域１０６とｎ^-型ドリフト領域１０１との間に、ｐ⁺⁺型コンタクト領域１０６に接して設けられている。ｐ型ベース領域１０４とｎ^-型ドリフト領域１０１との間には、ｎ^-型ドリフト領域１０１に接してｎ型電流拡散領域１０２が設けられている。

【0006】

ゲートパッド１１４の直下のｐ型ベース領域１０４とｎ型電流拡散領域１０２の間には、これらの領域に接して、ｐ⁺型高濃度領域１０３が設けられている。ｐ⁺型高濃度領域１０３は、後述するｐ⁺⁺型配線領域１０５を介してソース電極配線１１３ａに電気的に接続されており、ソース電極およびソース電極配線１１３ａに直接接続されていない。ｐ⁺型高濃度領域１０３は、ソース電極に対して正の電圧がドレイン電極１１５に印加されたときに空乏化して、ｎ型電流拡散領域１０２とｐｎ接合１０８をソース電極の電位（ソース電位：通常は接地電位）に固定する機能を有する。

【0007】

ｐ⁺⁺型配線領域１０５は、ゲートパッド１１４の端部近傍に配置され、ソース電極配線１１３ａに直接接続されるか、またはｐ⁺⁺型コンタクト領域１０６を介してソース電極配線１１３ａに電気的に接続されている。ｐ⁺⁺型配線領域１０５は、ｐ⁺型高濃度領域１０３をソース電極の電位に固定する機能を有する。ソース電極配線１１３ａは、図示省略する部分でソース電極に連結されている。半導体基板１１１の裏面とｎ^-型ドリフト領域１０１との間に、ｎ⁺型ドレイン領域１０９が設けられている。半導体基板１１１の裏面の全面に、ｎ⁺型ドレイン領域１０９に接してドレイン電極１１５が設けられている。

【0008】

上述した従来の炭化珪素半導体装置１１０では、ソース電極に対して正の電圧がドレイン電極１１５に印加されると、ｐ⁺型高濃度領域１０３とｎ型電流拡散領域１０２とのｐｎ接合１０８が逆バイアスされることで、当該ｐｎ接合１０８近傍でｐ⁺型高濃度領域１０３内のアクセプタおよびｎ型電流拡散領域１０２内のドナーがイオン化し、これらの両イオンによりｐｎ接合１０８に空乏層が形成される。この空乏層（静電容量）がｐ⁺型高濃度領域１０３とｎ型電流拡散領域１０２とｐｎ接合１０８をソース電極の電位に固定して、ドレイン電極１１５にかかる高電圧を負担する。

【0009】

従来の炭化珪素半導体装置として、半導体基板のおもて面とソース電位固定用のｐ⁺⁺型配線領域との間に、深さ方向にゲートパッド全体に対向して、ソース電極の電位に固定されたｎ⁺型配線領域を設けた装置が提案されている（例えば、下記特許文献４，５および下記非特許文献１参照。）。ｎ⁺型配線領域は、ドレイン電極にかかる電圧の急峻な上昇によりゲートパッド直下の領域に生じる変位電流を引き抜く機能を有する。また、ｎ⁺型配線領域は、ドレイン電極にかかる電圧が急峻に上昇しても空乏化せずにソース電極の電位に維持され、ゲートパッド直下の領域が高電位になることを抑制する機能を有する。

【0010】

図８は、従来の炭化珪素半導体装置の構造の別例を示す断面図である。図９は、図８のゲートパッド直下の領域を半導体基板のおもて面側から見たレイアウトを示す平面図である。図９には、ゲートパッド１１４の輪郭（太破線）、ｐ型ベース領域１０４、ｐ⁺⁺型配線領域１０５およびｎ⁺型配線領域１２１（ハッチング部分）のレイアウトを示す。また、図９には、ｐ⁺⁺型配線領域１０５の輪郭線のうち、深さ方向にｎ⁺型配線領域１２１に対向する部分を破線で示す。図８，９は、下記特許文献４，５および下記非特許文献１に記載のゲートパッドの直下の部分の構造に相当する。

【0011】

図８，９に示す従来の炭化珪素半導体装置１２０が図７に示す従来の炭化珪素半導体装置１１０と異なる点は、ゲートパッド１１４の直下に、ｐ⁺⁺型コンタクト領域（図７の符号１０６）に代えて、電流引き抜き用およびソース電位固定用のｎ⁺型配線領域１２１を設けた点である。ｎ⁺型配線領域１２１は、半導体基板１１１のおもて面とｐ型ベース領域１０４との間において、フィールド酸化膜１１２およびｐ型ベース領域１０４に接し、深さ方向にゲートパッド１１４の全面に対向する。ｎ⁺型配線領域１２１は、ソース電極配線１１３ａに直接接続され、ソース電極の電位に固定されている。

【先行技術文献】

【特許文献】

【0012】

【特許文献1】国際公開第２０１８／０５５７１９号

【特許文献2】特開２０１７－００５２７８号公報

【特許文献3】特開２０１５－２１６４００号公報

【特許文献4】特開２０１５－２１１１５９号公報

【特許文献5】特許第６８４０３００号公報

【非特許文献】

【0013】

【非特許文献1】ワイ・ナガヒサ（Ｙ．Ｎａｇａｈｉｓａ）、外５名、ノベル ターミネーション ストラクチャー エリミネイティング バイポーラ デグレーション オブ ＳＢＤ－エンベデッド ＳｉＣ－ＭＯＳＦＥＴ（Ｎｏｖｅｌ Ｔｅｒｍｉｎａｔｉｏｎ Ｓｔｒｕｃｔｕｒｅ Ｅｌｉｍｉｎａｔｉｎｇ Ｂｉｐｏｌａｒ Ｄｅｇｒａｄａｔｉｏｎ ｏｆ ＳＢＤ－ｅｍｂｅｄｄｅｄ ＳｉＣ－ＭＯＳＦＥＴ）、プロシーディングス オブ ザ ２０２０ ３２ｎｄ インターナショナル シンポジウム オン パワー セミコンダクター デバイシス アンド ＩＣｓ（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ２０２０ ３２ｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｒｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ａｎｄ ＩＣｓ：ＩＳＰＳＤ２０２０）、（オーストリア）、アイ・トリプル・イー（ＩＥＥＥ）、２０２０年９月、ｐｐ．１１４－１１７

【発明の概要】

【発明が解決しようとする課題】

【0014】

上述した従来の炭化珪素半導体装置１１０（図７参照）では、ｐ⁺型高濃度領域１０３内の正孔がｐ⁺型高濃度領域１０３内をｐ⁺⁺型配線領域１０５まで移動してソース電極配線１１３ａに引き抜かれることで、ｐ⁺型高濃度領域１０３内のアクセプタがイオン化し、ｐ⁺型高濃度領域１０３とｎ型電流拡散領域１０２とｐｎ接合１０８近傍に空乏層が形成される。しかしながら、一般的に、ｐ型領域は、エネルギー準位が深く、ソース電極配線１１３ａ（メタル抵抗）と比べて抵抗値が高い。このため、ｐ⁺型高濃度領域１０３がｐ⁺⁺型配線領域１０５との接続点から前記半導体基板１１１のおもて面に平行に離れる方向に長く延在する場合、ｐｎ接合１０８近傍に空乏層が形成される際にｐ⁺型高濃度領域１０３内を流れる正孔の移動距離が長くなり、ｐ⁺型高濃度領域１０３の電位が持ち上がってしまう。

【0015】

また、ドレイン電極１１５にかかる電圧を高速（例えば２０ｋＶ／μｓ以上程度）に上昇（例えば０Ｖから１０００Ｖに上昇）させるほど、ｐ⁺型高濃度領域１０３からソース電極配線１１３ａへ引き抜かれる正孔電流の単位時間当たりの電流量が多くなり、ｐ⁺型高濃度領域１０３を流れる正孔電流が高電流となる。しかしながら、上述したようにエネルギー準位の深いｐ⁺型高濃度領域１０３は高抵抗であるため、ｐ⁺型高濃度領域１０３の空乏化の速度が遅く、ドレイン電極１１５にかかる電圧の高速な上昇にｐ⁺型高濃度領域１０３の空乏化が間に合わずに、ドレイン電極１１５にかかる高電圧がｐｎ接合１０８を超えてそのままゲートパッド１１４側に伝播されてしまう。この場合、ソース電位固定用のｐ⁺⁺型配線領域１０５のみがソース電極の電位に固定される。

【0016】

その結果、ソース電極の電位に固定されたｐ⁺⁺型配線領域１０５に対してゲートパッド１１４の直下の領域の電位が大きくなり、ゲートパッド１１４やゲートランナー直下のフィールド酸化膜１１２に高電界がかかる。フィールド酸化膜１１２の耐圧は、比較的低く、１００～２００Ｖに耐え得る程度である。このため、フィールド酸化膜１１２にかかる高電界によってフィールド酸化膜１１２が絶縁破壊する虞がある。特に０℃未満のマイナス温度（例えば－４０℃を超える－５５℃程度）環境下では、常温（例えば２５℃程度）環境下と比べて、ｐ型領域内の正孔の挙動が緩慢になり、ｐ型領域の抵抗値が２倍～３倍程度高くなる。このため、ドレイン電極１１５にかかる電圧の高速な上昇による上記問題が顕著にあらわれる。

【0017】

上記特許文献４では、ドレイン電極にかかる電圧を高速に上昇させたときにゲートパッドの直下のｎ⁺型配線領域とｎ^-型ドリフト領域との間のｐ型領域がほぼ存在しない状態となり、ｎ⁺型配線領域がパンチスルーしてしまう。上述した従来の炭化珪素半導体装置１２０（図８，９参照）や上記特許文献５、上記非特許文献１においても、ドレイン電極１１５にかかる電圧を高速に上昇させたときにゲートパッド１１４の直下のｎ⁺型配線領域１２１がパンチスルーしてしまう。そのため、ｎ⁺型配線領域１２１を介してドレイン電極１１５とソース電極配線１１３ａとの間に貫通電流が流れてしまう。また、上記特許文献１～５および上記非特許文献１では、マイナス温度環境下での動作について開示されていない。

【0018】

この発明は、上述した従来技術による課題を解消するため、絶縁破壊耐量を向上させることができる炭化珪素半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0019】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えた炭化珪素半導体装置であって、次の特徴を有する。炭化珪素からなる半導体基板の内部に、第１導電型の第１半導体領域が設けられている。前記半導体基板のおもて面と前記第１半導体領域との間に、第２導電型の第２半導体領域が設けられている。前記半導体基板のおもて面と前記第２半導体領域との間に、第２導電型の第３半導体領域が選択的に設けられている。前記第３半導体領域は、前記第２半導体領域よりも不純物濃度が高い。前記第２半導体領域と前記第１半導体領域とのｐｎ接合を通る電流が流れる素子構造が設けられている。前記素子構造は、前記絶縁ゲートを有する。前記半導体基板のおもて面に、絶縁膜を介してゲートパッドが設けられている。前記ゲートパッドには、前記絶縁ゲートの金属を構成するゲート電極が電気的に接続されている。

【0020】

第１電極は、前記半導体基板のおもて面に、前記ゲートパッドと離れて設けられ、前記第２半導体領域および前記第３半導体領域に電気的に接続されている。第２電極は、前記半導体基板の裏面に設けられている。前記第３半導体領域は、前記絶縁膜を介して前記ゲートパッドの全面に対向する。深さ方向に前記ゲートパッドに対向する部分において前記第２半導体領域と前記第１半導体領域との間に、第２導電型の第４半導体領域が設けられている。前記第４半導体領域は、前記第２半導体領域よりも不純物濃度が高く、前記第３半導体領域よりも不純物濃度が低い。第２導電型の第５半導体領域は、深さ方向に前記第２半導体領域を貫通して前記第４半導体領域に達し、前記第１電極と前記第４半導体領域とを電気的に接続する。前記第５半導体領域は、前記第４半導体領域よりも不純物濃度が高い。深さ方向に前記ゲートパッドに対向する部分において前記半導体基板のおもて面と前記第３半導体領域との間に、第１導電型の第６半導体領域が選択的に設けられている。

【0021】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第６半導体領域は、電気的にフローティングであることを特徴とする。

【0022】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第６半導体領域は、マトリクス状に配置されていることを特徴とする。

【0023】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第６半導体領域は、前記第１電極に電気的に接続されていることを特徴とする。

【0024】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第６半導体領域は、前記半導体基板のおもて面に平行な方向に延在するストライプ状に配置され、長手方向の端部で前記第１電極に電気的に接続されていることを特徴とする。

【0025】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第６半導体領域の第１導電型不純物濃度は、前記第３半導体領域の第２導電型不純物濃度よりも低いことを特徴とする。

【0026】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第４半導体領域の不純物濃度は、１×１０¹⁹／ｃｍ³以上であることを特徴とする。

【0027】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記ゲートパッドの幅は１００μｍ以上であることを特徴とする。

【0028】

上述した発明によれば、第１電極に対して正の電圧が第２電極に印加されたときに、ゲートパッド直下の高抵抗な第４半導体領域内の正孔を第６半導体領域内での電子との再結合によって消滅させて、第４半導体領域内のアクセプタのイオン化を促進させ、第４半導体領域を高速に空乏化させることができる。これによって、高速スイッチングや急峻なｄＶ／ｄｔによって第２電極にかかる電圧が高速に上昇しても、ゲートパッド直下における第４半導体領域と第１半導体領域とｐｎ接合に空乏層が形成され、当該ｐｎ接合が第１電極の電位に固定される。このため、第２電極にかかる高電圧によってゲートパッド下の絶縁膜に高電界がかかることを防止することができる。

【発明の効果】

【0029】

本発明にかかる炭化珪素半導体装置によれば、絶縁破壊耐量を向上させることができるという効果を奏する。

【図面の簡単な説明】

【0030】

【図1】実施の形態１にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す断面図である。

【図2】図１の切断線Ａ－Ａ’における断面構造を示す断面図である。

【図3】図１の切断線Ｂ－Ｂ’における断面構造を示す断面図である。

【図4】図２のゲートパッド直下の領域を半導体基板のおもて面側から見たレイアウトを示す平面図である。

【図5】実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。

【図6】図５のゲートパッド直下の領域を半導体基板のおもて面側から見たレイアウトを示す平面図である。

【図7】従来の炭化珪素半導体装置の構造を示す断面図である。

【図8】従来の炭化珪素半導体装置の構造の別例を示す断面図である。

【図9】図８のゲートパッド直下の領域を半導体基板のおもて面側から見たレイアウトを示す平面図である。

【発明を実施するための形態】

【0031】

以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

【0032】

（実施の形態１）
実施の形態１にかかる炭化珪素半導体装置の構造について説明する。図１は、実施の形態１にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す断面図である。図１には、ソース電極１３およびゲートパッド１４のレイアウトを示す。図１に示す実施の形態１にかかる炭化珪素半導体装置１０は、活性領域２１において炭化珪素（ＳｉＣ）からなる半導体基板（半導体チップ）１１のおもて面側に所定のＭＯＳゲート（金属－酸化膜－半導体の３層構造からなる絶縁ゲート）構造（素子構造）を備えた縦型ＳｉＣ－ＭＯＳＦＥＴである。

【0033】

活性領域２１は、炭化珪素半導体装置１０（ＳｉＣ－ＭＯＳＦＥＴ）のオン時に半導体基板１１のおもて面に垂直な方向に主電流（ドリフト電流）が流れる領域である。活性領域２１には、ＳｉＣ－ＭＯＳＦＥＴの同一構造の複数の単位セル（素子の機能単位：後述する図３に１つの単位セルを示す）が隣接して配置される。活性領域２１は、例えば略矩形状の平面形状を有し、半導体基板１１の略中央（チップ中央）に設けられる。エッジ終端領域２２は、活性領域２１と半導体基板１１の端部（チップ端部）との間の領域である。

【0034】

エッジ終端領域２２は、活性領域２１の周囲を囲む。エッジ終端領域２２は、半導体基板１１のおもて面側の電界を緩和して耐圧を保持する機能を有する。耐圧とは、炭化珪素半導体装置１０が使用電圧で誤動作や破壊を起こさない限界の電圧である。エッジ終端領域２２には、例えば、フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）や接合終端拡張（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造等の耐圧構造（不図示）が配置されている。

【0035】

活性領域２１において半導体基板１１のおもて面には、ソース電極（第１電極）１３およびゲートパッド（電極パッド）１４が互いに離れて設けられている。半導体基板１１のおもて面は、パッシベーション膜（不図示）で覆われ保護されている。パッシベーション膜には、ソース電極１３およびゲートパッド１４をそれぞれ露出する開口部２３ａ，２３ｂが設けられている。パッシベーション膜の各開口部２３ａ，２３ｂにおいてソース電極１３およびゲートパッド１４にそれぞれ異なるボンディングワイヤ（不図示）が接合される。

【0036】

ソース電極１３のうち、パッシベーション膜の開口部２３ａに露出された部分がソースパッド（電極パッド）として機能する。ソース電極１３は、活性領域２１のうち、ゲートパッド１４が配置された領域を除く領域のほぼ全面を覆う。ソース電極１３は、例えば、活性領域２１と略同じサイズで一部が内側に凹んだ略矩形状の平面形状を有する。ソース電極１３は、半導体基板１１のおもて面において、後述するｎ⁺型ソース領域３１およびｐ⁺⁺型コンタクト領域６（図２～４参照）にオーミック接触する。

【0037】

ゲートパッド１４は、例えば略矩形状の平面形状を有し、ソース電極１３の凹部内に配置されて３辺をソース電極１３に囲まれている。ゲートパッド１４には、ゲートランナー（不図示）を介して、ＳｉＣ－ＭＯＳＦＥＴのすべてのゲート電極３４（図３参照）が電気的に接続されている。ゲートランナーは、ソース電極１３と同一階層のゲート金属配線層の単層構造か、または後述するフィールド酸化膜（絶縁膜）１２（図２参照）上にゲートポリシリコン（ｐｏｌｙ－Ｓｉ）配線層とゲート金属配線層とを順に積層した積層構造を有し、活性領域２１の周囲やゲートパッド１４の周囲を囲む。

【0038】

実施の形態１にかかる炭化珪素半導体装置１０の断面構造と、ゲートパッド１４の直下（ｎ⁺型ドレイン領域９側）の領域のレイアウトと、を説明する。図２，３は、それぞれ、図１の切断線Ａ－Ａ’および切断線Ｂ－Ｂ’における断面構造を示す断面図である。図４は、図２のゲートパッド直下の領域を半導体基板のおもて面側から見たレイアウトを示す平面図である。図３と図４とでは各部の厚さの相対的な比率が異なっているが、同一の符号は同じ厚さを有する。図４には、ゲートパッド１４の輪郭（太破線）、ｐ型ベース領域４、ｐ⁺⁺型配線領域５およびｎ⁺型領域７（ハッチング部分）のレイアウトを示す。

【0039】

半導体基板１１は、炭化珪素からなるｎ⁺型出発基板１６のおもて面上にｎ^-型ドリフト領域（第１半導体領域）１およびｐ型ベース領域（第２半導体領域）４となる各エピタキシャル層１７，１８を順に成長させたエピタキシャル基板である。半導体基板１１は、ｐ型エピタキシャル層１８側の主面をおもて面とし、ｎ⁺型出発基板１６側の主面を裏面とする。ｐ型エピタキシャル層１８のうち、エッジ終端領域２２の部分は除去され（不図示）、エッジ終端領域２２における半導体基板１１のおもて面はｎ^-型エピタキシャル層１７の表（ひょう）面で形成される。

【0040】

ソース電極１３の直下において半導体基板１１のおもて面側に、所定のＭＯＳゲート構造が設けられている。ＭＯＳゲート構造は、例えば、ｐ型ベース領域４、ｎ⁺型ソース領域３１、ｐ⁺⁺型コンタクト領域（第３半導体領域）６、ゲートトレンチ３２、ゲート絶縁膜３３およびゲート電極３４で構成されたトレンチゲート構造（図３参照）である。トレンチゲート構造は、半導体基板１１に形成したゲートトレンチ３２内にゲート絶縁膜３３を介してゲート電極３４（ＭＯＳゲート）を埋め込んだ構造である。

【0041】

ゲート絶縁膜３３は、ｐ型ベース領域４の、ｎ⁺型ソース領域３１とｎ^-型ドリフト領域１の間の領域（後述するチャネルが形成される領域）に接する。ゲート電極３４は、ゲート絶縁膜３３を挟んでｐ型ベース領域４の反対側に設けられる。ゲートトレンチ３２は、半導体基板１１のおもて面から深さ方向にｎ⁺型ソース領域３１およびｐ型ベース領域４を貫通して後述するｎ型電流拡散領域２に達する。ＭＯＳゲート構造は、半導体基板１１上に平板状にＭＯＳゲートを設けたプレーナゲート構造であってもよい。

【0042】

半導体基板１１のおもて面の全面に、ゲート電極３４を覆うように層間絶縁膜３７が設けられている。ソース電極１３は、層間絶縁膜３７上に設けられ、層間絶縁膜３７のコンタクトホールを介して、ＭＯＳゲート構造を構成するｎ⁺型ソース領域３１およびｐ⁺⁺型コンタクト領域６に電気的に接続されている。ｎ⁺型出発基板１６は、ｎ⁺型ドレイン領域９である。半導体基板１１の裏面（ｎ⁺型出発基板１６の裏面）の全面に、ｎ⁺型ドレイン領域９に接してドレイン電極（第２電極）１５が設けられている。

【0043】

ｎ^-型ドリフト領域１は、半導体基板１１のおもて面とｎ⁺型ドレイン領域９との間に、ｎ⁺型ドレイン領域９に接して設けられている。ｎ^-型ドリフト領域１は、ｎ^-型エピタキシャル層１７のうち、イオン注入されずにエピタキシャル成長時のｎ型不純物濃度のまま残る部分（すなわち例えば後述するｎ型電流拡散領域２等の拡散領域を除く部分）であり、活性領域２１からチップ端部まで略同じ厚さで延在する。略同じ厚さとは、プロセスばらつきによる許容誤差を含む範囲で同じ厚さであることを意味する。

【0044】

ｐ型ベース領域４は、半導体基板１１のおもて面とｎ^-型ドリフト領域１との間に設けられている。ｐ型ベース領域４は、ｐ型エピタキシャル層１８のうち、ｐ型エピタキシャル層１８にイオン注入で形成された他の拡散領域を除く部分（例えば、ｎ⁺型ソース領域３１およびｐ⁺⁺型コンタクト領域６と、後述するｐ⁺型高濃度領域（第４半導体領域）３、ｐ⁺⁺型配線領域（第５半導体領域）５およびｎ⁺型領域（第６半導体領域）７と、を除く部分）である。ｐ型ベース領域４には、ゲート閾値電圧調整のためにｐ型領域がイオン注入されている。

【0045】

ｐ型ベース領域４は、活性領域２１のほぼ全域に設けられている。ｐ型ベース領域４は、ｎ⁺型ソース領域３１およびｐ⁺⁺型コンタクト領域６を介してソース電極１３に電気的に接続されている。ｐ型ベース領域４は、ソース電極１３の直下と、ゲートパッド１４の直下と、に点在してもよい。この場合、ゲートパッド１４の直下のｐ型ベース領域４がソース電極１３に電気的に接続されればよく、点在するｐ型ベース領域４同士は互いに離れていてもよいし、部分的に連結されていてもよい。

【0046】

半導体基板１１のおもて面とｐ型ベース領域４との間に、ｐ型ベース領域４に接して、ｎ⁺型ソース領域３１およびｐ⁺⁺型コンタクト領域６がそれぞれ選択的に設けられている。ｎ⁺型ソース領域３１およびｐ⁺⁺型コンタクト領域６は、半導体基板１１のおもて面に露出され、半導体基板１１のおもて面でソース電極１３にオーミック接触している。ｎ⁺型ソース領域３１は、ソース電極１３の直下にのみ設けられている。ｐ⁺⁺型コンタクト領域６は、ソース電極１３の直下と、ゲートパッド１４の直下と、に設けられている。

【0047】

ソース電極１３の直下においてｐ型ベース領域４とｎ^-型ドリフト領域１との間には、これらの領域に接して、ｎ型電流拡散領域２が設けられている。ｎ型電流拡散領域２は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。ｎ型電流拡散領域２は、活性領域２１の全域に設けられている。ｎ型電流拡散領域２を設けなくてもよい。この場合、深さ方向にｎ^-型ドリフト領域１とｐ型ベース領域４とが隣接する。

【0048】

ゲートパッド１４は、半導体基板１１のおもて面上にフィールド酸化膜１２を介して設けられたゲートポリシリコン電極層を最下層とする電極パッドであり、例えば、ゲートポリシリコン電極層と、ソース電極１３と同一階層のゲート金属電極層（不図示）と、を順に積層した積層構造を有する。パッシベーション膜の開口部２３ｂには、ゲートパッド１４の最表面のゲート金属電極層が露出される。ゲートパッド１４は、層間絶縁膜３７（図２には不図示）によってソース電極１３およびソース電極配線（第１電極）１３ａと電気的に絶縁されている。

【0049】

ゲートパッド１４は、フィールド酸化膜１２によって半導体基板１１と電気的に絶縁されている。フィールド酸化膜１２は、少なくともゲートパッド１４と半導体基板１１とを電気的に絶縁可能な厚さを有する。フィールド酸化膜１２の厚さが厚いほど、フィールド酸化膜１２の絶縁耐圧が高くなる。ゲートパッド１４の直下において半導体基板１１のおもて面とｎ^-型ドリフト領域１との間には、ソース電極１３の直下と同様に、ｎ型電流拡散領域２、ｐ型ベース領域４およびｐ⁺⁺型コンタクト領域６が設けられている。

【0050】

ゲートパッド１４の直下のｐ⁺⁺型コンタクト領域６は、半導体基板１１のおもて面でフィールド酸化膜１２に接し、フィールド酸化膜１２を挟んでゲートパッド１４の全面に対向する。ゲートパッド１４の直下のｐ⁺⁺型コンタクト領域６は、層間絶縁膜３７のコンタクトホールを介して後述するソース電極１３（図１参照）もしくはソース電極配線１３ａに直接接続されるか、または後述するｐ⁺⁺型配線領域５を介してソース電極配線１３ａに電気的に接続されている。

【0051】

ゲートパッド１４の直下のｐ型ベース領域４は、ｐ⁺⁺型コンタクト領域６とｎ^-型ドリフト領域１との間に、ｐ⁺⁺型コンタクト領域６に接して設けられている。ゲートパッド１４の直下において、ｐ型ベース領域４とｎ^-型ドリフト領域１との間に、ｎ^-型ドリフト領域１に接してｎ型電流拡散領域２が設けられている。ゲートパッド１４の直下のｐ型ベース領域４とｎ型電流拡散領域２との間に、これらの領域に接してｐ⁺型高濃度領域３が設けられている。

【0052】

ｐ⁺型高濃度領域３は、後述するｐ⁺⁺型配線領域５を介してソース電極配線１３ａに電気的に接続されている。ｐ⁺型高濃度領域３は、ソース電極１３およびソース電極配線１３ａに直接接続されていない。ｐ⁺型高濃度領域３は、ｐ⁺型高濃度領域３とｎ型電流拡散領域２とのｐｎ接合８が逆バイアスされたときに正孔（ホール）を排出して空乏化し、当該ｐｎ接合８をソース電極１３の電位（ソース電位：通常は接地電位）に固定する機能を有する。

【0053】

ｐ⁺型高濃度領域３は、例えば、ゲートトレンチ３２の内壁のゲート絶縁膜３３にかかる電界を緩和するためのｐ⁺型領域３５，３６と同時に形成されてもよい。例えば、ｐ⁺型領域３５は、ｐ型ベース領域４とｎ^-型ドリフト領域１との間に、ゲートトレンチ３２の底面に対向して設けられる。ｐ⁺型領域３６は、互いに隣り合うゲートトレンチ３２間においてｐ型ベース領域４とｎ^-型ドリフト領域１との間に、これらの領域およびｎ型電流拡散領域２に接して選択的に設けられる。

【0054】

ｐ⁺⁺型配線領域５は、ゲートパッド１４との端部近傍に配置されている。ｐ⁺⁺型配線領域５は、層間絶縁膜３７のコンタクトホールを介してソース電極配線１３ａに直接接続されるか（不図示）、またはｐ⁺⁺型コンタクト領域６を介してソース電極配線１３ａに電気的に接続されている（図２参照）。ｐ⁺⁺型配線領域５は、深さ方向にｐ型ベース領域４を貫通してｐ⁺型高濃度領域３に達し、ｐ⁺型高濃度領域３とソース電極配線１３ａとを電気的に接続する。

【0055】

ソース電極配線１３ａは、ゲートパッド１４との端部近傍においてソース電極１３と同一階層に設けられ、深さ方向にｐ⁺⁺型配線領域５に対向する。ソース電極配線１３ａは、図示省略する部分でソース電極１３に連結されている。ゲートパッド１４との端部近傍とは、略矩形状の平面形状のゲートパッド１４の４辺近傍である。したがって、ｐ⁺⁺型配線領域５およびソース電極配線１３ａは、ソース電極１３とゲートパッド１４との間か、またはゲートパッド１４のソース電極１３に対向していない１辺近傍に配置される。

【0056】

ゲートパッド１４の周囲の少なくとも１辺に沿ってゲート金属配線層が設けられるため、ｐ⁺⁺型配線領域５およびソース電極配線１３ａは、ソース電極配線１３ａがゲート金属配線層に接触しない位置に適宜配置される。ｐ⁺⁺型配線領域５は、深さ方向にｐ⁺⁺型コンタクト領域６に対向してもよい。図２，４には、ｐ⁺⁺型配線領域５およびソース電極配線１３ａがゲートパッド１４の１辺に沿って配置された場合を示す。図４には、ｐ⁺⁺型配線領域５の輪郭線のうち、深さ方向にｐ⁺⁺型コンタクト領域６に対向する部分を破線で示す。

【0057】

また、ゲートパッド１４の直下において半導体基板１１のおもて面とｐ⁺⁺型コンタクト領域６との間には、フィールド酸化膜１２およびｐ⁺⁺型コンタクト領域６に接して、ｎ⁺型領域７が選択的に設けられている。ｎ⁺型領域７は、電気的にフローティング（浮遊）である。ｎ⁺型領域７は例えばマトリクス状に配置され、ｎ⁺型領域７の周囲をｐ⁺⁺型コンタクト領域６が格子状に囲む。マトリクス状に配置されて点在するすべてのｎ⁺型領域７が深さ方向にゲートパッド１４に対向する。

【0058】

ｎ⁺型領域７は、ソース電極１３に対して正の電圧がドレイン電極１５に印加されてｐ⁺型高濃度領域３とｎ型電流拡散領域２とのｐｎ接合８が逆バイアスされたときにｐ⁺型高濃度領域３内の正孔を引き抜く機能を有する。具体的には、ｐｎ接合８の逆バイアス時、ｐ⁺型高濃度領域３内の正孔は、ｐ⁺型高濃度領域３内を移動してｐ⁺⁺型配線領域５およびソース電極配線１３ａを介してソース電極１３へ引き抜かれるとともに、ｐ⁺型高濃度領域３から排出されて最も近いｎ⁺型領域７に引き抜かれる。

【0059】

ｐ⁺型高濃度領域３から正孔が排出されることによって、ｐ⁺型高濃度領域３とｎ型電流拡散領域２とのｐｎ接合８近傍でｐ⁺型高濃度領域３内のアクセプタが負にイオン化する。ｐ⁺型高濃度領域３から排出されてｎ⁺型領域７に引き抜かれた正孔はｎ⁺型領域７内での電子との再結合によって消滅する。このため、ｐ⁺型高濃度領域３から排出された正孔がｎ⁺型領域７に引き抜かれることで、ｐ⁺型高濃度領域３内のアクセプタのイオン化が促進される。

【0060】

ｐ⁺型高濃度領域３内のアクセプタのイオン化によりｐ⁺型高濃度領域３が空乏化され、ｐ⁺型高濃度領域３とｎ型電流拡散領域２とのｐｎ接合８に空乏層が形成される。この空乏層（静電容量）がｐ⁺型高濃度領域３とｎ型電流拡散領域２とのｐｎ接合８をソース電極１３の電位に固定して、ドレイン電極１５にかかる高電圧（例えば１０００Ｖ以上程度）を負担する。このため、ドレイン電極１５にかかる高電圧がｐｎ接合８を超えてそのままゲートパッド１４側に伝播されることを防止することができる。

【0061】

ｐ⁺型高濃度領域３から排出される正孔は、最も近いｎ⁺型領域７へとほぼ縦方向（半導体基板１１のおもて面と直交する方向）に移動して当該ｎ⁺型領域７に引き抜かれる。このため、ｐ⁺型高濃度領域３から最も近いｎ⁺型領域７までの正孔の移動距離は１μｍ～２μｍ程度と短い。したがって、ドレイン電極１５にかかる電圧が例えば２０ｋＶ／μｓ以上程度（特に５０ｋＶ／μｓ以上程度）で高速に上昇したとしてもｐ⁺型高濃度領域３内の正孔が高速に排出され、ｐ⁺型高濃度領域３が高速に空乏化される。

【0062】

また、ｐ⁺型高濃度領域３とｎ型電流拡散領域２とのｐｎ接合８が逆バイアスされたときにｐ⁺型高濃度領域３内の正孔がｎ⁺型領域７に引き抜かれることで、ｐ⁺型高濃度領域３内を流れてｐ⁺⁺型配線領域５（もしくはｐ⁺⁺型配線領域５およびソース電極配線１３ａ）を介してソース電極１３へ引き抜かれる正孔電流が高電流になることを抑制することができる。これによって、ｐ⁺型高濃度領域３の抵抗値を低くすることができるため、ｐ⁺型高濃度領域３の電位の持ち上がりを抑制することができる。

【0063】

ｎ⁺型領域７が電気的にフローティングであることで、ゲートパッド１４の直下のｐ⁺⁺型コンタクト領域６は、ｐｎ接合８の逆バイアス初期にソース電位固定点から離れた部分でソース電極１３の電位に固定されていないが、ｎ⁺型領域７が経時的にソース電極１３の電位に近づいてソース電極１３の電位に固定される。ゲートパッド１４の直下のｐ⁺⁺型コンタクト領域６のソース電位固定点とは、ソース電極配線１３ａとの直接接続点または電気的な接続点である。

【0064】

上述したようにｎ⁺型領域７内の電子がｐ⁺型高濃度領域３から排出される正孔との再結合により消滅することで、ｐ⁺⁺型コンタクト領域６とｎ⁺型領域７とのｐｎ接合近傍でｎ⁺型領域７内のドナーが正にイオン化し、当該ｐｎ接合に空乏層（静電容量）が形成される。この空乏層の静電容量を大きくするほど、ゲートパッド１４の直下の電位をソース電位に近い電圧に低くできる。

【0065】

例えば、実施の形態１にかかる炭化珪素半導体装置１０が耐圧１０００Ｖクラス以上である場合、ｎ⁺型ドレイン領域９の厚さｔ１は例えば１００μｍ程度であり、ｎ^-型ドリフト領域１の厚さｔ２は例えば１０μｍ程度である。ゲートパッド１４は幅（１頂点を共有して直交する２辺の長さ）ｗ１，ｗ２を例えば１００μｍ以上５００μｍ以下程度の範囲内とした略矩形状であり、ゲートパッド１４の各幅ｗ１，ｗ２はｎ^-型ドリフト領域１およびｎ⁺型ドレイン領域９の総厚さ（＝ｔ１＋ｔ２）と比べて大幅に幅が広い。

【0066】

ｐ⁺型高濃度領域３の実効的なｐ型不純物濃度は、例えば１０¹⁷／ｃｍ³後半～１０¹⁸／ｃｍ³台である。ｐ型領域内の正孔の挙動は０℃未満のマイナス温度（例えば－４０℃を超える－５５℃程度）環境下において緩慢になるため、ｐ型領域の実効的なｐ型不純物濃度はｐ型領域の実際のｐ型不純物濃度よりも２桁程度低くなる。このため、実施の形態１にかかる炭化珪素半導体装置１０をマイナス温度環境下で動作させる場合、ｐ⁺型高濃度領域３の実際のｐ型不純物濃度を例えば１×１０¹⁹／ｃｍ³以上程度としてもよい。

【0067】

ｐ型ベース領域４の実効的な不純物濃度は、例えば１０¹⁶／ｃｍ³後半～１０¹⁷／ｃｍ³台である。ｐ型ベース領域４の厚さｔ３は、例えば１μｍ程度である。ｐ⁺⁺型配線領域５の実効的な不純物濃度は、例えば１０¹⁹／ｃｍ³台である。ｐ⁺⁺型コンタクト領域６の実効的な不純物濃度および厚さｔ４は、例えば、それぞれ１０¹⁹／ｃｍ³台および０．５μｍ程度である。ｎ⁺型領域７の厚さｔ５は、例えば０．３μｍ以下程度であり、例えば０．２μｍ以下程度であることがよい。

【0068】

実施の形態１にかかる炭化珪素半導体装置１０の動作について説明する。ソース電極１３に対して正の電圧がドレイン電極１５に印加された状態で、ゲート電極３４にゲート閾値電圧以上の電圧が印加されると、ｐ型ベース領域４の、ゲート絶縁膜３３を挟んでゲート電極３４に対向する部分（ゲートトレンチ３２の側壁に沿った部分）にチャネル（ｎ型の反転層）が形成される。それによって、ソース電極１３の直下においてｎ⁺型ドレイン領域９からｎ^-型ドリフト領域１、ｎ型電流拡散領域２およびチャネルを通ってｎ⁺型ソース領域３１へ向かう主電流が流れ、ＳｉＣ－ＭＯＳＦＥＴ（炭化珪素半導体装置１０）がオンする。

【0069】

一方、ソース電極１３に対して正の電圧がドレイン電極１５に印加された状態で、ゲート電極３４にゲート閾値電圧未満の電圧が印加されると、ｐ⁺⁺型コンタクト領域６およびｐ型ベース領域４と、ｎ型電流拡散領域２およびｎ^-型ドリフト領域１と、のｐｎ接合が逆バイアスされ、ＳｉＣ－ＭＯＳＦＥＴはオフ状態を維持する。また、当該ｐｎ接合からｎ^-型ドリフト領域１内を活性領域から外側（半導体基板の端部側）へ向かって空乏層が延びる。空乏層がエッジ終端領域を外側へ向かって延びた分だけ、炭化珪素の絶縁破壊電界強度および空乏層幅に基づく所定耐圧を確保することができる。

【0070】

また、ソース電極１３に対して正の電圧がドレイン電極１５に印加されたとき、ゲートパッド１４の直下においてｐ⁺型高濃度領域３とｎ型電流拡散領域２とのｐｎ接合８が逆バイアスされる。このとき、ｐ⁺型高濃度領域３内の正孔は、ｐ⁺型高濃度領域３内を移動してｐ⁺⁺型配線領域５およびソース電極配線１３ａを介してソース電極１３へ引き抜かれるとともに、最も近いｎ⁺型領域７に引き抜かれる。これによって、ｐ⁺型高濃度領域３から正孔が排出され、ｐ⁺型高濃度領域３とｎ型電流拡散領域２とのｐｎ接合８近傍でｐ⁺型高濃度領域３内のアクセプタが負にイオン化する。

【0071】

ｎ⁺型領域７に引き抜かれた正孔はｎ⁺型領域７内での電子との再結合によって消滅するため、ｎ⁺型領域７内での再結合によってｐ⁺型高濃度領域３内のアクセプタのイオン化が促進される。また、ｐ⁺型高濃度領域３とｎ型電流拡散領域２とのｐｎ接合８が逆バイアスされることで、ｎ型電流拡散領域２内の電子がドレイン電極１５に引き抜かれて、ｐ⁺型高濃度領域３とｎ型電流拡散領域２とのｐｎ接合８近傍でｎ型電流拡散領域２内のドナーが正にイオン化する。これらの両イオン化によりｐ⁺型高濃度領域３とｎ型電流拡散領域２とのｐｎ接合８に空乏層が形成される。

【0072】

このｐ⁺型高濃度領域３とｎ型電流拡散領域２とのｐｎ接合８に形成された空乏層（静電容量）がｐ⁺型高濃度領域３とｎ型電流拡散領域２とのｐｎ接合８をソース電極１３の電位に固定して、ドレイン電極１５にかかる高電圧を負担する。また、ｎ⁺型領域７での再結合によってｐ⁺型高濃度領域３内の正孔が高速に排出され、ｐ⁺型高濃度領域３を高速に空乏化することができる。このため、ドレイン電極１５にかかる電圧が高速に上昇したとしても、ドレイン電極１５にかかる高電圧がｐｎ接合８を超えてそのままゲートパッド１４側に伝播されることを防止することができる。

【0073】

また、ｐ⁺型高濃度領域３とｎ型電流拡散領域２とのｐｎ接合８が逆バイアスされたときにｐ⁺型高濃度領域３内の正孔がｎ⁺型領域７に引き抜かれることで、ｐ⁺型高濃度領域３がｐ⁺⁺型配線領域５との接続点から前記半導体基板１１のおもて面に平行に離れる方向にゲートパッド１４の幅ｗ１，ｗ２以上（図２，４では幅ｗ１以上）の長さで長く延在したとしても、ｐ⁺型高濃度領域３内をｐ⁺⁺型配線領域５まで流れる正孔電流が高電流になることを抑制することができる。これによって、ｐ⁺型高濃度領域３の抵抗値を低くすることができるため、高速スイッチングによりドレイン電極１５にかかる電圧が高速に上昇しても、ｐ⁺型高濃度領域３の電位の持ち上がりを抑制することができる。

【0074】

また、ＳｉＣ－ＭＯＳＦＥＴがオン状態からオフ状態への移行時にｄＶ／ｄｔ（ドレイン電極１５にかかる電圧の単位時間当たりの電圧変化）が急峻になったとしても、ｎ^-型ドリフト領域１内で発生し高抵抗なｐ⁺型高濃度領域３内を流れてｐ⁺⁺型配線領域５を介してソース電極１３に引き抜かれる変位電流（正孔電流）がｎ⁺型領域７内での電子との再結合により低減される。このため、ＳｉＣ－ＭＯＳＦＥＴがオン状態からオフ状態への移行時に生じる急峻なｄＶ／ｄｔによるｐ⁺型高濃度領域３の電位の持ち上がりを防止することができる。

【0075】

以上、説明したように、実施の形態１によれば、ゲートパッド直下における半導体基板のおもて面とｐ⁺⁺型コンタクト領域との間に、電気的にフローティングなｎ⁺型領域が選択的に配置される。このため、ソース電極に対して正の電圧がドレイン電極に印加されたときに、ゲートパッド直下の高抵抗なｐ⁺型高濃度領域内の正孔を当該ｎ⁺型領域内での電子との再結合によって消滅させて、ｐ⁺型高濃度領域内のアクセプタのイオン化を促進させ、ｐ⁺型高濃度領域を高速に空乏化させることができる。

【0076】

これによって、高速スイッチングや急峻なｄＶ／ｄｔによってドレイン電極にかかる電圧が高速に上昇しても、ゲートパッド直下におけるｐ⁺型高濃度領域とｎ型電流拡散領域とｐｎ接合に空乏層が形成され、この空乏層が当該ｐｎ接合をソース電極の電位に固定して、ドレイン電極にかかる高電圧を負担する。このため、ドレイン電極にかかる高電圧によってフィールド酸化膜に高電界がかかることを防止することができ、絶縁破壊耐量を向上させることができるため、炭化珪素半導体装置の信頼性が向上する。

【0077】

例えば、０℃未満のマイナス温度（例えば－５５℃程度）環境下では、常温（例えば２５℃程度）環境下と比べてｐ型領域内の正孔の挙動が緩慢になり、ｐ型領域の抵抗値が２倍～３倍程度高くなるが、ｎ型領域の抵抗値は温度に依存しない。また、ｎ型領域は、ｐ型領域と比べてシート抵抗が非常に低い。このため、実施の形態１によれば、マイナス温度環境下においてソース電極に対してドレイン電極の電位差が例えば２０ｋＶ／μｓ以上程度（特に５０ｋＶ／μｓ以上程度）に高速に１０００Ｖ以上程度になる場合に有用である。

【0078】

（実施の形態２）
実施の形態２にかかる炭化珪素半導体装置の構造について説明する。図５は、実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態２にかかる炭化珪素半導体装置４０を半導体基板１１のおもて面側から見たレイアウトおよびソース電極１３の直下の断面構造は実施の形態１（図１，３参照）と同様である。図５には、図１の切断線Ａ－Ａ’における断面構造を示す。図６は、図５のゲートパッド直下の領域を半導体基板のおもて面側から見たレイアウトを示す平面図である。図６には、ゲートパッド１４の輪郭（太破線）、ｐ型ベース領域４、ｐ⁺⁺型配線領域５およびｎ⁺型配線領域４１（ハッチング部分）のレイアウトを示す。また、ｐ⁺⁺型配線領域５の輪郭線のうち、深さ方向にｐ⁺⁺型コンタクト領域６およびｎ⁺型配線領域４１に対向する部分を破線で示す。

【0079】

実施の形態２にかかる炭化珪素半導体装置４０が実施の形態１にかかる炭化珪素半導体装置と異なる点は、ゲートパッド１４の直下における半導体基板１１のおもて面とｐ⁺⁺型コンタクト領域６との間に選択的に配置されたｎ⁺型配線領域（第６半導体領域）４１をソース電極１３の電位に固定した点である。実施の形態２においては、例えば、ゲートパッド１４の直下における半導体基板１１のおもて面とｐ⁺⁺型コンタクト領域６との間に、半導体基板１１のおもて面に平行な方向に延在するストライプ状にｎ⁺型配線領域４１が配置されている。ｎ⁺型配線領域４１は、長手方向の端部でソース電極配線１３ａに直接接続されて、ソース電極１３の電位に固定されている。

【0080】

ｎ⁺型配線領域４１をストライプ状に配置することで、ゲートパッド１１４の全面にｎ⁺型配線領域１２１が対向する従来構造（図９参照）と比べて、ｎ⁺型配線領域４１のパンチスルーの原因となる変位電流を小さくすることができ、ｎ⁺型配線領域４１のパンチスルーを抑制することができる。また、ｎ⁺型配線領域４１をストライプ状に配置することで、ｎ⁺型配線領域４１がパンチスルーしたとしても、ｎ⁺型配線領域４１のパンチスルー発生個所がゲートパッド１４の全面に対向する領域の全面に及ばない。このため、ドレイン電極１５とソース電極配線１３ａとの間に流れる貫通電流を小さくすることができる。

【0081】

ｎ⁺型配線領域４１は、ｐ⁺型高濃度領域３とｎ型電流拡散領域２とのｐｎ接合８が逆バイアスされたときにｐ⁺型高濃度領域３内を流れる正孔電流を引き抜いて電子電流に変換し、ソース電極配線１３ａを介してソース電極１３へ排出する機能を有する。ｎ型領域は、ｐ型領域と比べてシート抵抗が非常に低く、電流が流れやすい。これに加えて、ｎ型領域は、ｐ型領域と比べてコンタクト抵抗が非常に低く、ソース電極１３の電位に固定されやすい。このため、ｎ⁺型配線領域４１によって、ゲートパッド１４の直下の領域のソース電位固定点までの抵抗値が低くなり、ｐ⁺型高濃度領域３内を流れる正孔電流を高速でソース電極配線１３ａを介してソース電極１３へ排出することができる。

【0082】

ｎ⁺型配線領域４１は、ｐ⁺⁺型配線領域５を介してソース電極配線１３ａに電気的に接続されてもよい。ｎ⁺型配線領域４１は、ストライプ状（直線状）に延在する長手方向の両端ともにソース電極配線１３ａに接続されることが好ましいが（不図示）、長手方向の一方の端部のみでソース電極配線１３ａに接続されてもよい（図６）。ｎ⁺型配線領域４１の長手方向は、ＭＯＳゲート（ゲート電極３４）のレイアウトによらず適宜変更可能である。ソース電極配線１３ａと、ゲートパッド１４の周囲の少なくとも１辺に沿って配置されるゲート金属配線層（ゲートランナー）と、が接触しないように、ソース電極配線１３ａのレイアウトが決定される。

【0083】

例えば、ゲート金属配線層は、ソース電極１３の外周に沿ってソース電極１３と同じ平面形状でソース電極１３の周囲を囲むように配置される。この場合、ゲート金属配線層は、ソース電極１３とゲートパッド１４との間において、ゲートパッド１４のソース電極１３に対向する３辺を囲む。このため、ゲートパッド１４のソース電極１３に対向しない１辺近傍にソース電極配線１３ａを配置して、当該ソース電極配線１３ａにｎ⁺型配線領域４１の長手方向の一方の端部のみを接続することで、ゲート金属配線層およびソース電極配線１３ａのレイアウト設計が容易となる。

【0084】

また、ｎ⁺型配線領域４１の長手方向の両端ともにソース電極配線１３ａに接続する場合、ｎ⁺型配線領域４１は、ゲートパッド１４の１組の対辺近傍でそれぞれソース電極配線１３ａに接続される。この場合、ソース電極配線１３ａは、ソース電極１３とゲートパッド１４との間にのみ配置されてもよい（すなわちｎ⁺型配線領域４１が図１の横方向にストライプ状に延在）。もしくは、ソース電極配線１３ａは、ゲートパッド１４のソース電極１３に対向しない１辺を含む１組の対辺近傍にそれぞれ配置されてもよい（すなわちｎ⁺型配線領域４１が図１の縦方向にストライプ状に延在）。

【0085】

実施の形態２においては、ｎ⁺型配線領域４１とｐ型ベース領域４との間にｐ⁺⁺型コンタクト領域６が存在しない場合に、ドレイン電極１５に高電圧がかかった瞬間にｎ⁺型配線領域４１がパンチスルーして、ドレイン電極１５からソース電極配線１３ａへ向かって高電流が流れてしまう。このため、ｎ⁺型配線領域４１の厚さｔ１５は、ｎ⁺型配線領域４１とｐ型ベース領域４との間にｐ⁺⁺型コンタクト領域６が存在する程度に深くしてもよいが、可能な限り薄いことがよい。ｎ⁺型配線領域４１の厚さｔ１５は、例えば０．３μｍ以下程度であり、例えば０．２μｍ程度であることがよい。

【0086】

以上、説明したように、実施の形態２によれば、ゲートパッド直下における半導体基板のおもて面とｐ⁺⁺型コンタクト領域との間に、ソース電極の電位の固定されたｎ⁺型配線領域が選択的に配置される。ｎ型領域は、ｐ型領域と比べてシート抵抗およびコンタクト抵抗ともに非常に低い。このため、低抵抗なｎ⁺型配線領域によって、ゲートパッドの直下の領域のソース電位固定点までの抵抗値が低くなる。

【0087】

すなわち、ソース電極に対して正の電圧がドレイン電極に印加されたときにゲートパッド直下の高抵抗なｐ⁺型高濃度領域内を流れる正孔電流を、低抵抗なｎ⁺型配線領域によって引き抜いて電子電流に変換してソース電極へ排出することで、高抵抗なｐ⁺型高濃度領域を高速に空乏化させることができる。したがって、実施の形態１と同様の効果を得ることができる。

【0088】

以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、実施の形態１の電気的にフローティングなｎ⁺型領域は深さ方向にゲートパッドに対向して規則的に配置されればよく、半導体基板のおもて面に平行な方向に延在するストライプ状に配置されてもよい。また、ソース電極配線を設けずに、実施の形態１のｐ⁺⁺型配線領域をソース電極に直接接続してもよいし、実施の形態２のｐ⁺⁺型配線領域およびｎ⁺型配線領域をソース電極に直接接続してもよい。また、本発明は、ＳｉＣ－ＭＯＳＦＥＴに限らず、例えばＳｉＣ－ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）等のＭＯＳゲート構造およびゲートパッドを備えた炭化珪素半導体装置に適用可能である。

【産業上の利用可能性】

【0089】

以上のように、本発明にかかる炭化珪素半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。

【符号の説明】

【0090】

１ ｎ^-型ドリフト領域
２ ｎ型電流拡散領域
３ ｐ⁺型高濃度領域
４ ｐ型ベース領域
５ ｐ⁺⁺型配線領域
６ ｐ⁺⁺型コンタクト領域
７ ｎ⁺型領域
８ ｐ⁺型高濃度領域とｎ型電流拡散領域とのｐｎ接合
９ ｎ⁺型ドレイン領域
１０，４０ 炭化珪素半導体装置
１１ 半導体基板
１２ フィールド酸化膜
１３ ソース電極
１３ａ ソース電極配線
１４ ゲートパッド
１５ ドレイン電極
１６ ｎ⁺型出発基板
１７ ｎ^-型エピタキシャル層
１８ ｐ型エピタキシャル層
２１ 活性領域
２２ エッジ終端領域
２３ａ，２３ｂ パッシベーション膜の開口部
３１ ｎ⁺型ソース領域
３２ ゲートトレンチ
３３ ゲート絶縁膜
３４ ゲート電極
３５，３６ ｐ⁺型領域
３７ 層間絶縁膜
４１ ｎ⁺型配線領域
ｔ１ ｎ⁺型ドレイン領域厚さ
ｔ２ ｎ^-型ドリフト領域の厚さ
ｔ３ ｐ型ベース領域の厚さ
ｔ４ ｐ⁺⁺型コンタクト領域の厚さ
ｔ５ ｎ⁺型領域の厚さ
ｔ１５ ｎ⁺型配線領域の厚さ
ｗ１，ｗ２ ゲートパッドの幅

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】