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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024097310
(43)【公開日】2024-07-18
(54)【発明の名称】半導体素子及びその製造方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20240710BHJP
H01L 21/8238 20060101ALI20240710BHJP
【ＦＩ】
H01L29/78 301X
H01L27/092 A
H01L29/78 301P
H01L27/092 E
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2024000674
(22)【出願日】2024-01-05
(31)【優先権主張番号】10-2023-0001902
(32)【優先日】2023-01-05
(33)【優先権主張国・地域又は機関】KR
(31)【優先権主張番号】10-2023-0039727
(32)【優先日】2023-03-27
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100229448
【弁理士】
【氏名又は名称】中槇 利明
(72)【発明者】
【氏名】劉 賢▲くわん▼
(72)【発明者】
【氏名】李 善英
(72)【発明者】
【氏名】朴 鉉雨
【テーマコード（参考）】
5F048
5F140
【Ｆターム（参考）】
5F048AA01
5F048AB03
5F048AC03
5F048BA01
5F048BA14
5F048BB01
5F048BB09
5F048BB11
5F048BB12
5F048BC01
5F048BD06
5F048BF02
5F048BF07
5F048BF11
5F048BF15
5F048BF16
5F048BG13
5F048DA24
5F048DA27
5F048DA30
5F140AA24
5F140AA39
5F140AB03
5F140AB04
5F140AC33
5F140BA01
5F140BA03
5F140BA05
5F140BB05
5F140BC15
5F140BD07
5F140BD09
5F140BD10
5F140BD11
5F140BD12
5F140BD13
5F140BF10
5F140BF15
5F140BF17
5F140BG01
5F140BG09
5F140BH07
5F140BJ10
5F140BJ15
5F140BJ17
5F140BK18
5F140CA03
5F140CB04
(57)【要約】
【課題】電気的特性が向上された半導体素子を提供する。
【解決手段】本発明は半導体素子及びその製造方法に関し、さらに詳細には、活性パターンを含む基板、前記活性パターン上のチャンネルパターン、前記チャンネルパターンに連結されたソース／ドレインパターン、前記チャンネルパターン上のゲート電極、及び前記チャンネルパターンと前記ゲート電極との間のゲート絶縁膜を含む。前記ゲート電極は互いに隣接する第１半導体パターンと第２半導体パターンとの間に介在された内側電極を含み、前記ゲート絶縁膜は、前記ゲート電極の前記内側電極を囲む高誘電膜及び前記高誘電膜上の内側スペーサーを含む。前記内側スペーサーは前記高誘電膜と前記第２半導体パターンとの間の第１水平部分、前記高誘電膜と前記ソース／ドレインパターンとの間の第１垂直部分、及び前記第１水平部分と前記第１垂直部分を互いに連結する第１コーナー部分を含む。
【選択図】図６Ａ
【解決手段】本発明は半導体素子及びその製造方法に関し、さらに詳細には、活性パターンを含む基板、前記活性パターン上のチャンネルパターン、前記チャンネルパターンに連結されたソース／ドレインパターン、前記チャンネルパターン上のゲート電極、及び前記チャンネルパターンと前記ゲート電極との間のゲート絶縁膜を含む。前記ゲート電極は互いに隣接する第１半導体パターンと第２半導体パターンとの間に介在された内側電極を含み、前記ゲート絶縁膜は、前記ゲート電極の前記内側電極を囲む高誘電膜及び前記高誘電膜上の内側スペーサーを含む。前記内側スペーサーは前記高誘電膜と前記第２半導体パターンとの間の第１水平部分、前記高誘電膜と前記ソース／ドレインパターンとの間の第１垂直部分、及び前記第１水平部分と前記第１垂直部分を互いに連結する第１コーナー部分を含む。
【選択図】図６Ａ
【特許請求の範囲】
【請求項1】
活性パターンを含む基板と、
前記活性パターン上のチャンネルパターンであり、互いに離隔されて垂直方向に積層された複数の半導体パターンを含むチャンネルパターンと、
前記複数の半導体パターンに連結されたソース／ドレインパターンと、
前記複数の半導体パターン上のゲート電極と、
前記複数の半導体パターンと前記ゲート電極との間のゲート絶縁膜と、を含み、
前記ゲート電極は、前記複数の半導体パターンの中で互いに隣接する第１半導体パターンと第２半導体パターンとの間に介在された内側電極を含み、
前記ゲート絶縁膜は、前記ゲート電極の前記内側電極を囲む高誘電膜及び前記高誘電膜上の内側スペーサーを含み、
前記内側スペーサーは、その内部に内側ゲート空間を定義し、
前記内側ゲート空間内に前記高誘電膜及び前記内側電極が提供され、
前記内側スペーサーは、
前記高誘電膜と前記第２半導体パターンとの間の第１水平部分と、
前記高誘電膜と前記ソース／ドレインパターンとの間の第１垂直部分と、
前記第１水平部分と前記第１垂直部分を互いに連結する第１コーナー部分と、を含み、
前記第１水平部分は、前記垂直方向に第１厚さを有し、
前記第１コーナー部分は、前記垂直方向に第２厚さを有し、
前記第１厚さに対する前記第２厚さの比は、１．１乃至１．５である半導体素子。
前記活性パターン上のチャンネルパターンであり、互いに離隔されて垂直方向に積層された複数の半導体パターンを含むチャンネルパターンと、
前記複数の半導体パターンに連結されたソース／ドレインパターンと、
前記複数の半導体パターン上のゲート電極と、
前記複数の半導体パターンと前記ゲート電極との間のゲート絶縁膜と、を含み、
前記ゲート電極は、前記複数の半導体パターンの中で互いに隣接する第１半導体パターンと第２半導体パターンとの間に介在された内側電極を含み、
前記ゲート絶縁膜は、前記ゲート電極の前記内側電極を囲む高誘電膜及び前記高誘電膜上の内側スペーサーを含み、
前記内側スペーサーは、その内部に内側ゲート空間を定義し、
前記内側ゲート空間内に前記高誘電膜及び前記内側電極が提供され、
前記内側スペーサーは、
前記高誘電膜と前記第２半導体パターンとの間の第１水平部分と、
前記高誘電膜と前記ソース／ドレインパターンとの間の第１垂直部分と、
前記第１水平部分と前記第１垂直部分を互いに連結する第１コーナー部分と、を含み、
前記第１水平部分は、前記垂直方向に第１厚さを有し、
前記第１コーナー部分は、前記垂直方向に第２厚さを有し、
前記第１厚さに対する前記第２厚さの比は、１．１乃至１．５である半導体素子。
【請求項2】
前記第１垂直部分は、水平方向に第３厚さを有し、
前記第１厚さに対する前記第３厚さの比は、２．５乃至５である請求項１に記載の半導体素子。
前記第１厚さに対する前記第３厚さの比は、２．５乃至５である請求項１に記載の半導体素子。
【請求項3】
前記ソース／ドレインパターンは、前記内側電極に向かって突出された突出部を含み、
前記突出部の側壁は、前記内側電極に向かって膨らんでいるプロファイルを有し、
前記突出部の前記側壁に隣接する前記内側ゲート空間のサイドは、前記垂直方向に平行である平らなプロファイルを有する請求項１に記載の半導体素子。
前記突出部の側壁は、前記内側電極に向かって膨らんでいるプロファイルを有し、
前記突出部の前記側壁に隣接する前記内側ゲート空間のサイドは、前記垂直方向に平行である平らなプロファイルを有する請求項１に記載の半導体素子。
【請求項4】
前記ゲート絶縁膜は、前記コーナー部分に定義されたエアギャップをさらに含む請求項１に記載の半導体素子。
【請求項5】
前記第１半導体パターンの上面に第１リセス領域が定義され、
前記第２半導体パターンの底面に第２リセス領域が定義され、
前記内側スペーサーは、前記第１リセス領域と前記第２リセス領域を直接覆う請求項１に記載の半導体素子。
前記第２半導体パターンの底面に第２リセス領域が定義され、
前記内側スペーサーは、前記第１リセス領域と前記第２リセス領域を直接覆う請求項１に記載の半導体素子。
【請求項6】
前記第１半導体パターンの上面は、膨らんでいるプロファイルを有し、
前記第２半導体パターンの底面は、膨らんでいるプロファイルを有し、
前記内側ゲート空間は、横になった砂時計形状を有する請求項１に記載の半導体素子。
前記第２半導体パターンの底面は、膨らんでいるプロファイルを有し、
前記内側ゲート空間は、横になった砂時計形状を有する請求項１に記載の半導体素子。
【請求項7】
前記内側スペーサーは、第１絶縁膜及び第２絶縁膜を含み、
前記第１絶縁膜は、シリコン酸化膜を含み、
前記第２絶縁膜は、シリコン窒化膜又はシリコン酸化窒化膜を含む請求項１に記載の半導体素子。
前記第１絶縁膜は、シリコン酸化膜を含み、
前記第２絶縁膜は、シリコン窒化膜又はシリコン酸化窒化膜を含む請求項１に記載の半導体素子。
【請求項8】
前記内側スペーサーは、前記第１及び第２半導体パターン及び前記ソース／ドレインパターンを直接覆う請求項１に記載の半導体素子。
【請求項9】
前記ゲート電極の側壁上のゲートスペーサーをさらに含み、
前記ゲート電極は、前記複数の半導体パターンの中で最上部の半導体パターン上の外側電極をさらに含み、
前記内側スペーサーは、
前記外側電極と前記最上部の半導体パターンとの間の第２水平部分と、
前記外側電極と前記ゲートスペーサーとの間の第２垂直部分と、
前記第２水平部分と前記第２垂直部分との間の第２コーナー部分と、を含む請求項１に記載の半導体素子。
前記ゲート電極は、前記複数の半導体パターンの中で最上部の半導体パターン上の外側電極をさらに含み、
前記内側スペーサーは、
前記外側電極と前記最上部の半導体パターンとの間の第２水平部分と、
前記外側電極と前記ゲートスペーサーとの間の第２垂直部分と、
前記第２水平部分と前記第２垂直部分との間の第２コーナー部分と、を含む請求項１に記載の半導体素子。
【請求項10】
前記第２コーナー部分は、前記垂直方向に第３厚さを有し、
前記第３厚さは、前記第２厚さと実質的に同一であるか、或いは小さい請求項９に記載の半導体素子。
前記第３厚さは、前記第２厚さと実質的に同一であるか、或いは小さい請求項９に記載の半導体素子。
【請求項11】
活性パターンを含む基板と、
前記活性パターン上のチャンネルパターンであり、互いに離隔されて垂直方向に積層された複数の半導体パターンを含むチャンネルパターンと、
前記チャンネルパターンの両側に各々提供された第１ソース／ドレインパターン及び第２ソース／ドレインパターンと、
前記チャンネルパターン上のゲート電極と、
前記チャンネルパターンと前記ゲート電極との間のゲート絶縁膜と、を含み、
前記第１ソース／ドレインパターンと前記第２ソース／ドレインパターンとの間及び前記複数の半導体パターンの中で互いに隣接する第１半導体パターンと第２半導体パターンとの間に内側領域が定義され、
前記ゲート絶縁膜は、
前記内側領域を部分的に満たす内側スペーサーであり、その内部に内側ゲート空間を定義する内側スペーサーと、
前記内側スペーサーのコーナー領域に提供されたエアギャップと、を含み、
前記ゲート電極は、前記内側ゲート空間内に提供された内側電極を含む半導体素子。
前記活性パターン上のチャンネルパターンであり、互いに離隔されて垂直方向に積層された複数の半導体パターンを含むチャンネルパターンと、
前記チャンネルパターンの両側に各々提供された第１ソース／ドレインパターン及び第２ソース／ドレインパターンと、
前記チャンネルパターン上のゲート電極と、
前記チャンネルパターンと前記ゲート電極との間のゲート絶縁膜と、を含み、
前記第１ソース／ドレインパターンと前記第２ソース／ドレインパターンとの間及び前記複数の半導体パターンの中で互いに隣接する第１半導体パターンと第２半導体パターンとの間に内側領域が定義され、
前記ゲート絶縁膜は、
前記内側領域を部分的に満たす内側スペーサーであり、その内部に内側ゲート空間を定義する内側スペーサーと、
前記内側スペーサーのコーナー領域に提供されたエアギャップと、を含み、
前記ゲート電極は、前記内側ゲート空間内に提供された内側電極を含む半導体素子。
【請求項12】
前記内側スペーサーは、
前記内側電極と前記第２半導体パターンとの間の水平部分と、
前記内側電極と前記第２ソース／ドレインパターンとの間の垂直部分と、を含み、
前記コーナー領域は、前記水平部分と前記垂直部分を互いに連結する請求項１１に記載の半導体素子。
前記内側電極と前記第２半導体パターンとの間の水平部分と、
前記内側電極と前記第２ソース／ドレインパターンとの間の垂直部分と、を含み、
前記コーナー領域は、前記水平部分と前記垂直部分を互いに連結する請求項１１に記載の半導体素子。
【請求項13】
前記水平部分は、前記垂直方向に第１厚さを有し、
前記コーナー部分は、前記垂直方向に第２厚さを有し、
前記第１厚さに対する前記第２厚さの比は、１．１乃至１．５である請求項１２に記載の半導体素子。
前記コーナー部分は、前記垂直方向に第２厚さを有し、
前記第１厚さに対する前記第２厚さの比は、１．１乃至１．５である請求項１２に記載の半導体素子。
【請求項14】
前記水平部分は、前記垂直方向に第１厚さを有し、
前記垂直部分は、水平方向に第２厚さを有し、
前記第１厚さに対する前記第２厚さの比は、２．５乃至５である請求項１２に記載の半導体素子。
前記垂直部分は、水平方向に第２厚さを有し、
前記第１厚さに対する前記第２厚さの比は、２．５乃至５である請求項１２に記載の半導体素子。
【請求項15】
前記エアギャップは、前記水平部分と前記垂直部分との間に介在される請求項１２に記載の半導体素子。
【請求項16】
活性パターンを含む基板と、
前記活性パターンを定義する素子分離膜と、
前記活性パターン上のチャンネルパターン及びソース／ドレインパターンであり、前記チャンネルパターンは、互いに離隔されて垂直方向に積層された複数の半導体パターンを含む、チャンネルパターン及びソース／ドレインパターンと、
前記複数の半導体パターン上のゲート電極と、
前記複数の半導体パターンと前記ゲート電極との間のゲート絶縁膜と、
前記ゲート電極の側壁上のゲートスペーサーと、
前記ゲート電極の上面上のゲートキャッピングパターンと、
前記ゲートキャッピングパターン上の層間絶縁膜と、
前記層間絶縁膜を貫通して前記ソース／ドレインパターンに電気的に連結される活性コンタクトと、
前記活性コンタクトと前記ソース／ドレインパターンとの間に介在された金属－半導体化合物層と、
前記層間絶縁膜及び前記ゲートキャッピングパターンを貫通して、前記ゲート電極と電気的に連結されるゲートコンタクトと、
前記層間絶縁膜上の第１金属層と、を含み、
前記第１金属層は、パワー配線、及び前記活性コンタクト、及び前記ゲートコンタクトに各々電気的に連結される第１配線を含み、
前記ゲート電極は、前記複数の半導体パターンの中で互いに隣接する第１半導体パターンと第２半導体パターンとの間に介在された内側電極を含み、
前記ソース／ドレインパターンは、前記内側電極に向かって突出された突出部を含み、
前記ゲート絶縁膜は、前記ゲート電極の前記内側電極を囲む高誘電膜及び前記高誘電膜上の内側スペーサーを含み、
前記内側スペーサーは、
前記高誘電膜と前記第２半導体パターンとの間の水平部分と、
前記高誘電膜と前記突出部との間の垂直部分と、
前記水平部分と前記垂直部分を互いに連結するコーナー部分と、を含み、
前記垂直部分の第１サイドは、前記突出部に対応する凹んだプロファイルを有し、
前記垂直部分の第２サイドは、前記垂直方向に平行である平らなプロファイルを有する半導体素子。
前記活性パターンを定義する素子分離膜と、
前記活性パターン上のチャンネルパターン及びソース／ドレインパターンであり、前記チャンネルパターンは、互いに離隔されて垂直方向に積層された複数の半導体パターンを含む、チャンネルパターン及びソース／ドレインパターンと、
前記複数の半導体パターン上のゲート電極と、
前記複数の半導体パターンと前記ゲート電極との間のゲート絶縁膜と、
前記ゲート電極の側壁上のゲートスペーサーと、
前記ゲート電極の上面上のゲートキャッピングパターンと、
前記ゲートキャッピングパターン上の層間絶縁膜と、
前記層間絶縁膜を貫通して前記ソース／ドレインパターンに電気的に連結される活性コンタクトと、
前記活性コンタクトと前記ソース／ドレインパターンとの間に介在された金属－半導体化合物層と、
前記層間絶縁膜及び前記ゲートキャッピングパターンを貫通して、前記ゲート電極と電気的に連結されるゲートコンタクトと、
前記層間絶縁膜上の第１金属層と、を含み、
前記第１金属層は、パワー配線、及び前記活性コンタクト、及び前記ゲートコンタクトに各々電気的に連結される第１配線を含み、
前記ゲート電極は、前記複数の半導体パターンの中で互いに隣接する第１半導体パターンと第２半導体パターンとの間に介在された内側電極を含み、
前記ソース／ドレインパターンは、前記内側電極に向かって突出された突出部を含み、
前記ゲート絶縁膜は、前記ゲート電極の前記内側電極を囲む高誘電膜及び前記高誘電膜上の内側スペーサーを含み、
前記内側スペーサーは、
前記高誘電膜と前記第２半導体パターンとの間の水平部分と、
前記高誘電膜と前記突出部との間の垂直部分と、
前記水平部分と前記垂直部分を互いに連結するコーナー部分と、を含み、
前記垂直部分の第１サイドは、前記突出部に対応する凹んだプロファイルを有し、
前記垂直部分の第２サイドは、前記垂直方向に平行である平らなプロファイルを有する半導体素子。
【請求項17】
前記水平部分は、前記垂直方向に第１厚さを有し、
前記コーナー部分は、前記垂直方向に第２厚さを有し、
前記第１厚さに対する前記第２厚さの比は、１．１乃至１．５である請求項１６に記載の半導体素子。
前記コーナー部分は、前記垂直方向に第２厚さを有し、
前記第１厚さに対する前記第２厚さの比は、１．１乃至１．５である請求項１６に記載の半導体素子。
【請求項18】
前記水平部分は、前記垂直方向に第１厚さを有し、
前記垂直部分は、水平方向に第２厚さを有し、
前記第１厚さに対する前記第２厚さの比は、２．５乃至５である請求項１６に記載の半導体素子。
前記垂直部分は、水平方向に第２厚さを有し、
前記第１厚さに対する前記第２厚さの比は、２．５乃至５である請求項１６に記載の半導体素子。
【請求項19】
前記ゲート絶縁膜は、前記コーナー部分に定義されたエアギャップをさらに含む請求項１６に記載の半導体素子。
【請求項20】
前記内側スペーサーは、前記第１及び第２半導体パターン及び前記突出部を直接覆う請求項１６に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体素子及びその製造方法に関し、より詳細には電界効果トランジスタを含む半導体素子及びその製造方法に関するものである。
【背景技術】
【0002】
半導体素子はＭＯＳ電界効果トランジスタ（ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ） ＦＥＴ）で構成された集積回路を含む。半導体素子のサイズ及びデザインルール（Ｄｅｓｉｇｎ ｒｕｌｅ）がだんだん縮小されるにつれ、ＭＯＳ電界効果トランジスタのサイズ縮小（ｓｃａｌｅ ｄｏｗｎ）もますます加速化されている。ＭＯＳ電界効果トランジスタのサイズ縮小に応じて半導体素子の動作特性が低下されてしまい得る。したがって、半導体素子の高集積化による限界を克服しながら、より優れた性能の半導体素子を形成するための様々な方法が研究されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許１１，２８９，５８４ Ｂ２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする課題は電気的特性が向上された半導体素子を提供することにある。
【0005】
本発明が解決しようとする他の課題は電気的特性が向上された半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【0006】
本発明の概念による半導体素子は、活性パターンを含む基板、前記活性パターン上のチャンネルパターンであり、互いに離隔されて垂直方向に積層された複数の半導体パターンを含むチャンネルパターン、前記複数の半導体パターンに連結されたソース／ドレインパターン、前記複数の半導体パターン上のゲート電極、及び前記複数の半導体パターンと前記ゲート電極との間のゲート絶縁膜を含むことができる。前記ゲート電極は、前記複数の半導体パターンの中で互いに隣接する第１半導体パターンと第２半導体パターンとの間に介在された内側電極を含み、前記ゲート絶縁膜は、前記ゲート電極の前記内側電極を囲む高誘電膜及び前記高誘電膜上の内側スペーサーを含み、前記内側スペーサーはその内部に内側ゲート空間を定義し、前記内側ゲート空間内に前記高誘電膜及び前記内側電極が提供され、前記内側スペーサーは、前記高誘電膜と前記第２半導体パターンとの間の第１水平部分、前記高誘電膜と前記ソース／ドレインパターンとの間の第１垂直部分、及び前記第１水平部分と前記第１垂直部分を互いに連結する第１コーナー部分を含むことができる。前記第１水平部分は垂直方向に第１厚さを有し、前記第１コーナー部分は前記垂直方向に第２厚さを有し、前記第１厚さに対する前記第２厚さの比は１．１乃至１．５であり得る。
【0007】
本発明の他の概念による半導体素子は、活性パターンを含む基板、前記活性パターン上のチャンネルパターンであり、互いに離隔されて垂直方向に積層された複数の半導体パターンを含むチャンネルパターン、前記チャンネルパターンの両側に各々提供された第１ソース／ドレインパターン及び第２ソース／ドレインパターン、前記チャンネルパターン上のゲート電極、及び前記チャンネルパターンと前記ゲート電極との間のゲート絶縁膜を含むことができる。前記第１ソース／ドレインパターンと前記第２ソース／ドレインパターンとの間及び前記複数の半導体パターンの中で互いに隣接する第１半導体パターンと第２半導体パターンとの間に内側領域が定義され、前記ゲート絶縁膜は、前記内側領域を部分的に満たす内側スペーサーであり、その内部に内側ゲート空間を定義する内側スペーサー、及び前記内側スペーサーのコーナー領域に提供されたエアギャップを含むことができる。前記ゲート電極は、前記内側ゲート空間内に提供された内側電極を含むことができる。
【0008】
本発明のその他の概念による半導体素子は、活性パターンを含む基板、前記活性パターンを定義する素子分離膜、前記活性パターン上のチャンネルパターン及びソース／ドレインパターンであり、前記チャンネルパターンは互いに離隔されて垂直方向に積層された複数の半導体パターンを含む、チャンネルパターン及びソース／ドレインパターン、前記複数の半導体パターン上のゲート電極、前記複数の半導体パターンと前記ゲート電極との間のゲート絶縁膜、前記ゲート電極の側壁上のゲートスペーサー、前記ゲート電極の上面上のゲートキャッピングパターン、前記ゲートキャッピングパターン上の層間絶縁膜、前記層間絶縁膜を貫通して前記ソース／ドレインパターンに電気的に連結される活性コンタクト、前記活性コンタクトと前記ソース／ドレインパターンとの間に介在された金属－半導体化合物層、前記層間絶縁膜及び前記ゲートキャッピングパターンを貫通して、前記ゲート電極と電気的に連結されるゲートコンタクト、及び前記層間絶縁膜上の第１金属層を含むことができる。前記第１金属層は、パワー配線、及び前記活性コンタクト及び前記ゲートコンタクトに各々電気的に連結される第１配線を含み、前記ゲート電極は、前記複数の半導体パターンの中で互いに隣接する第１半導体パターンと第２半導体パターンとの間に介在された内側電極を含み、前記ソース／ドレインパターンは、前記内側電極に向かって突出された突出部を含み、前記ゲート絶縁膜は、前記ゲート電極の前記内側電極を囲む高誘電膜及び前記高誘電膜上の内側スペーサーを含み、前記内側スペーサーは、前記高誘電膜と前記第２半導体パターンとの間の水平部分、前記高誘電膜と前記突出部との間の垂直部分、及び前記水平部分と前記垂直部分を互いに連結するコーナー部分を含むことができる。前記垂直部分の第１サイドは、前記突出部に対応する凹んだプロファイルを有し、前記垂直部分の第２サイドは、垂直方向に平行である平らなプロファイルを有することができる。
【0009】
本発明のその他の概念による半導体素子の製造方法は、基板上に積層パターンを形成すること、前記積層パターンは互いに交互に積層された活性層及び犠牲層を含み、前記積層パターン上に犠牲パターンを形成すること、前記犠牲パターンをマスクに前記積層パターンをエッチングして、前記犠牲パターンの両側に各々第１リセス及び第２リセスを形成すること、前記第１及び第２リセス内に各々第１ソース／ドレインパターン及び第２ソース／ドレインパターンを形成すること、前記第１及び第２ソース／ドレインパターンの間の前記活性層からチャンネルパターンを構成する半導体パターンが各々形成され、前記犠牲パターン及び前記犠牲層を除去して、前記半導体パターンを露出すること、及び露出された前記半導体パターンを上にゲート絶縁膜及びゲート電極を順次に形成することを含むことができる。前記半導体パターンは互いに隣接する第１半導体パターン及び第２半導体パターンを含み、前記ゲート絶縁膜を形成することは、前記第１ソース／ドレインパターンと前記第２ソース／ドレインパターンとの間及び前記第１半導体パターンと前記第２半導体パターンとの間の内側領域内に第１絶縁膜を堆積させる第１工程を遂行すること、前記第１絶縁膜を選択的に湿式エッチングする第２工程を遂行すること、前記第１及び第２工程を反復遂行して前記内側領域内に内側スペーサーを形成すること、前記内側スペーサーはその内部に内側ゲート空間を提供し、及び前記内側ゲート空間内に高誘電膜を形成することを含むことができる。
【発明の効果】
【0010】
本発明による３次元電界効果トランジスタは、ゲート絶縁膜がゲートの漏洩電流を防止することができる内側スペーサーを含むことができる。内側スペーサーのサイドの厚さのみが選択的に増加され、水平部分の厚さとコーナー部分の厚さを最小化することによって、内側ゲート空間を十分に提供することができる。したがって、内側ゲート空間内にゲート電極が安定的に満たされることができる。結果的に、本発明による半導体素子の電気的特性が向上されることができる。
【図面の簡単な説明】
【0011】
【図1】本発明の実施形態による半導体素子のロジックセルを説明するための概念図である。
【図2】本発明の実施形態による半導体素子のロジックセルを説明するための概念図である。
【図3】本発明の実施形態による半導体素子のロジックセルを説明するための概念図である。
【図4】本発明の実施形態による半導体素子を説明するための平面図である。
【図7A】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図7B】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図8A】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図8B】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図9A】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図9B】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図9C】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図10A】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図10B】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図10C】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図11A】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図11B】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図11C】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図12A】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図12B】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図12C】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【発明を実施するための形態】
【0012】
【0013】
図１を参照すれば、シングルハイトセル（Ｓｉｎｇｌｅ Ｈｅｉｇｈｔ Ｃｅｌｌ、ＳＨＣ）が提供されることができる。具体的に、基板１００上に第１パワー配線Ｍ１＿Ｒ１及び第２パワー配線Ｍ１＿Ｒ２が提供されることができる。第１パワー配線Ｍ１＿Ｒ１はソース電圧ＶＳＳ、一例として接地電圧が提供される通路であり得る。第２パワー配線Ｍ１＿Ｒ２はドレイン電圧ＶＤＤ、一例としてパワー電圧が提供される通路であり得る。
【0014】
第１パワー配線Ｍ１＿Ｒ１及び第２パワー配線Ｍ１＿Ｒ２の間にシングルハイトセルＳＨＣが定義されることができる。シングルハイトセルＳＨＣは１つの第１活性領域ＡＲ１及び１つの第２活性領域ＡＲ２を含むことができる。第１及び第２活性領域ＡＲ１、ＡＲ２の中でいずれか１つはＰＭＯＳＦＥＴ領域であり、第１及び第２活性領域ＡＲ１、ＡＲ２の中で他の１つはＮＭＯＳＦＥＴ領域であり得る。換言すれば、シングルハイトセルＳＨＣは第１パワー配線Ｍ１＿Ｒ１及び第２パワー配線Ｍ１＿Ｒ２の間に提供されたＣＭＯＳ構造を有することができる。
【0015】
第１及び第２活性領域ＡＲ１、ＡＲ２の各々は第１方向Ｄ１に第１幅ＷＩ１を有することができる。シングルハイトセルＳＨＣの第１方向Ｄ１への長さは第１高さＨＥ１として定義されることができる。第１高さＨＥ１は、第１パワー配線Ｍ１＿Ｒ１と第２パワー配線Ｍ１＿Ｒ２との間の距離（例えば、ピッチ）と実質的に同一であることができる。
【0016】
シングルハイトセルＳＨＣは１つのロジックセルを構成することができる。本明細書で、ロジックセルは特定機能を遂行する論理素子（例えば、ＡＮＤ、ＯＲ、ＸＯＲ、ＸＮＯＲ、ｉｎｖｅｒｔｅｒ等）を意味することができる。即ち、ロジックセルは論理素子を構成するためのトランジスタ及び前記トランジスタを互いに連結する配線を含むことができる。
【0017】
図２を参照すれば、ダブルハイトセル（Ｄｏｕｂｌｅ Ｈｅｉｇｈｔ Ｃｅｌｌ、ＤＨＣ）が提供されることができる。具体的に、基板１００上に第１パワー配線Ｍ１＿Ｒ１、第２パワー配線Ｍ１＿Ｒ２、及び第３パワー配線Ｍ１＿Ｒ３が提供されることができる。第１パワー配線Ｍ１＿Ｒ１は、第２パワー配線Ｍ１＿Ｒ２と第３パワー配線Ｍ１＿Ｒ３との間に配置されることができる。第３パワー配線Ｍ１＿Ｒ３はソース電圧ＶＳＳが提供される通路であり得る。
【0018】
第２パワー配線Ｍ１＿Ｒ２と第３パワー配線Ｍ１＿Ｒ３との間にダブルハイトセルＤＨＣが定義されることができる。ダブルハイトセルＤＨＣは２つの第１活性領域ＡＲ１及び２つの第２活性領域ＡＲ２を含むことができる。
【0019】
２つの第２活性領域ＡＲ２の中で１つは第２パワー配線Ｍ１＿Ｒ２に隣接することができる。２つの第２活性領域ＡＲ２の中で他の１つは第３パワー配線Ｍ１＿Ｒ３に隣接することができる。２つの第１活性領域ＡＲ１は第１パワー配線Ｍ１＿Ｒ１に隣接することができる。平面視において、第１パワー配線Ｍ１＿Ｒ１は２つの第１活性領域ＡＲ１の間に配置されることができる。
【0020】
ダブルハイトセルＤＨＣの第１方向Ｄ１への長さは第２高さＨＥ２として定義されることができる。第２高さＨＥ２は図１の第１高さＨＥ１の約２倍であり得る。ダブルハイトセルＤＨＣの２つの第１活性領域ＡＲ１は束ねられて１つの活性領域として動作することができる。
【0021】
本発明において、図２に示したダブルハイトセルＤＨＣはマルチハイトセルとして定義されることができる。図示されないが、マルチハイトセルは、セル高さがシングルハイトセルＳＨＣの約３倍であるトリプルハイトセルを含むことができる。
【0022】
図３を参照すれば、基板１００上に第１シングルハイトセルＳＨＣ１、第２シングルハイトセルＳＨＣ２、及びダブルハイトセルＤＨＣが二次元的に配置されることができる。第１シングルハイトセルＳＨＣ１は第１及び第２パワー配線Ｍ１＿Ｒ１、Ｍ１＿Ｒ２の間に配置されることができる。第２シングルハイトセルＳＨＣ２は第１及び第３パワー配線Ｍ１＿Ｒ１、Ｍ１＿Ｒ３の間に配置されることができる。第２シングルハイトセルＳＨＣ２は第１シングルハイトセルＳＨＣ１と第１方向Ｄ１に隣接することができる。
【0023】
ダブルハイトセルＤＨＣは第２及び第３パワー配線Ｍ１＿Ｒ２、Ｍ１＿Ｒ３の間に配置されることができる。ダブルハイトセルＤＨＣは第１及び第２シングルハイトセルＳＨＣ１、ＳＨＣ２と第２方向Ｄ２に隣接することができる。
【0024】
第１シングルハイトセルＳＨＣ１とダブルハイトセルＤＨＣとの間、及び第２シングルハイトセルＳＨＣ２とダブルハイトセルＤＨＣとの間に分離構造体ＤＢが提供されることができる。分離構造体ＤＢによって、ダブルハイトセルＤＨＣの活性領域は、第１及び第２シングルハイトセルＳＨＣ１、ＳＨＣ２の各々の活性領域から電気的に分離されることができる。
【0025】
図４は本発明の実施形態による半導体素子を説明するための平面図である。図５Ａ乃至図５Ｄは、それぞれ、図４のＡ－Ａ’線、Ｂ－Ｂ’線、Ｃ－Ｃ’線及びＤ－Ｄ’線に沿う断面図である。図６Ａは図５ＡのＭ領域の一実施形態を示した拡大図である。図６Ｂは図５ＡのＭ領域の他の実施形態を示した拡大図である。図６Ｃは図５ＢのＸ－Ｘ’線に対応する一実施形態を示した平面図である。
【0026】
図４及び図５Ａ乃至図５Ｄに図示された半導体素子は、図１のシングルハイトセルＳＨＣをより具体的に示した一例である。図４及び図５Ａ乃至図５Ｄを参照すれば、基板１００上にシングルハイトセルＳＨＣが提供されることができる。シングルハイトセルＳＨＣ上にはロジック回路を構成するロジックトランジスタが配置されることができる。基板１００はシリコン、ゲルマニウム、シリコン－ゲルマニウム等を含む半導体基板であるか、或いは化合物半導体基板であり得る。一例として、基板１００はシリコン基板であり得る。
【0027】
基板１００は第１活性領域ＡＲ１及び第２活性領域ＡＲ２を含むことができる。第１及び第２活性領域ＡＲ１、ＡＲ２の各々は第２方向Ｄ２に延びることができる。第１活性領域ＡＲ１はＮＭＯＳＦＥＴ領域及びＰＭＯＳＦＥＴ領域の中で１つであり、第２活性領域ＡＲ２はＮＭＯＳＦＥＴ領域及びＰＭＯＳＦＥＴ領域の中で他の１つであり得る。一実施形態として、第１活性領域ＡＲ１はＮＭＯＳＦＥＴ領域であり、第２活性領域ＡＲ２はＰＭＯＳＦＥＴ領域であり得る。
【0028】
基板１００の上部に形成されたトレンチＴＲによって第１活性パターンＡＰ１及び第２活性パターンＡＰ２が定義されることができる。第１活性パターンＡＰ１は第１活性領域ＡＲ１上に提供されることができ、第２活性パターンＡＰ２は第２活性領域ＡＲ２上に提供されることができる。第１及び第２活性パターンＡＰ１、ＡＰ２は第２方向Ｄ２に延びることができる。第１及び第２活性パターンＡＰ１、ＡＰ２は基板１００の一部として、垂直に突出された部分であり得る。
【0029】
基板１００上に素子分離膜ＳＴが提供されることができる。素子分離膜ＳＴはトレンチＴＲを満たすことができる。素子分離膜ＳＴはシリコン酸化膜を含むことができる。素子分離膜ＳＴは後述する第１及び第２チャンネルパターンＣＨ１、ＣＨ２を覆わないことができる。
【0030】
第１活性パターンＡＰ１上に第１チャンネルパターンＣＨ１が提供されることができる。第２活性パターンＡＰ２上に第２チャンネルパターンＣＨ２が提供されることができる。第１チャンネルパターンＣＨ１及び第２チャンネルパターンＣＨ２の各々は、順に積層された第１半導体パターンＳＰ１、第２半導体パターンＳＰ２、及び第３半導体パターンＳＰ３を含むことができる。第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３は垂直方向（即ち、第３方向Ｄ３）に互いに離隔されることができる。
【0031】
第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３の各々はシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、又はシリコン－ゲルマニウム（ＳｉＧｅ）を含むことができる。例えば、第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３の各々は結晶質シリコン（ｃｒｙｓｔａｌｌｉｎｅ ｓｉｌｉｃｏｎ）を含むことができる。
【0032】
第１活性パターンＡＰ１上に複数の第１ソース／ドレインパターンＳＤ１が提供されることができる。第１活性パターンＡＰ１の上部に複数の第１リセスＲＳ１が形成されることができる。第１ソース／ドレインパターンＳＤ１が第１リセスＲＳ１内に各々提供されることができる。第１ソース／ドレインパターンＳＤ１は第１導電型の不純物領域であり得る。一対の第１ソース／ドレインパターンＳＤ１の間に第１チャンネルパターンＣＨ１が介在されることができる。換言すれば、積層された第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３が一対の第１ソース／ドレインパターンＳＤ１を互いに連結することができる。
【0033】
第２活性パターンＡＰ２上に複数の第２ソース／ドレインパターンＳＤ２が提供されることができる。第２活性パターンＡＰ２の上部に複数の第２リセスＲＳ２が形成されることができる。第２ソース／ドレインパターンＳＤ２が第２リセスＲＳ２内に各々提供されることができる。第２ソース／ドレインパターンＳＤ２は第２導電型の不純物領域であり得る。一対の第２ソース／ドレインパターンＳＤ２の間に第２チャンネルパターンＣＨ２が介在されることができる。換言すれば、積層された第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３が一対の第２ソース／ドレインパターンＳＤ２を互いに連結することができる。
【0034】
第１ソース／ドレインパターンＳＤ１の第１導電型はｎ型とｐ型の中でいずれか１つであり、第２ソース／ドレインパターンＳＤ２の第２導電型はｎ型とｐ型の中で他の１つであり得る。一実施形態として、第１導電型はｎ型であり、第２導電型はｐ型であり得る。
【0035】
第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２は選択的エピタキシャル成長（ＳＥＧ）工程で形成されたエピタキシャルパターンであり得る。一例として、第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２の各々の上面は、第３半導体パターンＳＰ３の上面より高いことができる。他の例として、第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２の中で少なくとも１つの上面は、第３半導体パターンＳＰ３の上面と実質的に同一なレベルに位置することができる。
【0036】
本発明の一実施形態として、第１ソース／ドレインパターンＳＤ１は基板１００と同一な半導体元素（例えば、Ｓｉ）を含むことができる。第２ソース／ドレインパターンＳＤ２は基板１００の半導体元素の格子定数より大きい格子定数を有する半導体元素（例えば、ＳｉＧｅ）を含むことができる。したがって、一対の第２ソース／ドレインパターンＳＤ２は、それらの間の第２チャンネルパターンＣＨ２に圧縮応力（ｃｏｍｐｒｅｓｓｉｖｅ ｓｔｒｅｓｓ）を提供することができる。
【0037】
第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２の各々の側壁は凸凹のエンボッシング形状を有することができる。換言すれば、第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２の各々の側壁は、波形状のプロファイルを有することができる。第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２の各々の側壁は、後述するゲート電極ＧＥの第１乃至第３内側電極ＰＯ１、ＰＯ２、ＰＯ３に向かって突出されることができる。
【0038】
第１及び第２チャンネルパターンＣＨ１、ＣＨ２を横切り、第１方向Ｄ１に延びるゲート電極ＧＥが提供されることができる。ゲート電極ＧＥは第１ピッチに応じて第２方向Ｄ２に配列されることができる。各々のゲート電極ＧＥは第１及び第２チャンネルパターンＣＨ１、ＣＨ２と垂直方向に重畳されることができる。
【0039】
ゲート電極ＧＥは、活性パターンＡＰ１又はＡＰ２と第１半導体パターンＳＰ１との間に介在された第１内側電極ＰＯ１、第１半導体パターンＳＰ１と第２半導体パターンＳＰ２との間に介在された第２内側電極ＰＯ２、第２半導体パターンＳＰ２と第３半導体パターンＳＰ３との間に介在された第３内側電極ＰＯ３、及び第３半導体パターンＳＰ３上の外側電極ＰＯ４を含むことができる。
【0040】
図５Ｄを参照すれば、ゲート電極ＧＥは第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３の各々の上面ＴＳ、底面ＢＳ、及び両側壁ＳＷ上に提供されることができる。換言すれば、本実施形態によるトランジスタは、ゲート電極ＧＥがチャンネルを３次元的に囲む３次元電界効果トランジスタ（例えば、ＭＢＣＦＥＴ又はＧＡＡＦＥＴ）であり得る。
【0041】
図４及び図５Ａ乃至図５Ｄを再び参照すれば、ゲート電極ＧＥの外側電極ＰＯ４の両側壁上に一対のゲートスペーサーＧＳが各々配置されることができる。ゲートスペーサーＧＳはゲート電極ＧＥに沿って第１方向Ｄ１に延びることができる。ゲートスペーサーＧＳの上面はゲート電極ＧＥの上面より高いことができる。一実施形態として、ゲートスペーサーＧＳはＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮの中で少なくとも１つを含むことができる。他の実施形態として、ゲートスペーサーＧＳはＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮの中で少なくとも２つで成された多重膜（ｍｕｌｔｉ－ｌａｙｅｒ）を含むことができる。
【0042】
ゲート電極ＧＥ上にゲートキャッピングパターンＧＰが提供されることができる。ゲートキャッピングパターンＧＰはゲート電極ＧＥに沿って第１方向Ｄ１に延びることができる。ゲートキャッピングパターンＧＰは後述する第１及び第２層間絶縁膜１１０、１２０に対してエッチング選択性がある物質を含むことができる。具体的に、ゲートキャッピングパターンＧＰはＳｉＯＮ、ＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮの中で少なくとも１つを含むことができる。
【0043】
ゲート電極ＧＥと第１チャンネルパターンＣＨ１との間及びゲート電極ＧＥと第２チャンネルパターンＣＨ２との間にゲート絶縁膜ＧＩが介在されることができる。ゲート絶縁膜ＧＩは、第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３の各々の上面ＴＳ、底面ＢＳ、及び両側壁ＳＷを直接覆うことができる。ゲート絶縁膜ＧＩは、ゲート電極ＧＥ下の素子分離膜ＳＴの上面を覆うことができる。
【0044】
本発明の一実施形態として、図６Ａを参照すれば、ゲート絶縁膜ＧＩは内側スペーサーＩＳ及び高誘電膜ＨＫを含むことができる。一実施形態として、内側スペーサーＩＳは第１絶縁膜ＩＬ１及び第２絶縁膜ＩＬ２を含むことができる。第１及び第２絶縁膜ＩＬ１、ＩＬ２の各々はシリコン（Ｓｉ）を含有する絶縁材料を含むことができる。第１及び第２絶縁膜ＩＬ１、ＩＬ２の各々はシリコン酸化膜、シリコン酸化窒化膜、又はシリコン窒化膜を含むことができる。
【0045】
高誘電膜ＨＫはシリコン酸化膜より誘電率が高い高誘電率物質を含むことができる。一例として、高誘電膜ＨＫはハフニウム酸化物、ハフニウムシリコン酸化物、ハフニウムジルコニウム酸化物、ハフニウムタンタル酸化物、ランタン酸化物、ジルコニウム酸化物、ジルコニウムシリコン酸化物、タンタル酸化物、チタニウム酸化物、バリウムストロンチウムチタニウム酸化物、バリウムチタニウム酸化物、ストロンチウムチタニウム酸化物、リチウム酸化物、アルミニウム酸化物、鉛スカンジウムタンタル酸化物、及び鉛亜鉛ニオブ酸塩の中で少なくとも１つを含むことができる。
【0046】
図４及び図５Ａ乃至図５Ｄを再び参照すれば、ゲート電極ＧＥは、第１金属パターン、及び前記第１金属パターン上の第２金属パターンを含むことができる。第１金属パターンはゲート絶縁膜ＧＩ上に提供されて、第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３に隣接することができる。第１金属パターンはトランジスタの閾値電圧を調節する仕事関数金属を含むことができる。第１金属パターンの厚さ及び組成を調節して、トランジスタの目的とする閾値電圧を達成することができる。例えば、ゲート電極ＧＥの第１乃至第３内側電極ＰＯ１、ＰＯ２、ＰＯ３は仕事関数金属である第１金属パターンで構成されることができる。
【0047】
第１金属パターンは金属窒化膜を含むことができる。例えば、第１金属パターンはチタニウム（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、及びモリブデン（Ｍｏ）で成された群から選択された少なくとも１つの金属及び窒素（Ｎ）を含むことができる。さらに、第１金属パターンは炭素（Ｃ）をさらに含んでもよい。第１金属パターンは、積層された複数の仕事関数金属膜を含むことができる。
【0048】
第２金属パターンは第１金属パターンに比べて抵抗が低い金属を含むことができる。例えば、第２金属パターンはタングステン（Ｗ）、アルミニウム（Ａｌ）、チタニウム（Ｔｉ）、及びタンタル（Ｔａ）で成された群から選択された少なくとも１つの金属を含むことができる。例えば、ゲート電極ＧＥの外側電極ＰＯ４は第１金属パターン及び第１金属パターン上の第２金属パターンを含むことができる。
【0049】
基板１００上に第１層間絶縁膜１１０が提供されることができる。第１層間絶縁膜１１０はゲートスペーサーＧＳ及び第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２を覆うことができる。第１層間絶縁膜１１０の上面は、ゲートキャッピングパターンＧＰの上面及びゲートスペーサーＧＳの上面と実質的に共面をなすことができる。第１層間絶縁膜１１０上に、ゲートキャッピングパターンＧＰを覆う第２層間絶縁膜１２０が配置されることができる。第２層間絶縁膜１２０上に第３層間絶縁膜１３０が提供されることができる。第３層間絶縁膜１３０上に第４層間絶縁膜１４０が提供されることができる。一例として、第１乃至第４層間絶縁膜１１０－１４０はシリコン酸化膜を含むことができる。
【0050】
シングルハイトセルＳＨＣは第２方向Ｄ２に互いに対向する第１境界ＢＤ１及び第２境界ＢＤ２を有することができる。第１及び第２境界ＢＤ１、ＢＤ２は第１方向Ｄ１に延びることができる。シングルハイトセルＳＨＣは第１方向Ｄ１に互いに対向する第３境界ＢＤ３及び第４境界ＢＤ４を有することができる。第３及び第４境界ＢＤ３、ＢＤ４は第２方向Ｄ２に延びることができる。
【0051】
シングルハイトセルＳＨＣの両側に第２方向Ｄ２に互いに対向する一対の分離構造体ＤＢが提供されることができる。例えば、一対の分離構造体ＤＢはシングルハイトセルＳＨＣの第１及び第２境界ＢＤ１、ＢＤ２上に各々提供されることができる。分離構造体ＤＢは第１方向Ｄ１にゲート電極ＧＥと平行に延びることができる。分離構造体ＤＢとそれに隣接するゲート電極ＧＥとの間のピッチは前記第１ピッチと同一であることができる。
【0052】
分離構造体ＤＢはゲートキャッピングパターンＧＰ及びゲート電極ＧＥを貫通して、第１及び第２活性パターンＡＰ１、ＡＰ２の内部に延びることができる。分離構造体ＤＢは第１及び第２活性パターンＡＰ１、ＡＰ２の各々の上部を貫通することができる。分離構造体ＤＢは、シングルハイトセルＳＨＣの活性領域を隣接する他のセルの活性領域から電気的に分離させることができる。
【0053】
第１及び第２層間絶縁膜１１０、１２０を貫通して第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２と各々電気的に連結される活性コンタクトＡＣが提供されることができる。一対の活性コンタクトＡＣが、ゲート電極ＧＥの両側に各々提供されることができる。平面視において、活性コンタクトＡＣは第１方向Ｄ１に延びるバー形状を有することができる。
【0054】
活性コンタクトＡＣは自己整列（セルフアライン）されたコンタクト（ｓｅｌｆ－ａｌｉｇｎｅｄ ｃｏｎａｔａｃｔ）であり得る。換言すれば、活性コンタクトＡＣはゲートキャッピングパターンＧＰ及びゲートスペーサーＧＳを利用して自己整列的に形成されることができる。例えば、活性コンタクトＡＣはゲートスペーサーＧＳの側壁の少なくとも一部を覆うことができる。図示されなかったが、活性コンタクトＡＣは、ゲートキャッピングパターンＧＰの上面の一部を覆うことができる。
【0055】
活性コンタクトＡＣと第１ソース／ドレインパターンＳＤ１との間、及び活性コンタクトＡＣと第２ソース／ドレインパターンＳＤ２との間の各々に金属－半導体化合物層ＳＣ、例えばシリサイド層が各々介在されることができる。活性コンタクトＡＣは、金属－半導体化合物層ＳＣを通じてソース／ドレインパターンＳＤ１、ＳＤ２と電気的に連結されることができる。例えば、金属－半導体化合物層ＳＣはチタニウム－シリサイド、タンタル－シリサイド、タングステン－シリサイド、ニッケル－シリサイド、及びコバルト－シリサイドの中で少なくとも１つを含むことができる。
【0056】
第２層間絶縁膜１２０及びゲートキャッピングパターンＧＰを貫通してゲート電極ＧＥと各々電気的に連結されるゲートコンタクトＧＣが提供されることができる。平面視において、ゲートコンタクトＧＣは、第１活性領域ＡＲ１及び第２活性領域ＡＲ２に各々重畳されるように配置されることができる。一例として、ゲートコンタクトＧＣが第２活性パターンＡＰ２上に提供されることができる（図５Ｂ参照）。
【0057】
本発明の一実施形態として、図５Ｂを参照すれば、ゲートコンタクトＧＣに隣接する活性コンタクトＡＣの上部は上部絶縁パターンＵＩＰで満たされることができる。上部絶縁パターンＵＩＰの底面はゲートコンタクトＧＣの底面より低いことができる。換言すれば、ゲートコンタクトＧＣに隣接する活性コンタクトＡＣの上面は、上部絶縁パターンＵＩＰによってゲートコンタクトＧＣの底面より低く下がることができる。したがって、ゲートコンタクトＧＣがそれと隣接する活性コンタクトＡＣと接触してショートが発生する問題を防止することができる。
【0058】
活性コンタクトＡＣ及びゲートコンタクトＧＣの各々は、導電パターンＦＭ及び導電パターンＦＭを囲むバリアーパターンＢＭを含むことができる。例えば、導電パターンＦＭはアルミニウム、銅、タングステン、モリブデン、及びコバルトの中で少なくとも１つの金属を含むことができる。バリアーパターンＢＭは導電パターンＦＭの側壁及び底面を覆うことができる。バリアーパターンＢＭは金属膜／金属窒化膜を含むことができる。前記金属膜はチタニウム、タンタル、タングステン、ニッケル、コバルト、及び白金の中で少なくとも１つを含むことができる。前記金属窒化膜はチタニウム窒化膜（ＴｉＮ）、タンタル窒化膜（ＴａＮ）、タングステン窒化膜（ＷＮ）、ニッケル窒化膜（ＮｉＮ）、コバルト窒化膜（ＣｏＮ）、及び白金窒化膜（ＰｔＮ）の中で少なくとも１つを含むことができる。
【0059】
第３層間絶縁膜１３０内に第１金属層Ｍ１が提供されることができる。例えば、第１金属層Ｍ１は第１パワー配線Ｍ１＿Ｒ１、第２パワー配線Ｍ１＿Ｒ２、及び第１配線Ｍ１＿Ｉを含むことができる。第１金属層Ｍ１の配線Ｍ１＿Ｒ１、Ｍ１＿Ｒ２、Ｍ１＿Ｉの各々は第２方向Ｄ２に互いに平行に延びることができる。
【0060】
具体的に、第１及び第２パワー配線Ｍ１＿Ｒ１、Ｍ１＿Ｒ２は、それぞれ、シングルハイトセルＳＨＣの第３及び第４境界ＢＤ３、ＢＤ４上に提供されることができる。第１パワー配線Ｍ１＿Ｒ１は第３境界ＢＤ３に沿って第２方向Ｄ２に延びることができる。第２パワー配線Ｍ１＿Ｒ２は第４境界ＢＤ４に沿って第２方向Ｄ２に延びることができる。
【0061】
第１金属層Ｍ１の第１配線Ｍ１＿Ｉは第１及び第２パワー配線Ｍ１＿Ｒ１、Ｍ１＿Ｒ２の間に配置されることができる。第１金属層Ｍ１の第１配線Ｍ１＿Ｉは第２ピッチで第１方向Ｄ１に沿って配列されることができる。前記第２ピッチは前記第１ピッチより小さいことができる。第１配線Ｍ１＿Ｉの各々の線幅は、第１及び第２パワー配線Ｍ１＿Ｒ１、Ｍ１＿Ｒ２の各々の線幅より小さいことができる。
【0062】
第１金属層Ｍ１は、第１ビアＶＩ１をさらに含むことができる。第１ビアＶＩ１は第１金属層Ｍ１の配線Ｍ１＿Ｒ１、Ｍ１＿Ｒ２、Ｍ１＿Ｉ下に各々提供されることができる。第１ビアＶＩ１を通じて活性コンタクトＡＣと第１金属層Ｍ１の配線が互いに電気的に連結されることができる。第１ビアＶＩ１を通じてゲートコンタクトＧＣと第１金属層Ｍ１の配線が互いに電気的に連結されることができる。
【0063】
第１金属層Ｍ１の配線とその下の第１ビアＶＩ１は互いに各々別の工程で形成されることができる。換言すれば、第１金属層Ｍ１の配線及び第１ビアＶＩ１の各々はシングルダマシン工程で形成されることができる。本実施形態による半導体素子は、２０ｎｍ未満のプロセスを利用して形成されたものであり得る。
【0064】
第４層間絶縁膜１４０内に第２金属層Ｍ２が提供されることができる。第２金属層Ｍ２は複数の第２配線Ｍ２＿Ｉを含むことができる。第２金属層Ｍ２の第２配線Ｍ２＿Ｉの各々は第１方向Ｄ１に延びるライン形状又はバー形状を有することができる。換言すれば、第２配線Ｍ２＿Ｉは第１方向Ｄ１に互いに平行に延びることができる。
【0065】
第２金属層Ｍ２は、第２配線Ｍ２＿Ｉ下に各々提供された第２ビアＶＩ２をさらに含むことができる。第２ビアＶＩ２を通じて第１金属層Ｍ１の配線と第２金属層Ｍ２の配線が互いに電気的に連結されることができる。一例として、第２金属層Ｍ２の配線とその下の第２ビアＶＩ２はデュアルダマシン工程で共に形成されることができる。
【0066】
第１金属層Ｍ１の配線と第２金属層Ｍ２の配線は互いに同一であるか、或いは異なる導電物質を含むことができる。例えば、第１金属層Ｍ１の配線と第２金属層Ｍ２の配線は、アルミニウム、銅、タングステン、モリブデン、ルテニウム、及びコバルトの中で選択された少なくとも１つの金属物質を含むことができる。図示されなかったが、第４層間絶縁膜１４０上に積層された金属層（例えば、Ｍ３、Ｍ４、Ｍ５．．．）が追加に配置されることができる。前記積層された金属層の各々はセル間のルーティングのための配線を含むことができる。
【0067】
図６Ａを参照して、第１チャンネルパターンＣＨ１上の内側スペーサーＩＳに対してより詳細に説明する。図６Ａを参照すれば、第１ソース／ドレインパターンＳＤ１はゲート電極ＧＥの第１乃至第３内側電極ＰＯ１、ＰＯ２、ＰＯ３に向かって各々突出された突出部ＰＲＰを含むことができる。第１ソース／ドレインパターンＳＤ１の突出部ＰＲＰは、第１側壁ＣＳＷ１を有することができる。本実施形態による第１側壁ＣＳＷ１は第１乃至第３内側電極ＰＯ１、ＰＯ２、ＰＯ３の中で対応する部分に向かって膨らんでいることができる。
【0068】
ゲート電極ＧＥの第１乃至第３内側電極ＰＯ１、ＰＯ２、ＰＯ３の各々は第２側壁ＣＳＷ２を有することができる。第２側壁ＣＳＷ２は第３方向Ｄ３に垂直に延びることができる。第２側壁ＣＳＷ２は第３方向Ｄ３に平行である平らなプロファイルを有することができる。第２側壁ＣＳＷ２は第１ソース／ドレインパターンＳＤ１の第１側壁ＣＳＷ１に向かって突出されることができる。
【0069】
本実施形態による各々の第１乃至第３内側電極ＰＯ１、ＰＯ２、ＰＯ３は、第１ソース／ドレインパターンＳＤ１の第１側壁ＣＳＷ１に対応する凹んだ側壁を有しないことができる。これは後述する内側スペーサーＩＳが内側電極ＰＯ１、ＰＯ２、ＰＯ３が第２側壁ＣＳＷ２を有することができる内側ゲート空間ＩＧＥを提供するためである。
【0070】
本発明の一実施形態として、第１乃至第３内側電極ＰＯ１、ＰＯ２、ＰＯ３は互いに異なる幅を有することができる。例えば、第１内側電極ＰＯ１の第２方向Ｄ２への最大幅は、第２内側電極ＰＯ２の第２方向Ｄ２への最大幅より大きいことができる。第２内側電極ＰＯ２の第２方向Ｄ２への最大幅は、第１内側電極ＰＯ１の第２方向Ｄ２への最大幅より大きいことができる。
【0071】
第１ソース／ドレインパターンＳＤ１は第１半導体層ＳＥＬ１及び第１半導体層ＳＥＬ１上の第２半導体層ＳＥＬ２を含むことができる。一実施形態として、第１ソース／ドレインパターンＳＤ１がｎ型を有する場合、第１半導体層ＳＥＬ１は第２半導体層ＳＥＬ２と同一な半導体物質、例えばシリコン（Ｓｉ）を含むことができる。但し、第２半導体層ＳＥＬ２のｎ型不純物（例えば、リン又はヒ素）の濃度は第１半導体層ＳＥＬ１のｎ型不純物の濃度より大きいことができる。
【0072】
他の実施形態として、第１ソース／ドレインパターンＳＤ１がｐ型を有する場合、第１半導体層ＳＥＬ１は第２半導体層ＳＥＬ２と同一な半導体物質、例えばシリコン－ゲルマニウム（ＳｉＧｅ）を含むことができる。但し、第２半導体層ＳＥＬ２のゲルマニウム濃度は第１半導体層ＳＥＬ１のゲルマニウム濃度より大きいことができる。また、第２半導体層ＳＥＬ２のｐ型不純物（例えば、ボロン）の濃度は第１半導体層ＳＥＬ１のｐ型不純物の濃度より大きいことができる。
【0073】
第１半導体層ＳＥＬ１は第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３と直接接触することができる。第１半導体層ＳＥＬ１は上述した突出部ＰＲＰを含むことができる。後述する内側スペーサーＩＳが第１半導体層ＳＥＬ１を直接覆うことができる。ゲート電極ＧＥの第１乃至第３内側電極ＰＯ１、ＰＯ２、ＰＯ３は内側スペーサーＩＳを介して第１半導体層ＳＥＬ１から離隔されることができる。
【0074】
一対の第１ソース／ドレインパターンＳＤ１の間に内側領域ＩＲＧが提供されることができる。内側領域ＩＲＧ内にゲート電極ＧＥの第１乃至第３内側電極ＰＯ１、ＰＯ２、ＰＯ３が各々提供されることができる。各々の内側領域ＩＲＧ内に内側スペーサーＩＳ及び高誘電膜ＨＫがさらに提供されることができる。
【0075】
内側スペーサーＩＳは内側領域ＩＲＧを部分的に満たすことができる。内側スペーサーＩＳは内側ゲート空間ＩＧＥを提供することができる。換言すれば、内側スペーサーＩＳを除いた内側領域ＩＲＧの残りの空間が内側ゲート空間ＩＧＥとして定義されることができる。内側ゲート空間ＩＧＥ内には高誘電膜ＨＫ及び内側電極ＰＯ１、ＰＯ２、ＰＯ３が提供されることができる。
【0076】
一実施形態として、内側領域ＩＲＧの第２方向Ｄ２への長さは、第３方向Ｄ３に行くほど、減少した後、再び増加することができる。内側領域ＩＲＧの第１サイドＳＩ１は第１側壁ＣＳＷ１に対応して凹んでいることができる。内側ゲート空間ＩＧＥの第２方向Ｄ２への長さは、第３方向Ｄ３に行くほど、増加した後、再び減少することができる。内側ゲート空間ＩＧＥの第２サイドＳＩ２は第２側壁ＣＳＷ２に対応して第３方向Ｄ３に垂直に延びることができる。第２サイドＳＩ２は第３方向Ｄ３に平行である平らなプロファイルを有することができる。内側スペーサーＩＳは、内側領域ＩＲＧの第１サイドＳＩ１の凹んだプロファイルと異なり、内側ゲート空間ＩＧＥの第２サイドＳＩ２が垂直になるプロファイルを有するように作ることができる。
【0077】
代表的に第２内側電極ＰＯ２と第２内側電極ＰＯ２を囲むゲート絶縁膜ＧＩに対して説明する。ゲート絶縁膜ＧＩは第２内側電極ＰＯ２と第１半導体パターンＳＰ１との間、第２内側電極ＰＯ２と第２半導体パターンＳＰ２との間、及び第２内側電極ＰＯ２と第１ソース／ドレインパターンＳＤ１との間に介在されることができる。
【0078】
ゲート絶縁膜ＧＩは内側スペーサーＩＳ及び高誘電膜ＨＫを含むことができる。内側スペーサーＩＳは第１絶縁膜ＩＬ１及び第１絶縁膜ＩＬ１上の第２絶縁膜ＩＬ２を含むことができる。第１絶縁膜ＩＬ１は第１半導体パターンＳＰ１の上面の一部、第２半導体パターンＳＰ２の底面の一部及び第１ソース／ドレインパターンＳＤ１の第１側壁ＣＳＷ１を直接覆うことができる。第１絶縁膜ＩＬ１は第１半導体パターンＳＰ１の上面の一部から第１側壁ＣＳＷ１を覆い、第２半導体パターンＳＰ２の底面の一部に向かって延びることができる。
【0079】
第２絶縁膜ＩＬ２は第１半導体パターンＳＰ１の上面の残りの部分、第２半導体パターンＳＰ２の底面の残りの部分、及び第１絶縁膜ＩＬ１の内側面を直接覆うことができる。高誘電膜ＨＫは内側スペーサーＩＳと第２内側電極ＰＯ２との間に介在されることができる。高誘電膜ＨＫはゲート電極ＧＥの第２内側電極ＰＯ２の表面を直接覆うことができる。
【0080】
第１及び第２絶縁膜ＩＬ１、ＩＬ２の各々はシリコン（Ｓｉ）を含有する絶縁物質を含むことができる。第１及び第２絶縁膜ＩＬ１、ＩＬ２の各々はシリコン酸化膜、シリコン酸化窒化膜、又はシリコン窒化膜を含むことができる。本発明の一実施形態として、第１及び第２絶縁膜ＩＬ１、ＩＬ２はどちらもシリコン酸化膜を含むことができる。但し、第１及び第２絶縁膜ＩＬ１、ＩＬ２が同一な物質（即ち、シリコン酸化膜）を含む場合、これらの間の境界が存在しないことがあり得る。換言すれば、第１及び第２絶縁膜ＩＬ１、ＩＬ２が１つのシリコン酸化膜として内側スペーサーＩＳを構成することができる。
【0081】
本発明の他の実施形態として、第１絶縁膜ＩＬ１はシリコン窒化膜を含み、第２絶縁膜ＩＬ２はシリコン酸化膜を含むことができる。この場合、第１及び第２絶縁膜ＩＬ１、ＩＬ２の間の境界が確認されることができる。
【0082】
内側スペーサーＩＳの厚さは、第１及び第２絶縁膜ＩＬ１、ＩＬ２の厚さの和であり得る。内側スペーサーＩＳの垂直方向への厚さ、即ち第３方向Ｄ３への厚さは第１厚さＴＫ１であり得る。内側スペーサーＩＳは高誘電膜ＨＫの上面ＴＳＲ又は底面上の第１水平部分ＴＰＯ１を含むことができる。第１水平部分ＴＰＯ１は第１厚さＴＫ１を有することができる。第１厚さＴＫ１は高誘電膜ＨＫの厚さより小さいことができる。
【0083】
内側スペーサーＩＳの水平方向への厚さ、即ち第２方向Ｄ２への厚さは第２厚さＴＫ２であり得る。内側スペーサーＩＳは高誘電膜ＨＫの第１側面ＳＳＲ１上の第１垂直部分ＳＰＯ１を含むことができる。第１側面ＳＳＲ１は第３方向Ｄ３に垂直に延びることができる。第１垂直部分ＳＰＯ１は第２厚さＴＫ２を有することができる。第２厚さＴＫ２は高誘電膜ＨＫの厚さより大きいことができる。
【0084】
内側スペーサーＩＳのコーナーの厚さは第３厚さＴＫ３であり得る。高誘電膜ＨＫは、その上面ＴＳＲとその第１側面ＳＳＲ１との間に屈曲した第１コーナーＣＯＲ１を含むことができる。第１コーナーＣＯＲ１は上面ＴＳＲと第１側面ＳＳＲ１を連結することができる。内側スペーサーＩＳは高誘電膜ＨＫの第１コーナーＣＯＲ１上の第１コーナー部分ＣＰＯ１を含むことができる。第１コーナー部分ＣＰＯ１は第１水平部分ＴＰＯ１と第１垂直部分ＳＰＯ１との間に位置することができる。第１コーナー部分ＣＰＯ１は第３方向Ｄ３に第３厚さＴＫ３を有することができる。第３厚さＴＫ３は第１厚さＴＫ１より大きく、第２厚さＴＫ２より小さいことができる。
【0085】
本発明の実施形態によれば、第１コーナー部分ＣＰＯ１の第３厚さＴＫ３が第１水平部分ＴＰＯ１の第１厚さＴＫ１に非常に近接する値を有することができる。例えば、第１厚さＴＫ１に対する第３厚さＴＫ３の比（ＴＫ３／ＴＫ１）は１乃至２、より具体的には１．１乃至１．５であり得る。第１コーナー部分ＣＰＯ１の第３厚さＴＫ３が第１厚さＴＫ１に近くなることによって、内側ゲート空間ＩＧＥの第２サイドＳＩ２の垂直になるプロファイルがさらに増加することができる。
【0086】
本発明の実施形態によれば、第１垂直部分ＳＰＯ１の第２厚さＴＫ２は第１水平部分ＴＰＯ１の第１厚さＴＫ１に比べてさらに大きい値を有することができる。例えば、第１厚さＴＫ１に対する第２厚さＴＫ２の比（ＴＫ２／ＴＫ１）は、２乃至１０、より具体的に２．５乃至５であり得る。
【0087】
本実施形態によれば、高誘電膜ＨＫは均一な厚さを有することができる。しかし、内側スペーサーＩＳは第１垂直部分ＳＰＯ１の厚さＴＫ２が第１水平部分ＴＰＯ１の厚さＴＫ１より大きいことができる。本発明による内側スペーサーＩＳは第１垂直部分ＳＰＯ１の厚さＴＫ２を第１水平部分ＴＰＯ１の厚さＴＫ１より大きくすることによって、内側領域ＩＲＧとは異なる形状の内側ゲート空間ＩＧＥを提供することができる。
【0088】
以下、ゲート電極ＧＥの外側電極ＰＯ４と外側電極ＰＯ４を囲むゲート絶縁膜ＧＩに対して説明する。ゲート絶縁膜ＧＩは外側電極ＰＯ４と第３半導体パターンＳＰ３との間、及び外側電極ＰＯ４とゲートスペーサーＧＳとの間に介在されることができる。ゲート絶縁膜ＧＩは内側スペーサーＩＳ及び高誘電膜ＨＫを含むことができる。
【0089】
内側スペーサーＩＳの垂直方向への厚さ、即ち第３方向Ｄ３への厚さは第４厚さＴＫ４であり得る。高誘電膜ＨＫの底面ＢＳＲ上の内側スペーサーＩＳは第４厚さＴＫ４を有することができる。第４厚さＴＫ４は上述した第１厚さＴＫ１と実質的に同一であることができる。
【0090】
内側スペーサーＩＳの水平方向への厚さ、即ち第２方向Ｄ２への厚さは第５厚さＴＫ５であり得る。高誘電膜ＨＫの第２側面ＳＳＲ２上の内側スペーサーＩＳは第５厚さＴＫ５を有することができる。第２側面ＳＳＲ２は第３方向Ｄ３に沿って垂直に延びることができる。第５厚さＴＫ５は上述した第２厚さＴＫ２と同一であるか、或いは小さいことができる。
【0091】
内側スペーサーＩＳのコーナーの厚さは第６厚さＴＫ６であり得る。高誘電膜ＨＫは、その底面ＢＳＲとその第２側面ＳＳＲ２との間に屈曲した第２コーナーＣＯＲ２を含むことができる。高誘電膜ＨＫの第２コーナーＣＯＲ２上の内側スペーサーＩＳは第３方向Ｄ３に第６厚さＴＫ６を有することができる。第６厚さＴＫ６は上述した第３厚さＴＫ３と同一であるか、或いは小さいことができる。
【0092】
図６Ａに示した内側スペーサーＩＳはＮＭＯＳＦＥＴのみならず、ＰＭＯＳＦＥＴでも同様に使用されることができる。本発明の一実施形態として、図６Ａの内側スペーサーＩＳはＮＭＯＳＦＥＴのみに提供され、ＰＭＯＳＦＥＴでは省略されることができる。本発明の他の実施形態として、内側スペーサーＩＳはＰＭＯＳＦＥＴのみに提供され、ＮＭＯＳＦＥＴでは省略されることができる。本発明のその他の実施形態として、内側スペーサーＩＳはＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴの両方に提供されることができる。
【0093】
本発明の実施形態によれば、内側スペーサーＩＳの第１垂直部分ＳＰＯ１の第２厚さＴＫ２が第１水平部分ＴＰＯ１の第１厚さＴＫ１よりはるかに大きくなることによって、トランジスタの漏洩電流を効果的に減少させることができる。本発明は内側スペーサーＩＳの厚さを選択的に増加させることによって、半導体素子の電気的特性を向上させることができる。
【0094】
【0095】
図６Ｂを参照すれば、ゲート絶縁膜ＧＩは内側スペーサーＩＳ及び高誘電膜（ＨＫ）のみならず、低誘電膜ＬＫ及びエアギャップＡＧをさらに含むことができる。低誘電膜ＬＫは高誘電膜ＨＫの第１側面ＳＳＲ１と内側スペーサーＩＳとの間に介在されることができる。低誘電膜ＬＫは高誘電膜ＨＫの上面ＴＳＲは覆わずに、高誘電膜ＨＫの第１側面ＳＳＲ１のみを選択的に覆うことができる。
【0096】
エアギャップＡＧは内側スペーサーＩＳによって囲まれて定義されることができる。エアギャップＡＧは高誘電膜ＨＫの第１コーナーＣＯＲ１上に提供されることができる。例えば、内側スペーサーＩＳの第１コーナー部分ＣＰＯ１にエアギャップＡＧが定義されることができる。一実施形態として、１つの内側領域ＩＲＧ内に４つのエアギャップＡＧが提供されることができる。４つのエアギャップＡＧは内側ゲート空間ＩＧＥの４つのコーナーに各々隣接することができる。
【0097】
本実施形態によれば、内側スペーサーＩＳのコーナー部分にエアギャップＡＧを提供することによって、内側電極ＰＯ１、ＰＯ２、ＰＯ３と第１ソース／ドレインパターンＳＤ１との間のキャパシタンスを低下させることができる。結果的に、本発明による半導体素子の電気的特性が向上されることができる。
【0098】
低誘電膜ＬＫ及びエアギャップＡＧは外側電極ＰＯ４上のゲート絶縁膜ＧＩ内にも提供されることができる。低誘電膜ＬＫは高誘電膜ＨＫの第２側面ＳＳＲ２を直接覆うことができる。エアギャップＡＧは高誘電膜ＨＫの第２コーナーＣＯＲ２上に提供されることができる。エアギャップＡＧは外側電極ＰＯ４のコーナーと最上部の半導体パターンＳＰ３との間に介在されることができる。
【0099】
図６Ｃは図５ＢのＸ－Ｘ’線に対応する一実施形態を示した平面図である。例えば、図６Ｃは第２内側電極ＰＯ２のレベル（即ち、Ｘ－Ｘ’線）まで半導体素子を平坦化することによって得られた、半導体素子の平面図であり得る。図６Ｃを参照すれば、第２ソース／ドレインパターンＳＤ２は第１半導体層ＳＥＬ１及び第１半導体層ＳＥＬ１上の第２半導体層ＳＥＬ２を含むことができる。
【0100】
一対の第２ソース／ドレインパターンＳＤ２の間に第２内側電極ＰＯ２が介在されることができる。第２ソース／ドレインパターンＳＤ２の第１半導体層ＳＥＬ１は第２内側電極ＰＯ２に隣接することができる。第１半導体層ＳＥＬ１と第２内側電極ＰＯ２との間にゲート絶縁膜ＧＩが介在されることができる。ゲート絶縁膜ＧＩは内側スペーサーＩＳ及び高誘電膜ＨＫを含むことができる。
【0101】
一対の第２ソース／ドレインパターンＳＤ２の中で１つの第１半導体層ＳＥＬ１は第１側壁ＣＳＷ１を有し、他の１つの第１半導体層ＳＥＬ１は第３側壁ＣＳＷ３を有することができる。第１側壁ＣＳＷ１と第３側壁ＣＳＷ３は互いに異なるプロファイルを有することができる。例えば、第１側壁ＣＳＷ１は第２内側電極ＰＯ２に向かって突出された膨らんでいるプロファイルを有することができる。第３側壁ＣＳＷ３は第１方向Ｄ１に平行である平らなプロファイルを有することができる。本発明の他の実施形態として、第３側壁ＣＳＷ３もやはり膨らんでいるプロファイルを有することができる。但し、第３側壁ＣＳＷ３の曲率は第１側壁ＣＳＷ１の曲率と異なることができる。
【0102】
内側スペーサーＩＳの第１絶縁膜ＩＬ１が第１側壁ＣＳＷ１及び第３側壁ＣＳＷ３を直接覆うことができる。内側スペーサーＩＳによって一対の第２ソース／ドレインパターンＳＤ２の間に内側ゲート空間ＩＧＥが定義されることができる。内側ゲート空間ＩＧＥの第２サイドＳＩ２は、第１方向Ｄ１に平行である平らなプロファイルを有することができる。膨らんでいる第１側壁ＣＳＷ１に隣接する第２サイドＳＩ２もやはり第１方向Ｄ１に平行である平らなプロファイルを有することができる。
【0103】
一対の第２ソース／ドレインパターンＳＤ２の側壁ＣＳＷ１、ＣＳＷ３が互いに異なるプロファイルを有しても、本発明の内側スペーサーＩＳは内側ゲート空間ＩＧＥの第２サイドＳＩ２のプロファイルが均一になるように構成されることができる。
【0104】
図７Ａ乃至図１２Ｃは本発明の実施形態による半導体素子の製造方法を説明するための断面図である。具体的に、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、及び図１２Ａは図４のＡ－Ａ’線に対応する断面図である。図９Ｂ、図１０Ｂ、図１１Ｂ、及び図１２Ｂは図４のＣ－Ｃ’線に対応する断面図である。図７Ｂ、図８Ｂ、図９Ｃ、図１０Ｃ、図１１Ｃ、及び図１２Ｃは図４のＤ－Ｄ’線に対応する断面図である。
【0105】
図７Ａ及び図７Ｂを参照すれば、第１及び第２活性領域ＡＲ１、ＡＲ２を含む基板１００が提供されることができる。基板１００上に互いに交互に積層された活性層ＡＣＬ及び犠牲層ＳＡＬが形成されることができる。活性層ＡＣＬはシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、及びシリコン－ゲルマニウム（ＳｉＧｅ）の中で１つを含むことができ、犠牲層ＳＡＬはシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、及びシリコン－ゲルマニウム（ＳｉＧｅ）の中で他の１つを含むことができる。
【0106】
犠牲層ＳＡＬは活性層ＡＣＬに対してエッチング選択比を有することができる物質を含むことができる。例えば、活性層ＡＣＬはシリコン（Ｓｉ）を含むことができ、犠牲層ＳＡＬはシリコン－ゲルマニウム（ＳｉＧｅ）を含むことができる。犠牲層ＳＡＬの各々のゲルマニウム（Ｇｅ）の濃度は１０ａｔ％乃至３０ａｔ％であり得る。
【0107】
基板１００の第１及び第２活性領域ＡＲ１、ＡＲ２上にマスクパターンが各々形成されることができる。前記マスクパターンは第２方向Ｄ２に延びるライン形状又はバー（ｂａｒ）形状を有することができる。
【0108】
前記マスクパターンをエッチングマスクとしてパターニング工程を遂行して、第１活性パターンＡＰ１及び第２活性パターンＡＰ２を定義するトレンチＴＲが形成されることができる。第１活性パターンＡＰ１は第１活性領域ＡＲ１上に形成されることができる。第２活性パターンＡＰ２は第２活性領域ＡＲ２上に形成されることができる。
【0109】
各々の第１及び第２活性パターンＡＰ１、ＡＰ２上に積層パターンＳＴＰが形成されることができる。積層パターンＳＴＰは互いに交互に積層された活性層ＡＣＬ及び犠牲層ＳＡＬを含むことができる。積層パターンＳＴＰは前記パターニング工程の間に、第１及び第２活性パターンＡＰ１、ＡＰ２と共に形成されることができる。
【0110】
トレンチＴＲを満たす素子分離膜ＳＴが形成されることができる。具体的に、基板１００の全面上に第１及び第２活性パターンＡＰ１、ＡＰ２及び積層パターンＳＴＰを覆う絶縁膜が形成されることができる。積層パターンＳＴＰが露出される時まで前記絶縁膜をリセスして、素子分離膜ＳＴが形成されることができる。
【0111】
素子分離膜ＳＴはシリコン酸化膜のような絶縁材料を含むことができる。積層パターンＳＴＰは素子分離膜ＳＴ上に露出されることができる。換言すれば、積層パターンＳＴＰは素子分離膜ＳＴ上に垂直に突出されることができる。
【0112】
図８Ａ及び図８Ｂを参照すれば、基板１００上に積層パターンＳＴＰを横切る犠牲パターンＰＰが形成されることができる。各々の犠牲パターンＰＰは第１方向Ｄ１に延びるライン形状（ｌｉｎｅ ｓｈａｐｅ）又はバー形状（ｂａｒ ｓｈａｐｅ）で形成されることができる。犠牲パターンＰＰは第１ピッチで第２方向Ｄ２に沿って配列されることができる。
【0113】
具体的に、犠牲パターンＰＰを形成することは、基板１００の全面上に犠牲膜を形成すること、前記犠牲膜上にハードマスクパターンＭＰを形成すること、ハードマスクパターンＭＰをエッチングマスクとして前記犠牲膜をパターニングすることを含むことができる。前記犠牲膜はポリシリコンを含むことができる。
【0114】
犠牲パターンＰＰの各々の両側壁上に一対のゲートスペーサーＧＳが形成されることができる。ゲートスペーサーＧＳを形成することは、基板１００の全面上にゲートスペーサー膜をコンフォーマルに形成すること、前記ゲートスペーサー膜を異方性エッチングすることを含むことができる。本発明の一実施形態として、ゲートスペーサーＧＳは少なくとも２つの膜を含む多重膜であり得る。
【0115】
図９Ａ乃至図９Ｃを参照すれば、第１活性パターンＡＰ１上の積層パターンＳＴＰ内に第１リセスＲＳ１が形成されることができる。第２活性パターンＡＰ２上の積層パターンＳＴＰ内に第２リセスＲＳ２が形成されることができる。第１及び第２リセスＲＳ１、ＲＳ２を形成する間に、第１及び第２活性パターンＡＰ１、ＡＰ２の各々の両側上の素子分離膜ＳＴがさらにリセスされることができる（図９Ｂ参照）。
【0116】
具体的に、ハードマスクパターンＭＰ及びゲートスペーサーＧＳをエッチングマスクで第１活性パターンＡＰ１上の積層パターンＳＴＰをエッチングして、第１リセスＲＳ１が形成されることができる。第１リセスＲＳ１は、一対の犠牲パターンＰＰの間に形成されることができる。
【0117】
本発明の一実施形態として、第１リセスＲＳ１を形成することは、露出された犠牲層ＳＡＬに対する選択的エッチング工程を追加に遂行することを含むことができる。前記選択的エッチング工程によって各々の犠牲層ＳＡＬはインデントされて（ｉｎｄｅｎｔｅｄ）、インデント領域ＩＤＥが形成されることができる。したがって、第１リセスＲＳ１は波形状の内側壁を有することができる。第２活性パターンＡＰ２上の積層パターンＳＴＰ内の第２リセスＲＳ２は、第１リセスＲＳ１を形成することと同一な方法で形成されることができる。
【0118】
活性層ＡＣＬから、互いに隣接する第１リセスＲＳ１の間に順に積層された第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３が各々形成されることができる。互いに隣接する第１リセスＲＳ１の間の第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３は、第１チャンネルパターンＣＨ１を構成することができる。互いに隣接する第２リセスＲＳ２の間の第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３は、第２チャンネルパターンＣＨ２を構成することができる。
【0119】
図１０Ａ乃至図１０Ｃを参照すれば、第１リセスＲＳ１内に第１ソース／ドレインパターンＳＤ１が各々形成されることができる。具体的に、第１リセスＲＳ１の内側壁をシード層（ｓｅｅｄ ｌａｙｅｒ）とするＳＥＧ工程を遂行して、第１リセスＲＳ１を満たすエピタキシャル層が形成されることができる。前記エピタキシャル層は、第１リセスＲＳ１によって露出された第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３及び基板１００をシードとして成長されることができる。一例として、前記ＳＥＧ工程は化学気相成長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）工程又は分子ビームエピタキシー（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ：ＭＢＥ）工程を含むことができる。
【0120】
本発明の一実施形態として、第１ソース／ドレインパターンＳＤ１は基板１００と同一な半導体元素（例えば、Ｓｉ）を含むことができる。第１ソース／ドレインパターンＳＤ１が形成される間に、第１ソース／ドレインパターンＳＤ１がｎ型を有するようにする不純物（例えば、リン、ヒ素、又はアンチモン）がインサイチュ（ｉｎ－ｓｉｔｕ）に注入されることができる。他の例として、第１ソース／ドレインパターンＳＤ１が形成された後、第１ソース／ドレインパターンＳＤ１に不純物が注入されることができる。
【0121】
第２リセスＲＳ２内に第２ソース／ドレインパターンＳＤ２が各々形成されることができる。具体的に、第２ソース／ドレインパターンＳＤ２は第２リセスＲＳ２の内側壁をシード層とするＳＥＧ工程を遂行して形成されることができる。
【0122】
本発明の一実施形態として、第２ソース／ドレインパターンＳＤ２は基板１００の半導体元素の格子定数より大きい格子定数を有する半導体元素（例えば、ＳｉＧｅ）を含むことができる。第２ソース／ドレインパターンＳＤ２が形成される間に、第２ソース／ドレインパターンＳＤ２がｐ型を有するようにする不純物（例えば、ボロン、ガリウム、又はインジウム）がインサイチュ（ｉｎ－ｓｉｔｕ）に注入されることができる。他の例として、第２ソース／ドレインパターンＳＤ２が形成された後、第２ソース／ドレインパターンＳＤ２に不純物が注入されることができる。
【0123】
図１１Ａ乃至図１１Ｃを参照すれば、第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２、ハードマスクパターンＭＰ、及びゲートスペーサーＧＳを覆う第１層間絶縁膜１１０が形成されることができる。一例として、第１層間絶縁膜１１０はシリコン酸化膜を含むことができる。
【0124】
犠牲パターンＰＰの上面が露出される時まで第１層間絶縁膜１１０が平坦化されることができる。第１層間絶縁膜１１０の平坦化はエッチバック（Ｅｔｃｈ Ｂａｃｋ）又はＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を利用して遂行されることができる。前記平坦化工程の間に、ハードマスクパターンＭＰは全て除去されることができる。結果的に、第１層間絶縁膜１１０の上面は犠牲パターンＰＰの上面及びゲートスペーサーＧＳの上面と共面をなすことができる。
【0125】
露出された犠牲パターンＰＰが選択的に除去されることができる。犠牲パターンＰＰが除去されることによって、第１及び第２チャンネルパターンＣＨ１、ＣＨ２を露出する外側領域ＯＲＧが形成されることができる（図１１Ｃ参照）。犠牲パターンＰＰを除去することは、ポリシリコンを選択的にエッチングするエッチング液を利用した湿式エッチングを含むことができる。
【0126】
外側領域ＯＲＧを通じて露出された犠牲層ＳＡＬが選択的に除去されて、内側領域ＩＲＧが形成されることができる（図１１Ｃ参照）。具体的に、犠牲層ＳＡＬを選択的にエッチングするエッチング工程を遂行して、第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３はそのまま残留させたまま犠牲層ＳＡＬのみを除去することができる。前記エッチング工程は、相対的に高いゲルマニウム濃度を有するシリコン－ゲルマニウムに対して高いエッチングレートを有することができる。例えば、前記エッチング工程はゲルマニウム濃度が１０ａｔ％より大きいシリコン－ゲルマニウムに対して高いエッチングレートを有することができる。
【0127】
前記エッチング工程の間に、第１及び第２活性領域ＡＲ１、ＡＲ２上の犠牲層ＳＡＬが除去されることができる。前記エッチング工程は湿式エッチングであり得る。前記エッチング工程に使用されるエッチング物質は相対的に高いゲルマニウム濃度を有する犠牲層ＳＡＬを早く除去することができる。
【0128】
図１１Ｃを再び参照すれば、犠牲層ＳＡＬが選択的に除去されることによって、各々の第１及び第２活性パターンＡＰ１、ＡＰ２上には積層された第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３のみが残留することができる。犠牲層ＳＡＬが除去された領域を通じて第１乃至第３内側領域ＩＲＧ１、ＩＲＧ２、ＩＲＧ３が各々形成されることができる。具体的に、活性パターンＡＰ１又はＡＰ２と第１半導体パターンＳＰ１との間に第１内側領域ＩＲＧ１が形成され、第１半導体パターンＳＰ１と第２半導体パターンＳＰ２との間に第２内側領域ＩＲＧ２が形成され、第２半導体パターンＳＰ２と第３半導体パターンＳＰ３との間に第３内側領域ＩＲＧ３が形成されることができる。
【0129】
図１１Ａ乃至図１１Ｃを再び参照すれば、露出された第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３上にゲート絶縁膜ＧＩが形成されることができる。ゲート絶縁膜ＧＩは各々の第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３を囲むように形成されることができる。各々の第１乃至第３内側領域ＩＲＧ１、ＩＲＧ２、ＩＲＧ３内にゲート絶縁膜ＧＩが形成されることができる。外側領域ＯＲＧ内にゲート絶縁膜ＧＩが形成されることができる。
【0130】
図１３乃至図１８は図１１ＡのＭ領域を形成する方法を説明するための拡大図である。図１３を参照すれば、上述したように犠牲パターンＰＰが選択的に除去されて外側領域ＯＲＧが形成されることができる。外側領域ＯＲＧを通じて露出された犠牲層ＳＡＬが選択的に除去されて、第１乃至第３内側領域ＩＲＧ１－ＩＲＧ３が形成されることができる。各々の第１乃至第３内側領域ＩＲＧ１－ＩＲＧ３は一対の第１ソース／ドレインパターンＳＤ１の間に位置することができる。
【0131】
図９Ａに示したインデント領域ＩＤＥによって第１ソース／ドレインパターンＳＤ１は突出部ＰＲＰを含むことができる。突出部ＰＲＰは第１側壁ＣＳＷ１を有することができる。代表的に第２内側領域ＩＲＧ２は第１ソース／ドレインパターンＳＤ１の第１側壁ＣＳＷ１を露出することができる。第２内側領域ＩＲＧ２は第１半導体パターンＳＰ１の上面及び第２半導体パターンＳＰ２の底面を露出することができる。
【0132】
本発明の一実施形態として、第１ソース／ドレインパターンＳＤ１の第１側壁ＣＳＷ１は膨らんでいるプロファイルを有することができる。内側領域ＩＲＧ１－ＩＲＧ３の第２方向Ｄ２への長さ（又は幅）は、第３方向Ｄ３に行くほど、減少した後、再び増加することができる。内側領域ＩＲＧの第１サイドＳＩ１は第１側壁ＣＳＷ１に対応して凹んでいることができる。
【0133】
図１４を参照すれば、第１乃至第３内側領域ＩＲＧ１－ＩＲＧ３及び外側領域ＯＲＧ上に第１工程が遂行されることができる。前記第１工程は第１絶縁膜ＩＬ１をコンフォーマルに堆積させることを含むことができる。第１絶縁膜ＩＬ１はＡＬＤ又はＣＶＤのような堆積工程を通じて形成されることができる。第１絶縁膜ＩＬ１は内側領域ＩＲＧ１－ＩＲＧ３を完全に満たさずに、部分的に満たすように形成されることができる。したがって、内側領域ＩＲＧ１－ＩＲＧ３内に第１絶縁膜ＩＬ１によって囲まれた内側ゲート空間ＩＧＥが定義されることができる。例えば、第１絶縁膜ＩＬ１はシリコン酸化膜、シリコン酸化窒化膜、又はシリコン窒化膜を含むことができる。
【0134】
図１５を参照すれば、第１乃至第３内側領域ＩＲＧ１－ＩＲＧ３及び外側領域ＯＲＧ上に第２工程が遂行されることができる。前記第２工程は第１絶縁膜ＩＬ１を部分的に、そして選択的にエッチングすることを含むことができる。前記第２工程は、第１絶縁膜ＩＬ１のみを選択的にエッチングするエッチング溶液を利用した湿式エッチング工程を含むことができる。具体的に、内側ゲート空間ＩＧＥを通じてエッチング物質が提供されて第１絶縁膜ＩＬ１をエッチングすることができる。一実施形態として、前記エッチング工程は第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３の表面が露出される時まで遂行されることができる。
【0135】
前記エッチング工程の後、第１ソース／ドレインパターンＳＤ１の表面上に第１絶縁膜ＩＬ１が残留することができる。特に、第１ソース／ドレインパターンＳＤ１と半導体パターンＳＰ１－ＳＰ３との間の空間に第１絶縁膜ＩＬ１が相対的に多く残留することができる。残留する第１絶縁膜ＩＬ１は図１４に比べて拡張された内側ゲート空間ＩＧＥを提供することができる。本発明の一実施形態として、内側ゲート空間ＩＧＥの第２サイドＳＩ２は膨らんでいるプロファイルを有することができる。即ち、内側ゲート空間ＩＧＥの第２サイドＳＩ２は丸くラウンドになることができる。
【0136】
図１６を参照すれば、第１乃至第３内側領域ＩＲＧ１－ＩＲＧ３及び外側領域ＯＲＧ上に先に説明した第１工程が再び遂行されることができる。第１乃至第３内側領域ＩＲＧ１－ＩＲＧ３及び外側領域ＯＲＧ内に追加的な第１絶縁膜ＩＬ１ａが堆積されることができる。追加的な第１絶縁膜ＩＬ１ａは第１ソース／ドレインパターンＳＤ１の表面上に残留する第１絶縁膜ＩＬ１を覆うことができる。内側領域ＩＲＧ１－ＩＲＧ３内に追加的な第１絶縁膜ＩＬ１ａによって囲まれた内側ゲート空間ＩＧＥが定義されることができる。
【0137】
図１７を参照すれば、第１乃至第３内側領域ＩＲＧ１－ＩＲＧ３及び外側領域ＯＲＧ上に先に説明した第２工程が再び遂行されることができる。前記第２工程の湿式エッチング工程は、第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３の表面が露出される時まで遂行されることができる。
【0138】
前記エッチング工程の後、第１ソース／ドレインパターンＳＤ１の表面上に第１絶縁膜ＩＬ１が残留することができる。図１７の第１絶縁膜ＩＬ１の水平厚さは、図１５の第１絶縁膜ＩＬ１の水平厚さより大きいことができる。しかし、図１７の内側ゲート空間ＩＧＥの第２サイドＳＩ２は膨らんでいるプロファイルより第３方向Ｄ３への平らなプロファイルを有することができる。換言すれば、前記第１及び第２工程を１回さらに反復遂行することによって、内側ゲート空間ＩＧＥの第２サイドＳＩ２の曲率が減少することができる。第２サイドＳＩ２の曲率半径が増加することができる。
【0139】
前記第１工程及び前記第２工程は１つのサイクル工程を構成することができる。本発明の実施形態によれば、前記サイクル工程は図１３乃至図１７を通じて説明したように少なくとも２回遂行されることができる。前記サイクル工程が反復遂行されるほど、第１絶縁膜ＩＬ１の水平厚さは増加し、内側ゲート空間ＩＧＥの第２サイドＳＩ２の曲率は減少することができる。
【0140】
図１８を参照すれば、第１乃至第３内側領域ＩＲＧ１－ＩＲＧ３及び外側領域ＯＲＧ内に第２絶縁膜ＩＬ２がコンフォーマルに形成されることができる。第２絶縁膜ＩＬ２は第１絶縁膜ＩＬ１上に形成されることができる。例えば、第２絶縁膜ＩＬ２はシリコン酸化膜、シリコン酸化窒化膜、又はシリコン窒化膜を含むことができる。一実施形態として、第２絶縁膜ＩＬ２は第１絶縁膜ＩＬ１と同一な物質（例えば、シリコン酸化膜）を含むことができる。第１絶縁膜ＩＬ１及び第２絶縁膜ＩＬ２は内側スペーサーＩＳを構成することができる。
【0141】
内側スペーサーＩＳは半導体パターンＳＰ１－ＳＰ３上の第１水平部分ＴＰＯ１、第１ソース／ドレインパターンＳＤ１の第１側壁ＣＳＷ１上の第１垂直部分ＳＰＯ１、及び第１水平部分ＴＰＯ１と第１垂直部分ＳＰＯ１との間の第１コーナー部分ＣＰＯ１を含むことができる。第１コーナー部分ＣＰＯ１の厚さ（図６ＡのＴＫ３）は第１水平部分ＴＰＯ１の厚さ（図６ＡのＴＫ１）より大きいことができる。第１垂直部分ＳＰＯ１の厚さ（図６ＡのＴＫ２）は第１コーナー部分ＣＰＯ１の厚さ（図６ＡのＴＫ３）より大きいことができる。
【0142】
内側領域ＩＲＧ１－ＩＲＧ３内の内側スペーサーＩＳは、内側ゲート空間ＩＧＥを定義することができる。内側領域ＩＲＧの第１サイドＳＩ１は凹んでいるが、内側ゲート空間ＩＧＥの第２サイドＳＩ２は膨らんでいることができる。本発明による第２サイドＳＩ２は、第３方向Ｄ３に垂直に延びる部分を含むことができる。
【0143】
外側領域ＯＲＧ及び第１乃至第３内側領域ＩＲＧ１－ＩＲＧ３内に高誘電膜ＨＫが形成されることができる。内側ゲート空間ＩＧＥ内に高誘電膜ＨＫが形成されることができる。内側スペーサーＩＳと高誘電膜ＨＫはゲート絶縁膜ＧＩを構成することができる。本発明の一実施形態として、高誘電膜ＨＫはコンフォーマルに形成されることができる。換言すれば、高誘電膜ＨＫの水平方向への厚さは垂直方向への厚さと実質的に同一であることができる。
【0144】
本発明によれば、内側スペーサーＩＳの第１水平部分ＴＰＯ１の厚さ（図６ＡのＴＫ１）が相対的に小さいので、各々の第１乃至第３内側領域ＩＲＧ１、ＩＲＧ２、ＩＲＧ３内にゲート電極ＧＥが十分に満たされるような所定の空間、即ち内側ゲート空間ＩＧＥが確保されることができる。本発明は第１垂直部分ＳＰＯ１の厚さ（図６ＡのＴＫ２）を相対的に大きく形成して、トランジスタの漏洩電流を減少させ、電気的特性を向上させることができる。
【0145】
図１２Ａ乃至図１２Ｃを参照すれば、ゲート絶縁膜ＧＩ上にゲート電極ＧＥが形成されることができる。ゲート電極ＧＥは、第１乃至第３内側領域ＩＲＧ１、ＩＲＧ２、ＩＲＧ３内にそれぞれ形成される第１乃至第３内側電極ＰＯ１、ＰＯ２、ＰＯ３及び外側領域ＯＲＧ内に形成される外側電極ＰＯ４を含むことができる。各々の第１乃至第３内側電極ＰＯ１、ＰＯ２、ＰＯ３は図１８の内側ゲート空間ＩＧＥを満たすことができる。ゲート電極ＧＥがリセスされて、その高さが減少されることができる。リセスされたゲート電極ＧＥ上にゲートキャッピングパターンＧＰが形成されることができる。
【0146】
図５Ａ乃至図５Ｄを再び参照すれば、第１層間絶縁膜１１０上に第２層間絶縁膜１２０が形成されることができる。第２層間絶縁膜１２０はシリコン酸化膜を含むことができる。第２層間絶縁膜１２０及び第１層間絶縁膜１１０を貫通して第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２と電気的に連結される活性コンタクトＡＣが形成されることができる。第２層間絶縁膜１２０及びゲートキャッピングパターンＧＰを貫通してゲート電極ＧＥと電気的に連結されるゲートコンタクトＧＣが形成されることができる。
【0147】
各々の活性コンタクトＡＣ及びゲートコンタクトＧＣを形成することは、バリアーパターンＢＭを形成すること及びバリアーパターンＢＭ上に導電パターンＦＭを形成することを含むことができる。バリアーパターンＢＭはコンフォーマルに形成されることができ、金属膜／金属窒化膜を含むことができる。導電パターンＦＭは低抵抗金属を含むことができる。
【0148】
シングルハイトセルＳＨＣの第１境界ＢＤ１及び第２境界ＢＤ２に分離構造体ＤＢが各々形成されることができる。分離構造体ＤＢは、ゲートキャッピングパターンＧＰ及びゲート電極ＧＥを貫通して活性パターンＡＰ１又はＡＰ２の内部に延びることができる。分離構造体ＤＢはシリコン酸化膜又はシリコン窒化膜のような絶縁材料を含むことができる。
【0149】
活性コンタクトＡＣ及びゲートコンタクトＧＣ上に第３層間絶縁膜１３０が形成されることができる。第３層間絶縁膜１３０内に第１金属層Ｍ１が形成されることができる。第３層間絶縁膜１３０上に第４層間絶縁膜１４０が形成されることができる。第４層間絶縁膜１４０内に第２金属層Ｍ２が形成されることができる。
【0150】
【0151】
図１９、図２０、及び図２１の各々は図６Ａの第２内側電極とその周囲のゲート絶縁膜を示した拡大図である。図１９を参照すれば、第１ソース／ドレインパターンＳＤ１の突出部ＰＲＰの第１側壁ＣＳＷ１は第３方向Ｄ３に平行である平らなプロファイルを有することができる。第１半導体パターンＳＰ１の上面に第１リセス領域ＲＣＲ１が形成され、第２半導体パターンＳＰ２の底面に第２リセス領域ＲＣＲ２が形成されることができる。第１リセス領域ＲＣＲ１と第２リセス領域ＲＣＲ２との間及び一対の第１ソース／ドレインパターンＳＤ１の間に内側領域ＩＲＧが定義されることができる。
【0152】
内側領域ＩＲＧ内にゲート絶縁膜ＧＩ及び第２内側電極ＰＯ２が提供されることができる。ゲート絶縁膜ＧＩは内側スペーサーＩＳ及び高誘電膜ＨＫを含むことができる。内側スペーサーＩＳは第１水平部分ＴＰＯ１、第１垂直部分ＳＰＯ１、及びこれらを連結する第１コーナー部分ＣＰＯ１を含むことができる。
【0153】
内側スペーサーＩＳは内側領域ＩＲＧを部分的に満たすことができる。内側スペーサーＩＳは内側ゲート空間ＩＧＥを提供することができる。内側ゲート空間ＩＧＥの第２サイドＳＩ２は第３方向Ｄ３に平行である平らなプロファイルを有することができる。
【0154】
図２０を参照すれば、第１ソース／ドレインパターンＳＤ１の突出部ＰＲＰの第１側壁ＣＳＷ１は凹んだプロファイルを有することができる。第１半導体パターンＳＰ１の上面ＴＳは上に膨らんでいるプロファイルを有することができる。第２半導体パターンＳＰ２の底面ＢＳは下に膨らんでいるプロファイルを有することができる。内側スペーサーＩＳが第１ソース／ドレインパターンＳＤ１の第１側壁ＣＳＷ１、第１半導体パターンＳＰ１の上面ＴＳ、及び第２半導体パターンＳＰ２の底面ＢＳを直接覆うことができる。
【0155】
内側スペーサーＩＳによって内側ゲート空間ＩＧＥが定義されることができる。内側ゲート空間ＩＧＥはリボン形状又は横になった砂時計形状を有することができる。内側ゲート空間ＩＧＥの第２サイドＳＩ２は第３方向Ｄ３に平行である平らなプロファイルを有することができる。内側ゲート空間ＩＧＥ内に高誘電膜ＨＫ及び第２内側電極ＰＯ２が提供されることができる。
【0156】
図２１を参照すれば、第１ソース／ドレインパターンＳＤ１の突出部ＰＲＰの第１側壁ＣＳＷ１は凹んだプロファイルを有することができる。第１半導体パターンＳＰ１の上面ＴＳは下に凹んだプロファイルを有することができる。第２半導体パターンＳＰ２の底面ＢＳは上に凹んだプロファイルを有することができる。内側スペーサーＩＳが第１ソース／ドレインパターンＳＤ１の第１側壁ＣＳＷ１、第１半導体パターンＳＰ１の上面ＴＳ、及び第２半導体パターンＳＰ２の底面ＢＳを直接覆うことができる。
【0157】
第２絶縁膜ＩＬ２は、その各角に提供されたエッジ突出部ＥＰＲを含むことができる。エッジ突出部ＥＰＲは第１絶縁膜ＩＬ１と半導体パターンＳＰ１、ＳＰ２に向かって突出されることができる。内側スペーサーＩＳによって内側ゲート空間ＩＧＥが定義されることができる。内側ゲート空間ＩＧＥの第３方向Ｄ３への長さは、一側の第１ソース／ドレインパターンＳＤ１で他側の第１ソース／ドレインパターンＳＤ１に行くほど、増加した後、再び減少することができる。内側ゲート空間ＩＧＥの第２サイドＳＩ２は膨らんでいるプロファイルを有することができる。一例として、内側ゲート空間ＩＧＥは楕円形状を有することができる。内側ゲート空間ＩＧＥ内に高誘電膜ＨＫ及び第２内側電極ＰＯ２が提供されることができる。
【0158】
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明はその技術的思想や必須の特徴を変形しなくとも他の具体的な形態に実施されることもできる。したがって、以上で記述した実施形態にはすべての面で例示的なことであり、限定的ではないことと理解しなければならない。
【符号の説明】
【0159】
１００ 基板
１１０、１２０、１３０、１４０ 層間絶縁膜
ＡＣ 活性コンタクト
ＡＰ１、ＡＰ２ 活性パターン
ＣＨ１、ＣＨ２ チャンネルパターン
ＣＰＯ１ コーナー部分
ＤＢ 分離構造体
ＧＣ ゲートコンタクト
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＰ ゲートキャッピングパターン
ＧＳ ゲートスペーサー
ＨＫ 高誘電膜
ＩＧＥ 内側ゲート空間
ＩＲＧ 内側領域
ＩＳ 内側スペーサー
Ｍ１ 第１金属層
Ｍ１＿Ｉ 配線
Ｍ１＿Ｒ１、Ｍ１＿Ｒ２ パワー配線
ＰＯ１、ＰＯ２、ＰＯ３ 内側電極
ＰＯ４ 外側電極
ＰＲＰ 突出部
ＳＣ 金属－半導体化合物層
ＳＤ１、ＳＤ２ ソース／ドレインパターン
ＳＥＬ１、ＳＥＬ２ 半導体層
ＳＰ１、ＳＰ２、ＳＰ３ 半導体パターン
ＳＰＯ１ 垂直部分
ＳＴ 素子分離膜
ＴＰＯ１ 水平部分
１１０、１２０、１３０、１４０ 層間絶縁膜
ＡＣ 活性コンタクト
ＡＰ１、ＡＰ２ 活性パターン
ＣＨ１、ＣＨ２ チャンネルパターン
ＣＰＯ１ コーナー部分
ＤＢ 分離構造体
ＧＣ ゲートコンタクト
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＰ ゲートキャッピングパターン
ＧＳ ゲートスペーサー
ＨＫ 高誘電膜
ＩＧＥ 内側ゲート空間
ＩＲＧ 内側領域
ＩＳ 内側スペーサー
Ｍ１ 第１金属層
Ｍ１＿Ｉ 配線
Ｍ１＿Ｒ１、Ｍ１＿Ｒ２ パワー配線
ＰＯ１、ＰＯ２、ＰＯ３ 内側電極
ＰＯ４ 外側電極
ＰＲＰ 突出部
ＳＣ 金属－半導体化合物層
ＳＤ１、ＳＤ２ ソース／ドレインパターン
ＳＥＬ１、ＳＥＬ２ 半導体層
ＳＰ１、ＳＰ２、ＳＰ３ 半導体パターン
ＳＰＯ１ 垂直部分
ＳＴ 素子分離膜
ＴＰＯ１ 水平部分
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図5D】
【図6A】
【図6B】
【図6C】
【図7A】
【図7B】
【図8A】
【図8B】
【図9A】
【図9B】
【図9C】
【図10A】
【図10B】
【図10C】
【図11A】
【図11B】
【図11C】
【図12A】
【図12B】
【図12C】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】