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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024097603
(43)【公開日】2024-07-19
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
G11C 16/10 20060101AFI20240711BHJP
G11C 7/10 20060101ALI20240711BHJP
【ＦＩ】
G11C16/10 170
G11C7/10 505
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2023001170
(22)【出願日】2023-01-06
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100140486
【弁理士】
【氏名又は名称】鎌田 徹
(74)【代理人】
【識別番号】100079108
【弁理士】
【氏名又は名称】稲葉 良幸
(74)【代理人】
【識別番号】100121843
【弁理士】
【氏名又は名称】村井 賢郎
(72)【発明者】
【氏名】萩原 洋介
(72)【発明者】
【氏名】黒沢 智紀
【テーマコード（参考）】
5B225
【Ｆターム（参考）】
5B225BA01
5B225CA14
5B225CA21
5B225DE07
5B225EA05
5B225EF11
5B225FA02
(57)【要約】
【課題】書き込み用のデータを適切に受信することのできる半導体記憶装置を提供する。
【解決手段】半導体記憶装置２は、外部から第１トグル信号を受信するパッド３１１と、参照電位ＶＲＥＦに対する第１トグル信号の大小関係に応じて切り換わる第２トグル信号、を生成し出力する比較回路５０と、比較回路５０に接続された可変の電流源６１と、外部から入力される制御信号に基づいて、電流源６１から出力される電流を調整するシーケンサ４１と、を備える。
【選択図】図１２
【解決手段】半導体記憶装置２は、外部から第１トグル信号を受信するパッド３１１と、参照電位ＶＲＥＦに対する第１トグル信号の大小関係に応じて切り換わる第２トグル信号、を生成し出力する比較回路５０と、比較回路５０に接続された可変の電流源６１と、外部から入力される制御信号に基づいて、電流源６１から出力される電流を調整するシーケンサ４１と、を備える。
【選択図】図１２
【特許請求の範囲】
【請求項1】
外部から第１トグル信号を受信する受信部と、
参照電位に対する前記第１トグル信号の大小関係に応じて切り換わる第２トグル信号、を生成し出力する比較回路と、
前記比較回路に接続された可変の電流源と、
外部から入力される制御信号に基づいて、前記電流源から出力される電流を調整する調整部と、を備える半導体記憶装置。
参照電位に対する前記第１トグル信号の大小関係に応じて切り換わる第２トグル信号、を生成し出力する比較回路と、
前記比較回路に接続された可変の電流源と、
外部から入力される制御信号に基づいて、前記電流源から出力される電流を調整する調整部と、を備える半導体記憶装置。
【請求項2】
前記比較回路は、前記第２トグル信号を出力する出力部を有し、
前記電流源は前記出力部に接続されている、請求項１に記載の半導体記憶装置。
前記電流源は前記出力部に接続されている、請求項１に記載の半導体記憶装置。
【請求項3】
前記比較回路は、
前記第２トグル信号を出力する第１出力部と、
前記第２トグル信号の相補信号を出力する第２出力部と、を有し、
前記電流源は、
前記第１出力部に接続された第１電流源と、
前記第２出力部に接続された第２電流源と、を含む、請求項１に記載の半導体記憶装置。
前記第２トグル信号を出力する第１出力部と、
前記第２トグル信号の相補信号を出力する第２出力部と、を有し、
前記電流源は、
前記第１出力部に接続された第１電流源と、
前記第２出力部に接続された第２電流源と、を含む、請求項１に記載の半導体記憶装置。
【請求項4】
前記受信部は複数設けられており、
前記比較回路及び前記電流源も、それぞれの前記受信部に対応して複数設けられている、請求項１に記載の半導体記憶装置。
前記比較回路及び前記電流源も、それぞれの前記受信部に対応して複数設けられている、請求項１に記載の半導体記憶装置。
【請求項5】
前記調整部は、
それぞれの前記電流源から出力される電流を個別に調整する、請求項４に記載の半導体記憶装置。
それぞれの前記電流源から出力される電流を個別に調整する、請求項４に記載の半導体記憶装置。
【請求項6】
外部から入力される前記制御信号は、第１制御信号と第２制御信号とを含み、
前記調整部は、
前記第１制御信号に基づいて、前記参照電位を調整した後、
前記第２制御信号に基づいて、前記電流源から出力される電流を調整する、請求項１に記載の半導体記憶装置。
前記調整部は、
前記第１制御信号に基づいて、前記参照電位を調整した後、
前記第２制御信号に基づいて、前記電流源から出力される電流を調整する、請求項１に記載の半導体記憶装置。
【請求項7】
前記受信部は複数設けられており、
前記比較回路及び前記電流源も、それぞれの前記受信部に対応して複数設けられており、
前記第１制御信号に基づいて調整された前記参照電位は、それぞれの前記比較回路において共通に用いられる、請求項６に記載の半導体記憶装置。
前記比較回路及び前記電流源も、それぞれの前記受信部に対応して複数設けられており、
前記第１制御信号に基づいて調整された前記参照電位は、それぞれの前記比較回路において共通に用いられる、請求項６に記載の半導体記憶装置。
【請求項8】
前記調整部は、
それぞれの前記電流源から出力される電流を個別に調整する、請求項７に記載の半導体記憶装置。
それぞれの前記電流源から出力される電流を個別に調整する、請求項７に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
例えばＮＡＮＤ型フラッシュメモリのような半導体記憶装置は、メモリコントローラから書き込み用のデータを受信して記憶する。メモリコントローラからのデータは、ＨレベルとＬレベルとの間で切り換わるトグル信号として半導体記憶装置に送られる。半導体記憶装置は、所定の参照電位に対するトグル信号の大小関係に基づいて、トグル信号がＨレベルかＬレベルかを判定する。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１２－２１６２６５号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
開示された実施形態によれば、書き込み用のデータを適切に受信することのできる半導体記憶装置が提供される。
【課題を解決するための手段】
【0005】
実施形態に係る半導体記憶装置は、外部から第１トグル信号を受信する受信部と、参照電位に対する第１トグル信号の大小関係に応じて切り換わる第２トグル信号、を生成し出力する比較回路と、比較回路に接続された可変の電流源と、外部から入力される制御信号に基づいて、電流源から出力される電流を調整する調整部と、を備える。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係るメモリシステムの構成例を示すブロック図である。
【図2】第１実施形態に係るメモリシステムの構成例を示すブロック図である。
【図3】第１実施形態に係る半導体記憶装置の構成を示すブロック図である。
【図4】メモリセルアレイの構成を示す等価回路図である。
【図5】メモリセルアレイの構成を示す断面図である。
【図6】センスアンプユニットの回路構成を示す図である。
【図7】メモリセルトランジスタの閾値分布の一例を示す図である。
【図8】書き込み動作時における、各配線の電位変化を示す図である。
【図9】読み出し動作時における、各配線の電位変化を示す図である。
【図10】第１実施形態に係る半導体記憶装置とメモリコントローラとの間で送受信される信号等の、時間変化の一例を示す図である。
【図11】トグル信号について説明するための図である。
【図12】第１実施形態に係る半導体記憶装置のうち、入出力用パッド群３１及び入出力回路２１の構成を示す図である。
【図13】第１実施形態における比較回路の構成例を示す図である。
【図14】電流源から出力される電流の補正に用いられる補正コードの一例を示す図である。
【図15】トグル信号の一例を示す図である。
【図16】トグル信号の一例を示す図である。
【図17】メモリコントローラにより実行される処理の一例を示すフローチャートである。
【図18】補正コードの設定方法について説明するための図である。
【図19】第２実施形態に係る半導体記憶装置のうち、入出力用パッド群３１及び入出力回路２１の構成を示す図である。
【図20】第２実施形態における比較回路の構成例を示す図である。
【図21】第３実施形態に係る半導体記憶装置のうち、入出力用パッド群及び入出力回路の構成を示す図である。
【図22】メモリコントローラにより実行される処理の一例を示すフローチャートである。
【図23】補正コードの設定方法について説明するための図である。
【図24】比較例に係る半導体記憶装置において、参照電位の設定に用いられる回路の一例を示す図である。
【発明を実施するための形態】
【0007】
以下、添付図面を参照しながら本実施形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
【0008】
第１実施形態について説明する。本実施形態に係る半導体記憶装置２は、ＮＡＮＤ型フラッシュメモリとして構成された不揮発性の記憶装置である。図１には、半導体記憶装置２を含むメモリシステムの構成例がブロック図として示されている。このメモリシステムは、メモリコントローラ１と、半導体記憶装置２とを備える。
【0009】
尚、実際のメモリシステムにおいては、図２に示されるように、１つのメモリコントローラ１に対し複数の半導体記憶装置２が設けられている。図１においては、複数ある半導体記憶装置２のうちの１つのみが図示されている。半導体記憶装置２の具体的な構成については後に説明する。
【0010】
このメモリシステムは、不図示のホストと接続可能である。ホストは、例えば、パーソナルコンピュータや携帯端末等の電子機器である。メモリコントローラ１は、ホストからの書き込みリクエストに従って半導体記憶装置２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って半導体記憶装置２からのデータの読み出しを制御する。
【0011】
メモリコントローラ１と半導体記憶装置２との間では、チップイネーブル信号／ＣＥ、レディービジー信号Ｒ／Ｂ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ＲＥ、ライトプロテクト信号／ＷＰ、データである信号ＤＱ＜７：０＞、データストローブ信号ＤＱＳ、／ＤＱＳ、の各信号が送受信される。
【0012】
チップイネーブル信号／ＣＥは、半導体記憶装置２をイネーブルにするための信号である。レディービジー信号Ｒ／Ｂは、半導体記憶装置２がレディ状態であるか、ビジー状態であるかを示すための信号である。「レディ状態」とは、外部からの命令を受け付ける状態である。「ビジー状態」とは、外部からの命令を受け付けない状態である。
【0013】
図２に示されるように、複数の半導体記憶装置２のそれぞれには、チップイネーブル信号／ＣＥが個別に送信される。図２においては、それぞれのチップイネーブル信号／ＣＥを互いに区別し得るよう、例えば「／ＣＥ０」のように末尾に番号が付してある。
【0014】
同様に、複数の半導体記憶装置２のそれぞれからは、レディービジー信号Ｒ／Ｂが個別に送信される。図２においては、それぞれのレディービジー信号Ｒ／Ｂを互いに区別し得るよう、例えば「Ｒ／Ｂ０」のように末尾に番号が付してある。
【0015】
チップイネーブル信号／ＣＥやレディービジー信号Ｒ／Ｂ以外の信号（コマンドラッチイネーブル信号ＣＬＥ等）については、複数の半導体記憶装置２で共通となっている信号線を介して、メモリコントローラ１と半導体記憶装置２との間で送受信される。メモリコントローラ１は、個別のチップイネーブル信号／ＣＥを用いて、通信の対象となる半導体記憶装置２を特定する。
【0016】
コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱ＜７：０＞がコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱ＜７：０＞がアドレスであることを示す信号である。ライトイネーブル信号／ＷＥは、受信した信号を半導体記憶装置２に取り込むための信号であり、メモリコントローラ１によりコマンド、アドレス、及びデータを受信する都度アサートされる。メモリコントローラ１は、信号／ＷＥが“Ｌ（Ｌｏｗ）”レベルである間に信号ＤＱ＜７：０＞を取り込むよう半導体記憶装置２に指示する。
【0017】
リードイネーブル信号／ＲＥは、メモリコントローラ１が、半導体記憶装置２からデータを読み出すための信号である。信号ＲＥは信号／ＲＥの相補信号である。これらは例えば、信号ＤＱ＜７：０＞を出力する際の半導体記憶装置２の動作タイミングを制御するために使用される。ライトプロテクト信号／ＷＰは、データ書き込み及び消去の禁止を半導体記憶装置２に指示するための信号である。信号ＤＱ＜７：０＞は、半導体記憶装置２とメモリコントローラ１との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。データストローブ信号ＤＱＳは、信号ＤＱ＜７：０＞の入出力のタイミングを制御するための信号である。信号／ＤＱＳは信号ＤＱＳの相補信号である。
【0018】
メモリコントローラ１は、ＲＡＭ１１と、プロセッサ１２と、ホストインターフェイス１３と、ＥＣＣ回路１４と、メモリインターフェイス１５と、を備える。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４、及びメモリインターフェイス１５は、互いに内部バス１６で接続されている。
【0019】
ホストインターフェイス１３は、ホストから受信したリクエスト、ユーザデータ（書き込みデータ）等を内部バス１６に出力する。また、ホストインターフェイス１３は、半導体記憶装置２から読み出されたユーザデータ、プロセッサ１２からの応答等をホストへ送信する。
【0020】
メモリインターフェイス１５は、プロセッサ１２の指示に基づいて、ユーザデータ等を半導体記憶装置２へ書き込む処理、及び、半導体記憶装置２から読み出す処理を制御する。
【0021】
プロセッサ１２は、メモリコントローラ１を統括的に制御する。プロセッサ１２は、例えばＣＰＵやＭＰＵ等である。プロセッサ１２は、ホストからホストインターフェイス１３経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、半導体記憶装置２へのユーザデータ及びパリティの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、半導体記憶装置２からのユーザデータ及びパリティの読み出しをメモリインターフェイス１５へ指示する。
【0022】
プロセッサ１２は、ＲＡＭ１１に蓄積されるユーザデータに対して、半導体記憶装置２上の格納領域（メモリ領域）を決定する。ユーザデータは、内部バス１６経由でＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ（ページデータ）に対して実施する。半導体記憶装置２の１ページに格納されるユーザデータのことを、以下では「ユニットデータ」とも称する。ユニットデータは、一般的には符号化されて、符号語として半導体記憶装置２に格納される。本実施形態では、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを半導体記憶装置２に格納してもよいが、図１では、一構成例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。
【0023】
プロセッサ１２は、ユニットデータごとに書き込み先の半導体記憶装置２のメモリ領域を決定する。半導体記憶装置２のメモリ領域には物理アドレスが割当てられている。プロセッサ１２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域（物理アドレス）を指定してユーザデータを半導体記憶装置２へ書き込むようメモリインターフェイス１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス１５へ指示する。
【0024】
ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して、符号語を生成する。また、ＥＣＣ回路１４は、半導体記憶装置２から読み出された符号語を復号する。ＥＣＣ回路１４は、例えばユーザデータに付与されたチェックサム等を利用することで、データにおけるエラーの検出、及び当該エラーの訂正を行う。
【0025】
ＲＡＭ１１は、ホストから受信したユーザデータを半導体記憶装置２へ記憶するまでに一時格納したり、半導体記憶装置２から読み出したデータをホストへ送信するまでに一時格納したりする。ＲＡＭ１１は、例えば、ＳＲＡＭやＤＲＡＭ等の汎用メモリである。
【0026】
図１では、メモリコントローラ１が、ＥＣＣ回路１４とメモリインターフェイス１５をそれぞれ備える構成例が示されている。しかしながら、ＥＣＣ回路１４がメモリインターフェイス１５に内蔵されていてもよい。また、ＥＣＣ回路１４が、半導体記憶装置２に内蔵されていてもよい。図１に示される各要素の具体的な構成や配置は、特に限定されない。
【0027】
ホストから書き込みリクエストを受信した場合、図１のメモリシステムは次のように動作する。プロセッサ１２は、書き込み動作の対象となるデータをＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１にストアされたデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化し、符号語をメモリインターフェイス１５に入力する。メモリインターフェイス１５は、入力された符号語を半導体記憶装置２に書き込む。
【0028】
ホストから読み出しリクエストを受信した場合、図１のメモリシステムは次のように動作する。メモリインターフェイス１５は、半導体記憶装置２から読み出した符号語をＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたデータをＲＡＭ１１にストアする。プロセッサ１２は、ＲＡＭ１１にストアされたデータを、ホストインターフェイス１３を介してホストに送信する。
【0029】
半導体記憶装置２の構成について説明する。図３に示されるように、半導体記憶装置２は、２つのプレーンＰＬ１、ＰＬ２と、入出力回路２１と、ロジック制御回路２２と、シーケンサ４１と、レジスタ４２と、電圧生成回路４３と、入出力用パッド群３１と、ロジック制御用パッド群３２と、電源入力用端子群３３と、を備えている。
【0030】
プレーンＰＬ１は、メモリセルアレイ１１０と、センスアンプ１２０と、ロウデコーダ１３０と、を備えている。また、プレーンＰＬ２は、メモリセルアレイ２１０と、センスアンプ２２０と、ロウデコーダ２３０と、を備えている。プレーンＰＬ１の構成とプレーンＰＬ２の構成とは互いに同一である。つまり、メモリセルアレイ１１０の構成とメモリセルアレイ２１０の構成とは互いに同一であり、センスアンプ１２０の構成とセンスアンプ２２０の構成とは互いに同一であり、ロウデコーダ１３０の構成とロウデコーダ２３０の構成とは互いに同一である。半導体記憶装置２に設けられているプレーンの数は、本実施形態のように２つであってもよいが、１つでもよく、３つ以上であってもよい。
【0031】
メモリセルアレイ１１０及びメモリセルアレイ２１０は、データを記憶する部分である。メモリセルアレイ１１０及びメモリセルアレイ２１０のそれぞれは、ワード線及びビット線に関連付けられた複数のメモリセルトランジスタを含んでいる。これらの具体的な構成については後に説明する。
【0032】
入出力回路２１は、メモリコントローラ１との間で、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳを送受信する。入出力回路２１は、信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ４２に転送する。また、入出力回路２１は、書き込みデータ及び読み出しデータを、センスアンプ１２０やセンスアンプ２２０との間で送受信する。入出力回路２１は、メモリコントローラ１からのデータやコマンド等が入力される入力回路と、メモリコントローラ１にデータを出力する出力回路と、の両方を有している。これらのうち入力回路の具体的な構成については、図１２等を参照しながら後に説明する。
【0033】
ロジック制御回路２２は、メモリコントローラ１からチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号／ＷＰを受信する。また、ロジック制御回路２２は、レディービジー信号Ｒ／Ｂをメモリコントローラ１に転送して、半導体記憶装置２の状態を外部に通知する。
【0034】
入出力回路２１及びロジック制御回路２２は、いずれも、メモリコントローラ１との間で信号が入出力される部分として構成された回路である。つまり、入出力回路２１及びロジック制御回路２２は、半導体記憶装置２のインターフェイス回路として設けられている。
【0035】
シーケンサ４１は、メモリコントローラ１から半導体記憶装置２へと入力された制御信号に基づいて、プレーンＰＬ１、ＰＬ２や電圧生成回路４３等の各部の動作を制御する。シーケンサ４１は、ロジック制御回路２２や、メモリセルアレイ１１０、２１０等の各部の動作を制御する「制御部」に該当する。
【0036】
レジスタ４２は、コマンドやアドレスを一時的に保持する部分である。レジスタ４２は、プレーンＰＬ１、ＰＬ２のそれぞれの状態を示すステータス情報をも保持する部分となっている。ステータス情報は、メモリコントローラ１からの要求に応じて、状態信号として入出力回路２１からメモリコントローラ１へと出力される。
【0037】
電圧生成回路４３は、シーケンサ４１からの指示に基づき、メモリセルアレイ１１０、２１０におけるデータの書き込み動作、読み出し動作、及び、消去動作のそれぞれに必要な電圧を生成する部分である。このような電圧には、例えば、後述のワード線ＷＬに対し印加されるＶＰＧＭやＶＰＡＳＳ＿ＰＧＭ、ＶＰＡＳＳ＿ＲＥＡＤのような電圧や、後述のビット線ＢＬに印加される電圧等が含まれる。電圧生成回路４３は、プレーンＰＬ１及びプレーンＰＬ２が互いに並列動作し得るように、各ワード線ＷＬやビット線ＢＬ等のそれぞれに対し個別に電圧を印加することが可能となっている。
【0038】
入出力用パッド群３１は、メモリコントローラ１と入出力回路２１との間で各信号の送受信を行うための、複数の端子（パッド）が設けられた部分である。それぞれの端子は、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳのそれぞれに対応して個別に設けられている。
【0039】
ロジック制御用パッド群３２は、メモリコントローラ１とロジック制御回路２２との間で各信号の送受信を行うための、複数の端子（パッド）が設けられた部分である。それぞれの端子は、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、ライトプロテクト信号／ＷＰ、及び、レディービジー信号Ｒ／Ｂのそれぞれに対応して個別に設けられている。
【0040】
電源入力用端子群３３は、半導体記憶装置２の動作に必要な各電圧の印加を受けるための、複数の端子が設けられた部分である。それぞれの端子に印加される電圧には、電源電圧Ｖｃｃ、ＶｃｃＱ、Ｖｐｐ、及び接地電圧Ｖｓｓ、ＶｓｓＱが含まれる。
【0041】
電源電圧Ｖｃｃは、メモリセルアレイ１１０等の動作電源として外部から与えられる回路電源電圧であり、例えば２．５Ｖ程度の電圧である。接地電圧Ｖｓｓは、電源電圧Ｖｃｃの基準として用いられる接地電圧である。
【0042】
電源電圧ＶｃｃＱは、メモリコントローラ１と半導体記憶装置２との間で信号ＤＱ＜７：０＞等を送受信する際に用いられる電圧であり、例えば１．２Ｖの電圧である。
接地電圧ＶｓｓＱは、電源電圧ＶｃｃＱの基準として用いられる接地電圧である。
接地電圧ＶｓｓＱは、電源電圧ＶｃｃＱの基準として用いられる接地電圧である。
【0043】
電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧である。メモリセルアレイ１１０、２１０へデータを書き込んだり、データを消去したりする際には、２０Ｖ程度の高い電圧（ＶＰＧＭ）が必要となる。この際に、約２．５Ｖの電源電圧Ｖｃｃを電圧生成回路４３の昇圧回路で昇圧するよりも、約１２Ｖの電源電圧Ｖｐｐを昇圧する方が、高速かつ低消費電力で所望の電圧を生成することができる。一方で、例えば、高電圧を供給することができない環境において半導体記憶装置２が用いられる場合、電源電圧Ｖｐｐには電圧が供給されなくともよい。電源電圧Ｖｐｐが供給されない場合であっても、半導体記憶装置２は、電源電圧Ｖｃｃが供給されていれば、各種の動作を実行することができる。すなわち、電源電圧Ｖｃｃは、半導体記憶装置２に標準的に供給される電源であり、電源電圧Ｖｐｐは、例えば使用環境に応じて追加的・任意的に供給される電源である。
【0044】
プレーンＰＬ１、ＰＬ２の構成について説明する。尚、先に述べたように、プレーンＰＬ１の構成とプレーンＰＬ２の構成とは互いに同一である。このため、以下ではプレーンＰＬ１の構成についてのみ説明し、プレーンＰＬ２の構成については図示及び説明を省略する。
【0045】
図４には、プレーンＰＬ１に設けられたメモリセルアレイ１１０の構成が、等価回路図として示されている。メモリセルアレイ１１０は複数のブロックＢＬＫにより構成されているのであるが、図４においては、これらのうちの１つのブロックＢＬＫのみが図示されている。メモリセルアレイ１１０が有する他のブロックＢＬＫの構成も、図４に示されるものと同じである。
【0046】
図４に示されるように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０～ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）と、選択トランジスタＳＴ１、ＳＴ２とを含む。
【0047】
尚、メモリセルトランジスタＭＴの個数は８個に限られず、例えば、３２個、４８個、６４個、９６個でもよい。例えばカットオフ特性を高めるために、選択トランジスタＳＴ１、ＳＴ２のそれぞれが、単一ではなく複数のトランジスタにより構成されていてもよい。さらに、メモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２との間には、ダミーセルトランジスタが設けられていてもよい。
【0048】
メモリセルトランジスタＭＴは、選択トランジスタＳＴ１と選択トランジスタＳＴ２との間において、直列接続されるようにして配置されている。一端側のメモリセルトランジスタＭＴ７が、選択トランジスタＳＴ１のソースに接続され、他端側のメモリセルトランジスタＭＴ０が、選択トランジスタＳＴ２のドレインに接続されている。
【0049】
ストリングユニットＳＵ０～ＳＵ３の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０～ＳＧＤ３に共通接続されている。選択トランジスタＳＴ２のゲートは、同一のブロックＢＬＫ内にある複数のストリングユニットＳＵ間で同一のセレクトゲート線ＳＧＳに共通接続されている。同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０～ＭＴ７のゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。すなわち、ワード線ＷＬ０～ＷＬ７及びセレクトゲート線ＳＧＳは、同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０～ＳＵ３間で共通となっているのに対し、セレクトゲート線ＳＧＤは、同一ブロックＢＬＫ内であってもストリングユニットＳＵ０～ＳＵ３毎に個別に設けられている。
【0050】
メモリセルアレイ１１０には、ｍ本のビット線ＢＬ（ＢＬ０、ＢＬ１、・・・、ＢＬ（ｍ－１））が設けられている。上記の「ｍ」は、１つのストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳの本数を表す整数である。それぞれのＮＡＮＤストリングＮＳのうち、選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに接続されている。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続されている。ソース線ＳＬは、ブロックＢＬＫが有する複数の選択トランジスタＳＴ２のソースに対し、共通接続されている。
【0051】
同一のブロックＢＬＫ内にある複数のメモリセルトランジスタＭＴに記憶されているデータは、一括して消去される。一方、データの読み出し及び書き込みは、１つのワード線ＷＬに接続され、かつ１つのストリングユニットＳＵに属する複数のメモリセルトランジスタＭＴに対して一括して行われる。それぞれのメモリセルは、上位ビット、中位ビット、及び下位ビットからなる３ビットのデータを保持することができる。
【0052】
つまり、本実施形態に係る半導体記憶装置２は、メモリセルトランジスタＭＴへのデータの書き込み方式として、１つのメモリセルトランジスタＭＴに３ビットデータを記憶させるＴＬＣ方式を採用している。このような態様に換えて、メモリセルトランジスタＭＴへのデータの書き込み方式としては、１つのメモリセルトランジスタＭＴに２ビットデータを記憶させるＭＬＣ方式等を採用してもよい。１つのメモリセルトランジスタＭＴに記憶されるデータのビット数は特に限定されない。
【0053】
尚、以下の説明では、１つのワード線ＷＬに接続され、かつ１つのストリングユニットＳＵに属する複数のメモリセルトランジスタＭＴが記憶する１ビットデータの集合のことを「ページ」と称する。図４では、上記のような複数のメモリセルトランジスタＭＴからなる集合の一つに、符号「ＭＧ」が付してある。
【0054】
本実施形態のように、１つのメモリセルトランジスタＭＴに３ビットのデータが記憶される場合、１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、３ページ分のデータを記憶することができる。これらのうち、下位ビットデータの集合からなるページのことを以下では「下位ページ」とも称し、下位ページのデータのことを以下では「下位ページデータ」とも称する。同様に、中位ビットデータの集合からなるページのことを以下では「中位ページ」とも称し、中位ページのデータのことを以下では「中位ページデータ」とも称する。上位ビットデータの集合からなるページのことを以下では「上位ページ」とも称し、上位ページのデータのことを以下では「上位ページデータ」とも称する。
【0055】
図５には、メモリセルアレイ１１０及びその周辺の構成が、模式的な断面図として示されている。同図に示されるように、メモリセルアレイ１１０では、導電体層３２０の上に複数のＮＡＮＤストリングＮＳが形成されている。導電体層３２０は、埋め込みソース線（ＢＳＬ）とも称されるものであり、図４のソース線ＳＬに該当するものである。
【0056】
導電体層３２０の上方には、セレクトゲート線ＳＧＳとして機能する複数の配線層３３３、ワード線ＷＬとして機能する複数の配線層３３２、及びセレクトゲート線ＳＧＤとして機能する複数の配線層３３１が積層されている。積層された配線層３３３、３３２、３３１のそれぞれの間には、不図示の絶縁層が配置されている。
【0057】
メモリセルアレイ１１０には複数のメモリホール３３４が形成されている。メモリホール３３４は、上記の配線層３３３、３３２、３３１、及びこれらの間にある不図示の絶縁層を上下方向に貫通しており、且つ導電体層３２０に達する穴である。メモリホール３３４の側面には、ブロック絶縁膜３３５、電荷蓄積層３３６、及びゲート絶縁膜３３７が順次形成され、更にその内側に導電体柱３３８が埋め込まれている。導電体柱３３８は、例えばポリシリコンからなり、ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の動作時にチャネルが形成される領域として機能する。このように、メモリホール３３４の内側には、ブロック絶縁膜３３５、電荷蓄積層３３６、ゲート絶縁膜３３７、及び導電体柱３３８からなる柱状体が形成されている。
【0058】
メモリホール３３４の内側に形成された柱状体のうち、積層された配線層３３３、３３２、３３１のそれぞれと交差している各部分は、トランジスタとして機能する。これら複数のトランジスタのうち、配線層３３１と交差している部分にあるものは、選択トランジスタＳＴ１として機能する。複数のトランジスタのうち、配線層３３２と交差している部分にあるものは、メモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）として機能する。複数のトランジスタのうち、配線層３３３と交差している部分にあるものは、選択トランジスタＳＴ２として機能する。このような構成により、各メモリホール３３４の内側に形成された柱状体のそれぞれは、図４を参照しながら説明したＮＡＮＤストリングＮＳとして機能する。柱状体の内側にある導電体柱３３８は、メモリセルトランジスタＭＴや選択トランジスタＳＴ１、ＳＴ２のチャンネルとして機能する部分である。
【0059】
導電体柱３３８よりも上側には、ビット線ＢＬとして機能する配線層が形成される。導電体柱３３８の上端には、導電体柱３３８とビット線ＢＬとを接続するコンタクトプラグ３３９が形成されている。
【0060】
図５に示される構成と同様の構成が、図５の紙面の奥行き方向に沿って複数配列されている。図５の紙面の奥行き方向に沿って一列に並ぶ複数のＮＡＮＤストリングＮＳの集合によって、１つのストリングユニットＳＵが形成されている。
【0061】
本実施形態に係る半導体記憶装置２では、メモリセルアレイ１１０の下方側、すなわち、メモリセルアレイ１１０と半導体基板３００との間となる位置に、周辺回路ＰＥＲが設けられている。周辺回路ＰＥＲは、メモリセルアレイ１１０におけるデータの書き込み動作や読み出し動作、及び消去動作等を実現するために設けられた回路である。図３に示されるセンスアンプ１２０、ロウデコーダ１３０、及び電圧生成回路４３等は、周辺回路ＰＥＲの一部となっている。周辺回路ＰＥＲは、各種のトランジスタやＲＣ回路等を含んでいる。図５に示される例では、半導体基板３００上に形成されたトランジスタＴＲと、メモリセルアレイ１１０の上方側にあるビット線ＢＬとの間が、コンタクト９２４を介して電気的に接続されている。
【0062】
尚、このような構成に換えて、半導体基板３００の上に直接メモリセルアレイ１１０が設けられている構成としてもよい。この場合、半導体基板３００のｐ型ウェル領域が、ソース線ＳＬとして機能することとなる。また、周辺回路ＰＥＲは、半導体基板３００の表面に沿ってメモリセルアレイ１１０と隣り合う位置に設けられることとなる。
【0063】
図３に戻って説明を続ける。先に述べたように、プレーンＰＬ１には、上記のメモリセルアレイ１１０に加えて、センスアンプ１２０とロウデコーダ１３０とが設けられている。
【0064】
センスアンプ１２０は、ビット線ＢＬに印加される電圧を調整したり、ビット線ＢＬの電圧を読み出してデータに変換したりするための回路である。センスアンプ１２０は、データの読み出し時には、メモリセルトランジスタＭＴからビット線ＢＬに読み出された読み出しデータを取得し、取得した読み出しデータを入出力回路２１に転送する。センスアンプ１２０は、データの書き込み時には、ビット線ＢＬを介して書き込まれる書き込みデータをメモリセルトランジスタＭＴに転送する。
【0065】
ロウデコーダ１３０は、ワード線ＷＬのそれぞれに電圧を印加するための、不図示のスイッチ群として構成された回路である。ロウデコーダ１３０は、レジスタ４２からブロックアドレス及びロウアドレスを受け取り、当該ブロックアドレスに基づいて対応するブロックＢＬＫを選択するとともに、当該ロウアドレスに基づいて対応するワード線ＷＬを選択する。ロウデコーダ１３０は、選択されたワード線ＷＬに対して電圧生成回路４３からの電圧が印加されるよう、上記のスイッチ群の開閉を切り換える。
【0066】
図６には、センスアンプ１２０の構成例が示されている。センスアンプ１２０は、複数のビット線ＢＬのそれぞれに関連付けられた複数のセンスアンプユニットＳＡＵを含む。図６には、これらのうちの１つのセンスアンプユニットＳＡＵの詳細な回路構成が抽出して示されている。
【0067】
図６に示されるように、センスアンプユニットＳＡＵは、センスアンプ部ＳＡと、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＸＤＬとを含んでいる。センスアンプ部ＳＡ、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＸＤＬは、互いにデータを送受信可能なように、バスＬＢＵＳによって接続されている。
【0068】
センスアンプ部ＳＡは、例えば読み出し動作において、対応するビット線ＢＬに読み出されたデータをセンスして、読み出したデータが“０”であるか“１”であるかを判定する。センスアンプ部ＳＡは、例えば、ｐチャネルＭＯＳトランジスタであるトランジスタＴＲ１と、ｎチャネルＭＯＳトランジスタであるトランジスタＴＲ２～ＴＲ９と、キャパシタＣ１０とを含んでいる。
【0069】
トランジスタＴＲ１の一端は電源線に接続されており、トランジスタＴＲ１の他端はトランジスタＴＲ２に接続されている。トランジスタＴＲ１のゲートは、ラッチ回路ＳＤＬ内のノードＩＮＶに接続されている。トランジスタＴＲ２の一端はトランジスタＴＲ１に接続されており、トランジスタＴＲ２の他端はノードＣＯＭに接続されている。トランジスタＴＲ２のゲートには信号ＢＬＸが入力される。トランジスタＴＲ３の一端はノードＣＯＭに接続されており、トランジスタＴＲ３の他端はトランジスタＴＲ４に接続されている。トランジスタＴＲ３のゲートには信号ＢＬＣが入力される。トランジスタＴＲ４は、高耐圧のＭＯＳトランジスタである。トランジスタＴＲ４の一端はトランジスタＴＲ３に接続されている。トランジスタＴＲ４の他端は対応するビット線ＢＬに接続されている。トランジスタＴＲ４のゲートには信号ＢＬＳが入力される。
【0070】
トランジスタＴＲ５の一端はノードＣＯＭに接続されており、トランジスタＴＲ５の他端はノードＳＲＣに接続されている。トランジスタＴＲ５のゲートはノードＩＮＶに接続されている。トランジスタＴＲ６の一端は、トランジスタＴＲ１とトランジスタＴＲ２との間に接続されており、トランジスタＴＲ６の他端はノードＳＥＮに接続されている。トランジスタＴＲ６のゲートには信号ＨＬＬが入力される。トランジスタＴＲ７の一端はノードＳＥＮに接続されており、トランジスタＴＲ７の他端はノードＣＯＭに接続されている。トランジスタＴＲ７のゲートには信号ＸＸＬが入力される。
【0071】
トランジスタＴＲ８の一端は接地されており、トランジスタＴＲ８の他端はトランジスタＴＲ９に接続されている。トランジスタＴＲ８のゲートはノードＳＥＮに接続されている。トランジスタＴＲ９の一端はトランジスタＴＲ８に接続されており、トランジスタＴＲ９の他端はバスＬＢＵＳに接続されている。トランジスタＴＲ９のゲートには信号ＳＴＢが入力される。キャパシタＣ１０の一端はノードＳＥＮに接続されている。キャパシタＣ１０の他端にはクロックＣＬＫが入力される。
【0072】
信号ＢＬＸ、ＢＬＣ、ＢＬＳ、ＨＬＬ、ＸＸＬ、及びＳＴＢは、例えばシーケンサ４１によって生成される。また、トランジスタＴＲ１の一端に接続された電源線には、例えば半導体記憶装置２の内部電源電圧である電圧Ｖｄｄが印加され、ノードＳＲＣには、例えば半導体記憶装置２の接地電圧である電圧Ｖｓｓが印加される。
【0073】
ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＸＤＬは、読み出しデータを一時的に保持する。ラッチ回路ＸＤＬは入出力回路２１に接続され、センスアンプユニットＳＡＵと入出力回路２１との間のデータの入出力に使用される。読み出しデータは、ラッチ回路ＸＤＬに保持されることで、入出力回路２１からメモリコントローラ１へと出力可能な状態となる。例えば、センスアンプユニットＳＡＵによって読み出されたデータは、ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬのいずれかに格納された後、ラッチ回路ＸＤＬへ転送され、ラッチ回路ＸＤＬから入出力回路２１に出力される。また、例えば、メモリコントローラ１から入出力回路２１に入力されたデータは、入出力回路２１からラッチ回路ＸＤＬへ転送され、ラッチ回路ＸＤＬからラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬのいずれかに転送される。
【0074】
ラッチ回路ＳＤＬは、例えば、インバータＩＶ１１、ＩＶ１２と、ｎチャネルＭＯＳトランジスタであるトランジスタＴＲ１３、ＴＲ１４とを含んでいる。インバータＩＶ１１の入力ノードはノードＬＡＴに接続されている。インバータＩＶ１１の出力ノードはノードＩＮＶに接続されている。インバータＩＶ１２の入力ノードはノードＩＮＶに接続されている。インバータＩＶ１２の出力ノードはノードＬＡＴに接続されている。トランジスタＴＲ１３の一端はノードＩＮＶに接続されており、トランジスタＴＲ１３の他端はバスＬＢＵＳに接続されている。トランジスタＴＲ１３のゲートには信号ＳＴＩが入力される。トランジスタＴＲ１３の一端はノードＬＡＴに接続されており、トランジスタＴＲ１４の他端はバスＬＢＵＳに接続されている。トランジスタＴＲ１４のゲートには信号ＳＴＬが入力される。例えば、ノードＬＡＴにおいて保持されるデータがラッチ回路ＳＤＬに保持されるデータに相当する。また、ノードＩＮＶにおいて保持されるデータは、ノードＬＡＴに保持されるデータの反転データに相当する。ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、ＸＤＬの回路構成は、例えば、ラッチ回路ＳＤＬの回路構成と同様のため、説明を省略する。
【0075】
図７は、メモリセルトランジスタＭＴの閾値分布等を模式的に示す図である。図７の中段にある図は、メモリセルトランジスタＭＴの閾値電圧（横軸）と、メモリセルトランジスタＭＴの個数（縦軸）との対応関係を表している。
【0076】
本実施形態のようにＴＬＣ方式を採用した場合においては、複数のメモリセルトランジスタＭＴは、図７の中段に示されるように、８つの閾値分布を形成する。この８個の閾値分布（書き込みレベル）のことを、閾値電圧の低い方から順に“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、“Ｇ”レベルと称する。
【0077】
図７の上段にある表は、閾値電圧の上記各レベルのそれぞれに対応して、割り当てられるデータの例を表している。同表に示されるように、“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルには、例えば以下に示すような、それぞれ異なる３ビットデータが割り当てられている。
“ＥＲ”レベル：“１１１”（“下位ビット／中位ビット／上位ビット”）
“Ａ”レベル：“０１１”
“Ｂ”レベル：“００１”
“Ｃ”レベル：“０００”
“Ｄ”レベル：“０１０”
“Ｅ”レベル：“１１０”
“Ｆ”レベル：“１００”
“Ｇ”レベル：“１０１”
“ＥＲ”レベル：“１１１”（“下位ビット／中位ビット／上位ビット”）
“Ａ”レベル：“０１１”
“Ｂ”レベル：“００１”
“Ｃ”レベル：“０００”
“Ｄ”レベル：“０１０”
“Ｅ”レベル：“１１０”
“Ｆ”レベル：“１００”
“Ｇ”レベル：“１０１”
【0078】
このように、本実施形態におけるメモリセルトランジスタＭＴの閾値電圧は、予め設定された８つの候補レベルのうちの１つをとり得るものとなっており、それぞれの候補レベルに対応して、上記のようにデータが割り当てられている。
【0079】
互いに隣り合う一対の閾値分布の間には、それぞれ書き込み動作で使用されるベリファイ電圧が設定される。具体的には、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルにそれぞれ対応して、ベリファイ電圧ＶｆｙＡ、ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧが設定される。
【0080】
ベリファイ電圧ＶｆｙＡは、“ＥＲ”レベルにおける最大の閾値電圧と“Ａ”レベルにおける最小の閾値電圧との間に設定される。ワード線ＷＬにベリファイ電圧ＶｆｙＡが印加されると、当該ワード線ＷＬに繋がるメモリセルトランジスタＭＴのうち、閾値電圧が“ＥＲ”レベルに含まれるメモリセルトランジスタＭＴがオン状態になり、閾値電圧が“Ａ”レベル以上の閾値分布に含まれるメモリセルトランジスタＭＴがオフ状態になる。
【0081】
その他のベリファイ電圧ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧも、上記のベリファイ電圧ＶｆｙＡと同様に設定される。ベリファイ電圧ＶｆｙＢは、“Ａ”レベルと“Ｂ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＣは、“Ｂ”レベルと“Ｃ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＤは、“Ｃ”レベルと“Ｄ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＥは、“Ｄ”レベルと“Ｅ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＦは、“Ｅ”レベルと“Ｆ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＧは、“Ｆ”レベルと“Ｇ”レベルとの間に設定される。
【0082】
例えば、ベリファイ電圧ＶｆｙＡは０．８Ｖに、ベリファイ電圧ＶｆｙＢは１．６Ｖに、ベリファイ電圧ＶｆｙＣは２．４Ｖに、ベリファイ電圧ＶｆｙＤは３．１Ｖに、ベリファイ電圧ＶｆｙＥは３．８Ｖに、ベリファイ電圧ＶｆｙＦは４．６Ｖに、ベリファイ電圧ＶｆｙＧは５．６Ｖに、それぞれ設定してもよい。しかし、これに限定されることなく、ベリファイ電圧ＶｆｙＡ、ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧは、例えば、０Ｖ～７.０Ｖの範囲で、適宜、段階的に設定してもよい。
【0083】
また、隣り合う閾値分布の間には、それぞれ読み出し動作で使用される読み出し電圧が設定される。「読み出し電圧」とは、読み出し動作時において、読み出し対象となるメモリセルトランジスタＭＴに繋がるワード線ＷＬ、すなわち選択ワード線に対し印加される電圧である。読み出し動作では、読み出し対象となるメモリセルトランジスタＭＴの閾値電圧が、印加された読み出し電圧よりも高いか否かの判定結果に基づいてデータが決定される。
【0084】
図７の下段の図において模式的に示されるように、具体的には、メモリセルトランジスタＭＴの閾値電圧が“ＥＲ”レベルに含まれるのか“Ａ”レベル以上に含まれるのかを判定する読み出し電圧ＶｒＡは、“ＥＲ”レベルにおける最大の閾値電圧と“Ａ”レベルにおける最小の閾値電圧との間に設定される。
【0085】
その他の読み出し電圧ＶｒＢ、ＶｒＣ、ＶｒＤ、ＶｒＥ、ＶｒＦ、及びＶｒＧも、上記の読み出し電圧ＶｒＡと同様に設定される。読み出し電圧ＶｒＢは、“Ａ”レベルと“Ｂ”レベルとの間に設定され、読み出し電圧ＶｒＣは、“Ｂ”レベルと“Ｃ”レベルとの間に設定され、読み出し電圧ＶｒＤは、“Ｃ”レベルと“Ｄ”レベルとの間に設定され、読み出し電圧ＶｒＥは、“Ｄ”レベルと“Ｅ”レベルとの間に設定され、読み出し電圧ＶｒＦは、“Ｅ”レベルと“Ｆ”レベルとの間に設定され、読み出し電圧ＶｒＧは、“Ｆ”レベルと“Ｇ”レベルとの間に設定される。
【0086】
そして、最も高い閾値分布（例えば“Ｇ”レベル）の最大の閾値電圧よりも高い電圧に、読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤが設定される。読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤがゲートに印加されたメモリセルトランジスタＭＴは、記憶するデータに依らずにオン状態になる。
【0087】
尚、ベリファイ電圧ＶｆｙＡ、ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧは、例えば、読み出し電圧ＶｒＡ、ＶｒＢ、ＶｒＣ、ＶｒＤ、ＶｒＥ、ＶｒＦ、及びＶｒＧよりもそれぞれ高い電圧に設定される。つまり、ベリファイ電圧ＶｆｙＡ、ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧは、それぞれ“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルの閾値分布の下裾近傍に設定される。
【0088】
以上に説明したようなデータの割り付けが適用された場合、読み出し動作において下位ビットの１ページデータ（下位ページデータ）は、読み出し電圧ＶｒＡ及びＶｒＥを用いた読み出し結果によって確定させることができる。中位ビットの１ページデータ（中位ページデータ）は、読み出し電圧ＶｒＢ、ＶｒＤ、及びＶｒＦを用いた読み出し結果によって確定させることができる。上位ビットの１ページデータ（上位ページデータ）は、読み出し電圧ＶｒＣ及びＶｒＧを用いた読み出し結果によって確定させることができる。このように、下位ページデータ、中位ページデータ、及び上位ページデータがそれぞれ、２回、３回、及び２回の読み出し動作によって確定するため、以上のようなデータの割り付けは“２－３－２コード”と称される。
【0089】
尚、以上で説明したようなデータの割り付けはあくまで一例であり、実際のデータの割り付けはこれに限定されない。例えば、２ビット又は４ビット以上のデータが１つのメモリセルトランジスタＭＴに記憶されてもよい。また、データが割り付けられる閾値分布の数（つまり、上記の「候補レベル」の数）は７以下であってもよく、９以上であってもよい。例えば、“２－３－２コード”に代えて、“１－３－３コード”又は“１－２－４コード”を用いてもよい。また、例えば、下位ビット／中位ビット／上位ビットの割り当てを変更してもよい。より具体的には、例えば、“２－３－２コード”において、下位ページデータを読み出し電圧ＶｒＣ及びＶｒＢを用いた読み出し結果によって確定させ、中位ページデータを読み出し電圧ＶｒＢ、ＶｒＤ、及びＶｒＦを用いた読み出し結果によって確定させ、上位ページデータを読み出し電圧ＶｒＡ及びＶｒＥを用いた読み出し結果によって確定させるようにデータを割り当ててもよい。すなわち、例えば、下位ビットと上位ビットの割り当てを入れ換えてもよい。この場合、閾値電圧の各レベルのそれぞれに対応して、以下のようにデータが割り当てられる。
“ＥＲ”レベル：“１１１”（“下位ビット／中位ビット／上位ビット”）
“Ａ”レベル：“１１０”
“Ｂ”レベル：“１００”
“Ｃ”レベル：“０００”
“Ｄ”レベル：“０１０”
“Ｅ”レベル：“０１１”
“Ｆ”レベル：“００１”
“Ｇ”レベル：“１０１”
“ＥＲ”レベル：“１１１”（“下位ビット／中位ビット／上位ビット”）
“Ａ”レベル：“１１０”
“Ｂ”レベル：“１００”
“Ｃ”レベル：“０００”
“Ｄ”レベル：“０１０”
“Ｅ”レベル：“０１１”
“Ｆ”レベル：“００１”
“Ｇ”レベル：“１０１”
【0090】
半導体記憶装置２において行われる書き込み動作について説明する。書き込み動作では、プログラム動作及びベリファイ動作が行われる。「プログラム動作」とは、一部のメモリセルトランジスタＭＴの電荷蓄積層３３６に電子を注入することにより、当該メモリセルトランジスタＭＴの閾値電圧を変化させる動作のことである。「ベリファイ動作」とは、上記のプログラム動作の後、データを読み出すことで、メモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで達したか否かを判定し検証する動作である。閾値電圧がターゲットレベルまで達したメモリセルトランジスタＭＴは、その後、書き込み禁止とされる。ここでいう「ターゲットレベル」とは、先に述べた８つの候補レベルの中から、目標のレベルとして設定された特定の候補レベルのことである。
【0091】
書き込み動作では、以上のプログラム動作及びベリファイ動作が繰り返し実行される。これにより、メモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで上昇する。
【0092】
複数のワード線ＷＬのうち、書き込み動作の対象（つまり、閾値電圧を変化させる対象）であるメモリセルトランジスタＭＴに繋がっているワード線ＷＬのことを、以下では「選択ワード線」とも称する。また、書き込み動作の対象ではないメモリセルトランジスタＭＴに繋がっているワード線ＷＬのことを、以下では「非選択ワード線」とも称する。書き込み対象であるメモリセルトランジスタＭＴのことを、以下では「選択メモリトランジスタ」とも称する。
【0093】
複数のストリングユニットＳＵのうち、書き込み動作の対象となるストリングユニットＳＵのことを、以下では「選択ストリングユニット」とも称する。また、書き込み動作の対象とはならないストリングユニットＳＵのことを、以下では「非選択ストリングユニット」とも称する。
【0094】
選択ストリングユニットに含まれる各ＮＡＮＤストリングＮＳの導電体柱３３８、すなわち、選択ストリングユニットにおける各チャンネルのことを、以下では「選択チャンネル」とも称する。また、非選択ストリングユニットに含まれる各ＮＡＮＤストリングＮＳの導電体柱３３８、すなわち、非選択ストリングユニットにおける各チャンネルのことを、以下では「非選択チャンネル」とも称する。
【0095】
複数のビット線ＢＬのうち、選択メモリトランジスタに繋がっているビット線ＢＬのことを、以下では「選択ビット線」とも称する。また、選択メモリトランジスタに繋がっていないビット線ＢＬのことを、以下では「非選択ビット線」とも称する。
【0096】
プログラム動作について説明する。以下では、プログラム動作の対象がプレーンＰＬ１である場合の例について説明するが、プレーンＰＬ２の場合も以下と同様である。図８は、プログラム動作時における各配線の電位変化を示している。プログラム動作では、センスアンプ１２０が、プログラムデータに対応して各ビット線ＢＬの電位を変化させる。プログラム対象の（閾値電圧を上昇させるべき）メモリセルトランジスタＭＴに繋がるビット線ＢＬには、“Ｌ”レベルとして例えば接地電圧Ｖｓｓ（０Ｖ）が印加される。プログラム対象ではない（閾値電圧を維持させるべき）メモリセルトランジスタＭＴに繋がるビット線ＢＬには、“Ｈ”レベルとして、例えば２．５Ｖが印加される。前者のビット線ＢＬは、図８においては「ＢＬ（０）」と表記されている。後者のビット線ＢＬは、図８においては「ＢＬ（１）」と表記されている。
【0097】
ロウデコーダ１３０は、書き込み動作の対象としていずれかのブロックＢＬＫを選択し、更にいずれかのストリングユニットＳＵを選択する。より具体的には、選択されたストリングユニットＳＵにおけるセレクトゲート線ＳＧＤ（選択セレクトゲート線ＳＧＤｓｅｌ）には、電圧生成回路４３からロウデコーダ１３０を介して例えば５Ｖが印加される。これにより、選択トランジスタＳＴ１はオン状態となる。他方で、セレクトゲート線ＳＧＳには、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧Ｖｓｓが印加される。これにより、選択トランジスタＳＴ２はオフ状態となる。
【0098】
また、選択ブロックＢＬＫにおける非選択ストリングユニットＳＵのセレクトゲート線ＳＧＤ（非選択セレクトゲート線ＳＧＤｕｓｅｌ）には、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧５Ｖが印加される。これにより、選択トランジスタＳＴ１がオン状態となる。なお、各ブロックＢＬＫに含まれるストリングユニットＳＵにおいて、セレクトゲート線ＳＧＳは共通に接続されている。従って、非選択ストリングユニットＳＵにおいても、選択トランジスタＳＴ２はオフ状態となる。
【0099】
更に、非選択ブロックＢＬＫにおけるセレクトゲート線ＳＧＤ及びセレクトゲート線ＳＧＳには、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧Ｖｓｓが印加される。これにより、選択トランジスタＳＴ１及び選択トランジスタＳＴ２はオフ状態となる。
【0100】
ソース線ＳＬは、セレクトゲート線ＳＧＳの電位よりも高い電位とされる。当該電位は、例えば１Ｖである。
【0101】
その後、選択ブロックＢＬＫにおける選択セレクトゲート線ＳＧＤｓｅｌの電位を、例えば２．５Ｖとする。この電位は、上記の例で０Ｖが与えられたビット線ＢＬ（０）に対応する選択トランジスタＳＴ１はオンさせるが、２．５Ｖが与えられたビット線ＢＬ（１）に対応する選択トランジスタＳＴ１はカットオフさせる電圧である。これにより、選択ストリングユニットＳＵにおいては、ビット線ＢＬ（０）に対応する選択トランジスタＳＴ１はオンされ、２．５Ｖが与えられたビット線ＢＬ（１）に対応する選択トランジスタＳＴ１はカットオフされる。一方で、非選択セレクトゲート線ＳＧＤｕｓｅｌの電位を、例えば電圧Ｖｓｓとする。これにより、非選択ストリングユニットＳＵにおいては、ビット線ＢＬ（０）及びビット線ＢＬ（１）の電位に関わらず、選択トランジスタＳＴ１はカットオフされる。
【0102】
そしてロウデコーダ１３０は、選択ブロックＢＬＫにおいて、書き込み動作の対象としていずれかのワード線ＷＬを選択する。書き込み動作の対象となるワード線ＷＬ（選択ワード線ＷＬｓｅｌ）に、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧ＶＰＧＭが印加される。一方で、その他のワード線ＷＬ（非選択ワード線ＷＬｕｓｅｌ）に、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧ＶＰＡＳＳ＿ＰＧＭが印加される。電圧ＶＰＧＭは、トンネル現象により電子を電荷蓄積層３３６に注入するための高電圧である。電圧ＶＰＡＳＳ＿ＰＧＭは、ワード線ＷＬに繋がるメモリセルトランジスタＭＴをＯＮとする一方で、閾定電圧は変化させない程度の電圧である。ＶＰＧＭはＶＰＡＳＳ＿ＰＧＭよりも高い電圧である。
【0103】
プログラム対象のビット線ＢＬ（０）に対応するＮＡＮＤストリングＮＳでは、選択トランジスタＳＴ１がオン状態となる。そのため、選択ワード線ＷＬｓｅｌに接続されたメモリセルトランジスタＭＴのチャネル電位は０Ｖとなる。制御ゲートとチャネルとの間の電位差が大きくなり、その結果、電子が電荷蓄積層３３６に注入されるので、メモリセルトランジスタＭＴの閾値電圧が上昇される。
【0104】
プログラム対象ではないビット線ＢＬ（１）に対応するＮＡＮＤストリングＮＳでは、選択トランジスタＳＴ１がカットオフ状態となる。そのため、選択ワード線ＷＬｓｅｌに接続されたメモリセルトランジスタＭＴのチャネルは電気的にフローティングとなり、ワード線ＷＬ等との容量カップリングによりチャネル電位は電圧ＶＰＧＭ近くまで上昇される。制御ゲートとチャネルとの間の電位差が小さくなり、その結果、電子は電荷蓄積層３３６に注入されないので、メモリセルトランジスタＭＴの閾値電圧は維持される。正確にいうと、閾値分布レベルがより高い分布に遷移するほどには、閾値電圧は変動しない。
【0105】
読み出し動作について説明する。以下では、読み出し動作の対象がプレーンＰＬ１である場合の例について説明するが、プレーンＰＬ２の場合も以下と同様である。プログラム動作に続いて行われるベリファイ動作は、以下に説明する読み出し動作と同じである。図９は、読み出し動作時における各配線の電位変化を示している。読み出し動作では、読み出し動作の対象となるメモリセルトランジスタＭＴ、を含むＮＡＮＤストリングＮＳが選択される。あるいは、読み出し動作の対象となるページを含むストリングユニットＳＵが選択される。
【0106】
まず、選択セレクトゲート線ＳＧＤｓｅｌ、非選択セレクトゲート線ＳＧＤｕｓｅｌ及びセレクトゲート線ＳＧＳには、電圧生成回路４３からロウデコーダ１３０を介して例えば５Ｖが印加される。これにより、選択ブロックＢＬＫに含まれる選択トランジスタＳＴ１及び選択トランジスタＳＴ２はオン状態となる。また、選択ワード線ＷＬｓｅｌ及び非選択ワード線には、電圧生成回路４３からロウデコーダ１３０を介して例えば読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤが印加される。読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤは、メモリセルトランジスタＭＴの閾値電圧にかかわらず、メモリセルトランジスタＭＴをＯＮとすることができ、かつ、閾定電圧は変化させない程度の電圧である。これにより、選択ストリングユニットＳＵであるか非選択ストリングユニットＳＵであるかにかかわらず、選択ブロックＢＬＫに含まれる全てのＮＡＮＤストリングＮＳにおいて、電流が導通する。
【0107】
次に、読み出し動作の対象となるメモリセルトランジスタＭＴに繋がるワード線ＷＬ（選択ワード線ＷＬｓｅｌ）に対し、電圧生成回路４３からロウデコーダ１３０を介して例えばＶｒＡのような読み出し電圧Ｖｒが印加される。それ以外のワード線（非選択ワード線ＷＬｕｓｅｌ）に対しては、読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤが印加される。
【0108】
また、選択セレクトゲート線ＳＧＤｓｅｌ及びセレクトゲート線ＳＧＳに印加する電圧は維持しつつ、非選択セレクトゲート線ＳＧＤｕｓｅｌには、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧Ｖｓｓが印加される。これにより、選択ストリングユニットＳＵに含まれる選択トランジスタＳＴ１はオン状態を維持するが、非選択ストリングユニットＳＵに含まれる選択トランジスタＳＴ１はオフ状態となる。なお、選択ストリングユニットＳＵであるか非選択ストリングユニットＳＵであるかにかかわらず、選択ブロックＢＬＫに含まれる選択トランジスタＳＴ２はオン状態となる。
【0109】
これにより、非選択ストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳは、少なくとも選択トランジスタＳＴ１がオフ状態となるため、電流パスを形成しない。一方で、選択ストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳは、選択ワード線ＷＬｓｅｌに印加される読み出し電圧ＶｒとメモリセルトランジスタＭＴの閾値電圧との関係に応じて、電流パスが形成され、または、形成されない。
【0110】
センスアンプ１２０は、選択されたＮＡＮＤストリングＮＳに繋がるビット線ＢＬに対して電圧を印加する。この状態で、センスアンプ１２０は、当該ビット線ＢＬを流れる電流の値に基づいてデータの読み出しを行う。具体的には、読み出し動作の対象となるメモリセルトランジスタＭＴの閾値電圧が、当該メモリセルトランジスタＭＴに印加された読み出し電圧よりも高いか否かを判定する。尚、データの読み出しは、ビット線ＢＬを流れる電流の値に基づくのではなく、ビット線ＢＬにおける電位の時間変化に基づいて行われてもよい。後者の場合、ビット線ＢＬは、予め所定の電位となるようにプリチャージされる。
【0111】
先に述べたベリファイ動作も、上記のような読み出し動作と同様に行われる。ベリファイ動作では、ベリファイの対象となるメモリセルトランジスタＭＴに繋がるワード線ＷＬに対し、例えばＶｆｙＡのようなベリファイ電圧が電圧生成回路４３からロウデコーダ１３０を介して印加されることとなる。
【0112】
なお、先に述べたプログラム動作の初期段階における選択セレクトゲート線ＳＧＤｓｅｌ及び非選択セレクトゲート線ＳＧＤｕｓｅｌに５Ｖの電圧を印加する動作は、省略される場合がある。同様に、先に述べた読み出し動作（ベリファイ動作）の初期段階における非選択セレクトゲート線ＳＧＤｕｓｅｌに５Ｖの電圧を印加し選択ワード線ＷＬｓｅｌに読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤを印加する動作は、省略される場合がある。
【0113】
書き込み作時において、半導体記憶装置２とメモリコントローラ１との間で送受信される信号の流れ等について説明する。以下では、書き込み動作の対象がプレーンＰＬ１である場合の例について説明するが、プレーンＰＬ２の場合も以下と同様である。
【0114】
図１０には、本実施形態に係る構成において、半導体記憶装置２とメモリコントローラ１との間で送受信される各種の信号等の例が示されている。
【0115】
書き込み動作時においては、メモリコントローラ１から半導体記憶装置２に向けて、信号ＤＱ＜７：０＞として、「８０ｈ」及び複数の「ＡＤＤ」からなる信号が順に入力される。「８０ｈ」は、メモリセルアレイ１１０にデータの書き込みを実行させるためのコマンドである。「ＡＤＤ」は、データの書き込み先となるアドレスを指定する信号である。
【0116】
メモリコントローラ１は、上記のように半導体記憶装置２にアドレスを送信した後、半導体記憶装置２に書き込むべきデータを送信する。メモリコントローラ１は、信号ＤＱ＜７：０＞のそれぞれを、書き込みデータに対応してＨレベル及びＬレベルとの間で切り換えることにより、半導体記憶装置２に書き込みデータを入力する。図１０においては、信号ＤＱ＜７：０＞として入力される書き込みデータのそれぞれが「Ｄ」として示されている。
【0117】
これらの書き込みデータは、メモリコントローラ１から入力されるデータストローブ信号ＤＱＳが立ち上がったタイミング、及び立ち下がったタイミングのそれぞれにおいて半導体記憶装置２により取得され、半導体記憶装置２が備えるラッチ回路に一時的に記憶される。一連の書き込みデータが半導体記憶装置２に入力された後は、メモリコントローラ１から半導体記憶装置２に向けて、信号ＤＱ＜７：０＞として「１０ｈ」が入力される。以降は、先に述べたプログラム動作及びベリファイ動作が行われ、メモリセルアレイ１１０に対し実際にデータが書き込まれる。
【0118】
各書き込みデータに対応して、信号ＤＱ＜７：０＞としてメモリコントローラ１から半導体記憶装置２に入力される各信号は、本実施形態における「第１トグル信号」に該当する。半導体記憶装置２のうち第１トグル信号を受信する部分、すなわち、入出力用パッド群３１に設けられた複数のパッドのそれぞれは、本実施形態における「受信部」に該当する。
【0119】
半導体記憶装置２が、第１トグル信号に基づいてデータを取得する方法の概要について、図１１を参照しながら説明する。図１１には、メモリコントローラ１から半導体記憶装置２に入力される第１トグル信号の波形の例、すなわち、信号ＤＱ＜７：０＞のうち１つのパッドに入力される信号の波形の例、が示されている。図１１の例において、第１トグル信号は、ＨレベルであるＶｃｃＱと、ＬレベルであるＶｓｓＱとの間で、書き込みデータに応じて切り換わる信号となっている。
【0120】
メモリコントローラ１から入力されている第１トグル信号が、現時点でＨレベル及びＬレベルのいずれとなっているのかを判定するために、半導体記憶装置２は、第１トグル信号を参照電位ＶＲＥＦと比較する。参照電位ＶＲＥＦは、例えば、ＨレベルとＬレベルとの中間の電位として設定される。ＨレベルであるＶｃｃＱが１．２Ｖである場合には、参照電位ＶＲＥＦは０．６Ｖに設定される。第１トグル信号が参照電位ＶＲＥＦよりも高いときには、半導体記憶装置２は、第１トグル信号がＨレベルであると判定する。第１トグル信号が参照電位ＶＲＥＦよりも低いときには、半導体記憶装置２は、第１トグル信号がＬレベルであると判定する。
【0121】
例えば、Ｈレベルの第１トグル信号が入力された場合において、半導体記憶装置２がＨレベルに対応した書き込みデータを正確に取得するためには、第１トグル信号が参照電位ＶＲＥＦを超えてから参照電位ＶＲＥＦを下回るまでの期間ＴＭ０の間のいずれかのタイミングで、書き込みデータの取得を行う必要がある。換言すれば、データストローブ信号ＤＱＳが立ち上がるもしくは立ち下がるタイミングが、期間ＴＭ０の間に収まっている必要がある。
【0122】
Ｌレベルの第１トグル信号が入力された場合も上記と同様である。従って、参照電位ＶＲＥＦを、ＨレベルとＬレベルとの丁度中間の電位として常に設定しておけば、書き込みデータの取得を行うべき期間の長さを、最大限確保できるようにも思われる。
【0123】
しかしながら、実際には、回路構成のばらつきによって参照電位ＶＲＥＦがずれてしまうこともある。例えば、図１１の点線ＤＬ１のように、実際の参照電位ＶＲＥＦがＨレベル寄りとなってしまうことがある。この場合、書き込みデータの受信を、期間ＴＭ０よりも狭い期間ＴＭ１の間の、シビアなタイミングで実施する必要が生じてしまう。
【0124】
また、参照電位ＶＲＥＦの値が正しい場合であっても、第１トグル信号と参照電位ＶＲＥＦとの大小関係を比較するための回路（後述の比較回路５０）のばらつきによって、例えば、参照電位ＶＲＥＦが図１１の点線ＤＬ１となっているときと同様の判定が行われてしまうこともある。この場合も上記と同様に、書き込みデータの受信タイミングはシビアなものとなる。
【0125】
近年では、半導体記憶装置２はその動作速度が向上しており、第１トグル信号の切り換わる周期についても高速化が求められている。このため、上記のように狭くなった期間ＴＭ１の間に、書き込みデータの受信を完了させることは、次第に困難になって行くものと考えられる。
【0126】
そこで本実施形態では、第１トグル信号を受信する入出力回路２１の構成を工夫することで、上記のような問題を解決することとしている。
【0127】
本実施形態に係る入出力回路２１等の構成について説明する。図１２には、本実施形態に係る入出力用パッド群３１及び入出力回路２１の構成の一部が、模式的な回路図として描かれている。
【0128】
先に述べたように、入出力用パッド群３１には、信号ＤＱ＜７：０＞を第１トグル信号として受信するための複数のパッドが設けられている。図１２では、これら複数のパッドのうち、パッド３１１及びパッド３１２の２つのみが示されている。パッド３１１は信号ＤＱ＜０＞を受信するパッドであり、パッド３１２は信号ＤＱ＜１＞を受信するパッドである。パッド３１１が受信した第１トグル信号が、図１２では「ＤＱ０」として示されている。パッド３１２が受信した第１トグル信号が、図１２では「ＤＱ１」として示されている。
【0129】
入出力回路２１には、パッド３１１等のそれぞれに対応して複数の比較回路５０が設けられている。図１２には、パッド３１１、３１２に接続される２つの比較回路５０のみが図示されている。それぞれの比較回路５０の構成は互いに同一である。
【0130】
比較回路５０は、第１入力部５１と、第２入力部５２と、出力部５３と、を有している。
【0131】
第１入力部５１は、第１トグル信号（ＤＱ０等）が入力される部分である。第１入力部５１には、入出力用パッド群３１のパッド３１１等から伸びる信号線が繋がっている。
【0132】
第２入力部５２は、参照電位ＶＲＥＦが入力される部分である。参照電位ＶＲＥＦは、図１２において不図示の電圧生成回路４３によって生成され、電圧生成回路４３から第２入力部５２に入力される。尚、参照電位ＶＲＥＦは、図１２の例のように、入出力回路２１に設けられた比較回路５０の全てについて共通となっている電位であってもよいが、それぞれの比較回路５０について予め個別に調整された電位であってもよい。
【0133】
出力部５３は、第２トグル信号を出力する部分である。「第２トグル信号」とは、参照電位ＶＲＥＦに対する第１トグル信号の大小関係に応じて切り換わる信号として、比較回路５０により生成され出力される信号である。図１２では、パッド３１１に繋がる比較回路５０から出力される第２トグル信号が「ＤＱ０＿Ｃ」として示されており、パッド３１２に繋がる比較回路５０から出力される第２トグル信号が「ＤＱ１＿Ｃ」として示されている。それぞれの第２トグル信号は、メモリコントローラ１から受信した書き込みデータを示す信号として、例えばラッチ回路ＳＤＬ等に送られる。
【0134】
比較回路５０は、入力される第１トグル信号（ＤＱ０等）が参照電位ＶＲＥＦよりも高いレベルであるときに、第２トグル信号（ＤＱ０＿Ｃ等）をＬレベルとして出力部５３から出力する。それ以外のときには、比較回路５０は、第２トグル信号（ＤＱ０＿Ｃ等）をＨレベルとして出力部５３から出力する。
【0135】
このように動作する比較回路５０の構成としては、例えば図１３に示されるような、公知となっている種々の構成を採用することができる。図１３に示される比較回路５０は、ＰＭＯＳトランジスタＱＰ１、ＱＰ２と、ＮＭＯＳトランジスタＱＮ１、ＱＮ２、ＱＮ３と、を備えている。ＰＭＯＳトランジスタＱＰ１、ＱＰ２は、そのソースを電源電圧端子に接続されている。ＰＭＯＳトランジスタＱＰ１はダイオード接続され、さらにそのゲートはＰＭＯＳトランジスタＱＰ２のゲートに接続されている。
【0136】
ＮＭＯＳトランジスタＱＮ１、ＱＮ２のドレインは、それぞれＰＭＯＳトランジスタＱＰ１，ＱＰ２のドレインに接続されている。ＮＭＯＳトランジスタＱＮ１のゲートには、第２入力部５２を介して参照電位ＶＲＥＦが入力されている。ＮＭＯＳトランジスタＱＮ２のゲートには、第１入力部５１を介して第１トグル信号ＤＱ（図１２の例におけるＤＱ０等）が入力されている。ＮＭＯＳトランジスタＱＮ３は、ＮＭＯＳトランジスタＱＮ１及びＱＮ２のソースと接地端子との間に接続されており、そのゲートにはバイアス電圧Ｖｂｉａｓを与えられている。
【0137】
ＮＭＯＳトランジスタＱＮ２のドレインと、ＰＭＯＳトランジスタＱＰ２のドレインとの間を繋ぐ部分の電位を示す信号が、第２トグル信号ＤＱ＿Ｃ（図１２の例におけるＤＱ０＿Ｃ等）として、出力部５３から比較回路５０の外へと出力される。
【0138】
図１２に戻って説明を続ける。入出力回路２１には、比較回路５０のそれぞれに対応するように複数の電流源６１が設けられている。電流源６１は、出力部５３に対して電気的に接続された可変の電流源である。具体的には、電流源６１は、出力部５３から伸びる信号線と接地線との間に接続されており、接地線側に向けて流れる電流の大きさを調整することができるように構成されている。電流源６１から出力される電流の大きさは、シーケンサ４１から送信される補正コード（ＣＯＤＥ）によって調整される。
【0139】
補正コードは、例えば、図１４の各行に示されるような３ビットのデジタル信号である。シーケンサ４１は、図１４のａ乃至ｈのいずれかの行に示される補正コードを電流源６１へと送信することで、電流源６１により出力部５３側から引き込まれる電流の大きさを調整する。図１４の例では、ａの行の補正コードが送信された場合に、電流が最も小さくなり、ｈの行の補正コードが送信された場合に、電流が最も大きくなる。このように、補正コード（ＣＯＤＥ）が大きくなるほど電流源６１の出力電流も大きくなるよう、ＣＯＤＥと出力電流との対応関係が予め設定されている。
【0140】
本実施形態における電流源６１は、電流値の異なる３つの電流源（不図示）が互いに並列に接続されており、補正コードの上位ビット、中位ビット、及び下位ビットのそれぞれの値に応じて、各電流源のＯＮ／ＯＦＦが個別に切り換わるように構成されている。例えば、ｇの行の補正コードが送信されると、上位ビット及び中位ビットに対応する電流源がＯＮとされ、下位ビットに対応する電流源がＯＦＦとされる。このような方法により、図１４の各行の補正コードに対応して、電流源６１により出力部５３側から引き込まれる電流の大きさを段階的に調整することが可能となっている。
【0141】
シーケンサ４１は、電流源６１により出力部５３側から引き込まれる電流の大きさを調整することにより、出力部５３から出力される第１トグル信号（ＤＱ０等）の波形を、参照電位ＶＲＥＦを変更した場合と同様に変化させることができる。
【0142】
図１５（Ａ）に示されるのは、第１入力部５１に入力される第１トグル信号ＤＱ０の波形の例である。この例では、参照電位ＶＲＥＦが、ＨレベルとＬレベルとの中間となるように設定されている。
【0143】
図１５（Ｂ）に示されるのは、出力部５３から出力される第２トグル信号ＤＱ０＿Ｃの波形の例である。この例では、第１トグル信号ＤＱ０と参照電位ＶＲＥＦとの大小関係に応じて、第２トグル信号ＤＱ０＿Ｃが理想的なデューティで出力されている。尚、図１５（Ｂ）に示される点線ＤＬ２は、ＨレベルとＬレベルとの間で変化する第２トグル信号ＤＱ０＿Ｃの中間の電位を表している。図１５（Ｂ）の例では、第１トグル信号ＤＱ０が参照電位ＶＲＥＦを跨ぐタイミングと、第２トグル信号ＤＱ０＿Ｃが点線ＤＬ２を跨ぐタイミングとが、互いに一致している。
【0144】
図１５（Ｂ）の状態から、電流源６１により出力部５３側から引き込まれる電流を増加させると、出力部５３から出力される第２トグル信号ＤＱ０＿Ｃは図１５（Ｃ）のように変化する。このとき、第２トグル信号ＤＱ０＿ＣがＬレベルから大きくなり中間の点線ＤＬ２を跨ぐタイミングは、図１５（Ｂ）のときよりも遅くなる。また、第２トグル信号ＤＱ０＿ＣがＨレベルから小さくなり中間の点線ＤＬ２を跨ぐタイミングは、図１５（Ｂ）のときよりも早くなる。
【0145】
図１５（Ｃ）に示されるような第２トグル信号ＤＱ０＿Ｃの変化は、図１５（Ａ）の状態から、参照電位ＶＲＥＦを小さくした場合における第２トグル信号ＤＱ０＿Ｃの変化と実質的に同じである。従って、シーケンサ４１は、電流源６１から出力される電流を増加させることで、参照電位ＶＲＥＦを小さくした場合と実質的に同じになるように、第２トグル信号ＤＱ０＿Ｃの波形を調整することができる。
【0146】
図１６（Ａ）及び図１６（Ｂ）に示される波形は、それぞれ図１５（Ａ）及び図１５（Ｂ）に示される波形と同じものである。図１６（Ｂ）の状態から、電流源６１により出力部５３側から引き込まれる電流を減少させると、出力部５３から出力される第２トグル信号ＤＱ０＿Ｃは図１６（Ｃ）のように変化する。このとき、第２トグル信号ＤＱ０＿ＣがＬレベルから大きくなり中間の点線ＤＬ２を跨ぐタイミングは、図１６（Ｂ）のときよりも早くなる。また、第２トグル信号ＤＱ０＿ＣがＨレベルから小さくなり中間の点線ＤＬ２を跨ぐタイミングは、図１６（Ｂ）のときよりも遅くなる。
【0147】
図１６（Ｃ）に示されるような第２トグル信号ＤＱ０＿Ｃの変化は、図１６（Ａ）の状態から、参照電位ＶＲＥＦを大きくした場合における第２トグル信号ＤＱ０＿Ｃの変化と実質的に同じである。従って、シーケンサ４１は、電流源６１から出力される電流を減少させることで、参照電位ＶＲＥＦを大きくした場合と実質的に同じになるように、第２トグル信号ＤＱ０＿Ｃの波形を調整することができる。
【0148】
尚、参照電位ＶＲＥＦをどの程度に設定すべきか、換言すれば、電流源６１により出力部５３側から引き込まれる電流をどの程度に設定すべきかについては、半導体記憶装置２のシーケンサ４１等が自ら判断することは難しい。このため、当該判定は、半導体記憶装置２の外部において、例えばメモリコントローラ１によって行われる。
【0149】
例えばメモリコントローラ１は、半導体記憶装置２に制御信号を送信し、電流源６１の出力電流が制御信号に対応した大きさとなるよう、シーケンサ４１に補正コードを生成させる。続いて、メモリコントローラ１は、所定のテストデータを半導体記憶装置２に送信し書き込み動作を行わせた後、同じテストデータについて半導体記憶装置２に読み出し動作を行わせる。このとき、半導体記憶装置２からの読み出されたデータが、先のテストデータと一致していなかった場合には、例えば図１１の例における期間ＴＭ１が短くなり過ぎていた場合のように、電流源６１の出力電流が適切ではなかったと推定することができる。一方、半導体記憶装置２からの読み出されたデータがテストデータと一致していた場合には、電流源６１の出力電流が適切であったと推定することができる。メモリコントローラ１は、電流源６１の出力電流の設定変更と、テストデータの書き込み及び読み出しとを交互に繰り返していくことで、電流源６１の出力電流を適切な値に設定させ、その後における半導体記憶装置２の書き込み動作を正確に行わせることができる。
【0150】
以上のような動作を実現するために、本実施形態に係る半導体記憶装置２のシーケンサ４１は、メモリコントローラ１のような外部から入力される制御信号に応じて、電流源６１から出力される電流を調整する機能を有している。制御信号は、例えばＳｅｔＦｅａｔｕｒｅ機能により、入出力用パッド群３１を通じて半導体記憶装置２に入力されることとすればよい。このような機能を有するシーケンサ４１は、本実施形態における「調整部」に該当する。電流源６１から出力される電流を調整する機能を、シーケンサ４１とは異なる部分が有することとしてもよい。
【0151】
電流源６１から出力させる電流を設定するために、メモリコントローラ１によって実行される具体的な処理の流れについて、図１７を参照しながら説明する。図１７に示される一連の処理は、例えば、メモリコントローラ１の起動時等のタイミングにおいて実行開始されるものである。
【0152】
最初のステップＳ０１では、カウンタの値が０に設定される。この「カウンタ」は、後述のステップＳ０５やステップＳ１２において、連続してＹｅｓと判定された回数を記録するための内部変数である。
【0153】
ステップＳ０１に続くステップＳ０２では、ＣＯＤＥの値としてＮが設定される。ここでいう「ＣＯＤＥ」は、図１４に示されるＣＯＤＥ［２：０］のいずれかの値をとる変数であり、電流源６１から出力される電流を調整するための制御信号として、半導体記憶装置２に送信されるものである。上記の「Ｎ」は、ＣＯＤＥが取り得る値の最大値である。図１４の例では、Ｎの値として、ｈの行にある「１１１」が設定される。ステップＳ０２において設定されたＣＯＤＥは、制御信号として直ちに半導体記憶装置２に送信される。シーケンサ４１は、制御信号として受信したＣＯＤＥを、電流源６１の電流値を調整するための補正コードとして用いる。つまり、シーケンサ４１は、電流源６１から出力される電流を、制御信号に対応した電流となるように調整する。
【0154】
ステップＳ０２に続くステップＳ０３では、所定の書き込みデータを半導体記憶装置２に入力し、半導体記憶装置２に書き込み動作を行わせる。「所定の書き込みデータ」とは、先に述べたテストデータのことである。
【0155】
ステップＳ０３に続くステップＳ０４では、半導体記憶装置２に読み出し動作を行わせ、読み出されたデータをメモリコントローラ１へと出力させる。ここで読み出されるデータは、ステップＳ０３において半導体記憶装置２に記憶させた書き込みデータである。
【0156】
ステップＳ０４に続くステップＳ０５では、半導体記憶装置２に送られたＣＯＤＥの値が適切であったか否かが判定される。ステップＳ０３で半導体記憶装置２に入力されたデータと、ステップＳ０４で半導体記憶装置２から出力されたデータとが互いに一致してなかった場合には、ＣＯＤＥの値が不適切と判定される。この場合、ステップＳ０６に移行する。ステップＳ０６では、ＣＯＤＥの値が１だけデクリメントされる。更新されたＣＯＤＥは、制御信号として直ちに半導体記憶装置２に送信される。その後、ステップＳ３以降の処理が再度実行される。
【0157】
ステップＳ０５においてＣＯＤＥの値が適切と判定された場合、すなわち、ステップＳ０３で半導体記憶装置２に入力されたデータと、ステップＳ０４で半導体記憶装置２から出力されたデータとが互いに一致していた場合には、ステップＳ０７に移行する。ステップＳ０７では、ＣＯＤＥ＿ｎの値が、現時点におけるＣＯＤＥの値に設定される。「ＣＯＤＥ＿ｎ」は、上記のようにＣＯＤＥの値をＮから変化させて行った場合において、ステップＳ０５で最初にＹｅｓと判定された時点におけるＣＯＤＥの値、を記憶しておくための内部変数である。
【0158】
ステップＳ０７に続くステップＳ０８では、カウンタの値が１だけインクリメントされる。ステップＳ０８に続くステップＳ０９では、ステップＳ０６と同様に、ＣＯＤＥの値が１だけデクリメントされる。更新されたＣＯＤＥは、制御信号として直ちに半導体記憶装置２に送信される。
【0159】
ステップＳ０９に続くステップＳ１０では、ステップＳ０３と同様に、所定の書き込みデータを半導体記憶装置２に入力し、半導体記憶装置２に書き込み動作を行わせる。ステップＳ１０に続くステップＳ１１では、ステップＳ０４と同様に、半導体記憶装置２に読み出し動作を行わせ、読み出されたデータをメモリコントローラ１へと出力させる。ステップＳ１１に続くステップＳ１２では、ステップＳ０５と同様に、半導体記憶装置２に送られたＣＯＤＥの値が適切であったか否かが判定される。
【0160】
ステップＳ１０で半導体記憶装置２に入力されたデータと、ステップＳ１１で半導体記憶装置２から出力されたデータとが互いに一致していた場合には、ステップＳ０８以降の処理が再度実行される。
【0161】
ステップＳ０９におけるＣＯＤＥのデクリメントが繰り返されていくと、ＣＯＤＥの値は適切な範囲を外れることとなる。つまり、ステップＳ１２の判定において、ステップＳ１０で半導体記憶装置２に入力されたデータと、ステップＳ１１で半導体記憶装置２から出力されたデータとが互いに一致しなくなる。この場合、ステップＳ１３に移行する。
【0162】
ステップＳ１３では、ＣＯＤＥ＿ｎの値からカウンタの１／２を差し引いて得られる値が、最終的なＣＯＤＥの値として設定される。このように設定されるＣＯＤＥは、ステップＳ０５やステップＳ１２で適切と判定された複数のＣＯＤＥの中間の値となる。ステップＳ１３において設定されたＣＯＤＥは、制御信号として直ちに半導体記憶装置２に送信される。
【0163】
図１８には、上記のようなＣＯＤＥの設定方法が模式的に示されている。図１８の例では、ＣＯＤＥの値が１１１（上記のＮ）に設定された後、ＣＯＤＥの値がデクリメントされて行く。図１８における「Ｆａｉｌ」や「Ｐａｓｓ」の文字列は、それぞれのＣＯＤＥの値における、ステップＳ０５やステップＳ１２の判定結果を表している。図１８の例では、ＣＯＤＥの値が１００となったときに判定結果が初めてＰａｓｓとなっている。ＣＯＤＥの値が０１１、０１０の時にも判定結果はＰａｓｓとなるが、ＣＯＤＥの値が００１まで減少すると、判定結果は再びＦａｉｌとなっている。この場合、ＣＯＤＥの値は、Ｐａｓｓとなる３つの場合の中間の値、である０１１に設定されることとなる。このような方法で、ＣＯＤＥとして最も適切な値を設定することができる。
【0164】
以上のように、本実施形態に係る半導体記憶装置２は、比較回路５０に接続された可変の電流源６１と、外部から入力される制御信号に基づいて、電流源６１から出力される電流を調整するシーケンサ４１と、を備えている。このような構成とすることで、例えば参照電位ＶＲＥＦが適切値からずれてしまったような場合であっても、比較回路５０の出力部５３から出力される第２トグル信号（ＤＱ０＿Ｃ等）のデューティを適切に調整し、書き込みデータを正確に取得することが可能となっている。
【0165】
尚、第２トグル信号のデューティが変化するという問題は、回路構成のばらつきによって参照電位ＶＲＥＦがずれてしまうことにより生じる他、比較回路５０のばらつきによって生じることもある。例えば、図１３に示される比較回路５０を構成する各トランジスタのばらつきがあると、参照電位ＶＲＥＦの値が正しい場合であっても、参照電位ＶＲＥＦがずれた場合と同様に、第２トグル信号のデューティは変化してしまうこととなる。いずれの場合であっても、本実施形態に係る半導体記憶装置２によれば、電流源６１からの電流によって、第２トグル信号のデューティが適切となるように調整することができる。
【0166】
図１２を参照しながら説明したように、本実施形態では、入出力用パッド群３１に設けられたパッド３１１等のそれぞれに対し、比較回路５０及び電流源６１が個別に設けられている。調整部であるシーケンサ４１は、複数ある電流源６１のそれぞれから出力される電流を、個別に調整することが可能となっている。このため、メモリコントローラ１からの制御信号として、複数ある電流源６１のそれぞれに対応したＣＯＤＥが個別に送信されることとすれば、入出力用パッド群３１のパッド毎に、電流源６１の適切な電流値を個別に調整することができる。
【0167】
近年では、第１トグル信号等の高速化に対応するために、第１トグル信号のＨレベルとして、図１１のＶｃｃＱよりも低い電位を用いることも検討されている。つまり、第１トグル信号の振幅を狭くすることも検討されている。この場合、第２トグル信号のデューティを、入出力用パッド群３１に設けられたパッドのそれぞれについて個別に調整可能とする必要性は更に大きくなるものと予想される。本実施形態に係る半導体記憶装置２によれば、このような個別調整の要請にも容易に応えることができる。
【0168】
尚、第２トグル信号のデューティを適切なものとするための対策としては、例えば、図２４に示されるようなラダー抵抗回路を半導体記憶装置２に設けておき、シーケンサ４１によって参照電位ＶＲＥＦを調整することも考えられる。
【0169】
このラダー抵抗回路は、所定の電位Ｖ１０に維持された電源線と接地線との間に、直列に並ぶように配置された複数の抵抗Ｒ１０乃至Ｒ１７を備えている。抵抗Ｒ１０と電源線との間には可変抵抗Ｒ１が配置され、抵抗Ｒ１７と接地線との間には可変抵抗Ｒ２が配置されている。抵抗Ｒ１０乃至Ｒ１７のうち、互いに隣り合う抵抗間の部分のそれぞれの電位が、マルチプレクサ７１に入力されている。マルチプレクサ７１は、シーケンサ４１からの信号に応じて、入力された複数の電位のうちの１つをアンプ７２に入力する。アンプ７２は、当該電位を増幅して、参照電位ＶＲＥＦとして比較回路５０の第２入力部５２に入力する。上記構成を用いて参照電位ＶＲＥＦを調整すれば、期間ＴＭ１の長さを変化させ、第２トグル信号のデューティを適切に調整することができる。
【0170】
しかしながら、本実施形態と同様に、入出力用パッド群３１に設けられたパッドのそれぞれについて、第２トグル信号のデューティを個別に調整可能とするには、図２４のラダー抵抗回路をパッドと同数だけ設けておく必要がある。図２４のラダー抵抗回路は比較的大きい。このため、図２４のラダー抵抗回路をパッドと同数だけ設けることは、半導体記憶装置２におけるラダー抵抗回路の配置スペースが大きくなり過ぎるので現実的ではない。
【0171】
これに対し、本実施形態では、ラダー抵抗回路を用いる必要が無く、比較的小さな電流源６１を設けるだけで、入出力用パッド群３１に設けられたパッドのそれぞれについて、第２トグル信号のデューティを個別に調整することができる。
【0172】
尚、それぞれの比較回路５０に接続される電流源６１は、図１２とは異なる態様で設けられていてもよい。例えば、ＶｃｃＱ等の所定の電位に維持された電源線と、比較回路５０の出力部５３から伸びる信号線との間を繋ぐ配線の途中となる位置に、電流源６１が設けられていてもよい。この場合、調整部であるシーケンサ４１は、出力部５３から伸びる信号線に対し、電流源６１から供給される電流の大きさを調整することになる。
【0173】
以上に説明した例では、メモリコントローラ１から半導体記憶装置２に送信される制御信号として、電流源６１から出力される電流を直接指定するＣＯＤＥが用いられる。ただし、メモリコントローラ１からの制御信号は、このような信号とは異なるものであってもよい。例えば、制御信号として、設定すべき参照電位ＶＲＥＦの値を示すような信号が半導体記憶装置２に送信されることとしてもよい。この場合、シーケンサ４１は、予め作成されたマップを参照することで、制御信号（参照電位ＶＲＥＦの値）に対応した補正コードを生成し、電流源６１から出力される電流を調整すればよい。
【0174】
第２実施形態について説明する。以下では、第１実施形態と異なる点について主に説明し、第１実施形態と共通する点については適宜説明を省略する。本実施形態では、入出力回路２１の構成において第１実施形態と異なっている。
【0175】
図１９には、本実施形態に係る入出力回路２１の構成が模式的な回路図として示されている。本実施形態の比較回路５０は、出力部５３を２つ有している。一方の出力部５３を、以下では「第１出力部５３Ａ」と表記する。他方の出力部５３を、以下では「第２出力部５３Ｂ」と表記する。第１出力部５３Ａは、第１実施形態の出力部５３と同様に第２トグル信号（ＤＱ０＿Ｃ等）を出力する部分である。第２出力部５３Ｂは、第２トグル信号の相補信号を出力する部分である。第２出力部５３Ｂから出力される相補信号のことを、以下では「／ＤＱ０＿Ｃ」や「／ＤＱ＿Ｃ」等のように表記する。比較回路５０の構成は、例えば図２０に示される通りである。この例では、ＮＭＯＳトランジスタＱＮ１のドレインと、それぞれＰＭＯＳトランジスタＱＰ１のドレインとの接続部分（図２０で符号「ａ」が付されている部分）と、の間が第２出力部５３Ｂに繋がっており、この点において第１実施形態と異なっている。
【0176】
図１９に示されるように、本実施形態の入出力回路２１には、比較回路５０に対応して、電流源６１、６２が設けられている。図１９に示されていない他の入出力回路２１のそれぞれにも、一対の電流源６１、６２が個別に設けられている。
【0177】
第１実施形態と同様に、電流源６１は、第１出力部５３Ａに対して電気的に接続された可変の電流源である。具体的には、電流源６１は、第１出力部５３Ａから伸びる信号線と接地線との間に接続されており、接地線側に向けて流れる電流の大きさを調整することができるように構成されている。電流源６１から出力される電流の大きさは、シーケンサ４１から送信される補正コード（ＣＯＤＥ１）によって調整される。電流源６１は、本実施形態における「第１電流源」に該当する。
【0178】
電流源６２は、第２出力部５３Ｂに対して電気的に接続された可変の電流源である。具体的には、電流源６２は、第２出力部５３Ｂから伸びる信号線と接地線との間に接続されており、接地線側に向けて流れる電流の大きさを調整することができるように構成されている。電流源６２から出力される電流の大きさは、シーケンサ４１から送信される補正コード（ＣＯＤＥ２）によって調整される。電流源６２は、本実施形態における「第２電流源」に該当する。
【0179】
それぞれの補正コード（ＣＯＤＥ１、ＣＯＤＥ２）はいずれも、第１実施形態のＣＯＤＥと同様のものであり、例えば図１４の各行に示されるような３ビットのデジタル信号である。シーケンサ４１は、ＣＯＤＥ１、ＣＯＤＥ２のそれぞれを個別に送信することができる。つまり、シーケンサ４１は、電流源６１により第１出力部５３Ａ側から引き込まれる電流の大きさと、電流源６２により第２出力部５３Ｂ側から引き込まれる電流の大きさと、を互いに独立に調整することができる。また、シーケンサ４１は、電流源６１及び電流源６２から出力される電流を、それぞれの比較回路５０毎に個別に（つまり互いに独立に）調整することができる。
【0180】
このような構成においても、メモリコントローラ１やシーケンサ４１が第１実施形態で説明したものと同様の処理を行うことで、第２トグル信号のデューティを調整することができる。尚、電流源６１から出力される電流を増加させる場合には、シーケンサ４１は、電流源６２から出力される電流を同程度だけ減少させることとすればよい。また、電流源６１から出力される電流を減少させる場合には、シーケンサ４１は、電流源６２から出力される電流を同程度だけ増加させることとすればよい。
【0181】
電流源６１等の数や接続位置は、本実施形態のように、第１実施形態から適宜変更することができる。例えば、第１実施形態の比較回路５０（図１３）のように、第２出力部５３Ｂが設けられていない構成において、図２０の「ａ」に対応する部分に、電流源６２からの電流が供給されるような態様としてもよい。この場合、比較回路５０に接続される電流源は、上記のような電流源６２のみであってもよく、これに加えて第１実施形態と同様の電流源６１を含んでいてもよい。
【0182】
本実施形態でも、それぞれの比較回路５０に接続される電流源６１、６２は、図１９とは異なる態様で設けられていてもよい。例えば、ＶｃｃＱ等の所定の電位に維持された電源線と、比較回路５０の第１出力部５３Ａから伸びる信号線との間を繋ぐ配線の途中となる位置に、電流源６１が設けられていてもよい。また、ＶｃｃＱ等の所定の電位に維持された電源線と、比較回路５０の第２出力部５３Ｂから伸びる信号線との間を繋ぐ配線の途中となる位置に、電流源６２が設けられていてもよい。
【0183】
第３実施形態について説明する。以下では、第１実施形態と異なる点について主に説明し、第１実施形態と共通する点については適宜説明を省略する。本実施形態に係る入出力回路２１の構成は、図２１に示されるように、第１実施形態における構成と概ね同じである。本実施形態では、それぞれの比較回路５０の第２入力部５２が互いに接続されており、全ての比較回路５０について共通の参照電位ＶＲＥＦ（具体的には、後述の参照電位ＶＲＥＦｉ）が入力されている。
【0184】
本実施形態では更に、参照電位ＶＲＥＦを調整するためのＶＲＥＦ調整回路５５が設けられている。ＶＲＥＦ調整回路５５は、電圧生成回路４３で生成された参照電位ＶＲＥＦを調整した後で、それぞれの比較回路５０へと入力するように構成された回路である。ＶＲＥＦ調整回路５５による参照電位ＶＲＥＦの調整は、シーケンサ４１によって制御される。ＶＲＥＦ調整回路５５の具体的な構成は特に限定されないが、例えば、図２４に示されるようなラダー抵抗回路の構成を採用することができる。本実施形態のシーケンサ４１は、メモリコントローラ１からの制御信号に応じて参照電位ＶＲＥＦを変更するよう、ＶＲＥＦ調整回路５５の動作を制御する。ＶＲＥＦ調整回路５５によって調整された参照電位ＶＲＥＦ、すなわち、各比較回路５０へと入力される調整後の参照電位ＶＲＥＦのことを、以下では「参照電位ＶＲＥＦｉ」とも表記する。
【0185】
上記のように、本実施形態では、メモリコントローラ１から半導体記憶装置２へと２種類の制御信号が送信される。一方の制御信号は、変更後の参照電位ＶＲＥＦｉの値をシーケンサ４１に設定させるための信号である。当該制御信号のことを、以下では「第１制御信号」とも称する。もう一方の制御信号は、第１実施形態のＣＯＤＥと同じものであり、電流源６１の出力電流をシーケンサ４１に設定させるための信号である。当該制御信号のことを、以下では「第２制御信号」とも称する。
【0186】
メモリコントローラ１は、先ず半導体記憶装置２に第１制御信号を送信し、シーケンサ４１に参照電位ＶＲＥＦを調整させる。調整後の参照電位ＶＲＥＦｉは、先に述べたように、入出力回路２１が有する全ての比較回路５０において共通に用いられる参照電位ＶＲＥＦｉである。参照電位ＶＲＥＦの調整により、各比較回路５０から出力される第２トグル信号のデューティが大まかに調整される。
【0187】
続いて、メモリコントローラ１は、半導体記憶装置２に第２制御信号を送信し、シーケンサ４１に、それぞれの電流源６１から出力される電流を個別に調整させる。これにより、それぞれの比較回路５０から出力される第２トグル信号のデューティが、個別に且つ細やかに微調整される。
【0188】
第２トグル信号のデューティを調整するために、メモリコントローラ１によって実行される具体的な処理の流れについて、図２２を参照しながら説明する。図２２に示される一連の処理は、メモリコントローラ１の起動時等のタイミングにおいて、図１７に示される一連の処理に換えて実行開始されるものである。
【0189】
最初のステップＳ２１では、カウンタの値が０に設定される。この「カウンタ」は、後述のステップＳ２５やステップＳ３２において、連続してＹｅｓと判定された回数を記録するための内部変数である。
【0190】
ステップＳ２１に続くステップＳ２２では、ＶＲＥＦ＿ＣＯＤＥの値としてＭが設定される。ここでいう「ＶＲＥＦ＿ＣＯＤＥ」は、参照電位ＶＲＥＦを調整するための第１制御信号として、半導体記憶装置２に送信される信号のことである。図１４に示されるＣＯＤＥ［２：０］と同様に、ＶＲＥＦ＿ＣＯＤＥが大きくなるほど、調整後の参照電位ＶＲＥＦｉも大きな値として設定されるよう、ＶＲＥＦ＿ＣＯＤＥと参照電位ＶＲＥＦｉとの対応関係が予め設定されている。
【0191】
上記の「Ｍ」は、ＶＲＥＦ＿ＣＯＤＥが取り得る値の最大値である。ステップＳ２２において設定されたＶＲＥＦ＿ＣＯＤＥは、第１制御信号として直ちに半導体記憶装置２に送信される。シーケンサ４１は、第１制御信号として受信したＶＲＥＦ＿ＣＯＤＥを、参照電位ＶＲＥＦを調整するための補正コードとして用いる。つまり、シーケンサ４１は、参照電位ＶＲＥＦを、ＶＲＥＦ＿ＣＯＤＥに対応した大きさの参照電位ＶＲＥＦｉとなるように調整する。
【0192】
ステップＳ２２に続くステップＳ２３では、図１７のステップＳ０２と同様に、所定の書き込みデータを半導体記憶装置２に入力し、半導体記憶装置２に書き込み動作を行わせる。ステップＳ２３に続くステップＳ２４では、図１７のステップＳ０４と同様に、半導体記憶装置２に読み出し動作を行わせ、読み出されたデータをメモリコントローラ１へと出力させる。
【0193】
ステップＳ２４に続くステップＳ２５では、半導体記憶装置２に送られたＶＲＥＦ＿ＣＯＤＥの値が適切であったか否かが判定される。ステップＳ２３で半導体記憶装置２に入力されたデータと、ステップＳ２４で半導体記憶装置２から出力されたデータとが互いに一致していなかった場合には、ＶＲＥＦ＿ＣＯＤＥの値が不適切と判定される。この場合、ステップＳ２６に移行する。ステップＳ２６では、ＶＲＥＦ＿ＣＯＤＥの値が１だけデクリメントされる。更新されたＶＲＥＦ＿ＣＯＤＥは、第１制御信号として直ちに半導体記憶装置２に送信される。その後、ステップＳ２３以降の処理が再度実行される。
【0194】
ステップＳ２５においてＶＲＥＦ＿ＣＯＤＥの値が適切と判定された場合、すなわち、ステップＳ２３で半導体記憶装置２に入力されたデータと、ステップＳ２４で半導体記憶装置２から出力されたデータとが互いに一致していた場合には、ステップＳ２７に移行する。ステップＳ２７では、ＶＲＥＦ＿ＣＯＤＥ＿ｍの値が、現時点におけるＶＲＥＦ＿ＣＯＤＥの値に設定される。「ＶＲＥＦ＿ＣＯＤＥ＿ｍ」は、上記のようにＶＲＥＦ＿ＣＯＤＥの値をＭから変化させて行った場合において、ステップＳ２５で最初にＹｅｓと判定された時点におけるＶＲＥＦ＿ＣＯＤＥの値、を記憶しておくための内部変数である。
【0195】
ステップＳ２７に続くステップＳ２８では、カウンタの値が１だけインクリメントされる。ステップＳ２８に続くステップＳ２９では、ステップＳ２６と同様に、ＶＲＥＦ＿ＣＯＤＥの値が１だけデクリメントされる。更新されたＶＲＥＦ＿ＣＯＤＥは、第１制御信号として直ちに半導体記憶装置２に送信される。
【0196】
ステップＳ２９に続くステップＳ３０では、ステップＳ２３と同様に、所定の書き込みデータを半導体記憶装置２に入力し、半導体記憶装置２に書き込み動作を行わせる。ステップＳ３０に続くステップＳ３１では、ステップＳ２４と同様に、半導体記憶装置２に読み出し動作を行わせ、読み出されたデータをメモリコントローラ１へと出力させる。ステップＳ３１に続くステップＳ３２では、ステップＳ２５と同様に、半導体記憶装置２に送られたＶＲＥＦ＿ＣＯＤＥの値が適切であったか否かが判定される。
【0197】
ステップＳ３０で半導体記憶装置２に入力されたデータと、ステップＳ３１で半導体記憶装置２から出力されたデータとが互いに一致していた場合には、ステップＳ２８以降の処理が再度実行される。
【0198】
ステップＳ２９におけるＶＲＥＦ＿ＣＯＤＥのデクリメントが繰り返されていくとＶＲＥＦ＿ＣＯＤＥの値は適切な範囲を外れることとなる。つまり、ステップＳ３２の判定において、ステップＳ３０で半導体記憶装置２に入力されたデータと、ステップＳ３１で半導体記憶装置２から出力されたデータとが互いに一致しなくなる。この場合、ステップＳ３３に移行する。
【0199】
ステップＳ３３では、ＶＲＥＦ＿ＣＯＤＥ＿ｍの値からカウンタの１／２を差し引いて得られる値が、最終的なＶＲＥＦ＿ＣＯＤＥの値として設定される。このように設定されるＶＲＥＦ＿ＣＯＤＥは、ステップＳ２５やステップＳ３２で適切と判定された複数のＶＲＥＦ＿ＣＯＤＥの中間の値となる。ステップＳ３３において設定されたＶＲＥＦ＿ＣＯＤＥは、第１制御信号として直ちに半導体記憶装置２に送信される。
【0200】
図２３には、上記のようなＶＲＥＦ＿ＣＯＤＥの設定方法が模式的に示されている。図２３の例では、ＶＲＥＦ＿ＣＯＤＥの値が１１１（上記のＭ）に設定された後、ＶＲＥＦ＿ＣＯＤＥの値がデクリメントされて行く。図２３における「Ｆａｉｌ」や「Ｐａｓｓ」の文字列は、それぞれのＶＲＥＦ＿ＣＯＤＥの値における、ステップＳ２５やステップＳ３２の判定結果を表している。図２３の例では、ＶＲＥＦ＿ＣＯＤＥの値が１００となったときに判定結果が初めてＰａｓｓとなっている。ＶＲＥＦ＿ＣＯＤＥの値が０１１、０１０の時にも判定結果はＰａｓｓとなるが、ＶＲＥＦ＿ＣＯＤＥの値が００１まで減少すると、判定結果は再びＦａｉｌとなっている。この場合、ＶＲＥＦ＿ＣＯＤＥの値は、Ｐａｓｓとなる３つの場合の中間の値、である０１１に設定されることとなる。このような方法で、ＶＲＥＦ＿ＣＯＤＥとして最も適切な値を設定することができる。
【0201】
以上のように、メモリコントローラ１は、図２２に示される一連の処理を実行することで、シーケンサ４１に参照電位ＶＲＥＦの値を調整させる。シーケンサ４１は、メモリコントローラ１からの第１制御信号（ＶＲＥＦ＿ＣＯＤＥ）に基づいて参照電位ＶＲＥＦの値を最適値となるように調整する。
【0202】
図２２に示される一連の処理が完了した後は、メモリコントローラ１は、シーケンサ４１に、それぞれの電流源６１から出力される電流の値を個別に調整する。具体的には、メモリコントローラ１は、入出力回路２１に設けられた複数の比較回路５０のそれぞれについて、図１７に示される一連の処理を実行し、電流源６１から出力される電流の値を個別に調整させる。シーケンサ４１は、メモリコントローラ１からの第２制御信号（ＣＯＤＥ）に基づいて、それぞれの電流源６１から出力される電流の値を最適値となるように調整する。
【0203】
ＣＯＤＥと電流源６１の出力電流との対応関係は、例えば図１４に示される通りである。ただし、ＣＯＤＥの値を１ずつ変化させて行った場合における出力電流の変動量は、多くの場合一定とはならない。つまり、ＣＯＤＥと出力電流との対応関係の直線性（Linearity）を確保するのは難しい場合が多い。
【0204】
そこで、本実施形態では上記のように、第１制御信号（ＶＲＥＦ＿ＣＯＤＥ）に基づいて参照電位ＶＲＥＦの調整を行った後に、第２制御信号（ＣＯＤＥ）に基づいて電流源６１からの出力電流の調整を行うこととしている。このような２段階の調整を行うことで、それぞれの電流源６１における、出力電流の調整幅を小さくすることができる。このため、ＣＯＤＥと出力電流との対応関係の直線性が十分に確保されていない場合でも、第２トグル信号のデューティを高い精度で調整することができる。
【0205】
本実施形態でも、それぞれの比較回路５０に接続される電流源６１は、図２１とは異なる態様で設けられていてもよい。例えば、ＶｃｃＱ等の所定の電位に維持された電源線と、比較回路５０の出力部５３から伸びる信号線との間を繋ぐ配線の途中となる位置に、電流源６１が設けられていてもよい。
【0206】
以上、具体例を参照しつつ本実施形態について説明した。しかし、本開示はこれらの具体例に限定されるものではない。これら具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。前述した各具体例が備える各要素およびその配置、条件、形状などは、例示したものに限定されるわけではなく適宜変更することができる。前述した各具体例が備える各要素は、技術的な矛盾が生じない限り、適宜組み合わせを変えることができる。
【符号の説明】
【0207】
２：半導体記憶装置、４１：シーケンサ、５０：比較回路、６１，６２：電流源、ＶＲＥＦ：参照電位。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】