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特開2024-9766改良した絶縁ゲート構造を具備するパワーＭＯＳＦＥＴ装置及びその製造方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024009766
(43)【公開日】2024-01-23
(54)【発明の名称】改良した絶縁ゲート構造を具備するパワーＭＯＳＦＥＴ装置及びその製造方法
(51)【国際特許分類】
H01L 29/78 20060101AFI20240116BHJP
H01L 29/12 20060101ALI20240116BHJP
H01L 21/336 20060101ALI20240116BHJP
【ＦＩ】
H01L29/78 652K
H01L29/78 652T
H01L29/78 652F
H01L29/78 652Q
H01L29/78 658F
【審査請求】未請求
【請求項の数】16
【出願形態】ＯＬ
(21)【出願番号】P 2023104513
(22)【出願日】2023-06-26
(31)【優先権主張番号】102022000014566
(32)【優先日】2022-07-11
(33)【優先権主張国・地域又は機関】IT
(71)【出願人】
【識別番号】591002692
【氏名又は名称】エスティーマイクロエレクトロニクス エス．アール．エル．
【氏名又は名称原語表記】ＳＴＭｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ Ｓ．ｒ．ｌ．
(74)【代理人】
【識別番号】100076185
【弁理士】
【氏名又は名称】小橋 正明
(72)【発明者】
【氏名】マリオ ジウセッペ サッジーオ
(72)【発明者】
【氏名】カテーノ マルコ カマッレリ
(72)【発明者】
【氏名】アルフィオ ガルネーラ
(57)【要約】 （修正有）
【課題】改良した絶縁ゲート構造を具備するパワーＭＯＳＦＥＴ装置及びその製造方法を提供する。
【解決手段】パワーＭＯＳＦＥＴ装置（１）は絶縁ゲート構成体（１５）を包含しており、それは、活性区域（７）上を延在しており且つ絶縁物質からなり第１主表面（３ａ）上を延在するゲート酸化物層（１２）を包含しており、半導体ボディ（３）から電気的に分離させるべくゲート領域（２４）はゲート酸化物層（１２）内に埋設されている。ゲート領域（２４）は、ポリシリコンのゲート層（１４）、及び少なくとも一つの第１シリサイド電気的変調領域（２５ａ）及び第２シリサイド電気的変調領域（２５ｂ）を包含しており、それらの領域は、ゲート層（１４）の上部表面（１４ａ）に面するように且つ第１面（ＸＹ）において互いに離隔され且つ並んで配置されるべくゲート層（１４）内を延在している。
【選択図】図１
【解決手段】パワーＭＯＳＦＥＴ装置（１）は絶縁ゲート構成体（１５）を包含しており、それは、活性区域（７）上を延在しており且つ絶縁物質からなり第１主表面（３ａ）上を延在するゲート酸化物層（１２）を包含しており、半導体ボディ（３）から電気的に分離させるべくゲート領域（２４）はゲート酸化物層（１２）内に埋設されている。ゲート領域（２４）は、ポリシリコンのゲート層（１４）、及び少なくとも一つの第１シリサイド電気的変調領域（２５ａ）及び第２シリサイド電気的変調領域（２５ｂ）を包含しており、それらの領域は、ゲート層（１４）の上部表面（１４ａ）に面するように且つ第１面（ＸＹ）において互いに離隔され且つ並んで配置されるべくゲート層（１４）内を延在している。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１軸（Ｚ）に沿って互いに反対側の第１主表面（３ａ）と第２主表面（３ｂ）とを有しており該第１主表面（３ａ）に面している活性区域（７）を包含している半導体ボディ（３）を包含しているパワーＭＯＳＦＥＴ装置（１）において、
該パワーＭＯＳＦＥＴ装置（１）が、更に、該活性区域（７）上を延在しており且つ絶縁性物質から構成されており且つ該第１主表面（３ａ）上を延在しているゲート酸化物層（１２）と該半導体ボディ（３）から電気的に分離されるべく該ゲート酸化物層（１２）内に埋設されているゲート領域（２４）とを包含している絶縁ゲート構成体（１５）を包含しており、
該ゲート領域（２４）は、ポリシリコンのゲート層（１４）及び少なくとも１個の第１シリサイド電気的変調領域（２５ａ）と第２シリサイド電気的変調領域（２５ｂ）とを包含しており、該ゲート層（１４）は該第１軸（Ｚ）に沿って互いに反対側の上部表面（１４ａ）と底部表面（１４ｂ）とを具備しており、該ゲート層（１４）の該底部表面（１４ｂ）は該ゲート酸化物層（１２）を介して該半導体ボディ（３）の該主表面（３ａ）に面しており、該第１電気的変調領域（２５ａ）及び該第２電気的変調領域（２５ｂ）は、該第１軸（Ｚ）と直交する第１面（ＸＹ）において互いに離隔して並んで配置され且つ該ゲート層（１４）の該上部表面（１４ａ）と面するように該ゲート層（１４）内を延在している、
パワーＭＯＳＦＥＴ装置。
該パワーＭＯＳＦＥＴ装置（１）が、更に、該活性区域（７）上を延在しており且つ絶縁性物質から構成されており且つ該第１主表面（３ａ）上を延在しているゲート酸化物層（１２）と該半導体ボディ（３）から電気的に分離されるべく該ゲート酸化物層（１２）内に埋設されているゲート領域（２４）とを包含している絶縁ゲート構成体（１５）を包含しており、
該ゲート領域（２４）は、ポリシリコンのゲート層（１４）及び少なくとも１個の第１シリサイド電気的変調領域（２５ａ）と第２シリサイド電気的変調領域（２５ｂ）とを包含しており、該ゲート層（１４）は該第１軸（Ｚ）に沿って互いに反対側の上部表面（１４ａ）と底部表面（１４ｂ）とを具備しており、該ゲート層（１４）の該底部表面（１４ｂ）は該ゲート酸化物層（１２）を介して該半導体ボディ（３）の該主表面（３ａ）に面しており、該第１電気的変調領域（２５ａ）及び該第２電気的変調領域（２５ｂ）は、該第１軸（Ｚ）と直交する第１面（ＸＹ）において互いに離隔して並んで配置され且つ該ゲート層（１４）の該上部表面（１４ａ）と面するように該ゲート層（１４）内を延在している、
パワーＭＯＳＦＥＴ装置。
【請求項2】
該パワーＭＯＳＦＥＴ装置（１）の少なくとも１個の第１基本セル（１’）が設けられており、該第１基本セル（１’）は、該活性区域（７）内を延在しており且つ
第１導電型を有するドレイン領域（５）と、
第１導電型を有する第１ソース領域（１３ａ）と、
第１導電型と反対の第２導電型を有する第１ボディ領域（９ａ）であって、該ドレイン領域（５）及び該第１ソース領域（１３ａ）に隣接しており且つ該第１ソース領域（１３ａ）と該ドレイン領域（５）との間に介在された第１チャンネル領域（１７ａ）を画定する第１ボディ領域（９ａ）と、
該第１軸（Ｚ）に沿って該ドレイン領域（５）及び該第１チャンネル領域（１７ａ）の上側に存在しており且つ該第１ソース領域（１３ａ）と該ドレイン領域（５）との間の該第１チャンネル領域（１７ａ）を介しての電荷キャリア（１８ａ）の第１流れを制御するために電気的にバイアス可能である該絶縁ゲート構成体（１５）と、
を包含しており、該ソース領域（１３ａ）、該ドレイン領域（５）、及び該第１ボディ領域（９ａ）が該半導体ボディ（３）内に包含されている、
請求項１に記載のパワーＭＯＳＦＥＴ装置。
第１導電型を有するドレイン領域（５）と、
第１導電型を有する第１ソース領域（１３ａ）と、
第１導電型と反対の第２導電型を有する第１ボディ領域（９ａ）であって、該ドレイン領域（５）及び該第１ソース領域（１３ａ）に隣接しており且つ該第１ソース領域（１３ａ）と該ドレイン領域（５）との間に介在された第１チャンネル領域（１７ａ）を画定する第１ボディ領域（９ａ）と、
該第１軸（Ｚ）に沿って該ドレイン領域（５）及び該第１チャンネル領域（１７ａ）の上側に存在しており且つ該第１ソース領域（１３ａ）と該ドレイン領域（５）との間の該第１チャンネル領域（１７ａ）を介しての電荷キャリア（１８ａ）の第１流れを制御するために電気的にバイアス可能である該絶縁ゲート構成体（１５）と、
を包含しており、該ソース領域（１３ａ）、該ドレイン領域（５）、及び該第１ボディ領域（９ａ）が該半導体ボディ（３）内に包含されている、
請求項１に記載のパワーＭＯＳＦＥＴ装置。
【請求項3】
第１導電型を有する第２ソース領域（１３ｂ）と、
第２導電型を有しており該ドレイン領域（５）及び該第２ソース領域（１３ｂ）に隣接しており且つ該第２ソース領域（１３ｂ）と該ドレイン領域（５）との間に介在される第２チャンネル領域（１７ｂ）を画定する第２ボディ領域（９ｂ）と、
が更に設けられており、
該絶縁ゲート構成体（１５）が、該第１軸（Ｚ）に沿って、該第２チャンネル領域（１７ｂ）の上側に位置しており且つ該第２ソース領域（１３ｂ）と該ドレイン領域（５）との間の該第２チャンネル領域（１７ｂ）を介しての電荷キャリア（１８ｂ）の第２流れを制御するために電気的にバイアス可能であり、
該ドレイン領域（５）は該第２主表面（３ｂ）から開始して該半導体ボディ（３）内を延在しており、
該第１ボディ領域（９ａ）及び該第２ボディ領域（９ｂ）は、該第２主表面（３ｂ）から開始して該半導体ボディ（３）内を延在しており且つ該ドレイン領域（５）の一部を介して該第１軸（Ｚ）に対して直交して互いに分離しており、
該第１ソース領域（１３ａ）及び該第２ソース領域（１３ｂ）は、該第２主表面（３ｂ）から開始して該半導体ボディ（３）内を延在しており、且つ、夫々、該第１ボディ領域（９ａ）及び該第２ボディ領域（８ｂ）を介して、該第１軸（Ｚ）に直交して、該ドレイン領域（５）から分離されており、
該絶縁ゲート構成体（１５）は、該第１ボディ領域（９ａ）及び該第１ソース領域（１３ａ）に面している第１部分と、該第２ボディ領域（９ｂ）及び該第２ソース領域（１３ｂ）に面している第２部分と、を有しており、
該第１ボディ領域（９ａ）と、該第１ソース領域（１３ａ）と、該ドレイン領域（５）と、該絶縁ゲート構成体（１５）の該第１部分と、該第１チャンネル領域（１７ａ）とが該第１基本セル（１’）の第１装置部分（１ａ）を形成しており、且つ、該第２ボディ領域（９ｂ）と、該第２ソース領域（１３ｂ）と、該ドレイン領域（５）と、該絶縁ゲート構成体（１５）の該第２部分と、該第２チャンネル領域（１７ｂ）とが該第２基本セル（１’）の第２装置部分（１ｂ）を形成している、
請求項２に記載のパワーＭＯＳＦＥＴ装置。
第２導電型を有しており該ドレイン領域（５）及び該第２ソース領域（１３ｂ）に隣接しており且つ該第２ソース領域（１３ｂ）と該ドレイン領域（５）との間に介在される第２チャンネル領域（１７ｂ）を画定する第２ボディ領域（９ｂ）と、
が更に設けられており、
該絶縁ゲート構成体（１５）が、該第１軸（Ｚ）に沿って、該第２チャンネル領域（１７ｂ）の上側に位置しており且つ該第２ソース領域（１３ｂ）と該ドレイン領域（５）との間の該第２チャンネル領域（１７ｂ）を介しての電荷キャリア（１８ｂ）の第２流れを制御するために電気的にバイアス可能であり、
該ドレイン領域（５）は該第２主表面（３ｂ）から開始して該半導体ボディ（３）内を延在しており、
該第１ボディ領域（９ａ）及び該第２ボディ領域（９ｂ）は、該第２主表面（３ｂ）から開始して該半導体ボディ（３）内を延在しており且つ該ドレイン領域（５）の一部を介して該第１軸（Ｚ）に対して直交して互いに分離しており、
該第１ソース領域（１３ａ）及び該第２ソース領域（１３ｂ）は、該第２主表面（３ｂ）から開始して該半導体ボディ（３）内を延在しており、且つ、夫々、該第１ボディ領域（９ａ）及び該第２ボディ領域（８ｂ）を介して、該第１軸（Ｚ）に直交して、該ドレイン領域（５）から分離されており、
該絶縁ゲート構成体（１５）は、該第１ボディ領域（９ａ）及び該第１ソース領域（１３ａ）に面している第１部分と、該第２ボディ領域（９ｂ）及び該第２ソース領域（１３ｂ）に面している第２部分と、を有しており、
該第１ボディ領域（９ａ）と、該第１ソース領域（１３ａ）と、該ドレイン領域（５）と、該絶縁ゲート構成体（１５）の該第１部分と、該第１チャンネル領域（１７ａ）とが該第１基本セル（１’）の第１装置部分（１ａ）を形成しており、且つ、該第２ボディ領域（９ｂ）と、該第２ソース領域（１３ｂ）と、該ドレイン領域（５）と、該絶縁ゲート構成体（１５）の該第２部分と、該第２チャンネル領域（１７ｂ）とが該第２基本セル（１’）の第２装置部分（１ｂ）を形成している、
請求項２に記載のパワーＭＯＳＦＥＴ装置。
【請求項4】
更に、該第１基本セル（１’）へ電気的に接続されて該パワーＭＯＳＦＥＴ装置（１）の少なくとも一つの第２基本セル（１’）が設けられており、該第２基本セル（１’）は該活性区域（７）内を延在しており且つ
該ドレイン領域（５）と、
第１導電型を有している夫々の第１ソース領域（１３ａ）と、
第２導電型を有している夫々の第１ボディ領域（９ａ）であって、該第２基本セル（１’）の該第１ボディ領域（９ａ）は該第２基本セル（１’）の該第１ソース領域（１３ａ）及び該ドレイン領域（５）に隣接しており且つ該第２基本セル（１’）の該第１ソース領域（１７ａ）と該ドレイン領域（５）との間に介在される夫々の第１チャンネル領域（１７ａ）を画定する該第１ボディ領域（９ａ）と、
該第１軸（Ｚ）に沿って、該第２基本セル（１’）の該第１チャンネル領域（１７ａ）の上側に位置しており且つ該第２基本セル（１’）の該第１ソース領域（１３ａ）と該ドレイン領域（５）との間の該第２基本セル（１’）の該第１チャンネル領域（１７ａ）を介しての電荷キャリア（１８ａ）の夫々の第１流れを制御するために電気的にバイアス可能である該絶縁ゲート構成体（１５）と、
を包含しており、
該第２基本セル（１’）の該第１ソース領域（１３ａ）及び該第２基本セル（１’）の該第１ボディ領域（９ａ）が該半導体ボディ（３）内に包含されている、
請求項２又は請求項２に記載のパワーＭＯＳＦＥＴ装置。
該ドレイン領域（５）と、
第１導電型を有している夫々の第１ソース領域（１３ａ）と、
第２導電型を有している夫々の第１ボディ領域（９ａ）であって、該第２基本セル（１’）の該第１ボディ領域（９ａ）は該第２基本セル（１’）の該第１ソース領域（１３ａ）及び該ドレイン領域（５）に隣接しており且つ該第２基本セル（１’）の該第１ソース領域（１７ａ）と該ドレイン領域（５）との間に介在される夫々の第１チャンネル領域（１７ａ）を画定する該第１ボディ領域（９ａ）と、
該第１軸（Ｚ）に沿って、該第２基本セル（１’）の該第１チャンネル領域（１７ａ）の上側に位置しており且つ該第２基本セル（１’）の該第１ソース領域（１３ａ）と該ドレイン領域（５）との間の該第２基本セル（１’）の該第１チャンネル領域（１７ａ）を介しての電荷キャリア（１８ａ）の夫々の第１流れを制御するために電気的にバイアス可能である該絶縁ゲート構成体（１５）と、
を包含しており、
該第２基本セル（１’）の該第１ソース領域（１３ａ）及び該第２基本セル（１’）の該第１ボディ領域（９ａ）が該半導体ボディ（３）内に包含されている、
請求項２又は請求項２に記載のパワーＭＯＳＦＥＴ装置。
【請求項5】
該第１電気的変調領域（２５ａ）と該第２電気的変調領域（２５ｂ）と間の各々が夫々の構造パラメータを有しており、該構造パラメータは、
ｉ 該第１面（ＸＹ）に平行な面においての該第１電気的変調領域（２５ａ）及び該第２電気的変調領域（２５ｂ）の形状、
ｉｉ 第１軸（Ｚ）に沿って測定した、該第１電気的変調領域（２５ａ）及び該第２電気的変調領域（２５ｂ）の最大厚さ（ｔｓｉｌｉｃ、及び
ｉｉｉ 該第１面（ＸＹ）と平行な面において測定した、該第１電気的変調領域（２５ａ）及び該第２電気的変調領域（２５ｂ）の最大拡張面積（Ａｓｉｌｉｃ、
を包含しており、該構造パラメータｉ乃至ｉｉｉの内の少なくとも一つが該第１電気的変調領域（２５ａ）と該第２電気的変調領域（２５ｂ）との間で異なるものである、
先行する請求項の内のいずれか１項に記載のパワーＭＯＳＦＥＴ装置。
ｉ 該第１面（ＸＹ）に平行な面においての該第１電気的変調領域（２５ａ）及び該第２電気的変調領域（２５ｂ）の形状、
ｉｉ 第１軸（Ｚ）に沿って測定した、該第１電気的変調領域（２５ａ）及び該第２電気的変調領域（２５ｂ）の最大厚さ（ｔｓｉｌｉｃ、及び
ｉｉｉ 該第１面（ＸＹ）と平行な面において測定した、該第１電気的変調領域（２５ａ）及び該第２電気的変調領域（２５ｂ）の最大拡張面積（Ａｓｉｌｉｃ、
を包含しており、該構造パラメータｉ乃至ｉｉｉの内の少なくとも一つが該第１電気的変調領域（２５ａ）と該第２電気的変調領域（２５ｂ）との間で異なるものである、
先行する請求項の内のいずれか１項に記載のパワーＭＯＳＦＥＴ装置。
【請求項6】
該第１電気的変調領域（２５ａ）が第１最大厚さ（ｔｓｉｌｉｃを有しており、且該第２電気的変調領域（２５ｂ）が該第１最大厚さよりも一層大きな第２最大厚さ（ｔｓｉｌｉｃを有している請求項５に記載のパワーＭＯＳＦＥＴ装置。
【請求項7】
該ゲート領域（２４）が、該ゲート層（１４）の該上部表面（１４ａ）に面するように該ゲート層（１４）内を延在し且つ該第１面（ＸＹ）において該第１電気的変調領域（２５ａ）及び該第２電気的変調領域（２５ｂ）から或る距離にある少なくとも一つの第３シリサイド電気的変調領域（２５ｃ）を更に包含している先行する請求項の内のいずれか１項に記載のパワーＭＯＳＦＥＴ装置。
【請求項8】
該構造パラメータｉが、更に、該第１面（ＸＹ）に平行な面における第３電気的変調領域（２５ｃ）の形状を包含しており、
該構造パラメータｉｉが、更に、該第１軸（Ｚ）に沿って測定した該第３電気的変調領域（２５ｃ）の最大厚さ（ｔｓｉｌｉｃを包含しており、
該構造パラメータｉｉｉが、更に、該第１面（ＸＹ）に平行な方向において測定した第３電気的変調領域（２５ｃ）の最大拡張面積（Ａｓｉｌｉｃを包含しており、
該構造パラメータが、更に、
ｉｖ 互いに隣接している各対の電気的変調領域（２５ａ，２５ｂ，２５ｃ）の間で、該第１面（ＸＹ）に平行に、測定した最小距離（Ｄｓｉｌｉｃ、
を包含しており、
構造パラメータｉ乃至ｉｖの内の少なくとも一つが、第１（２５ａ）、第２（２５ｂ）、及び第３（２５ｃ）電気的変調領域の間で異なるものである、
請求項７及び請求項５又は６の何れかに記載のパワーＭＯＳＦＥＴ装置。
該構造パラメータｉｉが、更に、該第１軸（Ｚ）に沿って測定した該第３電気的変調領域（２５ｃ）の最大厚さ（ｔｓｉｌｉｃを包含しており、
該構造パラメータｉｉｉが、更に、該第１面（ＸＹ）に平行な方向において測定した第３電気的変調領域（２５ｃ）の最大拡張面積（Ａｓｉｌｉｃを包含しており、
該構造パラメータが、更に、
ｉｖ 互いに隣接している各対の電気的変調領域（２５ａ，２５ｂ，２５ｃ）の間で、該第１面（ＸＹ）に平行に、測定した最小距離（Ｄｓｉｌｉｃ、
を包含しており、
構造パラメータｉ乃至ｉｖの内の少なくとも一つが、第１（２５ａ）、第２（２５ｂ）、及び第３（２５ｃ）電気的変調領域の間で異なるものである、
請求項７及び請求項５又は６の何れかに記載のパワーＭＯＳＦＥＴ装置。
【請求項9】
第１（２５ａ）、第２（２５ｂ）、及び第３（２５ｃ）電気的変調領域が該絶縁ゲート構成体（１５）の主延長方向（１９）において互いに整合されていて電気的変調領域のアレイを形成している請求項７又は８に記載のパワーＭＯＳＦＥＴ装置。
【請求項10】
ゲート領域（２４）が、第１軸（Ｚ）に対して直交して互いに隣接しているゲート領域（２４）の少なくとも一つの第１部分及びゲート領域（２４）の少なくとも一つの第２部分を包含しており、ゲート領域（２４）の該少なくとも一つの第１部分が第１電気的変調領域（２５ａ）及び第２電気的変調領域（２５ｂ）を包含しており且つゲート領域（２４）の該少なくとも一つの第２部分よりも一層低い電気抵抗を提供している、先行する請求項の内のいずれか１項に記載のパワーＭＯＳＦＥＴ装置。
【請求項11】
半導体ボディ（３）がシリコンカーバイドＳｉＣを包含している先行する請求項の内の何れか１項に記載のパワーＭＯＳＦＥＴ装置。
【請求項12】
パワーＭＯＳＦＥＴ装置（１）を製造する方法において、
第１軸（Ｚ）に沿って互いに反対側である第１主表面（３ａ）及び第２主表面（３ｂ）を有しており、第１主表面（３ａ）に面する活性区域（７）を包含している半導体ボディ（３）を形成するステップ、
パワーＭＯＳＦＥＴ装置（１）の絶縁ゲート構成体（１５）であって、絶縁物質から構成されており且つ第１主表面（３ａ）上を延在しているゲート酸化物層（１２）及び半導体ボディ（３）から電気的に分離させるべくゲート酸化物層（１２）内に埋設されているゲート領域（２４）を包含している該絶縁ゲート構成体（１５）を活性区域（７）上に形成するステップ、
を包含しており、該絶縁ゲート構成体（１５）を形成するステップが、相次いで、
半導体ボディ（３）の第１主表面（３ａ）上に絶縁性物質の第１酸化物層（５０）を形成し、
第１酸化物層（５０）上に、ポリシリコンのゲート層（１４）であって、第１軸（Ｚ）に沿って互いに反対側の上部表面（１４ａ）と第１酸化物層（５０）に面するゲート層（１４）の底部表面（１４ｂ）とを有する該ゲート層（１４）を形成し、
ゲート層（１４）内で且つゲート層（１４）の上部表面（１４ａ）から開始して、少なくとも一つの第１シリサイド電気的変調領域（２５ａ）及び第２シリサイド電気的変調領域（２５ｂ）であって、第１軸（Ｚ）に直交する第１面（ＸＹ）において互いに離隔され且つ並んで配置されており、且つ、ゲート層（１４）と共に、ゲート領域（２４）を形成する該少なくとも一つの第１シリサイド電気的変調領域（２５ａ）及び第２シリサイド電気的的変調領域（２５ｂ）を形成し、及び
ゲート層（１４）上及び第１電気的変調領域（２５ａ）上及び第２電気的変調領域（２５ｂ）上に、絶縁物質の第２酸化物層（５０）であって、第１酸化物層（５０）と共に、ゲート領域（２４）を取り囲むゲート酸化物層（１２）を形成する該第２酸化物層（５０）を形成する、
ことを包含している方法。
第１軸（Ｚ）に沿って互いに反対側である第１主表面（３ａ）及び第２主表面（３ｂ）を有しており、第１主表面（３ａ）に面する活性区域（７）を包含している半導体ボディ（３）を形成するステップ、
パワーＭＯＳＦＥＴ装置（１）の絶縁ゲート構成体（１５）であって、絶縁物質から構成されており且つ第１主表面（３ａ）上を延在しているゲート酸化物層（１２）及び半導体ボディ（３）から電気的に分離させるべくゲート酸化物層（１２）内に埋設されているゲート領域（２４）を包含している該絶縁ゲート構成体（１５）を活性区域（７）上に形成するステップ、
を包含しており、該絶縁ゲート構成体（１５）を形成するステップが、相次いで、
半導体ボディ（３）の第１主表面（３ａ）上に絶縁性物質の第１酸化物層（５０）を形成し、
第１酸化物層（５０）上に、ポリシリコンのゲート層（１４）であって、第１軸（Ｚ）に沿って互いに反対側の上部表面（１４ａ）と第１酸化物層（５０）に面するゲート層（１４）の底部表面（１４ｂ）とを有する該ゲート層（１４）を形成し、
ゲート層（１４）内で且つゲート層（１４）の上部表面（１４ａ）から開始して、少なくとも一つの第１シリサイド電気的変調領域（２５ａ）及び第２シリサイド電気的変調領域（２５ｂ）であって、第１軸（Ｚ）に直交する第１面（ＸＹ）において互いに離隔され且つ並んで配置されており、且つ、ゲート層（１４）と共に、ゲート領域（２４）を形成する該少なくとも一つの第１シリサイド電気的変調領域（２５ａ）及び第２シリサイド電気的的変調領域（２５ｂ）を形成し、及び
ゲート層（１４）上及び第１電気的変調領域（２５ａ）上及び第２電気的変調領域（２５ｂ）上に、絶縁物質の第２酸化物層（５０）であって、第１酸化物層（５０）と共に、ゲート領域（２４）を取り囲むゲート酸化物層（１２）を形成する該第２酸化物層（５０）を形成する、
ことを包含している方法。
【請求項13】
第１電気的変調領域（２５ａ）及び第２電気的変調領域（２５ｂ）を形成する該ステップが、相次いで、
ゲート層（１４）の上部表面（１４ａ）上に、ゲート層（１４）の上部表面（１４ａ）の第１フェーズ被覆領域（５３”）を被覆し且つ第１面（ＸＹ）に平行で互いに離隔され並んで配置されていてゲート層（１４）の上部表面（１４ａ）の夫々の第１フェーズ露出領域（５３’）を露出させる第１の第１フェーズ開口（５４）及び第２の第１フェーズ開口（５４）を有している第１マスク層（５２）を形成し、
第１マスク層（５２）上及び第１及び第２の第１フェーズ開口（５４）によって露出された第１フェーズ露出領域（５４）上に、金属又は半金属の第１金属層（５６）を形成し、及び
ゲート層（１４）と第１金属層（５６）との間の界面に、夫々の第１フェーズ露出領域（５３’）において、第１の第１フェーズシリサイド領域（５８ａ）及び第２の第１フェーズシリサイド領域（５８ｂ）であって、夫々、第１電気的変調領域（２５ａ）及び第２電気的変調領域（５８ｂ）内に包含される該第１の第１フェーズシリサイド領域（５８ａ）及び該第２の第１フェーズシリサイド領域（５８ｂ）を形成するために一つ又はそれ以上の第１熱処理を実施すること、
を包含している請求項１２に記載の方法。
ゲート層（１４）の上部表面（１４ａ）上に、ゲート層（１４）の上部表面（１４ａ）の第１フェーズ被覆領域（５３”）を被覆し且つ第１面（ＸＹ）に平行で互いに離隔され並んで配置されていてゲート層（１４）の上部表面（１４ａ）の夫々の第１フェーズ露出領域（５３’）を露出させる第１の第１フェーズ開口（５４）及び第２の第１フェーズ開口（５４）を有している第１マスク層（５２）を形成し、
第１マスク層（５２）上及び第１及び第２の第１フェーズ開口（５４）によって露出された第１フェーズ露出領域（５４）上に、金属又は半金属の第１金属層（５６）を形成し、及び
ゲート層（１４）と第１金属層（５６）との間の界面に、夫々の第１フェーズ露出領域（５３’）において、第１の第１フェーズシリサイド領域（５８ａ）及び第２の第１フェーズシリサイド領域（５８ｂ）であって、夫々、第１電気的変調領域（２５ａ）及び第２電気的変調領域（５８ｂ）内に包含される該第１の第１フェーズシリサイド領域（５８ａ）及び該第２の第１フェーズシリサイド領域（５８ｂ）を形成するために一つ又はそれ以上の第１熱処理を実施すること、
を包含している請求項１２に記載の方法。
【請求項14】
第１電気的変調領域（２５ａ）及び第２電気的変調領域（２５ｂ）を形成する該ステップが、更に、相次いで、
該一つ又はそれ以上の第１熱処理を実施した後に、第１金属層（５６）を除去し且つ第１の第１フェーズシリサイド領域（５８ａ）及び第２の第１フェーズシリサイド領域（５８ｂ）をゲート層（１４）上に残存させ、及び
ゲート層（１４）から第１マスク層（５２）を除去する、
ことを包含している請求項１３に記載の方法。
該一つ又はそれ以上の第１熱処理を実施した後に、第１金属層（５６）を除去し且つ第１の第１フェーズシリサイド領域（５８ａ）及び第２の第１フェーズシリサイド領域（５８ｂ）をゲート層（１４）上に残存させ、及び
ゲート層（１４）から第１マスク層（５２）を除去する、
ことを包含している請求項１３に記載の方法。
【請求項15】
第１の第１フェーズシリサイド領域（５８ａ）が第１電気的変調領域（２５ａ）を形成し、
第１電気的変調領域（２５ａ）及び第２電気的変調領域（２５ｂ）を形成する該ステップが、更に、相次いで、
ゲート層（１４）上に第１の第１フェーズシリサイド領域（５８ａ）及び第２の第１フェーズシリサイド領域（５８ｂ）を形成した後に、ゲート層（１４）の上部表面（１４ａ）上及び第１の第１フェーズシリサイド領域（５８ａ）上に、第１の第１フェーズシリサイド領域（５８ａ）及びゲート層（１４）の上部表面（１４ａ）の第１フェーズ被覆領域（６３”）を被覆し且つ第２の第１フェーズシリサイド領域（５８ｂ）を露出させる第１の第２フェーズ開口（６４）を有している第２マスク層（６２）を形成し、
第２マスク層（６２）上及び第１の第２フェーズ開口（６４）によって露出されている第２の第１フェーズシリサイド領域（５８）上に、金属又は半金属からなる第２金属層（６６）を形成し、及び
第２の第１フェーズシリサイド領域（５８ｂ）と第２金属層（６６）との間の界面において、第１軸（Ｚ）に沿って、第２の第１フェーズシリサイド領域（５８ｂ）、第２の第１フェーズシリサイド領域（５８ｂ）、及び第２電気的変調領域（２５ｂ）を形成している第１の第２フェーズシリサイド領域（６８）の上側に、第１の第２フェーズシリサイド領域（６８）を形成するために一つ又はそれ以上の第２熱処理を実施すること、
を包含している請求項１３又は１４に記載の方法。
第１電気的変調領域（２５ａ）及び第２電気的変調領域（２５ｂ）を形成する該ステップが、更に、相次いで、
ゲート層（１４）上に第１の第１フェーズシリサイド領域（５８ａ）及び第２の第１フェーズシリサイド領域（５８ｂ）を形成した後に、ゲート層（１４）の上部表面（１４ａ）上及び第１の第１フェーズシリサイド領域（５８ａ）上に、第１の第１フェーズシリサイド領域（５８ａ）及びゲート層（１４）の上部表面（１４ａ）の第１フェーズ被覆領域（６３”）を被覆し且つ第２の第１フェーズシリサイド領域（５８ｂ）を露出させる第１の第２フェーズ開口（６４）を有している第２マスク層（６２）を形成し、
第２マスク層（６２）上及び第１の第２フェーズ開口（６４）によって露出されている第２の第１フェーズシリサイド領域（５８）上に、金属又は半金属からなる第２金属層（６６）を形成し、及び
第２の第１フェーズシリサイド領域（５８ｂ）と第２金属層（６６）との間の界面において、第１軸（Ｚ）に沿って、第２の第１フェーズシリサイド領域（５８ｂ）、第２の第１フェーズシリサイド領域（５８ｂ）、及び第２電気的変調領域（２５ｂ）を形成している第１の第２フェーズシリサイド領域（６８）の上側に、第１の第２フェーズシリサイド領域（６８）を形成するために一つ又はそれ以上の第２熱処理を実施すること、
を包含している請求項１３又は１４に記載の方法。
【請求項16】
半導体ボディ（３）を形成する該ステップが、活性区域（７）において、パワーＭＯＳＦＥＴ装置（１’）の少なくとも一つの第１基本セル（１’）を形成することを包含しており、
半導体物質の基板から開始して、第１導電型を有しており且つ第１軸（Ｚ）に沿って互いに反対側の夫々の第１主表面（３ａ）及び夫々の第２主表面（３ｂ）を有しているドレイン領域を形成するステップ、
ドレイン領域（５）内において且つドレイン領域（５）の第１主表面（３ａ）から開始して、第１導電型と反対の第２導電型を有している第１ボディ領域（９ａ）を形成するステップ、及び
第１ボディ領域（９ａ）において且つドレイン領域（５）の第１主表面（３ａ）から開始して、第１導電型を有する第１ソース領域（１３ａ）を形成するステップ、
を実施することを包含しており、
第１ボディ領域（９ａ）はドレイン領域（５）及び第１ソース領域（１３ａ）に隣接しており且つ第１ソース領域（１３ａ）とドレイン領域（５）との間に配置された第１チャンネル領域（１３ａ）を画定し、
絶縁ゲート構成体（１５）が、第１軸（Ｚ）に沿って、ドレイン領域（５）及び第１チャンネル領域（１７ａ）の上側に存在しており且つ第１ソース領域（１３ａ）とドレイン領域（５）との間の第１チャンネル領域（１７ａ）を介しての電荷キャリア（１８ａ）の第１流れを制御するために電気的にバイアスさせることが可能であり、及び
第１ソース領域（１３ａ）、ドレイン領域（５）、及び第１ボディ領域（９ａ）が半導体ボディ（３）内に包含されており、ドレイン領域（５）の第１主表面（３ａ）が半導体ボディ（３）の第１主表面（３ａ）を画定しており、且つドレイン領域（５）の第２主表面（３ｂ）が半導体ボディ（３）の第２主表面（３ｂ）を画定している、
請求項１２乃至１５の内のいずれか１項に記載の方法。
半導体物質の基板から開始して、第１導電型を有しており且つ第１軸（Ｚ）に沿って互いに反対側の夫々の第１主表面（３ａ）及び夫々の第２主表面（３ｂ）を有しているドレイン領域を形成するステップ、
ドレイン領域（５）内において且つドレイン領域（５）の第１主表面（３ａ）から開始して、第１導電型と反対の第２導電型を有している第１ボディ領域（９ａ）を形成するステップ、及び
第１ボディ領域（９ａ）において且つドレイン領域（５）の第１主表面（３ａ）から開始して、第１導電型を有する第１ソース領域（１３ａ）を形成するステップ、
を実施することを包含しており、
第１ボディ領域（９ａ）はドレイン領域（５）及び第１ソース領域（１３ａ）に隣接しており且つ第１ソース領域（１３ａ）とドレイン領域（５）との間に配置された第１チャンネル領域（１３ａ）を画定し、
絶縁ゲート構成体（１５）が、第１軸（Ｚ）に沿って、ドレイン領域（５）及び第１チャンネル領域（１７ａ）の上側に存在しており且つ第１ソース領域（１３ａ）とドレイン領域（５）との間の第１チャンネル領域（１７ａ）を介しての電荷キャリア（１８ａ）の第１流れを制御するために電気的にバイアスさせることが可能であり、及び
第１ソース領域（１３ａ）、ドレイン領域（５）、及び第１ボディ領域（９ａ）が半導体ボディ（３）内に包含されており、ドレイン領域（５）の第１主表面（３ａ）が半導体ボディ（３）の第１主表面（３ａ）を画定しており、且つドレイン領域（５）の第２主表面（３ｂ）が半導体ボディ（３）の第２主表面（３ｂ）を画定している、
請求項１２乃至１５の内のいずれか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、改良した絶縁ゲート構造を具備するパワーＭＯＳＦＥＴ装置、及びその製造プロセスに関するものである。特に、該絶縁ゲート構造は、ゲート酸化物層内に埋め込まれたゲート領域を有しており、そのゲート領域はポリシリコンのゲート層とゲート領域の電気抵抗の局所的修正を可能とする複数個のシリサイド電気的変調領域とを有している。
【背景技術】
【0002】
知られているように、パワー装置は、例えば禁止状態において１７００Ｖに到達する電圧及び導通状態において高々数十又は数百アンペアの電流での、高い電圧及び電流で動作すべく設計される電子装置である、
特に、半導体装置は、例えば、シリコン、窒化ガリウム（ＧａＮ）、シリコンカーバイド（ＳｉＣ）、砒化ガリウム（ＧａＡｓ）に基づくものが知られている。例えば、高い熱容量のために、ＳｉＣは、約４４０℃までの温度で動作することが可能であり且つ高いパワー（数百ワット）に耐える能力を有しており且つ高周波数（数百ＭＨｚ）でも動作することが可能である。
特に、半導体装置は、例えば、シリコン、窒化ガリウム（ＧａＮ）、シリコンカーバイド（ＳｉＣ）、砒化ガリウム（ＧａＡｓ）に基づくものが知られている。例えば、高い熱容量のために、ＳｉＣは、約４４０℃までの温度で動作することが可能であり且つ高いパワー（数百ワット）に耐える能力を有しており且つ高周波数（数百ＭＨｚ）でも動作することが可能である。
【0003】
パワー装置は、多数の応用分野において使用されている。例えば、スイッチング電源（ＳＭＰＳ）、オーディオアンプ、エンジン制御、エネルギ変換装置、ハイブリッド及び電気乗物用の自動車分野における装置、として一般的に使用されている。
【0004】
例えば、パワー装置は、パワーダイオード、フィンガー電極構造を具備するパワートランジスタ、サイリスタ、ＭＯＳＦＥＴ（金属－酸化物－半導体電界効果トランジスタ）、及びＳＪ－ＭＯＳＦＥＴ（スーパージャンクションＭＯＳＦＥＴ）を包含している。
【0005】
しかしながら、パワー装置の電気的制御は、例えばパワー装置の活性区域の広範囲の広がりに起因するか、又は、制御信号（例えば、ソース電圧）の伝播において遅延を発生させてその結果パワー装置の状態のスイッチング（例えば、オン／オフ状態）における遅延を発生させる場合があるパワー装置の特定のレイアウトに起因して、臨界的な側面を提示する場合があることが知られている。
【0006】
特に、パワー装置は、異なる時間において局所的にスイッチ（即ち、パワー装置の幾つかの領域では他の領域より前にオン／オフスイッチする）する場合があり、そのことは電気的性能の劣化及びパワー装置の損傷の危険性に通ずるものであることが知られている。実際に、パワー装置の状態のスイッチングが全部のパワー装置内において一様で且つ同時的な態様でするのではなく異なる時間で発生する場合には、パワー装置の特定の局所化した領域において高い電流密度（一般的に、設計段階において考慮され且つ予定されたものよりも一層高い）が発生する場合があり、そのことはこれらの領域の過剰な加熱を発生させる場合があり、それはジュール効果によってパワー装置に損傷を発生させる場合がある。
【0007】
従って、現在知られているパワー装置は、制御信号の送信において制限を課しており、そのことは信頼性を低下させ且つ動作及び電気的性能を劣化させることとなる。
【0008】
更に、現在、例えば、パワー装置の他の領域に関してシフトされた（例えば、延期させるか又は先取りさせる）スイッチングを可能とさせるため、そうでなければパワー装置全体において同時的且つ均一なスイッチングを可能とさせるために、パワー装置の予め定めた領域において制御信号を故意に遅延又は加速させることによって、パワー装置の設計条件に基づいて制御信号の伝播の局所的制御を可能とさせる簡単で低コストの解決手段は知られていない。その結果、適用例及び使用の所望条件に基づいて、パワー装置が実質的に同時的に（例えば、約５０ｎｓより短い時間間隔で）全ての点においてスイッチするような態様で、そうでなければ他の領域の前に幾つかの領域をスイッチさせるような態様で、パワー装置を効果的に制御することは可能ではない。
【発明の概要】
【発明が解決しようとする課題】
【0009】
本発明の目的とするところは、従来技術の欠点を解消する、改良した絶縁ゲート構造を具備するパワーＭＯＳＦＥＴ装置、及びその製造方法を提供することである。
【課題を解決するための手段】
【0010】
本発明によれば、特許請求の範囲に定義される如く、改良した絶縁ゲート構造を具備するパワーＭＯＳＦＥＴ装置、及びその製造方法が提供される。
【0011】
本発明をより良く理解するために、添付の図面を参照して、純粋に非制限的な例としての好適実施例について以下に説明する。
【図面の簡単な説明】
【0012】
【発明を実施するための形態】
【0013】
特に、図面中の実例は、互いに直交している軸Ｘと、軸Ｙと、軸（第１軸）Ｚによって画定される３軸カーテシアン系を参照して図示されている。
【0014】
以下の説明において、種々の実施例間において共通の要素には同一の参照番号を付してある。
【0015】
図１は、例として提供され且つ記載される１実施例に基づくパワー装置（詳細には、パワーＭＯＳＦＥＴ型）１を示している。特に、図１は、例として、パワー装置１の基本セル１’を示しているが、当業者に既知である態様で、パワー装置１は、例えば、並列的に、互いに電気的に接続されている複数個の基本セル１’を包含する場合がある。
【0016】
パワー装置１の基本セル１’は、軸Ｙと平行な主要な延長方向を有しており、且つ図１は軸Ｘ及びＺによって定義される面ＸＺにおける、従って前述した主要な延長方向に対して垂直な方向における、基本セル１’の断面図を示している。
【0017】
基本セル１’は、例えばＳｉＣ又はシリコン等の半導体物質からなる半導体ボディ３を包含しており、それは前部表面（又は第１主表面）３ａと後部表面（又は第２主表面）３ｂとを有している。半導体ボディ３は、全ての基本セル１’に対して共通であり、且つドレイン領域５を有しており、ドレイン領域５は、第１導電型（例えば、Ｎ型）及び第１導電型値を有しており、且つ後部表面３ｂから開始して前部表面３ａへ向かって半導体ボディ３内を延在している。ドレインメタリゼーション６が、ドレイン領域５と直接的に電気的にコンタクトして後部表面３ｂ上を延在しており且つ電気的ドレイン端子を形成している。
【0018】
第１ボディ領域９ａ及び第２ボディ領域９ｂが、前部表面３ａから開始して後部表面３ｂへ向かって且つ後部表面３ｂに到達すること無しに半導体ボディ３内を延在しており、且つドレイン領域５を介して、互いに（軸Ｘに平行な方向において）及び後部表面３ｂから（軸Ｚに平行な方向において）物理的に分離されている。第１ボディ領域９ａ及び第２ボディ領域９ｂの両方が第２導電型（ここでは、Ｐ型）及び第２導電型値を有している。
【0019】
第１ソース領域１３ａ及び第２ソース領域１３ｂは、第１導電型（ここでは、Ｎ型）及び第１導電型値よりも一層高い第３導電型値を有しており、前部表面３ａから開始して、夫々、第１ボディ領域９ａ及び第２ボディ領域９ｂ内に延在している。軸Ｘに対して平行な方向において、各ソース領域１３ａ、１３ｂは、第１チャンネル領域１７ａ及び第２チャンネル領域１７ｂを夫々形成している（従って、それらは第２導電型値を有している）第１ボディ領域９ａ及び第２ボディ領域９ｂの夫々の部分を介して、ドレイン領域５から物理的に離隔されている（即ち、或る距離に配置されている）。
【0020】
純粋に非制限的な例として、基本セル１’は、例えば１５０ｎｍと１０００ｎｍとの間で特に約５００ｎｍのボディ領域９ａ，９ｂのチャンネル長Ｌｃｈ例えば、軸Ｘに平行な方向に測定）と、１×１０１５オン数／ｃｍ３５×１０１７オン数／ｃｍ３間で例えば約２×１０１６オン数／ｃｍ３ドレイン領域５の第１ドーピング値と、ほぼ１×１０１３オン数／ｃｍ３５×１０１５オン数／ｃｍ３の間のボディ領域９ａ，９ｂの注入用の第２ドーピング値と、１×１０１５オン数／ｃｍ３５×１０１６オン数／ｃｍ３の間で例えば約１×１０１６オン数／ｃｍ３ソース領域１３ａ，１３ｂの注入用の第３ドーピング値、とを有することが可能である。
【0021】
パワー装置１は、更に、ゲート構成体（「絶縁ゲート構成体」ともいう）１５を包含しており、それは、図１に例示として示されている実施例においては、軸Ｚに沿って、ボディ領域９ａ，９ｂのチャンネル領域１７ａ，１７ｂ及びボディ領域９ａ，９ｂの間で軸Ｘに沿って配置されているドレイン領域５の部分の上方に位置している。
【0022】
ゲート構成体１５は、前部表面３ａ上の酸化物層（又はゲート酸化物層）１２、及び半導体ボディ３から（特に、半導体ボディ３の前部表面３ａから）物理的に且つ電気的に分離されるように酸化物層１２内に埋設されているゲート領域２４、を包含している。ゲート領域２４は、当業者にとってそれ自身既知の態様で、ゲートメタリゼーション（不図示）へ電気的に接続されている。
【0023】
酸化物層１２は、例えば二酸化シリコン（ＳｉＯ２等の酸化物のような絶縁物質から構成されている。
【0024】
ゲート領域２４は、ポリシリコンのゲート層１４を包含しており、それは、図１における例として示した実施例においては、軸Ｚに沿って、ボディ領域９ａ，９ｂのチャンネル領域１７ａ，１７ｂ及びボディ領域９ａ，９ｂの間に軸Ｘに沿って配置されているドレイン領域５の部分の上方に位置している。特に、ゲート層１４は、ドープしたポリシリコンから構成されており、例えば、第１電気的導電型（ここでは、Ｎ型）及び、純粋に例示として、約５×１０１８オン数／ｃｍ３約１×１０２１オン数／ｃｍ３の間で例えば約５×１０１９オン数／ｃｍ３ある第４ドーピング値を有している。
【0025】
ゲート領域２４は、更に、ＴｉＳｉ２ＣｏＳｉ２ＮｉＳｉ、ＷＳｉ２のシリサイドからなる複数個の電気的変調領域（又は島状部）２５を包含している。以下の説明において例として検討するものは、電気的変調領域２５がＴｉＳｉ２らなるものとする場合であるが、その他のシリサイド（即ち、金属又は半金属とシリコンとによって形成される二元化学化合物）も同様に使用することが可能である。電気的変調領域２５は、例えば、ゲート層１４内に収容されており且つ図４を参照して後に詳述する。
【0026】
ソースメタリゼーション１６（金属等の導電性物質の電気的ソース端子を画定している）が酸化物層１２上及び酸化物層１２によって被覆されていない箇所の前部表面３ａ上を延在しており、且つソース領域１３ａ，１３ｂ及びボディ領域９ａ，９ｂと直接電気的にコンタクトしており、従って、それらは互いに電気的に結合されている。
【0027】
オプションとして、且つ更に図示又は説明することの無い態様で、一つ又はそれ以上のパッシベーション層がソースメタリゼーション１６上を延在する場合がある。
【0028】
実際には、ドレインメタリゼーション６と、ドレイン領域５と、第１ボディ領域９ａと、第１ソース領域１３ａと、ゲート層１４と、酸化物層１２と、ソースメタリゼーション１６とが第１装置部分１ａを形成し、一方、ドレインメタリゼーション６と、ドレイン領域５と、第２ボディ領域９ｂと、第２ソース領域１３ｂと、ゲート層１４と、酸化物層１２と、ソースメタリゼーション１６とが第２装置部分１ｂを形成している。
【0029】
図２は、軸Ｘ及びＹによって定義される面ＸＹ（「第１面ＸＹ」とも呼称する）に平行な平面図でパワー装置１を示しており、簡単化のために、ゲート構成体１５及びソースメタリゼーション１６は図示していない。
【0030】
図２から理解されるように、装置部分１ａ，１ｂのチャンネル領域１７ａ，１７ｂは、第１軸Ｙと平行な方向において、例えば、互いに等しく且つ、例えば、約１００ｎｍと約１μｍとの間のチャンネル延長Ｗｃｈチャンネル長Ｗｃｈも呼称される）に等しい幅を有している。
【0031】
更に、図２から理解されるように、基本セル１’はパワー装置１の活性領域７内に延在しており、複数個の基本セル１’の場合には、それらも同様に活性領域７内に延在してゲート構成体１５を共用する。特に、半導体ボディ３は、閉じた形状を有しており且つパワー装置１の活性領域７の境界を定めるフィールド分離領域１１（ＳｉＯ２の絶縁物資からなる）を包含している。分離領域１１は、活性領域７（及びその結果１つ又はそれ以上の基本セル１’）を半導体ボディ３の残部から電気的に分離する機能を有している。従って、活性領域７及びその中に包含される該一つ又はそれ以上の基本セル１’は、半導体ボディ３内に包含されるが活性領域７外部に設けられることのある更なる装置に関してガルバニック絶縁されている。
【0032】
詳細には、多数の基本セル１’の場合には、それらの各々がドレイン領域５、ドレインメタリゼーション６、及びソースメタリゼーション１６を共有する。更に、基本セル１’は全ての基本セル１’に対して共通のゲート層１４を共有する。
【0033】
例えば、図３Ａはパワー装置１の１実施例を平面図で示してあり、そこでは、簡単化のために、ソースメタリゼーション１６及びゲート領域２４は図示していない。図３Ａにおいて、パワー装置１は一体的に電気的に接続された多数の基本セル１’を包含している。
【0034】
図３Ａに示されるように、基本セル１’は、軸Ｙに対して且つ基本セル１’のアレイを形成するように各基本セル１’の主要延長方向に対して平行な整合軸２０に沿って互いに整合させることが可能である。即ち、各基本セル１’の第１及び第２ソース領域１３ａ及び１３ｂは、整合軸２０に対する直交する方向において互いに整合している。ゲート構成体１５は各基本セル１’の上方に位置しており且つ整合軸２０に対して平行である夫々の主要延長方向１９を有している。例えば、ゲート構成体１５は、ここでは、ストリップ形状であり、該主要延長方向における主要延長部を具備している。
【0035】
図３Ｂは、パワー装置１の異なる実施例を平面図で示しており、簡単化のために、ソースメタリゼーション１６及びゲート領域２４は図示していない。図３Ｂにおいて、パワー装置１は、互いに電気的に接続されている多数の基本セル１’を包含している。
【0036】
図３Ｂに示したように、ゲート構成体１５は、例えば軸Ｘに対して平行である主要延長方向を有する主要部分１５’、及び主要部分１５’に対して横断する態様で主要部分１５’から延在している複数個の二次的部分（即ちゲートフィンガー）１５”を有することが可能である。即ち、各二次的部分１５”は、主要延長方向１９に対して横断方向でありここでは、例えば、軸Ｙに対して平行である夫々の主要延長部を有している。例えば、主要部分１５’は、ここでは、前述した主要延長方向１９を有しているストリップ形状であり、一方、二次的部分１５”は、軸Ｙに沿って互いに反対側である主要部分１５’の両側に２個ずつ延在することが可能であり、二次的部分１５”の各対は同軸上の夫々の二次的部分１５”を有する場合がある（即ち、夫々の主要部分は軸Ｙに対して平行な方向に互いに整合している）。
【0037】
各二次的部分１５”は、例えば、軸Ｚに沿って、基本セル１’の夫々の一つの上側に存在することが可能である。その結果、各基本セル１’は、第１及び第２ソース領域１３ａ及び１３ｂを有しており、それらは、例えば、主要延長方向１９に平行な方向に互いに整合されている。
【0038】
図４は、図１に示した断面線ＩＶ－ＩＶに沿って取られ且つゲート層１４及び電気的変調領域２５に対応する区域において取られたパワー装置１の長手断面図を示している。詳細には、この図は、軸Ｙ及びＺによって定義される面ＹＺ内のものである。図示を簡単化するために、図４はソースメタリゼーション１６及びドレインメタリゼーション６を図示していない。
【0039】
図４は、電気的変調領域２５を図示している。純粋に非制限的例として、図４は、第１電気的変調領域２５ａと、第２電気的変調領域２５ｂと、第３電気的変調領域２５ｃとを示しているが、電気的変調領域の数は可変であり、例えば、２個又は３個を越える数とすることが可能である。
【0040】
詳細には、ゲート層１４は、軸Ｚに沿って互いに反対側にある上部表面１４ａ及び底部表面１４ｂを有している。上部表面１４ａは、ソース層１４とソースメタリゼーション１６との間に軸Ｚに沿って配置されている酸化物層１２の上部部分１２ａに面しており、一方、底部表面１４ｂは、ゲート層１４とドレイン領域５との間に軸Ｚに沿って配置されている酸化物層１２の底部部分１２ｂに面している。
【0041】
電気的変調領域２５は、上部表面１４ａに面し且つ面ＸＹ内において互いに離隔され且つ並んで配置（即ち、互いに並んで配置）されるようにゲート層１４の上部表面１４ａにおいてゲート層１４内を延在している。
【0042】
特に、電気的変調領域２５は、面ＸＹに対して平行な方向において互いに或る距離にあり、例えば、それらは、アレイ及び／又はマトリックスパターンを形成するために軸Ｘ及び／又は軸Ｙに沿った互いに整合しており、純粋に例示として、図４は、軸Ｙに沿って整合されている電気的変調領域２５ａ，２５ｂ，２５ｃを図示している。電気的変調領域２５は、ゲート層１４によって、面ＸＹに対して平行な方向において互いに離隔して配置されている。
【0043】
詳細には、電気的変調領域２５は、上部表面１４ａから底部表面１４ｂへゲート層１４内を延在している。電気的変調領域２５は、底部表面１４ｂに到達するか、又は底部表面１４ｂから軸Ｚに沿って或る距離まで延在することが可能である。更に、電気的変調領域２５は、ゲート層１４の外部へ突出し且つ部分的に酸化物層１２の上部部分１２ａ内に延在することが可能である。
【0044】
電気的変調領域２５は、面ＸＹに平行な面において、正方形、三角形、矩形、六角形等の閉じた多角形である形状（即ち、断面）を有している。以下の説明においては、例示として、電気的変調領域２５は、正方形形状を有するものとして検討するが、その他の形状とすることも可能である。
【0045】
各電気的変調領域２５は、軸Ｚに沿って測定した厚さｔｓｉｌｉｃ例えば、軸Ｚに沿って互いに反対側の電気的変調領域２５の、例えば、上部表面と底部表面との間で測定した最大厚さ）を有しており、且つ面ＸＹに対して平行な面内において測定した拡張面積Ａｓｉｌｉｃ例えば、最大拡張面積）を有している。更に、２個を越える電気的変調領域２５に対して、面ＸＹに平行な方向において互いに隣接している各対の電気的変調領域２５は、最小距離Ｄｓｉｌｉｃ有しており、それは、例えば、軸Ｘ又は軸Ｙに沿って測定した電気的変調領域２５の間の最小距離である。
【0046】
面ＸＹに平行な面における電気的変調領域２５の形状、厚さｔｓｉｌｉｃ拡張面積Ａｓｉｌｉｃ及び最小距離Ｄｓｉｌｉｃ、以下の説明において、電気的変調領域２５の構造パラメータとも呼称される。
【0047】
電気的変調領域２５は、互いに異なる場合のある構造パラメータを有している。即ち、電気的変調領域２５の内の少なくとも一つは、他の電気的変調領域２５のものとは異なる構造パラメータ（形状、厚さｔｓｉｌｉｃ拡張面積Ａｓｉｌｉｃび最小距離Ｄｓｉｌｉｃの内の少なくとも一つを有する場合がある。代替的に、全ての電気的変調領域２５が同じ構造パラメータを有する場合がある。
【0048】
図４における例によって検討する実施例において、電気的変調領域２５ａ，２５ｂ，２５ｃは同じ形状、拡張面積Ａｓｉｌｉｃ及び最小距離Ｄｓｉｌｉｃ有しているが、厚さｔｓｉｌｉｃ異なっている。
【0049】
特に、電気的変調領域２５の構造パラメータは、パワー装置１が使用される適用例に対する予め定義された特定のターゲットを達成するために、パワー装置１の設計の段階においてヒューリスティック的に選択される。
【0050】
実際に、シリサイドは、ゲート層１４のポリシリコンのものよりも通常かなり低い電気的固有抵抗を有しており、例えば、約２桁だけ一層低い。例えば、ポリシリコンの電気的固有抵抗は約１Ω・ｍと約１００Ω・ｍとの間であり、且つＴｉＳｉ２電気的固有抵抗は約０．０１Ω・ｍと約１Ω・ｍとの間である。その結果、電気的変調領域２５の存在は、電気的変調領域２５が存在しない場合と比較して、ゲート領域２４の全体的な電気抵抗を減少させ、取り分け、ゲート領域２４の電気抵抗の局所的変調を可能とさせ、パワー装置１の電気特性（例えば、パワー装置１の所定の領域においてのオン状態からオフ状態へのスイッチング及びその逆の速度）の局所化され且つ選択的な変化を可能とさせる。
【0051】
特に、幾つかの適用例において、一層低い電気抵抗にあるゲート領域２４の一つ又はそれ以上の第１部分と、該ゲート領域２４の該一つ又はそれ以上の第１部分に並んで配置された一層高い電気抵抗にあるゲート領域２４の一つ又はそれ以上の第２部分と、を有することが有用である場合がある。この場合には、ゲート領域２４の該一つ又はそれ以上の第１部分は、電気的変調領域２５を包含しており、一方、ゲート領域２４の該一つ又はそれ以上の第２部分はそうではない。
【0052】
更に、電気的変調領域２５の構造パラメータ及びゲート構成体１５における電気的変調領域２５の数を変化させることの可能性は、一層高い精度でゲート領域２４の電気抵抗の制御を設計段階において可能とさせる。例えば、ゲート領域２４の該一つ又はそれ以上の第１部分の一つ又はそれ以上の第１サブ部分が、ゲート領域２４の該一つ又はそれ以上の一つ又はそれ以上の第２サブ部分（該一つ又はそれ以上の第１サブ部分と並んで配置されており且つ該一つ又はそれ以上の第１サブ部分よりも一層高い電気抵抗を有している）と相対的に、以下のこと、即ち、一層多数の電気的変調領域２５、一層大きな厚さｔｓｉｌｉｃ一層大きな拡張面積Ａｓｉｌｉｃ及び一層小さな最小距離Ｄｓｉｌｉｃの内の少なくとも一つを提供することが可能である。
【0053】
純粋に例として、ここで図３Ａの実施例について検討すると、ゲート構成体１５はストリップ形状をしており且つ主要延長方向１９を有している。その結果、ゲート層１４も該主要延長方向１９にその主要延長部を有しており且つ主要延長方向１９において互いに反対側の第１端部１４’及び第２端部１４”を有している（図４）。例えば、ゲート領域２４の電気抵抗が第１端部１４’から第２端部１４”にかけて増加することが必要とされる。この場合に、第１端部１４’から第２端部１４”にかけて、ゲート領域２４は、以下の基準、即ち、電気的変調領域２５の数が減少、厚さｔｓｉｌｉｃ減少、拡張面積Ａｓｉｌｉｃ減少、及び最小距離Ｄｓｉｌｉｃ増加、の内の少なくとも一つの態様で設計される。例えば、図４は、厚さｔｓｉｌｉｃが第１端部１４’から第２端部１４”にかけて減少することを介してゲート領域２４の電気抵抗が第１端部１４’から第２端部１４”にかけて増加している場合を示している。
【0054】
図５は、図４のゲート構成体１５の平面図を示している。図５に例示として示した実施例においては、電気的変調領域２５は面ＸＹに平行な面内において側部Ｐ（例えば、約０．２μｍよりも大きく且つ、例えば、約１μｍに等しい）を具備する正方形形状を有している。更に、電気的変調領域２５は、例えば、主要延長方向１９において、等距離だけ互いに離隔されている。
【0055】
図６は、ゲート領域２４の更なる例、特に、ゲート層１４における電気的変調領域２５の配置、の平面図における模式的例示である。
【0056】
特に、図６は、パワー装置１の更なる実施例を平面図で示しており、その場合には、図示を簡略化するために、ソースメタリゼーション１６及び酸化物層１２は図示していない。図６において、パワー装置１は、例として、電気的に一体的に接続されている多数の基本セル１’を包含している。
【0057】
図６に示されるように、ゲート領域２４は、ゲートバスとして動作し且つ、例えば、ゲートメタリゼーションを結合させることが可能なゲートパッド２４'''へ結合されている主要部分２４’を提供する場合がある。例えば、主要部分２４’は、例えば、正方形フレームなどの多角形フレームの形状を有しており、且つ該多角形フレーム内側に延在する（即ち、外部的に区画を定める）内部領域を画定する。この内部領域内にはゲート領域２４の二次的部分２４”が延在しており、各二次的部分２４”は夫々の基本セル１’の一部を形成しており（即ち、図１に示されるように、軸Ｚに沿って、夫々の第１装置部分１ａ及び夫々の第２装置部分１ｂの上側に存在している）且つ夫々のゲートフィンガーを形成している。各二次的部分２４”は主要部分２４’に結合されている夫々の端部（例えば、軸Ｙに沿って互いに反対側）を有している。例えば、二次的部分２４”は、互いに且つ軸Ｙに対して平行であるように、軸Ｙに沿って互いに反対側である正方形フレームの側部間に延在している。
【0058】
電気的変調領域２５は、二次的部分２４”の幾つかにおいて（オプションとして主要部分２４’の一部）及び／又は二次的部分２４”の予め定めた区域においてのみ延在する場合がある。
【0059】
例えば、電気的変調領域２５は、第１組の二次的部分２４”において延在しているが第２組の二次的部分２４”においては延在していない場合がある。例として且つ図６に示したように、該第１組は、例えば軸Ｘに沿って、ゲートパッド２４'''に関してゲート領域２４の反対側上を延在しており、一方、該第２組は、該ゲートパッド２４'''と該第１組との間に延在している。その結果、該第１組の二次的部分２４”は一層低い電気抵抗を有するゲート領域２４の第１部分を形成し、且つ該第２組の二次的部分２４”は一層高い電気抵抗を有するゲート領域２４の第２部分を形成している。例えば、約半分の二次的部分２４”が該第１組に属しており、且つ約半分の二次的部分２４”が該第２組に属している。オプションとして、電気的変調領域２５も、例えば、該第１組の二次的部分２４”において、主要部分２４’内を延在している。
【0060】
更に、電気的変調領域２５は、二次的部分２４”の端部区域においてではなく二次的部分２４”の中央区域内を延在する場合がある。特に、二次的部分２４”の中央区域は、軸Ｙに沿って、中央に配置されており且つ二次的部分２４”の端部区域の間に配置されている二次的部分２４”の領域（例えば、それらは主要部分２４’に結合されている二次的部分２４”の端部から等距離であるように配置されている）であって、一方、二次的部分２４”の端部区域は、二次的部分２４”の該中央区域と並んで配置されており且つ主要部分２４’へ結合されている二次的部分２４”の前記端部を画定している。従って、電気的変調領域２５が設けられている各二次的部分２５に対して、二次的部分２４”の端部区域は一層高い電気抵抗を有するゲート領域２４の第２部分を形成している。
【0061】
既知の態様において、使用期間中に、パワー装置１は、ソースメタリゼーション１６へソース電圧ＶＳ例えば、接地基準電圧ＧＮＤ）を印加することによってバイアスされ、一方、ドレイン電圧ＶＤ例えば、３０Ｖ乃至１７００Ｖ）がドレインメタリゼーション６へ印加される。更に、夫々（図２に示したように）、チャンネル領域１７ａ，１７ｂを介して電荷キャリア（ここでは電子）の夫々の流れを発生させるために、ゲートメタリゼーションを介して、ゲート領域２４がゲート電圧ＶＧバイアスされると、パワー装置は導通状態（ＯＮ状態）となり、そうでない場合には、パワー装置は禁止状態（ＯＦＦ状態）にある。従って、使用において、パワー装置１の全体的な導通は、電子１８ａ，１８ｂ（各々が夫々の装置部分１ａ，１ｂに対応している）の流れの両方の関数である。
【0062】
図７Ａ乃至７Ｇは、パワー装置１，特に図４の実施例、を製造するプロセスの夫々の段階を示している。図７Ａ乃至７Ｇの製造プロセスは図４のパワー装置１（例えば、電気的変調領域２５が異なる厚さｔｓｉｌｉｃ軸Ｙに沿って等間隔で離隔されている例）を参照して例示するものであるが、前述したパワー装置１のその他の実施例の製造も同様のものであり且つ以下に説明することから当業者には自明のことである。従って、その更なる説明は割愛する。
【0063】
図７Ａを参照すると、最初に、半導体ボディ３がそれ自身既知の態様で形成される。図示を簡単化するために、図７Ａ乃至７Ｇは、ドレイン領域５，ボディ領域９ａ，９ａ又はソース領域１３ａ，１３ｂを図示していない。
【0064】
特に、半導体物質の基板（それは、本説明の文脈においては、例えば、ＳｉＣからなり且つＮ型の第１導電型を有している）が設けられ、その上に複数個のエピタキシャル層（不図示）が形成される。該基板上のエピタキシャル成長の結果、ドレイン領域５が形成される。
【0065】
次いで、それ自身既知の技術によって且つ前部表面３ａから開始して、パワー装置１の活性領域７の区画を決定する分離領域１１が半導体ボディ３内に形成される。
【0066】
次いで、それ自身既知の態様で且つリソグラフィ技術を介して、ボディ領域９ａ，９ｂの形成及びその後のボディ領域９ａ，９ｂ内のソース領域１３ａ，１３ｂの形成が続く。しかしながら、ボディ領域９ａ，９ｂの形成より前又は同時に、それ自身既知の態様で、ソース領域１３ａ，１３ｂの形成を行うことも当業者には自明のことであると思われる。例えば、ボディ領域９ａ，９ｂの形成は、第２導電型（ここでは、例えば、ボロン、インジウム、及びアルミニウムのイオンを介してのＰ型）を有する第１ドーパント及び上述した第２ドーピング値（約１×１０１２オン数／ｃｍ２１×１０１３オン数／ｃｍ２間）に等しい濃度での第１注入と、それに続く該第１ドーパントの再分布及び活性化を可能とさせる熱アニーリングステップ（例えば、迅速熱アニーリング、ＲＴＡ、の場合には数十秒の間で且つ炉の場合には数時間の間の時間にわたり９００℃と１１００℃との間の温度において、例えば、窒素又はアルゴン雰囲気においての保護された環境で行われる）とによって行われる。その代わりに、ボディ領域９ａ，９ｂ内のソース領域１３ａ，１３ｂの形成は、第１導電型（ここでは、例えば、砒素、燐、又はアンチモニーのイオンを介してのＮ型）及び上述した第３ドーピング値（約５×１０１５オン数／ｃｍ２５×１０１６オン数／ｃｍ２の間）に等しい濃度を有する第２ドーパントの第２注入と、それに続く該第２ドーパントの再分布及び活性化を可能とさせる熱アニーリングステップとによって行われる。
【0067】
この様に、半導体ボディ３が図１に示されるように得られる。
【0068】
再度図７Ａを参照すると、半導体ボディ３の前部表面３ａ上に第１酸化物層５０を形成する。酸化物（例えば、シリコン酸化物）等の絶縁性物質の第１酸化物層５０は、酸化物層１２の底部部分１２ｂを形成するためである。例えば、第１酸化物層５０は半導体ボディ３の前部表面３ａにわたって一様な態様で延在している。特に、第１酸化物層５０は、熱酸化、ウエット陽極酸化、化学蒸着（ＣＶＤ）、及びプラズマ陽極酸化等の技術を介して形成される。例えば、第１酸化物層５０は、半導体ボディ３の前部表面３ａ上にシリコン酸化物を形成させるために半導体ボディ３のシリコンと反応する酸素を得るために酸素雰囲気中において熱プロセスを実施することにより形成される。
【0069】
次いで、第１酸化物層５０上にゲート層１４が形成される（即ち、半導体ボディ３に面する第１酸化物層５０の底部表面と反対側の第１酸化物層５０の上部表面上に）。例えば、ゲート層１４は、第１酸化物層５０上を一様な態様で延在している。特に、ゲート層１４は、ポリシリコン（特に、ここではＮ型で、例えば、約５×１０１８オン数／ｃｍ２約１×１０２１オン数／ｃｍ２の間の第４ドーピング値を有しているドープしたポリシリコン）からなり、且つドープしたポリシリコンの化学蒸着又はポリシリコンの化学蒸着とそれに続くドーパント種のイオン注入を介しての該ポリシリコンのドーピング等の技術を介して形成される。例えば、ゲート層１４は、それ自身既知の態様で、低圧化学蒸着（ＬＰＣＶＤ）を介して形成される。
【0070】
図７Ｂを参照すると、次いで、ゲート層１４上、即ちゲート層１４の上部表面１４ａ上、に第１マスク層５２が形成される。特に、第１マスク層５２は、ゲート層１４の上部表面１４ａの第１フェーズ露出領域５３’を露出させ、且つゲート層１４の上部表面１４ａの第１フェーズ被覆領域５３”を被覆する。詳細には、第１フェーズ露出領域５３’は、面ＸＹにおいて、例えば軸Ｙに沿って、互いに並んで且つ離隔されて配置され（即ち、或る距離で横方向に配置）、即ち、第１フェーズ露出領域５３’は、平面図において互いにずらされている（即ち、面ＸＹに平行に）。例として検討する実施例においては、第１フェーズ露出領域５３’は、軸Ｙに沿って等距離離隔されている。より詳細には、第１マスク層５２は、複数個の第１フェーズ開口５４を有しており、該開口は第１マスク層５２を貫通して延在して第１フェース露出領域５３’を露出させており、第１フェーズ開口５４は面ＸＹ内において互いに並んで且つ互いに離隔して、且つ例として、軸Ｙに沿って等距離離隔して、配置されている。
【0071】
例えば、且つ以下において例として考察すると、第１マスク層５２はシリコン酸化物等の酸化物から構成されているが、第１マスク層５２を生成するために、窒化物又はフォトレジスト等の、その他の物質を使用することも可能である。特に、第１酸化物マスク層５２は、ゲート層１４の上部表面１４ａ上で一様に実施される、第１中間酸化物層（不図示であり且つシリコン酸化物等の酸化物からなる）の付着を介して形成される。該第１中間酸化物層の付着は、第１酸化物層５０のものと同様に実施されるものであるから、その詳細な説明は割愛する。該第１中間酸化物層の付着に続いて、第１の第１フェーズエッチが行われ、それは該第１中間酸化物層の対応する部分を除去することによって第１フェーズ開口５４を形成して第１マスク層５２を画定する。例えば、該第１の第１フェーズエッチは、ウエットエッチ（例えば、ＨＦベース）又はプラズマエッチ（例えば、ＸｅＦ２はＳＦ６の塩素又はフッ素化合物を介して）であり、且つ該第１中間酸化物層の除去すべき部分（即ち、軸Ｚに沿って、第１フェーズ露出領域５３’の上側にある第１フェーズ開口５４を形成する部分）を露出させたまま該第１中間酸化物層を被覆する第１エッチングマスク（不図示）を介して実施される。より詳細には、これは、既知のリソグラフィ技術を介して該第１中間酸化物層上に該第１エッチングマスクを形成し、該第１エッチングマスクを介して該第１の第１フェーズエッチを実施し、次いで該第１エッチングマスクを除去（例えば、適宜の化学溶媒の使用を介して）することによって行われる。
【0072】
図７Ｃを参照すると、第１金属層５６が、第１マスク層５２上、及びゲート層１４の上部表面１４ａの第１フェーズ露出領域５３’上に形成される。詳細には、第１金属層５６は、第１フェーズ露出領域５３’を被覆するような態様で第１フェーズ開口５４内にも形成される。第１金属層５６は、金属又は半金属からなり、それは、シリコンと反応することによって、シリサイドを形成することが可能である。例えば、第１金属層５６は、Ｔｉ，Ｃｏ，Ｎｉ，Ｗからなり、以下において非制限的な例によって考察した場合には、第１金属層５６はＴｉからなる。例えば、第１金属層５６は、陰極スパッタリング又は電気鍍金等のそれ自身既知の態様で形成される。
【0073】
図７Ｄを参照すると、第１フェーズシリサイド領域５８は、第１フェーズ露出領域５３’内に形成される。特に、第１フェーズシリサイド領域５８は、夫々の電気的変調領域２５内に包含されており且つゲート層１４内に存在するシリコン及び第１金属層５６内に存在するチタンから開始して発生されたシリサイドから構成されている。例示として考察している実施例においては、第１の第１フェーズシリサイド領域５８ａ、第２の第１フェーズシリサイド領域５８ｂ、及び第３の第１フェーズシリサイド領域５８ｃは、夫々の第１フェーズ露出領域５３’及び夫々の第１フェーズ開口５４に対応する区域内に形成され、例えば、該第１、第２、第３の第１フェーズシリサイド領域５８ａ、５８ｂ、５８ｃは軸Ｙに沿って相次いで配置されており（例えば、図７Ｄにおいて右から左にかけて）、且つ第１の第１フェーズシリサイド領域５８ａは第１の電気的変調領域２５ａを形成している。
【0074】
詳細には、第１フェーズシリサイド領域５８の形成は、ゲート層１４と第１金属層５６との間に発生される界面を介してのシリコンとチタンとの相互拡散を可能とさせる一つ又はそれ以上の第１熱処理を介して実施される。例えば、該一つ又はそれ以上の第１熱処理は、１０ｓと１００ｓとの間の時間期間にわたり３００℃と１１００℃との間の温度において、保護された環境（例えば、窒素又はアルゴン雰囲気中）において実施される。実際に、該一つ又はそれ以上の第１熱処理は、該チタン内への該シリコンの及び該シリコン内への該チタンの拡散を可能とし、第１フェーズ開口５４において互いにコンタクトしているゲート層１４の部分及び第１金属層５６の部分の段階的な消費を介してシリサイドを形成することとなる。その結果、第１フェーズシリサイド領域５８は、部分的にゲート層１４内に延在しており（ゲート層１４の上部表面１４ａから底部表面１４ｂへ）且つ部分的に第１金属層５６内に延在している（ゲート層１４に面している第１金属層５６の底部表面から、軸Ｚに沿って、該底部表面とは反対側の第１金属層５６の上部表面へ）。詳細には、該一つ又はそれ以上の第１熱処理が実施される時間期間が増加すると、該界面におけるシリコン及びチタンの拡散が増加し、従って、軸Ｚに沿って測定される第１フェーズシリサイド領域５８の厚さが増加する。例示として考察している実施例においては、該一つ又はそれ以上の第１熱処理の時間期間は、第１フェーズシリサイド領域５８の厚さｔｓｉｌｉｃ第１電気的変調領域２５ａの厚さｔｓｉｌｉｃ等しくなるように決定される。
【0075】
シリコンと金属／半金属との間の界面から開始するシリサイドの形成に関するより一層詳細な事項は、「Ｔｉナイトライド及びＴｉシリサイド（Ｔｉ Ｎｉｔｒｉｄｅｓ ａｎｄ Ｔｉ Ｓｉｌｉｃｉｄｅｓ）」、Ｉｓａｂｅｌｌｅ Ｊａｕｂｅｒｔｅａｕ、ｈｔｔｐｓ：：／／ｅｎｃｙｃｌｏｐｅｄｉａ．ｐｕｂ／ｅｎｔｒｙ／１１９、及び「スケーリングされたＣＭＯＳ用のＮｉＳｉサリサイド技術（ＮｉＳｉ ｓａｌｉｃｉｄｅ ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ｓｃａｌｅｄ ＣＭＯＳ）」、Ｉｗａｉａ，ｅｔａｌ．、
Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ Ｅｎｇｉｎｅｅｒｉｎｇ ６０ （２００２） １５７－１６９等の従来技術文献に記載されている。
Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ Ｅｎｇｉｎｅｅｒｉｎｇ ６０ （２００２） １５７－１６９等の従来技術文献に記載されている。
【0076】
再度図７Ｄを参照すると、ゲート層１４のシリコンと反応しなかったチタンを除去するステップが続いて行われる。即ち、シリサイドを形成するためにゲート層１４と反応しなかった第１金属層５６の部分は、除去される。この様に、第１金属層５６が除去されて、ゲート層１４上に第１フェーズシリサイド領域５８を残存させる。例えば、第１金属層５２の酸化物及び第１フェーズシリサイド領域５８のシリサイドを除去すること無しに、第１金属層５６の金属／半金属を選択的に除去する第２の第１フェーズエッチを実施することにより行われる。詳細には、該第２の第１フェーズエッチは、過酸化水素の塩基又は金属をエッチングするための溶液でのウエット型のエッチである。
【0077】
再度図７Ｄを参照すると、図示していない態様で、第１マスク層５２を除去するオプションのステップが続いて、ゲート層１４の上部表面１４ａの第１フェーズ被覆領域５３”を露出させる。特に、このことは、第１フェーズシリサイド領域５８及びゲート層１４を除去すること無しに、第１マスク層５２を選択的に除去する第３の第１フェーズエッチを実施することによって行われる。例えば、該第３の第１フェーズエッチはウエットエッチ（例えば、ＨＦを基礎としたもの）又はプラズマエッチ（例えば、ＸｅＦ２はＳＦ６の塩素又はフッ素の化合物を介して）である。
【0078】
図７Ｂ乃至７Ｄを参照して説明したステップ、即ち処理段階、は第１フェーズシリサイド領域５８の形成、及び、特に、第１の電気的変調領域２５ａの形成、となる。
【0079】
図７Ｂ乃至７Ｄを参照して説明したステップは、互いに異なる厚さｔｓｉｌｉｃ有する電気的変調領域２５を形成するために、該第１フェーズシリサイド領域５８の一部に重畳する（詳細には、第１の第１フェーズシリサイド領域５８ａには重畳しない）更なるシリサイド領域を形成するために更に一度又はそれ以上の回数だけ繰り返すことが可能である。特に、このことの１例については、図７Ｅ乃至７Ｇを参照する以下において説明する。
【0080】
図７Ｅを参照すると、第２マスク層６２がゲート層１４上、即ちゲート層１４の上部表面１４ａ上、に形成される。特に、第２マスク層６２は、ゲート層１４の上部表面１４ａの第２フェーズ露出領域６３’を露出させ且つゲート層１４の上部表面１４ａの第２フェーズ被覆領域６３”を被覆し、特に、第２マスク層６２は第１の第１フェーズシリサイド領域５８ａ（即ち、第１の電気的変調領域２５ａ）を被覆する。詳細には、第２フェーズ露出領域６３’は、例えば軸Ｙに沿って、面ＸＹ内において互いに並んで且つ或る距離互いに離れて配置されており、且つ、軸Ｚに沿って、厚さｔｓｉｌｉｃ増加させるべき第１フェーズシリサイド領域５８の上側に存在している。例示として考察している実施例においては、第２フェーズ露出領域６３’は、夫々、第２の第１フェーズシリサイド領域５８ｂ及び第３の第１フェーズシリサイド領域５８ｃの上側に存在しており、一方、第１の第１フェーズシリサイド領域５８ｃは第２マスク層６２によって被覆されている。より詳細に説明すると、第２マスク層６２は、複数個の第２フェーズ開口６４を有しており、それらは第２マスク層６２を貫通して延在して第２フェーズ露出領域６３’を露出させている（軸Ｚに沿って、第１フェーズ露出領域５３’の一部の上側に存在している）。
【0081】
更に、第２マスク層６２は或る物質から構成されており且つ第１マスク層５２に関して前述したことと同様の態様で得られたものである。特に、第２マスク層６２は、第２中間酸化物層（該第１中間酸化物層と同様）の付着と、それに続く第２フェーズ開口６４を形成する第１の第２フェーズエッチ（該第１の第１フェーズエッチと同様）とを介して形成される。
【0082】
図７Ｆを参照すると、第２金属層６６を、第２マスク層６２上、及び第２の第１フェーズシリサイド領域５８ｂ上、及び第３の第１フェーズシリサイド領域５８ｃ上に（従って、第２フェーズ露出領域６３’を被覆するような態様で第２フェーズ開口６４内に）形成する。第２金属層６６は或る物質から構成されており且つ第１金属層５６に関して既に説明したことと同様の態様で得られるものであるから、更なる説明は割愛する。
【0083】
図７Ｇを参照すると、第２フェーズシリサイド領域６８が第２フェーズ露出領域６３’に対応する区域に形成される。特に、第２フェーズシリサイド領域６８自身も夫々の電気的変調領域２５内に包含されており且つゲート層１４内に存在しているシリコンと第２金属層６６内に存在しているチタンとから開始して発生されるシリサイドから構成される。例示して考察している実施例においては、第１の第２フェーズシリサイド領域６８ｂと第２の第２フェーズシリサイド領域６８ｃとが形成され、それらは両方共、軸Ｚに沿って、第２の第１フェーズシリサイド領域５８ｂ及び第３の第１フェーズシリサイド領域５８ｃ、夫々の上方及び下方に延在している。第１の第２フェーズシリサイド領域６８ｂは、第２の第１フェーズシリサイド領域５８ｂと共に、第２の電気的変調領域２５ｂを形成している。
【0084】
第２フェーズシリサイド領域６８は、或る物質から構成されており、且つ第１フェーズシリサイド領域５８について前述したことと同様の態様で得られる（例えば、該一つ又はそれ以上の第１熱処理と同様の一つ又はそれ以上の第２熱処理と、それに続く該第２の第１フェーズエッチと同様の第２の第２フェーズエッチとを行い、且つ第２金属層６６の選択的除去を実施することを介して形成される）。特に、該一つ又はそれ以上の第２熱処理の時間期間は、第１フェーズシリサイド領域５８の厚さｔｓｉｌｉｃ第２フェーズシリサイド領域６８の厚さｔｓｉｌｉｃの和が第２の電気的変調領域２５ｂの厚さｔｓｉｌｉｃ等しいような態様で画定される。
【0085】
再度図７Ｄを参照すると、図示されていない態様で、ゲート層１４の上部表面１４ａの第２フェーズ被覆領域６３”を露出させるために第２マスク層６２を除去するオプションのステップが続く。特に、このことは、該第３の第１フェーズエッチと同様の第３の第２フェーズステップエッチを実施することによって得られる。
【0086】
図７Ｅ乃至７Ｇを参照して説明したステップを介して、第２の電気的変調領域２５ｂを形成するためにシリサイド領域の厚さｔｓｉｌｉｃ増加させることが可能である。
【0087】
オプションとして且つ図示していないか又は再度詳細な説明を割愛する態様で、図７Ｅ乃至７Ｇのステップを第３の電気的変調領域２５ｃを形成するために前述したように繰り返し行うことが可能である（特に、第３マスク層を介して第１及び第２の電気的変調領域２５ａ，２５ｂを被覆し且つ、軸Ｚに沿って、第２の第２フェーズシリサイド領域６８ｃに重畳して第１の第３フェーズシリサイド領域を形成）。このことは、図４に示したようなゲート領域２４を形成することを可能とする。
【0088】
次いで、図示していない態様で、軸Ｚに沿って、ゲート層１４及び電気的変調領域２５に重畳して第２酸化物層の形成が続く。該第２酸化物層は、酸化物層１２の上部部分１２ａを形成し、且つ第１酸化物層５０と合体するように形成される。即ち、第１酸化物層５０及び該第２酸化物層はゲート領域２４を取り囲み且つ埋設させて、ゲート領域２４を電気的に絶縁させるために酸化物層１２を形成する。該第２酸化物層は或る物質から構成され且つ第１酸化物層５０について前述したことと同様の態様で得られる。
【0089】
次いで、図１のパワー装置１の形成に至る幾つかのステップで、ソースメタリゼーション１６及びドレインメタリゼーション６の形成を含むステップが続いて行われるが、それらのステップは既知であるから更なる説明は割愛する。
【0090】
本開示に基づいて提供されている本発明の特徴を吟味することから、本発明が提供する利点は明らかである、
特に、電気的変調領域２５は、ゲート領域２４の電気抵抗の局所的且つ選択的変調を可能とさせる。即ち、ゲート領域２５の電気抵抗は局所的に変化可能である。このことは、電気的変調シリサイド領域２５の存在によって得られるものであって、より詳細には、設計段階において、電気的変調領域２５の数及びそれらの各々の構造パラメータ（形状、厚さｔｓｉｌｉｃ拡張面積Ａｓｉｌｉｃ及び最小距離Ｄｓｉｌｉｃを制御することによって得られるものである。この様に、全ての基本セル１’を介して同期的及び均一な態様で（面ＸＹに平行な面におけるパワー装置１の拡張範囲に拘わらずに、且つ電気的変調領域２５が存在しない場合にパワー装置１の異なる区域を介して存在することのあるゲート電圧ＶＧ伝播の差異にも拘わらずに）、又は基本セル１’を介して意図的に非同期的且つ不均一な態様で、パワー装置１へゲート電圧ＶＧ供給することが可能である。このことは、パワー装置１のスイッチング制御を改善し且つ電気的性能を良好なものとし、又パワー装置１の信頼性を向上させることを可能とする（既知の装置と比較して、サーマルブレークダウンに対する堅牢性が一層向上）。更に、それは、パワー装置１の適用例及び対応する設計条件に基づく特定の設計を可能とさせる。
特に、電気的変調領域２５は、ゲート領域２４の電気抵抗の局所的且つ選択的変調を可能とさせる。即ち、ゲート領域２５の電気抵抗は局所的に変化可能である。このことは、電気的変調シリサイド領域２５の存在によって得られるものであって、より詳細には、設計段階において、電気的変調領域２５の数及びそれらの各々の構造パラメータ（形状、厚さｔｓｉｌｉｃ拡張面積Ａｓｉｌｉｃ及び最小距離Ｄｓｉｌｉｃを制御することによって得られるものである。この様に、全ての基本セル１’を介して同期的及び均一な態様で（面ＸＹに平行な面におけるパワー装置１の拡張範囲に拘わらずに、且つ電気的変調領域２５が存在しない場合にパワー装置１の異なる区域を介して存在することのあるゲート電圧ＶＧ伝播の差異にも拘わらずに）、又は基本セル１’を介して意図的に非同期的且つ不均一な態様で、パワー装置１へゲート電圧ＶＧ供給することが可能である。このことは、パワー装置１のスイッチング制御を改善し且つ電気的性能を良好なものとし、又パワー装置１の信頼性を向上させることを可能とする（既知の装置と比較して、サーマルブレークダウンに対する堅牢性が一層向上）。更に、それは、パワー装置１の適用例及び対応する設計条件に基づく特定の設計を可能とさせる。
【0091】
更に、図７Ａ乃至７Ｇを参照して説明した製造プロセスは、パワー装置１の製造を簡単化及び低コスト化させることを可能とし、且つ、特に、パワーＭＯＳＦＥＴ装置の典型的な製造プロセスと適合性のある技術を介して且つ自己整合的な態様で、異なる厚さｔｓｉｌｉｃ具備する電気的変調領域２５を得ることを可能とさせる。
【0092】
最後に、特許請求の範囲に定義されるように、本発明の技術的範囲を逸脱すること無しに、本書に記載し且つ例示した本発明に対して種々の変形及び修正を行うことが可能であることは勿論である。
【0093】
例えば、異なる実施例を互いに結合させて更なる解決手段を提供することが可能である。
【0094】
更に、ゲート構成体１５のその他の実施形態が可能である。その１例は図６に示しているが、当業者に自明であるように更なる実施形態とすることも可能である。例えば、図３Ａ及び３Ｂのゲート構成体１５の形状を互いに結合させて、各二次的部分１５”に沿って互いに整合された多数の基本セル１’とすることが可能である。又は、二次的部分１５”は軸Ｙに平行な方向において互い違いの配列とさせることが可能であり、又はそれらを全て主要部分１５’の一方の同じ側部上とすることも可能である。
【0095】
更に、ゲート構成体１５の特定のレイアウト及び特定の適用例によって課される設計条件に従って（例えば、パワー装置１のどの区域が前又は後にスイッチしなければならないか）、ゲート領域２４が必要とされる電気的性能を有することを可能とする電気的変調領域２５を設計することが可能である。このことは、設計段階において、例え、純粋に例示として前に説明したこととは異なる態様であっても、電気的変調領域２５の数及びそれらの各々の構造パラメータ（形状、厚さｔｓｉｌｉｃ拡張面積Ａｓｉｌｉｃ及び最小距離Ｄｓｉｌｉｃを制御することによって得られる。例えば、３より大きな数の電気的変調領域２５を有することが可能であり、一つで同じ厚さｔｓｉｌｉｃ有する多数の電気的変調領域２５を有することが可能であり、異なる最小距離Ｄｓｉｌｉｃ具備する電気的変調領域２５を有することが可能であり（この場合には、第１フェーズ開口５４及び第２フェーズ開口６４は軸Ｙに沿って等距離離隔されるものではない）、前述した正方形形状とは異なる形状で且つ互いに異なる形状を具備する電気的変調領域２５を有することが可能である等である。詳細には、互いに異なるＭ個の厚さｔｓｉｌｉｃ有するＮ個の数の電気的変調領域２５の場合（なお、Ｍ≦Ｎ及びＭ≧２）、前述した如く、図７Ｂ乃至７Ｄを参照して説明したステップを同じくＭ回繰り返し行う。代替的に、一つの同じ厚さｔｓｉｌｉｃ具備する電気的変調領域２５の場合には、図７Ｅ乃至７Ｇのステップを実施することの必要性無しに又は同様にそれらを繰り返すこと無しに、図７Ａ乃至７Ｄを参照して説明したステップ及び図７Ｇの後に説明した最終ステップを実施する。
【0096】
パワー装置１は、図１を参照して前に説明したものと異なるタイプのものとすることが可能である。例えば、ゲート構成体１５は、トレンチゲート型のものとすることが可能であり、その場合には、前部表面３ａから開始して半導体ボディ３内に存在する凹所内を延在する。又は、パワー装置１は、ＤＭＯＳ型、ＬＤＭＯＳ型、ＶＭＯＳ型等のものとすることが可能である。
【0097】
実際に、その最も一般的な形態において、且つ当業者に明らかに既知であるように、ＭＯＳＦＥＴ型のパワー装置１は、活性区域７内に存在する各基本セル１’に対して、第１導電型を有する第１ソース領域１３ａ；第１導電型を有するドレイン領域５；第１導電型を有する第１ソース領域１３ａ；第２導電型を有する第１ボディ領域９ａであって、ドレイン領域５及び第１ソース領域１３ａに隣接しており且つ第１ソース領域１３ａとドレイン領域５との間に配置される第１チャンネル領域１７ａを画定する第１ボディ領域９ａ；及び軸Ｚに沿ってドレイン領域５及び第１チャンネル領域１７ａの上側に存在しており且つ第１ソース領域１３ａとドレイン領域５との間の第１チャンネル領域１７ａを介しての電荷キャリア１８ａの第１流れを制御するために電気的にバイアスさせることが可能なゲート構成体１５、を包含しており、第１ソース領域１３ａ、ドレイン領域５，及び第１ボディ領域９ａは半導体ボディ３内に包含されている。
【0098】
更に、第１マスク層５２がフォトレジストから構成されている場合には、本製造方法は、前述したことと比較して以下のような差異を提供する。第１に、図７Ｂを参照すると、フォトレジストの第１マスク層５２は、それ自身既知のフォトリソグラフィ技術を介して形成される。更に、図７Ｄを参照すると、該一つ又はそれ以上の第１熱処理は、軸Ｚに沿って、第１マスク層５２の上側にある第１金属層５６の一部及びフォトレジストの第１マスク層５２をそれ自身既知のリフトオフ技術を介して除去した後に、実施される。これらの差異は図７Ｂ乃至７Ｄのステップに関連してのものであるが、それらは、同様に、これらのステップのその後の繰り返しにも適用される（例えば、図７Ｅ乃至７Ｇのステップ）。
【図1】
【図2】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図7C】
【図7D】
【図7E】
【図7F】
【図7G】