特開 2024-98141 共通ソースライン層を有する半導体装置、これを含む電子システムおよびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024098141

(43)【公開日】2024-07-22

(54)【発明の名称】共通ソースライン層を有する半導体装置、これを含む電子システムおよびその製造方法

(51)【国際特許分類】

   H10B 43/27 20230101AFI20240712BHJP

   H10B 43/50 20230101ALI20240712BHJP

   H01L 21/336 20060101ALI20240712BHJP

   H01L 21/8234 20060101ALI20240712BHJP

【ＦＩ】

H10B43/27

H10B43/50

H01L29/78 371

H01L27/088 E

H01L27/088 D

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2023207627

(22)【出願日】2023-12-08

(31)【優先権主張番号】10-2023-0002900

(32)【優先日】2023-01-09

(33)【優先権主張国・地域又は機関】KR

(71)【出願人】

【識別番号】390019839

【氏名又は名称】三星電子株式会社

【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ

(74)【代理人】

【識別番号】110000051

【氏名又は名称】弁理士法人共生国際特許事務所

(72)【発明者】

【氏名】金 智 源

(72)【発明者】

【氏名】李 雅 凛

(72)【発明者】

【氏名】權 俊 瑛

(72)【発明者】

【氏名】金 度 亨

(72)【発明者】

【氏名】金 俊 亨

(72)【発明者】

【氏名】成 錫 江

【テーマコード（参考）】

5F048

5F083

5F101

【Ｆターム（参考）】

5F048AA01

5F048AB01

5F048AC01

5F048BA19

5F048BA20

5F048BC18

5F048BD07

5F048BF02

5F048BF06

5F048BF07

5F048BF12

5F048BF15

5F048BF16

5F048CB01

5F048CB03

5F048CB04

5F083EP18

5F083EP22

5F083EP33

5F083EP34

5F083EP76

5F083ER22

5F083GA10

5F083JA04

5F083JA19

5F083JA36

5F083JA37

5F083JA38

5F083JA39

5F083JA56

5F083KA01

5F083KA05

5F083KA11

5F083LA20

5F083LA21

5F083MA06

5F083MA16

5F083MA19

5F083MA20

5F083ZA28

5F101BA45

5F101BB02

5F101BD16

5F101BD22

5F101BD30

5F101BD34

(57)【要約】

【課題】簡単な配線構造を有する半導体装置を提供する。
【解決手段】本発明による半導体装置は、チャンネル構造体が配置されており、３次元に配列されたメモリセルが配置されているセル領域、セルコンタクトプラグが配置されているセルコンタクト領域、共通ソースラインコンタクトプラグが配置されている共通ソースラインコンタクト領域、入出力コンタクトプラグが配置されている入出力領域、セル領域のワードラインを隣のセル領域のワードラインと分離するワードライン分離領域、セル領域のチャンネル構造体と共通ソースラインコンタクトプラグを接続する共通ソースライン層、入出力コンタクトプラグと接続されている入出力パッドを含み、共通ソースライン層と入出力パッドは、同じ層に同じ物質で形成されている。
【選択図】図１

【特許請求の範囲】

【請求項1】

チャンネル構造体が配置されており、３次元に配列されたメモリセルが配置されているセル領域と、
セルコンタクトプラグが配置されているセルコンタクト領域と、
共通ソースラインコンタクトプラグが配置されている共通ソースラインコンタクト領域と、
入出力コンタクトプラグが配置されている入出力領域と、
前記セル領域のワードラインを隣のセル領域のワードラインと分離するワードライン分離領域と、
前記セル領域の前記チャンネル構造体と前記共通ソースラインコンタクトプラグを接続する共通ソースライン層と、
前記入出力コンタクトプラグと接続されている入出力パッドと、
を含み、
前記共通ソースライン層と前記入出力パッドは、同じ層に同じ物質で形成されていることを特徴とする半導体装置。

【請求項2】

前記セルコンタクト領域に配置されており、前記セルコンタクトプラグに接続されている孤立パッドをさらに含み、
前記孤立パッドは、前記共通ソースライン層と同じ層に同じ材料で形成されていることを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記共通ソースライン層はメタルを主成分として含むことを特徴とする請求項２に記載の半導体装置。

【請求項4】

前記共通ソースライン層は、前記セル領域、前記共通ソースラインコンタクト領域、および前記ワードライン分離領域にわたって配置されており、一体で形成されていることを特徴とする請求項２に記載の半導体装置。

【請求項5】

前記孤立パッドは、前記共通ソースライン層によって囲まれていることを特徴とする請求項４に記載の半導体装置。

【請求項6】

前記共通ソースライン層、前記入出力パッド、および前記孤立パッドは、絶縁膜内に内蔵されていることを特徴とする請求項２に記載の半導体装置。

【請求項7】

前記絶縁膜は２重層からなり、前記絶縁膜の上部層と下部層は、同じ物質または互いに異なる物質を含むことを特徴とする請求項６に記載の半導体装置。

【請求項8】

前記絶縁膜の下部層は、シリコン酸化物からなることを特徴とする請求項７に記載の半導体装置。

【請求項9】

前記絶縁膜の上部層と下部層は、互いに異なる断面形状を有することを特徴とする請求項７に記載の半導体装置。

【請求項10】

前記共通ソースライン層、前記孤立パッド、および前記入出力パッドは、前記チャンネル構造体、前記共通ソースラインコンタクトプラグ、前記セルコンタクトプラグ、および前記入出力コンタクトプラグと接触する第１部分と前記第１部分上に形成されている第２部分を含み、
前記第１部分は、その水平断面積が、前記チャンネル構造体、前記共通ソースラインコンタクトプラグ、前記セルコンタクトプラグ、および前記入出力コンタクトプラグと接する部分で最も広く、前記第２部分に近づくほど狭くなる形態を有し、
前記第２部分は、その水平断面積が、前記第１部分と接する部分で最も広く、第１部分から離れるほど狭くなる形態を有することを特徴とする請求項９に記載の半導体装置。

【請求項11】

前記共通ソースライン層、前記孤立パッド、および前記入出力パッドは、前記チャンネル構造体、前記共通ソースラインコンタクトプラグ、前記セルコンタクトプラグ、および前記入出力コンタクトプラグと接触する第１部分と前記第１部分上に形成されている第２部分を含み、
前記第１部分は、その水平断面積が、前記チャンネル構造体、前記共通ソースラインコンタクトプラグ、前記セルコンタクトプラグ、および前記入出力コンタクトプラグと接する部分で最も広く、前記第２部分に近づくほど狭くなる形態を有し、
前記第２部分は、その水平断面積が、前記第１部分と接する部分で最も狭く、第１部分から離れるほど広くなる形態を有することを特徴とする請求項９に記載の半導体装置。

【請求項12】

前記共通ソースライン層、前記孤立パッド、および前記入出力パッドは、前記チャンネル構造体、前記共通ソースラインコンタクトプラグ、前記セルコンタクトプラグ、および前記入出力コンタクトプラグと接触する第１部分と前記第１部分上に形成されている第２部分を含み、
前記第１部分は、その水平断面積が、前記チャンネル構造体、前記共通ソースラインコンタクトプラグ、前記セルコンタクトプラグ、および前記入出力コンタクトプラグと接する部分で最も広く、前記第２部分に近づくほど狭くなる形態を有し、
前記第２部分は、その水平断面積が、前記第１部分と接する部分で最も広く、第１部分から離れるほど狭くなる形態を有することを特徴とする請求項２に記載の半導体装置。

【請求項13】

前記共通ソースライン層、前記孤立パッド、および前記入出力パッドは、前記チャンネル構造体、前記共通ソースラインコンタクトプラグ、前記セルコンタクトプラグ、および前記入出力コンタクトプラグと接触する第１部分と前記第１部分上に形成されている第２部分を含み、
前記第１部分は、その水平断面積が、前記チャンネル構造体、前記共通ソースラインコンタクトプラグ、前記セルコンタクトプラグ、および前記入出力コンタクトプラグと接する部分で最も広く、前記第２部分に近づくほど狭くなる形態を有し、
前記第２部分は、その水平断面積が、前記第１部分と接する部分で最も狭く、第１部分から離れるほど広くなる形態を有することを特徴とする請求項２に記載の半導体装置。

【請求項14】

前記共通ソースライン層はメタルを主成分として含むことを特徴とする請求項１に記載の半導体装置。

【請求項15】

前記共通ソースライン層は、前記セル領域、前記共通ソースラインコンタクト領域、および前記ワードライン分離領域にわたって配置されており、一体で形成されていることを特徴とする請求項１に記載の半導体装置。

【請求項16】

前記共通ソースライン層と前記入出力パッドは、絶縁膜内に内蔵されており、
前記絶縁膜は２重層からなり、前記絶縁膜の上部層と下部層は、同じ物質または互いに異なる物質を含むことを特徴とする請求項１に記載の半導体装置。

【請求項17】

入出力端子と回路配線を含む基板と、
前記基板上に実装されているメモリチップパッケージと、
前記基板上に実装されており、前記メモリチップパッケージを制御するコントローラと、
前記基板上に実装されており、前記コントローラの動作に使用されるＤＲＡＭと、を含み、
前記メモリチップパッケージは、請求項１に記載の半導体装置を含むことを特徴とする電子システム。

【請求項18】

シリコン基板に形成されたトレンチ内に犠牲層を形成し、
前記犠牲層が形成されているシリコン基板の上にチャンネル構造体、セルコンタクトプラグ、共通ソースラインコンタクトプラグ、入出力コンタクトプラグ、およびワードライン分離絶縁体を含むメモリセル構造体を形成し、
前記シリコン基板を除去して、前記犠牲層を覆う第１絶縁膜を形成し、前記第１絶縁膜を一部除去して前記犠牲層の上面を露出し、
前記犠牲層を除去し、
前記犠牲層が除去された空間を満たすメタル層を形成してパターニングすることを含むことを特徴とする半導体装置の製造方法。

【請求項19】

前記メタル層を形成してパターニングすることにより、前記チャンネル構造体と前記共通ソースラインコンタクトプラグを接続する共通ソースライン層、前記入出力コンタクトプラグと接続されている入出力パッド、および前記セルコンタクトプラグに接続されている孤立パッドを形成することを特徴とする請求項１８に記載の半導体装置の製造方法。

【請求項20】

前記メモリセル構造体を形成した後、前記シリコン基板を除去する前に前記メモリセル構造体を反転して周辺回路ブロックにボンディングすることをさらに含むことを特徴とする請求項１８に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、共通ソースライン層を有する半導体装置、これを含む電子システムおよびその製造方法に関する。

【背景技術】

【0002】

近年、基板表面から垂直にメモリセルが積層される垂直型メモリ装置が開発されている。このような垂直型メモリ装置に含まれるメモリセルの積層数が増加するにつれ、メモリセルおよびこれらを接続する配線構造物を形成することが容易でない。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】韓国公開特許１０－２０２０－００３６５０３公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、簡単な配線構造を有する半導体装置を提供することにある。
また、本発明の目的は、半導体装置の製造工程を単純化することにある。

【0005】

本発明の技術的課題は、以上で言及した技術的課題に限定されず、言及されていないさらに他の技術的課題は、以下の記載から当業者に明確に理解されるであろう。

【課題を解決するための手段】

【0006】

上記目的を達成するためになされた本発明の一態様による半導体装置は、チャンネル構造体が配置されており、３次元に配列されたメモリセルが配置されているセル領域と、セルコンタクトプラグが配置されているセルコンタクト領域と、共通ソースラインコンタクトプラグが配置されている共通ソースラインコンタクト領域と、入出力コンタクトプラグが配置されている入出力領域と、前記セル領域のワードラインを隣のセル領域のワードラインから分離するワードライン分離領域と、前記セル領域の前記チャンネル構造体と前記共通ソースラインコンタクトプラグを接続する共通ソースライン層と、前記入出力コンタクトプラグと接続されている入出力パッドと、を含み、前記共通ソースライン層と前記入出力パッドは、同じ層に同じ物質で形成されていることを特徴とする。

【0007】

上記目的を達成するためになされた本発明の一態様による半導体装置の製造方法は、シリコン基板に形成されたトレンチ内に犠牲層を形成し、前記犠牲層が形成されているシリコン基板上にチャンネル構造体、セルコンタクトプラグ、共通ソースラインコンタクトプラグ、入出力コンタクトプラグおよびワードライン分離絶縁体を含むメモリセル構造体を形成し、前記シリコン基板を除去して、前記犠牲層を覆う第１絶縁膜を形成し、前記第１絶縁膜を一部除去して前記犠牲層の上面を露出し、前記犠牲層を除去して、前記犠牲層が除去された空間を満たすメタル層を形成しパターニングすることを含むことを特徴とする。

【発明の効果】

【0008】

本発明の半導体装置によれば、メタルからなる共通ソースライン層を後面に形成することによって、半導体装置の配線構造を単純化することができる。
また、本発明の半導体装置の製造方法によれば、入出力パッド（Ｉｎ Ｏｕｔ Ｐａｄ）、セルコンタクト領域の孤立パッド（Ｉｓｏｌａｔｅｄ Ｐａｄ）とメタル共通ソースライン層を同時に形成して半導体製造工程を単純化することができる。

【図面の簡単な説明】

【0009】

【図1】本発明の一実施例による半導体装置の共通ソースライン層配置図である。

【図2】本発明の一実施例による半導体装置を図１のＩＩ－ＩＩに沿って切断した断面図である。

【図3】本発明の一実施例による半導体装置を製造する方法を説明するための中間段階の図である。

【図4】本発明の一実施例による半導体装置を製造する方法を説明するための中間段階の図である。

【図5】本発明の一実施例による半導体装置を製造する方法を説明するための中間段階の図である。

【図6】本発明の一実施例による半導体装置を製造する方法を説明するための中間段階の図である。

【図7】本発明の一実施例による半導体装置を製造する方法を説明するための中間段階の図である。

【図8】本発明の一実施例による半導体装置を製造する方法を説明するための中間段階の図である。

【図9】本発明の他の実施例による半導体装置を製造する方法を説明するための中間段階の図である。

【図10】本発明の一実施例による半導体装置を含むデータ格納システムを概略的に示す図である。

【図11】本発明の一実施例による半導体装置を含むデータ格納システムを概略的に示す斜視図である。

【発明を実施するための形態】

【0010】

以下、図面を参考して、本発明の実施例について本発明が属する技術分野において通常の知識を有する者が容易に実施できるように詳しく説明する。しかし、本発明は、様々な異なる形態で具現することができ、ここで説明する実施例に限定されない。

【0011】

図面および説明は、本質的に例示的なものと見なされるべきであり、限定的なものではない。明細書全体にわたって同じ参照番号は同じ構成要素を示す。

【0012】

図面において、各構成要素の大きさおよび厚さは、説明の便宜のために任意に図示され、本発明が必ずしも図面に示されたものに限定されない。図面において、層、フィルム、板、領域などの厚さは、明確にするために誇張して表現される。図面においては、説明の便宜のために一部の層および領域の厚さを誇張して表現した場合がある。

【0013】

本明細書に使用された単数形は、文脈上明らかに異なるように表示しない限り複数形も含む。

【0014】

明細書において、「および／または」という用語は、その意味および解釈のために「および」および「または」という用語の任意の組み合わせを含むことが意図される。例えば、「Ａおよび／またはＢ」は「Ａ、Ｂ、またはＡおよびＢ」を意味する。

【0015】

明細書における「～のうち少なくとも一つ」という文言は、その意味および解釈のために「～の群より選択した少なくとも一つ」の意味を含むことが意図される。例えば、「ＡとＢのうちの少なくとも一つ」は「Ａ、Ｂ、またはＡとＢ」を意味する。

【0016】

第１、第２などの用語が様々な構成要素を説明するために本明細書で使用されることがあるが、これらの構成要素はこのような用語によって限定されるものではない。このような用語は、ある要素を他の要素と区別するためにだけ使用される。例えば、本発明の技術範囲を逸脱することなく、第１構成要素は、第２構成要素と命名することができ、同様に第２構成要素も第１構成要素と命名することができる。

【0017】

層、フィルム、領域、または基板などの要素が他の要素「の上に」あると言及される場合、これは他の要素の上に直接存在するか、または中間要素も存在し得る。対照的に、要素が他の要素の「直接上に」あると言及される場合、中間要素が存在しない。また、明細書全体において、ターゲット要素の「上に」という用語は、ターゲット要素の上または下に位置するものと理解されるべきで、必ずしも重力の反対方向を基準に「上側に」位置することを意味するものではない。

【0018】

例えば、空間的に相対的な用語である「下」、「上」等は一つの要素または構成要素と他の構成要素間の関係を図面に示されたように説明し易くするため使用される。空間的に相対的な用語は、図面に示されている方向に加えて使用または作動中である装置において他の方向も含むように意図されたものである。例えば、図面に示された装置が反転した場合、他の装置の「下」に位置する装置が他の装置の「上」に位置する。従って、例示的な用語「下」は、下部および上部位置を全て含む。装置はさらに別の方向に向けることができるため、空間的に相対的な用語は、方向に応じて異なる解釈をすることができる。

【0019】

要素（または、領域、層、部分など）が、明細書において他の要素に「接続された」または「結合された」と言及される場合、これは、他の要素に直接配置、接続、または結合されるか、その間に介在要素が配置される。

【0020】

「～に接続された」または「～に結合された」という用語は、物理的または電気的接続または結合を含む。

【0021】

異なるように定義されない限り、本明細書で使用されるすべての用語（技術的、科学的用語を含む）は、本発明が属する技術分野において通常の知識を有する者が、一般に理解するのと同じ意味を有する。一般に使用される辞書に定義されているような用語は、関連技術での意味と一致する意味を有すると解釈されるべきで、ここに明らかに定義されていない限り、理想化されたり過度に形式的な意味に解釈されない。

【0022】

図１は、本発明の一実施例による半導体装置の共通ソースライン層配置図であり、図２は、本発明の一実施例による半導体装置を図１のＩＩ－ＩＩに沿って切断した断面図である。

【0023】

図１を参考すると、本発明の一実施例による半導体装置は、メモリセルが３次元に配置されているセル領域１、セルコンタクトプラグとその孤立パッドが配置されているセルコンタクト領域２、共通ソースラインコンタクトプラグが配置されている共通ソースラインコンタクト領域３、入出力コンタクトプラグおよび入出力パッドが配置されている入出力コンタクト領域５、セル領域１のワードラインを切断して隣のセル領域１のワードラインと分離するワードライン分離領域４を含む。セルコンタクト領域２は、セル領域１、共通ソースラインコンタクト領域３、およびワードライン分離領域４に囲まれ、入出力コンタクト領域５は、共通ソースラインコンタクト領域３の一側に配置される。

【0024】

共通ソースライン層３２０は、セル領域１、共通ソースラインコンタクト領域３、およびワードライン分離領域４にわたって一体で形成されて接続される。入出力コンタクト領域５は、それぞれの入出力パッド１７が互いに分離されて配置され、セルコンタクト領域２には、それぞれのセルコンタクトプラグに接続されている孤立パッド１５が互いに分離されて配置される。共通ソースライン層３２０、入出力パッド１７、および孤立パッド１５は、同じ層に、例えば、タングステン、チタン、タンタル、白金、コバルト、銅、アルミニウムなどのメタルのうちの少なくとも一つを主成分として形成される。主成分とは、全体重量で半分以上を占める成分をいう。

【0025】

図２を参照すると、本発明の一実施例によるメモリ装置は、Ｃ２Ｃ（ｃｈｉｐ ｔｏ ｃｈｉｐ）構造である。ここで、Ｃ２Ｃ構造は、セル領域（ＣＥＬＬ）を含む少なくとも一つの上部チップと周辺回路領域（ＰＥＲＩ）を含む下部チップをそれぞれ製作した後、少なくとも一つの上部チップと下部チップをボンディング（ｂｏｎｄｉｎｇ）方式によって接続するものを意味する。例えば、ボンディング方式は、上部チップの最上部メタル層に形成されたボンディングメタルパターンと下部チップの最上部メタル層に形成されたボンディングメタルパターンを互いに電気的にまたは物理的に接続する方式を意味する。例えば、ボンディングメタルパターンが銅（Ｃｕ）で形成された場合、ボンディング方式は、Ｃｕ－Ｃｕボンディング方式である。他の例として、ボンディングメタルパターンは、アルミニウム（Ａｌ）あるいはタングステン（Ｗ）でも形成することができる。

【0026】

本発明の一実施例によるメモリ装置は、セル領域を含む上部チップを少なくとも一つ以上含む。例えば、メモリ装置は、二つの上部チップ等を含むように具現することができる。但し、これは例示的なものであり、上部チップの個数はこれに限定されない。

【0027】

メモリ装置がボンディング方式により製造される場合、セルスタック（ＣＥＬＬ１）を含む上部チップと周辺回路領域（ＰＥＲＩ）を含む下部チップをそれぞれ製造した後、上部チップと下部チップをボンディング方式により互いに接続することによって、メモリ装置を製造する。上部チップは、反転して下部チップにボンディング方式で接続される。以下の説明では、上部チップが反転される前を基準に上部チップ等の上部と下部が定義される。即ち、図２で下部チップの上部は＋Ｚ軸方向を基準に定義された上部を意味し、上部チップの上部は－Ｚ軸方向を基準に定義された上部を意味する。

【0028】

周辺回路領域（ＰＥＲＩ）は、第１基板２１０および第１基板２１０に形成される複数の回路素子（２２０ａ、２２０ｂ、２２０ｃ）を含む。複数の回路素子（２２０ａ、２２０ｂ、２２０ｃ）上には一つまたはそれ以上の絶縁層を含む層間絶縁層２１５が提供され、層間絶縁層２１５内には、複数の回路素子（２２０ａ、２２０ｂ、２２０ｃ）を接続する複数のメタル配線が提供される。例えば、複数のメタル配線は、複数の回路素子（２２０ａ、２２０ｂ、２２０ｃ）のそれぞれと接続する第１メタル配線（２３０ａ、２３０ｂ、２３０ｃ）、第１メタル配線（２３０ａ、２３０ｂ、２３０ｃ）上に形成される第２メタル配線（２４０ａ、２４０ｂ、２４０ｃ）を含む。複数のメタル配線は、様々な導電性材料のうちの少なくとも一つからなる。例えば、第１メタル配線（２３０ａ、２３０ｂ、２３０ｃ）は、相対的に電気的比抵抗の高いタングステンで形成し、第２メタル配線（２４０ａ、２４０ｂ、２４０ｃ）は、相対的に電気的比抵抗が低い銅で形成する。

【0029】

本明細書では、第１メタル配線（２３０ａ、２３０ｂ、２３０ｃ）と第２メタル配線（２４０ａ、２４０ｂ、２４０ｃ）だけが示されて説明されるが、これに限定されるものではなく、第２メタル配線（２４０ａ、２４０ｂ、２４０ｃ）上に少なくとも一つ以上の追加メタル配線がさらに形成されてもよい。この場合、第２メタル配線（２４０ａ、２４０ｂ、２４０ｃ）は、アルミニウムで形成する。尚、第２メタル配線（２４０ａ、２４０ｂ、２４０ｃ）上に形成された追加メタル配線のうちの少なくとも一部は、第２メタル配線（２４０ａ、２４０ｂ、２４０ｃ）のアルミニウムよりも低い電気的比抵抗を有する銅などで形成する。

【0030】

層間絶縁層２１５は、第１基板２１０上に配置され、シリコン酸化物、シリコン窒化物などの絶縁物質を含む。

【0031】

セルスタック（ＣＥＬＬ１）は、それぞれ少なくとも一つのメモリブロックを含む。セルスタック（ＣＥＬＬ１）は、第２基板３１０と共通ソースライン層３２０を含む。共通ソースライン層３２０は、タングステン、チタン、タンタル、白金、コバルト、銅、アルミニウムなどのメタルで形成され、絶縁膜３２１内に内蔵された形態で配置される。絶縁膜３２１は、２つの層で形成され、２つの層の酸化膜または酸化膜と窒化膜の混合である。また、絶縁膜３２１内に共通ソースライン層３２０と同じ材料からなる入出力コンタクト領域５の入出力パッド１７とセルコンタクト領域２の孤立パッド１５が配置される。共通ソースライン層３２０、入出力パッド１７、および孤立パッド１５は、上部と下部の平面形状が互いに異なってもよい。例えば、共通ソースライン層３２０、入出力パッド１７、および孤立パッド１５は、下部が広く、上部は狭い形状を有してもよい。共通ソースライン層３２０は、セル領域１、共通ソースラインコンタクト領域３、およびワードライン分離領域４にわたって一体的に形成された下部と共通ソースラインコンタクトプラグ３８０とチャンネル構造体（ＣＨ）に対応する部分から突出した上部を含む。これらの共通ソースライン層３２０、入出力パッド１７、および孤立パッド１５等の断面形状については、図８を参照して後述する。

【0032】

第２基板３１０上には、第２基板３１０の上面に垂直な方向（Ｚ軸方向）に沿って複数のワードライン（３３１－３３８；３３０）が積層される。ワードライン３３０の上部および下部には、ストリング選択ラインと接地選択ラインが配置され、ストリング選択ラインと接地選択ラインとの間に複数のワードライン３３０が配置される。

【0033】

第２基板３１０は、セルスタック（ＣＥＬＬ１）の支持体として機能するか、共通ソースライン層３２０、入出力パッド１７、および孤立パッド１５等を覆う絶縁膜である。

【0034】

セルスタック（ＣＥＬＬ１）には複数のチャンネル構造体（ＣＨ）が形成される。

【0035】

一実施例において、Ａ１に示すように、チャンネル構造体（ＣＨ）は、第２基板３１０の上面に垂直な方向に延びてワードライン３３０、ストリング選択ライン、および接地選択ラインを貫通する。チャンネル構造体（ＣＨ）は、データ格納層、チャンネル層、および埋め込み絶縁層などを含む。チャンネル層は、第１メタル配線３５０ｃおよび第２メタル配線３６０ｃと電気的に接続される。例えば、第２メタル配線３６０ｃは、ビットラインであり、第１メタル配線３５０ｃを介してチャンネル構造体（ＣＨ）に接続される。ビットラインの第２メタル配線３６０ｃは、第２基板３１０の上面に平行な第１方向（Ｙ軸方向）に沿って延びてもよい。

【0036】

一実施例において、Ａ２に示すように、チャンネル構造体（ＣＨ）は、互いに接続された下部チャンネル（ＬＣＨ）および上部チャンネル（ＵＣＨ）を含む。例えば、チャンネル構造体（ＣＨ）は、下部チャンネル（ＬＣＨ）に対する工程および上部チャンネル（ＵＣＨ）に対する工程により形成される。下部チャンネル（ＬＣＨ）は、第２基板３１０の上面に垂直な方向に延びて下部ワードライン（３３１、３３２）を貫通する。下部チャンネル（ＬＣＨ）は、データ格納層、チャンネル層、および埋め込み絶縁層などを含み、上部チャンネル（ＵＣＨ）と接続される。上部チャンネル（ＵＣＨ）は、上部ワードライン３３３～３３８を貫通する。上部チャンネル（ＵＣＨ）は、データ格納層、チャンネル層、および埋め込み絶縁層などを含み、上部チャンネル（ＵＣＨ）のチャンネル層は、第１メタル配線３５０ｃおよび第２メタル配線３６０ｃと電気的に接続される。チャンネルの長さが長くなるほど工程上の理由で一定の幅を有するチャンネルを形成することが困難になる。一実施例によるメモリ装置は、順次の工程で形成される下部チャンネル（ＬＣＨ）と上部チャンネル（ＵＣＨ）によって改善された幅の均一性を有するチャンネルを備える。

【0037】

Ａ２に示すように、チャンネル構造体（ＣＨ）が、下部チャンネル（ＬＣＨ）および上部チャンネル（ＵＣＨ）を含むように形成された場合、下部チャンネル（ＬＣＨ）および上部チャンネル（ＵＣＨ）の境界付近に位置するワードラインは、ダミーワードラインである。例えば、下部チャンネル（ＬＣＨ）および上部チャンネル（ＵＣＨ）の境界を形成するワードライン３３２およびワードライン３３３は、ダミーワードラインである。この場合、ダミーワードラインに接続されたメモリセルには、データが格納されない。または、ダミーワードラインに接続されたメモリセルに対応するページ（ｐａｇｅ）の個数は、一般的なワードラインに接続されたメモリセルに対応するページの個数よりも少ない。ダミーワードラインに印加される電圧レベルは、一般的なワードラインに印加される電圧レベルと異なり、そのために、下部チャンネル（ＬＣＨ）と上部チャンネル（ＵＣＨ）との間の不均一なチャンネル幅がメモリ装置の動作に及ぼす影響を減少させることができる。

【0038】

一方、Ａ２において、下部チャンネル（ＬＣＨ）が貫通する下部ワードライン（３３１、３３２）の個数は、上部チャンネル（ＵＣＨ）が貫通する上部ワードライン３３３～３３８の個数よりも少なく図示されている。但し、これは例示的なものであり、本発明はこれに限定されない。他の例として、下部チャンネル（ＬＣＨ）が貫通する下部ワードラインの個数が、上部チャンネル（ＵＣＨ）が貫通する上部ワードラインの個数と同じかより多くなるように形成されてもよい。

【0039】

チャンネル構造体（ＣＨ）の上部の周辺回路領域（ＰＥＲＩ）の最上部メタル層には、上部メタルパターン２５２が形成され、セルスタック（ＣＥＬＬ１）の最上部メタル層には、上部メタルパターン２５２と同じ形態の上部メタルパターン３９２が形成される。セルスタック（ＣＥＬＬ１）の上部メタルパターン３９２と周辺回路領域（ＰＥＲＩ）の上部メタルパターン２５２は、ボンディング方式によって電気的に接続される。ビットライン３６０ｃは、周辺回路領域（ＰＥＲＩ）に含まれているページバッファと電気的に接続される。例えば、周辺回路領域（ＰＥＲＩ）の回路素子２２０ｃのうちの一部は、ページバッファを提供する。

【0040】

続いて、図２を参照すると、セルスタック（ＣＥＬＬ１）のワードライン３３０は、第２基板３１０の上面に平行な第２方向（Ｘ軸方向）に沿って延びて、複数のセルコンタクトプラグ（３４１－３４７；３４０）と接続される。ワードライン３３０に接続されるセルコンタクトプラグ３４０の上部には、第１メタル配線３５０ｂと第２メタル配線３６０ｂが順次接続される。セルコンタクトプラグ３４０は、セルスタック（ＣＥＬＬ１）の上部ボンディングメタル３７０ｂと周辺回路領域（ＰＥＲＩ）の上部ボンディングメタル２７０ｂを介して周辺回路領域（ＰＥＲＩ）と接続される。

【0041】

セルコンタクトプラグ３４０の下部には、共通ソースライン層３２０と同じ層に同じ材料で形成された孤立パッド１５が接続される。

【0042】

セルコンタクトプラグ３４０は、周辺回路領域（ＰＥＲＩ）に含まれているローデコーダと電気的に接続される。例えば、周辺回路領域（ＰＥＲＩ）の回路素子２２０ｂのうちの一部は、ローデコーダを提供し、セルコンタクトプラグ３４０は、セルスタック（ＣＥＬＬ１）の上部ボンディングメタル３７０ｂと周辺回路領域（ＰＥＲＩ）の上部ボンディングメタル２７０ｂを介してローデコーダを提供する回路素子２２０ｂと電気的に接続される。

【0043】

セルコンタクト領域２において、セルスタック（ＣＥＬＬ１）には、上部ボンディングメタル３７０ｂが形成され、周辺回路領域（ＰＥＲＩ）には、上部ボンディングメタル２７０ｂが形成される。セルスタック（ＣＥＬＬ１）の上部ボンディングメタル３７０ｂと周辺回路領域（ＰＥＲＩ）の上部ボンディングメタル２７０ｂは、ボンディング方式によって電気的に接続される。上部ボンディングメタル３７０ｂと上部ボンディングメタル２７０ｂは、アルミニウム、銅、またはタングステンなどで形成されてもよい。

【0044】

入出力コンタクト領域５において、セルスタック（ＣＥＬＬ１）の上部には、上部メタルパターン３７２ａが形成され、周辺回路領域（ＰＥＲＩ）の上部には、上部メタルパターン２７２ａが形成される。セルスタック（ＣＥＬＬ１）の上部メタルパターン３７２ａと周辺回路領域（ＰＥＲＩ）の上部メタルパターン２７２ａは、ボンディング方式によって互いに接続される。

【0045】

入出力コンタクト領域５には、共通ソースラインコンタクトプラグ３８０が配置される。共通ソースラインコンタクトプラグ３８０は、メタル、メタル化合物、またはドープされたポリシリコンなどの導電性物質で形成される。共通ソースラインコンタクトプラグ３８０は、共通ソースライン層３２０と電気的に接続される。共通ソースラインコンタクトプラグ３８０の上部には、第１メタル配線３５０ａと第２メタル配線３６０ａが順次積層される。

【0046】

入出力コンタクト領域５と共通ソースラインコンタクト領域３には、外部パッド（２０５、３０５、３０６）が配置される。図２を参照すると、下部絶縁膜２０１が、第１基板２１０の下面を覆い、下部絶縁膜２０１上に第１外部パッド２０５が形成される。第１外部パッド２０５は、第１入出力コンタクトプラグ２０３を介して周辺回路領域（ＰＥＲＩ）に配置される複数の回路素子２２０ａのうちの少なくとも一つと接続され、下部絶縁膜２０１によって第１基板２１０から分離される。また、第１入出力コンタクトプラグ２０３と第１基板２１０との間には、側面絶縁膜が配置されて第１入出力コンタクトプラグ２０３と第１基板２１０を電気的に分離する。

【0047】

第２基板３１０の上部には、第２外部パッド３０５および／または第３外部パッド３０６が配置される。第２外部パッド３０５は、第１基板プラグ３０７、入出力パッド１７、第２入出力コンタクトプラグ３０３を介して周辺回路領域（ＰＥＲＩ）に配置される複数の回路素子２２０ａのうちの少なくとも一つと接続され、第３外部パッド３０６は、第２基板プラグ３０８、入出力パッド１７、第３入出力コンタクトプラグ３０４を介して周辺回路領域（ＰＥＲＩ）に配置される複数の回路素子２２０ａのうちの少なくとも一つと接続される。

【0048】

一方、実施例により、第１～第３外部パッド（２０５、３０５、３０６）は、選択的に形成される。例えば、メモリ装置は、第１基板２１０の上部に配置される第１外部パッド２０５だけを含むか、または第２基板３１０の上部に配置される第２外部パッド３０５または第３外部パッド３０６のみを含むように具現される。

【0049】

実施例により、第２基板３１０が省略され、入出力パッド１７が外部パッドの機能を果たすことができる。

【0050】

図３～図８は、本発明の一実施例による半導体装置を製造する方法を説明するための中間段階の図である。

【0051】

説明の便宜のために、図３～図８において、本発明の一実施例の内容と直接関連性が少ないチャンネル構造体（ＣＨ）の上部のメタル配線とボンディングメタルなどは、簡略化して一つの層（上部構造層３０）で示し、周辺回路領域（ＰＥＲＩ）も一つのブロック（周辺回路ブロック４０）で簡略化して示した。即ち、図２の第１メタル配線（３５０ｂ、３５０ｃ）と第２メタル配線（３６０ｂ、３６０ｃ）、上部ボンディングメタル（３７０ｂ、３７０ｃ）、上部メタルパターン３７２ａ等が形成されている部分を上部構造層３０で簡略化して図示し、周辺回路領域（ＰＥＲＩ）は、周辺回路ブロック４０で簡略化して図示した。また、図２の複数の構成要素のうち、本発明の一実施例の内容説明と関連がある入出力コンタクトプラグ（３０３、３０４）のうちの一つ３０３、共通ソースラインコンタクトプラグ３８０、セルコンタクトプラグ３４０のうちの二つ（３４６、３４７）、チャンネル構造体１３、ワードライン分離絶縁体（１２、１４）の部分のみを図示した。

【0052】

図３を参照すると、シリコン基板１０の上にトレンチを形成し、トレンチ内に酸化アルミニウム（ＡｌＯ）等を充填して犠牲層１１を形成する。シリコン基板１０は、シリコン単結晶ウエハーまたはウエハーの上に成膜したポリシリコン層である。

【0053】

続いて、犠牲層１１が形成されているシリコン基板１０の上にワードライン層間絶縁膜２５と犠牲絶縁膜を交互に積層して予備積層構造体を形成し、予備積層構造体をフォトリソグラフィ（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）とトリム（ｔｒｉｍ）工程によりパターニングしてセルコンタクト領域２に階段構造を形成する。予備積層構造体の上に層間絶縁膜２０を形成して平坦化し、予備積層構造体と層間絶縁膜２０を貫通するチャンネル構造体１３を形成する。次に、予備積層構造体と層間絶縁膜２０を貫通する開口部を形成し、開口部を通じて前記犠牲絶縁膜を除去し、導電性物質を埋め込んでワードライン３３０を形成する。ここで、開口部は、ワードライン分離絶縁体（１２、１４）が満たされる開口部とセルコンタクトプラグ３４０、共通ソースラインコンタクトプラグ３８０、入出力コンタクトプラグ３０３等が満たされる開口部を含む。その後、開口部を満たすワードライン分離絶縁体（１２、１４）、セルコンタクトプラグ３４０、共通ソースラインコンタクトプラグ３８０、入出力コンタクトプラグ３０３等を形成する。セルコンタクトプラグ３４０、共通ソースラインコンタクトプラグ３８０、入出力コンタクトプラグ３０３等の形成は、犠牲層除去と導電性物質の埋め込みを含む。ここで、チャンネル構造体１３、セルコンタクトプラグ３４０、共通ソースラインコンタクトプラグ３８０、および入出力コンタクトプラグ３０３の下端部は、犠牲層１１内に位置する。図２および図３には、ワードライン分離絶縁体（１２、１４）が層間絶縁膜２０や絶縁膜２１と分離される境界を有するものとして例示されているが、実施例により、ワードライン分離絶縁体（１２、１４）と層間絶縁膜２０や絶縁膜２１は同じ物質で形成され、これらの間の境界は形成されなくてもよい。

【0054】

以降、図２および図３を参照すると、第１メタル配線（３５０ｂ、３５０ｃ）と第２メタル配線（３６０ｂ、３６０ｃ）、上部ボンディングメタル（３７０ｂ、３７０ｃ）、上部メタルパターン３７２ａ、およびこれらを絶縁する層間絶縁膜を含む上部構造層３０を形成する。

【0055】

このようなメモリセル構造体を製造することは、垂直型メモリ装置を製造する方法として知られている様々な方法を適用することができるので、具体的な説明は省略する。例えば、韓国公開特許１０－２０２０－００３６５０３公報に記載されている方法を適用することができる。

【0056】

図４を参考すると、図３のメモリセル構造体を反転して、周辺回路ブロック４０の上にボンディング方式で接続する。

【0057】

図５を参考すると、シリコン基板１０をエッチングして除去し、酸化膜または窒化膜を蒸着して絶縁膜２１を形成し、絶縁膜２１に対する機械化学的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）を進行して犠牲層１１を露出させる。この時、犠牲層１１は、機械化学的研磨の研磨停止層として使用される。

【0058】

図６を参考すると、露出した犠牲層１１を除去する。犠牲層１１の除去には、湿式エッチング工程が含まれる。次に、犠牲層１１が除去されて露出されたチャンネル構造体１３の下部のＯＮＯ（酸化膜５０５／窒化膜５０４／酸化膜５０３）層を除去してチャンネル構造体１３のポリシリコン層５０２を露出し、露出されたポリシリコン層５０２の表面にシリサイドを形成する。シリサイドは、ニッケルシリサイドであってもよい。

【0059】

図７を参考すると、犠牲層１１が除去された空間を満たすようにメタル層３２０’を形成する。メタル層３２０’は、例えば、タングステン、チタン、タンタル、白金、コバルト、銅、アルミニウムなどの電気抵抗が低い金属を含む。

【0060】

図８を参考すると、メタル層３２０’をパターニングして共通ソースライン層３２０、孤立パッド１５、入出力パッド１７等を形成し、これらの共通ソースライン層３２０、孤立パッド１５、入出力パッド１７等の間を絶縁膜２３で満たす。メタル層３２０’のパターニングは、フォトリソグラフィ（Ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）工程を含む。絶縁膜２３は、シリコン酸化物またはシリコン窒化物を含む。絶縁膜２３の形成は、絶縁膜蒸着とエッチングバック、ＣＭＰまたはフォトリソグラフィ工程などを含む。実施例により、絶縁膜２３形成工程は省略することができる。

【0061】

図１と図８を参照すると、共通ソースライン層３２０は、セル領域１、共通ソースラインコンタクト領域３、およびワードライン分離領域４にわたって一体で形成されて電気的に接続する。即ち、共通ソースラインコンタクトプラグ３８０と接続されている共通ソースライン層３２０とチャンネル構造体１３と接続されている共通ソースライン層３２０は、ワードライン分離領域４の共通ソースライン層３２０を介して接続される。

【0062】

図８を参照すると、共通ソースライン層３２０、孤立パッド１５、入出力パッド１７は、犠牲層１１が除去された部分を満たす第１部分と第１部分上に形成されている第２部分を含む。第１部分は、共通ソースラインコンタクトプラグ３８０、チャンネル構造体１３、セルコンタクトプラグ（３４６、３４７）、入出力コンタクトプラグ３０３と接触する部分であり、第２部分は、共通ソースラインコンタクトプラグ３８０と接続されている共通ソースライン層３２０とチャンネル構造体１３と接続されている共通ソースライン層３２０との間を接続する配線の役割を果たす。第１部分は、その水平断面積が層間絶縁膜２０と接する部分で最も広く、第２部分に近づくほど狭くなる形態を有する。第２部分は、その水平断面積が第１部分と接する部分で最も広く、第１部分から離れるほど狭くなる形態を有する。

【0063】

以降、図２を参照すると、基板接着または絶縁膜蒸着により、共通ソースライン層３２０、孤立パッド１５、入出力パッド１７を覆う第２基板３１０を形成し、外部パッド（３０５、３０６）を形成して、図２の実施例によるメモリ装置が製造される。

【0064】

以上のような方法を使用すると、共通ソースライン層３２０、孤立パッド１５、入出力パッド１７をメタルで一緒に形成することができる。

【0065】

図９は、本発明の他の実施例による半導体装置を製造する方法を説明するための中間段階の図である。

【0066】

図９を参照すると、図７および図８の工程に代えて、デュアルダマシン（Ｄｕａｌ Ｄａｍａｓｃｅｎｅ）工程を適用する。例えば、図６の工程を行った後、絶縁膜２３パターンを先に形成し、バリアメタルを蒸着し、電気メッキにより銅などのメタル層をコンフォ－マルに形成し、ＣＭＰにより平坦化することによって、図９に示すように、共通ソースライン層２２０、孤立パッド１５、入出力パッド１７等を形成する。

【0067】

図９を参照すると、共通ソースライン層３２０、孤立パッド１５、入出力パッド１７は、犠牲層１１が除去された部分を満たす第１部分と第１部分上に形成されている第２部分を含む。第２部分は、共通ソースラインコンタクトプラグ３８０と接続されている共通ソースライン層３２０とチャンネル構造体１３と接続されている共通ソースライン層３２０との間を接続する配線の役割を果たす。第１部分は、その水平断面積が、層間絶縁膜２０と接する部分で最も広く、第２部分に近づくほど狭くなる形態を有する。第２部分は、その水平断面積が第１部分と接する部分で最も狭く、第１部分から離れるほど広くなる形態を有する。

【0068】

以上のように、本発明の一実施例によれば、共通ソースライン層３２０、孤立パッド１５、入出力パッド１７を一緒に形成し、共通ソースライン層３２０をメタルで形成することができるため、半導体装置の構造と製造工程を単純化することができる。

【0069】

図１０は、本発明の一実施例による半導体装置を含むデータ格納システムを概略的に示す図である。

【0070】

図１０を参照すると、本発明の一実施例によるデータ格納システム１０００は、半導体装置１１００および半導体装置１１００と電気的に接続されたコントローラ１２００を含む。データ格納システム１０００は、一つまたは複数の半導体装置１１００を含むストレージ装置（ｓｔｏｒａｇｅ ｄｅｖｉｃｅ）またはストレージ装置を含む電子装置（ｅｌｅｃｔｒｏｎｉｃ ｄｅｖｉｃｅ）である。例えば、データ格納システム１０００は、一つまたは複数の半導体装置１１００を含むＳＳＤ装置（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ ｄｅｖｉｃｅ）、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、コンピューティングシステム、医療装置または通信装置である。

【0071】

半導体装置１１００は、非揮発性メモリ装置であってもよく、例えば、図１～図９を参照して上述したメモリ装置であってもよい。半導体装置１１００は、第１半導体構造物１１００Ｆ、および第１半導体構造物１１００Ｆ上の第２半導体構造物１１００Ｓを含む。第１半導体構造物１１００Ｆは、デコーダ回路１１１０、ページバッファ１１２０、およびロジック回路１１３０を含む周辺回路構造物である。第２半導体構造物１１００Ｓは、ビットライン（ＢＬ）、共通ソースライン（ＣＳＬ）、ワードライン（ＷＬ）、第１および第２ゲート上部ライン（ＵＬ１、ＵＬ２）、第１および第２ゲート下部ライン（ＬＬ１、ＬＬ２）、およびビットライン（ＢＬ）と共通ソースライン（ＣＳＬ）との間のメモリセルストリング（ＣＳＴＲ）を含むメモリセル構造物である。

【0072】

第２半導体構造物１１００Ｓにおいて、それぞれのメモリセルストリング（ＣＳＴＲ）は、共通ソースライン（ＣＳＬ）に隣接する下部トランジスタ（ＬＴ１、ＬＴ２）、ビットライン（ＢＬ）に隣接する上部トランジスタ（ＵＴ１、ＵＴ２）、および下部トランジスタ（ＬＴ１、ＬＴ２）と上部トランジスタ（ＵＴ１、ＵＴ２）との間に配置される複数のメモリセルトランジスタ（ＭＣＴ）を含む。下部トランジスタ（ＬＴ１、ＬＴ２）の個数と上部トランジスタ（ＵＴ１、ＵＴ２）の個数は実施例により多様に変更することができる。

【0073】

例示的な実施例において、上部トランジスタ（ＵＴ１、ＵＴ２）は、ストリング選択トランジスタを含み、下部トランジスタ（ＬＴ１、ＬＴ２）は、接地選択トランジスタを含む。ゲート下部ライン（ＬＬ１、ＬＬ２）は、それぞれ下部トランジスタ（ＬＴ１、ＬＴ２）のゲート電極である。ワードライン（ＷＬ）は、メモリセルトランジスタ（ＭＣＴ）のゲート電極であり、ゲート上部ライン（ＵＬ１、ＵＬ２）は、それぞれ上部トランジスタ（ＵＴ１、ＵＴ２）のゲート電極である。

【0074】

本実施例において、下部トランジスタ（ＬＴ１、ＬＴ２）は、直列接続された下部消去制御トランジスタ（ＬＴ１）および接地選択トランジスタ（ＬＴ２）を含む。上部トランジスタ（ＵＴ１、ＵＴ２）は、直列接続されたストリング選択トランジスタ（ＵＴ１）および上部消去制御トランジスタ（ＵＴ２）を含む。下部消去制御トランジスタ（ＬＴ１）および上部消去制御トランジスタ（ＵＴ１）のうちの少なくとも一つは、ＧＩＤＬ現像を利用して、メモリセルトランジスタ（ＭＣＴ）に格納されたデータを削除する消去動作に利用される。

【0075】

共通ソースライン（ＣＳＬ）、第１および第２ゲート下部ライン（ＬＬ１、ＬＬ２）、ワードライン（ＷＬ）、および第１および第２ゲート上部ライン（ＵＬ１、ＵＬ２）は、第１半導体構造物１１００Ｆ内で第２半導体構造物１１００Ｓまで延びる第１接続配線１１１５を介してデコーダ回路１１１０と電気的に接続される。ビットライン（ＢＬ）は、第１半導体構造物１１００Ｆ内で第２半導体構造物１１００Ｓまで延びる第２接続配線１１２５を介してページバッファ１１２０と電気的に接続される。

【0076】

第１半導体構造物１１００Ｆにおいて、デコーダ回路１１１０およびページバッファ１１２０は、複数のメモリセルトランジスタ（ＭＣＴ）のうちの少なくとも一つの選択メモリセルトランジスタに対する制御動作を実行する。デコーダ回路１１１０およびページバッファ１１２０は、ロジック回路１１３０によって制御される。半導体装置１０００は、ロジック回路１１３０と電気的に接続される入出力パッド１１０１を介して、コントローラ１２００と通信する。入出力パッド１１０１は、第１半導体構造物１１００Ｆ内で第２半導体構造物１１００Ｓまで延びる入出力接続配線１１３５を介してロジック回路１１３０と電気的に接続される。

【0077】

コントローラ１２００は、プロセッサ１２１０、ＮＡＮＤコントローラ１２２０、およびホストインターフェース１２３０を含む。実施例により、データ格納システム１０００は、複数の半導体装置１１００を含み、この場合、コントローラ１２００は、複数の半導体装置１０００を制御する。

【0078】

プロセッサ１２１０は、コントローラ１２００を含むデータ格納システム１０００全般の動作を制御する。プロセッサ１２１０は、所定のファームウエアにより動作し、ＮＡＮＤコントローラ１２２０を制御して半導体装置１１００にアクセスする。ＮＡＮＤコントローラ１２２０は、半導体装置１１００との通信を処理するＮＡＮＤインターフェース１２２１を含む。ＮＡＮＤインターフェース１２２１を介して、半導体装置１１００を制御するための制御命令、半導体装置１１００のメモリセルトランジスタ（ＭＣＴ）に記録しようとするデータ、半導体装置１１００のメモリセルトランジスタ（ＭＣＴ）から読み取ろうとするデータなどが転送される。ホストインターフェース１２３０は、データ格納システム１０００と外部ホストとの間の通信機能を提供する。ホストインターフェース１２３０を介して外部ホストから制御命令を受信すると、プロセッサ１２１０は、制御命令に応答して半導体装置１１００を制御する。

【0079】

図１１は、本発明の一実施例による半導体装置を含むデータ格納システムを概略的に示す斜視図である。

【0080】

図１１を参照すると、本発明の一実施例によるデータ格納システム２０００は、メイン基板２００１と、メイン基板２００１に実装されたコントローラ２００２、一つ以上の半導体パッケージ２００３、およびＤＲＡＭ２００４を含む。半導体パッケージ２００３およびＤＲＡＭ２００４は、メイン基板２００１に形成された配線パターン２００５によって、コントローラ２００２と互いに接続される。

【0081】

メイン基板２００１は、外部ホストと結合される複数のピンを含むコネクタ２００６を含む。コネクタ２００６における複数のピンの個数と配置は、データ格納システム２０００と外部ホストとの間の通信インターフェースにより異なる。例示的な実施例において、データ格納システム２０００は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＰＣＩ－Ｅｘｐｒｅｓｓ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）用Ｍ－Ｐｈｙなどのインターフェースのうちのいずれか一つにより外部ホストと通信する。例示的な実施例において、データ格納システム２０００は、コネクタ２００６を介して外部ホストから供給を受ける電源によって動作する。データ格納システム２０００は、外部ホストから供給を受ける電源をコントローラ２００２および半導体パッケージ２００３に分配するＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）をさらに含んでもよい。

【0082】

コントローラ２００２は、半導体パッケージ２００３にデータを記録したり、半導体パッケージ２００３からデータを読み取って、データ格納システム２０００の動作速度を改善することができる。

【0083】

ＤＲＡＭ２００４は、データ格納空間である半導体パッケージ２００３と外部ホストの速度差を緩和するためのバッファメモリである。データ格納システム２０００に含まれるＤＲＡＭ２００４は、一種のキャッシュメモリとしても動作し、半導体パッケージ２００３に対する制御動作で一時的にデータを格納するための空間を提供する。データ格納システム２０００にＤＲＡＭ２００４が含まれる場合、コントローラ２００２は、半導体パッケージ２００３を制御するためのＮＡＮＤコントローラの他にＤＲＡＭ２００４を制御するためのＤＲＡＭコントローラをさらに含む。

【0084】

半導体パッケージ２００３は、互いに離隔した第１および第２半導体パッケージ（２００３ａ、２００３ｂ）を含む。第１および第２半導体パッケージ（２００３ａ、２００３ｂ）は、それぞれ複数の半導体チップ２２００を含む半導体パッケージであってもよい。第１および第２半導体パッケージ（２００３ａ、２００３ｂ）のそれぞれは、パッケージ基板２１００、パッケージ基板２１００上の半導体チップ２２００、半導体チップ２２００のそれぞれの下部面に配置される接着層２３００、半導体チップ２２００とパッケージ基板２１００を電気的に接続する接続構造物２４００、およびパッケージ基板２１００上で半導体チップ２２００および接続構造物２４００を覆うモールディング層２５００を含む。

【0085】

パッケージ基板２１００は、パッケージ上部パッド２１３０を含むプリント回路基板である。それぞれの半導体チップ２２００は、入出力パッド２２１０を含む。入出力パッド２２１０は、図１０の入出力パッド１１０１に当該する。半導体チップ２２００のそれぞれは、ゲート積層構造物３２１０およびチャンネル構造物３２２０を含む。半導体チップ２２００のそれぞれは、図１～図９を参照して上述した半導体装置を含む。

【0086】

接続構造物２４００は、入出力パッド２２１０とパッケージ上部パッド２１３０を電気的に接続するボンディングワイヤーである。従って、それぞれの第１および第２半導体パッケージ（２００３ａ、２００３ｂ）、半導体チップ２２００は、ボンディングワイヤー方式で互いに電気的に接続され、パッケージ基板２１００のパッケージ上部パッド２１３０と電気的に接続される。実施例により、それぞれの第１および第２半導体パッケージ（２００３ａ、２００３ｂ）において、半導体チップ２２００は、ボンディングワイヤー方式の接続構造物２４００の代わりに、貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ、ＴＳＶ）を含む接続構造物によって電気的に接続してもよい。

【0087】

コントローラ２００２と半導体チップ２２００は、一つのパッケージに含まれてもよい。実施例により、メイン基板２００１と別のインタポ－ザ基板にコントローラ２００２と半導体チップ２２００が実装され、インタポ－ザ基板に形成される配線により、コントローラ２００２と半導体チップ２２００が互いに接続されてもよい。

【0088】

以上、本発明の実施例について詳細に説明したが、本発明の技術範囲はこれに限定されるものではなく、本発明の基本概念を利用した当業者の様々な変形および改良形態も本発明の技術範囲に属するものである。

【符号の説明】

【0089】

１：セル領域
２：セルコンタクト領域
３：共通ソースラインコンタクト領域
４：ワードライン分離領域
５：入出力コンタクト領域
１０：シリコン基板
１１：犠牲層
１３、ＣＨ：チャンネル構造体
１２、１４：ワードライン分離絶縁体
１５：孤立パッド
１７：入出力パッド
２１、２３：絶縁膜
３０：上部構造層
４０：周辺回路ブロック
３２０：共通ソースライン層
３３０：ワードライン
３０３、３０４：入出力コンタクトプラグ
３４０：セルコンタクトプラグ
３８０：共通ソースラインコンタクトプラグ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】