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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024098154
(43)【公開日】2024-07-22
(54)【発明の名称】半導体メモリ装置
(51)【国際特許分類】
H10B 12/00 20230101AFI20240712BHJP
【ＦＩ】
H10B12/00 681
H10B12/00 681D
H10B12/00 681A
H10B12/00 621B
H10B12/00 671B
H10B12/00 671A
H10B12/00 681B
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2024001369
(22)【出願日】2024-01-09
(31)【優先権主張番号】10-2023-0002709
(32)【優先日】2023-01-09
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100229448
【弁理士】
【氏名又は名称】中槇 利明
(72)【発明者】
【氏名】金 康仁
(72)【発明者】
【氏名】金 ▲きゅん▼桓
(72)【発明者】
【氏名】孫 ▲よん▼佑
(72)【発明者】
【氏名】安 相彬
(72)【発明者】
【氏名】李 相▲みん▼
(72)【発明者】
【氏名】▲ちょう▼ 永丞
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083AD03
5F083AD04
5F083AD24
5F083FR01
5F083FZ10
5F083GA09
5F083GA27
5F083HA02
5F083HA06
5F083JA02
5F083JA05
5F083JA12
5F083JA14
5F083JA19
5F083JA35
5F083JA38
5F083JA39
5F083JA40
5F083JA42
5F083JA43
5F083JA60
5F083KA01
5F083KA05
5F083KA07
5F083KA19
5F083LA12
5F083LA16
5F083MA06
5F083MA17
5F083MA20
5F083NA01
5F083ZA28
(57)【要約】 （修正有）
【課題】半導体メモリ装置の信頼性及び性能を改善する。
【解決手段】半導体メモリ装置において、セル領域２０は、セル素子分離膜２２及びセル領域分離膜により定義され、第１方向Ｄ１と異なる第２方向Ｄ２に延びた複数の活性領域ＡＣＴを含む。夫々の活性領域は、セルゲート構造体１１０により分離される第１部分及び第１部分の両側に定義される第２部分を含む。複数の活性領域は、ノーマル活性領域ＡＣＴ＿Ｎと、ダミー活性領域ＡＣＴ＿Ｄを含み、ダミー活性領域の第１部分の第１方向への幅はノーマル活性領域のそれより大きい。セルゲート構造体は、その終端に位置するヘッド領域と、ヘッド領域から第１方向に延びたボディ領域を含み、ヘッド領域で、第１方向と垂直な第３方向Ｄ３への幅は、そのボディ領域から遠くなるにつれて増加した後に減少し、そのヘッド領域の少なくとも一部は、活性領域及びセル素子分離膜と基板の厚さ方向に重なる。
【選択図】図３
【解決手段】半導体メモリ装置において、セル領域２０は、セル素子分離膜２２及びセル領域分離膜により定義され、第１方向Ｄ１と異なる第２方向Ｄ２に延びた複数の活性領域ＡＣＴを含む。夫々の活性領域は、セルゲート構造体１１０により分離される第１部分及び第１部分の両側に定義される第２部分を含む。複数の活性領域は、ノーマル活性領域ＡＣＴ＿Ｎと、ダミー活性領域ＡＣＴ＿Ｄを含み、ダミー活性領域の第１部分の第１方向への幅はノーマル活性領域のそれより大きい。セルゲート構造体は、その終端に位置するヘッド領域と、ヘッド領域から第１方向に延びたボディ領域を含み、ヘッド領域で、第１方向と垂直な第３方向Ｄ３への幅は、そのボディ領域から遠くなるにつれて増加した後に減少し、そのヘッド領域の少なくとも一部は、活性領域及びセル素子分離膜と基板の厚さ方向に重なる。
【選択図】図３
【特許請求の範囲】
【請求項1】
セル領域と、周辺領域を含む基板；
前記基板内に配置され、前記セル領域と前記周辺領域を分離するセル領域分離膜；および
前記セル領域の前記基板内に配置され、第１方向に延びたセルゲート電極を含む複数のセルゲート構造体を含み、
前記基板の前記セル領域は、セル素子分離膜、および前記セル素子分離膜により定義され、前記第１方向と異なる第２方向に延びた複数の活性領域を含み、
それぞれの活性領域は前記セルゲート構造体により分離される第１部分および第２部分を含み、
前記活性領域の第２部分は前記活性領域の第１部分の両側に定義され、
前記複数の活性領域はノーマル活性領域と、ダミー活性領域を含み、
前記ダミー活性領域の第１部分の前記第１方向への幅は前記ノーマル活性領域の第１部分の前記第１方向への幅より大きく、
前記セルゲート構造体は前記セルゲート構造体の終端に位置するヘッド領域と、前記ヘッド領域から前記第１方向に延びたボディ領域を含み、
前記第１方向と垂直な第３方向への前記セルゲート構造体の前記ヘッド領域の幅は前記ヘッド領域の終端から中間部分に行くほど増加し、前記ヘッド領域の幅は前記中間部分から前記ボディ領域に行くほど減少し、
前記セルゲート構造体のヘッド領域の少なくとも一部は前記活性領域および前記セル素子分離膜と前記基板の厚さ方向に重なる、半導体メモリ装置。
前記基板内に配置され、前記セル領域と前記周辺領域を分離するセル領域分離膜；および
前記セル領域の前記基板内に配置され、第１方向に延びたセルゲート電極を含む複数のセルゲート構造体を含み、
前記基板の前記セル領域は、セル素子分離膜、および前記セル素子分離膜により定義され、前記第１方向と異なる第２方向に延びた複数の活性領域を含み、
それぞれの活性領域は前記セルゲート構造体により分離される第１部分および第２部分を含み、
前記活性領域の第２部分は前記活性領域の第１部分の両側に定義され、
前記複数の活性領域はノーマル活性領域と、ダミー活性領域を含み、
前記ダミー活性領域の第１部分の前記第１方向への幅は前記ノーマル活性領域の第１部分の前記第１方向への幅より大きく、
前記セルゲート構造体は前記セルゲート構造体の終端に位置するヘッド領域と、前記ヘッド領域から前記第１方向に延びたボディ領域を含み、
前記第１方向と垂直な第３方向への前記セルゲート構造体の前記ヘッド領域の幅は前記ヘッド領域の終端から中間部分に行くほど増加し、前記ヘッド領域の幅は前記中間部分から前記ボディ領域に行くほど減少し、
前記セルゲート構造体のヘッド領域の少なくとも一部は前記活性領域および前記セル素子分離膜と前記基板の厚さ方向に重なる、半導体メモリ装置。
【請求項2】
前記活性領域の第２部分は活性領域の第２上部部分と、活性領域の第２下部部分を含み、
前記ダミー活性領域の第２下部部分の前記第１方向への幅は前記ノーマル活性領域の第２下部部分の前記第１方向への幅より大きい、請求項１に記載の半導体メモリ装置。
前記ダミー活性領域の第２下部部分の前記第１方向への幅は前記ノーマル活性領域の第２下部部分の前記第１方向への幅より大きい、請求項１に記載の半導体メモリ装置。
【請求項3】
前記ダミー活性領域は前記第３方向に最も隣接した第１ダミー活性領域および第２ダミー活性領域を含み、
平面視したときに、前記第１ダミー活性領域は前記第２ダミー活性領域と連結されない、請求項１に記載の半導体メモリ装置。
平面視したときに、前記第１ダミー活性領域は前記第２ダミー活性領域と連結されない、請求項１に記載の半導体メモリ装置。
【請求項4】
前記セルゲート構造体は前記第１方向に延びたセルゲートトレンチと、セルゲート絶縁膜を含み、
前記セルゲート電極は前記セルゲート絶縁膜上に配置され、
前記ノーマル活性領域と前記セルゲート電極の間での前記セルゲート絶縁膜の厚さは、前記ダミー活性領域と前記セルゲート電極の間での前記セルゲート絶縁膜の厚さより小さいか同じである、請求項１に記載の半導体メモリ装置。
前記セルゲート電極は前記セルゲート絶縁膜上に配置され、
前記ノーマル活性領域と前記セルゲート電極の間での前記セルゲート絶縁膜の厚さは、前記ダミー活性領域と前記セルゲート電極の間での前記セルゲート絶縁膜の厚さより小さいか同じである、請求項１に記載の半導体メモリ装置。
【請求項5】
前記セルゲート絶縁膜はシリコン酸化物膜を含み、
前記ノーマル活性領域と前記セルゲート電極の間での前記シリコン酸化物膜の厚さは、前記ダミー活性領域と前記セルゲート電極の間での前記シリコン酸化物膜の厚さより小さいか同じである、請求項４に記載の半導体メモリ装置。
前記ノーマル活性領域と前記セルゲート電極の間での前記シリコン酸化物膜の厚さは、前記ダミー活性領域と前記セルゲート電極の間での前記シリコン酸化物膜の厚さより小さいか同じである、請求項４に記載の半導体メモリ装置。
【請求項6】
前記基板上に配置され、前記第３方向に延びて、前記ノーマル活性領域と交差するセル導電線をさらに含む、請求項１に記載の半導体メモリ装置。
【請求項7】
前記基板上に配置され、前記第３方向に延びて、前記ダミー活性領域と交差するダミーセル導電線をさらに含む、請求項６に記載の半導体メモリ装置。
【請求項8】
前記セルゲート構造体のヘッド領域全体が前記活性領域および前記セル素子分離膜と前記基板の厚さ方向に重なる、請求項１に記載の半導体メモリ装置。
【請求項9】
前記セル領域は前記第１方向に延びた第１境界面と、前記第３方向に延びた第２境界面を含み、
前記ダミー活性領域は前記セル領域の第２境界面に沿って配置される、請求項８に記載の半導体メモリ装置。
前記ダミー活性領域は前記セル領域の第２境界面に沿って配置される、請求項８に記載の半導体メモリ装置。
【請求項10】
セル領域と、周辺領域を含む基板；
前記基板内に配置され、前記セル領域と前記周辺領域を分離するセル領域分離膜；
前記セル領域の前記基板内に配置され、第１方向に延びたセルゲート電極を含む複数のセルゲート構造体；および
前記セルゲート電極上に配置され、前記セルゲート電極と連結されたセルゲートプラグを含み、
前記セル領域は、セル素子分離膜、および前記セル素子分離膜により定義され、前記第１方向と異なる第２方向に延びた複数の活性領域を含み、
前記複数の活性領域はノーマル活性領域と、前記セル領域分離膜と接触するダミー活性領域を含み、
前記セルゲート構造体は、前記セルゲート構造体の終端に位置する第１ヘッド領域および第２ヘッド領域と、前記第１ヘッド領域と前記第２ヘッド領域の間に配置され、前記第１方向に延びたボディ領域を含み、
前記セルゲート構造体の第１および第２ヘッド領域で、前記セルゲート構造体の前記第１方向と垂直な第３方向への幅は前記セルゲート構造体のボディ領域から遠くなるにつれて増加した後に減少し、
前記セルゲート構造体の第１ヘッド領域全体が前記活性領域および前記セル素子分離膜と前記基板の厚さ方向に重なり、
前記セルゲート構造体は前記第３方向に最も隣接する第１セルゲート構造体および第２セルゲート構造体を含み、
前記セルゲートプラグは前記第１セルゲート構造体の第１ヘッド領域で前記セルゲート電極と連結され、
前記セルゲートプラグは前記第２セルゲート構造体の第１ヘッド領域で前記セルゲート電極と連結されない、半導体メモリ装置。
前記基板内に配置され、前記セル領域と前記周辺領域を分離するセル領域分離膜；
前記セル領域の前記基板内に配置され、第１方向に延びたセルゲート電極を含む複数のセルゲート構造体；および
前記セルゲート電極上に配置され、前記セルゲート電極と連結されたセルゲートプラグを含み、
前記セル領域は、セル素子分離膜、および前記セル素子分離膜により定義され、前記第１方向と異なる第２方向に延びた複数の活性領域を含み、
前記複数の活性領域はノーマル活性領域と、前記セル領域分離膜と接触するダミー活性領域を含み、
前記セルゲート構造体は、前記セルゲート構造体の終端に位置する第１ヘッド領域および第２ヘッド領域と、前記第１ヘッド領域と前記第２ヘッド領域の間に配置され、前記第１方向に延びたボディ領域を含み、
前記セルゲート構造体の第１および第２ヘッド領域で、前記セルゲート構造体の前記第１方向と垂直な第３方向への幅は前記セルゲート構造体のボディ領域から遠くなるにつれて増加した後に減少し、
前記セルゲート構造体の第１ヘッド領域全体が前記活性領域および前記セル素子分離膜と前記基板の厚さ方向に重なり、
前記セルゲート構造体は前記第３方向に最も隣接する第１セルゲート構造体および第２セルゲート構造体を含み、
前記セルゲートプラグは前記第１セルゲート構造体の第１ヘッド領域で前記セルゲート電極と連結され、
前記セルゲートプラグは前記第２セルゲート構造体の第１ヘッド領域で前記セルゲート電極と連結されない、半導体メモリ装置。
【請求項11】
それぞれの活性領域は前記セルゲート構造体により分離される第１部分および第２部分を含み、
前記活性領域の第２部分は前記活性領域の第１部分の両側に定義され、
前記ダミー活性領域の第１部分の前記第１方向への幅は前記ノーマル活性領域の第１部分の前記第１方向への幅より大きい、請求項１０に記載の半導体メモリ装置。
前記活性領域の第２部分は前記活性領域の第１部分の両側に定義され、
前記ダミー活性領域の第１部分の前記第１方向への幅は前記ノーマル活性領域の第１部分の前記第１方向への幅より大きい、請求項１０に記載の半導体メモリ装置。
【請求項12】
前記活性領域の第２部分は活性領域の第２上部部分と、活性領域の第２下部部分を含み、
前記ダミー活性領域の第２下部部分の前記第１方向への幅は前記ダミー活性領域の第２上部部分の前記第１方向への幅と異なる、請求項１１に記載の半導体メモリ装置。
前記ダミー活性領域の第２下部部分の前記第１方向への幅は前記ダミー活性領域の第２上部部分の前記第１方向への幅と異なる、請求項１１に記載の半導体メモリ装置。
【請求項13】
前記セルゲート電極と交差する領域での前記ダミー活性領域の前記第１方向への幅は前記セルゲート電極と交差する領域での前記ノーマル活性領域の前記第１方向への幅より大きい、請求項１０に記載の半導体メモリ装置。
【請求項14】
前記セルゲート構造体は前記第１方向に延びたセルゲートトレンチと、セルゲート絶縁膜を含み、
前記セルゲート電極は前記セルゲート絶縁膜上に配置され、
前記ノーマル活性領域と前記セルゲート電極の間での前記セルゲート絶縁膜の厚さは、前記ダミー活性領域と前記セルゲート電極の間での前記セルゲート絶縁膜の厚さより小さいか同じである、請求項１０に記載の半導体メモリ装置。
前記セルゲート電極は前記セルゲート絶縁膜上に配置され、
前記ノーマル活性領域と前記セルゲート電極の間での前記セルゲート絶縁膜の厚さは、前記ダミー活性領域と前記セルゲート電極の間での前記セルゲート絶縁膜の厚さより小さいか同じである、請求項１０に記載の半導体メモリ装置。
【請求項15】
セル領域と、周辺領域を含む基板；
前記基板内に配置され、前記セル領域と前記周辺領域を分離するセル領域分離膜；および
前記セル領域の前記基板内に配置され、第１方向に延びたセルゲート電極を含む複数のセルゲート構造体を含み、
前記セル領域は、セル素子分離膜、および前記セル素子分離膜により定義され、前記第１方向と異なる第２方向に延びた複数の活性領域を含み、
前記複数の活性領域はノーマル活性領域と、前記セル領域分離膜と接触するダミー活性領域を含み、
前記セルゲート構造体は前記セルゲート構造体の終端に位置するヘッド領域と、前記ヘッド領域から前記第１方向に延びたボディ領域を含み、
前記セルゲート構造体のヘッド領域で、前記セルゲート構造体の前記第１方向と垂直な第３方向への幅は前記セルゲート構造体のボディ領域から遠くなるにつれて増加した後に減少し、
前記セルゲート構造体のヘッド領域の少なくとも一部は前記活性領域および前記セル素子分離膜と前記基板の厚さ方向に重なり、
前記セルゲート電極と重なる領域での前記ダミー活性領域の前記第１方向への幅は前記セルゲート電極と重なる領域での前記ノーマル活性領域の前記第１方向への幅より大きい、半導体メモリ装置。
前記基板内に配置され、前記セル領域と前記周辺領域を分離するセル領域分離膜；および
前記セル領域の前記基板内に配置され、第１方向に延びたセルゲート電極を含む複数のセルゲート構造体を含み、
前記セル領域は、セル素子分離膜、および前記セル素子分離膜により定義され、前記第１方向と異なる第２方向に延びた複数の活性領域を含み、
前記複数の活性領域はノーマル活性領域と、前記セル領域分離膜と接触するダミー活性領域を含み、
前記セルゲート構造体は前記セルゲート構造体の終端に位置するヘッド領域と、前記ヘッド領域から前記第１方向に延びたボディ領域を含み、
前記セルゲート構造体のヘッド領域で、前記セルゲート構造体の前記第１方向と垂直な第３方向への幅は前記セルゲート構造体のボディ領域から遠くなるにつれて増加した後に減少し、
前記セルゲート構造体のヘッド領域の少なくとも一部は前記活性領域および前記セル素子分離膜と前記基板の厚さ方向に重なり、
前記セルゲート電極と重なる領域での前記ダミー活性領域の前記第１方向への幅は前記セルゲート電極と重なる領域での前記ノーマル活性領域の前記第１方向への幅より大きい、半導体メモリ装置。
【請求項16】
前記セルゲート構造体は前記セルゲート電極の下に配置されたセルゲート絶縁膜を含み、
前記ノーマル活性領域と前記セルゲート電極の間での前記セルゲート絶縁膜の厚さは前記ダミー活性領域と前記セルゲート電極の間での前記セルゲート絶縁膜の厚さより小さい、請求項１５に記載の半導体メモリ装置。
前記ノーマル活性領域と前記セルゲート電極の間での前記セルゲート絶縁膜の厚さは前記ダミー活性領域と前記セルゲート電極の間での前記セルゲート絶縁膜の厚さより小さい、請求項１５に記載の半導体メモリ装置。
【請求項17】
前記セルゲート構造体は前記セルゲート電極の下に配置されたセルゲート絶縁膜を含み、
前記ノーマル活性領域と前記セルゲート電極の間での前記セルゲート絶縁膜の厚さは前記ダミー活性領域と前記セルゲート電極の間での前記セルゲート絶縁膜の厚さと同じである、請求項１５に記載の半導体メモリ装置。
前記ノーマル活性領域と前記セルゲート電極の間での前記セルゲート絶縁膜の厚さは前記ダミー活性領域と前記セルゲート電極の間での前記セルゲート絶縁膜の厚さと同じである、請求項１５に記載の半導体メモリ装置。
【請求項18】
前記ノーマル活性領域から前記セルゲート構造体の上面までの高さは前記ダミー活性領域から前記セルゲート構造体の上面までの高さと異なる、請求項１５に記載の半導体メモリ装置。
【請求項19】
前記ノーマル活性領域から前記セルゲート構造体の上面までの高さは前記ダミー活性領域から前記セルゲート構造体の上面までの高さと同じである、請求項１５に記載の半導体メモリ装置。
【請求項20】
それぞれの活性領域は前記セルゲート構造体により分離される第１部分および第２部分を含み、
前記活性領域の第２部分は前記活性領域の第１部分の両側に定義され、
前記ダミー活性領域の第１部分の前記第１方向への幅は前記ノーマル活性領域の第１部分の前記第１方向への幅より大きい、請求項１５に記載の半導体メモリ装置。
前記活性領域の第２部分は前記活性領域の第１部分の両側に定義され、
前記ダミー活性領域の第１部分の前記第１方向への幅は前記ノーマル活性領域の第１部分の前記第１方向への幅より大きい、請求項１５に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体メモリ装置に関する。
【背景技術】
【0002】
半導体素子がますます高集積化されるにつれ、同じ面積により多くの半導体素子を実装するために個々の回路パターンはますます微細化している。すなわち、半導体素子の集積度が増加するにつれて半導体素子の構成要素に対するデザインルールが縮小している。
【0003】
高度にスケーリング（ｓｃａｌｉｎｇ）された半導体素子においては、複数の配線ラインとこれらの間に介在する複数の埋込コンタクト（Ｂｕｒｉｅｄ Ｃｏｎｔａｃｔ：ＢＣ）を形成する工程がますます複雑かつ困難になっている。
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする課題は、信頼性および性能を改善できる半導体メモリ装置を提供することにある。
【0005】
本発明が解決しようとする課題は以上で言及した課題に制限されず、言及されていないまた他の課題は以下の記載から当業者に明確に理解されるものである。
【課題を解決するための手段】
【0006】
前記課題を解決するための本発明の半導体メモリ装置の一態様は、セル領域と、周辺領域を含む基板、基板内に配置され、セル領域と周辺領域を分離するセル領域分離膜、セル領域の基板内に配置され、第１方向に延びたセルゲート電極を含む複数のセルゲート構造体を含み、基板のセル領域は、セル素子分離膜、およびセル素子分離膜により定義され、第１方向と異なる第２方向に延びた複数の活性領域を含み、それぞれの活性領域はセルゲート構造体により分離される第１部分および第２部分を含み、活性領域の第２部分は活性領域の第１部分の両側に定義され、複数の活性領域はノーマル活性領域と、ダミー活性領域を含み、ダミー活性領域の第１部分の第１方向への幅はノーマル活性領域の第１部分の第１方向への幅より大きく、セルゲート構造体はセルゲート構造体の終端に位置するヘッド領域と、ヘッド領域から第１方向に延びたボディ領域を含み、第１方向と垂直な第３方向へのセルゲート構造体のヘッド領域の幅はヘッド領域の終端から中間部分に行くほど増加し、ヘッド領域の幅は中間部分からボディ領域に行くほど減少し、セルゲート構造体のヘッド領域の少なくとも一部は活性領域およびセル素子分離膜と基板の厚さ方向に重なる。
【0007】
前記課題を解決するための本発明の半導体メモリ装置の他の態様は、セル領域と、周辺領域を含む基板、基板内に配置され、セル領域と周辺領域を分離するセル領域分離膜、セル領域の基板内に配置され、第１方向に延びたセルゲート電極を含む複数のセルゲート構造体、およびセルゲート電極上に配置され、セルゲート電極と連結されたセルゲートプラグを含み、セル領域は、セル素子分離膜、およびセル素子分離膜により定義され、第１方向と異なる第２方向に延びた複数の活性領域を含み、複数の活性領域はノーマル活性領域と、セル領域分離膜と接触するダミー活性領域を含み、セルゲート構造体は、セルゲート構造体の終端に位置する第１ヘッド領域および第２ヘッド領域と、第１ヘッド領域と第２ヘッド領域の間に配置され、第１方向に延びたボディ領域を含み、セルゲート構造体の第１および第２ヘッド領域で、セルゲート構造体の第１方向と垂直な第３方向への幅はセルゲート構造体のボディ領域から遠くなるにつれて増加した後に減少し、セルゲート構造体の第１ヘッド領域全体が活性領域およびセル素子分離膜と基板の厚さ方向に重なり、セルゲート構造体は第３方向に最も隣接する第１セルゲート構造体および第２セルゲート構造体を含み、セルゲートプラグは第１セルゲート構造体の第１ヘッド領域でセルゲート電極と連結され、セルゲートプラグは第２セルゲート構造体の第１ヘッド領域でセルゲート電極と連結されない。
【0008】
前記課題を解決するための本発明の半導体メモリ装置の他の態様は、セル領域と、周辺領域を含む基板、基板内に配置され、セル領域と周辺領域を分離するセル領域分離膜、およびセル領域の基板内に配置され、第１方向に延びたセルゲート電極を含む複数のセルゲート構造体を含み、セル領域は、セル素子分離膜、およびセル素子分離膜により定義され、第１方向と異なる第２方向に延びた複数の活性領域を含み、複数の活性領域はノーマル活性領域と、セル領域分離膜と接触するダミー活性領域を含み、セルゲート構造体はセルゲート構造体の終端に位置するヘッド領域と、ヘッド領域から第１方向に延びたボディ領域を含み、セルゲート構造体のヘッド領域で、セルゲート構造体の第１方向と垂直な第３方向への幅はセルゲート構造体のボディ領域から遠くなるにつれて増加した後に減少し、セルゲート構造体のヘッド領域の少なくとも一部は活性領域およびセル素子分離膜と基板の厚さ方向に重なり、セルゲート電極と重なる領域でのダミー活性領域の第１方向への幅はセルゲート電極と重なる領域でのノーマル活性領域の第１方向への幅より大きい。
【0009】
本発明のその他具体的な内容は詳細な説明および図面に含まれている。
【図面の簡単な説明】
【0010】
【図1】いくつかの実施形態による半導体メモリ装置の概略的なレイアウト図である。
【図14】いくつかの実施形態による半導体メモリ装置を説明するための図である。
【図15】いくつかの実施形態による半導体メモリ装置を説明するための図である。
【図16】いくつかの実施形態による半導体メモリ装置を説明するための図である。
【図17】いくつかの実施形態による半導体メモリ装置を説明するための図である。
【図18】いくつかの実施形態による半導体メモリ装置を説明するための図である。
【図19】いくつかの実施形態による半導体メモリ装置を説明するための図である。
【図20】いくつかの実施形態による半導体メモリ装置を説明するための図である。
【図21】いくつかの実施形態による半導体メモリ装置を説明するための図である。
【図22】いくつかの実施形態による半導体メモリ装置を説明するための図である。
【図23】いくつかの実施形態による半導体メモリ装置を説明するための図である。
【図24】いくつかの実施形態による半導体メモリ装置を説明するための図である。
【図25】いくつかの実施形態による半導体メモリ装置を説明するための図である。
【図26】いくつかの実施形態による半導体メモリ装置を説明するための図である。
【図27】いくつかの実施形態による半導体メモリ装置を説明するための図である。
【図28】いくつかの実施形態による半導体メモリ装置を説明するための図である。
【発明を実施するための形態】
【0011】
本明細書で、第１、第２などが多様な素子や構成要素を叙述するために使われるが、これらの素子や構成要素はこれらの用語によって制限されないのはもちろんである。これらの用語は単に一つの素子や構成要素を他の素子や構成要素と区別するために使用する。したがって、以下で言及される第１素子や構成要素は本発明の技術的思想内で第２素子や構成要素であり得るのはもちろんである。
【0012】
図１はいくつかの実施形態による半導体メモリ装置の概略的なレイアウト図である。図２は図１のＲ１領域のレイアウトである。図３は図１のＲ２領域の平面図である。図４は図３の一部領域のセルゲート構造体と活性領域のみを示す平面図である。図５は図３のセルゲート構造体の形状を説明するための図である。図６ないし図９は図３のＡ－Ａ、Ｂ－Ｂ、Ｃ－ＣおよびＤ－Ｄに沿って切断した断面図である。図１０ないし図１３は図６のＰ領域およびＱ領域を拡大して示す図である。
【0013】
いくつかの実施形態による半導体メモリ装置に関する図では、例示的にＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が示されているが、これに制限されるものではない。
【0014】
【0015】
セル領域分離膜２２はセル領域２０の周囲に沿って形成される。セル領域分離膜２２はセル領域２０と周辺領域２４を分離する。セル領域２０はセル領域分離膜２２により定義される。周辺領域２４はセル領域２０の周辺に定義される。
【0016】
セル領域２０は第２方向Ｄ２に延びる第１境界面２０＿Ｅ１と、第１方向Ｄ１に延びる第２境界面２０＿Ｅ２を含み得る。セル領域の第１境界面２０＿Ｅ１およびセル領域の第２境界面２０＿Ｅ２はセル領域２０とセル領域分離膜２２との境界である。
【0017】
セル領域２０は複数のセル活性領域ＡＣＴを含み得る。セル活性領域ＡＣＴは基板（図６ないし図９の１００）内に形成されたセル素子分離膜（図６ないし図９の１０５）により定義される。半導体メモリ装置のデザインルールの縮小につれて、図示のように、平面上でセル活性領域ＡＣＴは斜線（ｄｉａｇｏｎａｌ ｌｉｎｅ ｏｒ ｏｂｌｉｑｕｅ ｌｉｎｅ）のバー（ｂａｒ）形状に配置されることができる。例えば、セル活性領域ＡＣＴは第３方向Ｄ３に延び得る。
【0018】
セル活性領域ＡＣＴを横切って第１方向Ｄ１に延びた複数のゲート電極が配置される。複数のゲート電極は互いに平行に延び得る。複数のゲート電極は例えば、複数のワード線（Ｗｏｒｄ Ｌｉｎｅ：ＷＬ）であり得る。ワード線ＷＬは等間隔に配置される。ワード線ＷＬの幅やワード線ＷＬの間の間隔はデザインルールにより決定される。セルゲート構造体１１０に含まれた導電線がワード線ＷＬであり得る。
【0019】
一例として、ワード線ＷＬはセル領域分離膜２２まで延び得る。ワード線ＷＬの一部はセル領域分離膜２２と第４方向Ｄ４に重なり得る。他の例として、ワード線ＷＬはセル領域２０内に配置される。ワード線ＷＬはセル領域分離膜２２まで延びなくてもよい。ワード線ＷＬ全体がセル領域２０と第４方向Ｄ４に重なり得る。
【0020】
第１方向Ｄ１に延びる２個のワード線ＷＬにより、それぞれのセル活性領域ＡＣＴは三つの部分に分けることができる。セル活性領域ＡＣＴの形状に関する説明は後述する。
【0021】
図２に示すように、ワード線ＷＬ上にはワード線ＷＬと直交する第２方向Ｄ２に延びる複数のビット線（Ｂｉｔ Ｌｉｎｅ：ＢＬ）が配置される。複数のビット線ＢＬは互いに平行に延び得る。ビット線ＢＬは等間隔に配置される。ビット線ＢＬの幅やビット線ＢＬの間の間隔はデザインルールにより決定される。
【0022】
ビット線ＢＬはセル領域分離膜２２まで延び得る。ビット線ＢＬの一部はセル領域分離膜２２と第４方向Ｄ４に重なり得る。第４方向Ｄ４は第１方向Ｄ１、第２方向Ｄ２および第３方向Ｄ３と直交する。第４方向Ｄ４は基板１００の厚さ方向とし得る。
【0023】
ノーマルセル導電線１４０Ｎがビット線ＢＬに含まれ得る。図面に示していないが、ダミーセル導電線（図２０の１４０Ｄ）もビット線ＢＬに含まれ得る。
【0024】
【0025】
いくつかの実施形態による半導体メモリ装置は、セル活性領域ＡＣＴ上に形成された多様なコンタクト配列を含み得る。多様なコンタクト配列は、例えば、ダイレクトコンタクト（Ｄｉｒｅｃｔ Ｃｏｎｔａｃｔ：ＤＣ）、埋込コンタクト（Ｂｕｒｉｅｄ Ｃｏｎｔａｃｔ：ＢＣ）、およびランディングパッド（Ｌａｎｄｉｎｇ Ｐａｄ：ＬＰ）などを含み得る。
【0026】
ここで、ダイレクトコンタクトＤＣはセル活性領域ＡＣＴをビット線ＢＬに電気的に接続させるコンタクトを意味する。埋込コンタクトＢＣはセル活性領域ＡＣＴをキャパシタの下部電極（図８および図９の１９１）に連結させるコンタクトを意味する。配置構造上、埋込コンタクトＢＣとセル活性領域ＡＣＴの接触面積が小さい。そのため、セル活性領域ＡＣＴとの接触面積を拡大すると共にキャパシタの下部電極（図８および図９の１９１）との接触面積を拡大するために、導電性のランディングパッドＬＰを導入することができる。
【0027】
ランディングパッドＬＰはセル活性領域ＡＣＴと埋込コンタクトＢＣの間に配置されることもでき、埋込コンタクトＢＣとキャパシタの下部電極（図６および図９の１９１）の間に配置されることもできる。いくつかの実施形態による半導体メモリ装置で、ランディングパッドＬＰは埋込コンタクトＢＣとキャパシタの下部電極の間に配置されることができる。ランディングパッドＬＰの導入により接触面積を拡大することで、セル活性領域ＡＣＴとキャパシタの下部電極の間のコンタクト抵抗が減少することができる。
【0028】
ダイレクトコンタクトＤＣは活性領域ＡＣＴの中央部分に配置される。埋込コンタクトＢＣは活性領域ＡＣＴの両終端に配置される。埋込コンタクトＢＣがセル活性領域ＡＣＴの両終端に配置されることによって、ランディングパッドＬＰはセル活性領域ＡＣＴの両終端に隣接して埋込コンタクトＢＣと一部オーバーラップするように配置される。別の言葉で言えば、埋込コンタクトＢＣは隣接するワード線ＷＬの間と、隣接するビット線ＢＬの間にあるセル活性領域ＡＣＴおよびセル素子分離膜（図６の１０５）と重なるように形成されることができる。
【0029】
ワード線ＷＬは基板１００内に埋め込まれた構造で形成される。ワード線ＷＬはダイレクトコンタクトＤＣや埋込コンタクトＢＣの間のセル活性領域ＡＣＴを横切って配置される。図示のように、２個のワード線ＷＬが一つのセル活性領域ＡＣＴを横切るように配置される。セル活性領域ＡＣＴが第３方向Ｄ３に沿って延びることによって、ワード線ＷＬはセル活性領域ＡＣＴと９０度未満の角度を有することができる。
【0030】
ダイレクトコンタクトＤＣおよび埋込コンタクトＢＣは対称的に配置される。これにより、ダイレクトコンタクトＤＣおよび埋込コンタクトＢＣは第１方向Ｄ１および第２方向Ｄ２に沿って一直線上に配置されることができる。
【0031】
一方、ダイレクトコンタクトＤＣおよび埋込コンタクトＢＣとは異なり、ランディングパッドＬＰはビット線ＢＬが延びる第２方向Ｄ２にジグザグ形状に配置されることができる。また、ランディングパッドＬＰはワード線ＷＬが延びる第１方向Ｄ１には各ビット線ＢＬの同じ側の部分とオーバーラップするように配置される。
【0032】
例えば、最初のラインのランディングパッドＬＰそれぞれは、対応するビット線ＢＬの左側の辺とオーバーラップし、次のラインのランディングパッドＬＰそれぞれは、対応するビット線ＢＬの右側の辺とオーバーラップし得る。
【0033】
図１ないし図１３を参照すると、いくつかの実施形態による半導体メモリ装置は、セル活性領域ＡＣＴと、複数のセルゲート構造体１１０と、複数のノーマルセル導電線１４０Ｎと、複数のストレージパッド１６０と、データ格納パターンＤＳＰを含み得る。
【0034】
基板１００はセル領域２０と、セル領域分離膜２２と、周辺領域２４を含み得る。基板１００はシリコン基板またはＳＯＩ（ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ）であり得る。これとは異なり、基板１００はシリコンゲルマニウム、ＳＧＯＩ（ｓｉｌｉｃｏｎ ｇｅｒｍａｎｉｕｍ ｏｎ ｉｎｓｕｌａｔｏｒ）、アンチモン化インジウム、鉛テルル化合物、インジウム砒素、インジウムリン化物、ガリウム砒素またはアンチモン化ガリウムを含み得るが、これに限定されるものではない。
【0035】
複数のセルゲート構造体１１０と、複数のビット線構造体１４０ＳＴと、複数のストレージパッド１６０と、データ格納パターンＤＳＰはセル領域２０に配置される。
【0036】
セル素子分離膜１０５はセル領域２０の基板１００内に形成される。セル素子分離膜１０５は優れた素子分離特性を有するＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）構造を有することができる。セル素子分離膜１０５はセル領域２０内にセル活性領域ＡＣＴを定義する。セル素子分離膜１０５により定義されたセル活性領域ＡＣＴは図２ないし図５に示すように短軸と長軸を含む長いアイランド形状を有することができる。
【0037】
セル活性領域ＡＣＴはセル素子分離膜１０５内に配置されるワード線ＷＬに対して９０度未満の角度を有するように斜線形状を有し得る。セル活性領域ＡＣＴはセル素子分離膜１０５上に形成されるビット線ＢＬに対して９０度未満の角度を有するように斜線形状を有し得る。別の言葉で言えば、セル活性領域ＡＣＴはセル素子分離膜１０５内に配置されるセルゲート構造体１１０に対して９０度未満の角度を有するように斜線形状を有することができる。セル活性領域ＡＣＴはセル素子分離膜１０５上に形成されるビット線構造体１４０ＳＴに対して９０度未満の角度を有するように斜線形状を有することができる。
【0038】
セル領域分離膜２２はＳＴＩ構造を有し得る。セル領域分離膜２２の上面からセル領域分離膜２２の最下部までの深さはセル領域分離膜２２の上面からセル素子分離膜１０５の最下部までの深さと異なってもよい。例えば、セル領域分離膜２２の上面からセル領域分離膜２２の最下部までの深さはセル領域分離膜２２の上面からセル素子分離膜１０５の最下部までの深さより大きくてもよい。
【0039】
セル素子分離膜１０５およびセル領域分離膜２２は、それぞれ例えば、シリコン酸化膜、シリコン窒化膜およびシリコン酸窒化膜のうち少なくとも一つを含み得るが、これに制限されるものではない。図６ないし図９において、セル素子分離膜１０５およびセル領域分離膜２２はそれぞれ一つの絶縁膜で形成される場合を示したが、説明の便宜のためであり、これに制限されるものではない。セル素子分離膜１０５およびセル領域分離膜２２の幅に応じて、セル素子分離膜１０５およびセル領域分離膜２２はそれぞれ一つの絶縁膜で形成されることもでき、複数の絶縁膜で形成されることもできる。
【0040】
【0041】
複数のセル活性領域ＡＣＴは複数のノーマルセル活性領域ＡＣＴ＿Ｎと、複数のダミーセル活性領域ＡＣＴ＿Ｄを含み得る。ノーマルセル活性領域ＡＣＴ＿Ｎは第３方向Ｄ３に延びたバー（ｂａｒ）形状を有し得る。ダミーセル活性領域ＡＣＴ＿Ｄは第３方向Ｄ３に延び得る。ダミーセル活性領域ＡＣＴ＿Ｄは中央部分にくびれがないボウリングピン形状であり得る。ダミーセル活性領域ＡＣＴ＿Ｄは第３方向Ｄ３に延びた仮想線を基準として非対称の形状を有し得る。
【0042】
複数のダミーセル活性領域ＡＣＴ＿Ｄは複数のセル活性領域ＡＣＴのうち最外側に配置される。複数のダミーセル活性領域ＡＣＴ＿Ｄはセル領域２０の境界に沿って配置される。例えば、図３に示すように、複数のダミーセル活性領域ＡＣＴ＿Ｄはセル領域の第１境界面２０＿Ｅ１に沿って配置される。
【0043】
例えば、ダミーセル活性領域ＡＣＴ＿Ｄはセル領域分離膜２２と接触し得る。図４に示すように、ダミーセル活性領域ＡＣＴ＿Ｄは第２方向Ｄ２に最も隣接した第１ダミーセル活性領域ＡＣＴ＿Ｄ１と第２ダミーセル活性領域ＡＣＴ＿Ｄ２を含み得る。第１ダミーセル活性領域ＡＣＴ＿Ｄ１と第２ダミーセル活性領域ＡＣＴ＿Ｄ２はセル領域分離膜２２と接触し得る。ダミーセル活性領域ＡＣＴ＿Ｄはセル領域分離膜２２と接触するので、ダミーセル活性領域ＡＣＴ＿Ｄはセル素子分離膜１０５およびセル領域分離膜２２により定義される。
【0044】
平面視したときに、第１ダミーセル活性領域ＡＣＴ＿Ｄ１と第２ダミーセル活性領域ＡＣＴ＿Ｄ２は連結されない。第１ダミーセル活性領域ＡＣＴ＿Ｄ１と第２ダミーセル活性領域ＡＣＴ＿Ｄ２はセル素子分離膜１０５およびセル領域分離膜２２により空間的に分離され得る。
【0045】
複数のノーマルセル活性領域ＡＣＴ＿Ｎは第１境界面２０＿Ｅ１に沿って配置されたダミーセル活性領域ＡＣＴ＿Ｄの間に配置される。ノーマルセル活性領域ＡＣＴ＿Ｎはセル領域分離膜２２と接触しないとし得る。ノーマルセル活性領域ＡＣＴ＿Ｎはセル素子分離膜１０５により定義される。
【0046】
複数のセルゲート構造体１１０は基板１００およびセル素子分離膜１０５内に形成される。セルゲート構造体１１０はセル素子分離膜１０５およびセル素子分離膜１０５により定義されたセル活性領域ＡＣＴを横切って形成される。
【0047】
セルゲート構造体１１０は基板１００およびセル素子分離膜１０５内に配置されたセルゲートトレンチ１１５と、セルゲート絶縁膜１１１と、セルゲート電極１１２と、セルゲートキャッピングパターン１１３と、セルゲートキャッピング導電膜１１４を含み得る。ここで、セルゲート電極１１２はワード線ＷＬに対応する。図示とは異なり、セルゲート構造体１１０はセルゲートキャッピング導電膜１１４を含まなくてもよい。
【0048】
セルゲートトレンチ１１５はセル素子分離膜１０５内で相対的に深く、セル活性領域ＡＣＴ内で相対的に浅い。セルゲート電極１１２の底面は屈曲を有し得る。すなわち、セル素子分離膜１０５でのセルゲートトレンチ１１５の深さはセル活性領域ＡＣＴでのセルゲートトレンチ１１５の深さより大きいとし得る。
【0049】
図３および図５で、セルゲート構造体１１０は第１ヘッド領域１１０ＨＲ１と、第２ヘッド領域１１０ＨＲ２と、ボディ領域１１０ＢＲを含み得る。セルゲート構造体の第１ヘッド領域１１０ＨＲ１およびセルゲート構造体の第２ヘッド領域１１０ＨＲ２はセルゲート構造体１１０の終端に位置し得る。セルゲート構造体の第１ヘッド領域１１０ＨＲ１およびセルゲート構造体の第２ヘッド領域１１０ＨＲ２は第１方向Ｄ１に離隔する。
【0050】
セルゲート構造体のボディ領域１１０ＢＲはセルゲート構造体の第１ヘッド領域１１０ＨＲ１とセルゲート構造体の第２ヘッド領域１１０ＨＲ２の間に配置される。セルゲート構造体のボディ領域１１０ＢＲは第１方向Ｄ１に延びる。セルゲート構造体のボディ領域１１０ＢＲはセルゲート構造体のヘッド領域１１０ＨＲ１，１１０ＨＲ２から第１方向Ｄ１に延びる。
【0051】
セルゲート構造体の第１ヘッド領域１１０ＨＲ１およびセルゲート構造体の第２ヘッド領域１１０ＨＲ２はそれぞれ第１方向Ｄ１に延びた風船状を有し得る。セルゲート構造体の第１ヘッド領域１１０ＨＲ１およびセルゲート構造体の第２ヘッド領域１１０ＨＲ２で、セルゲート構造体１１０の第２方向Ｄ２への幅はセルゲート構造体のボディ領域１１０ＢＲから遠くなるにつれて増加した後に減少し得る。セルゲート構造体のボディ領域１１０ＢＲでのセルゲート構造体１１０の第２方向Ｄ２への最大幅Ｗ３２はセルゲート構造体のヘッド領域１１０ＨＲ１，１１０ＨＲ２でのセルゲート構造体１１０の第２方向Ｄ２への最大幅Ｗ３１より小さい。
【0052】
セルゲート構造体のヘッド領域１１０ＨＲ１，１１０ＨＲ２の少なくとも一部はセル領域２０に配置される。セルゲート構造体のヘッド領域１１０ＨＲ１，１１０ＨＲ２の少なくとも一部はセル素子分離膜１０５およびセル活性領域ＡＣＴと第４方向Ｄ４に重なり得る。
【0053】
いくつかの実施形態による半導体メモリ装置で、セルゲート構造体のヘッド領域１１０ＨＲ１，１１０ＨＲ２の一部はセル領域２０に配置され、セルゲート構造体のヘッド領域１１０ＨＲ１，１１０ＨＲ２の残りはセル領域分離膜２２に配置される。セルゲート構造体のヘッド領域１１０ＨＲ１，１１０ＨＲ２の一部はセル素子分離膜１０５およびセル活性領域ＡＣＴと第４方向Ｄ４に重なり得る。例えば、セルゲート構造体のヘッド領域１１０ＨＲ１，１１０ＨＲ２の一部はダミーセル活性領域ＡＣＴ＿Ｄと第４方向Ｄ４に重なり得る。セルゲート構造体のヘッド領域１１０ＨＲ１，１１０ＨＲ２の残りはセル領域分離膜２２と第４方向Ｄ４に重なり得る。
【0054】
セルゲート絶縁膜１１１はセルゲートトレンチ１１５の側壁および底面に沿って延び得る。セルゲート絶縁膜１１１はセルゲートトレンチ１１５の少なくとも一部のプロファイルに従って延び得る。
【0055】
セルゲート絶縁膜１１１は例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、またはシリコン酸化物より高い誘電率を有する高誘電率物質のうち少なくとも一つを含み得る。高誘電率物質は例えば、ハフニウム酸化物（ｈａｆｎｉｕｍ ｏｘｉｄｅ）、ハフニウムシリコン酸化物（ｈａｆｎｉｕｍ ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、ハフニウムアルミニウム酸化物（ｈａｆｎｉｕｍ ａｌｕｍｉｎｕｍ ｏｘｉｄｅ）、ランタン酸化物（ｌａｎｔｈａｎｕｍ ｏｘｉｄｅ）、ランタンアルミニウム酸化物（ｌａｎｔｈａｎｕｍ ａｌｕｍｉｎｕｍ ｏｘｉｄｅ）、ジルコニウム酸化物（ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、ジルコニウムシリコン酸化物（ｚｉｒｃｏｎｉｕｍ ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、タンタル酸化物（ｔａｎｔａｌｕｍ ｏｘｉｄｅ）、チタン酸化物（ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、バリウムストロンチウムチタン酸化物（ｂａｒｉｕｍ ｓｔｒｏｎｔｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、バリウムチタン酸化物（ｂａｒｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、ストロンチウムチタン酸化物（ｓｔｒｏｎｔｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、イットリウム酸化物（ｙｔｔｒｉｕｍ ｏｘｉｄｅ）、アルミニウム酸化物（ａｌｕｍｉｎｕｍ ｏｘｉｄｅ）、鉛スカンジウムタンタル酸化物（ｌｅａｄ ｓｃａｎｄｉｕｍ ｔａｎｔａｌｕｍ ｏｘｉｄｅ）、鉛亜鉛ニオブ酸塩（ｌｅａｄ ｚｉｎｃ ｎｉｏｂａｔｅ）およびこれらの組み合わせのうち少なくとも一つを含み得る。
【0056】
セルゲート電極１１２はセルゲート絶縁膜１１１上に配置される。セルゲート電極１１２はセルゲートトレンチ１１５の一部を埋め得る。セルゲートキャッピング導電膜１１４はセルゲート電極１１２の上面に沿って延び得る。
【0057】
セルゲート電極１１２は導電物質を含み、例えば、ドープされたポリシリコン、導電性金属窒化物、導電性金属シリコン窒化物、金属炭窒化物、導電性金属シリサイド、導電性金属酸化物、２次元物質、金属および金属合金のうち少なくとも一つを含み得る。セルゲートキャッピング導電膜１１４は例えば、ポリシリコンまたはポリシリコン－ゲルマニウムを含み得るが、これに制限されるものではない。
【0058】
セルゲートキャッピングパターン１１３はセルゲート電極１１２およびセルゲートキャッピング導電膜１１４上に配置される。セルゲートキャッピングパターン１１３はセルゲート電極１１２およびセルゲートキャッピング導電膜１１４が形成された後に残るセルゲートトレンチ１１５を埋め得る。セルゲート絶縁膜１１１はセルゲートキャッピングパターン１１３の側壁に沿って延びる場合を示したが、これに制限されるものではない。
【0059】
図１４に示すように、セルゲートキャッピングパターン１１３はセルゲート構造体の上面１１０ＵＳを含む。セルゲートキャッピングパターン１１３の上面はセルゲート構造体の上面１１０ＵＳであり得る。セルゲートキャッピングパターン１１３は例えば、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）、シリコン酸化物（ＳｉＯ２）、シリコン炭窒化物（ＳｉＣＮ）、シリコン酸炭窒化物（ＳｉＯＣＮ）およびこれらの組み合わせのうち少なくとも一つを含み得る。
【0060】
図面に示していないが、セルゲート構造体１１０の少なくとも一側には不純物ドープ領域が形成されることができる。不純物ドープ領域はトランジスタのソース／ドレイン領域であり得る。セルゲートキャッピングパターン１１３はダミーセル活性領域ＡＣＴ＿Ｄの付近でセルゲート電極１１２と接触し得る。
【0061】
第１方向Ｄ１に延びる２個のセルゲート構造体１１０により、それぞれのセル活性領域ＡＣＴは三つの部分に分けることができる。例えば、一つのセル活性領域ＡＣＴは二つのセルゲート構造体１１０により分離される第１部分と、第２部分を含み得る。セル活性領域ＡＣＴの第１部分はセル活性領域ＡＣＴの中央部分に位置し得る。セル活性領域ＡＣＴの第２部分はセル活性領域ＡＣＴの端部に位置し得る。セル活性領域ＡＣＴの第２部分はセル活性領域ＡＣＴの第１部分の両側に定義される。
【0062】
図４に示すように、ノーマルセル活性領域ＡＣＴ＿Ｎはノーマルセル活性領域の第１部分１０３Ｎ＿ａと、ノーマルセル活性領域の第２上部部分１０３Ｎ＿ｂＵと、ノーマルセル活性領域の第２下部部分１０３Ｎ＿ｂＬを含み得る。ノーマルセル活性領域の第１部分１０３Ｎ＿ａはノーマルセル活性領域ＡＣＴ＿Ｎの中央部分に位置し得る。ノーマルセル活性領域の第２上部部分１０３Ｎ＿ｂＵと、ノーマルセル活性領域の第２下部部分１０３Ｎ＿ｂＬはそれぞれノーマルセル活性領域ＡＣＴ＿Ｎの端部に位置し得る。ノーマルセル活性領域の第１部分１０３Ｎ＿ａはノーマルセル活性領域の第２上部部分１０３Ｎ＿ｂＵと、ノーマルセル活性領域の第２下部部分１０３Ｎ＿ｂＬの間に定義される。
【0063】
ダミーセル活性領域ＡＣＴ＿Ｄはダミーセル活性領域の第１部分１０３Ｄ＿ａと、ダミーセル活性領域の第２上部部分１０３Ｄ＿ｂＵと、ダミーセル活性領域の第２下部部分１０３Ｄ＿ｂＬを含み得る。ダミーセル活性領域の第１部分１０３Ｄ＿ａはダミーセル活性領域ＡＣＴ＿Ｄの中央部分に位置し得る。ダミーセル活性領域の第２上部部分１０３Ｄ＿ｂＵと、ダミーセル活性領域の第２下部部分１０３Ｄ＿ｂＬはそれぞれダミーセル活性領域ＡＣＴ＿Ｄの端部に位置し得る。ダミーセル活性領域の第１部分１０３Ｄ＿ａはダミーセル活性領域の第２上部部分１０３Ｄ＿ｂＵと、ダミーセル活性領域の第２下部部分１０３Ｄ＿ｂＬの間に定義される。
【0064】
ダミーセル活性領域の第１部分１０３Ｄ＿ａの位置はノーマルセル活性領域の第１部分１０３Ｎ＿ａの位置に対応する。ダミーセル活性領域の第２上部部分１０３Ｄ＿ｂＵの位置はノーマルセル活性領域の第２上部部分１０３Ｎ＿ｂＵの位置に対応する。ダミーセル活性領域の第２下部部分１０３Ｄ＿ｂＬの位置はノーマルセル活性領域の第２下部部分１０３Ｎ＿ｂＬの位置に対応する。
【0065】
例えば、ノーマルセル活性領域の第１部分１０３Ｎ＿ａはビット線ＢＬと連結される領域であり得る。ノーマルセル活性領域の第２上部部分１０３Ｎ＿ｂＵと、ノーマルセル活性領域の第２下部部分１０３Ｎ＿ｂＬはデータ格納パターンＤＳＰと連結される領域であり得る。
【0066】
平面視したときに、ダミーセル活性領域の第１部分１０３Ｄ＿ａの第１方向Ｄ１への幅Ｗ１１はダミーセル活性領域の第２上部部分１０３Ｄ＿ｂＵの第１方向Ｄ１への幅Ｗ１２より大きい。ダミーセル活性領域の第１部分１０３Ｄ＿ａの第１方向Ｄ１への幅Ｗ１１はダミーセル活性領域の第２下部部分１０３Ｄ＿ｂＬの第１方向Ｄ１への幅Ｗ１３より大きい。
【0067】
ダミーセル活性領域の第２上部部分１０３Ｄ＿ｂＵの第１方向Ｄ１への幅Ｗ１２はダミーセル活性領域の第２下部部分１０３Ｄ＿ｂＬの第１方向Ｄ１への幅Ｗ１３と異なり得る。例えば、ダミーセル活性領域の第２下部部分１０３Ｄ＿ｂＬの第１方向Ｄ１への幅Ｗ１３はダミーセル活性領域の第２上部部分１０３Ｄ＿ｂＵの第１方向Ｄ１への幅Ｗ１２より大きくてもよい。ここで、ダミーセル活性領域の第２上部部分１０３Ｄ＿ｂＵの幅Ｗ１２と、ダミーセル活性領域の第２下部部分１０３Ｄ＿ｂＬの幅Ｗ１３はセルゲート構造体１１０から同じ距離だけ離隔した位置で測定する。
【0068】
ダミーセル活性領域の第１部分１０３Ｄ＿ａの幅Ｗ１１はノーマルセル活性領域の第１部分１０３Ｎ＿ａの第１方向Ｄ１への幅Ｗ２１より大きい。ダミーセル活性領域の第２上部部分１０３Ｄ＿ｂＵの幅Ｗ１２はノーマルセル活性領域の第２上部部分１０３Ｎ＿ｂＵの第１方向Ｄ１への幅Ｗ２２と同じであるか大きくてもよい。ダミーセル活性領域の第２下部部分１０３Ｄ＿ｂＬの幅Ｗ１３はノーマルセル活性領域の第２下部部分１０３Ｎ＿ｂＬの第１方向Ｄ１への幅Ｗ２３より大きい。
【0069】
セルゲート電極１１２と交差する部分でのダミーセル活性領域ＡＣＴ＿Ｄの第１方向Ｄ１への幅は、セルゲート電極１１２と交差する部分でのノーマルセル活性領域ＡＣＴ＿Ｎの第１方向Ｄ１への幅より大きいとし得る。
【0070】
図６で、セルゲート電極１１２と交差する部分でのダミーセル活性領域ＡＣＴ＿Ｄの幅Ｗ４１はセルゲート電極１１２と交差する部分でのノーマルセル活性領域ＡＣＴ＿Ｎの幅Ｗ４２より大きい。図７で、セルゲート電極１１２と交差する部分でのダミーセル活性領域ＡＣＴ＿Ｄの幅Ｗ４３はセルゲート電極１１２と交差する部分でのノーマルセル活性領域ＡＣＴ＿Ｎの幅Ｗ４２より大きくてもよい。
【0071】
【0072】
例えば、ノーマルセル活性領域ＡＣＴ＿Ｎからセルゲート構造体の上面１１０ＵＳまでの高さＨ１２はダミーセル活性領域ＡＣＴ＿Ｄからセルゲート構造体の上面１１０ＵＳまでの高さＨ１１と同一であり得る。別の言葉で言えば、図６および図７のような断面図において、セル領域分離膜２２の上面を基準として、ダミーセル活性領域ＡＣＴ＿Ｄの最上部までの深さはノーマルセル活性領域ＡＣＴ＿Ｎの最上部までの深さと同一であり得る。
【0073】
【0074】
図１０で、ダミーセル活性領域ＡＣＴ＿Ｄとセルゲート電極１１２の間でのセルゲート絶縁膜１１１の厚さｔ１はノーマルセル活性領域ＡＣＴ＿Ｎとセルゲート電極１１２の間でのセルゲート絶縁膜１１１の厚さｔ２と同一であり得る。図１１で、ダミーセル活性領域ＡＣＴ＿Ｄとセルゲート電極１１２の間でのセルゲート絶縁膜１１１の厚さｔ１はノーマルセル活性領域ＡＣＴ＿Ｎとセルゲート電極１１２の間でのセルゲート絶縁膜１１１の厚さｔ２より大きくてもよい。
【0075】
図１２および図１３で、セルゲート絶縁膜１１１は多重膜であり得る。セルゲート絶縁膜１１１は下部セルゲート絶縁膜１１１Ｂと上部セルゲート絶縁膜１１１Ｕを含み得る。上部セルゲート絶縁膜１１１Ｕは下部セルゲート絶縁膜１１１Ｂとセルゲート電極１１２の間に配置される。下部セルゲート絶縁膜１１１Ｂは例えば、シリコン酸化物膜を含み得る。上部セルゲート絶縁膜１１１Ｕは例えば、シリコン酸化物より誘電率が高い誘電物質を含み得る。
【0076】
例えば、ダミーセル活性領域ＡＣＴ＿Ｄとセルゲート電極１１２の間での上部セルゲート絶縁膜１１１Ｕの厚さｔ１２はノーマルセル活性領域ＡＣＴ＿Ｎとセルゲート電極１１２の間での上部セルゲート絶縁膜１１１Ｕの厚さｔ２２と同じであり得る。
【0077】
図１２で、ダミーセル活性領域ＡＣＴ＿Ｄとセルゲート電極１１２の間での下部セルゲート絶縁膜１１１Ｂの厚さｔ１１はノーマルセル活性領域ＡＣＴ＿Ｎとセルゲート電極１１２の間での下部セルゲート絶縁膜１１１Ｂの厚さｔ２１と同じであり得る。ダミーセル活性領域ＡＣＴ＿Ｄとセルゲート電極１１２の間でのセルゲート絶縁膜１１１の厚さｔ１はノーマルセル活性領域ＡＣＴ＿Ｎとセルゲート電極１１２の間でのセルゲート絶縁膜１１１の厚さｔ２と同一であり得る。
【0078】
図１３で、ダミーセル活性領域ＡＣＴ＿Ｄとセルゲート電極１１２の間での下部セルゲート絶縁膜１１１Ｂの厚さｔ１１は、ノーマルセル活性領域ＡＣＴ＿Ｎとセルゲート電極１１２の間での下部セルゲート絶縁膜１１１Ｂの厚さｔ２１より大きくてもよい。ダミーセル活性領域ＡＣＴ＿Ｄとセルゲート電極１１２の間でのセルゲート絶縁膜１１１の厚さｔ１は、ノーマルセル活性領域ＡＣＴ＿Ｎとセルゲート電極１１２の間でのセルゲート絶縁膜１１１の厚さｔ２より大きくてもよい。
【0079】
ビット線構造体１４０ＳＴはノーマルセル導電線１４０Ｎと、セルラインキャッピング膜１４４を含み得る。ノーマルセル導電線１４０Ｎはセルゲート構造体１１０が配置された基板１００およびセル素子分離膜１０５上に配置される。
【0080】
ノーマルセル導電線１４０Ｎは第２方向Ｄ２に延び得る。ノーマルセル導電線１４０Ｎはセル素子分離膜１０５およびセル素子分離膜１０５により定義されたセル活性領域ＡＣＴと交差し得る。例えば、ノーマルセル導電線１４０Ｎはノーマルセル活性領域ＡＣＴ＿Ｎと交差し得る。ここで、ノーマルセル導電線１４０Ｎはビット線ＢＬに対応する。
【0081】
ノーマルセル導電線１４０Ｎは例えば、不純物がドープされた半導体物質、導電性シリサイド化合物、導電性金属窒化物、２次元物質（Ｔｗｏ－ｄｉｍｅｎｓｉｏｎａｌ（２Ｄ） ｍａｔｅｒｉａｌ）、金属および金属合金のうち少なくとも一つを含み得る。いくつかの実施形態による半導体メモリ装置で、２次元物質は金属材料および／または半導体物質であり得る。２次元物質（２Ｄ ｍａｔｅｒｉａｌ）は２次元同素体（ａｌｌｏｔｒｏｐｅ）または２次元化合物（ｃｏｍｐｏｕｎｄ）を含み得、例えば、グラフェン（ｇｒａｐｈｅｎｅ）、モリブデン二硫化物（ＭｏＳ２）、モリブデンジセレニド（ＭｏＳｅ２）、タングステンジセレニド（ＷＳｅ２）、タングステン二硫化物（ＷＳ２）のうち少なくとも一つを含み得るが、これに制限されるものではない。すなわち、上述した２次元物質は例示的に列挙しただけであり、本発明の半導体メモリ装置に含まれ得る２次元物質は上述した物質によって制限されない。
【0082】
ノーマルセル導電線１４０Ｎは単一膜で示されているが、説明の便宜のためであり、これに制限されるものではない。すなわち、図示とは異なり、ノーマルセル導電線１４０Ｎは導電物質が積層された複数の導電膜を含み得る。
【0083】
セルラインキャッピング膜１４４はノーマルセル導電線１４０Ｎ上に配置される。セルラインキャッピング膜１４４はノーマルセル導電線１４０Ｎの上面に沿って第２方向Ｄ２に延び得る。セルラインキャッピング膜１４４は例えば、シリコン窒化膜、シリコン酸窒化物、シリコン炭窒化物およびシリコン酸炭窒化物のうち少なくとも一つを含み得る。いくつかの実施形態による半導体メモリ装置で、セルラインキャッピング膜１４４はシリコン窒化膜を含み得る。セルラインキャッピング膜１４４は単一膜で示されているが、これに制限されるものではない。
【0084】
ビット線コンタクト１４６がノーマルセル導電線１４０Ｎと基板１００の間に配置される。すなわち、ノーマルセル導電線１４０Ｎはビット線コンタクト１４６上に配置されることができる。例えば、ビット線コンタクト１４６はノーマルセル導電線１４０Ｎが長いアイランド形状を有するノーマルセル活性領域ＡＣＴ＿Ｎの中央部分と交差する地点に形成されることができる。ビット線コンタクト１４６はノーマルセル活性領域の第１部分１０３Ｎ＿ａとノーマルセル導電線１４０Ｎの間に配置される。
【0085】
ビット線コンタクト１４６はノーマルセル導電線１４０Ｎと基板１００を電気的に接続し得る。ここで、ビット線コンタクト１４６はダイレクトコンタクトＤＣに対応する。ビット線コンタクト１４６は例えば、不純物がドープされた半導体物質、導電性シリサイド化合物、導電性金属窒化物および金属のうち少なくとも一つを含み得る。
【0086】
図８で、ビット線コンタクトの上面１４６ＵＳと重なる領域でのノーマルセル導電線１４０Ｎの厚さは、ビット線コンタクトの上面１４６ＵＳと重ならない領域でのノーマルセル導電線１４０Ｎの厚さと異なってもよい。
【0087】
セル絶縁膜１３０が基板１００およびセル素子分離膜１０５上に形成される。より詳細には、セル絶縁膜１３０はビット線コンタクト１４６が形成されていない基板１００およびセル素子分離膜１０５上に配置される。セル絶縁膜１３０は基板１００とノーマルセル導電線１４０Ｎの間と、セル素子分離膜１０５とノーマルセル導電線１４０Ｎの間に配置される。いくつかの実施形態による半導体メモリ装置で、基板１００の上面を基準として、ビット線コンタクトの上面１４６ＵＳはセル絶縁膜の上面１３０ＵＳより高くてもよい。
【0088】
セル絶縁膜１３０は単一膜であり得るが、図示のように、セル絶縁膜１３０は第１セル絶縁膜１３１および第２セル絶縁膜１３２を含む多重膜でもあり得る。例えば、第１セル絶縁膜１３１はシリコン酸化膜を含み得、第２セル絶縁膜１３２はシリコン窒化膜を含み得るが、これに制限されるものではない。図示とは異なり、セル絶縁膜１３０は３個以上の絶縁膜を含み得るのはもちろんである。セル絶縁膜１３０が第３セル絶縁膜を含む場合、第３セル絶縁膜はシリコン酸化膜であり得る。
【0089】
セルラインスペーサ１５０がノーマルセル導電線１４０Ｎの側壁およびセルラインキャッピング膜１４４の側壁上に配置される。ビット線コンタクト１４６が形成されたノーマルセル導電線１４０Ｎの部分で、セルラインスペーサ１５０は基板１００およびセル素子分離膜１０５上に形成される。セルラインスペーサ１５０はノーマルセル導電線１４０Ｎの側壁、セルラインキャッピング膜１４４の側壁およびビット線コンタクト１４６の側壁上で配置される。
【0090】
ビット線コンタクト１４６が形成されていないノーマルセル導電線１４０Ｎの残り部分で、セルラインスペーサ１５０はセル絶縁膜１３０上に配置される。セルラインスペーサ１５０はノーマルセル導電線１４０Ｎの側壁およびセルラインキャッピング膜１４４の側壁上で配置される。
【0091】
ビット線スペーサ１５０は単一膜で示されているが、説明の便宜のためであり、これに制限されるものではない。すなわち、図示とは異なり、ビット線スペーサ１５０は多重膜構造を有し得るのはもちろんである。ビット線スペーサ１５０は、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜（ＳｉＯＮ）、シリコン酸炭窒化膜（ＳｉＯＣＮ）、エアー（ａｉｒ）およびこれらの組み合わせのうち一つを含み得るが、これに制限されるものではない。一例として、ビット線スペーサ１５０はシリコン酸化膜およびシリコン窒化膜の二重膜で構成することができる。
【0092】
図９で、フェンスパターン１７０が基板１００およびセル素子分離膜１０５上に配置される。フェンスパターン１７０は基板１００およびセル素子分離膜１０５内に形成されたセルゲート構造体１１０と重なるように配置される。フェンスパターン１７０はセルゲートキャッピングパターン１１３上に配置される。
【0093】
フェンスパターン１７０は第２方向Ｄ２に延びるビット線構造体１４０ＳＴの間に配置される。フェンスパターン１７０は例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化物およびこれらの組み合わせのうち少なくとも一つを含み得る。例えば、フェンスパターン１７０の高さはセルラインキャッピング膜１４４の高さと同じであり得る。
【0094】
複数のストレージコンタクト１２０が、第１方向Ｄ１に隣接するノーマルセル導電線１４０Ｎの間に配置される。ストレージコンタクト１２０は第２方向Ｄ２に隣接するフェンスパターン１７０の間に配置される。ストレージコンタクト１２０は隣接するノーマルセル導電線１４０Ｎの間の基板１００およびセル素子分離膜１０５と第４方向Ｄ４に重なり得る。ストレージコンタクト１２０はノーマルセル活性領域の第２上部部分１０３Ｎ＿ｂＵと、ノーマルセル活性領域の第２下部部分１０３Ｎ＿ｂＬに連結され得る。ここで、ストレージコンタクト１２０は埋込コンタクトＢＣに対応する。
【0095】
ストレージコンタクト１２０は例えば、不純物がドープされた半導体物質、導電性シリサイド化合物、導電性金属窒化物および金属のうち少なくとも一つを含み得る。
【0096】
ストレージパッド１６０がそれぞれのストレージコンタクト１２０上に配置される。ストレージパッド１６０はストレージコンタクト１２０と電気的に接続され得る。ストレージパッド１６０はノーマルセル活性領域の第２上部部分１０３Ｎ＿ｂＵと、ノーマルセル活性領域の第２下部部分１０３Ｎ＿ｂＬに連結され得る。ここで、ストレージパッド１６０はランディングパッドＬＰに対応する。
【0097】
ストレージパッド１６０はノーマルセル導電線１４０Ｎの上面の一部と重なり得る。ストレージパッド１６０は例えば、不純物がドープされた半導体物質、導電性シリサイド化合物、導電性金属窒化物、導電性金属炭化物、金属および金属合金のうち少なくとも一つを含み得る。
【0098】
パッド分離絶縁膜１８０がストレージパッド１６０およびノーマルセル導電線１４０Ｎ上に配置される。例えば、パッド分離絶縁膜１８０はセルラインキャッピング膜１４４上に配置される。パッド分離絶縁膜１８０は複数の孤立領域を形成するストレージパッド１６０を定義する。パッド分離絶縁膜１８０はストレージパッド１６０の上面を覆わない。パッド分離絶縁膜１８０はパッド分離リセスを埋め得る。パッド分離リセスは隣接するストレージパッド１６０を分離し得る。
【0099】
パッド分離絶縁膜１８０は絶縁性物質を含み、複数のストレージパッド１６０を互いに電気的に分離し得る。例えば、パッド分離絶縁膜１８０は例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、シリコン酸炭窒化膜およびシリコン炭窒化膜のうち少なくとも一つを含み得るが、これに制限されるものではない。
【0100】
セル上部エッチング停止膜２９５がストレージパッド１６０の上面およびパッド分離絶縁膜１８０の上面上に配置される。セル上部エッチング停止膜２９５は例えば、シリコン窒化物（ＳｉＮ）、シリコン炭窒化物（ＳｉＣＮ）、シリコン酸炭窒化物（ＳｉＯＣＮ）、シリコン酸炭窒化物（ＳｉＯＣ）およびシリコンホウ素窒化物（ＳｉＢＮ）のうち少なくとも一つを含み得る。
【0101】
データ格納パターンＤＳＰがストレージパッド１６０上に配置される。データ格納パターンＤＳＰはストレージパッド１６０と連結される。データ格納パターンＤＳＰの一部はセル上部エッチング停止膜２９５内に配置される。
【0102】
一例として、データ格納パターンＤＳＰはキャパシタであり得る。データ格納パターンＤＳＰは下部電極１９１と、キャパシタ誘電膜１９２と、上部電極１９３を含む。例えば、上部電極１９３はプレート状を有するプレート上部電極であり得る。
【0103】
下部電極１９１はストレージパッド１６０上に配置される。下部電極１９１は例えば、柱状を有し得る。キャパシタ誘電膜１９２は下部電極１９１上に配置される。キャパシタ誘電膜１９２は下部電極１９１のプロファイルに従って形成される。上部電極１９３はキャパシタ誘電膜１９２上に配置される。上部電極１９３は下部電極１９１の外側壁を囲み得る。上部電極１９３は単一膜で示されているが、説明の便宜のためであり、これに制限されるものではない。図示とは異なり、下部電極１９１は一側が開放された円筒状を有することができる。
【0104】
下部電極１９１および上部電極１９３はそれぞれ例えば、ドープされた半導体物質、導電性金属窒化物（例えば、チタン窒化物、タンタル窒化物、ニオブ窒化物またはタングステン窒化物など）、金属（例えば、ルテニウム、イリジウム、チタンまたはタンタルなど）、および導電性金属酸化物（例えば、イリジウム酸化物またはニオブ酸化物など）などを含み得るが、これに制限されるものではない。
【0105】
キャパシタ誘電膜１９２は例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化物および高誘電率物質およびこれらの組み合わせのうち一つを含み得るが、これに制限されるものではない。いくつかの実施形態による半導体メモリ装置で、キャパシタ誘電膜１９２は強誘電体物質膜と常誘電体物質膜の積層膜構造を有することができる。
【0106】
これとは異なり、データ格納パターンＤＳＰはメモリ要素に印加される電気的パルスにより二つの抵抗状態にスイッチングされ得る可変抵抗パターンであり得る。例えば、データ格納パターンＤＳＰは電流量に応じて結晶状態が変化する相変化物質（ｐｈａｓｅ－ｃｈａｎｇｅ ｍａｔｅｒｉａｌ）、ペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）化合物、遷移金属酸化物（ｔｒａｎｓｉｔｉｏｎ ｍｅｔａｌ ｏｘｉｄｅ）、磁性体物質（ｍａｇｎｅｔｉｃ ｍａｔｅｒｉａｌｓ）、強磁性（ｆｅｒｒｏｍａｇｎｅｔｉｃ）物質または反強磁性（ａｎｔｉｆｅｒｒｏｍａｇｎｅｔｉｃ）物質を含み得る。
【0107】
周辺キャッピング絶縁膜２９３がセル上部エッチング停止膜２９５上に配置される。周辺キャッピング絶縁膜２９３は上部電極１９３の側壁を覆い得る。周辺キャッピング絶縁膜２９３は例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、シリコン酸炭窒化膜およびシリコン炭窒化膜のうち少なくとも一つを含み得るが、これに制限されるものではない。
【0108】
周辺連結ライン２６５がセル領域分離膜２２上に配置される。周辺連結ライン２６５は周辺領域２４まで延び得る。例えば、周辺連結ライン２６５はセルゲート電極１１２と周辺ゲート構造体ＰＧ＿ＧＥを連結し得る。
【0109】
セルゲートプラグ２６１がセルゲート電極１１２上に配置される。セルゲートプラグ２６１はセルゲート電極１１２と連結される。セルゲートプラグ２６１は例えば、セルゲート構造体のヘッド領域１１０ＨＲ１，１１０ＨＲ２でセルゲート電極１１２と連結され得る。
【0110】
セルゲートプラグ２６１はセルゲート電極１１２と周辺連結ライン２６５の間に配置される。セルゲートプラグ２６１はセルゲート電極１１２と周辺連結ライン２６５を連結する。
【0111】
例えば、セルゲートプラグ２６１の底面全体はセルゲート電極１１２と接触し得る。セルゲートプラグ２６１の底面全体がセルゲート電極１１２の上面と第４方向Ｄ４に重なり得る。別の言葉で言えば、セルゲートプラグ２６１はセルゲート電極１１２の側壁と接触しないとし得る。セルゲートプラグ２６１はセルゲートキャッピング導電膜１１４と接触しないとし得る。セルゲート電極１１２の側壁はセル領域分離膜２２に向かう。
【0112】
図３、図５ないし図７で、複数のセルゲート構造体１１０は第２方向Ｄ２に最も隣接する第１セルゲート構造体および第２セルゲート構造体を含み得る。第１セルゲート構造体の第１ヘッド領域と第２セルゲート構造体の第１ヘッド領域は第２方向Ｄ２に配列され得る。第１セルゲート構造体の第２ヘッド領域と第２セルゲート構造体の第２ヘッド領域は第２方向Ｄ２に配列され得る。例えば、セルゲートプラグ２６１は第１セルゲート構造体の第１ヘッド領域でセルゲート電極１１２と連結され得る。しかし、セルゲートプラグ２６１は第２セルゲート構造体の第１ヘッド領域でセルゲート電極１１２と連結されない。セルゲートプラグ２６１は第２セルゲート構造体の第２ヘッド領域でセルゲート電極１１２と連結され得る。
【0113】
周辺連結ライン２６５およびセルゲートプラグ２６１はそれぞれ不純物がドープされた半導体物質、導電性シリサイド化合物、導電性金属窒化物、導電性金属炭化物、金属および金属合金のうち少なくとも一つを含み得る。
【0114】
【0115】
図１４および図１５を参照すると、いくつかの実施形態による半導体メモリ装置で、ノーマルセル活性領域ＡＣＴ＿Ｎからセルゲート構造体の上面１１０ＵＳまでの高さＨ１２はダミーセル活性領域ＡＣＴ＿Ｄからセルゲート構造体の上面１１０ＵＳまでの高さＨ１１と異なり得る。
【0116】
セル領域分離膜２２の上面を基準として、ダミーセル活性領域ＡＣＴ＿Ｄの最上部までの深さはノーマルセル活性領域ＡＣＴ＿Ｎの最上部までの深さと異なり得る。
【0117】
図１４で、ノーマルセル活性領域ＡＣＴ＿Ｎからセルゲート構造体の上面１１０ＵＳまでの高さＨ１２はダミーセル活性領域ＡＣＴ＿Ｄからセルゲート構造体の上面１１０ＵＳまでの高さＨ１１より大きくてもよい。
【0118】
図１５で、ノーマルセル活性領域ＡＣＴ＿Ｎからセルゲート構造体の上面１１０ＵＳまでの高さＨ１２はダミーセル活性領域ＡＣＴ＿Ｄからセルゲート構造体の上面１１０ＵＳまでの高さＨ１１より小さくてもよい。ダミーセル活性領域ＡＣＴ＿Ｄの第４方向Ｄ４への高さはノーマルセル活性領域ＡＣＴ＿Ｎの第４方向Ｄ４への高さより小さくてもよい。
【0119】
図１６を参照すると、いくつかの実施形態による半導体メモリ装置で、セルゲートプラグ２６１はセルゲート電極１１２の側壁およびセルゲート電極１１２の上面と接触し得る。
【0120】
セルゲートプラグ２６１の底面の一部がセルゲート電極１１２の上面と第４方向Ｄ４に重なり得る。セルゲートプラグ２６１の底面の残りはセルゲート電極１１２の上面と第４方向Ｄ４に重ならない。セルゲートプラグ２６１の底面はセルゲート絶縁膜１１１と接触し得る。
【0121】
【0122】
【0123】
【0124】
セルゲート構造体の第１ヘッド領域１１０ＨＲ１全体がセル素子分離膜１０５およびセル活性領域ＡＣＴと第４方向Ｄ４に重なり得る。セルゲート構造体の第２ヘッド領域１１０ＨＲ２全体がセル素子分離膜１０５およびセル活性領域ＡＣＴと第４方向Ｄ４に重なり得る。
【0125】
図１７で、セル領域分離膜２２とセルゲート構造体１１０の間に、ダミーセル活性領域ＡＣＴ＿Ｄの一部が介在し得る。図示とは異なり、セル領域分離膜２２とセルゲート構造体１１０の間に、ダミーセル活性領域ＡＣＴ＿Ｄが介在しなくてもよい。
【0126】
【0127】
【0128】
【0129】
ダミーセル導電線１４０Ｄはセルゲート構造体１１０が配置された基板１００およびセル素子分離膜１０５上に配置される。ダミーセル導電線１４０Ｄは第２方向Ｄ２に延び得る。
【0130】
ダミーセル導電線１４０Ｄはセル素子分離膜１０５およびセル素子分離膜１０５により定義されたセル活性領域ＡＣＴと交差し得る。例えば、ダミーセル導電線１４０Ｄはダミーセル活性領域ＡＣＴ＿Ｄと交差し得る。
【0131】
ビット線構造体１４０ＳＴの一部はダミーセル導電線１４０Ｄと、セルラインキャッピング膜１４４を含み得る。ビット線構造体１４０ＳＴの残りはノーマルセル導電線１４０Ｎと、セルラインキャッピング膜１４４を含み得る。
【0132】
ダミーセル導電線１４０Ｄはノーマルセル導電線１４０Ｎと同じ物質を含む。
【0133】
【0134】
【0135】
図２２を参照すると、いくつかの実施形態による半導体メモリ装置で、ストレージコンタクト１２５が基板１００およびセル素子分離膜１０５上に配置される。
【0136】
ストレージコンタクト１２５はセル素子分離膜１０５の上面上に配置される。ストレージコンタクト１２５の下面はセル素子分離膜１０５の上面上に配置される。ストレージコンタクト１２５はセル素子分離膜１０５の上面と接触し得る。
【0137】
セル素子分離膜１０５の上面を基準として、ストレージコンタクトの上面１２５ＵＳはビット線コンタクトの上面１４６ＵＳより低くてもよい。セル素子分離膜１０５の上面を基準として、ストレージコンタクトの上面１２５ＵＳはノーマルセル導電線１４０Ｎの下面より低くてもよい。
【0138】
コンタクト分離パターン１４５が、第１方向Ｄ１に隣接したストレージコンタクト１２５を離隔させ得る。ストレージコンタクト１２５が第１方向Ｄ１に離隔した第１ストレージコンタクトおよび第２ストレージコンタクトを含むとき、コンタクト分離パターン１４５は第１ストレージコンタクトおよび第２ストレージコンタクトを第１方向Ｄ１に分離し得る。図面に示していないが、コンタクト分離パターン１４５は第２方向Ｄ２に隣接したストレージコンタクト１２５も分離することができる。
【0139】
ビット線スペーサ１５０がストレージコンタクトの上面１２５ＵＳ上に配置される。セル絶縁膜１３０がストレージコンタクトの上面１２５ＵＳを覆い得る。ストレージコンタクト１２５が第１方向Ｄ１に離隔した第１ストレージコンタクトおよび第２ストレージコンタクトを含むとき、セル絶縁膜１３０は第１ストレージコンタクトの上面および第２ストレージコンタクトの上面を覆い得る。
【0140】
セル絶縁膜の上面１３０ＵＳはビット線コンタクトの上面１４６ＵＳと同じ平面に置かれ得る。すなわち、セル素子分離膜１０５の上面を基準として、セル絶縁膜の上面１３０ＵＳの高さはビット線コンタクトの上面１４６ＵＳの高さと同じであり得る。ノーマルセル導電線１４０Ｎがセル絶縁膜の上面１３０ＵＳ上に配置される。
【0141】
コンタクト分離パターン１４５は例えば、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）、シリコン酸化物（ＳｉＯ２）、シリコン炭窒化物（ＳｉＣＮ）、シリコン酸炭窒化物（ＳｉＯＣＮ）およびこれらの組み合わせのうち少なくとも一つを含み得る。セル絶縁膜１３０の第１方向Ｄ１への幅は基板１００から遠くなるにつれて減少する場合を示したが、これに制限されるものではない。
【0142】
【0143】
参考までに、図２３はいくつかの実施形態による半導体メモリ装置の概略的なレイアウト図である。図２４は図２３のセル領域の平面図である。図２５は図２４のＥ－ＥおよびＦ－Ｆに沿って切断した断面図である。図２６は図２４のＧ－ＧおよびＨ－Ｈに沿って切断した断面図である。図２７は図２５のＳ部分を拡大した図である。図２８は図２４のビット線が周辺領域でルーティングされた場合を説明するための図である。
【0144】
本発明の実施形態による半導体メモリ装置は垂直チャネルトランジスタ（ｖｅｒｔｉｃａｌ ｃｈａｎｎｅｌ ｔｒａｎｓｉｓｔｏｒ，ＶＣＴ）を含むメモリセルを含み得る。
【0145】
図２３ないし図２８を参照すると、いくつかの実施形態による半導体メモリ装置は、周辺ゲート構造体ＰＧ＿ＧＥと、ビット線ＢＬと、ワード線ＷＬ１，ＷＬ２と、チャネル構造体ＡＰ＿ＳＴと、突出絶縁パターン２７５と、データ格納パターンＤＳＰを含み得る。
【0146】
周辺ゲート構造体ＰＧ＿ＧＥは基板１００上に配置される。周辺ゲート構造体ＰＧ＿ＧＥはセル領域２０および周辺領域２４にわたって配置される。周辺ゲート構造体ＰＧ＿ＧＥはセンシングトランジスタ、転送トランジスタおよび駆動トランジスタなどに含まれ得る。セルアレイ領域および周辺回路領域に配置されるトランジスタの種類は半導体メモリ装置の設計配置によって変わり得るのはもちろんである。
【0147】
周辺ゲート構造体ＰＧ＿ＧＥは周辺ゲート絶縁膜２１５と、周辺下部導電パターン２２３と、周辺上部導電パターン２２５を含み得る。周辺ゲート絶縁膜２１５はシリコン酸化膜、シリコン酸窒化膜、シリコン酸化膜より高い誘電率を有する高誘電率絶縁膜、またはこれらの組み合わせを含み得る。高誘電率絶縁膜は、例えば、金属酸化物、金属酸窒化物、金属シリコン酸化物、金属シリコン酸窒化物のうち少なくとも一つを含み得るが、これに制限されるものではない。
【0148】
周辺下部導電パターン２２３と、周辺上部導電パターン２２５はそれぞれ導電物質を含み得る。例えば、周辺下部導電パターン２２３と、周辺上部導電パターン２２５はそれぞれドープされた半導体物質、導電性金属窒化物、導電性金属シリコン窒化物、金属炭窒化物、導電性金属シリサイド、導電性金属酸化物、２次元物質（Ｔｗｏ－ｄｉｍｅｎｓｉｏｎａｌ（２Ｄ） ｍａｔｅｒｉａｌ）、金属および金属合金のうち少なくとも一つを含み得る。周辺ゲート構造体ＰＧ＿ＧＥは複数の導電パターンを含む場合を示したが、これに制限されるものではない。
【0149】
第１周辺下部絶縁膜２２７および第２周辺下部絶縁膜２２８が基板１００上に配置される。第１周辺下部絶縁膜２２７および第２周辺下部絶縁膜２２８はそれぞれ絶縁物質からなる。
【0150】
第２周辺下部絶縁膜２２８は周辺下部導電パターン２２３の側壁および周辺上部導電パターン２２５の側壁と接触する場合を示したが、これに制限されるものではない。周辺ゲート構造体ＰＧ＿ＧＥは周辺下部導電パターン２２３の側壁および周辺上部導電パターン２２５の側壁上に配置された周辺ゲートスペーサを含んでもよい。
【0151】
第１周辺配線ライン２４１ａおよび周辺コンタクトプラグ２４１ｂが第１周辺下部絶縁膜２２７および第２周辺下部絶縁膜２２８内に配置される。第１周辺配線ライン２４１ａおよび周辺コンタクトプラグ２４１ｂは互いに異なる膜である場合を示したが、これに制限されるものではない。第１周辺配線ライン２４１ａおよび周辺コンタクトプラグ２４１ｂの間の境界は区分しなくてもよい。第１周辺配線ライン２４１ａおよび周辺コンタクトプラグ２４１ｂはそれぞれ導電物質を含む。
【0152】
第１周辺上部絶縁膜２５１および第２周辺上部絶縁膜２５２が第１周辺配線ライン２４１ａおよび周辺コンタクトプラグ２４１ｂ上に配置される。第１周辺上部絶縁膜２５１および第２周辺上部絶縁膜２５２はそれぞれ絶縁物質からなる。
【0153】
第２周辺配線ライン２４３および周辺ビアプラグ２４２が第１周辺配線ライン２４１ａ上に配置される。周辺ビアプラグ２４２は第１周辺上部絶縁膜２５１内に配置される。第２周辺配線ライン２４３は第２周辺上部絶縁膜２５２内に配置される。
【0154】
第２周辺配線ライン２４３および周辺ビアプラグ２４２は第１周辺配線ライン２４１ａと連結され得る。周辺ビアプラグ２４２は第１周辺配線ライン２４１ａと第２周辺配線ライン２４３を連結し得る。第２周辺配線ライン２４３および周辺ビアプラグ２４２はそれぞれ導電物質を含む。第２周辺配線ライン２４３および周辺ビアプラグ２４２は互いに異なる膜で示したが、これに制限されるものではない。第２周辺配線ライン２４３および周辺ビアプラグ２４２の間の境界は区分しなくてもよい。
【0155】
第３周辺上部絶縁膜２５３、第４周辺上部絶縁膜２５４および第５周辺上部絶縁膜２５５が第２周辺配線ライン２４３上に順次配置される。第３周辺上部絶縁膜２５３、第４周辺上部絶縁膜２５４および第５周辺上部絶縁膜２５５はそれぞれ絶縁物質からなる。
【0156】
第４周辺上部絶縁膜２５４は第３周辺上部絶縁膜２５３および第５周辺上部絶縁膜２５５と異なる絶縁物質からなる。例えば、第４周辺上部絶縁膜２５４は酸化物系の絶縁物質からなり、第３周辺上部絶縁膜２５３および第５周辺上部絶縁膜２５５は窒化物系の絶縁物質からなるが、これに制限されるものではない。
【0157】
セル連結プラグ２４４が第３周辺上部絶縁膜２５３、第４周辺上部絶縁膜２５４および第５周辺上部絶縁膜２５５内に配置される。セル連結プラグ２４４は第２周辺配線ライン２４３と連結され得る。セル連結プラグ２４４は導電物質を含む。図示とは異なり、セル連結プラグ２４４が単一膜からなる周辺上部絶縁膜内に配置され得るのはもちろんである。すなわち、第３周辺上部絶縁膜２５３、第４周辺上部絶縁膜２５４および第５周辺上部絶縁膜２５５は一つの絶縁膜であってもよい。
【0158】
ビット線ＢＬが周辺ゲート構造体ＰＧ＿ＧＥ上に配置される。より詳細には、ビット線ＢＬは第５周辺上部絶縁膜２５５上に配置される。例えば、ビット線ＢＬは第５周辺上部絶縁膜２５５と接触し得る。
【0159】
ビット線ＢＬは第２方向Ｄ２に長く延び得る。隣接するビット線ＢＬは第１方向Ｄ１に離隔し得る。ビット線ＢＬは第２方向Ｄ２に延びた長側壁と、第１方向Ｄ１に延びた短側壁を含む。
【0160】
それぞれのビット線ＢＬはセル連結プラグ２４４上に配置される。それぞれのビット線ＢＬはセル連結プラグ２４４と連結され得る。それぞれのビット線ＢＬは単一膜で示されているが、これに制限されるものではない。
【0161】
図２８で、ビット線ＢＬは第１ヘッド領域ＢＬ＿ＨＲ１と、第２ヘッド領域ＢＬ＿ＨＲ２と、ボディ領域ＢＬ＿ＢＲを含み得る。ビット線の第１ヘッド領域ＢＬ＿ＨＲ１およびビット線の第２ヘッド領域ＢＬ＿ＨＲ２はビット線ＢＬの終端に位置し得る。ビット線の第１ヘッド領域ＢＬ＿ＨＲ１およびビット線の第２ヘッド領域ＢＬ＿ＨＲ２は第２方向Ｄ２に離隔する。
【0162】
例えば、ビット線の第１ヘッド領域ＢＬ＿ＨＲ１およびビット線の第２ヘッド領域ＢＬ＿ＨＲ２は周辺領域２４に配置される。ビット線のボディ領域ＢＬ＿ＢＲはセル領域２０に配置される。
【0163】
ビット線の第１ヘッド領域ＢＬ＿ＨＲ１およびビット線の第２ヘッド領域ＢＬ＿ＨＲ２はそれぞれ第２方向Ｄ２に延びた風船状を有し得る。ビット線の第１ヘッド領域ＢＬ＿ＨＲ１およびビット線の第２ヘッド領域ＢＬ＿ＨＲ２で、ビット線ＢＬの第１方向Ｄ１への幅はビット線のボディ領域ＢＬ＿ＢＲから遠くなるにつれて増加した後に減少し得る。
【0164】
ビット線プラグ２６２がビット線ＢＬ上に配置される。ビット線プラグ２６２はビット線ＢＬと連結される。ビット線プラグ２６２は例えば、ビット線のヘッド領域ＢＬ＿ＨＲ１，ＢＬ＿ＨＲ２でビット線ＢＬと連結され得る。
【0165】
ビット線ＢＬは第１方向Ｄ１に最も隣接する第１ビット線および第２ビット線を含み得る。第１ビット線の第１ヘッド領域と第２ビット線の第１ヘッド領域は第１方向Ｄ１に配列され得る。第１ビット線の第２ヘッド領域と第２ビット線の第２ヘッド領域は第１方向Ｄ１に配列され得る。例えば、ビット線プラグ２６２は第１ビット線の第１ヘッド領域でビット線ＢＬと連結され得る。しかし、ビット線プラグ２６２は第２ビット線の第１ヘッド領域でビット線ＢＬと連結されなくてもよい。ビット線プラグ２６２は第２ビット線の第２ヘッド領域でビット線ＢＬと連結され得る。
【0166】
図示とは異なり、ビット線プラグ２６２は第２ビット線の第１ヘッド領域でビット線ＢＬと連結されてもよい。
【0167】
セル下部絶縁膜２７１が第５周辺上部絶縁膜２５５上に配置される。セル下部絶縁膜２７１は第１方向Ｄ１に離隔したビット線ＢＬの間に配置される。セル下部絶縁膜２７１は絶縁物質からなる。
【0168】
突出絶縁パターン２７５がビット線ＢＬおよびセル下部絶縁膜２７１上に配置される。セル下部エッチング停止膜２７３が突出絶縁パターン２７５とセル下部絶縁膜２７１の間に配置される。
【0169】
突出絶縁パターン２７５およびセル下部エッチング停止膜２７３はそれぞれ絶縁物質からなる。セル下部エッチング停止膜２７３は突出絶縁パターン２７５に対するエッチング選択比を有する物質を含み得る。例えば、突出絶縁パターン２７５はシリコンを含む酸化物系の絶縁物質からなるが、これに制限されるものではない。図示とは異なり、突出絶縁パターン２７５とセル下部絶縁膜２７１の間にセル下部エッチング停止膜２７３が配置されなくてもよい。
【0170】
突出絶縁パターン２７５は複数のチャネルトレンチＣＨ＿Ｔを含み得る。それぞれのチャネルトレンチＣＨ＿Ｔは第１方向Ｄ１に長く延び得る。隣接するチャネルトレンチＣＨ＿Ｔは第２方向Ｄ２に離隔し得る。それぞれのチャネルトレンチＣＨ＿Ｔはビット線ＢＬと交差し得る。一つのチャネルトレンチＣＨ＿Ｔが第１方向Ｄ１に隣接した複数のビット線ＢＬを露出させ得る。
【0171】
それぞれのチャネルトレンチＣＨ＿Ｔの底面はビット線ＢＬとセル下部絶縁膜２７１により定義される。それぞれのチャネルトレンチＣＨ＿Ｔの側壁は突出絶縁パターン２７５およびセル下部エッチング停止膜２７３により定義される。チャネルトレンチＣＨ＿Ｔの側壁の少なくとも一部は突出絶縁パターンの側壁２７５ＳＷであり得る。セル下部エッチング停止膜２７３が配置されていない場合、それぞれのチャネルトレンチＣＨ＿Ｔの側壁は突出絶縁パターン２７５により定義される。
【0172】
それぞれのビット線ＢＬ上にチャネル構造体ＡＰ＿ＳＴが配置される。複数のチャネル構造体ＡＰ＿ＳＴが一つのビット線ＢＬと連結され得る。一つのビット線ＢＬ上に配置された複数のチャネル構造体ＡＰ＿ＳＴは第２方向Ｄ２に離隔する。
【0173】
チャネル構造体ＡＰ＿ＳＴは第１方向Ｄ１に延びたチャネルトレンチＣＨ＿Ｔ内に配置される。複数のチャネル構造体ＡＰ＿ＳＴが一つのチャネルトレンチＣＨ＿Ｔ内に配置される。チャネルトレンチＣＨ＿Ｔ内に配置された複数のチャネル構造体ＡＰ＿ＳＴは第１方向Ｄ１に離隔する。
【0174】
例えば、チャネル構造体ＡＰ＿ＳＴは互いに交差する第１方向Ｄ１および第２方向Ｄ２に沿って２次元的に配列され得る。
【0175】
チャネル構造体ＡＰ＿ＳＴはチャネルトレンチＣＨ＿Ｔの側壁および底面に沿って延び得る。いくつかの実施形態による半導体メモリ装置で、チャネル構造体ＡＰ＿ＳＴは第２方向Ｄ２に切断した断面が「Ｕ」字形状を有することができる。
【0176】
チャネル構造体ＡＰ＿ＳＴは水平部ＡＰ＿ＳＴＨと、第１垂直部ＡＰ＿ＳＴＶ１と、第２垂直部ＡＰ＿ＳＴＶ２を含み得る。チャネル構造体の第１垂直部ＡＰ＿ＳＴＶ１およびチャネル構造体の第２垂直部ＡＰ＿ＳＴＶ２はチャネル構造体の水平部ＡＰ＿ＳＴＨから第３方向Ｄ３に突出し得る。
【0177】
チャネル構造体の水平部ＡＰ＿ＳＴＨはチャネルトレンチＣＨ＿Ｔの底面に沿って延び得る。第２方向Ｄ２に切断した断面において、チャネル構造体の水平部ＡＰ＿ＳＴＨはビット線ＢＬの上面に沿って延び得る。チャネル構造体の水平部ＡＰ＿ＳＴＨはビット線ＢＬと連結される。例えば、チャネル構造体の水平部ＡＰ＿ＳＴＨはビット線ＢＬの上面と接触し得る。
【0178】
チャネル構造体の第１垂直部ＡＰ＿ＳＴＶ１およびチャネル構造体の第２垂直部ＡＰ＿ＳＴＶ２はチャネルトレンチＣＨ＿Ｔの側壁に沿って延び得る。第２方向Ｄ２に切断した断面において、チャネル構造体の第１垂直部ＡＰ＿ＳＴＶ１およびチャネル構造体の第２垂直部ＡＰ＿ＳＴＶ２はそれぞれ突出絶縁パターンの側壁２７５ＳＷに沿って延び得る。
【0179】
チャネル構造体ＡＰ＿ＳＴは第１チャネルパターンＡＰ１と、第２チャネルパターンＡＰ２と、連結チャネルパターンＡＰ＿ＣＰを含み得る。連結チャネルパターンＡＰ＿ＣＰは第１チャネルパターンＡＰ１と第２チャネルパターンＡＰ２を連結する。第１チャネルパターンＡＰ１と第２チャネルパターンＡＰ２は第２方向Ｄ２に離隔する。
【0180】
第１チャネルパターンＡＰ１と、第２チャネルパターンＡＰ２と、連結チャネルパターンＡＰ＿ＣＰはビット線ＢＬ上に配置される。第１チャネルパターンＡＰ１と第２チャネルパターンＡＰ２はビット線ＢＬと連結される。第１チャネルパターンＡＰ１と、第２チャネルパターンＡＰ２はビット線ＢＬの上面と接触し得る。
【0181】
第１チャネルパターンＡＰ１と、第２チャネルパターンＡＰ２と、連結チャネルパターンＡＰ＿ＣＰは後述する第１ワード線ＷＬ１および第２ワード線ＷＬ２を基準として区分される。図２７では、第１ワード線ＷＬ１を例に挙げて説明する。第１ワード線ＷＬ１は突出絶縁パターンの側壁２７５ＳＷに向かう内側壁と、内側壁と第２方向Ｄ２で反対になる外側壁を含み得る。第１チャネルパターンＡＰ１および連結チャネルパターンＡＰ＿ＣＰの間の境界は第１ワード線ＷＬ１の外側壁が第３方向Ｄ３に延びた延長線とし得る。
【0182】
図示とは異なり、第１チャネルパターンＡＰ１と第２チャネルパターンＡＰ２の間に連結チャネルパターンＡＰ＿ＣＰが配置されなくてもよい。このような場合、第１チャネルパターンＡＰ１と第２チャネルパターンＡＰ２はＬ字形状を有することができる。
【0183】
チャネル構造体ＡＰ＿ＳＴは酸化物半導体物質を含み得る。チャネル構造体ＡＰ＿ＳＴは例えば、金属酸化物を含み得る。一例として、チャネル構造体ＡＰ＿ＳＴは非晶質金属酸化物膜であり得る。他の例として、チャネル構造体ＡＰ＿ＳＴは多結晶質金属酸化物膜であり得る。また他の例として、チャネル構造体ＡＰ＿ＳＴは非晶質金属酸化物膜と、多結晶質金属酸化物膜を組合わせた状態であり得る。また他の例として、チャネル構造体ＡＰ＿ＳＴはＣＡＡＣ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）金属酸化物膜であり得る。
【0184】
チャネル構造体ＡＰ＿ＳＴは、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ－Ｚｎ系酸化物（ＩＺＯ）、Ｓｎ－Ｚｎ系酸化物、Ａｌ－Ｚｎ系酸化物、Ｚｎ－Ｍｇ系酸化物、Ｓｎ－Ｍｇ系酸化物、Ｉｎ－Ｍｇ系酸化物、Ｉｎ－Ｇａ系酸化物（ＩＧＯ）、Ｉｎ－Ｇａ－Ｚｎ系酸化物（ＩＧＺＯ）、Ｉｎ－Ａｌ－Ｚｎ系酸化物、Ｉｎ－Ｓｎ－Ｚｎ系酸化物、Ｓｎ－Ｇａ－Ｚｎ系酸化物、Ａｌ－Ｇａ－Ｚｎ系酸化物、Ｓｎ－Ａｌ－Ｚｎ系酸化物、Ｉｎ－Ｈｆ－Ｚｎ系酸化物、Ｉｎ－Ｌａ－Ｚｎ系酸化物、Ｉｎ－Ｃｅ－Ｚｎ系酸化物、Ｉｎ－Ｐｒ－Ｚｎ系酸化物、Ｉｎ－Ｎｄ－Ｚｎ系酸化物、Ｉｎ－Ｓｍ－Ｚｎ系酸化物、Ｉｎ－Ｅｕ－Ｚｎ系酸化物、Ｉｎ－Ｇｄ－Ｚｎ系酸化物、Ｉｎ－Ｔｂ－Ｚｎ系酸化物、Ｉｎ－Ｄｙ－Ｚｎ系酸化物、Ｉｎ－Ｈｏ－Ｚｎ系酸化物、Ｉｎ－Ｅｒ－Ｚｎ系酸化物、Ｉｎ－Ｔｍ－Ｚｎ系酸化物、Ｉｎ－Ｙｂ－Ｚｎ系酸化物、Ｉｎ－Ｌｕ－Ｚｎ系酸化物、Ｉｎ－Ｓｎ－Ｇａ－Ｚｎ系酸化物、Ｉｎ－Ｈｆ－Ｇａ－Ｚｎ系酸化物、Ｉｎ－Ａｌ－Ｇａ－Ｚｎ系酸化物、Ｉｎ－Ｓｎ－Ａｌ－Ｚｎ系酸化物、Ｉｎ－Ｓｎ－Ｈｆ－Ｚｎ系酸化物、Ｉｎ－Ｈｆ－Ａｌ－Ｚｎ系酸化物のうちの一つを含み得るが、これに制限されるものではない。ここで、Ｉｎ－Ｇａ－Ｚｎ系酸化物とは、Ｉｎと、Ｇａと、Ｚｎを主成分として有する酸化物を意味し、Ｉｎと、Ｇａと、Ｚｎの比率を意味するものではない。
【0185】
第１ワード線ＷＬ１および第２ワード線ＷＬ２はチャネル構造体ＡＰ＿ＳＴ上に配置される。第１ワード線ＷＬ１および第２ワード線ＷＬ２はチャネルトレンチＣＨ＿Ｔ内に配置される。
【0186】
それぞれの第１ワード線ＷＬ１および第２ワード線ＷＬ２は第１方向Ｄ１に延び得る。第１ワード線ＷＬ１および第２ワード線ＷＬ２は第２方向Ｄ２に交互に配列され得る。第１ワード線ＷＬ１は第２ワード線ＷＬ２と第２方向Ｄ２に離隔する。
【0187】
第１ワード線ＷＬ１および第２ワード線ＷＬ２はビット線ＢＬと第３方向Ｄ３に離隔する。第１ワード線ＷＬ１および第２ワード線ＷＬ２はビット線ＢＬと交差する。
【0188】
第１ワード線ＷＬ１および第２ワード線ＷＬ２はチャネル構造体の水平部ＡＰ＿ＳＴＨ上に配置される。第１ワード線ＷＬ１および第２ワード線ＷＬ２はチャネル構造体の第１垂直部ＡＰ＿ＳＴＶ１およびチャネル構造体の第２垂直部ＡＰ＿ＳＴＶ２の間に配置される。
【0189】
第１ワード線ＷＬ１は第１チャネルパターンＡＰ１上に配置される。第２ワード線ＷＬ２は第２チャネルパターンＡＰ２上に配置される。第１ワード線ＷＬ１および第２ワード線ＷＬ２は第１チャネルパターンＡＰ１と第２チャネルパターンＡＰ２の間に配置される。第１チャネルパターンＡＰ１は第２ワード線ＷＬ２より第１ワード線ＷＬ１に隣接する。第２チャネルパターンＡＰ２は第１ワード線ＷＬ１より第２ワード線ＷＬ２に隣接する。
【0190】
それぞれの第１ワード線ＷＬ１および第２ワード線ＷＬ２は第２方向Ｄ２に幅を有し得る。チャネル構造体ＡＰ＿ＳＴと第３方向Ｄ３に重なる部分での第１ワード線ＷＬ１の幅は、チャネル構造体ＡＰ＿ＳＴと重ならない部分での第１ワード線ＷＬ１の幅と異なり得る。チャネル構造体ＡＰ＿ＳＴと第３方向Ｄ３に重なる部分での第２ワード線ＷＬ２の幅は、チャネル構造体ＡＰ＿ＳＴと重ならない部分での第２ワード線ＷＬ２の幅と異なり得る。
【0191】
例えば、それぞれの第１ワード線ＷＬ１および第２ワード線ＷＬ２はワード線の第１部分ＷＬａと、ワード線の第２部分ＷＬｂを含み得る。ワード線の第１部分ＷＬａの第２方向Ｄ２への幅はワード線の第２部分ＷＬｂの第２方向Ｄ２への幅より小さくてもよい。一例として、ワード線の第１部分ＷＬａはチャネル構造体ＡＰ＿ＳＴ上に配置される。ワード線の第１部分ＷＬａは第１チャネルパターンＡＰ１および第２チャネルパターンＡＰ２上に配置される。
【0192】
それぞれの第１ワード線ＷＬ１および第２ワード線ＷＬ２は第１方向Ｄ１に沿って交互に配置されたワード線の第１部分ＷＬａと、ワード線の第２部分ＷＬｂを含み得る。それぞれのチャネル構造体ＡＰ＿ＳＴは第１方向Ｄ１に隣接したワード線の第２部分ＷＬｂの間に配置される。第１ワード線ＷＬ１で、それぞれの第１活性パターンＡＰ１は第１方向Ｄ１に隣接したワード線の第２部分ＷＬｂの間に配置される。第２ワード線ＷＬ２で、それぞれの第２活性パターンＡＰ２は第１方向Ｄ１に隣接したワード線の第２部分ＷＬｂの間に配置される。
【0193】
チャネル構造体ＡＰ＿ＳＴはワード線の第２部分ＷＬｂの下に配置されない。ワード線の第１部分ＷＬａの高さはワード線の第２部分ＷＬｂの高さより高い。例えば、ワード線の第１部分ＷＬａとワード線の第２部分ＷＬｂの高さの差はチャネル構造体ＡＰ＿ＳＴの厚さと同じであり得る。
【0194】
第１および第２ワード線ＷＬ１，ＷＬ２は導電物質を含み、例えば、ドープされたポリシリコン、導電性金属窒化物、導電性金属シリコン窒化物、金属炭窒化物、導電性金属シリサイド、導電性金属酸化物、２次元物質、金属および金属合金のうち少なくとも一つを含み得る。
【0195】
ビット線ＢＬの上面を基準として、第１および第２ワード線ＷＬ１，ＷＬ２の上面ＷＬ＿ＵＳはチャネル構造体の垂直部ＡＰ＿ＳＴＶ１，ＡＰ＿ＳＴＶ２の最上部ＡＰ＿ＵＵＳより高いとし得る。チャネルパターンＡＰ１，ＡＰ２の最上部はチャネル構造体の垂直部ＡＰ＿ＳＴＶ１，ＡＰ＿ＳＴＶ２の最上部ＡＰ＿ＵＵＳとし得る。ビット線ＢＬの上面からチャネル構造体の垂直部ＡＰ＿ＳＴＶ１，ＡＰ＿ＳＴＶ２の最上部ＡＰ＿ＵＵＳまでの高さＨ１はビット線ＢＬの上面から第１および第２ワード線ＷＬ１，ＷＬ２の上面ＷＬ＿ＵＳまでの高さＨ２より小さいとし得る。
【0196】
ゲート絶縁膜ＧＯＸが第１ワード線ＷＬ１とチャネル構造体ＡＰ＿ＳＴの間、第２ワード線ＷＬ２とチャネル構造体ＡＰ＿ＳＴの間に配置される。ゲート絶縁膜ＧＯＸは第１ワード線ＷＬ１と第１チャネルパターンＡＰ１の間、第２ワード線ＷＬ２と第２チャネルパターンＡＰ２の間に配置される。ゲート絶縁膜ＧＯＸは第１ワード線ＷＬ１および第２ワード線ＷＬ２と並んで第１方向Ｄ１に延び得る。
【0197】
ゲート絶縁膜ＧＯＸはチャネル構造体の第１垂直部ＡＰ＿ＳＴＶ１に沿って延び得る。ゲート絶縁膜ＧＯＸはチャネル構造体の第２垂直部ＡＰ＿ＳＴＶ２に沿って延び得る。断面視したときに、第１ワード線ＷＬ１とチャネル構造体ＡＰ＿ＳＴの間のゲート絶縁膜ＧＯＸは第２ワード線ＷＬ２とチャネル構造体ＡＰ＿ＳＴの間のゲート絶縁膜ＧＯＸと分離された場合を示したが、これに制限されるものではない。
【0198】
ゲート絶縁膜ＧＯＸはシリコン酸化膜、シリコン酸窒化膜、シリコン酸化膜より高い誘電率を有する高誘電率絶縁膜、またはこれらの組み合わせを含み得る。
【0199】
ゲート絶縁膜ＧＯＸの一部は第１および第２ワード線ＷＬ１，ＷＬ２の上面ＷＬ＿ＵＳより第３方向Ｄ３に突出し得る。ゲート絶縁膜ＧＯＸの一部はチャネル構造体の垂直部ＡＰ＿ＳＴＶ１，ＡＰ＿ＳＴＶ２の最上部ＡＰ＿ＵＵＳより第３方向Ｄ３に突出し得る。
【0200】
ビット線ＢＬの上面からゲート絶縁膜の最上部ＧＯＸ＿ＵＵＳまでの高さＨ４はビット線ＢＬの上面からチャネル構造体の垂直部ＡＰ＿ＳＴＶ１，ＡＰ＿ＳＴＶ２の最上部ＡＰ＿ＵＵＳまでの高さＨ１より大きくてもよい。ビット線ＢＬの上面からゲート絶縁膜の最上部ＧＯＸ＿ＵＵＳまでの高さＨ４はビット線ＢＬの上面からワード線ＷＬ１，ＷＬ２の上面ＷＬ＿ＵＳまでの高さＨ２より大きいとし得る。
【0201】
ゲート分離パターンＧＳＳがビット線ＢＬおよびセル下部絶縁膜２７１上に配置される。ゲート分離パターンＧＳＳはチャネルトレンチＣＨ＿Ｔ内に配置される。ゲート分離パターンＧＳＳはチャネル構造体ＡＰ＿ＳＴ、第１ワード線ＷＬ１および第２ワード線ＷＬ２上に配置される。
【0202】
ゲート分離パターンＧＳＳは第２方向Ｄ２に隣接した第１ワード線ＷＬ１と第２ワード線ＷＬ２の間に配置される。第１ワード線ＷＬ１および第２ワード線ＷＬ２はゲート分離パターンＧＳＳにより分離される。ゲート分離パターンＧＳＳは第１ワード線ＷＬ１と第２ワード線ＷＬ２の間で第１方向Ｄ１に延び得る。
【0203】
第１ワード線ＷＬ１はゲート分離パターンＧＳＳとチャネル構造体ＡＰ＿ＳＴの間に配置される。第２ワード線ＷＬ２はゲート分離パターンＧＳＳとチャネル構造体ＡＰ＿ＳＴの間に配置される。第１ワード線ＷＬ１はゲート分離パターンＧＳＳと第１チャネルパターンＡＰ１の間に配置される。第２ワード線ＷＬ２はゲート分離パターンＧＳＳと第２チャネルパターンＡＰ２の間に配置される。
【0204】
ゲート分離パターンＧＳＳは水平部と突出部を含み得る。ゲート分離パターンＧＳＳの突出部はゲート分離パターンＧＳＳの水平部からビット線ＢＬに向かって第３方向Ｄ３に突出し得る。ゲート分離パターンＧＳＳの突出部はゲート分離パターンＧＳＳの水平部よりビット線ＢＬに近いとし得る。ゲート分離パターンＧＳＳの水平部は第１および第２ワード線ＷＬ１，ＷＬ２の上面ＷＬ＿ＵＳ上に配置される。断面視において、ゲート分離パターンＧＳＳは「Ｔ」字形状を有することができる。
【0205】
ゲート分離パターンＧＳＳはゲート分離ライナ２３６と、ゲート分離充填膜２３７と、ゲート分離キャッピング膜２３８を含み得る。ゲート分離ライナ２３６は第１および第２ワード線ＷＬ１，ＷＬ２の上面ＷＬ＿ＵＳと、第１および第２ワード線ＷＬ１，ＷＬ２の外側壁に沿って延び得る。ゲート分離ライナ２３６はチャネル構造体の水平部ＡＰ＿ＳＴＨに沿って延び得る。ゲート分離ライナ２３６は連結チャネルパターンＡＰ＿ＣＰと接触し得る。ゲート分離ライナ２３６は第１および第２ワード線ＷＬ１，ＷＬ２の上面ＷＬ＿ＵＳより突出したゲート絶縁膜ＧＯＸに沿って延び得る。ゲート分離ライナ２３６はゲート絶縁膜ＧＯＸの側面と接触し得る。図示とは異なり、ゲート分離ライナ２３６は第１および第２ワード線ＷＬ１，ＷＬ２の上面ＷＬ＿ＵＳより突出したゲート絶縁膜ＧＯＸに沿って延びなくてもよい。
【0206】
ゲート分離充填膜２３７はゲート分離ライナ２３６上に配置される。ゲート分離キャッピング膜２３８はゲート分離充填膜２３７上に配置される。ゲート分離ライナ２３６と、ゲート分離充填膜２３７と、ゲート分離キャッピング膜２３８はそれぞれ絶縁物質からなる。図示とは異なり、ゲート分離パターンＧＳＳは単一膜であってもよい。
【0207】
ビット線ＢＬの上面を基準として、ゲート分離パターンの上面ＧＳＳ＿ＵＳは突出絶縁パターン２７５の上面と同じ高さに置かれ得るが、これに制限されるものではない。
【0208】
ビット線ＢＬの上面からゲート分離パターンの上面ＧＳＳ＿ＵＳまでの高さＨ３はビット線ＢＬの上面からチャネル構造体の垂直部ＡＰ＿ＳＴＶ１，ＡＰ＿ＳＴＶ２の最上部ＡＰ＿ＵＵＳまでの高さＨ１より大きいとし得る。ビット線ＢＬの上面からゲート分離パターンの上面ＧＳＳ＿ＵＳまでの高さＨ３はビット線ＢＬの上面からワード線ＷＬ１，ＷＬ２の上面ＷＬ＿ＵＳまでの高さＨ２より大きいとし得る。
【0209】
ビット線ＢＬの上面からゲート分離パターンの上面ＧＳＳ＿ＵＳまでの高さＨ３はビット線ＢＬの上面からゲート絶縁膜の最上部ＧＯＸ＿ＵＵＳまでの高さＨ４と同じである場合を示したが、これに制限されるものではない。
【0210】
ランディングパッドＬＰがチャネル構造体ＡＰ＿ＳＴ上に配置される。ランディングパッドＬＰはチャネル構造体の第１垂直部ＡＰ＿ＳＴＶ１およびチャネル構造体の第２垂直部ＡＰ＿ＳＴＶ２と連結される。
【0211】
ランディングパッドＬＰは第１チャネルパターンＡＰ１および第２チャネルパターンＡＰ２上に配置される。ランディングパッドＬＰは第１チャネルパターンＡＰ１および第２チャネルパターンＡＰ２と連結される。
【0212】
平面視したときに、ランディングパッドＬＰは円形、楕円形、長方形、正方形、菱形型、六角形など多様な形状を有することができる。平面視したときに、ランディングパッドＬＰは第１方向Ｄ１および第２方向Ｄ２に沿ってマトリックス状に配列され得る。
【0213】
ランディングパッドＬＰは水平部ＬＰ＿Ｈと、突出部ＬＰ＿Ｐを含み得る。ランディングパッドの水平部ＬＰ＿Ｈは突出絶縁パターン２７５の上面およびゲート分離パターンの上面ＧＳＳ＿ＵＳ上に配置される。ランディングパッドの突出部ＬＰ＿Ｐはランディングパッドの水平部ＬＰ＿Ｈからビット線ＢＬに向かって第３方向Ｄ３に突出し得る。
【0214】
ビット線ＢＬの上面を基準として、ランディングパターンＬＰの最下部はゲート分離パターンの上面ＧＳＳ＿ＵＳより低いとし得る。別の言葉で言えば、ランディングパッドの突出部ＬＰ＿Ｐは突出絶縁パターン２７５とゲート分離パターンＧＳＳの間に配置される。ビット線ＢＬの上面からランディングパターンＬＰの最下部までの高さはビット線ＢＬの上面からゲート絶縁膜の最上部ＧＯＸ＿ＵＵＳまでの高さＨ４より小さいとし得る。
【0215】
パッド分離絶縁パターン２３５がランディングパッドＬＰの間に配置される。平面視したときに、ランディングパッドＬＰは第１方向Ｄ１および第２方向Ｄ２に沿ってマトリックス状に配列され得る。ランディングパッドＬＰの上面はパッド分離絶縁パターン２３５の上面と同一平面に置かれ得るが、これに制限されるものではない。
【0216】
ランディングパッドＬＰは導電物質を含む。パッド分離絶縁パターン２３５はシリコンを含む窒化物系の絶縁物質を含み得るが、これに制限されるものではない。
【0217】
セル上部エッチング停止膜２９５がランディングパッドＬＰと、パッド分離絶縁パターン２３５上に配置される。セル上部エッチング停止膜２９５はランディングパッドＬＰの上面の一部と、パッド分離絶縁パターン２３５の上面に沿って延び得る。
【0218】
データ格納パターンＤＳＰがランディングパッドＬＰ上にそれぞれ配置される。データ格納パターンＤＳＰは図２４に示すように、第１方向Ｄ１および第２方向Ｄ２に沿ってマトリックス状に配列され得る。データ格納パターンＤＳＰはランディングパッドＬＰと第３方向Ｄ３に完全に重なるか、部分的に重なり得る。データ格納パターンＤＳＰはランディングパッドＬＰの上面全体または一部と接触し得る。
【0219】
以上、添付する図面を参照して本発明の実施形態について説明したが、本発明が属する技術分野で通常の知識を有する者は、本発明がその技術的思想や必須の特徴を変更せず、他の具体的な形態で実施できることを理解することができる。したがって、上記一実施形態はすべての面で例示的なものであり、限定的なものではないと理解しなければならない。
【符号の説明】
【0220】
２０ セル領域
２２ セル領域分離膜
２４ 周辺領域
１００ 基板
１０５ セル素子分離膜
１１０ セルゲート構造体
１１１ セルゲート絶縁膜
１１２ セルゲート電極
１１５ セルゲートトレンチ
１２０ ストレージコンタクト
１４０ セル導電線
２６１ セルゲートプラグ
ＡＣＴ 活性領域
ＡＣＴ＿Ｎ ノーマル活性領域
ＡＣＴ＿Ｄ ダミー活性領域
２２ セル領域分離膜
２４ 周辺領域
１００ 基板
１０５ セル素子分離膜
１１０ セルゲート構造体
１１１ セルゲート絶縁膜
１１２ セルゲート電極
１１５ セルゲートトレンチ
１２０ ストレージコンタクト
１４０ セル導電線
２６１ セルゲートプラグ
ＡＣＴ 活性領域
ＡＣＴ＿Ｎ ノーマル活性領域
ＡＣＴ＿Ｄ ダミー活性領域
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】