(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024098494
(43)【公開日】2024-07-23
(54)【発明の名称】半導体素子及びその製造方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20240716BHJP
H01L 29/786 20060101ALI20240716BHJP
【ＦＩ】
H01L29/78 301X
H01L29/78 617K
H01L29/78 618E
H01L29/78 301R
H01L29/78 301G
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023207003
(22)【出願日】2023-12-07
(31)【優先権主張番号】10-2023-0003698
(32)【優先日】2023-01-10
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】鄭 秀眞
(72)【発明者】
【氏名】姜 明吉
(72)【発明者】
【氏名】朴 範▲ちん▼
(72)【発明者】
【氏名】金 洞院
(72)【発明者】
【氏名】金 永權
(72)【発明者】
【氏名】▲ゆ▼ 烋旻
【テーマコード（参考）】
5F110
5F140
【Ｆターム（参考）】
5F110BB11
5F110CC10
5F110DD05
5F110EE22
5F110FF01
5F110FF02
5F110FF04
5F110GG04
5F110GG30
5F110HK04
5F110HK05
5F110HK34
5F110NN72
5F140AA00
5F140AB03
5F140AC01
5F140BA01
5F140BA03
5F140BA05
5F140BB05
5F140BB06
5F140BC15
5F140BD06
5F140BD09
5F140BD11
5F140BD12
5F140BD13
5F140BF10
5F140BF11
5F140BF15
5F140BF17
5F140BF42
5F140BF60
5F140BJ08
5F140BJ11
5F140BJ15
5F140BJ17
5F140BJ20
5F140BK18
5F140CB04
(57)【要約】 （修正有）
【課題】信頼性及び電気的特性を向上させる半導体素子を提供する。
【解決手段】半導体素子は、第１活性領域及び第２活性領域を含む基板と、一対の第１ソース／ドレインパターンＳＤ１及びこれらの間の第１チャンネルパターンを含む第１活性領域上の第１活性パターンＡＰ１と、一対の第２ソース／ドレインパターンＳＤ２及びこれらの間の第２チャンネルパターンを含む第２活性領域上の第２活性パターンと、第１、第２活性パターンとの間のトレンチを満たす素子分離膜ＳＴと、第１、第２チャンネルパターン上のゲート電極であり、第１チャンネルパターン上の第１ゲート電極及び第２チャンネルパターン上の第２ゲート電極を含むゲート電極と、第１、第２ゲート電極の間に介在しこれらを互いに分離するゲートカッティングパターンと、を含む。素子分離膜ＳＴは、凹んだ上面を含み、ゲートカッティングパターンと素子分離膜の凹んだ上面との間に絶縁パターンを含む。
【選択図】図５Ｂ
【解決手段】半導体素子は、第１活性領域及び第２活性領域を含む基板と、一対の第１ソース／ドレインパターンＳＤ１及びこれらの間の第１チャンネルパターンを含む第１活性領域上の第１活性パターンＡＰ１と、一対の第２ソース／ドレインパターンＳＤ２及びこれらの間の第２チャンネルパターンを含む第２活性領域上の第２活性パターンと、第１、第２活性パターンとの間のトレンチを満たす素子分離膜ＳＴと、第１、第２チャンネルパターン上のゲート電極であり、第１チャンネルパターン上の第１ゲート電極及び第２チャンネルパターン上の第２ゲート電極を含むゲート電極と、第１、第２ゲート電極の間に介在しこれらを互いに分離するゲートカッティングパターンと、を含む。素子分離膜ＳＴは、凹んだ上面を含み、ゲートカッティングパターンと素子分離膜の凹んだ上面との間に絶縁パターンを含む。
【選択図】図５Ｂ
【特許請求の範囲】
【請求項1】
第１活性領域及び第２活性領域を含む基板と、
前記第１活性領域上の第１活性パターンと、
前記第１活性パターンは、一対の第１ソース／ドレインパターン及びこれらの間の第１チャンネルパターンを含み、
前記第２活性領域上の第２活性パターンと、
前記第２活性パターンは、一対の第２ソース／ドレインパターン及びこれらの間の第２チャンネルパターンを含み、
前記第１活性パターンと前記第２活性パターンとの間のトレンチを満たす素子分離膜と、
前記第１チャンネルパターン及び前記第２チャンネルパターン上のゲート電極と、
前記ゲート電極は、前記第１チャンネルパターン上の第１ゲート電極及び前記第２チャンネルパターン上の第２ゲート電極を含み、
前記第１及び第２ゲート電極の間に介在されてこれらを互いに分離するゲートカッティングパターンと、を含み、
前記素子分離膜は、凹んだ上面を含み、
前記ゲートカッティングパターンと前記素子分離膜の前記凹んだ上面との間に絶縁パターンを含む半導体素子。
前記第１活性領域上の第１活性パターンと、
前記第１活性パターンは、一対の第１ソース／ドレインパターン及びこれらの間の第１チャンネルパターンを含み、
前記第２活性領域上の第２活性パターンと、
前記第２活性パターンは、一対の第２ソース／ドレインパターン及びこれらの間の第２チャンネルパターンを含み、
前記第１活性パターンと前記第２活性パターンとの間のトレンチを満たす素子分離膜と、
前記第１チャンネルパターン及び前記第２チャンネルパターン上のゲート電極と、
前記ゲート電極は、前記第１チャンネルパターン上の第１ゲート電極及び前記第２チャンネルパターン上の第２ゲート電極を含み、
前記第１及び第２ゲート電極の間に介在されてこれらを互いに分離するゲートカッティングパターンと、を含み、
前記素子分離膜は、凹んだ上面を含み、
前記ゲートカッティングパターンと前記素子分離膜の前記凹んだ上面との間に絶縁パターンを含む半導体素子。
【請求項2】
前記ゲート電極と前記素子分離膜との間に絶縁パターンをさらに含む請求項１に記載の半導体素子。
【請求項3】
前記絶縁パターンの上面は、前記ゲートカッティングパターンと接する部分を含む請求項１に記載の半導体素子。
【請求項4】
前記絶縁パターンの上面上に介在される絶縁膜をさらに含む請求項１に記載の半導体素子。
【請求項5】
前記絶縁パターンは、最上端及び最下端を有し、
前記最上端と前記最下端との間の距離は、５ｎｍ乃至５０ｎｍである請求項１に記載の半導体素子。
前記最上端と前記最下端との間の距離は、５ｎｍ乃至５０ｎｍである請求項１に記載の半導体素子。
【請求項6】
前記絶縁パターンは、ＳｉＮ、ＳｉＣＮ、ＳｉＯＣ、及びＳｉＯＣＮの中で少なくとも１つを含む請求項１に記載の半導体素子。
【請求項7】
前記絶縁パターンの上面は、曲面である請求項１に記載の半導体素子。
【請求項8】
前記絶縁パターンの下面は、曲面である請求項１に記載の半導体素子。
【請求項9】
前記絶縁パターンは、第１絶縁部分及び第２絶縁部分を含み、
前記第１絶縁部分は、絶縁膜によって第２絶縁部分から離隔される請求項１に記載の半導体素子。
前記第１絶縁部分は、絶縁膜によって第２絶縁部分から離隔される請求項１に記載の半導体素子。
【請求項10】
基板と、
前記基板の上の素子分離膜と、
前記素子分離膜上のゲートカッティングパターンと、
前記ゲートカッティングパターンの側壁上のゲートスペーサーと、
前記素子分離膜及び前記ゲートスペーサー上の層間絶縁膜と、
前記素子分離膜と前記層間絶縁膜との間、及び前記ゲートスペーサーと前記層間絶縁膜との間の絶縁パターンと、を含み、
前記絶縁パターンは、
前記層間絶縁膜と前記ゲートスペーサーとの間に介在される第１部分と、
前記層間絶縁膜と前記素子分離膜との間に介在される第２部分と、を含む半導体素子。
前記基板の上の素子分離膜と、
前記素子分離膜上のゲートカッティングパターンと、
前記ゲートカッティングパターンの側壁上のゲートスペーサーと、
前記素子分離膜及び前記ゲートスペーサー上の層間絶縁膜と、
前記素子分離膜と前記層間絶縁膜との間、及び前記ゲートスペーサーと前記層間絶縁膜との間の絶縁パターンと、を含み、
前記絶縁パターンは、
前記層間絶縁膜と前記ゲートスペーサーとの間に介在される第１部分と、
前記層間絶縁膜と前記素子分離膜との間に介在される第２部分と、を含む半導体素子。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体素子及びその製造方法に関し、さらに詳細には電界効果トランジスタを含む半導体素子及びその製造方法に関するものである。
【背景技術】
【0002】
半導体素子はＭＯＳ電界効果トランジスタ（ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ） ＦＥＴ）で構成された集積回路を含む。半導体素子のサイズ及びデザインルール（Ｄｅｓｉｇｎ ｒｕｌｅ）がだんだん縮小されるにつれ、ＭＯＳ電界効果トランジスタのサイズ縮小（ｓｃａｌｅ ｄｏｗｎ）もますます加速されている。ＭＯＳ電界効果トランジスタのサイズ縮小に応じて半導体素子の動作特性が低下されてしまい得る。したがって、半導体素子の高集積化による限界を克服しながら、より優れた性能の半導体素子を形成するための様々な方法が研究されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第１０，５１６，０３３ Ｂ２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする課題は信頼性及び電気的特性が向上された半導体素子を提供することにある。
【0005】
本発明が解決しようとする他の課題は信頼性及び電気的特性が向上された半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【0006】
第１活性領域及び第２活性領域を含む基板と、前記第１活性領域上の第１活性パターンであり、一対の第１ソース／ドレインパターン及びこれらの間の第１チャンネルパターンを含む第１活性パターンと、前記第２活性領域上の第２活性パターンであり、一対の第２ソース／ドレインパターン及びこれらの間の第２チャンネルパターンを含む第２活性パターンと、前記第１活性パターンと前記第２活性パターンとの間のトレンチを満たす素子分離膜と、前記第１チャンネルパターン及び前記第２チャンネルパターン上のゲート電極であり、前記第１チャンネルパターン上の第１ゲート電極及び前記第２チャンネルパターン上の第２ゲート電極を含むゲート電極と、前記第１及び第２ゲート電極の間に介在されてこれらを互いに分離するゲートカッティングパターンと、を含み、前記素子分離膜は凹んだ上面を含み、前記ゲートカッティングパターンと前記素子分離膜の前記凹んだ上面との間に絶縁パターンを含むことができる。
【0007】
本発明の概念による半導体素子は、基板と、前記基板の上の素子分離膜と、前記素子分離膜上のゲートカッティングパターンと、前記ゲートカッティングパターンの側壁上のゲートスペーサーと、前記素子分離膜及び前記ゲートスペーサー上の層間絶縁膜と、前記素子分離膜と前記層間絶縁膜との間、及び前記ゲートスペーサーと前記層間絶縁膜との間の絶縁パターンと、を含み、前記絶縁パターンは、前記層間絶縁膜と前記ゲートスペーサーとの間に介在される第１部分、及び前記層間絶縁膜と前記素子分離膜との間に介在される第２部分を含むことができる。
【0008】
本発明の概念による半導体素子は、ロジックセルを含む基板であり、前記ロジックセルは第１方向に互いに離隔されたＰＭＯＳＦＥＴ領域及びＮＭＯＳＦＥＴ領域を含み、前記ロジックセルは第１乃至第４境界を有し、前記第１境界及び前記第２境界は前記第１方向に交差する第２方向に互いに対向し、前記第３境界及び前記第４境界は前記第１方向に互いに対向する、基板と、前記基板上に提供されて前記ＰＭＯＳＦＥＴ領域上の第１活性パターン及び前記ＮＭＯＳＦＥＴ領域上の第２活性パターンを定義する素子分離膜であり、前記第１及び第２活性パターンは前記第２方向に延在され、前記第１及び第２活性パターンの各々の上部は前記素子分離膜上に突出され、前記第１及び第２活性パターンを横切る、素子分離膜と、前記第１方向に延在されるゲート電極と、前記第１及び第２活性パターンの前記上部に各々提供された第１ソース／ドレインパターン及び第２ソース／ドレインパターンであり、各々が前記ゲート電極の一側に隣接する第１及び第２ソース／ドレインパターンと、前記ゲート電極の両側壁上の一対のゲートスペーサーであり、前記第１方向に延在される一対のゲートスペーサーと、前記ゲート電極の上面上のゲートキャッピングパターンと、前記第１及び第２境界の中で少なくとも１つ上に提供された分離構造体と、前記第３及び第４境界の中で少なくとも１つ上に提供されたゲートカッティングパターンであり、当該ゲートカッティングパターンの下部が前記一対のゲートスペーサーの間に提供されて前記ゲート電極と前記第１方向に整列される、ゲートカッティングパターンと、前記ゲートキャッピングパターン及び前記ゲートカッティングパターン上の層間絶縁膜と、前記層間絶縁膜を貫通して前記第１及び第２ソース／ドレインパターンの中で少なくとも１つと電気的に連結される活性コンタクトと、前記層間絶縁膜及び前記ゲートキャッピングパターンを貫通して、前記ゲート電極と電気的に連結されるゲートコンタクトと、前記層間絶縁膜上の第１金属層であり、前記ゲートカッティングパターンと垂直方向に重畳されるパワー配線、並びに前記活性コンタクト及び前記ゲートコンタクトに各々電気的に連結される第１配線を含む第１金属層と、及び前記第１金属層上の第２金属層であり、前記第１金属層と電気的に連結される第２配線を含む第２金属層と、前記ゲートカッティングパターンと前記素子分離膜との間及び前記ゲート電極と前記素子分離膜との間の絶縁パターンと、を含むことができる。
【発明の効果】
【0009】
本発明による半導体素子は、ゲートカッティングパターンと素子分離膜の凹んだ上面との間に絶縁パターンを含むことができる。絶縁パターンを形成することにより、ゲートカッティングパターン及びゲート電極の深さを調節することができる。したがって、ゲート電極とゲートカッティングパターンが活性パターンと接することを防止して、漏洩電流（Ｃａｐａｃｉｔｏｒ／Ｇａｔｅ Ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）を減少させることができる。結果的に、本発明は半導体素子の電気的特性及び信頼性を向上させることができる。
【図面の簡単な説明】
【0010】
【図1】本発明の実施形態による半導体素子のロジックセルを説明するための概念図である。
【図2】本発明の実施形態による半導体素子のロジックセルを説明するための概念図である。
【図3】本発明の実施形態による半導体素子のロジックセルを説明するための概念図である。
【図4】本発明の実施形態による半導体素子を説明するための平面図である。
【図9A】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図9B】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図10】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図11A】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図11B】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図12A】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図12B】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図13】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図14A】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図14B】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図14C】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図15A】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図15B】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図15C】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図16】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図17】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【発明を実施するための形態】
【0011】
【0012】
図１を参照すれば、シングルハイトセル（Ｓｉｎｇｌｅ Ｈｅｉｇｈｔ Ｃｅｌｌ、ＳＨＣ）が提供されることができる。具体的に、基板１００上に第１パワー配線Ｍ１＿Ｒ１及び第２パワー配線Ｍ１＿Ｒ２が提供されることができる。第１パワー配線Ｍ１＿Ｒ１はソース電圧ＶＳＳ、一例として接地電圧が提供される通路であり得る。第２パワー配線Ｍ１＿Ｒ２はドレイン電圧ＶＤＤ、一例としてパワー電圧が提供される通路であり得る。
【0013】
第１パワー配線Ｍ１＿Ｒ１及び第２パワー配線Ｍ１＿Ｒ２の間にシングルハイトセルＳＨＣが定義されることができる。シングルハイトセルＳＨＣは１つの第１活性領域ＡＲ１及び１つの第２活性領域ＡＲ２を含むことができる。第１及び第２活性領域ＡＲ１、ＡＲ２の中でいずれか１つはＰＭＯＳＦＥＴ領域であり、第１及び第２活性領域ＡＲ１、ＡＲ２の中で他の１つはＮＭＯＳＦＥＴ領域であり得る。再び言えば、シングルハイトセルＳＨＣは第１パワー配線Ｍ１＿Ｒ１及び第２パワー配線Ｍ１＿Ｒ２の間に提供されたＣＭＯＳ構造を有することができる。例えば、第１活性領域ＡＲ１はＮＭＯＳＦＥＴ領域であり、第２活性領域ＡＲ２はＰＭＯＳＦＥＴ領域であり得る。
【0014】
第１及び第２活性領域ＡＲ１、ＡＲ２の各々は第１方向Ｄ１に第１幅Ｗ１を有することができる。シングルハイトセルＳＨＣの第１方向Ｄ１への長さは第１高さＨＥ１として定義されることができる。第１高さＨＥ１は、第１パワー配線Ｍ１＿Ｒ１と第２パワー配線Ｍ１＿Ｒ２との間の距離（例えば、ピッチ）と実質的に同一であることができる。
【0015】
シングルハイトセルＳＨＣは１つのロジックセルを構成することができる。本明細書で、ロジックセルは特定機能を遂行する論理素子（例えば、ＡＮＤ、ＯＲ、ＸＯＲ、ＸＮＯＲ、ｉｎｖｅｒｔｅｒ等）を意味することができる。即ち、ロジックセルは論理素子を構成するためのトランジスタ及び前記トランジスタを互いに連結する配線を含むことができる。
【0016】
図２を参照すれば、ダブルハイトセル（Ｄｏｕｂｌｅ Ｈｅｉｇｈｔ Ｃｅｌｌ、ＤＨＣ）が提供されることができる。具体的に、基板１００上に第１パワー配線Ｍ１＿Ｒ１、第２パワー配線Ｍ１＿Ｒ２、及び第３パワー配線Ｍ１＿Ｒ３が提供されることができる。第１パワー配線Ｍ１＿Ｒ１は、第２パワー配線Ｍ１＿Ｒ２と第３パワー配線Ｍ１＿Ｒ３との間に配置されることができる。第３パワー配線Ｍ１＿Ｒ３はソース電圧ＶＳＳが提供される通路であり得る。
【0017】
第２パワー配線Ｍ１＿Ｒ２と第３パワー配線Ｍ１＿Ｒ３との間にダブルハイトセルＤＨＣが定義されることができる。ダブルハイトセルＤＨＣは２つの第１活性領域ＡＲ１及び２つの第２活性領域ＡＲ２を含むことができる。
【0018】
２つの第２活性領域ＡＲ２の中で１つは第２パワー配線Ｍ１＿Ｒ２に隣接することができる。２つの第２活性領域ＡＲ２の中で他の１つは第３パワー配線Ｍ１＿Ｒ３に隣接することができる。２つの第１活性領域ＡＲ１は第１パワー配線Ｍ１＿Ｒ１に隣接することができる。平面視において、第１パワー配線Ｍ１＿Ｒ１は２つの第１活性領域ＡＲ１の間に配置されることができる。
【0019】
ダブルハイトセルＤＨＣの第１方向Ｄ１への長さは第２高さＨＥ２として定義されることができる。第２高さＨＥ２は図１の第１高さＨＥ１の約２倍であり得る。ダブルハイトセルＤＨＣの２つの第１活性領域ＡＲ１は束ねられて１つの活性領域として動作することができる。
【0020】
本発明において、図２に示したダブルハイトセルＤＨＣはマルチハイトセルとして定義されることができる。図示しないが、マルチハイトセルは、セル高さがシングルハイトセルＳＨＣの約３倍であるトリプルハイトセルを含むことができる。
【0021】
図３を参照すれば、基板１００上に第１シングルハイトセルＳＨＣ１、第２シングルハイトセルＳＨＣ２、及びダブルハイトセルＤＨＣが二次元的に配置されることができる。第１シングルハイトセルＳＨＣ１は第１及び第２パワー配線Ｍ１＿Ｒ１、Ｍ１＿Ｒ２の間に配置されることができる。第２シングルハイトセルＳＨＣ２は第１及び第３パワー配線Ｍ１＿Ｒ１、Ｍ１＿Ｒ３の間に配置されることができる。第２シングルハイトセルＳＨＣ２は第１シングルハイトセルＳＨＣ１と第１方向Ｄ１に隣接することができる。
【0022】
ダブルハイトセルＤＨＣは第２及び第３パワー配線Ｍ１＿Ｒ２、Ｍ１＿Ｒ３の間に配置されることができる。ダブルハイトセルＤＨＣは第１及び第２シングルハイトセルＳＨＣ１、ＳＨＣ２と第２方向Ｄ２に隣接することができる。
【0023】
第１シングルハイトセルＳＨＣ１とダブルハイトセルＤＨＣとの間、及び第２シングルハイトセルＳＨＣ２とダブルハイトセルＤＨＣとの間に分離構造体ＤＢが提供されることができる。分離構造体ＤＢによって、ダブルハイトセルＤＨＣの活性領域は、第１及び第２シングルハイトセルＳＨＣ１、ＳＨＣ２の各々の活性領域から電気的に分離されることができる。
【0024】
【0025】
図４及び図５Ａ乃至図５Ｅに図示された半導体素子は、第１乃至第３シングルハイトセルＳＨＣ１、ＳＨＣ２、ＳＨＣ３をより具体的に示した一例である。第２シングルハイトセルＳＨＣ２は第１シングルハイトセルＳＨＣ１と第１方向Ｄ１に隣接することができる。第３シングルハイトセルＳＨＣ３は第２シングルハイトセルＳＨＣ２と第１方向Ｄ１に隣接することができる。
【0026】
図４は第１シングルハイトセルＳＨＣ１と第２及び第３シングルハイトセルＳＨＣ２、ＳＨＣ３の各々の一部を示したものである。各々の第１乃至第２シングルハイトセルＳＨＣ１、ＳＨＣ２、ＳＨＣ３上にはロジック回路を構成するロジックトランジスタが配置されることができる。基板１００はシリコン、ゲルマニウム、シリコン－ゲルマニウム等を含む半導体基板であるか、或いは化合物半導体基板であり得る。一例として、基板１００はシリコン基板であり得る。
【0027】
基板１００は第１ＰＭＯＳＦＥＴ領域ＰＲ１、第２ＰＭＯＳＦＥＴ領域ＰＲ２、第１ＮＭＯＳＦＥＴ領域ＮＲ１、及び第２ＮＭＯＳＦＥＴ領域ＮＲ２を有することができる。第１ＰＭＯＳＦＥＴ領域ＰＲ１、第２ＰＭＯＳＦＥＴ領域ＰＲ２、第１ＮＭＯＳＦＥＴ領域ＮＲ１、及び第２ＮＭＯＳＦＥＴ領域ＮＲ２の各々は、第２方向Ｄ２に延在されることができる。第１シングルハイトセルＳＨＣ１は第２ＮＭＯＳＦＥＴ領域ＮＲ２及び第２ＰＭＯＳＦＥＴ領域ＰＲ２を含むことができ、第２シングルハイトセルＳＨＣ２は第２ＮＭＯＳＦＥＴ領域ＮＲ２を含むことができる。第３シングルハイトセルＳＨＣ３は第１ＰＭＯＳＦＥＴ領域ＰＲ１を含むことができる。
【0028】
基板１００の上部に形成されたトレンチＴＲによって第１活性パターンＡＰ１及び第２活性パターンＡＰ２が定義されることができる。第１活性パターンＡＰ１は各々の第１及び第２ＰＭＯＳＦＥＴ領域ＰＲ１、ＰＲ２上に提供されることができる。第２活性パターンＡＰ２は各々の第１及び第２ＮＭＯＳＦＥＴ領域ＮＲ１、ＮＲ２上に提供されることができる。第１及び第２活性パターンＡＰ１、ＡＰ２は第２方向Ｄ２に延在されることができる。第１及び第２活性パターンＡＰ１、ＡＰ２は基板１００の一部として、垂直に突出された部分であり得る。
【0029】
素子分離膜ＳＴがトレンチＴＲを満たすことができる。素子分離膜ＳＴはシリコン酸化膜を含むことができる。素子分離膜ＳＴは後述する第１及び第２チャンネルパターンＣＨ１、ＣＨ２を覆わないことができる。素子分離膜ＳＴは凹んだ上面を含むことができる。
【0030】
第１及び第２活性パターンＡＰ１、ＡＰ２と素子分離膜ＳＴとの間にライナー膜ＯＬＩが介在されることができる。ライナー膜ＯＬＩは第１及び第２活性パターンＡＰ１、ＡＰ２の各々の側壁を直接覆うことができる。再び言えば、ライナー膜ＯＬＩはトレンチＴＲの側壁を直接覆うことができる。ライナー膜ＯＬＩはトレンチＴＲの底を直接覆うことができる。例えば、ライナー膜ＯＬＩはシリコン酸化膜、シリコン窒化膜、又はこれらの組み合わせを含むことができる。本発明の一実施形態として、ライナー膜ＯＬＩは素子分離膜ＳＴと同一な物質を含むことができ、この時ライナー膜ＯＬＩと素子分離膜ＳＴとの間の境界は現れないことができる。
【0031】
第１活性パターンＡＰ１上に第１チャンネルパターンＣＨ１が提供されることができる。第２活性パターンＡＰ２上に第２チャンネルパターンＣＨ２が提供されることができる。第１チャンネルパターンＣＨ１及び第２チャンネルパターンＣＨ２の各々は、順に積層された第１半導体パターンＳＰ１、第２半導体パターンＳＰ２、及び第３半導体パターンＳＰ３を含むことができる。第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３は垂直方向（即ち、第３方向Ｄ３）に互いに離隔されることができる。
【0032】
第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３の各々はシリコン（Ｓｉ）、ゲルマニウムＧＥ、又はシリコン－ゲルマニウム（ＳｉＧｅ）を含むことができる。例えば、第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３の各々は結晶質シリコン（ｃｒｙｓｔａｌｌｉｎｅ ｓｉｌｉｃｏｎ）を含むことができる。
【0033】
第１活性パターンＡＰ１上に複数の第１ソース／ドレインパターンＳＤ１が提供されることができる。第１活性パターンＡＰ１の上部に複数の第１リセスＲＳ１が形成されることができる。第１ソース／ドレインパターンＳＤ１が第１リセスＲＳ１内に各々提供されることができる。第１ソース／ドレインパターンＳＤ１は第１導電型（例えば、ｎ型）の不純物領域であり得る。一対の第１ソース／ドレインパターンＳＤ１の間に第１チャンネルパターンＣＨ１が介在されることができる。再び言えば、積層された第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３が一対の第１ソース／ドレインパターンＳＤ１を互いに連結することができる。
【0034】
第２活性パターンＡＰ２上に複数の第２ソース／ドレインパターンＳＤ２が提供されることができる。第２活性パターンＡＰ２の上部に複数の第２リセスＲＳ２が形成されることができる。第２ソース／ドレインパターンＳＤ２が第２リセスＲＳ２内に各々提供されることができる。第２ソース／ドレインパターンＳＤ２は第２導電型（例えば、ｐ型）の不純物領域であり得る。一対の第２ソース／ドレインパターンＳＤ２の間に第２チャンネルパターンＣＨ２が介在されることができる。再び言えば、積層された第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３が一対の第２ソース／ドレインパターンＳＤ２を互いに連結することができる。
【0035】
第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２は選択的エピタキシャル成長（ＳＥＧ）工程で形成されたエピタキシャルパターンであり得る。一例として、第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２の各々の上面は、第３半導体パターンＳＰ３の上面と実質的に同一なレベルに位置することができる。他の例として、第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２の各々の上面は、第３半導体パターンＳＰ３の上面より高いことができる。第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２の側面及び下面上に絶縁パターンＩＰが提供されることができる。前記絶縁パターンＩＰの厚さはゲート絶縁膜ＧＩの厚さより大きいことができる。絶縁パターンＩＰは第１及び第２チャンネルパターンＣＨ１、ＣＨ２と直接接することができる。絶縁パターンＩＰはゲート電極ＧＥとゲート絶縁膜ＧＩによって離隔されることができる（図５Ｄ参照）。
【0036】
第１ソース／ドレインパターンＳＤ１は基板１００の半導体元素の格子定数より大きい格子定数を有する半導体元素（例えば、ＳｉＧｅ）を含むことができる。したがって、一対の第１ソース／ドレインパターンＳＤ１は、それらの間の第１チャンネルパターンＣＨ１に圧縮応力（ｃｏｍｐｒｅｓｓｉｖｅ ｓｔｒｅｓｓ）を提供することができる。第２ソース／ドレインパターンＳＤ２は基板１００と同一な半導体元素（例えば、Ｓｉ）を含むことができる。
【0037】
第１及び第２チャンネルパターンＣＨ１、ＣＨ２上にゲート電極ＧＥが提供されることができる。各々のゲート電極ＧＥは第１及び第２チャンネルパターンＣＨ１、ＣＨ２を横切り、第１方向Ｄ１に延在されることができる。各々のゲート電極ＧＥは第１及び第２チャンネルパターンＣＨ１、ＣＨ２と垂直に重畳されることができる。ゲート電極ＧＥは第１ピッチに応じて第２方向Ｄ２に配列されることができる。
【0038】
ゲート電極ＧＥは、活性パターンＡＰ１又はＡＰ２と第１半導体パターンＳＰ１との間に介在された第１内側電極ＰＯ１、第１半導体パターンＳＰ１と第２半導体パターンＳＰ２との間に介在された第２内側電極ＰＯ２、第２半導体パターンＳＰ２と第３半導体パターンＳＰ３との間に介在された第３内側電極ＰＯ３、及び第３半導体パターンＳＰ３上の外側電極ＰＯ４を含むことができる。
【0039】
図５Ａを参照すれば、ゲート電極ＧＥは第１乃至第３半導体パターンＳＰ１－ＳＰ３の各々の上面ＴＳ、底面ＢＳ、及び両側壁ＳＷ上に提供されることができる。再び言えば、本実施形態によるトランジスタは、ゲート電極ＧＥがチャンネルを３次元で囲む３次元電界効果トランジスタ（例えば、ＭＢＣＦＥＴ又はＧＡＡＦＥＴ）であり得る。
【0040】
図４を再び参照すれば、第１シングルハイトセルＳＨＣ１は第２方向Ｄ２に互いに対向する第１境界ＢＤ１及び第２境界ＢＤ２を有することができる。第１及び第２境界ＢＤ１、ＢＤ２は第１方向Ｄ１に延在されることができる。第１シングルハイトセルＳＨＣ１は第１方向Ｄ１に互いに対向する第３境界ＢＤ３及び第４境界ＢＤ４を有することができる。第３及び第４境界ＢＤ３、ＢＤ４は第２方向Ｄ２に延在されることができる。
【0041】
ゲートカッティングパターンＣＴが第１乃至第３シングルハイトセルＳＨＣ１、ＳＨＣ２、ＳＨＣ３の各々の第２方向Ｄ２への境界上に配置されることができる。例えば、ゲートカッティングパターンＣＴが第１シングルハイトセルＳＨＣ１の第３及び第４境界ＢＤ３、ＢＤ４上に配置されることができる。ゲートカッティングパターンＣＴは第３境界ＢＤ３に沿って前記第１ピッチで配列されることができる。ゲートカッティングパターンＣＴは第４境界ＢＤ４に沿って前記第１ピッチで配列されることができる。平面視において、第３及び第４境界ＢＤ３、ＢＤ４上のゲートカッティングパターンＣＴはゲート電極ＧＥ上に各々重畳されるように配置されることができる。ゲートカッティングパターンＣＴはシリコン酸化膜、シリコン窒化膜、又はこれらの組み合わせのような絶縁材料を含むことができる。
【0042】
第１シングルハイトセルＳＨＣ１上のゲート電極ＧＥは、第２シングルハイトセルＳＨＣ２上のゲート電極ＧＥとゲートカッティングパターンＣＴによって互いに分離されることができる。第１シングルハイトセルＳＨＣ１上のゲート電極ＧＥとそれと第１方向Ｄ１に整列された第２及び第３シングルハイトセルＳＨＣ２、ＳＨＣ３上のゲート電極ＧＥの間にゲートカッティングパターンＣＴが介在されることができる。再び言えば、第１方向Ｄ１に延在されるゲート電極ＧＥがゲートカッティングパターンＰＰによって複数のゲート電極ＧＥに分離されることができる。
【0043】
図４及び図５Ａ乃至図５Ｅを再び参照すれば、ゲート電極ＧＥの外側電極ＰＯ４の両側壁上に一対のゲートスペーサーＧＳが各々配置されることができる。ゲートスペーサーＧＳはゲート電極ＧＥに沿って第１方向Ｄ１に延在されることができる。ゲートスペーサーＧＳの上面はゲート電極ＧＥの上面より高いことができる。ゲートスペーサーＧＳの上面は後述する第１層間絶縁膜１１０の上面と共面をなすことができる。ゲートスペーサーＧＳはＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮの中で少なくとも１つを含むことができる。他の例として、ゲートスペーサーＧＳはＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮの中で少なくとも２つで成された多重膜（ｍｕｌｔｉ－ｌａｙｅｒ）を含むことができる。
【0044】
ゲート電極ＧＥ上にゲートキャッピングパターンＧＰが提供されることができる。ゲートキャッピングパターンＧＰはゲート電極ＧＥに沿って第１方向Ｄ１に延在されることができる。ゲートキャッピングパターンＧＰは後述する第１及び第２層間絶縁膜１１０、１２０に対してエッチング選択性がある物質を含むことができる。具体的に、ゲートキャッピングパターンＧＰはＳｉＯＮ、ＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮの中で少なくとも１つを含むことができる。
【0045】
ゲート電極ＧＥと第１チャンネルパターンＣＨ１との間及びゲート電極ＧＥと第２チャンネルパターンＣＨ２との間にゲート絶縁膜ＧＩが介在されることができる。ゲート絶縁膜ＧＩは、第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３の各々の上面ＴＳ、底面ＢＳ、及び両側壁ＳＷ１、ＳＷ２を覆うことができる。ゲート絶縁膜ＧＩは、ゲート電極ＧＥ下の素子分離膜ＳＴの上面を覆うことができる。ゲート絶縁膜ＧＩはカッティングパターンＣＴの側壁を覆うことができる（図５Ａ参照）。
【0046】
本発明の一実施形態として、ゲート絶縁膜ＧＩはシリコン酸化膜、シリコン酸化窒化膜、及び／又は高誘電膜を含むことができる。前記高誘電膜は、シリコン酸化膜より誘電率が高い高誘電率物質を含むことができる。一例として、前記高誘電率物質はハフニウム酸化物、ハフニウムシリコン酸化物、ハフニウムジルコニウム酸化物、ハフニウムタンタル酸化物、ランタン酸化物、ジルコニウム酸化物、ジルコニウムシリコン酸化物、タンタル酸化物、チタニウム酸化物、バリウムストロンチウムチタニウム酸化物、バリウムチタニウム酸化物、ストロンチウムチタニウム酸化物、リチウム酸化物、アルミニウム酸化物、鉛スカンジウムタンタル酸化物、及び鉛亜鉛ニオブ酸塩の中で少なくとも１つを含むことができる。
【0047】
他の実施形態として、本発明の半導体素子はネガティブキャパシタ（Ｎｅｇａｔｉｖｅ Ｃａｐａｃｉｔｏｒ）を利用したＮＣ（Ｎｅｇａｔｉｖｅ Ｃａｐａｃｉｔａｎｃｅ）ＦＥＴを含むことができる。例えば、ゲート絶縁膜ＧＩは強誘電体特性を有する強誘電体物質膜と、常誘電体特性を有する常誘電体物質膜を含むことができる。
【0048】
強誘電体物質膜は負のキャパシタンスを有することができ、常誘電体物質膜は正のキャパシタンスを有することができる。例えば、２つ以上のキャパシタが直列連結され、各々のキャパシタのキャパシタンスが正の値を有する場合、全体のキャパシタンスは各々の個別キャパシタのキャパシタンスより減少するようになる。反面、直列連結された２つ以上のキャパシタのキャパシタンスの中で少なくとも１つが負の値を有する場合、全体キャパシタンスは正の値を有しながら、各々の個別キャパシタンスの絶対値より大きいことができる。
【0049】
負のキャパシタンスを有する強誘電体物質膜と、正のキャパシタンスを有する常誘電体物質膜が直列に連結される場合、直列に連結された強誘電体物質膜及び常誘電体物質膜の全体的なキャパシタンス値は増加することができる。全体的なキャパシタンス値が増加することを利用して、強誘電体物質膜を含むトランジスタは常温で６０ｍＶ／ｄｅｃａｄｅ未満のサブスレッショルドスイング（ｓｕｂｔｈｒｅｓｈｏｌｄ ｓｗｉｎｇ（ＳＳ））を有することができる。
【0050】
強誘電体物質膜は強誘電体特性を有することができる。強誘電体物質膜は、ハフニウム酸化物（ｈａｆｎｉｕｍ ｏｘｉｄｅ）、ハフニウムジルコニウム酸化物（ｈａｆｎｉｕｍ ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、バリウムストロンチウムチタニウム酸化物（ｂａｒｉｕｍ ｓｔｒｏｎｔｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、バリウムチタニウム酸化物（ｂａｒｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、及び鉛ジルコニウムチタニウム酸化物（ｌｅａｄ ｚｉｒｃｏｎｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）の中で少なくとも１つを含むことができる。ここで、一例として、ハフニウムジルコニウム酸化物（ｈａｆｎｉｕｍ ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）はハフニウム酸化物（ｈａｆｎｉｕｍ ｏｘｉｄｅ）にジルコニウム（Ｚｒ）がドーピングされた物質であり得る。他の例として、ハフニウムジルコニウム酸化物（ｈａｆｎｉｕｍ ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）はハフニウム（Ｈｆ）とジルコニウム（Ｚｒ）と酸素（Ｏ）の化合物であってもよい。
【0051】
強誘電体物質膜はドーピングされたドーパントをさらに含むことができる。例えば、ドーパントはアルミニウム（Ａｌ）、チタニウム（Ｔｉ）、ニオビウム（Ｎｂ）、ランタン（Ｌａ）、イットリウム（Ｙ）、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）、カルシウム（Ｃａ）、セリウムＣＥ、ジスプロシウム（Ｄｙ）、エルビウム（Ｅｒ）、ガドリニウム（Ｇｄ）、ゲルマニウムＧＥ、スカンジウムＳＣ、ストロンチウム（Ｓｒ）、及びスズ（Ｓｎ）の中で少なくとも１つを含むことができる。強誘電体物質膜がどのような強誘電体材料を含むかによって、強誘電体物質膜に含まれたドーパントの種類は変わることができる。
【0052】
強誘電体物質膜がハフニウム酸化物を含む場合、強誘電体物質膜に含まれたドーパントは、ガドリニウム（Ｇｄ）、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、及びイットリウム（Ｙ）の中で少なくとも１つを含むことができる。
【0053】
ドーパントがアルミニウム（Ａｌ）である場合、強誘電体物質膜は３乃至８ａｔ％（ａｔｏｍｉｃ％）のアルミニウムを含むことができる。ここで、ドーパントの比率はハフニウム及びアルミニウムの合計に対するアルミニウムの比率であり得る。
【0054】
ドーパントがシリコン（Ｓｉ）である場合、強誘電体物質膜は２乃至１０ａｔ％のシリコンを含むことができる。ドーパントがイットリウム（Ｙ）である場合、強誘電体物質膜は２乃至１０ａｔ％のイットリウムを含むことができる。ドーパントがガドリニウム（Ｇｄ）である場合、強誘電体物質膜は１乃至７ａｔ％のガドリニウムを含むことができる。ドーパントがジルコニウム（Ｚｒ）である場合、強誘電体物質膜は５０乃至８０ａｔ％のジルコニウムを含むことができる。
【0055】
常誘電体物質膜は常誘電体特性を有することができる。常誘電体物質膜は、シリコン酸化物（ｓｉｌｉｃｏｎ ｏｘｉｄｅ）及び高誘電率を有する金属酸化物の中で少なくとも１つを含むことができる。常誘電体物質膜に含まれた金属酸化物は、例えばハフニウム酸化物（ｈａｆｎｉｕｍ ｏｘｉｄｅ）、ジルコニウム酸化物（ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、及びアルミニウム酸化物（ａｌｕｍｉｎｕｍ ｏｘｉｄｅ）の中で少なくとも１つを含むことができるが、これに制限されることではない。
【0056】
強誘電体物質膜及び常誘電体物質膜は同一な物質を含むことができる。強誘電体物質膜は強誘電体特性を有するが、常誘電体物質膜は強誘電体特性を有しなくともよい。例えば、強誘電体物質膜及び常誘電体物質膜がハフニウム酸化物を含む場合、強誘電体物質膜に含まれたハフニウム酸化物の結晶構造は常誘電体物質膜に含まれたハフニウム酸化物の結晶構造と異なる。
【0057】
強誘電体物質膜は強誘電体特性を有する厚さを有することができる。強誘電体物質膜の厚さは、０．５乃至１０ｎｍであり得るが、これに制限されることではない。各々の強誘電体物質ごとに強誘電体特性を示す臨界厚さが異なるので、強誘電体物質膜の厚さは強誘電体物質に応じて異なることができる。
【0058】
一例として、ゲート絶縁膜ＧＩは１つの強誘電体物質膜を含むことができる。他の例として、ゲート絶縁膜ＧＩは相互間で離隔された複数の強誘電体物質膜を含むことができる。ゲート絶縁膜ＧＩは複数の強誘電体物質膜と、複数の常誘電体物質膜が交互に積層された積層膜構造を有することができる。
【0059】
図４及び図５Ａ乃至図５Ｅを再び参照すれば、ゲート電極ＧＥは、第１金属パターン、及び前記第１金属パターン上の第２金属パターンを含むことができる。第１金属パターンはゲート絶縁膜ＧＩ上に提供されて、第１乃至第３半導体パターンＳＰ１－ＳＰ３に隣接することができる。第１金属パターンはトランジスタの閾値電圧を調節する仕事関数金属を含むことができる。第１金属パターンの厚さ及び組成を調節して、トランジスタの目的とする閾値電圧を達成することができる。例えば、ゲート電極ＧＥの第１乃至第３内側電極ＰＯ１－ＰＯ３は仕事関数金属である第１金属パターンで構成されることができる。
【0060】
第１金属パターンは金属窒化膜を含むことができる。例えば、第１金属パターンはチタニウム（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、及びモリブデン（Ｍｏ）から成る群から選択された少なくとも１つの金属及び窒素（Ｎ）を含むことができる。さらに、第１金属パターンは炭素（Ｃ）をさらに含んでもよい。第１金属パターンは、積層された複数の仕事関数金属膜を含むことができる。
【0061】
第２金属パターンは第１金属パターンに比べて抵抗が低い金属を含むことができる。例えば、第２金属パターンはタングステン（Ｗ）、アルミニウム（Ａｌ）、チタニウム（Ｔｉ）、及びタンタル（Ｔａ）から成る群から選択された少なくとも１つの金属を含むことができる。例えば、ゲート電極ＧＥの外側電極ＰＯ４は前記第１金属パターンのみならず、第１金属パターン上の第２金属パターンをさらに含むことができる。
【0062】
基板１００上に第１層間絶縁膜１１０が提供されることができる。第１層間絶縁膜１１０はゲートスペーサーＧＳ及び第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２を覆うことができる。より具体的に、第１層間絶縁膜１１０は絶縁パターンＩＰの上面を直接覆うことができる。第１層間絶縁膜１１０の上面は、ゲートキャッピングパターンＧＰの上面及びゲートスペーサーＧＳの上面と実質的に共面をなすことができる。第１層間絶縁膜１１０上に、ゲートキャッピングパターンＧＰを覆う第２層間絶縁膜１２０が配置されることができる。第２層間絶縁膜１２０上に第３層間絶縁膜１３０が提供されることができる。第３層間絶縁膜１３０上に第４層間絶縁膜１４０が提供されることができる。一例として、第１乃至第４層間絶縁膜１１０－１４０はシリコン酸化膜を含むことができる。
【0063】
シングルハイトセルＳＨＣは第２方向Ｄ２に互いに対向する第１境界ＢＤ１及び第２境界ＢＤ２を有することができる。第１及び第２境界ＢＤ１、ＢＤ２は第１方向Ｄ１に延びることができる。シングルハイトセルＳＨＣは第１方向Ｄ１に互いに対向する第３境界ＢＤ３及び第４境界ＢＤ４を有することができる。第３及び第４境界ＢＤ３、ＢＤ４は第２方向Ｄ２に延びることができる。
【0064】
シングルハイトセルＳＨＣの両側に第２方向Ｄ２に互いに対向する一対の分離構造体ＤＢが提供されることができる。例えば、一対の分離構造体ＤＢはシングルハイトセルＳＨＣの第１及び第２境界ＢＤ１、ＢＤ２上に各々提供されることができる。分離構造体ＤＢは第１方向Ｄ１にゲート電極ＧＥと平行に延在されることができる。分離構造体ＤＢとそれに隣接するゲート電極ＧＥとの間のピッチは前記第１ピッチと同一であることができる。
【0065】
分離構造体ＤＢは第１及び第２層間絶縁膜１１０、１２０を貫通して、第１及び第２活性パターンＡＰ１、ＡＰ２の内部に延びることができる。分離構造体ＤＢは第１及び第２活性パターンＡＰ１、ＡＰ２の各々の上部を貫通することができる。分離構造体ＤＢは、シングルハイトセルＳＨＣの活性領域を隣接する他のセルの活性領域から電気的に分離させることができる。
【0066】
第１及び第２層間絶縁膜１１０、１２０を貫通して第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２と各々電気的に連結される活性コンタクトＡＣが提供されることができる。一対の活性コンタクトＡＣが、ゲート電極ＧＥの両側に各々提供されることができる。平面視において、活性コンタクトＡＣは第１方向Ｄ１に延在されるバー形状を有することができる。
【0067】
活性コンタクトＡＣは自己整列（セルフアライン）されたコンタクト（ｓｅｌｆ－ａｌｉｇｎｅｄ ｃｏｎａｔａｃｔ）であり得る。再び言えば、活性コンタクトＡＣはゲートキャッピングパターンＧＰ及びゲートスペーサーＧＳを利用して自己整列的に形成されることができる。例えば、活性コンタクトＡＣはゲートスペーサーＧＳの側壁の少なくとも一部を覆うことができる。図示しないが、活性コンタクトＡＣは、ゲートキャッピングパターンＧＰの上面の一部を覆うことができる。
【0068】
活性コンタクトＡＣと第１ソース／ドレインパターンＳＤ１との間、及び活性コンタクトＡＣと第２ソース／ドレインパターンＳＤ２との間の各々に金属－半導体化合物層ＳＣ、例えばシリサイド層が各々介在されることができる。活性コンタクトＡＣは、金属－半導体化合物層ＳＣを通じてソース／ドレインパターンＳＤ１、ＳＤ２と電気的に連結されることができる。例えば、金属－半導体化合物層ＳＣはチタニウム－シリサイド、タンタル－シリサイド、タングステン－シリサイド、ニッケル－シリサイド、及びコバルト－シリサイドの中で少なくとも１つを含むことができる。
【0069】
第２層間絶縁膜１２０及びゲートキャッピングパターンＧＰを貫通してゲート電極ＧＥと各々電気的に連結されるゲートコンタクトＧＣが提供されることができる。平面視において、ゲートコンタクトＧＣは、第１活性領域ＡＲ１及び第２活性領域ＡＲ２に各々重畳されるように配置されることができる。一例として、ゲートコンタクトＧＣが第１活性パターンＡＰ１上に提供されることができる（図５Ｄ参照）。
【0070】
本発明の一実施形態として、図５Ｄを参照すれば、ゲートコンタクトＧＣに隣接する活性コンタクトＡＣの上部は上部絶縁パターンＵＩＰで満たされることができる。上部絶縁パターンＵＩＰの底面はゲートコンタクトＧＣの底面より低いことができる。再び言えば、ゲートコンタクトＧＣに隣接する活性コンタクトＡＣの上面は、上部絶縁パターンＵＩＰによってゲートコンタクトＧＣの底面より低く下げることができる。したがって、ゲートコンタクトＧＣがそれと隣接する活性コンタクトＡＣと接触してショートが発生する問題を防止することができる。
【0071】
活性コンタクトＡＣ及びゲートコンタクトＧＣの各々は、導電パターンＦＭ、及び導電パターンＦＭを囲むバリアーパターンＢＭを含むことができる。例えば、導電パターンＦＭはアルミニウム、銅、タングステン、モリブデン、及びコバルトの中で少なくとも１つの金属を含むことができる。バリアーパターンＢＭは導電パターンＦＭの側壁及び底面を覆うことができる。バリアーパターンＢＭは金属膜／金属窒化膜を含むことができる。前記金属膜はチタニウム、タンタル、タングステン、ニッケル、コバルト、及び白金の中で少なくとも１つを含むことができる。前記金属窒化膜はチタニウム窒化膜（ＴｉＮ）、タンタル窒化膜（ＴａＮ）、タングステン窒化膜（ＷＮ）、ニッケル窒化膜（ＮｉＮ）、コバルト窒化膜（ＣｏＮ）、及び白金窒化膜（ＰｔＮ）の中で少なくとも１つを含むことができる。
【0072】
第３層間絶縁膜１３０内に第１金属層Ｍ１が提供されることができる。例えば、第１金属層Ｍ１は第１パワー配線Ｍ１＿Ｒ１、第２パワー配線Ｍ１＿Ｒ２、及び第１配線Ｍ１＿Ｉを含むことができる。第１金属層Ｍ１の配線Ｍ１＿Ｒ１、Ｍ１＿Ｒ２、Ｍ１＿Ｉの各々は第２方向Ｄ２に互いに平行に延在されることができる。
【0073】
具体的に、第１及び第２パワー配線Ｍ１＿Ｒ１、Ｍ１＿Ｒ２はシングルハイトセルＳＨＣの第３及び第４境界ＢＤ３、ＢＤ４上に各々提供されることができる。第１パワー配線Ｍ１＿Ｒ１は第３境界ＢＤ３に沿って第２方向Ｄ２に延在されることができる。第２パワー配線Ｍ１＿Ｒ２は第４境界ＢＤ４に沿って第２方向Ｄ２に延在されることができる。
【0074】
第１金属層Ｍ１の第１配線Ｍ１＿Ｉは第１及び第２パワー配線Ｍ１＿Ｒ１、Ｍ１＿Ｒ２の間に配置されることができる。第１金属層Ｍ１の第１配線Ｍ１＿Ｉは第２ピッチで第１方向Ｄ１に沿って配列されることができる。前記第２ピッチは前記第１ピッチより小さいことができる。第１配線Ｍ１＿Ｉの各々の線幅は、第１及び第２パワー配線Ｍ１＿Ｒ１、Ｍ１＿Ｒ２の各々の線幅より小さいことができる。
【0075】
第１金属層Ｍ１は、第１ビアＶＩ１をさらに含むことができる。第１ビアＶＩ１は第１金属層Ｍ１の配線Ｍ１＿Ｒ１、Ｍ１＿Ｒ２、Ｍ１＿Ｉ下に各々提供されることができる。第１ビアＶＩ１を通じて活性コンタクトＡＣと第１金属層Ｍ１の配線が互いに電気的に連結されることができる。第１ビアＶＩ１を通じてゲートコンタクトＧＣと第１金属層Ｍ１の配線が互いに電気的に連結されることができる。
【0076】
第１金属層Ｍ１の配線とその下の第１ビアＶＩ１は互いに各々別の工程で形成されることができる。再び言えば、第１金属層Ｍ１の配線及び第１ビアＶＩ１の各々はシングルダマシン工程で形成されることができる。本実施形態による半導体素子は、２０ｎｍ未満のプロセスを利用して形成され得る。
【0077】
第４層間絶縁膜１４０内に第２金属層Ｍ２が提供されることができる。第２金属層Ｍ２は複数の第２配線Ｍ２＿Ｉを含むことができる。第２金属層Ｍ２の第２配線Ｍ２＿Ｉの各々は第１方向Ｄ１に延在されるライン形状又はバー形状を有することができる。再び言えば、第２配線Ｍ２＿Ｉは第１方向Ｄ１に互いに平行に延在されることができる。
【0078】
第２金属層Ｍ２は、第２配線Ｍ２＿Ｉ下に各々提供された第２ビアＶＩ２をさらに含むことができる。第２ビアＶＩ２を通じて第１金属層Ｍ１の配線と第２金属層Ｍ２の配線が互いに電気的に連結されることができる。一例として、第２金属層Ｍ２の配線とその下の第２ビアＶＩ２はデュアルダマシン工程で共に形成されることができる。
【0079】
第１金属層Ｍ１の配線と第２金属層Ｍ２の配線は互いに同一であるか、或いは他の導電物質を含むことができる。例えば、第１金属層Ｍ１の配線と第２金属層Ｍ２の配線は、アルミニウム、銅、タングステン、モリブデン、ルテニウム、及びコバルトの中で選択された少なくとも１つの金属物質を含むことができる。図示されなかったが、第４層間絶縁膜１４０上に積層された金属層（例えば、Ｍ３、Ｍ４、Ｍ５．．．）が追加に配置されることができる。前記積層された金属層の各々はセル間のルーティングのための配線を含むことができる。
【0080】
【0081】
図６は図５ＡのＭ領域の一実施形態を示した拡大図である。本発明による半導体素子は、ゲートカッティングパターンＣＴと素子分離膜ＳＴの凹んだ上面との間に絶縁パターンＩＰを含むことができる。また、ゲート電極ＧＥと素子分離膜ＳＴとの間にも絶縁パターンＩＰが介在されることができる。
【0082】
前記絶縁パターンＩＰの上面ＵＦ及び下面ＤＦは曲面であり得る。より具体的に、絶縁パターンＩＰは素子分離膜ＳＴの凹んだ上面上に介在されて、膨らんでいる下面を含むことができる。絶縁パターンＩＰは半月形状のプロファイルを有することができる。絶縁パターンＩＰは最上端及び最下端を有することができる。この時、前記最上端と前記最下端との間の垂直距離ＨＧは５ｎｍ乃至５０ｎｍであり得る。前記絶縁パターンＩＰは絶縁材料を含むことができる。より具体的に、絶縁パターンＩＰはＳｉＮ、ＳｉＣＮ、ＳｉＯＣ、及びＳｉＯＣＮの中で少なくとも１つを含むことができる。
【0083】
絶縁パターンＩＰの上面はゲートカッティングパターンＣＴと接する第１上面ＵＦ１を含むことができる。後述する他の実施形態として、絶縁パターンＩＰはボイドＶＳを含むことができる。この時、ボイドＶＳによってゲートカッティングパターンＣＴと直接的に接しないことがあり得る。絶縁パターンＩＰの上面の一部ＵＦ２をゲート絶縁膜ＧＩが覆うことができる。
【0084】
絶縁パターンＩＰが素子分離膜ＳＴの上面とゲートカッティングパターンＣＴとの間に介在されることによって、ゲート電極ＧＥ及びゲートカッティングパターンＣＴが素子分離膜ＳＴ上に深く形成されることを防止することができる。したがって、絶縁パターンＩＰはゲート電極が活性パターンＡＰと接して漏洩電流（Ｃａｐａｃｉｔｏｒ／Ｇａｔｅ Ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）が増加することを防ぐことがきる。さらに、絶縁パターンＩＰはゲートカッティングパターンＣＴの深さを調節することができるので、ゲートカッティングパターンＣＴが活性パターンＡＰと接することを防止することができる。
【0085】
【0086】
図５Ｃ及び図７を参照すれば、素子分離膜ＳＴと第１層間絶縁膜１１０との間、及びゲートスペーサーＧＳと第１層間絶縁膜１１０との間に絶縁パターンＩＰが介在されることができる。即ち、絶縁パターンＩＰは第１層間絶縁膜１１０上を囲むことができる。この時、絶縁パターンＩＰは第１部分ＩＰａ１、ＩＰｂ１及び第２部分ＩＰａ２、ＩＰｂ２を含むことができる。前記第１部分ＩＰａ１、ＩＰｂ１は第１層間絶縁膜１１０とゲートスペーサーＧＳとの間に介在される絶縁パターンＩＰの一部である。前記第２部分ＩＰａ２、ＩＰｂ２は第１層間絶縁膜１１０と素子分離膜ＳＴとの間に介在される絶縁パターンＩＰの一部である。前記第２部分ＩＰａ２、ＩＰｂ２は素子分離膜ＳＴ内に介在されることができる。前記第２部分ＩＰａ２、ＩＰｂ２は断面の観点で、丸い形状のプロファイルを有することができる。
【0087】
第１層間絶縁膜１１０は第１層間絶縁膜部分１１０ａ及び第２層間絶縁膜部分１１０ｂを含むことができる。前記第２層間絶縁膜部分１１０ｂは素子分離膜ＳＴ内に介在されることができる。前記第２部分ＩＰａ２、ＩＰｂ２は断面の観点で、丸い形状のプロファイルを有することができる。前記第１層間絶縁膜部分１１０ａの側面上に絶縁パターンＩＰの第１部分ＩＰａ１が介在されることができる。前記第２層間絶縁膜部分１１０ｂ上を絶縁パターンＩＰの第２部分ＩＰａ２が覆うことができる。
【0088】
絶縁パターンＩＰは第１絶縁パターンＩＰａ及び第２絶縁パターンＩＰｂを含むことができる。第１絶縁パターンＩＰａと第２絶縁パターンＩＰｂはゲートカッティングパターンＣＴを介して離隔されることができる。前記第１絶縁パターンＩＰａの第２部分ＩＰａ２は第１側壁ＩＳＷを含むことができる。この時、前記第１側壁ＩＳＷは第２絶縁パターンＩＰｂの第２部分ＩＰｂ２と接することができる。即ち、第１絶縁パターンＩＰａの第２部分ＩＰａ２と第２絶縁パターンＩＰｂの第２部分ＩＰｂ２が接することができる。
【0089】
絶縁パターンＩＰの一部がゲートカッティングパターンＣＴと接することができる。前記第２部分ＩＰａ２、ＩＰｂ２はゲートカッティングパターンＣＴ及びゲートスペーサーＧＳと接することができる。前記第１側壁ＩＳＷを基準に切断した断面は図６と同一であり、図６を参照すれば、前記ゲートカッティングパターンＣＴと絶縁パターンＩＰが接することが分かる。図示しなかったが、本発明の他の実施形態として、絶縁パターンＩＰはボイドＶＳを含むことができる。したがって、絶縁パターンＩＰとゲートカッティングパターンＣＴとの間にボイドＶＳがあり得る。
【0090】
【0091】
図８Ａを参照すれば、絶縁パターンＩＰの上面上に第１絶縁膜ＩＦ１が介在されることができる。これは後述する製造工程によって生成された第１絶縁膜ＩＦ１が除去されないことがあるためである。第１絶縁膜ＩＦ１によって絶縁パターンＩＰはゲートカッティングパターンＣＴと直接的に接しないことがあり得る。図示しなかったが、絶縁パターンＩＰと第１絶縁膜ＩＦ１との間にボイドＶＳが形成されることができる。第１絶縁膜ＩＦ１は絶縁パターンの下面ＤＦと素子分離膜ＳＴとの間にも介在されることができる。図８Ｂを参照すれば、絶縁パターンＩＰの側面が活性パターンＡＰの側壁を覆うライナー膜ＯＬＩと接することができる。図示しなかったが、絶縁パターンＩＰの側面が活性パターンＡＰと直接的に接することができる。
【0092】
図８Ｃ及び図８Ｄを参照すれば、絶縁パターンＩＰはボイドＶＳを含むことができる。絶縁パターンＩＰは複数のボイドＶＳを含むことができる。さらに、ボイドＶＳによって絶縁パターンＩＰはゲートカッティングパターンＣＴ、ゲート絶縁膜ＧＩ、又はゲート電極ＧＥと接しないことがあり得る。前記ボイドＶＳは後述する製造工程で形成される空き空間ＥＳを絶縁パターンＩＰで満たす過程で生成されることができる。
【0093】
図８Ｅを参照すれば、絶縁パターンＩＰは第１絶縁部分ＩＰ１及び第２絶縁部分ＩＰ２を含むことができる。第１絶縁部分ＩＰ１は前記第１絶縁膜ＩＦ１によって第２絶縁部分ＩＰ２から離隔されることができる。これは後述する製造工程でＰＭＯＳＦＥＴ領域ＰＲとＮＭＯＳＦＥＴ領域ＮＲで順に絶縁パターンＩＰが生成されるためである。第１絶縁部分ＩＰ１はゲートカッティングパターンＣＴと接することができる。第１絶縁膜ＩＦ１は第２絶縁部分ＩＰ２を囲むことができる。第２絶縁部分ＩＰ２はＰＭＯＳＦＥＴ領域ＰＲ上に形成されることができる。図示しなかったが、第１絶縁部分ＩＰ１及び第２絶縁パターンＩＰ２はボイドＶＳを含むことができる。
【0094】
図８Ｆを参照すれば、絶縁パターンＩＰの第１上面ＵＦ１はゲートカッティングパターンＣＴの一部と接することができる。絶縁パターンＩＰの下面は素子分離膜ＳＴによって囲まれることができる。図示しなかったが、絶縁パターンＩＰはゲート絶縁膜ＧＩと接しないこともあり得る。図８Ａ乃至図８Ｆを通じて、絶縁パターンＩＰが多様に形成されることができることが分かる。
【0095】
図９Ａ乃至図１７は本発明の実施形態による半導体素子の製造方法を説明するための断面図である。図９Ａ、図１１Ａ、図１２Ａ、図１４Ａ、及び図１５Ａは図４のＡ－Ａ’線に沿う断面図である。図９Ｂ、図１０、図１１Ｂ、図１２Ｂ、図１３、図１４Ｂ、及び図１５Ｂは図４のＢ－Ｂ’線に沿う断面図である。図１４Ｃ、図１５Ｃ、図１６、及び図１７は図４のＣ－Ｃ’線に沿う断面図である。
【0096】
図９Ａ及び図９Ｂを参照すれば、第１ＰＭＯＳＦＥＴ領域ＰＲ１、第２ＰＭＯＳＦＥＴ領域ＰＲ２、第１ＮＭＯＳＦＥＴ領域ＮＲ１、及び第２ＮＭＯＳＦＥＴ領域ＮＲ２を有する基板１００が提供されることができる。第２ＮＭＯＳＦＥＴ領域ＮＲ２及び第２ＰＭＯＳＦＥＴ領域ＰＲ２は第１シングルハイトセルＳＨＣ１を定義することができる。第２シングルハイトセルＳＨＣ２は第１ＮＭＯＳＦＥＴ領域ＮＲ１を含むことができ、第３シングルハイトセルＳＨＣ３は第１ＰＭＯＳＦＥＴ領域ＰＲ１を含むことができる。
【0097】
基板１００上に互いに交互に積層された犠牲層ＳＡＬ及び活性層ＡＣＬが形成されることができる。犠牲層ＳＡＬはシリコン（Ｓｉ）、ゲルマニウムＧＥ、及びシリコン－ゲルマニウム（ＳｉＧｅ）の中で１つを含むことができ、活性層ＡＣＬはシリコン（Ｓｉ）、ゲルマニウムＧＥ、及びシリコン－ゲルマニウム（ＳｉＧｅ）の中で他の１つを含むことができる。
【0098】
例えば、犠牲層ＳＡＬはシリコン－ゲルマニウム（ＳｉＧｅ）を含むことができ、活性層ＡＣＬはシリコン（Ｓｉ）を含むことができる。犠牲層ＳＡＬの各々のゲルマニウムＧＥの濃度は１０ａｔ％乃至３０ａｔ％であり得る。
【0099】
基板１００をパターニングして、第１及び第２活性パターンＡＰ１、ＡＰ２を定義するトレンチＴＲが形成されることができる。各々の第１及び第２ＰＭＯＳＦＥＴ領域ＰＲ１、ＰＲ２上に第１活性パターンＡＰ１が形成されることができる。各々の第１及び第２ＮＭＯＳＦＥＴ領域ＮＲ１、ＮＲ２上に第２活性パターンＡＰ２が形成されることができる。
【0100】
各々の第１及び第２活性パターンＡＰ１、ＡＰ２上に積層パターンＳＴＰが形成されることができる。積層パターンＳＴＰは互いに交互に積層された犠牲層ＳＡＬ及び活性層ＡＣＬを含むことができる。トレンチＴＲ及び積層パターンＳＴＰ上にライナー絶縁膜ＯＬＩが介在されることができる。即ち、ライナー絶縁膜ＯＬＩはトレンチ及び積層パターンＳＴＰの上面を覆うことができる（図９Ａ参照）。
【0101】
トレンチＴＲを満たす素子分離膜ＳＴが形成されることができる。具体的に、基板１００の前面上に第１及び第２活性パターンＡＰ１、ＡＰ２及び積層パターンＳＴＰを覆う絶縁膜が形成されることができる。積層パターンＳＴＰが露出される時まで前記絶縁膜をリセスして、素子分離膜ＳＴが形成されることができる。素子分離膜ＳＴはシリコン酸化膜のような絶縁材料を含むことができる。積層パターンＳＴＰは素子分離膜ＳＴ上に露出されることができる。再び言えば、積層パターンＳＴＰは素子分離膜ＳＴ上に垂直に突出されることができる。
【0102】
第１及び第２活性パターンＡＰ１、ＡＰ２を横切る犠牲パターンＰＰが形成されることができる。犠牲パターンＰＰは第１方向Ｄ１に延在されるライン形状（ｌｉｎｅ ｓｈａｐｅ）又はバー形状（ｂａｒ ｓｈａｐｅ）で形成されることができる。
【0103】
具体的に、犠牲パターンＰＰを形成することは、基板１００の前面上に犠牲パターン膜を形成すること、前記犠牲パターン膜上にマスクパターンＭＰを形成すること、及びマスクパターンＭＰをエッチングマスクとして前記犠牲パターン膜をパターニングすることを含むことができる。前記犠牲パターン膜はポリシリコンを含むことができる。
【0104】
図９Ｂを参照すれば、ゲートスペーサー膜ＧＳＬは素子分離膜ＳＴの上面を覆うことができる。ゲートスペーサー膜ＧＳＬは前記積層パターンＳＴＰの側面及び上面を覆うことができる。前記ゲートスペーサー膜ＧＳＬは絶縁材料を含むことができる。より具体的に、前記ゲートスペーサー膜ＧＳＬはＳｉＯＣＮ、ＳｉＣＮ、及びＳｉＮの中で少なくとも１つを含むことができる。前記ゲートスペーサー膜ＧＳＬはエッチングされて、犠牲パターンＰＰの各々の両側壁上に一対のゲートスペーサーＧＳを形成することができる。
【0105】
図１０を参照すれば、第１及び第２ＮＭＯＳＦＥＴ領域ＮＲ１、ＮＲ２上に犠牲膜ＰＰＬが形成されることができる。犠牲膜ＰＰＬを形成するために、第１及び第２ＮＭＯＳＦＥＴ領域ＮＲ１、ＮＲ２と第１及び第２ＰＭＯＳＦＥＴ領域ＰＲ１、ＰＲ２上に犠牲膜ＰＰＬを堆積させることができる。堆積された犠牲膜ＰＰＬ上にマスクパターンを第１及び第２ＮＭＯＳＦＥＴ領域ＮＲ１、ＮＲ２上のみに設けることができる。前記マスクパターンをエッチングマスクとしてエッチング工程を通じて、第１及び第２ＰＭＯＳＦＥＴ領域ＰＲ１、ＰＲ２上の犠牲膜ＰＰＬとゲートスペーサー膜ＧＳＬを除去することができる。反面、第１及び第２ＮＭＯＳＦＥＴ領域ＮＲ１、ＮＲ２上の犠牲膜ＰＰＬとゲートスペーサー膜ＧＳＬは除去されないとし得る。
【0106】
図１１Ａ及び図１１Ｂを参照すれば、前記犠牲膜ＰＰＬをエッチングマスクとして第１及び第２ＰＭＯＳＦＥＴ領域ＰＲ１、ＰＲ２上の素子分離膜ＳＴがエッチングされることができる。また、第１及び第２ＰＭＯＳＦＥＴ領域ＰＲ１、ＰＲ２上の積層パターンＳＴＰが除去されて、第１リセスＲＳ１が形成されることができる。エッチングされた素子分離膜ＳＴの深さは２ｎｍ乃至６０ｎｍであり得る。
【0107】
エッチングされた素子分離膜ＳＴは断面の観点で、半月模様のプロファイルを有することができるが、図８Ａ乃至図８Ｆに示した実施形態のように様々なプロファイルを有することができる。第１シングルハイトセルＳＨＣ１で、第２ＮＭＯＳＦＥＴ領域ＮＲ２と第２ＰＭＯＳＦＥＴ領域ＰＲ２の境界に位置する素子分離膜ＳＴの一部がエッチングされることができる。前記エッチングされた素子分離膜ＳＴの一部は第２ＰＭＯＳＦＥＴ領域ＰＲ２上に位置することができる。その後、第１及び第２ＮＭＯＳＦＥＴ領域ＮＲ１、ＮＲ２上の犠牲膜ＰＰＬが除去されることができる。
【0108】
図１１Ａを参照して、犠牲パターンＰＰと前記エッチングされた素子分離膜ＳＴとの間に空き空間ＥＳが形成されることができる。前記空き空間ＥＳは最上端及び最下端を含むことができる。前記空き空間ＥＳの最上端と最下端の垂直距離は前記エッチングされた素子分離膜ＳＴの深さと同一であるか、或いはそれより小さいことができる。前記空き空間ＥＳの最上端と最下端の垂直距離は２ｎｍ乃至６０ｎｍであり得る。
【0109】
図１２Ａ及び図１２Ｂを参照すれば、第１リセスＲＳ１内に第１ソース／ドレインパターンＳＤ１が各々形成されることができる。具体的に、第１リセスＲＳ１の内側壁をシード層（ｓｅｅｄ ｌａｙｅｒ）とする第１選択的エピタキシャル成長工程（即ち、第１ＳＥＧ工程）を遂行して第１ソース／ドレインパターンＳＤ１が形成されることができる。前記第１ＳＥＧ工程は化学気相成長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）工程又は分子ビームエピタキシー（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ：ＭＢＥ）工程を含むことができる。
【0110】
第１ソース／ドレインパターンＳＤ１は基板１００の半導体元素の格子定数より大きい格子定数を有する半導体元素（例えば、ＳｉＧｅ）を含むことができる。前記第１ＳＥＧ工程の間に、不純物がインサイチュ（ｉｎ－ｓｉｔｕ）に注入されることができる。他の例として、第１ソース／ドレインパターンＳＤ１が形成された後、第１ソース／ドレインパターンＳＤ１に不純物が注入されることができる。第１ソース／ドレインパターンＳＤ１は第１導電型（例えば、ｐ型）を有するようにドーピングされることができる。
【0111】
基板１００の全面上に第１絶縁膜ＩＦ１を堆積させることができる。前記第１絶縁膜ＩＦ１は第１及び第２ＰＭＯＳＦＥＴ領域ＰＲ１、ＰＲ２上の素子分離膜ＳＴの上面を覆うことができる。前記第１絶縁膜ＩＦ１は第１及び第２ＰＭＯＳＦＥＴ領域ＰＲ１、ＰＲ２のゲートスペーサー膜ＧＳＬ上を覆うことができる。また、前記第１絶縁膜ＩＦ１は第１ソース／ドレインパターンの上面及び側面を覆うことができる。前記第１絶縁膜ＩＦ１は空き空間ＥＳの上面、下面、及び側面を覆うことができる（図１２Ａ参照）。前記第１絶縁膜ＩＦ１は絶縁材料を含むことができる。より具体的に、前記第１絶縁膜ＩＦ１はＳｉＯＣＮ、ＳｉＣＮ、及びＳｉＮの中で少なくとも１つを含むことができる。
【0112】
図１３を参照すれば、第１及び第２ＰＭＯＳＦＥＴ領域ＰＲ１、ＰＲ２上に犠牲膜ＰＰＬが形成されることができる。犠牲膜ＰＰＬを形成するために、第１及び第２ＮＭＯＳＦＥＴ領域ＮＲ１、ＮＲ２と第１及び第２ＰＭＯＳＦＥＴ領域ＰＲ１、ＰＲ２の全面上に犠牲膜ＰＰＬを堆積させることができる。堆積された犠牲膜ＰＰＬ上にマスクパターンを第１及び第２ＰＭＯＳＦＥＴ領域ＰＲ１、ＰＲ２上のみに設けることができる。前記マスクパターンをエッチングマスクとしてエッチング工程を通じて、第１及び第２ＮＭＯＳＦＥＴ領域ＮＲ１、ＮＲ２上の犠牲膜ＰＰＬと第１絶縁膜ＩＦ１が除去されることができる。反面、前記エッチング工程によって第１及び第２ＰＭＯＳＦＥＴ領域ＰＲ１、ＰＲ２上の犠牲膜ＰＰＬは除去されないとし得る。
【0113】
図１４Ａ及び図１４Ｂを参照すれば、前記犠牲膜ＰＰＬをエッチングマスクとして第１及び第２ＮＭＯＳＦＥＴ領域ＮＲ１、ＮＲ２上の素子分離膜ＳＴがエッチングされることができる。また、第１及び第２ＰＭＯＳＦＥＴ領域ＰＲ１、ＰＲ２上の積層パターンＳＴＰが除去されて、第２リセスＲＳ２が形成されることができる。エッチングされた素子分離膜ＳＴの深さは２ｎｍ乃至６０ｎｍであり得る。エッチングされた素子分離膜ＳＴは断面の観点で、半月形状のプロファイルを有することができる。第１及び第２ＰＭＯＳＦＥＴ領域ＰＲ１、ＰＲ２上の第１絶縁膜ＩＦ１は除去されないとし得る。
【0114】
第１シングルハイトセルＳＨＣ１で第２ＮＭＯＳＦＥＴ領域ＮＲ２と第２ＰＭＯＳＦＥＴ領域ＰＲ２の境界に位置し、図１１Ａでエッチングされない素子分離膜ＳＴの一部がさらにエッチングされることができる。一方、素子分離膜ＳＴがエッチングされた深さは第１及び第２ＮＭＯＳＦＥＴ領域ＮＲ１、ＮＲ２と第１及び第２ＰＭＯＳＦＥＴ領域ＰＲ１、ＰＲ２とで異なることができる。その後、第１及び第２ＮＭＯＳＦＥＴ領域ＮＲ１、ＮＲ２上の犠牲膜ＰＰＬが除去されることができる。
【0115】
図１４Ａを参照して、犠牲パターンＰＰと前記エッチングされた素子分離膜ＳＴとの間に空き空間ＥＳが形成されることができる。前記空き空間ＥＳは最上端及び最下端を含むことができる。前記空き空間ＥＳの最上端と最下端の距離は前記エッチングされた素子分離膜ＳＴの深さと同一であるか、或いはそれより小さいことができる。前記空き空間ＥＳの最上端と最下端の距離は２ｎｍ乃至６０ｎｍであり得る。第１シングルハイトセルＳＨＣ１で、第２ＮＭＯＳＦＥＴ領域ＮＲ２と第２ＰＭＯＳＦＥＴ領域ＰＲ２の境界に位置する素子分離膜ＳＴは、複数の空き空間ＥＳを含むことができる。これはその前の製造工程で、第１及び第２ＰＭＯＳＦＥＴ領域ＰＲ１、ＰＲ２の空き空間ＥＳを第１絶縁膜ＩＦ１が囲むためである。
【0116】
図１４Ｂを参照すれば、第２リセスＲＳ２内に第２ソース／ドレインパターンＳＤ２が各々形成されることができる。具体的に、第２ソース／ドレインパターンＳＤ２は第２リセスＲＳ２の内側壁をシード層とする第２ＳＥＧ工程を遂行して形成されることができる。一例として、第２ソース／ドレインパターンＳＤ２は基板１００と同一な半導体元素（例えば、Ｓｉ）を含むことができる。第２ソース／ドレインパターンＳＤ２は第２導電型（例えば、ｎ型）を有するようにドーピングされることができる。第２ソース／ドレインパターンＳＤ２と犠牲層ＳＡＬとの間に内側スペーサーＩＳＰが各々形成されることができる。
【0117】
図１４Ｃを参照すれば、素子分離膜ＳＴのエッチングされた部分ＲＳＴは側面の観点で、丸い模様のプロファイルを有することができる。隣接する素子分離膜ＳＴのエッチングされた部分ＲＳＴは互いに接することができる。より具体的に、第１側壁ＩＳＷで隣接する素子分離膜のエッチングされた部分ＲＳＴが接することができる。
【0118】
図１５Ａ乃至図１５Ｃを参照すれば、図１４Ａの空き空間ＥＳが絶縁パターンＩＰで満たされることができる。図１４Ａの空き空間ＥＳが複数である場合、１つの素子分離膜ＳＴ上に複数の絶縁パターンＩＰ１、ＩＰ２が形成されることができる（図８Ｅ参照）。素子分離膜ＳＴの凹んだ上面と犠牲パターンＰＰとの間に絶縁パターンＩＰが介在されることができる。図示しなかったが、絶縁パターンＩＰを形成する過程でボイドＶＳが形成されることができる。前記ボイドＶＳは複数が形成されることができる。
【0119】
絶縁パターンＩＰの上面は、犠牲パターンＰＰと直接的に接する部分を含むことができる。本発明の他の実施形態として、前記絶縁パターンＩＰは犠牲パターンＰＰと第１絶縁膜ＩＦ１によって離隔されることができる（図８Ａ参照）。絶縁パターンＩＰは絶縁材料を含むことができる。より具体的に、絶縁パターンＩＰはＳｉＮ、ＳｉＣＮ、ＳｉＯＣ、及びＳｉＯＣＮの中で少なくとも１つを含むことができる。
【0120】
図１４Ａの空き空間ＥＳが絶縁パターンＩＰで満たされることによって、犠牲パターンＰＰが除去され、ゲート電極ＧＥが形成される時、前記ゲート電極ＧＥが素子分離膜ＳＴ上に深く形成されることを防止することができる。即ち、ゲート電極ＧＥの深さを調節して、ゲート電極ＧＥが活性パターンＡＰと接することを防止することができる。
【0121】
図１５Ｂを参照すれば、絶縁パターンＩＰは第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２の各々の上面及び側面を覆うことができる。また、絶縁パターンＩＰは素子分離膜ＳＴの上面を覆うことができる。絶縁パターンＩＰの厚さは第１絶縁膜ＩＦ１より厚い。図１５Ｃを参照すれば、素子分離膜ＳＴ及びゲートスペーサーＧＳ上に絶縁パターンＩＰがコンフォーマルに形成されることができる。絶縁パターンＩＰの厚さは５ｎｍ乃至５０ｎｍであるが、これに制限されない。
【0122】
図１６及び図５Ａ乃至図５Ｅを参照すれば、絶縁パターンＩＰ上に第１層間絶縁膜１１０が形成されることができる。一例として、第１層間絶縁膜１１０はシリコン酸化膜を含むことができる。犠牲パターンＰＰの上面が露出される時まで第１層間絶縁膜１１０が平坦化されることができる。第１層間絶縁膜１１０の平坦化はエッチバック（Ｅｔｃｈ Ｂａｃｋ）又はＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を利用して遂行されることができる。前記平坦化工程の間に、ハードマスクパターンＭＰは全て除去されることができる。結果的に、第１層間絶縁膜１１０の上面は犠牲パターンＰＰの上面及びゲートスペーサーＧＳの上面と共面をなすことができる。
【0123】
犠牲パターンＰＰがゲート電極ＧＥで置換されることができる。具体的に、露出された犠牲パターンＰＰが選択的に除去されることができる。犠牲パターンＰＰが除去されることによって、犠牲層ＳＡＬが露出されることができる。露出された犠牲層ＳＡＬが選択的に除去されることができる。犠牲パターンＰＰ及び犠牲層ＳＡＬが除去された領域内にゲート絶縁膜ＧＩ及びゲート電極ＧＥを順次的に形成することができる。ゲート絶縁膜ＧＩは第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３を囲むことができる。ゲート電極ＧＥ上にゲートキャッピングパターンＧＰが形成されることができる。
【0124】
ロジックセルＬＣに第２方向Ｄ２に延びる第１セル境界ＣＢ１が定義されることができる。ロジックセルＬＣにおいて、第１セル境界ＣＢ１の反対側に第２セル境界ＣＢ２が定義されることができる。ゲートカッティングパターンＣＴが第１及び第２境界ＣＢ１、ＣＢ２上に配置されることができる。平面視において、ゲートカッティングパターンＣＴはゲート電極ＧＥ上に各々重畳されるように配置されることができる。
【0125】
再び図５Ａを参照すれば、ゲートカッティングパターンＣＴはゲート電極ＧＥを貫通することができる。ゲートカッティングパターンＣＴは絶縁パターンＩＰからゲートキャッピングパターンＧＰまで第３方向Ｄ３に延びることができる。ゲートカッティングパターンＣＴはシリコン窒化膜、シリコン酸化膜、又はこれらの組み合わせのような絶縁材料を含むことができる。ゲートカッティングパターンＣＴによってロジックセルＬＣのゲート電極ＧＥが隣接する他のロジックセルのゲート電極から分離されることができる。
【0126】
図１７及び図７を参照すれば、絶縁パターンＩＰは第１層間絶縁膜１１０とゲートスペーサーＧＳとの間に介在される第１部分ＩＰａ１及び第１層間絶縁膜１１０と素子分離膜ＳＴとの間に介在される第２部分ＩＰａ２を含むことができる。前記第２部分ＩＰａ２は断面の観点で丸い形状のプロファイルを有することができる。前記第２部分ＩＰａ２はゲートカッティングパターンＣＴと接することができる。
【0127】
前記絶縁パターンは隣接する第１及び第２絶縁パターンＩＰａ、ＩＰｂを含むことができる。この時、前記第１絶縁パターンＩＰａの第２部分ＩＰａ２は第１側壁ＩＳＷを有することができる。前記第１側壁ＩＳＷは前記第２絶縁パターンＩＰｂの第２部分ＩＰｂ２と接することができる。前記第１側壁ＩＳＷを基準に切断した断面は図５Ａと同一であり、図５Ａを参照すれば、前記ゲートカッティングパターンＣＴと絶縁パターンＩＰが接することが分かる。
【0128】
第１層間絶縁膜１１０上に第２層間絶縁膜１２０が形成されることができる。第２層間絶縁膜１２０はシリコン酸化膜を含むことができる。第２層間絶縁膜１２０及び第１層間絶縁膜１１０を貫通して第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２と電気的に連結される活性コンタクトＡＣが形成されることができる。第２層間絶縁膜１２０及びゲートキャッピングパターンＧＰを貫通してゲート電極ＧＥと電気的に連結されるゲートコンタクトＧＣが形成されることができる。
【0129】
各々の活性コンタクトＡＣ及びゲートコンタクトＧＣを形成することは、バリアーパターンＢＭを形成すること及びバリアーパターンＢＭ上に導電パターンＦＭを形成することを含むことができる。バリアーパターンＢＭはコンフォーマルに形成されることができ、金属膜／金属窒化膜を含むことができる。導電パターンＦＭは低抵抗金属を含むことができる。
【0130】
シングルハイトセルＳＨＣの第１境界ＢＤ１及び第２境界ＢＤ２に分離構造体ＤＢが各々形成されることができる。分離構造体ＤＢは、第２層間絶縁膜１２０からゲート電極ＧＥを貫通して活性パターンＡＰ１又はＡＰ２の内部に延びることができる。分離構造体ＤＢはシリコン酸化膜又はシリコン窒化膜のような絶縁材料を含むことができる。
【0131】
活性コンタクトＡＣ及びゲートコンタクトＧＣ上に第３層間絶縁膜１３０が形成されることができる。第３層間絶縁膜１３０内に第１金属層Ｍ１が形成されることができる。第３層間絶縁膜１３０上に第４層間絶縁膜１４０が形成されることができる。第４層間絶縁膜１４０内に第２金属層Ｍ２が形成されることができる。
【0132】
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明はその技術的思想や必須の特徴を変形しなくとも他の具体的な形態に実施されることもできる。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的ではないものと理解しなければならない。
【符号の説明】
【0133】
１００ 基板
１１０、１２０，１３０，１４０ 層間絶縁膜
ＡＲ１ 第１活性領域
ＡＲ２ 第２活性領域
ＡＣ 活性コンタクト
ＡＰ１ 第１活性パターン
ＡＰ２ 第２活性パターン
ＣＨ１ 第１チャンネルパターン
ＣＨ２ 第２チャンネルパターン
ＣＴ ゲートカッティングパターン
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＰ ゲートキャッピングパターン
ＧＳ ゲートスペーサー
ＧＴ ゲートコンタクト
ＩＰ 絶縁パターン
ＳＤ１ 第１ソース／ドレインパターン
ＳＤ２ 第２ソース／ドレインパターン
ＳＴ 素子分離膜
ＵＩＰ 上部絶縁パターン
１１０、１２０，１３０，１４０ 層間絶縁膜
ＡＲ１ 第１活性領域
ＡＲ２ 第２活性領域
ＡＣ 活性コンタクト
ＡＰ１ 第１活性パターン
ＡＰ２ 第２活性パターン
ＣＨ１ 第１チャンネルパターン
ＣＨ２ 第２チャンネルパターン
ＣＴ ゲートカッティングパターン
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＰ ゲートキャッピングパターン
ＧＳ ゲートスペーサー
ＧＴ ゲートコンタクト
ＩＰ 絶縁パターン
ＳＤ１ 第１ソース／ドレインパターン
ＳＤ２ 第２ソース／ドレインパターン
ＳＴ 素子分離膜
ＵＩＰ 上部絶縁パターン
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図6】
【図7】
【図8A】
【図8B】
【図8C】
【図8D】
【図8E】
【図8F】
【図9A】
【図9B】
【図10】
【図11A】
【図11B】
【図12A】
【図12B】
【図13】
【図14A】
【図14B】
【図14C】
【図15A】
【図15B】
【図15C】
【図16】
【図17】