特開 2024-98757 劣化抑制回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024098757

(43)【公開日】2024-07-24

(54)【発明の名称】劣化抑制回路

(51)【国際特許分類】

   H03K 19/0175 20060101AFI20240717BHJP

   H04L 25/02 20060101ALI20240717BHJP

   H01L 21/822 20060101ALI20240717BHJP

【ＦＩ】

H03K19/0175 240

H04L25/02 R

H04L25/02 V

H01L27/04 H

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2023002430

(22)【出願日】2023-01-11

(71)【出願人】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(71)【出願人】

【識別番号】000003207

【氏名又は名称】トヨタ自動車株式会社

(71)【出願人】

【識別番号】520124752

【氏名又は名称】株式会社ミライズテクノロジーズ

(74)【代理人】

【識別番号】110000567

【氏名又は名称】弁理士法人サトー

(72)【発明者】

【氏名】伊藤 卓祐

(72)【発明者】

【氏名】大塚 茂樹

(72)【発明者】

【氏名】古田 善一

(72)【発明者】

【氏名】根塚 智裕

【テーマコード（参考）】

5F038

5J056

5K029

【Ｆターム（参考）】

5F038BH15

5F038BH16

5F038BH19

5F038CD02

5F038EZ20

5J056AA01

5J056BB37

5J056BB39

5J056CC01

5J056DD13

5J056DD25

5J056FF07

5J056FF09

5J056JJ00

5J056KK01

5K029DD24

5K029HH01

(57)【要約】

【課題】回路規模の増大を招くことなくＢＴＩによるＭＯＳトランジスタの特性劣化を抑制する。
【解決手段】非反転入力端子および反転入力端子のそれぞれを介して入力される一対の入力信号の差に応じた出力信号を出力する差動対回路２が備える一対のＭＯＳトランジスタの特性劣化を抑制する劣化抑制回路１は、切替回路３を備える。切替回路３は、一対のＭＯＳトランジスタのうち非反転入力端子にゲートが接続されるＭＯＳトランジスタである第１トランジスタのゲートに中間電圧に対して閾値電圧だけ高い電圧である第１電圧を印加するとともに一対のＭＯＳトランジスタのうち反転入力端子にゲートが接続されるＭＯＳトランジスタである第２トランジスタのゲートに中間電圧に対して閾値電圧だけ低い電圧である第２電圧を印加する通常印加状態と、第１トランジスタのゲートに第２電圧を印加するとともに第２トランジスタのゲートに第１電圧を印加する逆相印加状態と、を切り替えることができる。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１入力端子および第２入力端子のそれぞれを介して入力される一対の入力信号の差に応じた出力信号を出力する差動対回路（２）が備える一対のＭＯＳトランジスタ（Ｑ１、Ｑ２）の特性劣化を抑制する劣化抑制回路であって、
前記一対のＭＯＳトランジスタのうち前記第１入力端子にゲートが接続されるＭＯＳトランジスタを第１トランジスタ（Ｑ１）とするとともに、前記一対のＭＯＳトランジスタのうち前記第２入力端子にゲートが接続されるＭＯＳトランジスタを第２トランジスタ（Ｑ２）とすると、
前記第１トランジスタのゲートに中間電圧に対して閾値電圧だけ高い電圧である第１電圧を印加するとともに前記第２トランジスタのゲートに前記中間電圧に対して前記閾値電圧だけ低い電圧である第２電圧を印加する通常印加状態と、前記第１トランジスタのゲートに前記第２電圧を印加するとともに前記第２トランジスタのゲートに前記第１電圧を印加する逆相印加状態と、を切り替えることができる切替回路（３、３Ａ、３Ｂ、３Ｈ、３Ｌ）を備える劣化抑制回路。

【請求項2】

前記差動対回路は、他の装置との間で通信を行う通信装置の受信回路を構成するものであり、
前記一対の入力信号は、前記他の装置から送信された送信データを表す差動の通信信号であり、
前記切替回路は、前記送信データを１フレーム受信する毎に前記通常印加状態と前記逆相印加状態とを切り替えるようになっている請求項１に記載の劣化抑制回路。

【請求項3】

前記切替回路は、フレームデータが確定するタイミングで前記通常印加状態と前記逆相印加状態とを切り替えるようになっている請求項２に記載の劣化抑制回路。

【請求項4】

前記差動対回路は、他の装置との間で通信を行う通信装置の受信回路を構成するものであり、
前記一対の入力信号は、前記他の装置から送信された送信データを表す差動の通信信号であり、
前記切替回路は、前記通信信号を受信する毎に前記通常印加状態と前記逆相印加状態とを切り替えるようになっている請求項１に記載の劣化抑制回路。

【請求項5】

前記切替回路（３Ａ）は、
一方の端子が前記第１入力端子に接続される第１抵抗（Ｒ１）と、
一方の端子が前記第２入力端子に接続される第２抵抗（Ｒ２）と、
前記第１抵抗に電流を流すことにより前記第１抵抗の一方の端子に前記第１電圧を発生させる動作を実行することができる第１電流回路（１１）と、
前記第１抵抗に電流を流すことにより前記第１抵抗の一方の端子に前記第２電圧を発生させる動作を実行することができる第２電流回路（１２）と、
前記第２抵抗に電流を流すことにより前記第２抵抗の一方の端子に前記第１電圧を発生させる動作を実行することができる第３電流回路（１３）と、
前記第２抵抗に電流を流すことにより前記第２抵抗の一方の端子に前記第２電圧を発生させる動作を実行することができる第４電流回路（１４）と、
を備え、
前記通常印加状態では、前記第１電流回路および前記第４電流回路の動作を実行させるとともに前記第２電流回路および前記第３電流回路の動作を停止させ、
前記逆相印加状態では、前記第２電流回路および前記第３電流回路の動作を実行させるとともに前記第１電流回路および前記第４電流回路の動作を停止させる請求項１から４のいずれか一項に記載の劣化抑制回路。

【請求項6】

前記切替回路（３Ｂ）は、
前記第１トランジスタとともにカレントミラー回路を構成するＭＯＳトランジスタである第３トランジスタ（Ｑ３）と、
前記第２トランジスタとともにカレントミラー回路を構成するＭＯＳトランジスタである第４トランジスタ（Ｑ４）と、
を備え、
前記通常印加状態では、前記第３トランジスタのゲートに前記第１電圧を印加するとともに前記第４トランジスタのゲートに前記第２電圧を印加し、
前記逆相印加状態では、前記第３トランジスタのゲートに前記第２電圧を印加するとともに前記第４トランジスタのゲートに前記第１電圧を印加する請求項１から４のいずれか一項に記載の劣化抑制回路。

【請求項7】

さらに、前記切替回路（３Ｈ、３Ｌ）により前記逆相印加状態に切り替えられている期間に前記出力信号が表す論理を反転する反転回路（２１）を備える請求項２から４のいずれか一項に記載の劣化抑制回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、一対の入力信号の差に応じた出力信号を出力する差動対回路が備える一対のＭＯＳトランジスタの特性劣化を抑制する劣化抑制回路に関する。

【背景技術】

【0002】

従来、Ｐチャネル型のＭＯＳトランジスタを用いて構成した差動対回路がある。なお、本明細書では、Ｐチャネル型のＭＯＳトランジスタのことをＰＭＯＳトランジスタと称することがある。ＰＭＯＳトランジスタは、特にＮＢＴＩによる特性劣化が生じること、具体的にはゲート閾値電圧が変動することが知られている。なお、ＮＢＴＩは、Negative Bias Temperature Instabilityの略称である。ＮＢＴＩによる特性劣化は、ＭＯＳトランジスタのゲートとバックゲートとの間にＤＣ的に電位差が生じている期間に生じるものであり、特に高温下で長時間使用される際に顕著に現れる。ただし、ＭＯＳトランジスタのゲートとバックゲートとの間にＤＣ的に電位差が生じていない期間にはＮＢＴＩによる特性劣化は生じない。

【0003】

例えば通信装置の受信回路を差動対回路を用いて構成する場合、差動対回路を構成するＭＯＳトランジスタの特性劣化が生じると、受信回路による通信信号の受信動作に影響が生じるおそれがある。そのため、従来、ＭＯＳトランジスタのＮＢＴＩによる特性劣化への対策が種々考案されている。特許文献１には、ＮＢＴＩによる特性劣化が生じ易いＰＭＯＳトランジスタではなく、ＮＢＴＩによる特性劣化が生じ難いＮチャネル型のＭＯＳトランジスタを用いて出力段を構成した差動対回路が開示されている。なお、本明細書では、Ｎチャネル型のＭＯＳトランジスタのことをＮＭＯＳトランジスタと称することがある。

【0004】

特許文献２には、ＮＢＴＩによる特性劣化の発生を可能な限り抑制するため、ＰＭＯＳトランジスタのゲートとバックゲートとを同電位にする制御回路を搭載した差動対回路が開示されている。特許文献３には、ｆｉｎＦＥＴ構成のバックゲート電圧を調整する機能を用いてゲート閾値電圧の変動を補正するように調整する技術が開示されている。なお、以下の説明では、特許文献１、特許文献２および特許文献３に開示された各従来技術のことを、それぞれ第１従来技術、第２従来技術および第３従来技術と称することとする。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０１８－１２９６２７号公報

【特許文献2】特開２０１２－１９９６６４号公報

【特許文献3】米国特許第８０４９２１４号明細書

【発明の概要】

【発明が解決しようとする課題】

【0006】

第１従来技術によれば、ＮＭＯＳトランジスタを採用したことにより、ＮＢＴＩによる特性劣化は生じ難いが、ＮＢＴＩに比べて影響は小さいもののＰＢＴＩによる特性劣化が生じることになる。なお、ＰＢＴＩは、Positive Bias Temperature Instabilityの略称である。また、本明細書では、ＮＢＴＩおよびＰＢＴＩは、いずれもＭＯＳトランジスタのゲートとバックゲートとの間にＤＣ的に電位差が生じている期間にゲート閾値電圧が変動するものであることから、それらを区別する必要がない場合にはＢＴＩと総称することがある。

【0007】

第２従来技術によれば、差動対回路の非動作時などに制御回路を動作させてＰＭＯＳトランジスタのゲートとバックゲートとを同電位にすることでＰＢＴＩによる特性劣化を抑制することが可能であるが、差動対回路の動作時には制御回路を動作させることができないことから、ＰＢＴＩによる特性劣化が少なからず生じることになる。そのため、第２従来技術では、特に車載用途など、高温下で長時間使用される場合、ＰＢＴＩによる特性劣化が無視できないものになるおそれがある。第３従来技術によれば、ゲート閾値電圧が変動したとしてもその変動を補正するように調整を行うことができるが、そのような調整を行うためのアナログ回路が必要になる分だけ回路規模が大きくなってしまう。

【0008】

本発明は上記事情に鑑みてなされたものであり、その目的は、回路規模の増大を招くことなくＢＴＩによるＭＯＳトランジスタの特性劣化を抑制することができる劣化抑制回路を提供することにある。

【課題を解決するための手段】

【0009】

請求項１に記載の劣化抑制回路は、第１入力端子および第２入力端子のそれぞれを介して入力される一対の入力信号の差に応じた出力信号を出力する差動対回路（２）が備える一対のＭＯＳトランジスタ（Ｑ１、Ｑ２）の特性劣化を抑制する回路であり、通常印加状態と逆相印加状態とを切り替えることができる切替回路（３、３Ａ、３Ｂ、３Ｈ、３Ｌ）を備える。ここで、前記一対のＭＯＳトランジスタのうち前記第１入力端子にゲートが接続されるＭＯＳトランジスタを第１トランジスタ（Ｑ１）とするとともに、前記一対のＭＯＳトランジスタのうち前記第２入力端子にゲートが接続されるＭＯＳトランジスタを第２トランジスタ（Ｑ２）とすると、前記通常印加状態および前記逆相印加状態は、次のような状態である。

【0010】

すなわち、前記通常印加状態は、前記第１トランジスタのゲートに中間電圧に対して閾値電圧だけ高い電圧である第１電圧を印加するとともに前記第２トランジスタのゲートに前記中間電圧に対して前記閾値電圧だけ低い電圧である第２電圧を印加する状態である。前記逆相印加状態は、前記第１トランジスタのゲートに前記第２電圧を印加するとともに前記第２トランジスタのゲートに前記第１電圧を印加する状態である。

【0011】

この場合、ＢＴＩによるＭＯＳトランジスタの特性劣化が、つまりＢＴＩ変動が、ＭＯＳトランジスタのゲートとバックゲートとの間にＤＣ的に電位差が生じている期間にゲート閾値電圧が変動するものであることから、ＭＯＳトランジスタのゲートとバックゲートとの間に逆バイアスを生じさせると劣化が改善するという点に着目している。上記構成によれば、差動対回路の入力に正相の電圧を印加するフェーズとなる通常印加状態に加えて、逆相の電圧を印加するフェーズとなる逆相印加状態を設けることにより、ＢＴＩ変動の同相の変動量がキャンセルされる。

【0012】

つまり、上記構成では、差動対回路が備える一対のＭＯＳトランジスタのゲートとバックゲートとの間にＤＣ的な電位差がほとんど生じないようにすることが可能となり、その結果、ＭＯＳトランジスタの特性の変動が抑えられる。また、上記構成では、切替回路は、差動対回路の動作時にも逆相印加状態に切り替えることができるため、差動対回路の動作時にもＢＴＩによる特性劣化を抑えることができる。さらに、上記構成では、第３従来技術のようなアナログ回路を必要としないことから、その分だけ、回路規模を小さく抑えることができる。従って、上記構成によれば、回路規模の増大を招くことなくＢＴＩによるＭＯＳトランジスタの特性劣化を抑制することができるという優れた効果が得られる。

【図面の簡単な説明】

【0013】

【図1】第１実施形態に係る劣化抑制回路および差動対回路の構成を模式的に示す図

【図2】第１実施形態に係る差動対回路の具体的な構成例を示す図

【図3】第１実施形態に係る通常印加状態および逆相印加状態における差動対回路の各入力電圧を模式的に示す図

【図4】第１実施形態に係る切替回路の具体的な第１構成例を示す図

【図5】第１実施形態に係る切替回路の具体的な第２構成例を示す図

【図6】第１実施形態に係る切替回路が通常印加状態と逆相印加状態とを切り替える具体的な第１タイミング例を示す図

【図7】第１実施形態に係る切替回路が通常印加状態と逆相印加状態とを切り替える具体的な第２タイミング例を示す図

【図8】第１実施形態に係る切替回路が通常印加状態と逆相印加状態とを切り替える具体的な第３タイミング例を示す図

【図9】比較例に係る差動対回路の各入力電圧を模式的に示す図

【図10】第２実施形態に係る劣化抑制回路および差動対回路の構成を模式的に示す図

【図11】第２実施形態に係る切替回路が通常印加状態と逆相状態とを切り替える具体的なタイミング例を示すとともに反転回路による作用を説明するための図

【発明を実施するための形態】

【0014】

以下、複数の実施形態について図面を参照して説明する。なお、各実施形態において実質的に同一の構成には同一の符号を付して説明を省略する。
（第１実施形態）
以下、第１実施形態について図１～図９を参照して説明する。

【0015】

＜全体構成＞
図１に示すように、本実施形態の劣化抑制回路１は、差動対回路２が備える一対のＭＯＳトランジスタの特性劣化を抑制する回路である。差動対回路２は、例えば車載用途、産業機器向けなどに適用される通信装置に適用される。具体的には、差動対回路２は、他の装置との間で通信を行う通信装置の受信回路を構成するものである。劣化抑制回路１および差動対回路２は、半導体集積回路、つまりＩＣとして構成されている。

【0016】

劣化抑制回路１は、通常印加状態と逆相印加状態とを切り替えることができる切替回路３と、切替回路３の動作を制御する制御回路４と、を備えている。詳細は後述するが、切替回路３の動作は、制御回路４により生成される信号ＶＳＷ、ＶＳＷバーに基づいて制御される。なお、図１などでは、信号ＶＳＷバーについて、ＶＳＷの上に「－」を付して示している。差動対回路２は、第１入力端子として機能する非反転入力端子および第２入力端子として機能する反転入力端子のそれぞれを介して入力される一対の入力信号ＶｉｎＰ＿ｉ、ＶｉｎＮ＿ｉの差に応じた出力信号Ｖｏｕｔを出力する。つまり、差動対回路２は、比較器として機能する。

【0017】

本実施形態では、一対の入力信号ＶｉｎＰ＿ｉ、ＶｉｎＮ＿ｉは、他の装置から送信された送信データを表す差動の通信信号となっている。一対の入力信号ＶｉｎＰ＿ｉ、ＶｉｎＮ＿ｉは、一対の信号線Ｌ１、Ｌ２を介して入力された後、劣化抑制回路１が備える切替回路３を介して差動対回路２に与えられている。この場合、差動対回路２の非反転入力端子の電圧を入力電圧ＶｉｎＰと称するとともに、その反転入力端子の電圧を入力電圧ＶｉｎＮと称する。差動対回路２は、電源線Ｌ３、Ｌ４を介して与えられる電源電圧Ｖｃｃの供給を受けて動作する。

【0018】

差動対回路２は、例えば図２に示すように、その入力段として、一対のＭＯＳトランジスタＱ１、Ｑ２および一定の電流を出力する電流源５を備えた構成となっている。ＭＯＳトランジスタＱ１、Ｑ２は、ＮＭＯＳトランジスタであり、それらのソースは電流源５を介して回路の基準電位Ｖｓｓが与えられる電源線Ｌ４に接続されている。ＭＯＳトランジスタＱ１、Ｑ２の各バックゲートには、基準電位Ｖｓｓが与えられている。図示は省略しているが、ＭＯＳトランジスタＱ１、Ｑ２の各ドレインは、能動負荷を介して電源電圧Ｖｃｃが与えられる電源線Ｌ３に接続されている。

【0019】

ＭＯＳトランジスタＱ１のゲートには、入力電圧ＶｉｎＰが与えられる。ＭＯＳトランジスタＱ２のゲートには、入力電圧ＶｉｎＮが与えられる。以下の説明では、一対のＭＯＳトランジスタＱ１、Ｑ２のうち差動対回路２の非反転入力端子にゲートが接続されるＭＯＳトランジスタＱ１のことを第１トランジスタＱ１とも称するとともに、一対のＭＯＳトランジスタＱ１、Ｑ２のうち差動対回路２の反転入力端子にゲートが接続されるＭＯＳトランジスタＱ２のことを第２トランジスタＱ２とも称することとする。

【0020】

切替回路３による切替状態のうち、通常印加状態は、第１トランジスタＱ１のゲートに第１電圧Ｖ１を印加する、つまり入力電圧ＶｉｎＰを第１電圧Ｖ１にするとともに、第２トランジスタＱ２のゲートに第２電圧Ｖ２を印加する、つまり入力電圧ＶｉｎＮを第２電圧Ｖ２にする状態である。切替回路３による切替状態のうち、逆相印加状態は、第１トランジスタＱ１のゲートに第２電圧Ｖ２を印加する、つまり入力電圧ＶｉｎＰを第２電圧Ｖ２にするとともに、第２トランジスタＱ２のゲートに第１電圧Ｖ１を印加する、つまり入力電圧ＶｉｎＮを第１電圧Ｖ１にする状態である。

【0021】

第１電圧Ｖ１は、下記（１）により表されるように、中間電圧Ｖｍに対して所定の閾値電圧ＶＴＨだけ高い電圧である。ただし、中間電圧Ｖｍは、下記（２）式により表されるように、電源電圧Ｖｃｃの１／２の電圧である。
Ｖ１＝Ｖｍ＋ＶＴＨ …（１）
Ｖｍ＝Ｖｃｃ／２ …（２）

【0022】

第２電圧Ｖ２は、下記（３）式により表されるように、中間電圧Ｖｍに対して閾値電圧ＶＴＨだけ低い電圧である。
Ｖ２＝Ｖｍ－ＶＴＨ …（３）

【0023】

図３に示すように、切替回路３により通常印加状態に切り替えられた期間Ｔａでは、入力電圧ＶｉｎＰが中間電圧Ｖｍに対して閾値電圧ＶＴＨだけ高い第１電圧Ｖ１となり、入力電圧ＶｉｎＮが中間電圧Ｖｍに対して閾値電圧ＶＴＨだけ低い第２電圧Ｖ２となる。また、切替回路３により逆相印加状態に切り替えられた期間Ｔｂでは、入力電圧ＶｉｎＰが第２電圧Ｖ２となり、入力電圧ＶｉｎＮが第１電圧Ｖ１となる。

【0024】

上記構成では、通常印加状態と逆相印加状態とが切り替えられることにより、差動対回路２の各入力電圧ＶｉｎＰおよびＶｉｎＮの差電圧ΔＶｄは、下記（４）式により表されるように「０」となる。
ΔＶｄ＝（Ｖｍ＋ＶＴＨ－（Ｖｍ－ＶＴＨ））＋（Ｖｍ－ＶＴＨ－（Ｖｍ＋ＶＴＨ））
＝（２×ＶＴＨ）＋（－２×ＶＴＨ）＝０ …（４）
このように、上記構成によれば、通常印加状態と逆相印加状態とが切り替えられることによりＢＴＩ変動がキャンセルされる。

【0025】

＜切替回路の具体的な構成＞
切替回路３の具体的な構成としては、例えば図４に示すような第１構成例または図５に示すような第２構成例を採用することができる。
［１］第１構成例
図４に示すように、第１構成例の切替回路３Ａは、第１抵抗Ｒ１、第２抵抗Ｒ２、電流源Ｉ１ａ、Ｉ１ｂ、Ｉ２ａ、Ｉ２ｂ、Ｉ３ａ、Ｉ３ｂ、Ｉ４ａ、Ｉ４ｂ、スイッチＳ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂ、Ｓ３ａ、Ｓ３ｂ、Ｓ４ａ、Ｓ４ｂなどを備えている。

【0026】

第１抵抗Ｒ１は、その一方の端子が差動対回路２の非反転入力端子に接続されているとともに、その他方の端子が信号線Ｌ１に接続されている。第２抵抗Ｒ２は、その一方の端子が差動対回路２の反転入力端子に接続されているとともに、その他方の端子が信号線Ｌ２に接続されている。８つの電流源Ｉ１ａ～Ｉ４ｂは、いずれも一定の電流を出力する定電流源として構成されている。

【0027】

第１抵抗Ｒ１の一方の端子は、スイッチＳ１ａおよび電流源Ｉ１ａを介して電源線Ｌ３に接続されている。第１抵抗Ｒ１の他方の端子は、スイッチＳ１ｂおよび電流源Ｉ１ｂを介して電源線Ｌ４に接続されている。第１抵抗Ｒ１の他方の端子は、スイッチＳ２ａおよび電流源Ｉ２ａを介して電源線Ｌ３に接続されている。第１抵抗Ｒ１の一方の端子は、スイッチＳ２ｂおよび電流源Ｉ２ｂを介して電源線Ｌ４に接続されている。

【0028】

第２抵抗Ｒ２の一方の端子は、スイッチＳ３ａおよび電流源Ｉ３ａを介して電源線Ｌ３に接続されている。第２抵抗Ｒ２の他方の端子は、スイッチＳ３ｂおよび電流源Ｉ３ｂを介して電源線Ｌ４に接続されている。第２抵抗Ｒ２の他方の端子は、スイッチＳ４ａおよび電流源Ｉ４ａを介して電源線Ｌ３に接続されている。第２抵抗Ｒ２の一方の端子は、スイッチＳ４ｂおよび電流源Ｉ４ｂを介して電源線Ｌ４に接続されている。

【0029】

上記構成において、スイッチＳ１ａ、Ｓ１ｂがオンされる期間、第１抵抗Ｒ１の一方の端子から他方の端子に向けて電流源Ｉ１ａ、Ｉ１ｂの各電流値に応じた電流が流れる。この場合、スイッチＳ１ａ、Ｓ１ｂがオンされる期間における第１抵抗Ｒ１の他方の端子の電圧が中間電圧Ｖｍになるとともに第１抵抗Ｒ１での電圧降下が閾値電圧ＶＴＨとなるように、言い換えると第１抵抗Ｒ１の一方の端子に第１電圧Ｖ１が発生するように、第１抵抗Ｒ１の抵抗値および電流源Ｉ１ａ、Ｉ１ｂの各電流値が設定されている。上記構成では、スイッチＳ１ａ、Ｓ１ｂおよび電流源Ｉ１ａ、Ｉ１ｂは、第１抵抗Ｒ１に電流を流すことにより第１抵抗Ｒ１の一方の端子に第１電圧Ｖ１を発生させる動作を実行することができる第１電流回路１１として機能する。

【0030】

上記構成において、スイッチＳ２ａ、Ｓ２ｂがオンされる期間、第１抵抗Ｒ１の他方の端子から一方の端子に向けて電流源Ｉ２ａ、Ｉ２ｂの各電流値に応じた電流が流れる。この場合、スイッチＳ２ａ、Ｓ２ｂがオンされる期間における第１抵抗Ｒ１の他方の端子の電圧が中間電圧Ｖｍになるとともに第１抵抗Ｒ１での電圧降下が閾値電圧ＶＴＨとなるように、言い換えると第１抵抗Ｒ１の一方の端子に第２電圧Ｖ２が発生するように、第１抵抗Ｒ１の抵抗値および電流源Ｉ２ａ、Ｉ２ｂの各電流値が設定されている。上記構成では、スイッチＳ２ａ、Ｓ２ｂおよび電流源Ｉ２ａ、Ｉ２ｂは、第１抵抗Ｒ１に電流を流すことにより第１抵抗Ｒ１の一方の端子に第２電圧Ｖ２を発生させる動作を実行することができる第２電流回路１２として機能する。

【0031】

上記構成において、スイッチＳ３ａ、Ｓ３ｂがオンされる期間、第２抵抗Ｒ２の一方の端子から他方の端子に向けて電流源Ｉ３ａ、Ｉ３ｂの各電流値に応じた電流が流れる。この場合、スイッチＳ３ａ、Ｓ３ｂがオンされる期間における第２抵抗Ｒ２の他方の端子の電圧が中間電圧Ｖｍになるとともに第２抵抗Ｒ２での電圧降下が閾値電圧ＶＴＨとなるように、言い換えると第２抵抗Ｒ２の一方の端子に第１電圧Ｖ１が発生するように、第２抵抗Ｒ２の抵抗値および電流源Ｉ３ａ、Ｉ３ｂの各電流値が設定されている。上記構成では、スイッチＳ３ａ、Ｓ３ｂおよび電流源Ｉ３ａ、Ｉ３ｂは、第２抵抗Ｒ２に電流を流すことにより第２抵抗Ｒ２の一方の端子に第１電圧Ｖ１を発生させる動作を実行することができる第３電流回路１３として機能する。

【0032】

上記構成において、スイッチＳ４ａ、Ｓ４ｂがオンされる期間、第２抵抗Ｒ２の他方の端子から一方の端子に向けて電流源Ｉ４ａ、Ｉ４ｂの各電流値に応じた電流が流れる。この場合、スイッチＳ４ａ、Ｓ４ｂがオンされる期間における第２抵抗Ｒ２の他方の端子の電圧が中間電圧Ｖｍになるとともに第２抵抗Ｒ２での電圧降下が閾値電圧ＶＴＨとなるように、言い換えると第２抵抗Ｒ２の一方の端子に第２電圧Ｖ２が発生するように、第２抵抗Ｒ２の抵抗値および電流源Ｉ４ａ、Ｉ４ｂの各電流値が設定されている。上記構成では、スイッチＳ４ａ、Ｓ４ｂおよび電流源Ｉ４ａ、Ｉ４ｂは、第２抵抗Ｒ２に電流を流すことにより第２抵抗Ｒ２の一方の端子に第２電圧Ｖ２を発生させる動作を実行することができる第４電流回路１４として機能する。

【0033】

スイッチＳ１ａ、Ｓ１ｂ、Ｓ４ａ、Ｓ４ｂは、制御回路４から与えられる２値の信号ＶＳＷに基づいてオンオフされる。スイッチＳ２ａ、Ｓ２ｂ、Ｓ３ａ、Ｓ３ｂは、制御回路４から与えられる信号ＶＳＷバーに基づいてオンオフされる。信号ＶＳＷ、ＶＳＷバーは、いずれも２値の信号である。本明細書では、信号ＶＳＷ、ＶＳＷバーのような２値の信号について、相対的に高いレベルのことをハイレベルと称するとともに、相対的に低いレベルのことをロウレベルと称することとする。

【0034】

具体的には、スイッチＳ１ａ、Ｓ１ｂ、Ｓ４ａ、Ｓ４ｂは、信号ＶＳＷがハイレベルである期間にオンされるとともに、信号ＶＳＷがロウレベルである期間にオフされる。スイッチＳ２ａ、Ｓ２ｂ、Ｓ３ａ、Ｓ３ｂは、信号ＶＳＷバーがハイレベルである期間にオンされるとともに、信号ＶＳＷバーがロウレベルである期間にオフされる。この場合、信号ＶＳＷバーは、信号ＶＳＷの反転信号となっている。そのため、上記構成では、スイッチＳ１ａ、Ｓ１ｂ、Ｓ４ａ、Ｓ４ｂと、スイッチＳ２ａ、Ｓ２ｂ、Ｓ３ａ、Ｓ３ｂと、は、相補的にオンオフされる。

【0035】

制御回路４は、切替回路３Ａによる切替状態を通常印加状態とする場合、信号ＶＳＷをハイレベルにする。これにより、通常印加状態では、スイッチＳ１ａ、Ｓ１ｂ、Ｓ４ａ、Ｓ４ｂがオンするとともに、スイッチＳ２ａ、Ｓ２ｂ、Ｓ３ａ、Ｓ３ｂがオフする。つまり、制御回路４は、通常印加状態では、第１電流回路１１および第４電流回路１４の動作を実行させるとともに第２電流回路１２および第３電流回路１３の動作を停止させる。これにより、通常印加状態では、入力電圧ＶｉｎＰが第１電圧Ｖ１になるとともに、入力電圧ＶｉｎＮが第２電圧Ｖ２になる。

【0036】

制御回路４は、切替回路３Ａによる切替状態を逆相印加状態とする場合、信号ＶＳＷバーをハイレベルにする。これにより、逆相印加状態では、スイッチＳ２ａ、Ｓ２ｂ、Ｓ３ａ、Ｓ３ｂがオンするとともに、スイッチＳ１ａ、Ｓ１ｂ、Ｓ４ａ、Ｓ４ｂがオフする。つまり、制御回路４は、逆相印加状態では、第２電流回路１２および第３電流回路１３の動作を実行させるとともに第１電流回路１１および第４電流回路１４の動作を停止させる。これにより、逆相印加状態では、入力電圧ＶｉｎＰが第２電圧Ｖ２になるとともに、入力電圧ＶｉｎＮが第１電圧Ｖ１になる。

【0037】

［２］第２構成例
図５に示すように、第２構成例の切替回路３Ｂは、ＭＯＳトランジスタＱ３、Ｑ４、スイッチＳ１１、Ｓ１２、Ｓ１３、Ｓ１４などを備えている。この場合、差動対回路２は、２つの電流源１５、１６を備えている。第１トランジスタＱ１のソースは、電流源１５を介して電源線Ｌ４に接続されており、第２トランジスタＱ２のソースは、電流源１６を介して電源線Ｌ４に接続されている。第１トランジスタＱ１および第２トランジスタＱ２の各ドレインは、２つのＰＭＯＳトランジスタによるカレントミラー回路からなる能動負荷１７を介して電源線Ｌ３に接続されている。

【0038】

ＭＯＳトランジスタＱ３、Ｑ４は、ＮＭＯＳトランジスタである。ＭＯＳトランジスタＱ３のソースは、電流源１５を介して電源線Ｌ４に接続されており、ＭＯＳトランジスタＱ４のソースは、電流源１６を介して電源線Ｌ４に接続されている。ＭＯＳトランジスタＱ３、Ｑ４の各バックゲートには、基準電位Ｖｓｓが与えられている。ＭＯＳトランジスタＱ３、Ｑ４の各ドレインは、能動負荷１７を介して電源線Ｌ３に接続されている。

【0039】

上記構成において、ＭＯＳトランジスタＱ３は、第１トランジスタＱ１とともにカレントミラー回路を構成する第３トランジスタとして機能する。また、上記構成において、ＭＯＳトランジスタＱ４は、第２トランジスタＱ２とともにカレントミラー回路を構成する第４トランジスタとして機能する。以下の説明では、ＭＯＳトランジスタＱ３のことを第３トランジスタＱ３とも称するとともに、ＭＯＳトランジスタＱ４のことを第４トランジスタＱ４とも称することとする。

【0040】

第３トランジスタＱ３のゲートは、スイッチＳ１１を介して第１電圧Ｖ１が供給される電圧線１８に接続されているとともに、スイッチＳ１２を介して第２電圧Ｖ２が供給される電圧線１９に接続されている。第４トランジスタＱ４のゲートは、スイッチＳ１３を介して電圧線１８に接続されているとともに、スイッチＳ１４を介して電圧線１９に接続されている。

【0041】

スイッチＳ１１、Ｓ１４は、制御回路４から与えられる信号ＶＳＷに基づいてオンオフされる。スイッチＳ１２、Ｓ１３は、制御回路４から与えられる信号ＶＳＷバーに基づいてオンオフされる。信号ＶＳＷ、ＶＳＷバーは、いずれも第１構成例において説明したものと同様の信号である。スイッチＳ１１、Ｓ１４は、信号ＶＳＷがハイレベルである期間にオンされるとともに、信号ＶＳＷがロウレベルである期間にオフされる。スイッチＳ１２、Ｓ１３は、信号ＶＳＷバーがハイレベルである期間にオンされるとともに、信号ＶＳＷバーがロウレベルである期間にオフされる。上記構成では、スイッチＳ１１、Ｓ１４と、スイッチＳ１２、Ｓ１３と、は、相補的にオンオフされる。

【0042】

制御回路４は、切替回路３Ｂによる切替状態を通常印加状態とする場合、信号ＶＳＷをハイレベルにする。これにより、通常印加状態では、スイッチＳ１１、Ｓ１４がオンするとともに、スイッチＳ１２、Ｓ１３がオフする。つまり、制御回路４は、通常印加状態では、第３トランジスタＱ３のゲートに第１電圧Ｖ１を印加するとともに第４トランジスタＱ４のゲートに第２電圧Ｖ２を印加するように切替回路３Ｂの動作を制御する。

【0043】

制御回路４は、切替回路３Ｂによる切替状態を逆相印加状態とする場合、信号ＶＳＷバーをハイレベルにする。これにより、逆相印加状態では、スイッチＳ１２、Ｓ１３がオンするとともに、スイッチＳ１１、Ｓ１４がオフする。つまり、制御回路４は、逆相印加状態では、第３トランジスタＱ３のゲートに第２電圧Ｖ２を印加するとともに第４トランジスタＱ４のゲートに第１電圧Ｖ１を印加するように切替回路３Ｂの動作を制御する。

【0044】

［３］各構成例の特徴
第１構成例によれば、差動対回路２の動作電流となる電流源５の電流値に関係なく、第１抵抗Ｒ１および第２抵抗Ｒ２の各抵抗値と電流源Ｉ１ａ～Ｉ４ｂの各電流値により閾値電圧ＶＴＨを任意の値に定めることができるため、差動対回路２の各入力端子に対して第１電圧Ｖ１および第２電圧Ｖ２を精度良く印加することができる。ただし、第１構成例では、差動対回路２の入力レンジが削られるというデメリットがある。

【0045】

第２構成例では、第１構成例に比べ差動対回路２の各入力端子に対して印加する第１電圧Ｖ１および第２電圧Ｖ２の精度が低下するものの、劣化抑制回路１が差動対回路２の入力レンジに影響を及ぼすことがなく、その入力レンジを十分に確保することができる。また、第２構成例によれば、第１構成例に比べ、必要となる電流源の数が少ない分だけ、回路規模を小さく抑えることができる。

【0046】

＜切替回路による各状態の具体的な切り替えタイミング＞
切替回路３が通常印加状態と逆相印加状態とを切り替える具体的なタイミングとしては、例えば図６に示すような第１タイミング例、図７に示すような第２タイミング例または図８に示すような第３タイミング例を採用することができる。

【0047】

［１］第１タイミング例
図６に示すように、切替回路３は、他の装置から送信された送信データを１フレーム受信する毎に通常印加状態と逆相印加状態とを切り替えることができる。具体的には、切替回路３は、通信フレームｎ＋１を受信する期間に通常印加状態に切り替え、その次の通信フレームｎ＋２を受信する期間に逆相印加状態に切り替え、さらにその次の通信フレームｎ＋３を受信する期間に通常印加状態に切り替える、といった具合で送信データを１フレーム受信する毎に切替状態を変化させることができる。

【0048】

［２］第２タイミング例
第２タイミング例は、第１タイミング例と同様、送信データを１フレーム受信する毎に切替状態を変化させるものであるが、切り替えのタイミングがより具体化されている。すなわち、この場合、図７に示すように、切替回路３は、フレームデータが確定するタイミングｔ１で通常印加状態と逆相印加状態とを切り替えることができる。なお、図７などにおいて、差動電圧は、入力信号ＶｉｎＰ＿ｉ、ＶｉｎＮ＿ｉの差に相当するものであり、デジタル値は、差動対回路２の出力信号Ｖｏｕｔから得られるデジタル値に相当するものである。

【0049】

第２タイミング例では、通信フレームが周期的に送信される場合を想定している。この場合、図７に示すように、切替回路３は、周期的に送信される通信フレームを受信した後にフレームデータが確定されるのを待って通常印加状態から逆相印加状態に切り替える、といった具合でフレームデータが確定するタイミングで切替状態を変化させることができる。

【0050】

［３］第３タイミング例
第３タイミング例では、通信信号が連続的に送信される場合を想定している。この場合、図８に示すように、切替回路３は、通信信号を受信する毎に通常印加状態と逆相印加状態とを切り替えることができる。具体的には、切替回路３は、通信信号を受信した後にデータが確定するタイミングで切替状態を変化させることができる。なお、図８では、データが確定するタイミングを黒塗りの矢印で表している。

【0051】

［４］各タイミング例の特徴
第１タイミング例および第２タイミング例によれば、送信データを１フレーム受信する毎に切替状態を変化させるようになっているため、第３タイミング例に比べ、切り替え回数が少なく抑えられ、その結果、切り替えに関連する制御の煩雑化を抑制することができる。一方、第３タイミング例によれば、通信信号が連続的に送信される場合にも適用することができることから、第１タイミング例および第２タイミング例に比べ、用途の汎用性を高めることができるというメリットがある。

【0052】

以上説明した本実施形態によれば、次のような効果が得られる。
劣化抑制回路１が備える切替回路３は、差動対回路２の非反転入力端子、つまり第１トランジスタＱ１のゲートに中間電圧Ｖｍに対して閾値電圧ＶＴＨだけ高い電圧である第１電圧Ｖ１を印加するとともに差動対回路２の反転入力端子、つまり第２トランジスタＱ２のゲートに中間電圧Ｖｍに対して閾値電圧ＶＴＨだけ低い電圧である第２電圧Ｖ２を印加する通常印加状態と、第１トランジスタＱ１のゲートに第２電圧Ｖ２を印加するとともに
第２トランジスタＱ２のゲートに第１電圧Ｖ１を印加する逆相印加状態と、を切り替えることができる。

【0053】

本実施形態では、ＢＴＩによるＭＯＳトランジスタＱ１、Ｑ２の特性劣化が、つまりＢＴＩ変動が、ＭＯＳトランジスタＱ１、Ｑ２のゲートとバックゲートとの間にＤＣ的に電位差が生じている期間にゲート閾値電圧が変動するものであることから、ＭＯＳトランジスタＱ１、Ｑ２のゲートとバックゲートとの間に逆バイアスを生じさせると劣化が改善するという点に着目している。上記構成によれば、差動対回路２の入力に正相の電圧を印加するフェーズとなる通常印加状態に加えて、逆相の電圧を印加するフェーズとなる逆相印加状態を設けることにより、ＢＴＩ変動の同相の変動量がキャンセルされる。

【0054】

つまり、上記構成では、差動対回路２が備える一対のＭＯＳトランジスタＱ１、Ｑ２のゲートとバックゲートとの間にＤＣ的な電位差がほとんど生じないようにすることが可能となり、その結果、ＭＯＳトランジスタＱ１、Ｑ２の特性の変動が抑えられる。また、上記構成では、切替回路３は、差動対回路２の動作時にも逆相印加状態に切り替えることができるため、差動対回路２の動作時にもＢＴＩによる特性劣化を抑えることができる。さらに、上記構成では、第３従来技術のようなアナログ回路を必要としないことから、その分だけ、回路規模を小さく抑えることができる。従って、本実施形態によれば、回路規模の増大を招くことなくＢＴＩによるＭＯＳトランジスタＱ１、Ｑ２の特性劣化を抑制することができるという優れた効果が得られる。

【0055】

なお、このような本実施形態により得られる効果は、従来技術に相当する比較例との比較により一層明らかなものとなる。すなわち、図９に示すように、比較例では、入力電圧ＶｉｎＰが常に中間電圧Ｖｍに対して閾値電圧ＶＴＨだけ高い第１電圧Ｖ１となり、入力電圧ＶｉｎＮが常に中間電圧Ｖｍに対して閾値電圧ＶＴＨだけ低い第２電圧Ｖ２となっている。

【0056】

比較例では、差動対回路２の各入力電圧ＶｉｎＰおよびＶｉｎＮの差電圧ΔＶｄは、下記（５）式により表されるように「２×ＶＴＨ」となる。
ΔＶｄ＝（Ｖｍ＋ＶＴＨ）－（Ｖｍ－ＶＴＨ）＝２×ＶＴＨ …（５）

【0057】

このように、比較例では、ＢＴＩ変動が生じていることが分かる。これに対し、本実施形態の構成によれば、図３および（４）式に示したように、差動対回路２の各入力電圧ＶｉｎＰおよびＶｉｎＮの差電圧ΔＶｄが「０」となっている。つまり、本実施形態の構成によれば、通常印加状態と逆相印加状態とが切り替えられることによりＢＴＩ変動がキャンセルされる。

【0058】

（第２実施形態）
以下、第２実施形態について図１０および図１１を参照して説明する。
図１０に示すように、本実施形態では、通信装置の受信回路が２系統設けられる場合を想定しており、第１実施形態の切替回路３および差動対回路２と同様の構成が２つずつ設けられている。本実施形態の通信装置は、マンチェスター符号を用いた通信を行うようになっている。

【0059】

この場合、２つの切替回路３のうち、上側の閾値に対応するものを切替回路３Ｈと称するとともに、下側の閾値に対応するものを切替回路３Ｌと称する。また、この場合、２つの差動対回路２のうち、上側の閾値に対応するものを差動対回路２Ｈと称するとともに、下側の閾値に対応するものを差動対回路２Ｌと称する。本実施形態では、切替回路３Ｈ、３Ｌおよび制御回路４と、後述する反転回路２１と、から劣化抑制回路２２が構成されている。

【0060】

この場合、差動対回路２Ｈの非反転入力端子の電圧を入力電圧ＶｉｎＰａと称するとともに、その反転入力端子の電圧を入力電圧ＶｉｎＮｂと称する。また、この場合、差動対回路２Ｌの非反転入力端子の電圧を入力電圧ＶｉｎＰｃと称するとともに、その反転入力端子の電圧を入力電圧ＶｉｎＮｄと称する。差動対回路２Ｈは、一対の入力信号ＶｉｎＰ＿ｉ、ＶｉｎＮ＿ｉの差に応じた出力信号ＶｏｕｔＰを出力する。また、差動対回路２Ｌは、一対の入力信号ＶｉｎＰ＿ｉ、ＶｉｎＮ＿ｉの差に応じた出力信号ＶｏｕｔＮを出力する。出力信号ＶｏｕｔＰおよびＶｏｕｔＮは、反転回路２１に入力されている。

【0061】

反転回路２１は、切替回路３Ｈ、３Ｌにより逆相印加状態に切り替えられている期間に出力信号ＶｏｕｔＰ、ＶｏｕｔＮが表す論理を反転するものであり、スイッチＳ２１、Ｓ２２、Ｓ２３、Ｓ２４を備えている。反転回路２１は、出力信号ＶｏｕｔＰを入力する入力ノードＮ２１と、出力信号ＶｏｕｔＮを入力する入力ノードＮ２２と、出力信号ＶｏｕｔＰに対応した出力信号ＶｏｕｔＰ＿ｏを出力する出力ノードＮ２３と、出力信号ＶｏｕｔＮに対応した出力信号ＶｏｕｔＮ＿ｏを出力する出力ノードＮ２４と、を備えている。

【0062】

スイッチＳ２１は、入力ノードＮ２１と出力ノードＮ２３との間に接続されている。スイッチＳ２２は、入力ノードＮ２２と出力ノードＮ２３との間に接続されている。スイッチＳ２３は、入力ノードＮ２１と出力ノードＮ２４との間に接続されている。スイッチＳ２４は、入力ノードＮ２２と出力ノードＮ２４との間に接続されている。スイッチＳ２１、Ｓ２４は、制御回路４から与えられる信号ＶＳＷに基づいてオンオフされる。スイッチＳ２２、Ｓ２３は、制御回路４から与えられる信号ＶＳＷバーに基づいてオンオフされる。

【0063】

スイッチＳ２１、Ｓ２４は、信号ＶＳＷがハイレベルである期間にオンされるとともに、信号ＶＳＷがロウレベルである期間にオフされる。スイッチＳ２２、Ｓ２３は、信号ＶＳＷバーがハイレベルである期間にオンされるとともに、信号ＶＳＷバーがロウレベルである期間にオフされる。上記構成では、スイッチＳ２１、Ｓ２４と、スイッチＳ２２、Ｓ２３と、は、相補的にオンオフされる。

【0064】

これにより、反転回路２１は、切替回路３Ｈ、３Ｌにより通常印加状態に切り替えられている期間、出力信号ＶｏｕｔＰと同じ論理を表す出力信号ＶｏｕｔＰ＿ｏおよび出力信号ＶｏｕｔＮと同じ論理を表す出力信号ＶｏｕｔＮ＿ｏを出力する。また、反転回路２１は、切替回路３Ｈ、３Ｌにより逆相印加状態に切り替えられている期間、出力信号ＶｏｕｔＰとは逆の論理を表す出力信号ＶｏｕｔＰ＿ｏおよび出力信号ＶｏｕｔＮとは逆の論理を表す出力信号ＶｏｕｔＮ＿ｏを出力する。この場合、出力信号ＶｏｕｔＰ＿ｏ、ＶｏｕｔＮ＿ｏが、受信回路の出力となる。

【0065】

本実施形態では、切替回路３Ｈ、３Ｌが通常印加状態と逆相印加状態とを切り替える具体的なタイミングとして、図７に示した第２タイミング例を採用している。そのため、図１１に示すように、切替回路３Ｈ、３Ｌは、送信データを１フレーム受信する毎に切替状態を変化させるようになっている。具体的には、切替回路３Ｈ、３Ｌは、通信フレームｎを受信する期間に通常印加状態に切り替え、その次の通信フレームｎ＋１を受信する期間に逆相印加状態に切り替える、といった具合で送信データを１フレーム受信する毎に切替状態を変化させることができる。この場合、フレームデータが確定するタイミングで通常印加状態と逆相印加状態とを切り替えるようになっている。

【0066】

ここで、通信フレームｎと、通信フレームｎ＋１と、が同じデータを表しているものとする。上記構成では、差動対回路２Ｈ、２Ｌの出力信号ＶｏｕｔＰ、ＶｏｕｔＮのマンチェスター符号の論理が、通信フレームｎと通信フレームｎ＋１とで反転したものとなってしまう。しかし、上記構成では、反転回路２１の出力信号ＶｏｕｔＰ、ＶｏｕｔＮのマンチェスター符号の論理は、通信フレームｎと通信フレームｎ＋１とで反転することはなく、同じ論理を表したものとなる。

【0067】

以上説明したように、本実施形態の劣化抑制回路２２は、通信装置の受信回路が２系統設けられる場合に適用されるものであり、切替回路３Ｈ、３Ｌにより逆相印加状態に切り替えられている期間に出力信号ＶｏｕｔＰ、ＶｏｕｔＮが表す論理を反転する反転回路２１を備えている。反転回路２１を備えていない構成によれば、逆相印加状態では、通常印加状態に対し、受信閾値電圧が逆相になるため、受信回路の出力となる出力電圧ＶｏｕｔＰ、ＶｏｕｔＮのマンチェスター符号の論理が反転する。

【0068】

このような構成によれば、通信装置が正しい通信を行えなくなるおそれがある。これに対し、本実施形態の構成によれば、逆相印加状態においても、反転回路２１の作用により、受信回路の出力となる出力電圧ＶｏｕｔＰ、ＶｏｕｔＮのマンチェスター符号の論理が反転することはなく、通常印加状態と同じ論理を表したものとなり、その結果、通信装置による通信を正常に行い得ることができる。

【0069】

（その他の実施形態）
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で任意に変形、組み合わせ、あるいは拡張することができる。
上記各実施形態で示した数値などは例示であり、それに限定されるものではない。

【0070】

劣化抑制回路１、２２は、車載用途、産業機器向けなどに適用することができる通信装置の受信回路に用いられる差動対回路２などに限らず、各種の差動対回路を対象として、それらが備える一対のＭＯＳトランジスタの特性劣化を抑制することができる。また、上記各実施形態では、差動対回路として、一対のＮＭＯＳトランジスタであるＭＯＳトランジスタＱ１、Ｑ２を備えた構成を例示したが、差動対回路としては一対のＰＭＯＳトランジスタを備えた構成であってもよい。

【0071】

本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

【符号の説明】

【0072】

１、２２…劣化抑制回路、２…差動対回路、３、３Ａ、３Ｂ、３Ｈ、３Ｌ…切替回路、１１…第１電流回路、１２…第２電流回路、１３…第３電流回路、１４…第４電流回路、２１…反転回路、Ｑ１…第１トランジスタ、Ｑ２…第２トランジスタ、Ｑ３…第３トランジスタ、Ｑ４…第４トランジスタ、Ｒ１…第１抵抗、Ｒ２…第２抵抗。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】