知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024099870
(43)【公開日】2024-07-26
(54)【発明の名称】制御回路及び半導体記憶装置
(51)【国際特許分類】
H03L 7/081 20060101AFI20240719BHJP
【ＦＩ】
H03L7/081 180
【審査請求】有
【請求項の数】17
【出願形態】ＯＬ
(21)【出願番号】P 2023003465
(22)【出願日】2023-01-13
(71)【出願人】
【識別番号】512167426
【氏名又は名称】華邦電子股▲ふん▼有限公司
【氏名又は名称原語表記】Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ．
(74)【代理人】
【識別番号】100108833
【弁理士】
【氏名又は名称】早川 裕司
(74)【代理人】
【識別番号】100162156
【弁理士】
【氏名又は名称】村雨 圭介
(72)【発明者】
【氏名】奥野 晋也
【テーマコード（参考）】
5J106
【Ｆターム（参考）】
5J106AA03
5J106CC21
5J106CC59
5J106DD24
5J106EE09
5J106GG10
5J106HH02
5J106KK03
(57)【要約】
【課題】遅延動作の長期化を抑制し、ＤＬＬ回路を用いて内部クロック信号の遅延の調整を行うシーケンスを所定の実行期間内に完了することができる制御回路等を提供する。
【解決手段】制御回路は、入力クロック信号と出力クロック信号との位相差に基づいて入力クロック信号を遅延させて出力クロック信号を生成する遅延制御部１０を備えた制御回路であって、クロック制御部１７をさらに有し、クロック制御部は、位相差が第１所定量以上である場合には、入力クロック信号として、入力クロック信号の位相を第２所定量遅延させたクロック信号を入力クロックとして遅延制御部に入力する。
【選択図】図１
【解決手段】制御回路は、入力クロック信号と出力クロック信号との位相差に基づいて入力クロック信号を遅延させて出力クロック信号を生成する遅延制御部１０を備えた制御回路であって、クロック制御部１７をさらに有し、クロック制御部は、位相差が第１所定量以上である場合には、入力クロック信号として、入力クロック信号の位相を第２所定量遅延させたクロック信号を入力クロックとして遅延制御部に入力する。
【選択図】図１
【特許請求の範囲】
【請求項1】
入力クロック信号と出力クロック信号との位相差に基づいて前記入力クロック信号を遅延させて前記出力クロック信号を生成する遅延制御部を備えた制御回路であって、
クロック制御部をさらに有し、
前記クロック制御部は、前記位相差が第１所定量以上である場合には、
前記入力クロック信号として、前記入力クロック信号の位相を第２所定量遅延させたクロック信号を前記入力クロックとして前記遅延制御部に入力することを特徴とする制御回路。
クロック制御部をさらに有し、
前記クロック制御部は、前記位相差が第１所定量以上である場合には、
前記入力クロック信号として、前記入力クロック信号の位相を第２所定量遅延させたクロック信号を前記入力クロックとして前記遅延制御部に入力することを特徴とする制御回路。
【請求項2】
前記クロック制御部には、第１入力クロック信号と、前記第１入力クロック信号の位相を前記第２所定量遅延させた第２入力クロック信号とが入力され、
前記クロック制御部は、前記位相差が第１所定量以上である場合には、前記第２入力クロック信号を前記入力クロックに選択することを特徴とする請求項１記載の制御回路。
前記クロック制御部は、前記位相差が第１所定量以上である場合には、前記第２入力クロック信号を前記入力クロックに選択することを特徴とする請求項１記載の制御回路。
【請求項3】
前記クロック制御部は、遅延動作開始後の所定のタイミングで、前記位相差が前記第１所定量以上であるかどうかを判別することを特徴とする請求項１記載の制御回路。
【請求項4】
前記遅延制御部は、前記入力クロック信号と前記出力クロック信号との位相差を検出する位相検出部を有し、
前記位相検出部で検出された前記位相差が前記クロック制御部に入力されることを特徴とする請求項１記載の制御回路。
前記位相検出部で検出された前記位相差が前記クロック制御部に入力されることを特徴とする請求項１記載の制御回路。
【請求項5】
前記クロック制御部は、セレクト信号生成部と、前記セレクト信号生成部で生成されたセレクト信号が入力される内部クロック選択部とを備え、
前記セレクト信号生成部は、前記位相差が所定値以上であるかどうかであるかどうか示すセレクト信号を生成して、
前記内部クロック選択部は、前記セレクト信号に基づいて前記第１入力クロック信号及び前記第２入力クロック信号のいずれかを選択するように構成されたことを特徴とする請求項２記載の制御回路。
前記セレクト信号生成部は、前記位相差が所定値以上であるかどうかであるかどうか示すセレクト信号を生成して、
前記内部クロック選択部は、前記セレクト信号に基づいて前記第１入力クロック信号及び前記第２入力クロック信号のいずれかを選択するように構成されたことを特徴とする請求項２記載の制御回路。
【請求項6】
前記第１所定量が、１８０度であることを特徴とする請求項１記載の制御回路。
【請求項7】
前記第２所定量が、１８０度であることを特徴とする請求項１記載の制御回路。
【請求項8】
外部クロック信号が入力される入力バッファを備え、
前記入力バッファにおいて、前記外部クロック信号から前記第１入力クロック信号が生成されるとともに、前記外部クロック信号を反転させて前記第２入力クロック信号が生成されることを特徴とする請求項２記載の制御回路。
前記入力バッファにおいて、前記外部クロック信号から前記第１入力クロック信号が生成されるとともに、前記外部クロック信号を反転させて前記第２入力クロック信号が生成されることを特徴とする請求項２記載の制御回路。
【請求項9】
外部クロック信号が入力される入力バッファを備え、
前記入力バッファにおいて、前記外部クロック信号から前記第１入力クロック信号が生成されるとともに、前記外部クロック信号の補償クロック信号から前記第２入力クロック信号が生成されることを特徴とする請求項２記載の制御回路。
前記入力バッファにおいて、前記外部クロック信号から前記第１入力クロック信号が生成されるとともに、前記外部クロック信号の補償クロック信号から前記第２入力クロック信号が生成されることを特徴とする請求項２記載の制御回路。
【請求項10】
前記第２入力クロック信号の立ち上がりエッジと、前記出力クロック信号の立ち上がりエッジとの位相差に基づいて遅延動作を行うことを特徴とする請求項２記載の制御回路。
【請求項11】
前記遅延制御部は、遅延回路及びＤＬＬ制御部を備え、
前記遅延回路は、前記ＤＬＬ制御部によって設定された遅延量に基づいて前記出力クロック信号を生成することを特徴とする請求項１記載の制御回路。
前記遅延回路は、前記ＤＬＬ制御部によって設定された遅延量に基づいて前記出力クロック信号を生成することを特徴とする請求項１記載の制御回路。
【請求項12】
前記遅延制御部は、前記ＤＬＬ制御部に接続された位相検出部を備え、
前記位相検出部は、フィードバック信号及び参照クロック信号を受信して、前記参照クロック信号に対する前記フィードバック信号の位相の進み又は遅れを示す位相信号を生成することを特徴とする請求項１１記載の制御回路。
前記位相検出部は、フィードバック信号及び参照クロック信号を受信して、前記参照クロック信号に対する前記フィードバック信号の位相の進み又は遅れを示す位相信号を生成することを特徴とする請求項１１記載の制御回路。
【請求項13】
前記遅延制御部は、前記遅延回路及び前記位相検出部に接続されたレプリカ部を備え、
前記レプリカ部は、前記遅延回路によって生成された前記出力クロック信号を受信して、前記フィードバック信号を出力することを特徴とする請求項１２記載の制御回路。
前記レプリカ部は、前記遅延回路によって生成された前記出力クロック信号を受信して、前記フィードバック信号を出力することを特徴とする請求項１２記載の制御回路。
【請求項14】
請求項１記載の制御回路を備えることを特徴とする半導体記憶装置。
【請求項15】
前記半導体記憶装置はダイナミックランダムアクセスメモリであることを特徴とする請求項１４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、制御回路及び半導体記憶装置に関する。
【背景技術】
【0002】
半導体記憶装置の一種であるＤＲＡＭ（Dynamic Random Access Memory）は、キャパシタ（コンデンサ）に電荷を蓄えることによって情報を記憶し、電源が供給されなくなると、記憶された情報が失われる揮発性メモリである。ＤＲＡＭには、位相同期回路として遅延ロックループ（ＤＬＬ：Delay locked Loop）回路が設けられている。ＤＲＡＭは、ＤＬＬ回路を用いて、データ信号を出力するための内部クロック信号を、外部から入力された入力クロック信号に同期させて生成している。このようなＤＬＬ回路としては、例えば特許文献１に記載されているものが知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許公開２０１２／０１９４２４１号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ところで、ＤＬＬ回路を用いて内部クロック信号の遅延の調整を行う場合、例えば、ＤＬＬ回路のリセット動作と、ＤＬＬ回路の遅延（ロック）動作（例えば、遅延線を１本ずつ活性化させながら外部クロックと内部クロックとを同期させる動作）と、入力クロック信号と内部クロック信号との間の遅延クロックサイクル数を示すＮ値の検出動作と、を含むシーケンスが実行される。
【0005】
ここで、ＤＬＬ回路の遅延動作によるロック時間Ｔｄｌｌは、下記の式で表すことができる。
【0006】
Ｔｉｎｔ＋Ｔｄｌｌ＝Ｎ×ｔＣＫ
【0007】
上記式において、ＴｉｎｔはＤＬＬ回路における固有遅延時間を示し、ｔＣＫがクロックサイクルを示す。例えば半導体記憶装置内の温度等によってクロックサイクル（ｔＣＫ）が固有遅延時間（Ｔｉｎｔ）よりも長くなる場合、上記の式で示すようにＤＬＬ回路の遅延動作によるロック時間（Ｔｄｌｌ）も長期化してしまう。このようにロック時間が長期化すると、上記のシーケンス全体の実行時間が長くなってしまい、次のシーケンスの実行が遅延するおそれがある。特に、遅延が長期化すると、事前に定められたシーケンスの実行期間（ｔＤＬＬＫ）を超える虞がある。また、現在半導体集積回路の高速化に対応するために、シーケンス中の遅延動作はできるだけ高速化することが望ましい。
【0008】
特許文献１に記載の同期回路も、このような遅延動作の高速化を目的としたものであるが、構成が複雑であり、より簡易な構成であることが望ましい。
【0009】
本発明は上記課題に鑑みてなされたものであり、簡易な構成で、遅延動作の長期化を抑制することができる制御回路、半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【0010】
本発明の制御回路は、入力クロック信号と出力クロック信号との位相差に基づいて前記入力クロック信号を遅延させて前記出力クロック信号を生成する遅延制御部を備えた制御回路であって、クロック制御部をさらに有し、前記クロック制御部は、前記位相差が第１所定量以上である場合には、前記入力クロック信号として、前記入力クロック信号の位相を第２所定量遅延させたクロック信号を前記入力クロックとして前記遅延回路に入力することを特徴とする。
【0011】
本発明においては、クロック制御部が、前記位相差が第１所定量以上である場合には、前記入力クロック信号として、前記入力クロック信号の位相を第２所定量遅延させたクロック信号を前記入力クロックとして前記遅延回路に入力することで、当該第２所定量遅延させたクロック信号を用いて遅延動作をすることができるので、入力クロック信号と出力クロック信号との位相差を短縮化することができる。これにより、遅延動作の長期化を抑制することが可能である。
【0012】
前記クロック制御部には、第１入力クロック信号と、前記第１入力クロック信号の位相を前記第２所定量遅延させた第２入力クロック信号とが入力され、前記クロック制御部は、前記位相差が第１所定量以上である場合には、第２入力クロック信号を前記入力クロックに選択することが好ましい。第１入力クロック信号と第２入力クロック信号とから、位相差が第１所定量以上であるかどうかにより、いずれかを選択することができるように構成することで、第１入力クロックを第２所定量遅延させた第２クロック信号を生成するために、入力クロック信号を遅延させる必要がない。即ち、あらかじめこのように二つの入力クロックを生成しておくことで、制御に応じて入力クロック信号を遅延させる必要がないので、遅延動作の長期化をさらに抑制できるとともに、回路全体を簡易な構成とすることが可能である。
【0013】
前記クロック制御部は、前記遅延動作開始後の所定のタイミングで、前記位相差が前記第１所定量以上であるかどうかを判別することが好ましい。回路全体が安定した遅延動作開始後の所定のタイミングで位相差を判別することができる。
【0014】
前記遅延制御部は、前記入力クロック信号と前記出力クロック信号との位相差を検出する位相検出部を有し、前記位相検出部で検出された前記位相差が前記クロック制御部に入力されることが好ましい。遅延制御部が有する位相検出部で検出された位相差をクロック制御部に入力することで、制御回路全体を簡易な構成とすることが可能である。
【0015】
前記クロック制御部は、セレクト信号生成部と、前記セレクト信号生成部で生成されたセレクト信号が入力される内部クロック選択部とを備え、前記セレクト信号生成部は、前記位相差が所定値以上であるかどうかであるかどうか示すセレクト信号を生成して、前記内部クロック選択部は、前記セレクト信号に基づいて前記第１入力クロック信号及び前記第２入力クロック信号のいずれかを選択するように構成されたことが好ましい。このように構成されることで、回路全体を簡易な構成とすることが可能である。
【0016】
前記第１所定量が、１８０度であることが好ましい。第１所定量を１８０度とすることで、制御回路全体が制御しやすく、また、回路全体を簡易な構成とすることが可能である。
【0017】
前記第２所定量が、１８０度であることが好ましい。第２所定量を１８０度とすることで、制御回路全体が制御しやすく、また、回路全体を簡易な構成とすることが可能である。
【0018】
外部クロック信号が入力される入力バッファを備え、前記入力バッファにおいて、前記外部クロック信号から第１入力クロック信号が生成されるとともに、前記外部クロック信号を反転させて第２入力クロック信号が生成されることか、外部クロック信号が入力される入力バッファを備え、前記入力バッファにおいて、前記外部クロック信号から第１入力クロック信号が生成されるとともに、前記外部クロック信号の補償クロック信号から第２入力クロック信号が生成されることが好ましい。このように入力バッファを構成することで、第１入力クロック信号と第２入力クロック信号とを、安定して制御回路に供給でき、かつ、簡易に生成することが可能である。
【0019】
前記第２入力クロック信号の立ち上がりエッジと、前記出力クロック信号の立ち上がりエッジとの位相差に基づいて前記遅延動作を行うことが好ましい。このように両信号の立ち上がりエッジで遅延動作が行われることで、遅延動作にかかる時間が短縮され、その長期化を抑制できる。
【0020】
本発明の半導体記憶装置は、上述した何れかの制御回路を備えることを特徴とする。いずれかの制御回路を備えることで、シーケンスの実行時間を短縮することができ、シーケンスの実行時間が、シーケンスのあらかじめ定められた所定の期間を超えることがない制御回路を備えるので、所定のシーケンスからの復帰動作が早く、応答時間を短縮化することが可能である。
【0021】
本発明の好ましい実施形態としては、前記半導体記憶装置はダイナミックランダムアクセスメモリであることが挙げられる。
【発明の効果】
【0022】
本発明の制御回路、半導体記憶装置及び半導体記憶装置の制御方法によれば、遅延動作の長期化を抑制することができる。
【図面の簡単な説明】
【0023】
【図1】本発明の実施形態に係る制御回路の構成例を示すブロック図である。
【図2】（１）入力バッファの構成を示す図、（２）位相検出部の構成を示す図である。
【図3】クロック制御部の構成を示す図である。
【図4】（１）従来例の制御回路の構成例を示すブロック図、（２）従来例の制御回路内の入力クロック信号と遅延時間との関係を示すタイムチャートである。
【図5】（１）位相差が１８０度以上の場合の入力クロック信号と遅延時間との関係を示すタイムチャート、（２）位相差が１８０度未満の場合の入力クロック信号と遅延時間との関係を示すタイムチャートである。
【図6】（１）（２）本シーケンスと従来のシーケンスとの各状態を示す図である。
【図7】位相差が１８０度以上の場合の制御回路内の各部の信号の電圧の推移を示すタイムチャートである。
【図8】位相差が１８０度未満の場合の制御回路内の各部の信号の電圧の推移を示すタイムチャートである。
【図9】入力バッファの別の構成を示すブロック図である。
【発明を実施するための形態】
【0024】
以下、本発明の実施形態に係る制御回路、半導体記憶装置及び半導体記憶装置の制御方法について添付図面を参照して詳細に説明する。ただし、この実施形態は例示であり、本発明はこれに限定されるものではない。
【0025】
また、本明細書等における「第１」、「第２」等の表記は、或る構成要素を他の構成要素と区別するために使用されるものであって、当該構成要素の数、順序又は優先度等を限定するためのものではない。例えば、「第１要素」及び「第２要素」との記載が存在する場合、「第１要素」及び「第２要素」という２つの要素のみが採用されることを意味するものではないし、「第１要素」が「第２要素」に先行しなければならないことを意味するものでもない。
【0026】
図１に、本発明の実施形態に係るＤＬＬ回路１（制御回路）を示す。また、本実施形態において、制御回路は、例えばＤＲＡＭ等の半導体記憶装置に設けられている。
【0027】
なお、本実施形態では、説明を簡略化するために、ＤＲＡＭ等の半導体記憶装置に設けられている周知の構成（例えば、Ｎ値検出部、レイテンシ制御部、コマンドデコーダ、メモリセルアレイ、入出力用のインタフェース部等）が示されていない。
【0028】
ＤＬＬ回路１は、入力バッファ１１と、位相検出部１２と、ＤＬＬ制御部１３と、遅延回路１４と、レプリカ部１５と、出力バッファ１６と、クロック制御部１７と、を備えている。位相検出部１２、ＤＬＬ制御部１３、遅延回路１４、およびレプリカ部１５から、本実施形態の遅延制御部１０が構成される。なお、遅延制御部１０としては、少なくとも位相検出部１２、ＤＬＬ制御部１３及び遅延回路１４から構成されていればよい。ＤＬＬ回路１は、シーケンスが開始されると、初めにＤＬＬ回路１の遅延回路１４を初期状態にリセットするリセット動作を行い、その後、遅延回路１４で入力クロック信号を遅延させて所望の出力クロック信号を生成する遅延動作を行う。即ち、本実施形態では、シーケンス制御としては、リセット動作と遅延動作とがこの順で含まれる。
【0029】
入力バッファ１１は、入力バッファ１１に入力されるクロック信号ＣＬＫＴとクロック信号ＣＬＫＣとをバッファリングして、クロック信号ＣＬＫＴと同じ位相の第１クロック信号ｃｌｋ０００とクロック信号ＣＬＫＣと同じ位相の第２クロック信号ｃｌｋ１８０とを生成する。具体的には、図２（１）に示すように、入力バッファ１１は、アンプ１１１を備える。アンプ１１１には、外部クロック信号としての互いに相補な二つのクロック信号ＣＬＫＴと、クロック信号ＣＬＫＣとが入力される。入力されたクロック信号ＣＬＫＴとクロック信号ＣＬＫＣとは、アンプ１１１において増幅されて第１クロック信号ｃｌｋ０００及び第２クロック信号ｃｌｋ１８０とが生成される。第２クロック信号ｃｌｋ１８０は、第１クロック信号ｃｌｋ０００を反転したクロック信号として生成されている。
【0030】
図１に戻り、生成された第１クロック信号ｃｌｋ０００及び第２クロック信号ｃｌｋ１８０は、クロック制御部１７に入力され、かつ、第１クロック信号ｃｌｋ０００は、参照クロック信号ｒｅｆ＿ｃｌｋとして位相検出部１２にも入力される。即ち、参照クロック信号ｒｅｆ＿ｃｌｋは、第１クロック信号ｃｌｋ０００と同一である。
【0031】
クロック制御部１７には、さらに位相検出部１２から出力された位相信号ｕｐ／ｄｏｗｎと、リセット信号ｄｌｌ＿ｒｅｓｅｔ＿ｎとが入力される。リセット信号ｄｌｌ＿ｒｅｓｅｔ＿ｎは、ハイレベルの時リセット動作は終了したことを示す。詳しくは後述するが、クロック制御部１７は、位相信号ｕｐ／ｄｏｗｎに基づいて、第１クロック信号ｃｌｋ０００及び第２クロック信号ｃｌｋ１８０のいずれかを入力クロック信号ｉｎ＿ｃｌｋとして出力し、この入力クロック信号ｉｎ＿ｃｌｋは遅延回路１４に入力される。
【0032】
遅延回路１４は、ＤＬＬ制御部１３が設定した遅延量に基づいて、クロック制御部１７から入力された入力クロック信号ｉｎ＿ｃｌｋを遅延した遅延信号（出力クロック信号）ｄｌｌ＿ｃｌｋを生成して、出力バッファ１６及びレプリカ部１５へ送信する。出力バッファ１６に入力された遅延信号ｄｌｌ＿ｃｌｋは、出力バッファ１６内でバッファリングされて出力信号ＤＱＳとして出力される、レプリカ部１５は、遅延回路１４によって生成された遅延信号ｄｌｌ＿ｃｌｋをフィードバック信号ｆｂ＿ｃｌｋとして出力する。フィードバック信号ｆｂ＿ｃｌｋは、位相検出部１２へ入力される。
【0033】
位相検出部１２には、参照クロック信号ｒｅｆ＿ｃｌｋとフィードバック信号ｆｂ＿ｃｌｋとが入力される。位相検出部１２では、参照クロック信号ｒｅｆ＿ｃｌｋに対するフィードバック信号ｆｂ＿ｃｌｋの位相の進み（遅延が１８０度未満）又は遅れ（遅延が１８０度以上）を示す位相信号ｕｐ／ｄｏｗｎが生成され、ＤＬＬ制御部１３に入力される。
【0034】
具体的には、位相検出部１２は、図２（２）に示すように、Ｄ－フリップフロップ回路１２１から構成される。Ｄ－フリップフロップ回路１２１には、フィードバック信号ｆｂ＿ｃｌｋが入力信号として入力され、参照クロック信号ｒｅｆ＿ｃｌｋがクロック信号として入力され、また、出力信号として、位相信号ｕｐ／ｄｏｗｎが出力される。フィードバック信号ｆｂ＿ｃｌｋが参照クロック信号ｒｅｆ＿ｃｌｋに対して１８０度未満の遅延である場合には、生成される位相信号ｕｐ／ｄｏｗｎはハイレベル（ｕｐ）となり、フィードバック信号ｆｂ＿ｃｌｋが参照クロック信号ｒｅｆ＿ｃｌｋに対して１８０度以上の遅延である場合には、生成される位相信号ｕｐ／ｄｏｗｎはローレベル（ｄｏｗｎ）となる。
【0035】
図１に戻り、ＤＬＬ制御部１３は、位相検出部１２によって検出された位相差から遅延量を決定する。具体的に説明すると、ＤＬＬ制御部１３は、位相検出部１２からの位相信号ｕｐ／ｄｏｗｎにより、遅延動作における遅延量を示す信号として、複数のビットで構成された制御信号ｄｌｌ＿ｃｏｄｅを生成し、出力する。この出力された制御信号ｄｌｌ＿ｃｏｄｅは、遅延回路１４へ入力される。
【0036】
遅延回路１４は、遅延動作を行う可変遅延部である。具体的に説明すると、遅延回路１４は、制御信号ｄｌｌ＿ｃｏｄｅに応じて遅延線を活性化することにより、入力クロック信号ｉｎ＿ｃｌｋを遅延させて遅延信号ｄｌｌ＿ｃｌｋを生成する。
【0037】
また、ＤＬＬ制御部１３は、位相信号ｕｐ／ｄｏｗｎに基づいて、入力クロック信号ｉｎ＿ｃｌｋと遅延信号ｄｌｌ＿ｃｌｋに対応するフィードバック信号ｆｂ＿ｃｌｋとが所定の範囲に収束したと判断した場合には、遅延動作が終了したと判別する。これにより、遅延動作が終了する。
【0038】
このように、本実施形態のＤＬＬ回路１では、遅延制御部１０は、入力クロック信号ｉｎ＿ｃｌｋと遅延信号ｄｌｌ＿ｃｌｋであるフィードバック信号ｆｂ＿ｃｌｋとの位相差に基づいて、入力クロック信号ｉｎ＿ｃｌｋを遅延させて遅延信号ｄｌｌ＿ｃｌｋを生成する。以下、この遅延制御部１０に入力される入力クロック信号ｉｎ＿ｃｌｋの制御を行うクロック制御部１７について説明する。
【0039】
クロック制御部１７には、位相信号ｕｐ／ｄｏｗｎ、リセット信号ｄｌｌ＿ｒｅｓｅｔ＿ｎ、第１クロック信号ｃｌｋ０００及び第２クロック信号ｃｌｋ１８０が入力される。クロック制御部１７は、第１クロック信号ｃｌｋ０００及び第２クロック信号ｃｌｋ１８０のいずれかを入力クロック信号ｉｎ＿ｃｌｋとして選択し、入力クロック信号ｉｎ＿ｃｌｋを遅延回路１４に出力するものである。クロック制御部１７は、遅延動作前は、第１クロック信号ｃｌｋ０００を入力クロック信号ｉｎ＿ｃｌｋとして選択する。遅延動作が開始されると、位相信号ｕｐ／ｄｏｗｎに従って、第１クロック信号ｃｌｋ０００及び第２クロック信号ｃｌｋ１８０のいずれかを入力クロック信号ｉｎ＿ｃｌｋとして選択する。
【0040】
クロック制御部１７の構成の詳細を、図３を用いて説明する。クロック制御部１７は、タイミング信号生成部１７１と、セレクト信号生成部１７２と、内部クロック選択部１７３とを備える。
【0041】
タイミング信号生成部１７１は、遅延動作開始後の所定期間経過時に、所定期間経過のタイミングを示すタイミング信号ｓｅｌ＿ｃｌｋを生成し、セレクト信号生成部１７２へ入力する。この所定期間は、リセット動作後にクロックの選択を行うにあたりＤＬＬ回路１が安定してからクロックの選択を行うためのものである。
【0042】
セレクト信号生成部１７２は、タイミング信号ｓｅｌ＿ｃｌｋが所定期間経過のタイミングを示している場合、遅延制御部１０の入力クロック信号（参照クロック信号ｒｅｆ＿ｃｌｋ）と出力クロック信号（フィードバック信号ｆｂ＿ｃｌｋ）との位相差が１８０度以上であるかどうかを判断し、判断結果を示すセレクト信号ｓｅｌ１８０を生成して内部クロック選択部１７３に入力する。ここで、遅延制御部１０の入力クロック信号と出力クロック信号との位相差が１８０度以上であるかどうかの判断については、位相信号ｕｐ／ｄｏｗｎを用いる。位相信号ｕｐ／ｄｏｗｎは、上述のようにフィードバック信号ｆｂ＿ｃｌｋ（遅延制御部１０の出力クロック信号と同位相）が参照クロック信号ｒｅｆ＿ｃｌｋ（遅延制御部１０の入力クロック信号と同位相）に対して１８０度未満の遅延である場合には、ハイレベル（ｕｐ）となり、１８０度以上の遅延である場合には、生成される位相信号ｕｐ／ｄｏｗｎはローレベル（ｄｏｗｎ）であるので、この位相信号ｕｐ／ｄｏｗｎを用いて簡易に判断することができる。即ち、セレクト信号生成部１７２は、タイミング信号ｓｅｌ＿ｃｌｋが所定期間経過のタイミングを示している場合、位相信号ｕｐ／ｄｏｗｎが１８０度以上であるかどうかを判断し、判断結果を示すセレクト信号ｓｅｌ１８０を生成して内部クロック選択部１７３に入力する。
【0043】
内部クロック選択部１７３は、このセレクト信号ｓｅｌ１８０が示す判断結果に基づいて、入力クロック信号ｉｎ＿ｃｌｋとして第１クロック信号ｃｌｋ０００及び第２クロック信号ｃｌｋ１８０のいずれかを選択し、入力クロック信号ｉｎ＿ｃｌｋを出力する。
【0044】
クロック制御部１７を図４～６を用いてさらに説明する。
図４（１）に示す従来例では、ＤＬＬ回路１Ａは、クロック制御部１７を有していない点で本実施形態とは異なる。ＤＬＬ回路１Ａは、入力バッファ１１Ａから出力されたクロック信号ＣＫが遅延制御部１０Ａ（位相検出部１２Ａ、ＤＬＬ制御部１３Ａ及び遅延回路１４Ａ）へ入力されて、遅延信号ｄｌｌ＿ｃｌｋが出力されている。このような構成の従来例では、図４（２）に示すように、クロック信号ＣＫが時間ｔ１でローレベルからハイレベルに変化するのに対し、フィードバック信号ｆｂ＿ｃｌｋが、固有遅延Ｔｉｎｔ分遅れて時間ｔ２でローレベルからハイレベルに変化するとすれば、期間ｔ１～ｔ２はクロック信号ＣＫの半周期未満であるので、フィードバック信号ｆｂ＿ｃｌｋがクロック信号ＣＫの周期に対して１８０度以上遅延している。そして、クロック信号ＣＫとフィードバック信号ｆｂ＿ｃｌｋ（即ち出力信号ＤＱＳ）とが同期するように、遅延回路１４Ａがクロック信号ＣＫに対して遅延動作を行うと、時間ｔ５でクロック信号ＣＫの立ち上がりエッジと出力信号ＤＱＳの立ち上がりエッジとが一致する。このように、従来例では、遅延動作前のフィードバック信号ｆｂ＿ｃｌｋがクロック信号ＣＫに対してクロック周期の半周期以上の遅延、即ち位相差が１８０度以上となっている場合には、遅延動作により解消すべき遅延分であるロック時間Ｔｄｌｌは期間ｔ２～ｔ５となるので、遅延動作が長期化してしまう可能性がある。
図４（１）に示す従来例では、ＤＬＬ回路１Ａは、クロック制御部１７を有していない点で本実施形態とは異なる。ＤＬＬ回路１Ａは、入力バッファ１１Ａから出力されたクロック信号ＣＫが遅延制御部１０Ａ（位相検出部１２Ａ、ＤＬＬ制御部１３Ａ及び遅延回路１４Ａ）へ入力されて、遅延信号ｄｌｌ＿ｃｌｋが出力されている。このような構成の従来例では、図４（２）に示すように、クロック信号ＣＫが時間ｔ１でローレベルからハイレベルに変化するのに対し、フィードバック信号ｆｂ＿ｃｌｋが、固有遅延Ｔｉｎｔ分遅れて時間ｔ２でローレベルからハイレベルに変化するとすれば、期間ｔ１～ｔ２はクロック信号ＣＫの半周期未満であるので、フィードバック信号ｆｂ＿ｃｌｋがクロック信号ＣＫの周期に対して１８０度以上遅延している。そして、クロック信号ＣＫとフィードバック信号ｆｂ＿ｃｌｋ（即ち出力信号ＤＱＳ）とが同期するように、遅延回路１４Ａがクロック信号ＣＫに対して遅延動作を行うと、時間ｔ５でクロック信号ＣＫの立ち上がりエッジと出力信号ＤＱＳの立ち上がりエッジとが一致する。このように、従来例では、遅延動作前のフィードバック信号ｆｂ＿ｃｌｋがクロック信号ＣＫに対してクロック周期の半周期以上の遅延、即ち位相差が１８０度以上となっている場合には、遅延動作により解消すべき遅延分であるロック時間Ｔｄｌｌは期間ｔ２～ｔ５となるので、遅延動作が長期化してしまう可能性がある。
【0045】
これに対し、本実施形態では、位相信号ｕｐ／ｄｏｗｎに従って、第１クロック信号ｃｌｋ０００及び第２クロック信号ｃｌｋ１８０のいずれかを入力クロック信号ｉｎ＿ｃｌｋとして遅延回路１４（遅延制御部１０）に入力するクロック制御部１７を有することで遅延動作の長期化を抑制している。まず、遅延動作前に遅延制御部１０に入力される入力クロック信号ｉｎ＿ｃｌｋは、第１クロック信号ｃｌｋ０００であるので、入力クロック信号ｉｎ＿ｃｌｋと第１クロック信号ｃｌｋ０００とは同位相である。この第１クロック信号ｃｌｋ０００と、遅延制御部１０から出力される遅延信号ｄｌｌ＿ｃｌｋとは同位相のフィードバック信号ｆｂ＿ｃｌｋとの位相差が１８０度以上である場合には、クロック制御部１７は、第２クロック信号ｃｌｋ１８０を入力クロック信号ｉｎ＿ｃｌｋとして遅延回路１４に出力する。これにより、遅延回路１４からの出力クロック信号と同位相のｆｂ＿ｃｌｋも１８０度遅延する。その結果、遅延制御部１０では、第２クロック信号ｃｌｋ１８０の立ち上がりエッジとこの１８０度遅延したフィードバック信号ｆｂ＿ｃｌｋの立ち上がりエッジとの位相差に従い遅延動作を行うことにより、入力クロック信号ｉｎ＿ｃｌｋとフィードバック信号ｆｂ＿ｃｌｋとの同期が早期に終了し、所望の出力信号ＤＱＳを生成することができる。
【0046】
遅延動作後フィードバック信号ｆｂ＿ｃｌｋと入力クロック信号ｉｎ＿ｃｌｋとの位相差が１８０度以上の場合を具体的に説明する。図５（１）に示すように、入力クロック信号ｉｎ＿ｃｌｋ、第１クロック信号ｃｌｋ０００が時間ｔ１１でローレベルからハイレベルに変化するのに対し、フィードバック信号ｆｂ＿ｃｌｋが、固有遅延Ｔｉｎｔ分遅れて時間ｔ１２でローレベルからハイレベルに変化する。この位相差を示す期間ｔ１１～ｔ１２はクロック信号ＣＫの半周期未満であるので、フィードバック信号ｆｂ＿ｃｌｋが入力クロック信号ｉｎ＿ｃｌｋの周期に対して１８０度以上遅延している。この場合、クロック制御部１７は、入力クロック信号ｉｎ＿ｃｌｋとして第２クロック信号ｃｌｋ１８０を選択する。これにより、遅延制御部１０は、時間ｔ１３での第２クロック信号ｃｌｋ１８０の立ち上がりエッジと、時間ｔ１４での１８０度遅延したフィードバック信号ｆｂ＿ｃｌｋの立ち上がりエッジとが同一のタイミングとなる（第２クロック信号ｃｌｋ１８０とフィードバック信号ｆｂ＿ｃｌｋとが同期する）ように、第２入力クロック信号ｃｌｋ１８０に対して遅延動作を行う。この結果、遅延動作により解消しなければならない遅延分であるロック時間Ｔｄｌｌは期間ｔ１４～ｔ１５となる。
【0047】
これをまとめると、図６（１）に示すように、従来例では、遅延制御部１０における入力クロック信号と出力クロック信号との位相差が１８０度以上である場合には、ロック時間Ｔｄｌｌが長期化することで、シーケンス全体の時間が長期化していた。これに対し、本実施形態では、遅延制御部１０における入力クロック信号と出力クロック信号との位相差が１８０度以上である場合には、第２入力クロック信号ｃｌｋ１８０を入力クロック信号ｉｎ＿ｃｌｋとすることができるようにＤＬＬ回路１を構成しているので、早期に遅延動作を完了することができ、シーケンス全体の時間を短縮化することができる。
【0048】
また、遅延動作後フィードバック信号ｆｂ＿ｃｌｋと入力クロック信号ｉｎ＿ｃｌｋとの位相差が１８０度未満の場合を図５（２）に示す。この場合は、位相差は小さいので、入力クロック信号ｉｎ＿ｃｌｋとしては、クロック信号ｃｌｋ０００を選択する。これにより、従来例と同様に、時間ｔ２１でのクロック信号ｃｌｋ０００の立ち上がりエッジと、時間ｔ２２でのフィードバック信号ｆｂ＿ｃｌｋの立ち上がりエッジとが一致するように、遅延回路１４がｃｌｋ０００に対して遅延動作を行う結果、固有遅延Ｔｉｎｔは期間ｔ２１～ｔ２２であり、ロック時間Ｔｄｌｌは期間ｔ２２～ｔ２３となる。このように遅延動作が行われた場合、図６（２）に示すように、従来、遅延が１８０度未満である場合と同様に早期に遅延動作を行うことができ、シーケンス全体の時間は短縮化した状態を保つことができる。
【0049】
図３に戻り、このような動作を実現するクロック制御部１７の具体的構成を説明する。なお、クロック制御部１７の構成は下記に例示するものに限定されないのはもちろんである。
【0050】
タイミング信号生成部１７１は、複数のフリップフロップ回路７１～７４と、ＮＡＮＤ回路７５を有する。フリップフロップ回路７１～７４は図中では４つ例示しているが、この数は限定されず、回路の安定に要する所定期間の長さに応じて適宜変更可能である。
【0051】
複数のフリップフロップ回路７１～７４は、直列に接続されている。最も上流側のフリップフロップ回路７１には、外部から入力されるリセット信号ｄｌｌ＿ｒｅｓｅｔ＿ｎが入力信号として入力される。これ以外のフリップフロップ回路７２～７４には、隣接する上流側のフリップフロップ回路７１～７３の出力信号がそれぞれ入力信号として入力される。複数のフリップフロップ回路７１～７４には、それぞれクロック信号として第１クロック信号ｃｌｋ０００が反転して入力される。さらに、リセット信号ｄｌｌ＿ｒｅｓｅｔ＿ｎが反転して複数のフリップフロップ回路７１～７４にそれぞれ入力される。最も下流側のフリップフロップ回路７４の出力信号はＮＡＮＤ回路７５に反転されて入力される。また、ＮＡＮＤ回路７５には、フリップフロップ回路７４の上流側に隣接するフリップフロップ回路７３の出力が入力されるとともに、第１クロック信号ｃｌｋ０００が入力される。ＮＡＮＤ回路７５では、これらの入力信号がＮＡＮＤ演算されることで、タイミング信号ｓｅｌ＿ｃｌｋが出力される。
【0052】
タイミング信号生成部１７１の動作を説明する。入力されるリセット信号ｄｌｌ＿ｒｅｓｅｔ＿ｎがローレベルからハイレベルに変化すると、この変化が複数のフリップフロップ回路７１～７４により所定期間保持されてフリップフロップ回路７４からＮＡＮＤ回路７５に入力される。ＮＡＮＤ回路７５には、フリップフロップ回路７３の出力信号と、フリップフロップ回路７４の出力信号と、第1クロック信号ｃｌｋ０００が入力されているので、フリップフロップ回路７４からの出力がハイレベルとなると、ＮＡＮＤ回路７５でタイミング信号ｓｅｌ＿ｃｌｋがハイレベル（アサ―ト）で生成され、出力される。これ以外の場合、ＮＡＮＤ回路７５でタイミング信号ｓｅｌ＿ｃｌｋはローレベルで生成され、出力される。これにより、リセット動作後に遅延動作が始まってから所定のタイミングでのみ、タイミング信号ｓｅｌ＿ｃｌｋがハイレベルで出力される。即ち、タイミング信号ｓｅｌ＿ｃｌｋは、ワンショット信号として生成される。
【0053】
セレクト信号生成部１７２は、フリップフロップ回路７６からなる。フリップフロップ回路７６には、入力信号として位相信号ｕｐ／ｄｏｗｎが反転して入力され、クロック信号としてタイミング信号ｓｅｌ＿ｃｌｋが入力される。また、リセット信号ｄｌｌ＿ｒｅｓｅｔ＿ｎが反転して入力される。そして、フリップフロップ回路７６からは出力信号としてセレクト信号ｓｅｌ１８０が出力される。上述のように、タイミング信号ｓｅｌ＿ｃｌｋは遅延動作開始後の所定期間経過時のみローレベルからハイレベルに変化するワンショット信号であるので、セレクト信号生成部１７２が、遅延動作開始後の所定のタイミングでのみ、遅延が１８０度以上であるかどうかを判断することができる。
【0054】
セレクト信号生成部１７２の動作を説明する。セレクト信号生成部１７２では、タイミング信号ｓｅｌ＿ｃｌｋがローレベルからハイレベルで入力される立ち上がりエッジにおいて、リセット信号ｄｌｌ＿ｒｅｓｅｔ＿ｎがハイレベルであり、位相信号ｕｐ／ｄｏｗｎがハイレベル（ｕｐ）である場合には、セレクト信号ｓｅｌ１８０はローレベルを維持する。この場合は、遅延制御部１０への入力信号の位相差が１８０度未満であるので、セレクト信号ｓｅｌ１８０が、第２クロック信号ｃｌｋ１８０を選択しないことを示すローレベルで出力される。他方で、タイミング信号ｓｅｌ＿ｃｌｋがローレベルからハイレベルで入力される立ち上がりエッジにおいて、リセット信号ｄｌｌ＿ｒｅｓｅｔ＿ｎがハイレベルであり、位相信号ｕｐ／ｄｏｗｎがローレベル（ｄｏｗｎ）である場合には、セレクト信号ｓｅｌ１８０は第２クロック信号ｃｌｋ１８０を選択することを示すハイレベルで出力される。
【0055】
内部クロック選択部１７３は、マルチプレクサ７７からなり、セレクト信号ｓｅｌ１８０に応じて、入力される第１クロック信号ｃｌｋ０００及び第２クロック信号ｃｌｋ１８０のいずれかを選択して入力クロック信号ｉｎ＿ｃｌｋとして出力するように構成されている。即ち、セレクト信号ｓｅｌ１８０が第２クロック信号ｃｌｋ１８０を選択することを示すハイレベルである場合には、マルチプレクサ７７からは第２クロック信号ｃｌｋ１８０が出力され、それ以外の場合には、マルチプレクサ７７からは第１クロック信号ｃｌｋ０００が出力される。
【0056】
このように、クロック制御部１７は、簡易な構成で、位相信号ｕｐ／ｄｏｗｎに従って、第１クロック信号ｃｌｋ０００及び第２クロック信号ｃｌｋ１８０のいずれかを入力クロック信号ｉｎ＿ｃｌｋとして設定し、遅延回路１４に入力することができる。これにより、本実施形態のＤＬＬ回路１は、遅延動作の長期化を抑制することが可能である。
【0057】
次に、クロック制御部１７を有する本実施形態のＤＬＬ回路１の動作を図７、８に示すフローチャートを用いて説明する。
【0058】
図７は、フィードバック信号ｆｂ＿ｃｌｋと入力クロック信号ｉｎ＿ｃｌｋとの位相差が１８０度以上である場合を示す。はじめに、本シーケンスが始まり、まずＤＬＬリセット状態となる。この状態では、入力クロック信号ｉｎ＿ｃｌｋは、第１クロック信号ｃｌｋ０００であり、フィードバック信号ｆｂ＿ｃｌｋと入力クロック信号ｉｎ＿ｃｌｋとの位相差は１８０度以上となっている。その後、ＤＬＬリセット状態が時間ｔ３１で終了して、リセット信号ｄｌｌ＿ｒｅｓｅｔ＿ｎがローレベルからハイレベルに変化する。ＤＬＬ回路の状態としては、ＤＬＬリセット状態が時間ｔ３１で終了すると同時に、遅延動作が始まる。
【0059】
そして、時間ｔ３２でタイミング信号生成部１７１において、所定期間が経過しタイミング信号ｓｅｌ＿ｃｌｋがローレベルからハイレベルに変化する。この時間ｔ３２では、リセット信号ｄｌｌ＿ｒｅｓｅｔ＿ｎがハイレベルであり、かつ、位相信号ｕｐ／ｄｏｗｎはローレベル（ｄｏｗｎ）である。タイミング信号ｓｅｌ＿ｃｌｋの立ち上がりエッジにおいて、セレクト信号生成部１７２にハイレベルであるリセット信号ｄｌｌ＿ｒｅｓｅｔ＿ｎとローレベルである位相信号ｕｐ／ｄｏｗｎとが入力されていることで、セレクト信号ｓｅｌ１８０がローレベルからハイレベルとなって出力される。これにより、クロック制御部１７から出力される入力クロック信号ｉｎ＿ｃｌｋは、第２クロック信号ｃｌｋ１８０となるので、入力クロック信号ｉｎ＿ｃｌｋは時間ｔ３２から時間ｔ３３までは第２クロック信号ｃｌｋ１８０と同様にローレベルが維持される。
【0060】
入力クロック信号ｉｎ＿ｃｌｋは、時間ｔ３３で第２クロック信号ｃｌｋ１８０の立ち上がりに従って、ローレベルからハイレベルに変化する。また、入力クロック信号ｉｎ＿ｃｌｋとして第２クロック信号ｃｌｋ１８０が選択されていることにより、フィードバック信号ｆｂ＿ｃｌｋも１８０度遅延して、時間ｔ３２から時間ｔ３４までローレベルが維持されて、時間ｔ３４においてローレベルからハイレベルに変化する。このようにフィードバック信号ｆｂ＿ｃｌｋがローレベルからハイレベルに変化することで、時間ｔ３５で、位相信号ｕｐ／ｄｏｗｎは、ローレベルからハイレベルに変化する。即ち、フィードバック信号ｆｂ＿ｃｌｋと入力クロック信号ｉｎ＿ｃｌｋとの位相差が小さく（１８０度未満）になっている。
【0061】
遅延回路１４では、この位相信号ｕｐ／ｄｏｗｎに基づいて、第２クロック信号ｃｌｋ１８０である入力クロック信号ｉｎ＿ｃｌｋを遅延させ、時間ｔ３６で所望の位相差になったと判断して遅延動作を終了する。
【0062】
次に、フィードバック信号ｆｂ＿ｃｌｋと入力クロック信号ｉｎ＿ｃｌｋとの位相差が１８０度未満である場合のＤＬＬ回路１の動作を図８に示すフローチャートを用いて説明する。
【0063】
はじめに、本シーケンス制御が始まり、まずＤＬＬ回路１の状態は、ＤＬＬリセット状態となる。その後、リセット動作が時間ｔ４１で終了して、リセット信号ｄｌｌ＿ｒｅｓｅｔ＿ｎがローレベルからハイレベルに変化する。リセット動作が時間ｔ４１で終了すると同時に、ＤＬＬ回路１では遅延動作が始まる。
【0064】
そして、時間ｔ４２でタイミング信号生成部１７１において、タイミング信号ｓｅｌ＿ｃｌｋがローレベルからハイレベルに変化する。この時間ｔ４２では、リセット信号ｄｌｌ＿ｒｅｓｅｔ＿ｎがハイレベルであり、かつ、位相信号ｕｐ／ｄｏｗｎはｕｐ（ハイレベル）である。タイミング信号ｓｅｌ＿ｃｌｋの立ち上がりエッジにおいて、セレクト信号生成部１７２では、ハイレベルであるリセット信号ｄｌｌ＿ｒｅｓｅｔ＿ｎとハイレベルである位相信号ｕｐ／ｄｏｗｎとが入力されることで、セレクト信号ｓｅｌ１８０はローレベルが維持される。これにより、入力クロック信号ｉｎ＿ｃｌｋとして、第１クロック信号ｃｌｋ０００が選択されるので、入力クロック信号ｉｎ＿ｃｌｋは第１クロック信号ｃｌｋ０００と同様に時間ｔ４２から時間ｔ４３まではハイレベルが維持される。また、入力クロック信号ｉｎ＿ｃｌｋがクロック信号ｃｌｋ０００となるので、フィードバック信号ｆｂ＿ｃｌｋも１８０度遅延はしない。
【0065】
遅延回路１４では、この位相信号ｕｐ／ｄｏｗｎに基づいて、第１クロック信号ｃｌｋ０００である入力クロック信号ｉｎ＿ｃｌｋを遅延させ、時間ｔ４４で所望の位相差になったと判断して遅延動作を終了する。
【0066】
このように、クロック制御部１７は、簡易な構成で、位相信号ｕｐ／ｄｏｗｎに従って、第１クロック信号ｃｌｋ０００及び第２クロック信号ｃｌｋ１８０のいずれかを入力クロック信号ｉｎ＿ｃｌｋとして設定し、遅延回路１４（遅延制御部１０）に入力することができる。これにより、ＤＬＬ回路１では、遅延動作の長期化を抑制することが可能である。
【0067】
以下、本発明の変形例について説明する。
【0068】
上述した実施形態におけるＤＬＬ回路１の構成は一例であり、適宜変更されてもよいし、他の様々な構成が採用されてもよい。例えば、図９に示すように、入力バッファ１１を構成してもよい。この場合には、入力バッファ１１は、アンプ１１２と、インバータ１１３とを備える。アンプ１１２には、外部クロック信号としての互いに相補な関係のクロック信号ＣＬＫＴとクロック信号ＣＬＫＣとが入力される。入力された互いに相補なクロック信号ＣＬＫＴとクロック信号ＣＬＫＣがアンプ１１２において増幅され、アンプ１１２はクロック信号ＣＬＫＴと同相の第１クロック信号ｃｌｋ０００のみを出力する。また、この第１クロック信号ｃｌｋ０００は、インバータ１１３に入力され、第１クロック信号ｃｌｋ０００を反転した第２クロック信号ｃｌｋ１８０が生成される。上述した実施形態では、いずれの信号もアンプ１１１から出力されていることから、第１クロック信号ｃｌｋ０００と第２クロック信号ｃｌｋ１８０とは互いにｃｍｏｓｇａｔｅ段数は同一であったが、図９に示す実施形態においては、第１クロック信号ｃｌｋ０００と第２クロック信号ｃｌｋ１８０とはインバータ１１３の一段分だけそのｃｍｏｓｇａｔｅ段数は互いに異なることになる。
【0069】
また、上述した実施形態では、入力クロック信号ｉｎ＿ｃｌｋと遅延信号ｄｌｌ＿ｃｌｋ（フィードバック信号ｆｂ＿ｃｌｋ）との位相差が１８０度以上であるかどうかにより制御を変更したが、この位相差は所望の値とすることができる。また、第２クロック信号ｃｌｋ１８０は、第１クロック信号ｃｌｋ０００に対して入力クロック信号の位相を１８０度遅延させたものであったが、この位相差も所望の値とすることができる。他方で、上述した実施形態のようにいずれも１８０度とすることで制御が簡単であり、また、回路全体の構成も簡易なものとすることができる。さらに、第１クロック信号ｃｌｋ０００と第２クロック信号ｃｌｋ１８０とを予め生成しておき、これらを選択することができるように構成していたが、これも限定されない。例えば、あらかじめ３以上の位相の異なるクロック信号を生成してもよいし、遅延動作時に複数の位相の異なるクロック信号を生成するように構成してもよい。
【0070】
また、本実施形態では、構成を簡易なものすべく、遅延制御部１０が通常有する位相検出部１２を用いて入力クロック信号ｉｎ＿ｃｌｋと遅延信号ｄｌｌ＿ｃｌｋ（フィードバック信号ｆｂ＿ｃｌｋ）との位相差を検出したが、これに限定されず、別途位相検出部を設けてもよい。
【0071】
なお、上述した実施形態では、制御回路を備える半導体記録装置がＤＲＡＭである場合を一例として説明したが、本発明は、この場合に限定されない。例えば、半導体記憶装置は、ＳＲＡＭ（Static Random Access Memory）や、フラッシュメモリや、他の半導体記憶装置であってもよい。
【0072】
以上説明した実施形態及び変形例は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記実施形態及び変形例に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。
【符号の説明】
【0073】
１…ＤＬＬ回路
１０…遅延制御部
１１…入力バッファ
１２…位相検出部
１３…ＤＬＬ制御部
１４…遅延回路
１５…レプリカ部
１６…出力バッファ
１７…クロック制御部
ｆｂ＿ｃｌｋ…フィードバック信号
ｉｎ＿ｃｌｋ…入力クロック信号
ｃｌｋ０００…第１クロック信号
ｃｌｋ１８０…第２クロック信号
ｕｐ／ｄｏｗｎ…位相信号
１０…遅延制御部
１１…入力バッファ
１２…位相検出部
１３…ＤＬＬ制御部
１４…遅延回路
１５…レプリカ部
１６…出力バッファ
１７…クロック制御部
ｆｂ＿ｃｌｋ…フィードバック信号
ｉｎ＿ｃｌｋ…入力クロック信号
ｃｌｋ０００…第１クロック信号
ｃｌｋ１８０…第２クロック信号
ｕｐ／ｄｏｗｎ…位相信号
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【手続補正書】
【提出日】2024-06-04
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
入力クロック信号と出力クロック信号との位相差であって、前記出力クロック信号と、前記出力クロック信号よりも後の時間に遷移した入力クロック信号と、の間の位相差に基づいて前記入力クロック信号を遅延させて前記出力クロック信号を生成する遅延制御部を備えた制御回路であって、
クロック制御部をさらに有し、
前記クロック制御部は、前記位相差が第１所定量以上である場合には、
前記入力クロック信号の位相を第２所定量遅延させたクロック信号を前記入力クロック信号として前記遅延制御部に入力し、
第１入力クロック信号と、前記第１入力クロック信号の位相を前記第２所定量遅延させた第２入力クロック信号と、が前記クロック制御部に入力され、
前記クロック制御部は、前記位相差が前記第１所定量以上である場合に、前記第２入力クロック信号を前記入力クロック信号として選択し、
前記クロック制御部は、タイミング信号生成部と、セレクト信号生成部と、内部クロック選択部と、を備え、
前記タイミング信号生成部は、遅延動作開始後の所定期間経過時に、所定期間経過のタイミングを示すタイミング信号を生成し、前記タイミング信号は、前記セレクト信号生成部に入力されることを特徴とする制御回路。
クロック制御部をさらに有し、
前記クロック制御部は、前記位相差が第１所定量以上である場合には、
前記入力クロック信号の位相を第２所定量遅延させたクロック信号を前記入力クロック信号として前記遅延制御部に入力し、
第１入力クロック信号と、前記第１入力クロック信号の位相を前記第２所定量遅延させた第２入力クロック信号と、が前記クロック制御部に入力され、
前記クロック制御部は、前記位相差が前記第１所定量以上である場合に、前記第２入力クロック信号を前記入力クロック信号として選択し、
前記クロック制御部は、タイミング信号生成部と、セレクト信号生成部と、内部クロック選択部と、を備え、
前記タイミング信号生成部は、遅延動作開始後の所定期間経過時に、所定期間経過のタイミングを示すタイミング信号を生成し、前記タイミング信号は、前記セレクト信号生成部に入力されることを特徴とする制御回路。
【請求項2】
前記クロック制御部は、遅延動作開始後の所定のタイミングで、前記位相差が前記第１所定量以上であるかどうかを判別することを特徴とする請求項１記載の制御回路。
【請求項3】
前記遅延制御部は、前記入力クロック信号と前記出力クロック信号との位相差を検出する位相検出部を有し、
前記位相検出部で検出された前記位相差が前記クロック制御部に入力されることを特徴とする請求項１記載の制御回路。
前記位相検出部で検出された前記位相差が前記クロック制御部に入力されることを特徴とする請求項１記載の制御回路。
【請求項4】
前記セレクト信号生成部で生成されたセレクト信号は、前記内部クロック選択部に入力され、
前記セレクト信号生成部は、前記位相差が所定値以上であるかどうかであるかどうか示すセレクト信号を生成して、
前記内部クロック選択部は、前記セレクト信号に基づいて前記第１入力クロック信号及び前記第２入力クロック信号のいずれかを選択するように構成されたことを特徴とする請求項１記載の制御回路。
前記セレクト信号生成部は、前記位相差が所定値以上であるかどうかであるかどうか示すセレクト信号を生成して、
前記内部クロック選択部は、前記セレクト信号に基づいて前記第１入力クロック信号及び前記第２入力クロック信号のいずれかを選択するように構成されたことを特徴とする請求項１記載の制御回路。
【請求項5】
前記第１所定量及び／又は前記第２所定量が、１８０度であることを特徴とする請求項１記載の制御回路。
【請求項6】
外部クロック信号が入力される入力バッファを備え、
前記入力バッファにおいて、前記外部クロック信号から前記第１入力クロック信号が生成されるとともに、前記第１入力クロック信号を反転させて前記第２入力クロック信号が生成されることを特徴とする請求項１記載の制御回路。
前記入力バッファにおいて、前記外部クロック信号から前記第１入力クロック信号が生成されるとともに、前記第１入力クロック信号を反転させて前記第２入力クロック信号が生成されることを特徴とする請求項１記載の制御回路。
【請求項7】
外部クロック信号が入力される入力バッファを備え、
前記入力バッファにおいて、前記外部クロック信号から前記第１入力クロック信号が生成されるとともに、前記外部クロック信号の補償クロック信号から前記第２入力クロック信号が生成されることを特徴とする請求項１記載の制御回路。
前記入力バッファにおいて、前記外部クロック信号から前記第１入力クロック信号が生成されるとともに、前記外部クロック信号の補償クロック信号から前記第２入力クロック信号が生成されることを特徴とする請求項１記載の制御回路。
【請求項8】
前記第２入力クロック信号の立ち上がりエッジと、前記出力クロック信号の立ち上がりエッジとの位相差に基づいて遅延動作を行うことを特徴とする請求項１記載の制御回路。
【請求項9】
前記遅延制御部は、遅延回路及びＤＬＬ制御部を備え、
前記遅延回路は、前記ＤＬＬ制御部によって設定された遅延量に基づいて前記出力クロック信号を生成することを特徴とする請求項１記載の制御回路。
前記遅延回路は、前記ＤＬＬ制御部によって設定された遅延量に基づいて前記出力クロック信号を生成することを特徴とする請求項１記載の制御回路。
【請求項10】
前記遅延制御部は、前記ＤＬＬ制御部に接続された位相検出部を備え、
前記位相検出部は、フィードバック信号及び参照クロック信号を受信して、前記参照クロック信号に対する前記フィードバック信号の位相の進み又は遅れを示す位相信号を生成することを特徴とする請求項９記載の制御回路。
前記位相検出部は、フィードバック信号及び参照クロック信号を受信して、前記参照クロック信号に対する前記フィードバック信号の位相の進み又は遅れを示す位相信号を生成することを特徴とする請求項９記載の制御回路。
【請求項11】
前記遅延制御部は、前記遅延回路及び前記位相検出部に接続されたレプリカ部を備え、
前記レプリカ部は、前記遅延回路によって生成された前記出力クロック信号を受信して、前記フィードバック信号を出力することを特徴とする請求項１０記載の制御回路。
前記レプリカ部は、前記遅延回路によって生成された前記出力クロック信号を受信して、前記フィードバック信号を出力することを特徴とする請求項１０記載の制御回路。
【請求項12】
請求項１記載の制御回路を備えることを特徴とする半導体記憶装置。
【請求項13】
前記半導体記憶装置はダイナミックランダムアクセスメモリであることを特徴とする請求項１２記載の半導体記憶装置。
【請求項14】
前記タイミング信号生成部は、複数のフリップフロップ回路と、ＮＡＮＤ回路と、を備え、
前記複数のフリップフロップ回路は、直列に接続されており、
前記複数のフリップフロップ回路のうち最も上流側のフリップフロップ回路には、外部から入力されるリセット信号が入力信号として入力され、
他のフリップフロップ回路には、上流側に隣接するフリップフロップ回路の出力信号が入力信号として入力されることを特徴とする請求項１記載の制御回路。
前記複数のフリップフロップ回路は、直列に接続されており、
前記複数のフリップフロップ回路のうち最も上流側のフリップフロップ回路には、外部から入力されるリセット信号が入力信号として入力され、
他のフリップフロップ回路には、上流側に隣接するフリップフロップ回路の出力信号が入力信号として入力されることを特徴とする請求項１記載の制御回路。
【請求項15】
第１クロック信号は、反転された後に、前記複数のフリップフロップ回路にクロック信号として入力され、
前記リセット信号は、反転された後に、前記複数のフリップフロップ回路に入力され、
前記複数のフリップフロップ回路のうち最も下流側のフリップフロップ回路の出力信号は、反転された後に前記ＮＡＮＤ回路に入力され、
前記最も下流側のフリップフロップ回路に隣接するフリップフロップ回路の出力は、前記ＮＡＮＤ回路に入力され、
前記第１クロック信号は、前記ＮＡＮＤ回路に入力されることを特徴とする請求項１４記載の制御回路。
前記リセット信号は、反転された後に、前記複数のフリップフロップ回路に入力され、
前記複数のフリップフロップ回路のうち最も下流側のフリップフロップ回路の出力信号は、反転された後に前記ＮＡＮＤ回路に入力され、
前記最も下流側のフリップフロップ回路に隣接するフリップフロップ回路の出力は、前記ＮＡＮＤ回路に入力され、
前記第１クロック信号は、前記ＮＡＮＤ回路に入力されることを特徴とする請求項１４記載の制御回路。
【請求項16】
入力される前記リセット信号がローレベルからハイレベルに変化すると、この変化が前記複数のフリップフロップ回路により所定期間保持された後に、前記最も下流のフリップフロップ回路から前記ＮＡＮＤ回路に入力されることを特徴とする請求項１４記載の制御回路。
【請求項17】
前記ＮＡＮＤ回路には、前記最も上流側のフリップフロップ回路に隣接するフリップフロップ回路の出力信号と、前記最も上流側のフリップフロップ回路の出力信号と、前記第１クロック信号と、が入力され、
前記ＮＡＮＤ回路は、前記最も上流側のフリップフロップ回路の出力がハイレベルの場合に、リセット動作後に遅延動作が始まってから所定時間までのみ前記タイミング信号がハイレベルになるように、ハイレベルの前記タイミング信号を生成して出力することを特徴とする請求項１６記載の制御回路。
前記ＮＡＮＤ回路は、前記最も上流側のフリップフロップ回路の出力がハイレベルの場合に、リセット動作後に遅延動作が始まってから所定時間までのみ前記タイミング信号がハイレベルになるように、ハイレベルの前記タイミング信号を生成して出力することを特徴とする請求項１６記載の制御回路。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【0042】
セレクト信号生成部１７２は、タイミング信号ｓｅｌ＿ｃｌｋが所定期間経過のタイミングを示している場合、遅延制御部１０の入力クロック信号（参照クロック信号ｒｅｆ＿ｃｌｋ）と出力クロック信号（フィードバック信号ｆｂ＿ｃｌｋと同位相）との位相差が１８０度以上であるかどうかを判断し、判断結果を示すセレクト信号ｓｅｌ１８０を生成して内部クロック選択部１７３に入力する。ここで、遅延制御部１０の入力クロック信号と出力クロック信号との位相差が１８０度以上であるかどうかの判断については、位相信号ｕｐ／ｄｏｗｎを用いる。位相信号ｕｐ／ｄｏｗｎは、上述のようにフィードバック信号ｆｂ＿ｃｌｋ（遅延制御部１０の出力クロック信号と同位相）が参照クロック信号ｒｅｆ＿ｃｌｋ（遅延制御部１０の入力クロック信号と同位相）に対して１８０度未満の遅延である場合には、ハイレベル（ｕｐ）となり、１８０度以上の遅延である場合には、生成される位相信号ｕｐ／ｄｏｗｎはローレベル（ｄｏｗｎ）であるので、この位相信号ｕｐ／ｄｏｗｎを用いて簡易に判断することができる。即ち、セレクト信号生成部１７２は、タイミング信号ｓｅｌ＿ｃｌｋが所定期間経過のタイミングを示している場合、位相信号ｕｐ／ｄｏｗｎが１８０度以上であるかどうかを判断し、判断結果を示すセレクト信号ｓｅｌ１８０を生成して内部クロック選択部１７３に入力する。