特開 2025-10018 ＣＭＯＳイメージセンシングディバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025010018

(43)【公開日】2025-01-20

(54)【発明の名称】ＣＭＯＳイメージセンシングディバイス

(51)【国際特許分類】

   H10F 39/18 20250101AFI20250109BHJP

   H10F 39/12 20250101ALI20250109BHJP

   H10D 84/83 20250101ALI20250109BHJP

   H10D 84/80 20250101ALI20250109BHJP

   H10D 88/00 20250101ALI20250109BHJP

   H01L 21/768 20060101ALI20250109BHJP

   H01L 21/3205 20060101ALI20250109BHJP

【ＦＩ】

H01L27/146 A

H01L27/146 F

H01L27/146 D

H01L27/088 E

H01L27/06 102A

H01L27/00 301B

H01L21/90 N

H01L21/88 T

H01L21/88 J

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2024104601

(22)【出願日】2024-06-28

(31)【優先権主張番号】10-2023-0084207

(32)【優先日】2023-06-29

(33)【優先権主張国・地域又は機関】KR

(31)【優先権主張番号】10-2023-0162743

(32)【優先日】2023-11-21

(33)【優先権主張国・地域又は機関】KR

(71)【出願人】

【識別番号】390019839

【氏名又は名称】三星電子株式会社

【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100229448

【弁理士】

【氏名又は名称】中槇 利明

(72)【発明者】

【氏名】林 智▲ふん▼

(72)【発明者】

【氏名】金 振泳

(72)【発明者】

【氏名】徐 明海

(72)【発明者】

【氏名】閔 誠基

(72)【発明者】

【氏名】李 昌圭

【テーマコード（参考）】

4M118

5F033

5F048

【Ｆターム（参考）】

4M118AA01

4M118AB01

4M118BA14

4M118BA19

4M118CA03

4M118CA22

4M118CA34

4M118DD04

4M118EA14

4M118EA17

4M118FA26

4M118FA27

4M118FA33

4M118GA02

4M118GB03

4M118GB09

4M118GC08

4M118GD04

4M118HA25

4M118HA30

4M118HA33

5F033GG02

5F033HH11

5F033JJ04

5F033JJ19

5F033MM30

5F033QQ48

5F033RR01

5F033RR03

5F033RR04

5F033RR06

5F033RR08

5F033RR29

5F033SS11

5F033VV01

5F033VV07

5F048AB10

5F048AC01

5F048AC10

5F048BA15

5F048BB02

5F048BB19

5F048BC03

5F048BD06

5F048BD07

5F048BF03

5F048BF07

5F048BF12

5F048BF15

5F048BF16

5F048BG03

5F048BG13

5F048BG14

5F048CB01

5F048CB03

5F048CB04

5F048CB07

(57)【要約】

【課題】高集積度による小さいサイズの素子でも高い電荷容量を有する光ダイオードを含むイメージセンシングディバイスを提供する。
【解決手段】本発明はデュアル垂直トランスファーゲート及びこれを含むトランジスタ、及びＣＭＯＳイメージセンシングディバイスに関するものである。本発明の一実施形態として、デュアル垂直トランスファートランジスタのゲートは光ダイオードのｎ型領域まで延長される２つのポール、前記２つのポールを連結する接続部を有し、前記ポールの間に、そして基板上に第１絶縁パターンを含む。
【選択図】図１２Ａ

【特許請求の範囲】

【請求項1】

ゲートと、
前記ゲート下に配置されたｎ型ソース領域と、
前記ゲートに隣接する基板内に配置されたｎ型ドレーン領域と、
前記ゲートと前記基板との間のゲート絶縁膜と、
前記ゲート絶縁膜と前記基板との間の第１絶縁パターンと、
を含み、
前記ゲートは、
前記ソース領域まで延長される２つのポールと、
前記２つのポールを連結する接続部と、
を含み、
前記第１絶縁パターンは、前記ポールの間に配置される、トランジスタ。

【請求項2】

前記第１絶縁パターンの厚さは、５乃至５０ｎｍである、請求項１に記載のトランジスタ。

【請求項3】

第１絶縁パターンは、Ｓｉ_ｘＮ_ｙを含む、請求項１に記載のトランジスタ（ここで、ｘ、ｙは０より大きい実数）。

【請求項4】

前記ポールの幅は、前記基板の表面で５０乃至２００ｎｍである、請求項１に記載のトランジスタ。

【請求項5】

前記ポールの深さは、前記基板の表面から２００乃至５００ｎｍである、請求項１に記載のトランジスタ。

【請求項6】

前記ポールのアスペクト比（ａｓｐｅｃｔ ｒａｔｉｏ）は、１乃至１０である、請求項５に記載のトランジスタ。

【請求項7】

前記ポールの間の間隔は、前記基板の表面で１０乃至８０ｎｍである、請求項４に記載のトランジスタ。

【請求項8】

前記第１絶縁パターンは、ＳｉＯＮ、ＳｉＯＮＣ、ＳｉＯ_２、ＳｉＯＣで構成された膜から選択されたいずれか１つの膜又はその複合膜で構成された、請求項１に記載のトランジスタ。

【請求項9】

前記第１絶縁パターンは、空隙（ｖｏｉｄ）を含む、請求項３に記載のトランジスタ。

【請求項10】

前記ゲートに隣接する基板上に、第１絶縁パターンと同一レベルにエッチング停止膜をさらに含む請求項３に記載のトランジスタ。

【請求項11】

光ダイオード領域、トランスファートランジスタ、及び浮動拡散領域を含む第１基板であって、
前記トランスファートランジスタは、前記光ダイオードのｎ型領域まで延長される２つのポール及び前記２つのポールを連結する接続部を有するゲート、及び前記ポールの間に第１絶縁パターンを含む、第１基板と、
ソースフォロワートランジスタを含む第２基板と、
ロジック回路を含む第３基板と、
を含み、
前記第１基板の浮動拡散領域と前記第２基板のソースフォロワートランジスタのゲートは、電気的に連結されている、イメージセンシングディバイス。

【請求項12】

前記第１基板の浮動拡散領域と前記第２基板のソースフォロワートランジスタのゲートがＣｕ－Ｃｕボンディングで連結されている、請求項１１に記載のイメージセンシングディバイス。

【請求項13】

前記第３基板の正面は、前記第２基板の背面と連結されている、請求項１２に記載のイメージセンシングディバイス。

【請求項14】

前記第３基板の背面を貫通するビア及び前記ビアと連結されたＩ／Ｏパッドをさらに含む、請求項１２に記載のイメージセンシングディバイス。

【請求項15】

前記第１基板の浮動拡散領域および前記第２基板のソースフォロワートランジスタのゲートは、前記第２基板を貫通するビアで連結されている、請求項１１に記載のイメージセンシングディバイス。

【請求項16】

前記第３基板の正面は、前記第２基板の正面と連結されている、請求項１５に記載のイメージセンシングディバイス。

【請求項17】

前記第３基板の背面を貫通するビア及び前記ビアと連結されたＩ／Ｏパッドをさらに含む、請求項１５に記載のイメージセンシングディバイス。

【請求項18】

前記第２基板と前記第３基板は、Ｃｕ－Ｃｕボンディングで連結されている、請求項１６に記載のイメージセンシングディバイス。

【請求項19】

前記第１基板は、２層の金属配線を含む、請求項１５に記載のイメージセンシングディバイス。

【請求項20】

前記第１基板と前記第２基板を連結するダミーボンディングパッドをさらに含む、請求項１２に記載のイメージセンシングディバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本発明はＣＭＯＳイメージセンシングディバイスに関し、さらに詳細には垂直チャンネルゲートを含むトランジスタを含む回路、及び回路を単位ピクセル回路として有するＣＭＯＳイメージセンシングディバイスに関する。また、前記垂直チャンネルゲートを含む単位ピクセル回路及びＣＭＯＳイメージセンシングディバイスの製造方法に関するものである。

【背景技術】

【0002】

イメージセンシングディバイス、即ちイメージセンサーは光学信号を電気的信号に変換させる半導体装置である。イメージセンシングディバイスは基板上に相補性金属酸化物半導体（ＣＭＯＳ）素子又はＣＣＤ（ｃｈａｒｇｅ ｃｏｕｐｌｅｄ ｄｅｖｉｃｅ）を集積回路で具現する。

【0003】

１９９０年代まではＣＣＤがＣＭＯＳ素子より光特性が優れていたので、ＣＣＤが広く使用された。しかし、ｐｉｎｎｅｄ ＰＤが適用され、回路的にノイズ低減技術が進展した後には、構造が簡単であり、製造がさらに容易であるＣＩＳ素子がはるかにより多く使用されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】米国特許１１，５２１，９９７ Ｂ２号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明の技術的思想が解決しようとする一課題は、高集積化による小さいサイズの素子でも高い電荷容量を有する光ダイオード（Ｐｈｏｔｏｄｉｏｄｅ、ＰＤ）を含むイメージセンシングディバイスを提供することにある。
また、本発明の他の課題は優れた負電荷伝達効率を有する立体形状ゲートを含むトランジスタを提供することである。

【0006】

さらに、本発明の一課題は、２つのポールの間で電界が集中されて２つのポールの間に入って来る負電荷がＦＤにうまく移動されない現像（ｐｏｔｅｎｔｉａｌ ｈｕｍｐ）と、むしろＦＤ領域でポールの間に負電荷が逆流する現像（ｂａｃｋｆｌｏｗ）を防止することにある。

【課題を解決するための手段】

【0007】

本発明の一実施形態として、本発明はゲートの下方に配置された第１ｎ型領域、前記ｎ型領域まで延長される２つのゲートポール、前記２つのゲートポールを連結する接続部を有するゲート、前記ゲートに隣接する第２ｎ型領域、前記ゲートポールの間に、そして基板上に第１絶縁パターンを含むトランジスタを提供する。例示的に、第１絶縁パターンはシリコン窒化膜（ＳｉｘＮｙ）、シリコン酸化膜（ＳｉＯ２）、シリコン酸窒化膜（ＳｉＯＮ）、シリコン炭素酸化膜（ＳｉＯＣ）、シリコン炭窒化膜（ＳｉＣＮ）、シリコン炭酸窒化膜（ＳｉＯＣＮ）の中で１つ又は２つ以上の複合膜を含むことができる。他の実施形態として、第１絶縁パターンは空隙（ｖｏｉｄ）を含むことができる。

【0008】

その他の実施形態として、本発明はゲートの下方に配置された光ダイオードのｎ型領域、前記ｎ型領域まで延長される２つのポールと前記２つのポールを連結する接続部を有するゲート、前記ゲートに隣接する浮動拡散領域、前記ポールの間、そして基板上に第１絶縁パターンを含むトランジスタを提供する。

【0009】

本発明の他の実施形態として、第１基板内の第１ｎ型領域、前記第１ｎ型領域まで延長される２つのポール、前記２つのポールを連結する接続部を有するゲート、前記ゲートに隣接する第２ｎ型領域、前記ポールの間にそして第１基板上に第１絶縁パターンを含む第１トランジスタ、及び第２基板に第２トランジスタを含み、前記第１基板の第２ｎ型領域と第２基板の第２トランジスタのゲートが連結された単位回路を提供する。

【0010】

本発明のその他の一実施形態として、本発明は第１基板内のＰＤ領域、前記ＰＤのｎ型領域まで延長される２つのポール、前記２つのポールを連結する接続部を有するゲート、前記ゲートに隣接するＦＤ領域、及び前記ポールの間にそして第１基板上に第１絶縁パターンを含むトランスファートランジスタ、及び第２基板にソースフォロワートランジスタを含み、前記第１基板のＦＤ領域と第２基板のソースフォロワートランジスタのゲートが連結された単位回路を提供する。

【0011】

本発明のその他の一実施形態として、本発明はＰＤ領域、前記ＰＤのｎ型領域まで延長される２つのポール、前記２つのポールを連結する接続部を有するゲート、及び前記ポールの間に第１絶縁パターンを含み、ＦＤ領域を含む第１基板、ソースフォロワートランジスタを含む第２基板、及び ロジック回路を含む第３基板を含み、前記第１基板のＦＤ領域と第２基板のソースフォロワートランジスタのゲートが連結されたイメージセンシングディバイスを提供する。

【発明の効果】

【0012】

本実施形態によるトランジスタ及びこれを含むディバイスは基板の下部まで深く形成されたＰＤから負電荷をＦＤ領域まで伝達するために２つのポールを有するゲートを使用する場合、２つのポールと接続部が形成する高い電界によって負電荷が引かされて行く逆流現象を防止することができる。本実施形態によるトランジスタ及びこれを含むディバイスは優れた負電荷移動度を示し、光変換効率も向上させることができる。

【0013】

イメージセンシングディバイスがますます高集積化されれば、単位ピクセル回路は小さくなり、光ダイオードＰＤもさらに深くなり、ゲートポールはさらに薄くなり、ポールの間の間隔はさらに狭くなる。本発明はディバイスの微細化によってもたらされる電界の逆流現象を防止することができる。また、ゲートのポールの間のみならず、ポールの外側方向に延長した部分による電界上昇の問題を防止することができる。このように、本発明はディバイスが微細化され、適用工程がさらに微細化されるほど、優れた効果が予想される。

【0014】

その上に、ディバイスの設計側面で見る時、２つのゲートポールを別の配線で連結しなくともよいので、配線連結が簡単であり、配線とゲートポールを連結するためにコンタクトを形成する時、ミスアライメント問題が発生しない。したがって、ディバイスの配置マージン面でも有利である。

【0015】

イメージセンシングディバイスの高集積化、高性能化のためにピクセルサイズがますます小さくなっている。ピクセルサイズを小さくし、同時にディバイスの性能を確保しながら、効果的に配置するために、‘基板スタック技術’を適用したスタックイメージセンシングディバイスを製造することができる。本発明はピクセル回路を各々別の基板に分離して製造するピクセル基板製造工程を進行し、その次に２つのピクセル基板を接合してイメージセンシングディバイスを製造する基板スタック技術にも難解な工程や多くの追加工程無しで適用可能である。このように、本発明はイメージセンシングディバイスの高性能化、高集積化のための先端工程と融合性が良いので、イメージセンシングディバイスが微細化されるほど、さらに広く利用されることが予想される。

【0016】

本実施形態として基板表面と、そして２つのポールの間に第１絶縁パターンを形成して、２つのポールの間の領域の電界を低下させることができる。したがって、２つのポールの間に入って来る負電荷がＦＤにうまく移動されない現像（ｐｏｔｅｎｔｉａｌ ｈｕｍｐ）と、むしろＦＤ領域でポールの間に負電荷が逆流する現像（ｂａｃｋｆｌｏｗ）を防止することができる。

【図面の簡単な説明】

【0017】

【図1】本発明の一実施形態としての、２スタックＣＭＯＳイメージセンシングＣＩＳディバイスの断面図である。

【図2】２スタックＣＭＯＳイメージセンシングＣＩＳディバイスの他の一実施形態の断面図である。

【図3】本発明の一実施形態としての、３スタックＣＭＯＳイメージセンシングＣＩＳディバイスの断面図である。

【図4】本発明の他の実施形態としての、３スタックＣＭＯＳイメージセンシングＣＩＳディバイスの断面図である。

【図5】３スタックＣＭＯＳイメージセンシングＣＩＳディバイスの本発明の他の実施形態の断面図である。

【図6】３スタックＣＭＯＳイメージセンシングＣＩＳディバイスの本発明のその他の実施形態の断面図である。

【図7A】光ダイオードＰＤが単位ピクセル処理回路を共有した回路図である。

【図7B】光ダイオードＰＤが単位ピクセル処理回路を共有した回路図である。

【図8A】光ダイオードが単位ピクセル処理回路を共有しながら、光ダイオードを含む第１基板が単位ピクセル処理回路を含む第２基板が接合された回路図である。

【図8B】光ダイオードが単位ピクセル処理回路を共有しながら、光ダイオードを含む第１基板が単位ピクセル処理回路を含む第２基板が接合された回路図である。

【図8C】光ダイオードが単位ピクセル処理回路を共有しながら、光ダイオードを含む第１基板が単位ピクセル処理回路を含む第２基板が接合された回路図である。

【図9A】２つの光ダイオードＰＤが１つのピクセルを形成する２－ＰＤ共有ピクセルの配置図（ｌａｙｏｕｔ）である。

【図9B】２つの光ダイオードＰＤが１つのピクセルを形成する２－ＰＤ共有ピクセルの配置図（ｌａｙｏｕｔ）である。

【図10A】４つの光ダイオードＰＤが１つのピクセルを形成する４－ＰＤ共有ピクセルの配置図（ｌａｙｏｕｔ）である。

【図10B】４つの光ダイオードＰＤが１つのピクセルを形成する４－ＰＤ共有ピクセルの配置図（ｌａｙｏｕｔ）である。

【図11A】本発明実施形態としての、デュアル垂直トランスファーゲートｄＶＴＧの側面図である。

【図11B】本発明実施形態としての、デュアル垂直トランスファーゲートｄＶＴＧの側面図である。

【図11C】本発明実施形態としての、デュアル垂直トランスファーゲートｄＶＴＧの側面図である。

【図11D】本発明実施形態としての、デュアル垂直トランスファーゲートｄＶＴＧの側面図である。

【図11E】本発明実施形態としての、デュアル垂直トランスファーゲートｄＶＴＧの側面図である。

【図11F】本発明実施形態としての、デュアル垂直トランスファーゲートｄＶＴＧの側面図である。

【図12A】一方向又は他の方向から見る時、名称及び寸法を定義したデュアル垂直トランスファーゲートの側面図である。

【図12B】一方向又は他の方向から見る時、名称及び寸法を定義したデュアル垂直トランスファーゲートの側面図である。

【図13A】対照技術としての、デュアル垂直トランスファーゲートの側面図である。

【図13B】対照技術としての、デュアル垂直トランスファーゲートの側面図である。

【図14A】一実施形態として、単位ピクセル回路を含む第１基板の製造工程を示す図面である。

【図14B】一実施形態としての、単位ピクセル回路を含む第１基板の製造工程を示す図面である。

【図14C】一実施形態としての、単位ピクセル回路を含む第１基板の製造工程を示す図面である。

【図14D】一実施形態としての、単位ピクセル回路を含む第１基板の製造工程を示す図面である。

【図14E】一実施形態としての、単位ピクセル回路を含む第１基板の製造工程を示す図面である。

【図14F】一実施形態としての、単位ピクセル回路を含む第１基板の製造工程を示す図面である。

【図14G】一実施形態としての、単位ピクセル回路を含む第１基板の製造工程を示す図面である。

【図14H】一実施形態としての、単位ピクセル回路を含む第１基板の製造工程を示す図面である。

【図14I】一実施形態としての、単位ピクセル回路を含む第１基板の製造工程を示す図面である。

【図15A】一実施形態としての、単位ピクセル回路及びロジック回路を含むＣＭＯＳイメージセンシングディバイスの製造工程を示す図面である。

【図15B】一実施形態としての、単位ピクセル回路及びロジック回路を含むＣＭＯＳイメージセンシングディバイスの製造工程を示す図面である。

【図15C】一実施形態としての、単位ピクセル回路及びロジック回路を含むＣＭＯＳイメージセンシングディバイスの製造工程を示す図面である。

【図15D】一実施形態としての、単位ピクセル回路及びロジック回路を含むＣＭＯＳイメージセンシングディバイスの製造工程を示す図面である。

【図15E】一実施形態としての、単位ピクセル回路及びロジック回路を含むＣＭＯＳイメージセンシングディバイスの製造工程を示す図面である。

【図16A】他の実施形態としての、デュアル垂直トランスファーゲートを含む第１ピクセル基板の製造工程を示す図面である。

【図16B】他の実施形態としての、デュアル垂直トランスファーゲートを含む第１ピクセル基板の製造工程を示す図面である。

【図16C】他の実施形態としての、デュアル垂直トランスファーゲートを含む第１ピクセル基板の製造工程を示す図面である。

【図16D】他の実施形態としての、デュアル垂直トランスファーゲートを含む第１ピクセル基板の製造工程を示す図面である。

【図16E】他の実施形態としての、デュアル垂直トランスファーゲートを含む第１ピクセル基板の製造工程を示す図面である。

【図16F】他の実施形態としての、デュアル垂直トランスファーゲートを含む第１ピクセル基板の製造工程を示す図面である。

【図16G】他の実施形態としての、デュアル垂直トランスファーゲートを含む第１ピクセル基板の製造工程を示す図面である。

【図17A】他の実施形態としての、単位ピクセル回路及びロジック回路を含むＣＭＯＳイメージセンシングディバイスの製造工程を示す図面である。

【図17B】他の実施形態としての、単位ピクセル回路及びロジック回路を含むＣＭＯＳイメージセンシングディバイスの製造工程を示す図面である。

【図17C】他の実施形態としての、単位ピクセル回路及びロジック回路を含むＣＭＯＳイメージセンシングディバイスの製造工程を示す図面である。

【図17D】他の実施形態としての、単位ピクセル回路及びロジック回路を含むＣＭＯＳイメージセンシングディバイスの製造工程を示す図面である。

【図17E】他の実施形態としての、単位ピクセル回路及びロジック回路を含むＣＭＯＳイメージセンシングディバイスの製造工程を示す図面である。

【図17F】他の実施形態としての、単位ピクセル回路及びロジック回路を含むＣＭＯＳイメージセンシングディバイスの製造工程を示す図面である。

【図18】その他の実施形態としての、単位ピクセル回路及びロジック回路を含むＣＭＯＳイメージセンシングディバイスの製造工程を示す図面である。

【図19A】その他の実施形態としての、単位ピクセル回路及びロジック回路を含むＣＭＯＳイメージセンシングディバイスが他の方式で製造された製造工程を示す図面である。

【図19B】その他の実施形態としての、単位ピクセル回路及びロジック回路を含むＣＭＯＳイメージセンシングディバイスが他の方式で製造された製造工程を示す図面である。

【図19C】その他の実施形態としての、単位ピクセル回路及びロジック回路を含むＣＭＯＳイメージセンシングディバイスが他の方式で製造された製造工程を示す図面である。

【図19D】その他の実施形態としての、単位ピクセル回路及びロジック回路を含むＣＭＯＳイメージセンシングディバイスが他の方式で製造された製造工程を示す図面である。

【図20】単位ピクセル回路及びロジック回路を含むＣＭＯＳイメージセンシングディバイスがその他の方式で製造された製造工程を示す図面である。

【図21】本発明の一実施形態であるＣＭＯＳイメージセンシングディバイスの製造工程を示す順序図（ｆｌｏｗ ｃｈａｒｔ）である。

【図22】本発明の一実施形態であるデュアル垂直トランスファーゲートを含む第１ピクセル基板の製造工程を示す順序図である。

【図23】本発明の一実施形態としての基板接合方式を示す順序図である。

【図24】本発明の一実施形態としての、Ｉ／Ｏパッドの位置及び形成方式にしたがう順序図である。

【発明を実施するための形態】

【0018】

高解像度の動画が要求されるにつれて、高集積度のイメージセンサーが要求される。イメージセンサーの集積度が増加するにつれて、イメージセンサーを構成する素子のサイズがますます小さくなる。即ち、イメージセンサーのピクセル数が多くなるにつれて、ピクセル内素子のサイズが小さくなり、ピクセル内光ダイオードＰＤが占める面積がますます小さくなる。

【0019】

ピクセルのサイズが小さくなっても充分な電荷容量（ｆｕｌｌ ｗｅｌｌ ｃａｐａｃｉｔｙ）の光ダイオード（ｐｈｏｔｏｄｉｏｄｅ）を具現するために、基板の正面で一定距離に離隔された領域から背面と隣接する部分までわたる領域を光ダイオードのｎ型領域として形成した所謂ディープ光ダイオード（ｄｅｅｐ ｐｈｏｔｏｄｉｏｄｅ）を形成することができる。

【0020】

ディープ光ダイオードのｎ型領域ｎ－ＰＤはｐ型領域及び／又はＤＴＩ（ｄｅｅｐ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）のような分離部材で囲まれて互いに分離されることができる。

【0021】

このように垂直に深く形成されたｎ型領域で生成された負電荷を効果的に取り出すために垂直トランスファーゲート（ｖｅｒｔｉｃａｌ ｔｒａｎｓｆｅｒ ｇａｔｅ）ＶＴＧを使用することができる。垂直トランスファーゲートは基板内光ダイオードのｎ型領域（‘ｎ－ＰＤ領域’）まで延長される延長部（‘ｐｏｌｅ’）を１つ（ｓｉｎｇｌｅ）又は対（ｄｕａｌ）で使用することができる。本実施形態において、２つのポールを有する垂直トランスファーゲートが電荷伝達効率（ｃｈａｒｇｅ ｔｒａｎｓｆｅｒ）側面でさらに好ましい。

【0022】

図１２Ａを参照すれば、垂直トランスファーゲート１２０は、基板表面１００ａから基板１００を貫通して光ダイオードのｎ型領域ｎ－ＰＤまで延長された２つのポールＰ１、Ｐ２を含む。垂直トランスファーゲート１２０と基板１００との間にゲート絶縁膜１２２が提供されることができる。ポールＰ１、Ｐ２は各々基板表面１００ａから深さＬで延長され、基板表面１００ａで幅Ｗを有する。また、垂直トランスファーゲート１２０は基板１００上で、２つのポールＰ１、Ｐ２を連結する連結部Ｃ及び前記連結部Ｃから水平に遠くなる方向に延長された延長部Ｅを含むことができる。ポールＰ１、Ｐ２は間隔（ｇａｐ）を介して離隔されることができる。

【0023】

図１２Ｂは図１２Ａと直交方向に見る時、垂直トランスファーゲート１２０の断面図である。図１２Ｂでは２つのポールＰ１、Ｐ２が重ねて１つのポールに見え、２つのポールＰ１、Ｐ２と隣接して浮動拡散領域ＦＤが形成され、基板１００内の領域を分離するためのＳＴＩが形成されることができる。

【0024】

しかし、図１３Ａで示したように、２つのポールＰ１、Ｐ２が光ダイオードのｎ－ＰＤ領域まで延長された垂直トランスファーゲート１３２０を使用する場合、２つのポールの間で電界が集中されて２つのポールの間に入って来る負電荷が浮動拡散領域ＦＤ（未図示）にうまく移動されない現像（ｐｏｔｅｎｔｉａｌ ｈｕｍｐ）と、むしろＦＤ領域でポールの間に負電荷が逆流する現像（ｂａｃｋｆｌｏｗ）が発生し得る。図１３Ａは対照技術として、符号１００は基板、符号１３２２はゲート絶縁膜を表す。

【0025】

図１３Ｂで示したように、ポールを１つ有する垂直トランスファーゲート１３２０、１３２１を配線１３４５で連結した構造、即ちゲートの連結部Ｃがないトランスファーゲートを適用する場合、このような不作用を低減又は防止する効果を得ることができるが、配線が複雑であり、コンタクト１３４０、１３４１を形成する時、ミスアライメント問題が発生し得る。したがって、ピクセルサイズが小さくなるほど、製造工程の側面で不利になる。ここで、図１３Ｂは対照技術として、符号１３２０、１３２１は各々シングル垂直トランスファーゲートを表す。

【0026】

本発明の一実施形態は図１２Ａ及び図１２Ｂに図示されたように、トランスファーゲート１２０と基板１００との間に第１絶縁パターン１２５を介在して、ポールＰ１、Ｐ２の間の電界効果を低下させることができる。また、電界集中効果が大きいポールとポールとの間の領域に第１絶縁パターン１２５を介在することによって、電荷伝達効率を向上することができる。第１絶縁パターン１２５に対しては以下より詳細に説明される。

【0027】

以下、添付された図面を参照して本発明の具体的な実施形態を説明する。

【0028】

先ず、図１１Ａを参照すれば、本発明一実施形態としてデュアル垂直トランスファーゲートｄＶＴＧの側面図である。前記垂直トランスファーゲート１２０は基板１００に光ダイオードｎ型領域ｎ－ＰＤまで延長された２つのポールＰ１、Ｐ２及び２つのポールを連結する連結部Ｃを有する。また、図１１Ａには図示されていないが、図１１Ａの断面と直交する方向に見れば、図１２Ｂに図示されたように、ゲートと隣接する基板１００には、ｎ型の浮動拡散領域ＦＤが配置される。

【0029】

基板１００は光ダイオードやトランジスタ、電極ノードを含む素子が形成される基板である。基板１００は半導体ウエハであり、ＩＣチップに切断されることができる。基板１００はシリコン半導体又はＧａＮのような化合物半導体を含み、ｎ型又はｐ型不純物をドーピングして各々ｎ型基板又はｐ型基板を提供する。本発明の一実施形態として、図１１Ａ乃至図１１Ｅの実施形態はｐ型基板を提供し、ｐ型基板に／上にｎ型でドーピングされたゲート及びソース／ドレーンを形成してｎ型ＭＯＳＦＥＴ素子を形成したものである。光ダイオードのｎ型領域ｎ－ＰＤはソース領域であり、浮動拡散領域ＦＤはドレーン領域として作用する。

【0030】

基板１００の一部ｐ領域は前記ｎ型領域ｎ－ＰＤとｐｎ接合を成し、光ダイオードを形成する。本発明の一実施形態としてｐ型領域に追加でｐドーピングを進行させてドーピング濃度を異なるように形成し、ｐ型領域は、ｎ－ＰＤ領域を囲み、分離部材１３０と共にピクセルを互いに分離することができる。

【0031】

図１１Ａを続いて参照すれば、基板１００上に、そして少なくとも第１ポールＰ１と第２ポールＰ２との間に第１絶縁膜１２６が形成されている。第１絶縁膜１２６は少なくとも基板１００とゲート１２０との間に介在して、ゲート１２０の連結部Ｃが基板１００から垂直離隔されるようにする。一例として、第１絶縁膜１２６は第１絶縁パターン１２５を含み、第１絶縁パターン１２５は連結部Ｃと基板１００との間に配置される。このように基板１００上に配置されたゲート部分、例えば連結部Ｃが形成する電界を低下させることで、２つのポールＰ１、Ｐ２の間の電界が集中されて発生される望ましくない現象を低減／防止することができる。

【0032】

一方、第１絶縁膜１２６と基板１００との間に、そしてポールＰ１とポールＰ２との間、及び第１絶縁パターン１２５と基板１００との間に自然酸化膜が形成されていてもよい。第１絶縁膜１２６がＳｉｘＮｙを含む場合、第１絶縁膜１２６は薄い酸化膜を追加に含むことができる（ｘ、ｙは０より大きい実数）。

【0033】

図１１Ａに図示されるように、第１絶縁膜１２６はゲート下及び基板上の一部又は全部に塗布されることができる。また、前記第１絶縁膜１２６はエッチング停止膜（ｅｔｃｈ ｓｔｏｐ ｌａｙｅｒ）として使用することができる。

【0034】

その他に、前記ゲート１２０と基板１００との間にゲート絶縁膜１２２が介在される。また、分離部材１３０によってピクセルとピクセルが分離され、分離部材１３０の間に光ダイオードが形成される。分離部材１３０は隣接するピクセルを電気的に分離するために設置され、絶縁体であるＳｉＯ_２、Ｓｉ_ｘＮ_ｙ、ＳｉＯＮ、ＳｉＯＣで構成されたグループから選択された１つ又は複合膜を含むことができる。一実施形態として、分離部材１３０は第１絶縁層１３２と第２絶縁層１３１を含むことができる。第１絶縁層１３２はＳｉＯ_２絶縁層であり、第２絶縁層１３１はライナー形状のＳｉ_ｘＮ_ｙ絶縁層であり得る。さらに、分離部材１３０はバイアスを印加するための導電層１３６をその中に追加に含むことができる。導電層１３６は、例えばドーピングされたポリシリコン、タングステンＷを含むことができる。

【0035】

図１１Ｂは本発明の他の一実施形態としてパターニング工程の中で露出されたゲート絶縁膜１２２の一部が除去された構造を示す。

【0036】

図１１Ｃは本発明のその他の実施形態として、基板１００上に位置し、水平方向に延長されたゲート延長部Ｅが形成された構造を示す。図１１Ｃのようにゲート延長部Ｅが形成されてもゲート延長部Ｅによって発生される電界を下げることができるので、ゲート設計の自由度及び工程マージンの面でも有利である。

【0037】

図１１Ｄは本発明のその他の実施形態として、ゲート絶縁膜１２２が基板１００の中にポールＰ１、Ｐ２の側面と背面のみに形成されたものである。ゲート絶縁膜１２２はポールＰ１、Ｐ２の間で分離されることができる。このような構造のゲート絶縁膜１２２は露出された基板１００を酸化させてシリコン酸化膜で形成することができる。工程上選択的な変形形態として、膜質の強化及びエネルギーバンドギャップを変化させるために、例えばゲート絶縁膜１２２に窒素等元素をドーピングさせることができ、また別の方法で、他の膜を追加に含むことによって形成することができる。

【0038】

図１１Ｅは本発明のその他の実施形態として、図１１Ｂの変形形態として、２つのポールＰ１、Ｐ２の間の第１絶縁パターン１２５のみを残し、基板１００上の第１絶縁膜１２６を除去した点で図１１Ｂの実施形態と異なる。例示的な工程として、基板の前面にドライエッチングを進行して露出された第１絶縁膜１２６を除去し、ゲート連結部によって隠れた第１絶縁パターン１２５は残存する。

【0039】

図１１Ｆは本発明のその他の実施形態として、基板１００上にそしてゲートポールＰ１、Ｐ２の間に空隙（ｖｏｉｄ）１２７が一部又は全部に形成された構造である。空隙１２７が形成されれば、誘電常数をさらに低下させることができるので、ゲートポールＰ１、Ｐ２の間の電界を下げることができる。空隙１２７は第１絶縁パターン１２５、基板１００、及びゲート絶縁膜１２２の中で少なくとも１つ以上によって定義される固体を含まない領域であり得る。

【0040】

次に、図１２Ａは２つのポールＰ１、Ｐ２が見える方向に切断した本発明の一実施形態としてのデュアル垂直トランスファーゲートの側面図である。図１２Ｂは図１２Ａの方向と直交方向に切断した時に見える側面図である。
図１２Ａ及び図１２Ｂを参照して本発明のゲートの名称及び寸法を説明する。ゲート１２０は基板１００の下方に延長される２つのポールＰ１、Ｐ２を含む。前記２つのポールＰ１、Ｐ２の各々は基板表面１００ａで幅Ｗと深さＬを有し、基板表面１００ａでポールＰ１とポールＰ２との間に間隔（ｇａｐ）を有する。

【0041】

また、２つのポールＰ１、Ｐ２はゲートの形状及び位置に応じて実質的に同一のサイズ及び形状を有することができるか、又は異なるサイズを有することができる。しかし、本発明の図面は、例示的な実施形態として、実質的に同一なフィーチャーを有するポールを図示する。ポールＰ１、Ｐ２は基板表面１００ａに垂直になる下方方向に行くほど、幅が狭くなる形状を有することができる。また、基板１００内光ダイオードに接する終端部分の形状が曲面を有するので、電界（ｐｏｔｅｎｔｉａｌ）バリアーが形成されないようにすることができる。

【0042】

本発明の一実施形態として、ゲート１２０は２つのポールＰ１、Ｐ２を連結する連結部Ｃを有し、選択的に水平方向に延長された延長部Ｅを追加に含むことができる。連結部Ｃは２つのポールを連結し、その上に配線のコンタクトがランディングするようになる。

【0043】

図１２Ｂを参照すれば、各々のポールＰ１、Ｐ２は光ダイオードのｎ型領域ｎ－ＰＤまで深く形成され、浮動拡散領域ＦＤと隣接する。また、基板表面１００ａで形成された素子分離領域ＳＴＩとも隣接することができる。ゲート１２０がｎ型でドーピングされたｎＭＯＳＦＥＴであると仮定すると、オペレーション電圧以上にターンオンの時、ポールＰ１、Ｐ２の周囲にチャンネルが形成されてｎ－ＰＤで形成された負電荷を浮動拡散領域ＦＤに伝達することができる。

【0044】

図１２Ａを参照すれば、基板１００上に形成された第１絶縁パターン１２５は厚さｄで実質的に平らに設置することができる。前記第１絶縁パターン１２５の厚さは５乃至５０ｎｍ、好ましくは１０乃至５０ｎｍ厚さで形成されることができる。

【0045】

前記第１絶縁パターン１２５はシリコン窒化膜（ＳｉｘＮｙ）を含むことができる。あるいは、第１絶縁パターン１２５はＳｉＯＮ、ＳｉＯＮＣ、ＳｉＯ_２、ＳｉＯＣで構成された膜から選択されたいずれか１つの膜及びその複合膜であり得る。他の実施形態として、第１絶縁パターン１２５は空隙を含んで電界集中効果を低下させることができる。

【0046】

本発明の実施形態において、ポールＰ１、Ｐ２の間の集中される電界値が大きいほど、言い換えればディバイスがさらに微細になるほど、第１絶縁パターン１２５を通じるさらに大きい電界減少効果が予想される。本発明の一実施形態としてポールＰ１、Ｐ２の幅Ｗは５０乃至２００ｎｍであり、ポールＰ１、Ｐ２の深さＬは２００乃至５００ｎｍであり得る。このような前記ポールＰ１、Ｐ２のアスペクト比（ａｓｐｅｃｔ ｒａｔｉｏ＝Ｌ／Ｗ）が１乃至１０であり、好ましくは１．５乃至１０、さらに好ましくは３乃至１０であり得る。また、前記ポールＰ１、Ｐ２の間の間隔（ｇａｐ）は基板表面１００ａで１０乃至８０ｎｍであり得る。ポールＰ１、Ｐ２の間の間隔が狭くなるほど、電界値がさらに大きくなり、第１絶縁パターン１２５を形成する場合、第１絶縁パターン１２５による電界減少効果がさらに大きい。ポールＰ１、Ｐ２の間の間隔（ｇａｐ）はゲートポールの幅Ｗと同一であるか、又はさらに小さいことができる。好ましくは、ポールＰ１、Ｐ２の間の間隔（ｇａｐ）はポールの幅Ｗより小さく、幅Ｗの１／２乃至１／５である。

【0047】

このように、本発明を通じた電界集中減少効果は素子が微細化されるほど、さらに大きく得ることができ、特にピクセルのサイズが１．５ｕｍ未満、好ましくは１．２ｕｍ未満、さらに好ましくは１．０ｕｍ未満である素子に適合である。ここで、ピクセルのサイズとは単位ピクセルの平面形状の横縦長さの中で最も大きい長さを意味する。

【0048】

一実施形態として、本発明は基板１００上そして少なくともゲート１２０の第１ポールＰ１と第２ポールＰ２との間に第１絶縁パターン１２５を含む垂直トランスファーゲートを含むイメージセンシングディバイスを提供する。イメージセンシング素子が高性能化、微細化されるほど、光の効率を高めるために、そしてピクセルを集積化するために、別の基板を作った後、接合する基板ボンディング工程を適用して作ったスタックイメージセンシングディバイスを提供することができる。

【0049】

図１は本発明の一実施形態として、２スタックＣＭＯＳイメージセンシングＣＩＳディバイスの断面図を示す。図１を参照すれば、ピクセルを駆動するアナログ回路を含むピクセル基板１００と電源供給と各種制御信号を発生する周辺回路（ｐｅｒｉｐｈｅｒａｌ ｃｉｒｃｕｉｔ）とイメージ信号を処理するためのロジック回路（例えば、ＩＳＰブロック）を含むロジック／ペリ基板３００を別に提供し、前記ピクセル基板１００とロジック／ペリ基板３００の正面が互いに対向するように接合してスタックイメージセンシングディバイスを形成する。

【0050】

図１を参照すれば、基板１００内ピクセルを区分するために分離部材１３０が基板に形成される。分離部材は基板正面から背面まで延長されたＤＴＩ（ｄｅｅｐ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）であり得る。一実施形態として、光から形成された負電荷の損失を防ぎ、光効率を高めるためにバイアスを印加することができ、このために分離部材の中に導電層１３６を追加に含むことができる。

【0051】

基板１００内分離部材１３０の間に光ダイオードが配置され、基板内そして基板上の素子下の領域に光ダイオードのｎ型領域ｎ－ＰＤ、１１０が配置される。分離部材１３０は同一サイズであり、又はピクセルの設計及び位置に応じて異なる厚さを有することができる（例えば、分離部材１３４参照）。

【0052】

基板１００は正面と背面を有する。正面にはトランジスタのようなディバイス及びノードが形成される。基板１００の正面には基板活性領域（ａｃｔｉｖｅ ｒｅｇｉｏｎ）を定義する素子分離領域が形成され、基板１００活性領域に垂直トランスファーゲート１２０が形成される。垂直トランスファーゲート１２０は基板の下方向にｎ－ＰＤ領域まで延長する２つのポールＰ１、Ｐ２を有し、基板１００上には２つのポールを連結する連結部Ｃを有する。２つのポールＰ１、Ｐ２と基板１００との間にはゲート絶縁膜１２２が介在されている。

【0053】

前記基板１００正面には厚さｄを有する第１絶縁パターン１２５が提供される。前記第１絶縁パターン１２５は基板上、少なくとも前記ゲートポールＰ１、Ｐ２の間に配置される。選択的な実施形態として、前記ゲートポールＰ１、Ｐ２の間に空隙を含むことができる。空隙が形成される実施形態の場合、ゲートポールの間に第１絶縁パターン１２５が一部残っているか、或いは完全に除去されることができる。

【0054】

基板１００の正面に垂直トランスファーゲート１２０の外にもピクセルを駆動するためのアナログ素子を含むことができる。図７Ａ及び図７Ｂのように、一実施形態によるディバイスはリセットトランジスタＲＧ、信号を増幅するソースフォロワートランジスタＳＦ、選択トランジスタ、及び接地ノードを含むことができる。

【0055】

次に、ピクセル基板１００に各種配線１４５とコンタクト１４０が層間絶縁膜１５０内に形成される。例えば、図１の実施形態において、垂直トランスファーゲート１２０の連結部Ｃにコンタクト１４０が連結され、配線１４５を経てボンディングパッド１８０まで電気的に連結される。ボンディングパッド１８０は銅（Ｃｕ）パッドを含むことができ、ペアになる基板のボンディングパッドと接合して電気的に連結される。ボンディングパッド１８０はペアになる基板のボンディングパッドと電気的に連結されるが、これとは異なりに基板接合のためにダミーパッドを追加に含むことができる。

【0056】

一方、背面受光方式ＢＳＩのイメージセンシングディバイスにおいて、光が入って来る基板１００の背面の方には各種光学要素が形成されている。図１を参照すれば、基板１００の背面のピクセル領域にはマイクロレンズ１７５、Ｒ、Ｇ、Ｂカラーフィルター１７０、グリッド１７２が形成される。マイクロレンズ１７５はピクセル内焦点を合わせるために配置され、中心に遠くなるほど、光ダイオードのｎ型領域１１０とオフセットされることができる。

【0057】

ピクセル基板１００の背面は受光率を高めるために化学的物理的研磨ＣＭＰを進行して厚さを薄くすることができる。その後、負電荷の消耗を防ぐための第２絶縁膜１７８を形成することができる。第２絶縁膜１７８はハフニウム酸化膜（ＨｆＯ_２）やアルミニウム酸化膜（Ａｌ_２Ｏ_３）、タンタル酸化膜（ＴａＯ_ｘ）を含むことができる。また、光効率を高めるために第２絶縁膜１７８上に反射防止膜１７９を含むことができる。無機物質の表示のための化学量論的数式表記でｘ、ｙは配合比を示すことであり、０より大きい実数である。例えば、シリコン窒化物はＳｉｘＮｙで表示することができ、ｘ及びｙは各々０より大きい実数である。

【0058】

ピクセルアレイを囲むオプティカルブラック領域にはレファレンス信号を観測するために光遮断部材１７３が形成されることができる。

【0059】

図１を続いて参照すれば、ロジック／ペリ基板３００の正面に各種素子を形成することができる。例えば、基板３００に素子分離領域３３０を作って活性領域を定義し、活性領域にゲート３２０を形成してトランジスタを作る。また、基板３００上にトランジスタと電気的に連結される各種配線３４５とコンタクト３４０を形成する。これらの配線３４５及びコンタクト３４０は層間絶縁膜３５０によって絶縁される。本願でコンタクト３４０は垂直連結するための導電体である。コンタクト３４０は基板と配線を連結するだけでなく、配線と配線を連結するビアを含むことができる。

【0060】

先に説明したように、ピクセル基板１００とロジック／ペリ基板３００はボンディング工程によって接合する。ボンディング工程は、例えばウエハ同士ボンディングするウエハボンディング工程を含み、ボンディングパッド間接合によって電気的連結を確保することができる。図１に図示されたように、ピクセル基板１００のボンディングパッド１８０とロジック／ペリ基板３００のボンディングパッド３８０と接合され、基板間結合のためにダミーパッドが追加に提供されることができる。２つのボンディングパッド１８０、３８０はＣｕを含むことができ、Ｃｕ－Ｃｕボンディングを形成する。

【0061】

本発明のイメージセンシングディバイスは外部との信号送受信、制御、及び電源供給のためにＩ／Ｏパッドを含む。一実施形態として、２スタック背面受光方式ではピクセル基板１００の背面の厚さが薄いので、ピクセル基板１００の背面でＩ／Ｏパッドを形成することができる。図１を参照すれば、ＴＳＶ（ｔｈｒｏｕｇｈ ｓｉｌｉｃｏｎ ｖｉａ）１９４を通じてピクセル基板１００の背面を貫通し、ピクセル基板１００を含む第１部分の内部に配置された連結配線１４５とロジック／ペリ基板３００を含む第２部分の内部に配置されたランディングパッド３４７と連結されたＴＳＶ１９４を示す。基板１００とビアを絶縁するためにＴＳＶ１９４と基板１００との間は絶縁膜１９５で分離されている。ＴＳＶ１９４上にＩ／Ｏパッド１９２を含むことができ、基板背面の表面は絶縁層及び／又はパッシベーション層で保護される。前記絶縁層及び／又はパッシベーション層はマイクロレンズ層と同一物質を含むことができる。

【0062】

図２は、本発明の他の実施形態の２スタックＣＭＯＳイメージセンシングディバイスの断面図である。図１の実施形態と全体的に同一であるが、相違点としてピクセル基板１００を貫通するＴＳＶ１９４はロジック／ペリ基板３００を含む第２部分の内部のランディングパッド３４７と直接連結されることができる。ＴＳＶ１９４はピクセル基板１００を含む第１部分内の配線と連結されなくともよい。

【0063】

図２の実施形態は、図１のように、ピクセル基板１００とロジック／ペリ基板３００が接合（ｂｏｎｄｉｎｇ）されたスタック構造である。ピクセル基板１００の正面の方に基板接合され、光ダイオードヘの受光率を高めるために背面に基板を除去するので、ピクセル基板１００の厚さがロジック／ペリ基板３００の厚さより薄い。したがって、ピクセル基板１００の背面の方にＴＳＶ１９４を貫通してＩ／Ｏパッド部を形成することが工程の便宜上有利である。

【0064】

本発明の他の実施形態として、ピクセル回路を２つの基板で別に形成し、前記２つの基板をボンディングして２スタックピクセル基板を製造することができる。これをロジック／ペリ基板と接合して結局３スタックイメージセンシングディバイスを提供する。

【0065】

図７Ａ乃至図７Ｂは光ダイオードＰＤが単位ピクセル処理回路を共有した回路図である。図７Ａは２つの光ダイオードＰＤが単位ピクセル処理回路を共有し、図７Ｂは４つの光ダイオードＰＤが共有することである。

【0066】

図７Ａを参照すれば、光ダイオードＰＤのｐノードは接地連結され、ｎノードはトランスファーゲートＴＧトランジスタと連結されている。トランスファーゲートＴＧトランジスタのドレーンは浮動拡散領域ＦＤ（未表示）と連結されている。各々の光ダイオードはトランスファーゲートＴＧを経由して浮動拡散領域ＦＤを共有している。トランスファーゲートＴＧがターンオンされれば、該当光ダイオードＰＤの負電荷は浮動拡散領域ＦＤに伝達される。浮動拡散領域ＦＤは、またリセットゲートＲＧトランジスタとソースフォロワーＳＦと並列連結される。リセットゲートＲＧトランジスタがターンオンされて浮動拡散領域ＦＤの電荷を除去して電荷の基準点までセッティングする。ソースフォロワーＳＦトランジスタは、リセットゲートＲＧトランジスタがオフされた状態で、浮動拡散領域ＦＤの電荷量によってゲート電圧を生成することによって、ビットラインＶｏｕｔにアナログ信号を伝達する一種のコモンドレーン増幅器である。リセットトランジスタＲＧとソースフォロワーＳＦのドレーンは全てＶｄｄと連結される。選択トランジスタＳＥＬがターンオンされれば、ビットラインを共有するピクセルの中で該当ピクセルを選択する。これらのトランジスタはｎＭＯＳトランジスタであって、本文で特別に言及しなければ、ｎＭＯＳトランジスタであると理解するべきである。

【0067】

図７Ａ及び図８Ａの実施形態を参照すれば、光ダイオードＰＤとトランスファーゲートＴＧトランジスタ、浮動拡散領域ＦＤ、及びグラウンドノードを第１ピクセル基板に形成し、共有される単位ピクセル回路は別の基板、即ち第２ピクセル基板に形成することができる。

【0068】

図８Ａは光ダイオードＰＤ、トランスファーゲートＴＧトランジスタ、浮動拡散領域ＦＤ、及びグラウンドノードが形成された第１ピクセル基板と、リセットＲＧトランジスタ、ソースフォロワーＳＦトランジスタ、選択トランジスタＳＥＬを含む単位ピクセル回路が形成された第２ピクセル基板を基板接合、例えばＣｕ－Ｃｕボンディングで接合した回路図である。したがって、小さいピクセルサイズでも充分なサイズのアナログ素子を確保することができるので、高精密、高性能のイメージセンシングディバイスを製造することができる。

【0069】

また、図８Ａに開示された本発明の実施形態は配線連結面でも簡単である。特に、光ダイオードＰＤ、トランスファーゲートトランジスタＴＧ、浮動拡散領域ＦＤ、及び接地ノードＧＮＤを含む第１ピクセル基板はビットラインが省略されるので、配線数を減らすことができる。本発明の実施形態において、第１ピクセル基板の配線は２層であり、他の実施形態としては１層で作ることができる（Ｃｕボンディングパッド数除外）。

【0070】

図７Ｂは４つの光ダイオードＰＤが１つの浮動拡散領域ＦＤ（未表示）及び単位ピクセル回路ＲＧ、ＳＦ、ＳＥＬを共有する回路図である。単位ピクセル回路に共有される光ダイオードＰＤ数は２つ又は４つに制限されなく、図８Ｃに示したように８つＰＤを共有して使用することができ、回路設計に応じて１６つ、又はその以上に拡張されることができる。

【0071】

また、図１０Ａ及び図１０Ｂのように４つのＰＤは別に動作することができ、あるいは図９Ａ及び図９Ｂのように２つの光ダイオードＰＤがペアで動作することができる。ペアで動作する方式を簡略に説明すれば、高照度では独立された光ダイオードとして使用し、低照度では２つの光ダイオードを合わせて１つの光ダイオードとして使用することができる。図８Ｂを参照すれば、図７Ｂの実施形態は図８Ａを参照して説明されたように複数のピクセル基板を使用することと変形されることができる。

【0072】

図９Ａ、図９Ｂ、図１０Ａ、及び図１０Ｂは光ダイオードＰＤ、トランスファーゲートＴＧ、浮動拡散領域ＦＤ、及び接地ノードを含む第１ピクセル基板の配置図である。

【0073】

先ず、図９Ａ及び９Ｂを参照すれば、第１ピクセル基板の上面から見る時、単位ピクセルは分離部材９３０によって区分される。ピクセル内領域は他の分離部材９４０としてＳＴＩは活性領域を定義する。

【0074】

トランスファーゲート９２０は光ダイオードのｎ型領域ｎ－ＰＤと浮動拡散領域ＦＤ、９５０との間にあり、ｎ－ＰＤでＦＤへの連結を開閉する。前記ゲート９２０は基板の下方に深く延長された２つのポールＰ１、Ｐ２を有する。また、ゲート連結部Ｃは基板上に配置され、２つのポールＰ１、Ｐ２を電気的に連結する。図９の実施形態において、ゲートの平面模様は長方形であり、２つのポールＰ１、Ｐ２が対称的に配置され、同一フィーチャーであるが、ピクセル内ディバイスの配置に応じて変更されることができ、２つのポールＰ１、Ｐ２も非対称的に配置されることができ、異なるフィーチャーで作ることができる。本発明において、基板上にそして第１ポールと第２ポールとの間に、ゲート絶縁膜ではない第１絶縁パターンが形成される。

【0075】

浮動拡散領域ＦＤ、９５０は、２つの光ダイオードのｎ型領域ｎ－ＰＤと共有し、前記浮動拡散領域ＦＤに第２ピクセル基板と連結されるコンタクト（ｃｏｎｔａｃｔ）を配置することができる。

【0076】

ｎ－ＰＤ領域と離隔された位置に接地ノード９７０が配置される。接地ノード９７０を通じて光ダイオードのｐ領域に接地電圧を印加することができる。

【0077】

図９Ａを続いて参照すれば、２つの光ダイオードＰＤは互いにペアで動作することができ、２つの隣接ピクセルが１つのレンズを共有することができる。前記２つの隣接ピクセルは高照度である時は個別ピクセルとして動作させ、低照度である場合は１つのピクセルとして使用することができる。

【0078】

図９Ｂは図９Ａに示した２つ隣接ピクセルを含む２－ＰＤ共有ピクセルアレイの一部分の配置図である。第１共有ピクセルＰＸ１の浮動拡散領域ＦＤ（未表示）は垂直方向に下の第２共有ピクセルＰＸ２の浮動拡散領域ＦＤ（未表示）と互いに対向するように配置されることができる。このように対向するように配置において、第１共有ピクセルＰＸ１の浮動拡散領域ＦＤ１（未表示）と第２共有ピクセルＰＸ２の浮動拡散領域ＦＤ２（未表示）を連結することは容易である。

【0079】

一方、第２ピクセル基板に形成されたソースフォロワーＳＦトランジスタ、リセットゲートＲＧトランジスタ、選択トランジスタＳＥＬを含む回路と連結する場合にも２つの２－ＰＤ共有ピクセルＰＸ１とＰＸ２又はＰＸ３とＰＸ４は１つのピクセル内アナログ回路を共有することができる。このように、ディバイス集積化の効率性を高めることができ、小さいピクセルサイズの制限下でもさらに大きいサイズのアナログ回路を使用することができるので、特性が良くなる。

【0080】

図９Ｂのような実施形態の中で、第１ピクセル基板の１つの２－ＰＤ共有ピクセルが第２ピクセル基板のピクセルアナログ単位回路と連結された実施形態は図８Ａの連結に該当し、他の実施形態として２つの２－ＰＤ共有ピクセルの配置は図８Ｂの回路連結に該当する。

【0081】

第２ピクセル基板に形成されたアナログ回路は第１ピクセル基板の工程と異なる工程で製造することができる。例えば、本発明の一実施形態として、第１ピクセル基板のトランスファーゲートは２つのポールを有するデュアル垂直トランスファーゲート形状で作り、基板上に第１絶縁パターンが提供される。反面、第２ピクセル基板は基板上に第１絶縁パターンを形成しなく、その上に平面タイプゲートが形成されることができ、他の実施形態としてはＦｉｎＦＥＴタイプゲートが形成されることができる。さらに、第２ピクセル基板内ディバイスごとにゲートが異なる工程で形成するか、又は異なる形状に製造されることができる。

【0082】

次に図１０Ａ、１０Ｂは４つの光ダイオードＰＤが１つのビックピクセルを形成する４－ＰＤ共有ピクセルの配置図である。図１０Ａは図１０Ｂの第１サブピクセルＰｘ１の拡大図である。

【0083】

図１０Ａを参照すれば、第１ピクセル基板の上面から見る時、単位ピクセルは分離部材１０３０によって区分される。ピクセル内領域はＳＴＩが異なる分離部材１０４０として活性領域を定義する。

【0084】

トランスファーゲート１０２０は光ダイオードのｎ型領域ｎ－ＰＤと浮動拡散領域ＦＤ、１０５０との間にあり、ｎ－ＰＤと浮動拡散領域１０５０との間の連結を開閉する。前記ゲート１０２０は基板の下方に深くｎ－ＰＤまで延長された２つのポールＰ１、Ｐ２を有する。

【0085】

また、ゲートは対角線方向に延長され、基板面に露出されるｎ－ＰＤ領域の形状に合うように形成されることができ、例えばゲートは多角形又は長方形の形状に形成されることができる。ゲート連結部Ｃは基板上に位置し、２つのポールＰ１、Ｐ２を電気的に連結する。

【0086】

図１０Ａの実施形態において、ゲートの平面形状は多角形であり、２つのポールＰ１、Ｐ２が対称的に配置され、同一フィーチャーであるが、ピクセル内ディバイスの配置に応じて変更されることができ、２つのポールＰ１、Ｐ２も非対称的に配置されることができ、異なるフィーチャーで作ることができる。本発明において、基板上にそして第１ポールと第２ポールとの間に、ゲート絶縁膜ではない第１絶縁パターン１２５が形成される。

【0087】

図１０Ｂに図示されたように、分離部材１０３０の中心部まで延長されなく、開いているので、４つのサブピクセルＰｘ１、Ｐｘ２、Ｐｘ３、Ｐｘ４を浮動拡散領域ＦＤ、１０５０を共有し、前記浮動拡散領域１０５０に第２ピクセル基板と連結するコンタクトを配置することができる。

【0088】

図１０Ａを参照すれば、ｎ－ＰＤ領域と離隔された位置に接地ノード１０７０が配置される。接地ノード１０７０を通じて光ダイオードのｐ領域に接地電圧を印加することができる。

【0089】

図１０Ｂを参照すれば、４つの光ダイオードＰＤは共に動作することができ、４つのサブピクセルＰｘ１、Ｐｘ２、Ｐｘ３、Ｐｘ４は１つのレンズを共有することができる。高照度である時は個別ピクセルとして動作させ、低照度である場合は１つのピクセルとして使用することができる。図１０Ｂのような４－ＰＤ共有ピクセル配置は図８Ｂ回路図に該当することができる。この場合、図１０Ｂの各ＰＤはサブピクセルの光ダイオードを意味する。このような４－ＰＤ共有ピクセル配置においても、第２ピクセル基板のピクセルアナログ回路を複数の４－ＰＤ共有ピクセルと連結して例えば、図８Ｃのように８つサブピクセルが共有された回路を形成することができ、１６つ又はその以上数のサブピクセルが共有された回路として拡張することができる。

【0090】

また、図９Ａ、９Ｂに示した実施形態のように、図１０Ａ、図１０Ｂの実施形態でも第２ピクセル基板は第１ピクセル基板のディバイスの製造と異なる工程で製造することができ、第２ピクセル基板のディバイス同士も異なる形状やサイズのゲートで形成することができる。

【0091】

本発明の他の実施形態は２つのピクセル基板と１つのロジック／ペリ基板を含む３スタックＣＭＯＳイメージセンシングＣＩＳディバイスを提供する。

【0092】

図３は２つのピクセル基板と１つのロジック／ペリ基板を含む３スタックＣＭＯＳイメージセンシングＣＩＳディバイスの断面図を示す。図３を参照すれば、受光要素及び光ダイオードとトランスファーゲートを含む第１ピクセル基板１００、光ダイオードで生成された光信号をアナログに変換するピクセルアナログ回路を含む第２ピクセル基板２００、及び電源供給と各種制御信号を発生する周辺回路（ｐｅｒｉｐｈｅｒａｌ ｃｉｒｃｕｉｔ）とイメージ信号を処理するためのロジック回路（例えば、ＩＳＰブロック）を含むロジック／ペリ基板３００が接合されたスタックイメージセンシングディバイスを提供する。

【0093】

図３での第１ピクセル基板１００上のディバイスの配置は、図９Ａで切断線ＡＡ’に沿って配置して示したものである。第１ピクセル基板１００内ピクセルを区分するために分離部材１３０が基板に形成される。分離部材は基板の正面から背面まで延長されたＤＴＩ（ｄｅｅｐ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）であり得る。バイアスを印加するための分離部材内導電層１３６、分離部材の厚さの変更、及び素子分離領域に対する記述は図１で説明した通りである。

【0094】

第１ピクセル基板１００内分離部材１３０の間に光ダイオードが配置され、基板内そして基板上の素子の下の領域に光ダイオードのｎ型領域ｎ－ＰＤ、１１０が配置される。

【0095】

第１ピクセル基板１００は正面と背面を有する。基板１００の正面には垂直トランスファーゲート１２０が形成されている。垂直トランスファーゲート１２０は基板の下方向にｎ－ＰＤ領域まで延長する２つのポールＰ１、Ｐ２を有し、基板上には２つのポールを連結する連結部Ｃを有する。２つのポールＰ１、Ｐ２と基板１００との間にはゲート絶縁膜１２２が介在されている。

【0096】

前記基板１００の正面には第１絶縁パターン１２５を含む。前記第１絶縁パターン１２５は基板上、少なくとも前記ゲートポールＰ１、Ｐ２の間に配置される。選択的な実施形態として、前記ゲートポールＰ１、Ｐ２の間に空隙を含むことができる。空隙が形成される実施形態の場合、ゲートポールの間に第１絶縁パターン１２５が一部残っているか、或いは完全に除去されることができる。

【0097】

第１ピクセル基板で単一ピクセルの配置、例えば光ダイオードＰＤのｎ型領域ｎ－ＰＤ、垂直トランスファーゲート１２０、及び接地ノードＧＮＤ（未図示）の配置は先に図９Ａ、図９Ｂ、及び図１０Ａ、図１０Ｂで記述したように、例えば１つ又は一対の２－ＰＤ共有ピクセル配置であり（図９Ａ、図９Ｂ）、又は４つのサブピクセルが共有するピクセル配置であり得る（図１０Ａ、図１０Ｂ参照）。

【0098】

図３では一実施形態として、図９Ａ、図９Ｂのピクセル配置を示す。図９Ａの切断線ＡＡ’に沿って断面を形成して見ると、第１ピクセル基板１００の正面に隣接垂直トランスファーゲート１２０の間、そして分離部材１３０の背面の方に浮動拡散領域ＦＤ（未表示）が配置される。浮動拡散領域ＦＤ上にコンタクトが形成され、該当パッドの間１８０、２８０のボンディングを経てソースフォロワートランジスタのゲート２２０と連結される。

【0099】

第１ピクセル基板１００上の層間絶縁膜１５０内に各種配線１４５とコンタクト１４０が提供される。例えば、図３の実施形態において、垂直トランスファーゲート１２０の連結部Ｃにコンタクト１４０が離れて配線１４５を経てボンディングパッド１８０まで電気的に連結される。ボンディングパッド１８０は銅（Ｃｕ）パッドを含むことができ、ペアになる第２ピクセル基板２００のボンディングパッド２８０と接合して電気的に連結される。前記ボンディングパッド１８０、２８０は異なる導電構造物と電気的に連結されることができるが、これと別に基板接合のためにダミーパッドを追加に含むことができる。

【0100】

一方、図１のように、背面受光方式ＢＳＩのイメージセンシングディバイスにおいて、光が入ってくる基板１００の背面の方には各種光学要素が形成されている。図３を参照すれば、基板１００の背面のピクセル領域にはマイクロレンズ１７５、Ｒ、Ｇ、Ｂカラーフィルター１７０、グリッド１７２が形成される。マイクロレンズ１７５のオフセット配置、化学的物理的研磨、背面絶縁膜形成、及びオプティカルブラック領域に対する説明は図１での説明を引用参照する。

【0101】

図３に図示されたように、ピクセルアナログ回路を含む第２ピクセル基板２００を形成する。前記ピクセルアナログ回路は図７Ａに図示された回路図とソースフォロワーＳＦ、リセットゲートＲＧトランジスタ、選択トランジスタＳＥＬが含まれる。第２ピクセル基板２００に形成されたピクセルアナログ回路は光ダイオードで生成された光信号をアナログに変換する。前記ピクセルアナログ回路は素子分離領域ＳＴＩによって区分された活性領域に形成される。

【0102】

第１ピクセル基板１００は第２ピクセル基板２００と接合される。図３に図示された実施形態としては第１ピクセル基板１００と第２ピクセル基板２００は正面対正面（ｆａｃｅ ｔｏ ｆａｃｅ）接合方式に接合される。第１ピクセル基板１００の層間絶縁膜１５０と第２ピクセル基板２００の層間絶縁膜２５０との間に接合されて接合インターフェイス（ｂｏｎｄｉｎｇ ｉｎｔｅｒｆａｃｅ）を形成する。

【0103】

また、接合インターフェイスに配置されたボンディングパッドの接合によって、２つの基板のディバイス又は回路は電気的に連結されることができる。２２０はソースフォロワーＳＦゲートを指称し、第１ピクセル基板１００の浮動拡散領域ＦＤと連結される。第１ピクセル基板１００のボンディングパッド１８０と第２ピクセル基板２００のボンディングパッド２８０は全てＣｕ含むボンディングパッドであり得る。

【0104】

前記第２ピクセル基板２００のピクセルアナログ回路は第１ピクセル基板１００の１つのピクセルと連結されることができ、さらに好ましくは、第１ピクセル基板１００の複数のピクセルと連結される。図３のように、ピクセル単位回路を２つの基板に分けて配置すれば、狭いピクセル領域にもディバイスを効果的に配置することができる。第２基板にアナログ回路の一部を配置すれば、さらに大きいサイズのアナログ回路を配置することができるので、信号対雑音比（ＳＮＲ）のような信号特性がさらに良好な効果を得ることができる。

【0105】

図３を参照すれば、第２ピクセル基板２００は第１ピクセル基板１００と第３ロジック／ペリ基板３００との間に位置し、第２ピクセル基板２００を貫通するビアＴＳＶ、２６０が形成されて第１ピクセル基板１００にあるディバイスと第３ロジック／ペリ基板３００にあるディバイスを連結する。前記ＴＳＶ２６０と第２ピクセル基板２００を絶縁するために、第２ピクセル基板２００を貫通し、露出された第２ピクセル基板２００の表面に絶縁膜を形成することができる。ＴＳＶ２６０を形成するための基板エッチング工程は乾式エッチング及び／又は湿式エッチングを進行することができる。また、基板２００に化学物理的研磨ＣＭＰ工程を進行して基板の厚さを薄くすることができる。基板の厚さが薄くしてＴＳＶ工程を進行すれば、ＴＳＶ２６０のアスペクト比が向上され、基板の背面からＴＳＶ２６０を形成することができる。

【0106】

図３を続いて参照すれば、ロジック／ペリ基板３００の正面に各種素子を形成することができる。例えば、基板３００に素子分離領域ＳＴＩを作って活性領域を定義し、活性領域にゲート３２０を形成してトランジスタを作る。また、基板３００上に各種配線３４５とコンタクト３４０を形成してトランジスタと電気的に連結する。これらの配線３４５及びコンタクト３４０は層間絶縁膜３５０によって絶縁される。

【0107】

ロジック／ペリ基板３００と第２ピクセル基板２００との間に接合されたインターフェイスを有する。一実施形態として、ロジック／ペリ基板３００の正面と第２ピクセル基板２００の背面が接合されることができる。第２ピクセル基板２００とロジック／ペリ基板３００はボンディング工程によって接合する。ボンディング工程は、例えばウエハ同士ボンディングするウエハボンディング工程を含み、ボンディングパッド間の接合によって電気的連結を確保することができる。この場合、第２ピクセル基板２００の背面に追加工程を進行して絶縁膜とコンタクト／ビア及び／又はボンディングパッドを設置し、同様にコンタクト／ビア及び／又はボンディングパッドが設置されたロジック／ペリ基板３００の正面と基板接合を進行して形成することができる。

【0108】

また、本発明のイメージセンシングディバイスは外部との信号送受信、制御、及び電源供給のためにＩ／Ｏパッドを含む。一実施形態として、３スタック背面受光方式（即ち、２つのピクセル基板と１つのロジック／ペリ基板）では第１ピクセル基板１００の背面の厚さが薄いので、第１ピクセル基板１００の背面でＩ／Ｏパッド１９２を形成することができる。図３を参照すれば、ＴＳＶ１９４を通じてピクセル基板１００の背面を貫通し、第２ピクセル基板２００部に配置されたランディングパッド２４７と連結されたＴＳＶ１９４を示す。

【0109】

基板１００とビアを絶縁するためにＴＳＶ１９４と基板１００との間は絶縁膜１９５で分離されている。ＴＳＶ１９４上にＩ／Ｏパッド１９２を含むことができ、基板１００背面の表面は第２絶縁膜１７８及び／又はパッシベーション層１７６で保護される。前記第２絶縁膜１７８及び／又はパッシベーション層１７６はマイクロレンズ層と同一物質を含むことができる。

【0110】

また、前記Ｉ／Ｏパッド１９２は第２ピクセル基板２００に予め形成されたＴＳＶ２６０と垂直配線２４９、水平配線２４８を通じて、ロジック／ペリ基板３００にあるディバイスまで連結されることができる。本発明の一実施形態として、連結される垂直、水平配線の数は、抵抗の減少、信号伝達速度の向上のために複数であり得る。

【0111】

図３は２つのピクセル基板が正面対正面結合され、１つのロジック／ペリ基板が正面対背面結合されたスタックイメージセンシングディバイスを提供する。本発明において、ゲートポールの間に第１絶縁パターン１２５が形成されたデュアル垂直トランスファーゲート１２０を使用することによって、配線連結が簡単であり、負電荷伝達効率を向上させることができる。一実施形態として、第１ピクセル基板１００の配線数は１つであり、第２ピクセル基板２００の配線数は２つであり得る。

【0112】

次に、図４は本発明の他の実施形態として３スタックＣＭＯＳイメージセンシングＣＩＳディバイスの断面図である。

【0113】

図４を参照すれば、図３と同様に、第１ピクセル基板１００と第２ピクセル基板２００が正面対正面ウエハボンディングし、ボンディングインターフェイスを有し、第２ピクセル基板２００とロジック／ペリ基板３００が背面対正面ボンディングして他のボンディングインターフェイスを有している。

【0114】

そして、光ダイオードとトランスファーゲート１２０を有する第１ピクセル基板１００の背面が受光部になり、背面の方にカラーフィルター、マイクロレンズのような各種光学要素が設置される。

【0115】

第１ピクセル基板１００には光ダイオードのｎ型領域ｎ－ＰＤ、１１０まで延長された２つのポールＰを有するトランスファーゲート１２０が形成され、基板上そして２つのポールの間には第１絶縁パターン１２５が形成されている。その外に、分離部材、各種配線連結、ボンディングパッド１８０に対する記述は図３で説明したものと同一である。

【0116】

第２ピクセル基板２００にはソースフォロワートランジスタ、リセットトランジスタ、選択トランジスタとアナログピクセル回路が形成されて、ボンディングパッド２８０、１８０を通じて第１ピクセル基板１００のディバイスと連結される。例えば、第１ピクセル基板１００の浮動拡散領域は第２ピクセル基板２００のソースフォロワートランジスタのゲート２２０と連結される。第２ピクセル基板２００のアナログ素子は第１ピクセル基板１００よるつのピクセルと連結されることができ、又は複数のピクセルと連結されることができる。

【0117】

また、第２ピクセル基板２００は第１ピクセル基板１００とロジック／ペリ基板３００との連結のために基板２００を貫通するＴＳＶ２６０を含むことができる。その他、第２ピクセル基板２００の配線配置、ＴＳＶ形成、及び第１ピクセル基板１００とのウエハボンディングに対する説明は図３で説明と同一であり、これを引用する。

【0118】

ロジック／ペリ基板３００はピクセル回路の駆動に必要である周辺回路とイメージ信号処理のためのロジック回路等を含む。

【0119】

図３との相違点として、図４に示した実施形態はロジック／ペリ基板３００はパッド部（ｐａｄ ｒｅｇｉｏｎ）を含む。具体的には、ロジック／ペリ基板３００の背面にロジック／ペリ基板３００を貫通し、基板３００と絶縁されるように処理した後、ＴＳＶ３９４を形成する。基板の背面にパッシベーション層３７６を形成することができ、パッシベーション層３７６の一部を除去した後、Ｉ／Ｏパッド３９２を形成することができる。本実施形態において、選択的には、ロジック／ペリ基板３００のＴＳＶ３９４の形成を容易にするために、ロジック／ペリ基板３００の厚さを薄く形成した後、ＴＳＶ工程を進行することができる。

【0120】

図４のように、ロジック／ペリ基板３００の背面にパッド部を形成すれば、例えばロジック／ペリ基板３００にあるランディングパッド３４７を経て、ロジック／ペリ基板３００にある電源供給部と直接連結され、イメージ処理部ＩＳＰでイメージ処理した後、ＡＰ又はＣＰＵの方に信号を直ちに送ることができる。このように配線連結（ｒｏｕｔｉｎｇ）が簡単であり、ピクセル基板の面積を広く使用するので、高集積化に有利である。

【0121】

図４のロジック／ペリ基板３００に関して、基板上の素子形成、配線及びコンタクト／ビア形成、及び第２ピクセル基板２００との正面対背面接合に関する記述は図３に説明したものと同一であり、図３の記述を引用する。

【0122】

図４の実施形態において、第１ピクセル基板１００に形成された配線の層数は１つ又は２つであり、第２ピクセル基板２００に形成された配線の層数は２つ又は３つであり得る。

【0123】

図５は３スタックＣＭＯＳイメージセンシングＣＩＳディバイスの本発明の他の実施形態の断面図である。

【0124】

図５を参照すれば、図５の実施形態も第１ピクセル基板１００、第２ピクセル基板２００、ロジック／ペリ基板３００が接合され、２つのボンディングインターフェイスを有する。第１ピクセル基板１００の正面には、基板内光ダイオードのｎ型領域ｎ－ＰＤ、１１０まで延長された２つのポールＰ１、Ｐ２を有するトランスファーゲート１２０が形成され、基板１００上に、そして２つのポールＰ１、Ｐ２の間に第１絶縁パターン１２５が形成されている。

【0125】

基板１００の背面に光が入り、カラーフィルター、マイクロレンズのような受光要素が形成されている。

【0126】

第２ピクセル基板２００にはソースフォロワートランジスタ、リセットトランジスタ、選択トランジスタとアナログピクセル回路が形成されている。ボンディングパッド２８０、１８０を通じて第１ピクセル基板１００のディバイスと連結される。例えば、第１ピクセル基板１００の浮動拡散領域は第２ピクセル基板２００のソースフォロワートランジスタのゲート２２０と連結される。第２ピクセル基板２００のアナログ素子は第１ピクセル基板１００よるつのピクセルと連結されることができ、又は複数のピクセルと連結されることができる。また、第２ピクセル基板２００は第１ピクセル基板１００とロジック／ペリ基板３００との連結のために基板２００を貫通するＴＳＶ２６０を含むことができる。

【0127】

図４の実施形態と区別される図５の実施形態の相違点は、第１ピクセル基板１００の正面と第２ピクセル基板２００の背面が接合してボンディングインターフェイスを構成することである。第２ピクセル基板２００とロジック／ペリ基板３００は正面対正面方式に２つの基板が接合してボンディングインターフェイスを形成する。

【0128】

図５の実施形態では、ロジック／ペリ基板３００の背面部にパッド部（ｐａｄ ｒｅｇｉｏｎ）が提供されることができる。基板３００を貫通し、基板と絶縁膜３９５を形成した後、ＴＳＶ３９４を形成することができる。選択的に、例えば化学物理的研磨ＣＭＰを進行して基板３００の厚さを薄くした後、ＴＳＶ３９４を形成することができる。

【0129】

その他、第１及び２ピクセル基板１００、２００の配線配置、第２ピクセル基板２００のＴＳＶ２６０の形成、基板表面絶縁膜の形成、及び第１ピクセル基板１００のピクセルと第２ピクセル基板２００のアナログ回路との連結及び共有に対する説明は図３及び図４に説明した説明を参照し、これを引用する。

【0130】

一方、図５では第１ピクセル基板１００上の配線の層数を２つで形成したが、配線の層数を１つで形成してもよい。

【0131】

図６は３スタックＣＭＯＳイメージセンシングＣＩＳディバイスの本発明のその他の実施形態の断面図である。第１ピクセル基板１００、第２ピクセル基板２００、ロジック／ペリ基板３００のディバイス及び配線連結は図５の実施形態と同一である。

【0132】

図６の実施形態が図５との相違点としては、第１ピクセル基板１００の背面にパッド部（ｐａｄ ｒｅｇｉｏｎ）を形成したことである。このために、第１ピクセル基板の背面を貫通し、絶縁膜１９５を形成した後、ＴＳＶ１９４を形成する。この場合、ＴＳＶ１９４はランディングパッド１４７、第２ピクセル基板２００に形成されたＴＳＶ２６０を通じてロジック／ペリ基板３００のディバイスまで連結されることができる。

【0133】

次に、本発明の第１絶縁パターンを有し、垂直トランスファーゲートを含むディバイス、これを含む基板、及びこれを含むスタックイメージセンシングディバイスの製造方法に対して記述する。

【0134】

図２１は本発明の一実施形態であるＣＭＯＳイメージセンシングディバイスの製造工程を示す順序図（ｆｌｏｗｃｈａｒｔ）である。本発明の一実施形態のＣＭＯＳイメージセンシングディバイスの製造フローは、（Ｓ１００）ピクセル基板及びロジック／ペリ基板を含む基板を提供する段階、（Ｓ２００）基板を接合する段階、（Ｓ３００）受光面に光学要素を形成する段階、（Ｓ４００）Ｉ／Ｏパッドを形成する段階を含む。

【0135】

図２２は本発明の一実施形態であるデュアル垂直トランスファーゲート及び第１絶縁パターンを含む基板の製造工程を示す順序図である。この過程は図２１の（Ｓ１００）工程に含まれる。本発明の一実施形態であるデュアル垂直トランスファーゲート及び第１絶縁パターンを含む基板１００の製造工程フローは、（Ｓ１１０）基板１００上に分離部材、例えばＳＴＩ、ＤＴＩを形成し、活性領域（ａｃｔｉｖｅ ｒｅｇｉｏｎ）を指定する段階、（Ｓ１２０）イオンドーピング、例えばイオンインプラントでウェル領域（ｗｅｌｌ ｒｅｇｉｏｎ）、光ダイオードのｎ型領域、ｎ－ＰＤ、ｐ領域、浮動拡散領域ＦＤを形成する段階、（Ｓ１３０）基板表面に第１絶縁膜を塗布する段階、（Ｓ１４０）基板にデュアル垂直トランスファーゲートｄＶＴＧを形成する段階、及び（Ｓ１５０）配線及びコンタクト／ビアを形成する段階を含む。（Ｓ１５０）にはボンディングパッド及び層間絶縁膜を形成する段階を含む。
（Ｓ２００）基板の接合方式は１つのピクセル基板と１つのロジック／ペリ基板の接合方式（２基板スタック方式）と２つのピクセル基板と１つのロジック／ペリ基板の接合方式（３基板スタック方式）に分類される。

【0136】

図２３を参照すれば、第１番目の列で図示された３基板スタック方式は第１ピクセル基板と第２ピクセル基板が正面対正面接合方式にボンディングする段階（Ｓ２２０）、第２ピクセル基板にＴＳＶを形成する段階（Ｓ２２２）、第２ピクセル基板の背面とロジック／ペリ基板をボンディングする段階（Ｓ２２４）を含む。段階（Ｓ２２２）を進行する際、第２ピクセル基板にＣＭＰを進行して基板の厚さを薄くし、ＴＳＶ形成を進行することができる。

【0137】

図２３の第２番目の列に図示された３基板スタック方式のように、先ず第２ピクセル基板にＴＳＶを形成する段階（Ｓ２２２）を進行し、第２ピクセル基板の背面とロジック／ペリ基板をボンディングする段階（Ｓ２２４）を進行し、第１ピクセル基板と第２ピクセル基板が正面対正面接合方式にボンディングする段階（Ｓ２２０）を進行してもよい。

【0138】

図２３の第３番目の列に図示された３基板スタック方式を参照すれば、第２ピクセル基板とロジック／ペリ基板を正面対正面方式に接合する段階（Ｓ２３０）、第２ピクセル基板にＴＳＶを形成する段階（Ｓ２３２）、第１ピクセル基板と第２ピクセル基板を正面対背面方式に接合する段階（Ｓ２３４）を含む。段階２３２を進行する時、第２ピクセル基板にＣＭＰを進行して基板の厚さを薄くし、ＴＳＶを形成することができる。

【0139】

図２３の第４番目の列に図示された３基板スタック方式のように、先ず第２ピクセル基板にＴＳＶを形成する段階２３２を進行し、第１ピクセル基板正面と第２ピクセル基板の背面をボンディングする段階（Ｓ２３４）を進行し、第２ピクセル基板とロジック／ペリ基板が正面対正面接合方式にボンディングする段階（Ｓ２３０）を進行してもよい。

【0140】

図２３の第５番目の列に図示された２基板スタック方式のように、ピクセル基板とロジック／ペリ基板を正面対正面にボンディングすることができる（Ｓ２４０）。

【0141】

Ｉ／Ｏパッドを形成する段階（Ｓ４００）で、Ｉ／Ｏパッドを形成する方式は、スタックした時、外側に配置された基板のどちらに形成するかによって決めることができる。図２４を参照すれば、前記Ｉ／Ｏパッド形成方式（Ｓ４００）は（Ｓ４１０）ロジック／ペリ基板にパッド部を形成する方式と（Ｓ４２０）ピクセル基板又は第１ピクセル基板の背面にパッド部を形成する方式を含む。（Ｓ４１０）ロジック／ペリ基板にパッド部を形成する場合、ロジック／ペリ基板の背面にＴＳＶを形成する。又は（Ｓ４２０）第１ピクセル基板にパッド部を形成する場合、第１基板又は第１ピクセル基板の背面にＴＳＶを形成する。

【0142】

次に、本発明の一実施形態である前記２スタックイメージセンシングディバイス（１ピクセル基板と１ロジック／ペリ基板の接合）の製造方法を説明する。

【0143】

図１４は一実施形態として、光ダイオード、第１絶縁膜、及び垂直トランスファーゲートを含む第１基板の製造工程を示す図面である。図１４Ａ乃至図１４Ｉの各々は図１２Ｂの方向に見た断面図である。ここで、第１絶縁膜は第１絶縁パターンを含み、基板上の垂直デュアルトランスファーゲートのポールＰ１、Ｐ２の間に第１絶縁パターンが形成される。

【0144】

図１４Ａは基板を提供し、基板の表面に分離部材を通じて活性領域を区分する。基板１００はシリコン基板、化合物半導体（例えば、インジウムリン化物（ＩｎＰ）、ガリウムヒ素化物（ＧａＡｓ）、シリコンゲルマニウム（ＳｉＧｅ）、インジウムヒ素化物（ＩｎＡｓ）、シリコン炭化物（ＳｉＣ）、又は他の適合な化合物半導体材料）を含む。シリコン基板はバルクシリコン層又はシリコン－オン－インシュレータ（Ｓｉｌｉｃｏｎ－Ｏｎ－Ｉｎｓｕｌａｔｏｒ（ＳＯＩ））基板層を含む。

【0145】

前記基板１００は１つ以上のドーパントを含んで、ｎ型又はｐ型基板を形成することができる。本発明において、ｐ型基板が好ましく、基板にホウ素（Ｂ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）ドーパントを注入することができる。

【0146】

分離部材１３７はＳＴＩを含み、フォトリソグラフィー技術を通じて開口部を形成し、ＳｉＯ２やＳｉｘＮｙ及び複合膜のような絶縁物質で充填して形成することができる。

【0147】

図１４Ｂに示したように、例えばドライエッチングを進行してディープトレンチを形成し、絶縁物質で充填して分離部材１３０を形成し、ピクセル領域を分離する。一実施形態として、分離部材にバイアスを印加するために導電層１３６を形成することができる。導電物質としてはポリシリコン、タングステンを含む。導電物質を絶縁するために絶縁層１３１をトレンチに塗布することができる。

【0148】

図１４Ｃに示したように、基板の表面にイオン注入を進行してウェル領域９６０、浮動拡散領域ＦＤ、９５０、及び光ダイオードのｎ型領域ｎ－ＰＤを形成することができる。また、位置に応じるｐ領域の濃度を変化するために、ｐ領域にもｐドーパント（例えばＮ、Ｐ、Ａｓ）を注入することができる。例えば、分離部材１３０の周辺にｐドーパントを注入してｎ－ＰＤを囲むｐ濃度を増加することができ、又は基板１００の表面にｐ濃度を増加させてｐｉｎタイプ光ダイオードを形成することができ、ＧＮＤノードを形成することができる。

【0149】

図１４Ｄに図示されたように、基板１００の表面に第１絶縁膜１２６を塗布する。第１絶縁膜１２６はＳｉ_ｘＮ_ｙ、ＳｉＯＮ、ＳｉＯＮＣ、ＳｉＯ_２、ＳｉＯＣで構成された膜から選択されたいずれか１つの膜及びその複合膜を含む。他の実施形態ではアルミニウム酸化物（Ａｌ_２Ｏ_３）、ハフニウム酸化物（ＨｆＯ_２）、タンタル五酸化物（Ｔａ_２Ｏ_５）、チタニウム酸化物（ＴｉＯ_２）を含むことができる。

【0150】

基板の表面に第１絶縁膜１２６を塗布するために、蒸着プロセスを使用することができる。一実施形態として、蒸着プロセスは化学蒸着（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ））を含む。

【0151】

第１絶縁膜１２６でシリコン窒化膜を塗布する場合、剥離を防ぐためにライナー１２９を予め設置することができる。ライナー１２９としてシリコン酸化膜を使用することができる。

【0152】

図１４Ｅを参照すれば、基板に開口部１２１を形成する。一実施形態でゲート当たり２つの開口部１２１を形成する。開口部形成段階は基板上にフォトマスクを形成し、パターニングした後、乾式エッチング工程を遂行する段階を含む。様々な実施形態で、異方性を増加するためにプラズマアシスト乾式エッチングを進行することができる。

【0153】

図１４Ｆを参照すれば、開口部１２１内にゲート絶縁膜１２２を形成する。ゲート絶縁膜はシリコン酸化膜、シリコン窒化膜、及びこれらの複合膜であり、原子層蒸着（ＡＬＤ）又は露出された開口部に酸化を遂行して薄い厚さに強い膜質を形成することができる。

【0154】

工程上選択的な変形形態として、膜質の強化及びエネルギーバンドギャップを変化させるために、例えば窒素等元素をドーピングさせることができ、或いは他の膜を追加に成膜して形成することができる。

【0155】

また、本発明において、蒸着、イオン注入工程の前／後にアニーリング工程を選択的に追加遂行できることと理解される。

【0156】

ゲート絶縁膜を設置した後、第１ポリシリコン１２０ａを開口部１２１内に充填することができる。

【0157】

図１４Ｇを参照すれば、フォトマスク１６０を形成した後、これを利用して第１絶縁膜１２６の一部を除去する。

【0158】

図１４Ｈを参照すれば、フォトマスクパターニングで露出された領域にゲート絶縁膜を形成した後、第２ポリシリコン膜を設置する。その後、再びパターニングを進行してゲートを形成する。前記ゲートはデュアル垂直トランスファーゲート１２０とソースフォロワーＳＦ、リセットゲートＲＧのような異なるアナログ回路のゲートを含む。

【0159】

この過程の中で、ゲートの周辺及び上部にスペーサー１２４を選択的に形成することができる。

【0160】

図１４Ｉを参照すれば、基板にＰＤ、及びトランジスタを形成した後、コンタクト１４０と配線１４５を形成し、層間絶縁膜で絶縁し、導線層を保護する。層間絶縁膜の表面にボンディングパッド１８０を形成することができる。

【0161】

図１５Ａ乃至図１５Ｅは本発明の一実施形態として、２スタックイメージセンシングディバイスの製造方法に関し、ピクセル基板１００とロジック／ペリ基板３００のボンディング及びＩ／Ｏパッド形成過程を図示している。

【0162】

図１５Ａを参照すれば、ピクセル基板１００とロジック／ペリ基板３００を各々提供する。ロジック／ペリ基板３００はゲート３２０、各種コンタクト３４０、配線３４５を含み、層間絶縁膜３５０の上部にボンディングパッド３８０を含む。

【0163】

ロジック／ペリ基板３００はピクセル基板１００と別の工程で形成することができ、トランジスタの種類においても、シリコンゲート又はメタルゲートトランジスタを含むことができ、平面トランジスタ又はＦｉｎＦＥＴトランジスタを含むことができる。

【0164】

図１５Ｂを参照すれば、ピクセル基板１００の正面とロジック／ペリ基板３００の正面を互いに対向するようにアラインメントしてウエハボンディングする。２つの基板のボンディングインターフェイスにはボンディングパッド１８０、３８０がアラインメントしてボンディングされる。

【0165】

図１５Ｃを参照すれば、ピクセル基板１００の背面の一部を除去し、第２絶縁膜１７８を塗布する。第２絶縁膜１７８はハフニウム酸化膜、タンタル酸化膜、アルミニウム酸化膜を含み、光ダイオードで生成された負電荷が除去された基板面でトラップされるか、或いは消失されることを防止する。その上に反射防止膜１７９を塗布することができる。

【0166】

ピクセル基板１００の背面を除去する工程として、化学的物理的研磨ＣＭＰを含む。一実施形態として、分離部材１３０が露出される程度まで背面を除去することができる。

【0167】

図１５Ｄを参照すれば、ピクセル基板１００の背面に絶縁膜を設置した後、グリッド１７２、カラーフィルター１７０、光遮断部材１７３、マイクロレンズ１７５を形成する。ピクセルアレイにはグリッド１７２を形成して隣接ピクセル間のクロストークを防止し、オプティカルブラック領域ＯＢには光遮断部材１７３を形成する。ピクセルアレイでのグリッド１７２と光遮断部材１７３は同一物質であり、１つの工程で共に形成することができる。

【0168】

図１５Ｅを参照すれば、ピクセル基板１００の背面で基板を貫通し、例えばロジック／ペリ基板３００上にあるランディングパッド３４７まで開口部を形成する。次に、絶縁膜１９５を塗布して基板１００と絶縁した後、導電物質を充填してＴＳＶ１９４を形成する。導電物質としてはポリシリコン、タングステンを含む。開口部は基板１００の背面でパッシベーション層１７６を貫通して形成することができ、パッシベーション層１７６はマイクロレンズ層を形成する物質と同一物質であり得る。露出されたＴＳＶ上にＩ／Ｏパッドを形成することができる。

【0169】

図１６Ａ乃至図１６Ｇは、本発明の他の実施形態として、第１ピクセル基板１００の製造工程を示す図面である。図１６Ａ乃至図１６Ｇは図８Ｂ又は図８Ｃに示している配置で正面に光ダイオードＰＤとトランスファーゲートＴＧが位置する第１ピクセル基板１００の製造工程である。ソースフォロワーＳＦ、リセットゲートＲＧトランジスタ、選択トランジスタＳＥＬは別の第２ピクセル基板で製造される。図１６Ａ乃至図１６Ｇは図１２Ｂの方向に見た断面図である。

【0170】

図１６Ａを参照すれば、基板１００を提供し、基板の表面に分離部材を通じて活性領域を区分する。基板１００はシリコン基板、化合物半導体（例えば、インジウムリン化物（ＩｎＰ）、ガリウムヒ素化物（ＧａＡｓ）、シリコンゲルマニウム（ＳｉＧｅ）、インジウムヒ素化物（ＩｎＡｓ）、シリコン炭化物（ＳｉＣ）、又は他の適合な化合物半導体材料）を含む。シリコン基板はバルクシリコン層又はシリコン－オン－インシュレータ（Ｓｉｌｉｃｏｎ－Ｏｎ－Ｉｎｓｕｌａｔｏｒ（ＳＯＩ））基板層を含む。前記基板１００に対するドーピング注入に対しては図１４Ａに記載した通りである。

【0171】

分離部材１３７はＳＴＩを含み、フォトリソグラフィー技術を通じて開口部を形成し、ＳｉＯ_２やＳｉ_ｘＮ_ｙ及び複合膜のような絶縁物質で充填して形成することができる。

【0172】

図１６Ｂを参照すれば、例えばドライエッチングを進行してディープトレンチを形成し、例えばシリコン酸化膜及び／又はシリコン窒化膜を含む絶縁物質で充填して分離部材１３０を形成する。分離部材１３０によってピクセル領域を分離する。実施形態として、分離部材にバイアスを印加するために導電層１３６を形成することができる。導電層及び絶縁層１３１の塗布に対しては図１４Ｂの記載を参照する。

【0173】

図１６Ｃに示したように、基板の表面にイオン注入を進行してウェル領域９６０、浮動拡散領域ＦＤ、９５０、及び光ダイオードのｎ型領域ｎ－ＰＤを形成することができる。また、位置に応じるｐ領域の濃度を変化するために、ｐ領域にもｐドーパント（例えばＮ、Ｐ、Ａｓ）を注入することができる。例えば、分離部材１３０の周辺にｐドーパントを注入してｎ－ＰＤを囲むｐ濃度を増加することができ、又は基板１００の表面にｐ濃度を増加させてｐｉｎタイプ光ダイオードを形成することができ、ＧＮＤノードを形成することができる。

【0174】

図１６Ｄに図示されたように、基板１００の表面に第１絶縁膜１２６を設置する。第１絶縁膜１２６はＳｉ_ｘＮ_ｙ、ＳｉＯＮ、ＳｉＯＮＣ、ＳｉＯ_２、ＳｉＯＣで構成された膜から選択されたいずれか１つの膜及びその複合膜を含む。他の実施形態ではアルミニウム酸化物（Ａｌ_２Ｏ_３）、ハフニウム酸化物（ＨｆＯ_２）、タンタル五酸化物（Ｔａ_２Ｏ_５）、チタニウム酸化物（ＴｉＯ_２）を含むことができる。

【0175】

基板の表面に第１絶縁膜１２６を塗布するために、蒸着プロセスを使用することができる。一実施形態として、蒸着プロセスは化学蒸着（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ））を含む。

【0176】

第１絶縁膜１２６でシリコン窒化膜を塗布する場合、剥離を防ぐためにライナー１２９を予め塗布することができる。ライナー１２９としてシリコン酸化膜を使用することができる。

【0177】

図１６Ｅを参照すれば、基板に開口部１２１を形成する。一実施形態でゲート当たり２つの開口部１２１を形成する。開口部形成段階は基板上にフォトマスクを形成し、パターニングした後、乾式エッチング工程を遂行する段階を含む。様々な実施形態で、異方性を増加するためにプラズマアシスト乾式エッチングを進行することができる。開口部は基板内光ダイオードのｎ型領域ｎ－ＰＤに到達するように形成する。

【0178】

図１６Ｆを参照すれば、開口部１２１内にゲート絶縁膜１２２を形成する。ゲート絶縁膜はシリコン酸化膜、シリコン窒化膜、及びこれらの複合膜であり、原子層蒸着（ＡＬＤ）又は露出された開口を、酸化処理を遂行して薄い厚さに強い膜質を形成することができる。ゲート絶縁膜を塗布した後、ポリシリコンを充填し、パターニングしてゲート１２０を形成する。前記ゲート製造工程としては第１ポリシリコンを開口部１２１内に充填し、再び第２ポリシリコンを塗布した後、パターニングする２段階でゲートを形成することができる。前記パターニング過程の中で、ゲートの周辺及び上部にスペーサー１２４を選択的に形成することができる。

【0179】

本実施形態において、基板１００の表面に塗布された第１絶縁膜１２６を残して次の工程でエッチング停止膜として使用することができる。一方、他の実施形態としては選択的に、フォトマスク１６０をパターニングして露出された第１絶縁膜１２６を除去することができる。

【0180】

図１６Ｇを参照すれば、基板にＰＤ、及びトランジスタを形成した後、コンタクト１４０と配線１４５を形成し、層間絶縁膜で絶縁し、導線層を保護する。層間絶縁膜の表面にボンディングパッド１８０を形成することができる。配線層の数は１層又は２層であり得る。前記ボンディングパッド１８０は銅を含むことができる。

【0181】

次に、図１７Ａ乃至図１７Ｆは２つのピクセル基板及びロジック／ペリ基板がスタックして形成したイメージセンシングディバイスの製造工程を示す図面である。第１ピクセル基板１００、第２ピクセル基板２００、及びロジック／ペリ基板３００をボンディングし、光学要素及びＩ／Ｏパッドを形成する工程に対して説明する。

【0182】

図１７Ａを参照すれば、第１ピクセル基板１００と別に第２ピクセル基板２００を提供する。第２ピクセル基板２００は素子分離領域２３７によって区分された活性領域上にソースフォロワーＳＦ、リセットＲＧトランジスタ、選択トランジスタＳＥＬが形成される。

【0183】

第２ピクセル基板２００は第１ピクセル基板１００と別の工程を進行することができ、平面トランジスタ又はＦｉｎＦｅｔトランジスタを含むことができる。

【0184】

第２ピクセル基板２００に電気連結のためにコンタクト２４０、配線２４５、及びボンディングパッド２８０が形成され、層間分離膜によって絶縁されている。

【0185】

図１７Ｂを参照すれば、第１ピクセル基板１００の正面と第２ピクセル基板２００の正面を互いに対向するようにアラインメントしてウエハボンディングする。２つの基板のボンディングインターフェイスにはボンディングパッド１８０、２８０がアラインメントしてボンディングして連結される。

【0186】

図１７Ｃを参照すれば、第２ピクセル基板２００の背面で基板を貫通し、例えば第２ピクセル基板２００の正面の方にある配線に到達する時まで開口部を形成する。次に、絶縁膜を設置して基板２００と絶縁した後、導電物質を充填してＴＳＶ２６０を形成する。導電物質としてはポリシリコン又はタングステンを含む。開口部を形成する工程で、基板２００の背面にパッシベーション層を形成することができ、パッシベーション層の一部を除去すれば、ＴＳＶ２６０は第２ピクセル基板２００の背面より突出された形状であり得る。

【0187】

図１７Ｄを参照すれば、ロジック／ペリ基板３００を別に提供する。ロジック／ペリ基板３００の製造工程に対しては図１５Ａでの説明を参照する。

【0188】

ロジック／ペリ基板３００の正面と第２ピクセル基板２００の背面をアラインメントし、ボンディングして３層のスタックを形成する。

【0189】

図１７Ｅを参照すれば、第１ピクセル基板１００の背面の一部を除去し、単一層又は複数層の絶縁膜１７８、１７９を塗布する。第２絶縁膜１７８及び反射防止膜１７９に対する説明は図１５Ｃ及び図１５Ｄに記載されたことを参照する。

【0190】

ピクセル基板１００の背面を除去する工程として、化学的物理的研磨ＣＭＰを含む。一実施形態として、分離部材１３０が露出される程度まで背面を除去することができる。

【0191】

次に、ピクセル基板１００の背面に絶縁膜を設置した後、グリッド１７２、カラーフィルター１７０、光遮断部材１７３、マイクロレンズ１７５のような光学要素を形成する。前記光学要素の製造工程及び説明に関しては図１５Ｄに記載されたことを参照する。

【0192】

図１７Ｆを参照すれば、ロジック／ペリ基板３００の背面で基板を貫通し、例えばロジック／ペリ基板３００上にあるランディングパッド３４７まで開口部を形成する。次に、絶縁膜３９５を塗布して基板３００と絶縁した後、導電物質を充填してＴＳＶ３９４を形成する。導電物質としてはポリシリコン、タングステンを含む。開口部は基板３００の背面でパッシベーション層３７６を貫通して形成することができる。露出されたＴＳＶ上にＩ／Ｏパッド３９２を形成することができる。

【0193】

図１８は単位ピクセル回路及びロジック回路を含むＣＭＯＳイメージセンシングディバイスのその他の実施形態の製造工程を示す図面である。図１８を参照すれば、第１ピクセル基板１００の背面で基板を貫通し、絶縁膜１９５を塗布した後、ＴＳＶ１９４を形成する。充填導電物質種類、パッシベーション層１７６、及びＩ／Ｏパッド１９２に関する記述は図１５で説明した内容を参照する。

【0194】

図１９Ａ乃至図１９Ｄは本発明の他の実施形態として、第１ピクセル基板１００の正面と第２ピクセル基板２００の背面が結合された方式のイメージセンシングディバイスの製造工程である。

【0195】

図１９Ａを参照すれば、第２ピクセル基板２００とロジック／ペリ基板３００を別に提供する。第２ピクセル基板２００に対する記述は図１７Ａで説明したことを参照し、ロジック／ペリ基板３００に対する記述は図１５で説明したことを参照する。

【0196】

図１９Ｂを参照すれば、第２ピクセル基板２００の正面とロジック／ペリ基板３００の正面が対向するように結合する方式にウエハボンディングする。ボンディングインターフェイスには第２ピクセル基板のボンディングパッド２８１とロジック／ペリ基板のボンディングパッド３８０がアラインメントされて接合される。

【0197】

図１９Ｂを参照すれば、図１９Ａのように第２ピクセル基板２００とロジック／ペリ基板３００をＦ－Ｆ接合（正面－正面接合）した後、第２ピクセル基板２００の背面に開口部を作り、絶縁した後、導電物質を充填してＴＳＶ２６０を形成する。一実施形態として、基板の背面を除去した後、ＴＳＶ形成工程を進行することができる。

【0198】

次に、第２ピクセル基板２００の背面と第１ピクセル基板１００の正面が対向するように基板をボンディングする。ボンディングインターフェイスには第２ピクセル基板２００のボンディングパッド２８０と第１ピクセル基板１００のボンディングパッド１８０がアラインメントされて接合される。

【0199】

図１９Ｃを参照すれば、第１ピクセル基板１００の背面の一部を除去し、絶縁膜を形成し、光学要素を形成する。背面除去、絶縁膜、及び光学要素の形成に対しては図１５Ｃ及び図１５Ｄに記述したことを参照する。

【0200】

図１９Ｄを参照すれば、ロジック／ペリ基板３００の背面にパッシベーション層３７６を形成し、基板３００の背面の方に貫通して開口部を形成し、開口部内に絶縁膜３９５を形成し、導電性物質を充填してＴＳＶ３９４を形成する。一実施形態にＴＳＶ３９４はロジック／ペリ基板３００のランディングパッド３４７と連結される。

【0201】

図２０は単位ピクセル回路及びロジック回路を含むＣＭＯＳイメージセンシングディバイスがその他の方式で製造された製造工程を示す図面である。図１９での実施形態との相違点として第１ピクセル基板１００の背面にパッド領域を区画し、背面方向に開口部を貫通してＴＳＶ１９４を形成する。

【0202】

このように、本発明は光ダイオードのｎ型領域まで延長される２つのポールを有し、基板上にそしてポールの間に第１絶縁パターンを有するデュアル垂直トランスファーゲートに関することであり、これを含むＣＭＯＳイメージセンシングディバイスに関するものである。前記ＣＭＯＳイメージセンシングディバイスは１つ又は２つのピクセル基板とロジック／ペリ基板がスタックされたスタックイメージセンシングディバイスを含む。前記スタックイメージセンシングディバイスはウエハボンディング技術を利用することができる。また、本発明の他の実施形態としてピクセル基板１００上に基板２００を積層してロジック／ペリ基板３００の正面と第２ピクセル基板２００の正面が対向する方式で形成することができる。

【産業上の利用可能性】

【0203】

本発明は基板上に半導体素子を形成した集積回路技術で形成可能である。それだけでなく、本発明は基板スタック技術にも難解な工程や複雑な追加工程無しで適用可能である。したがって、本発明はイメージセンシングディバイスの高性能化、高集積化になって行くほど、さらに利用可能性が高くて優れた効果が予想される。

【0204】

本発明は半導体を含むイメージセンシングディバイスに関するものである。しかし、本発明の思想にしたがって具現される実施形態及び適用される製品は電気、電子製品のみならず、医療、ヘルス、建築、機械、及び前装製品に適用及び／又は融合が可能である。

【符号の説明】

【0205】

１００ ピクセル基板
１２０ 垂直トランスファーゲート
１２２ ゲート絶縁膜
１２５ 第１絶縁パターン
１２６ 第１絶縁膜
１３０ 分離部材
３００ ロジック／ペリ基板
Ｃ 連結部
Ｅ ゲート延長部
ＦＤ 浮動拡散領域
Ｐ１，Ｐ２ ポール
ＳＴＩ 素子分離領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7A】

【図7B】

【図8A】

【図8B】

【図8C】

【図9A】

【図9B】

【図10A】

【図10B】

【図11A】

【図11B】

【図11C】

【図11D】

【図11E】

【図11F】

【図12A】

【図12B】

【図13A】

【図13B】

【図14A】

【図14B】

【図14C】

【図14D】

【図14E】

【図14F】

【図14G】

【図14H】

【図14I】

【図15A】

【図15B】

【図15C】

【図15D】

【図15E】

【図16A】

【図16B】

【図16C】

【図16D】

【図16E】

【図16F】

【図16G】

【図17A】

【図17B】

【図17C】

【図17D】

【図17E】

【図17F】

【図18】

【図19A】

【図19B】

【図19C】

【図19D】

【図20】

【図21】

【図22】

【図23】

【図24】