特開 2025-100248 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025100248

(43)【公開日】2025-07-03

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H10D 30/60 20250101AFI20250626BHJP

   H10D 30/65 20250101ALI20250626BHJP

   H10D 84/83 20250101ALI20250626BHJP

   H10D 30/66 20250101ALI20250626BHJP

   H10D 62/10 20250101ALI20250626BHJP

   H10D 64/20 20250101ALI20250626BHJP

   H10D 30/01 20250101ALI20250626BHJP

【ＦＩ】

H01L29/78 301G

H01L29/78 301D

H01L27/088 C

H01L29/78 301V

H01L29/78 652F

H01L29/78 652P

H01L29/06 301F

H01L29/06 301V

H01L29/44 Y

H01L29/78 653C

H01L29/78 652K

H01L29/78 653A

H01L29/78 652M

H01L29/78 658F

H01L29/78 658G

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2023217475

(22)【出願日】2023-12-22

(71)【出願人】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】100103894

【弁理士】

【氏名又は名称】家入 健

(72)【発明者】

【氏名】酒井 敦

(72)【発明者】

【氏名】永久 克己

【テーマコード（参考）】

4M104

5F048

5F140

【Ｆターム（参考）】

4M104BB01

4M104FF07

4M104FF10

5F048AA05

5F048AC06

5F048BA01

5F048BB05

5F048BB19

5F048BC03

5F048BC07

5F048BC12

5F048BD07

5F140AA11

5F140AA25

5F140AA30

5F140AC23

5F140BA01

5F140BB04

5F140BD05

5F140BE07

5F140BF04

5F140BF42

5F140BF43

5F140BF51

5F140BF53

5F140BH30

5F140BH47

5F140CD08

(57)【要約】

【課題】高性能の半導体装置を提供すること。
【解決手段】本開示に係る半導体装置は、第１の方向に沿って設けられた複数のトレンチ２０を有する半導体基板１０と、第１の方向において交互に配置された凹部２１ａと間引き部２１ｂとを備え、トレンチ２０に設けられたＦＰ電極２１と、ＦＰ電極２１上に設けられた酸化膜２３と、酸化膜２３上に形成され、それぞれの凹部２１ａに配置されたゲート電極２２と、を備え、隣接するトレンチ２０において、ゲート電極２２が第１の方向にずれて配置されている。
【選択図】図２

【特許請求の範囲】

【請求項1】

第１の方向に沿って設けられた複数のトレンチを有する半導体基板と、
前記第１の方向において交互に配置された凹部と間引き部とを備え、前記トレンチに設けられたフィールドプレート電極と、
前記フィールドプレート電極上に設けられた酸化膜と、
前記酸化膜上に形成され、それぞれの前記凹部に配置されたゲート電極と、を備え、
隣接する前記トレンチにおいて、前記ゲート電極が第１の方向にずれて配置されている半導体装置。

【請求項2】

前記フィールドプレート電極は、前記第１の方向における終端部において、前記半導体基板の表面側にせり上がった引き上げ部を有する請求項１に記載の半導体装置。

【請求項3】

１つの前記トレンチにおいて、複数の前記凹部に配置された前記ゲート電極を接続するように設けられたゲート接続電極をさらに備えた請求項２に記載の半導体装置。

【請求項4】

前記間引き部が、前記引き上げ部よりも低く形成されており、
前記ゲート接続電極は、前記トレンチ内において、チャネル深さよりも浅い領域に形成され、
前記ゲート接続電極は、隣接する前記凹部に設けられた前記ゲート電極を接続するように、前記間引き部に形成されている請求項３に記載の半導体装置。

【請求項5】

隣接する前記トレンチの前記ゲート電極は、前記第１の方向において端部が重複するように形成されている請求項４に記載の半導体装置。

【請求項6】

前記間引き部が、前記引き上げ部と同じ高さで形成されており、
前記ゲート接続電極が、前記トレンチ内において、チャネル深さよりも浅い領域に形成され、
平面視で前記第１の方向と直交する第２の方向において、前記ゲート接続電極が前記フィールドプレート電極の両側に配置されている請求項３に記載の半導体装置。

【請求項7】

隣接する前記トレンチの前記ゲート電極は、前記第１の方向において端部が重複するように形成されている請求項６に記載の半導体装置。

【請求項8】

前記ゲート接続電極が、前記半導体基板の表面よりも高い位置に形成されており、
平面視において、前記ゲート接続電極が、複数の前記凹部に渡って形成されるよう、前記第１の方向に沿って設けられている請求項３に記載の半導体装置。

【請求項9】

隣接する前記トレンチの前記ゲート電極は、前記第１の方向において端部が重複するように形成されている請求項８に記載の半導体装置。

【請求項10】

前記トレンチにおいて、複数の前記ゲート電極が第１の方向に互いに離間して設けられている請求項１に記載の半導体装置。

【請求項11】

隣接する前記トレンチの前記ゲート電極は、前記第１の方向において端部が重複するように形成されている請求項１０に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は半導体装置に関し、特にフィールドプレート電極を備えたＭＯＳトランジスタ等の半導体装置に関する。

【背景技術】

【0002】

特許文献１には、トレンチゲート型のＭＯＳＦＥＴ（Metal-oxide-semiconductor field-effect transistor）が開示されている。このＭＯＳＦＥＴは、半導体基板上に設けられたソース電極と、基板の裏面側に設けられたドレイン電極とを備えている。さらに、ＭＯＳＦＥＴは、トレンチ長手方向に延伸したゲート電極を備えている。また、実施の形態では、ＭＯＳＦＥＴが、ゲート電極の下方に埋込電極を形成したトレンチフィールドプレート構造となっている

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２２－１４９４３１号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

このようなＭＯＳトランジスタ等の半導体装置では、さらなる高性能化が望まれている。

【0005】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0006】

本開示の一態様にかかる半導体装置は、第１の方向に沿って設けられた複数のトレンチを有する半導体基板と、前記第１の方向において交互に配置された凹部と間引き部とを備え、前記トレンチに設けられたフィールドプレート電極と、前記フィールドプレート電極上に設けられた酸化膜と、前記酸化膜上に形成され、それぞれの前記凹部に配置されたゲート電極と、を備え、隣接する前記トレンチにおいて、前記ゲート電極が第１の方向にずれて配置されている。

【発明の効果】

【0007】

本開示は、高性能な半導体装置を提供することができる。

【図面の簡単な説明】

【0008】

【図1】実施の形態１にかかるＭＯＳトランジスタの構成を模式的に示す上面図である。

【図2】実施の形態１にかかるＭＯＳトランジスタの構成を模式的に示すＸＺ断面図である。

【図3】実施の形態１にかかるＭＯＳトランジスタの構成を模式的に示すＹＺ断面図である。

【図4】実施の形態２にかかるＭＯＳトランジスタの構成を模式的に示す上面図である。

【図5】実施の形態２にかかるＭＯＳトランジスタの構成を模式的に示すＸＺ断面図である。

【図6】実施の形態２にかかるＭＯＳトランジスタの構成を模式的に示すＹＺ断面図である。

【図7】実施の形態３にかかるＭＯＳトランジスタの構成を模式的に示す上面図である。

【図8】実施の形態３にかかるＭＯＳトランジスタの構成を模式的に示すＸＺ断面図である。

【図9】実施の形態３にかかるＭＯＳトランジスタの構成を模式的に示すＹＺ断面図である。

【図10】変形例１にかかるＭＯＳトランジスタの構成を模式的に示すＹＺ断面図である。

【図11】製造工程におけるトレンチの構成を模式的に示す斜視図である。

【図12】ＭＯＳトランジスタの特性を示すグラフである。

【発明を実施するための形態】

【0009】

以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。

【0010】

実施の形態１
本実施の形態にかかるＭＯＳトランジスタは、半導体基板に形成されたトレンチを有するトレンチゲートＭＯＳＦＥＴである。例えば、ＭＯＳトランジスタは縦型のパワーデバイスとなる。ＭＯＳトランジスタの構成について、図１～図３を用いて説明する。図１はＭＯＳトランジスタ１００の構成を模式的に示すＸＹ平面図である。図２は、図１のＩＩ－ＩＩ断面を模式的に示すＸＺ断面図である。図３は図１のＩＩＩ－ＩＩＩ断面を模式的に示すＹＺ断面図である。

【0011】

なお、以下の図では、説明の明確化のため、ＸＹＺ３次元直交座標系を示している。具体的には、半導体基板１０の厚さ方向（深さ方向）をＺ方向とし、Ｚ方向に直交する平面をＸＹ平面としている。ＸＹ平面において、Ｘ方向はトレンチ２０の長手方向（奥行き方向）であり、Ｙ方向はトレンチ２０の短手方向（幅方向）である。Ｘ方向とＹ方向とは直交している。なお、半導体基板１０の＋Ｚ側の面を表面とし、－Ｚ側の面を裏面とする。

【0012】

ＭＯＳトランジスタ１００は、例えば、縦型ＭＯＳＦＥＴ構造を有するパワーデバイスである。ＭＯＳトランジスタ１００は、半導体基板１０、トレンチ２０、ＦＰ電極２１、ゲート電極２２、ソース３４、ゲートコンタクト４２、ソースコンタクト３５、ＦＰコンタクト４１、ドレイン３７、絶縁膜４３等を備えている。なお、図示を省略するが、絶縁膜４３の上には、各コンタクトに接続される上層配線のパターンが形成されている。上層配線は例えば、Ａｌ等の金属膜のパターンによって形成されている。

【0013】

例えば、半導体基板１０は、シリコン基板であり、裏面側にドレイン３７が設けられている。ドレイン３７上に、Ｎ^＋層１２、Ｎ^－ドリフト層１４、ｐ型のチャネル層１６が設けられている。

【0014】

図１に示すように、半導体基板１０には複数のトレンチ２０が形成されている。なお、図１では、２つのトレンチ２０のみが示されているが、トレンチ２０の数は特に限定されるものではない。実際には、複数のトレンチ２０がＹ方向に並んで配置されている。具体的には、図１に示す２つのトレンチ２０が繰り返し並んで配置されている。トレンチ２０の奥行方向長さとトレンチ本数(チップ面積)を変えることで、ＭＯＳトランジスタ１００のオン抵抗Ｒｏｎを変えることができる。

【0015】

上記の通り、それぞれのトレンチ２０は、Ｘ方向に沿って形成されている。また、複数のトレンチ２０は、間隔を隔てて、Ｙ方向に並んで配置されている。図３に示すように、隣接する２つのトレンチ２０の間に、ソース３４とバックゲート３２とが配置されている。ソース３４は、ｐ型のチャネル層１６の上に配置されている。

【0016】

トレンチ２０の内部には、ゲート電極２２と、フィールドプレート電極（以下、ＦＰ電極と称する）２１と、酸化膜２３とが設けられている。ＦＰ電極２１、及びゲート電極２２は、例えば、ポリシリコン膜で形成されている。酸化膜２３は、シリコン酸化膜（ＳｉＯ_２膜）等である。酸化膜２３は、ゲート電極２２の周辺においてゲート絶縁膜２６となる。

【0017】

ＦＰ電極２１はゲート電極２２の下側に配置されている。ＦＰ電極２１とゲート電極２２との間には、酸化膜２３が介在している。Ｚ方向において、ＦＰ電極２１はドレイン３７とゲート電極２２との間に配置される。ゲート電極２２とＦＰ電極２１の上面には、絶縁膜４３が形成されている。絶縁膜４３は、後述する引き上げ部２１ｃの上に形成された酸化膜となっている。例えば、絶縁膜４３は、ゲート電極２２、ＦＰ電極２１、及びソース３４等を覆うように形成されたシリコン酸化膜である。絶縁膜４３は、半導体基板１０の表面上に形成されている

【0018】

ＦＰ電極２１は、凹部２１ａと、間引き部２１ｂと、引き上げ部２１ｃとを備えている。Ｘ方向における終端部で、ＦＰ電極２１が表面側にせりあがった構造となっている。Ｘ方向における終端部で、ＦＰ電極２１がせり上がった部分が引き上げ部２１ｃとなる。また、凹部２１ａはＦＰ電極２１の下方に窪んだ部分である。１つのＦＰ電極２１には複数の凹部２１ａがＸ方向に並んで設けられている。それぞれの凹部２１ａにゲート電極２２が形成されている。

【0019】

隣接する２つの凹部２１ａの間の部分が間引き部２１ｂとなる。間引き部２１ｂは、ゲート電極２２が形成されていない領域となる。１つのトレンチ２０には、複数の間引き部２１ｂがＸ方向に沿って並んで配置されている。１つのトレンチ２０では、Ｘ方向において、凹部２１ａと、間引き部２１ｂとが交互に配置されている。１つのトレンチ２０では、Ｘ方向において、複数のゲート電極２２が互いに離間して設けられている。

【0020】

引き上げ部２１ｃと間引き部２１ｂがほぼ同じ高さとなっている。図１、図２に示すように、Ｘ方向における凹部２１ａの大きさをＷｇとする。また、Ｘ方向において、間引き部２１ｂの大きさをＷｆｐとする。間引き部２１ｂは、ＦＰ電極２１がせり上がった部分となる。

【0021】

ＦＰ電極２１の上には、ＦＰコンタクト４１が設けられている。ＦＰコンタクト４１は、引き上げ部２１ｃの上に配置されている。ＦＰコンタクト４１は、金属膜などにより形成されており、絶縁膜４３を貫通している。これにより、ＦＰコンタクト４１が、ＦＰ電極２１に接続され、ＦＰ電極２１に電位を供給することができる。

【0022】

凹部２１ａの上には、ゲートコンタクト４２が設けられている。つまり、ゲート電極２２の上に、ゲートコンタクト４２が形成されている。ゲートコンタクト４２は、金属膜などにより形成されており、絶縁膜４３を貫通している。ゲートコンタクト４２はゲート電極２２と接続され、ゲート電極２２にゲート電位を供給する。

【0023】

１つのトレンチ２０には、複数の凹部２１ａと、複数のゲート電極２２が設けられている。それぞれの凹部２１ａにゲート電極２２が形成されている。よって、複数のゲート電極２２がＸ方向に沿った１列に並んで配置されている。Ｘ方向において、複数のゲート電極２２が互いに間隔を隔てて配置されている。

【0024】

さらに、図１に示すように、隣接する２つのトレンチ２０において、ゲート電極２２はＸ方向にずれて配置されている。説明の明確化のため、図１では、２つのトレンチ２０のうちの一方のトレンチ２０のゲート電極２２をゲート電極２２ａとも示し、他方のトレンチ２０のゲート電極２２をゲート電極２２ｂとも示す。一方のトレンチ２０のゲート電極２２ａのＸ方向位置が、他方のトレンチ２０のゲート電極２２ｂのＸ方向位置と異なっている。

【0025】

Ｘ方向において、ゲート電極２２ａが設けられていない領域に、ゲート電極２２ｂが設けられている領域が配置される。同様に、Ｘ方向において、ゲート電極２２ｂが設けられていない領域に、ゲート電極２２ａが設けられている領域が配置される。さらに、Ｘ方向におけるゲート電極２２ａの端部とゲート電極２２ｂの端部は、重複するように配置されている。

【0026】

Ｙ方向におけるトレンチ２０の両側には、ソース３４が設けられている。つまり、Ｙ方向において、２つのトレンチ２０の間に、ソース３４が形成されている。ソース３４は、チャネル層１６上に配置されている。また、ソース３４の下側にはバックゲート３２が形成されている。図１に示すように、Ｙ方向において、トレンチ２０の両側には、ソースコンタクト３５が設けられている。つまり、隣接する２つのトレンチ２０の間に、ソースコンタクト３５が配置されている。ソースコンタクト３５は、絶縁膜４３を貫通している。ソースコンタクト３５は、ソース３４に接続されて、ソース電位を供給する。

【0027】

このように、ＭＯＳトランジスタ１００のＦＰ電極２１は、Ｘ方向において交互に配置された凹部２１ａと間引き部２１ｂとを備えている。そして、凹部２１ａには、ゲート電極２２が形成されている。ＦＰ電極２１には、ゲート電極２２を間引くための間引き部２１ｂが設けられている。つまり、間引き部２１ｂには、ゲート電極２２が形成されていない。このようにすることで、高性能のＭＯＳトランジスタ１００を実現することができる。例えば、ゲート電極２２の面積を小さくすることができるため、ゲートドレイン間の容量Ｃｇｄを小さくすることができる。よって、スイッチング損失を低減することができる。

【0028】

以下、ＭＯＳトランジスタ１００の性能指標について説明する。パワーデバイスの性能指標として、特性オン抵抗Ｒｓｐだけでなく、スイッチング損失を考慮したＲｏｎ＊Ｑｇｄが重要である。なお、Ｒｏｎは、ドレインソース間のオン抵抗、Ｑｇｄは、ゲートドレイン間に蓄積される電荷量である。Ｑｇｄは、スイッチング測定が必要なため、より簡易的な指標としてＲｏｎ＊Ｃｇｄで代用される。また、チップ面積を変えることで、Ｒｏｎ，Ｃｇｄの値を変えることができるが、デバイスの単位面積当たりのＲｏｎ＊Ｃｇｄはほぼ一定の値となる。なお、チップ面積は、トレンチ２０の本数やＸ方向のトレンチ２０の大きさを変えることで変化する。

【0029】

実施の形態１では、トレンチ２０に間引き部２１ｂを設けることで、ゲート電極２２が間引かれた構成となっている。ゲート電極２２の面積を小さくすることができるため、容量Ｃｇｄ、及び容量Ｃｇｓを小さくすることができる。なお、Ｃｇｓはゲートソース間容量である。例えば、容量Ｃｇｄ、ＣｇｓはＷｇに比例するため、Ｗｇを小さくすることで、容量Ｃｇｄ、Ｃｇｓを小さくすることができる。つまり、Ｗｆｐを大きくすることで、容量Ｃｇｄ、Ｃｇｓを小さくすることができる。

【0030】

一方、ゲート面積を小さくした分、特性オン抵抗Ｒｓｐも大きくなってしまう。特性オン抵抗Ｒｓｐは、チャネル抵抗Ｒｃｈ，ドリフト抵抗Ｒｄｒ、基板抵抗Ｒｓｕｂに応じた値となる。例えば、特性オン抵抗は、チャネル抵抗Ｒｃｈ，ドリフト抵抗Ｒｄｒ、基板抵抗Ｒｓｕｂの総和（Ｒｃｈ＋Ｒｄｒ＋Ｒｓｕｂ）にほぼ等しくなる。ここで、チャネル抵抗Ｒｃｈは、Ｗｇに応じて変化するが、ドリフト抵抗Ｒｄｒと基板抵抗ＲｓｕｂはＷｇに依存しない。よって、繰り返し周期（Ｗｇ＋Ｗｆｐ）を最適化することで、Ｒｓｐ＊Ｃｇｄ＊Ｃｇｓで示されるトータルスイッチングロスを低減することができる。デバイスの動作周波数に応じて、最適ピッチを調整することができる。そして、隣接トレンチ間で繰り返し周期をずらすことで、特性オン抵抗Ｒｓｐの増加を抑制することも可能となる。

【0031】

Ｗｆｐの大きさは小さくすることが好ましい。例えば、Ｘ方向において凹部２１ａ、及び間引き部２１ｂのサイズはプロセスの加工制約上、問題とならないサイズとすることができる。例えば、サブミクロンから数μｍ程度の範囲とすることができる。容量を下げたい場合、Ｗｇを小さくすることが好ましい。オン抵抗を上げたくない場合はＷｇを大きくすることが好ましい。

【0032】

実施の形態２
実施の形態２にかかるＭＯＳトランジスタ１００の構成について、図４～図６を用いて説明する。図４はＭＯＳトランジスタ１００の構成を模式的に示すＸＹ平面図である。図５は、図４のＶ－Ｖ断面を模式的に示すＸＺ断面図である。図６は図４のＶＩ－ＶＩ断面を模式的に示すＹＺ断面図である。

【0033】

実施の形態２では、複数のゲート電極２２を接続するためのゲート接続電極２７が追加されている。ゲート接続電極２７以外の基本的な構成については、実施の形態１と同様であるため、適宜説明を省略する。

【0034】

ゲート接続電極２７は、ゲート電極２２の上に形成されている。ゲート接続電極２７は、Ｙ方向に沿って形成されている。ゲート接続電極２７は、トレンチ２０よりも上方に形成されている。ＸＹ平面視において、ゲート接続電極２７は、複数の凹部２１ａと複数の間引き部２１ｂの上に渡って形成されている。ゲート接続電極２７は、引き上げ部２１ｃよりも上側に配置されている。ゲート接続電極２７は、複数のゲート電極２２と一体的に形成されたポリシリコン膜である。

【0035】

ゲート接続電極２７は、半導体基板１０の表面よりも高い位置に形成されている。ゲート接続電極２７は、絶縁膜４３によって覆われている。間引き部２１ｂでは、ゲート接続電極２７は、ＦＰ電極２１の上に配置されている。間引き部２１ｂではゲート接続電極２７とＦＰ電極２１との間に酸化膜２３が介在している。

【0036】

このように、ゲート接続電極２７が複数のゲート電極２２を接続しているため、ゲートコンタクト４２の数を減らすことができる。例えば、実施の形態１では、各ゲート電極２２に対して、ゲートコンタクト４２が設けられている構成になっているのに対して、実施形態２では、１つのトレンチ２０において、１つのゲートコンタクト４２を設ければ良い。つまり、各ゲート電極２２のゲートコンタクト４２に対して上層配線を引き回す必要がなくなる。

【0037】

このようにすることで、コンタクトに接続される上層配線のパターンを簡素化することができる。例えば、ソースの上層配線の配線抵抗Ｒｓ^Ａｌの上昇を抑制することができる。さらに、上層配線におけるゲートとソースとの間の寄生容量Ｃｇｓ^Ａｌの上昇を抑制することができる。よって、より高性能のＭＯＳトランジスタ１００を実現することができる。

【0038】

実施の形態２に示すゲート接続電極２７を形成するためには、実施の形態１に対してフォトマスクを１枚追加すれば良い。つまり、ゲートポリシリコン膜のエッチング工程を全面エッチバックではなく、フォトレジストエッチに変更すればよい。

【0039】

実施の形態３
実施の形態３にかかるＭＯＳトランジスタ１００の構成について、図７～図９を用いて説明する。図７はＭＯＳトランジスタ１００の構成を模式的に示すＸＹ平面図である。図８は、図７のＶＩＩＩ－ＶＩＩＩ断面を模式的に示すＸＺ断面図である。図９は図７のＩＸ－ＩＸ断面を模式的に示すＹＺ断面図である。

【0040】

実施の形態３では、ゲート接続電極２７の構成が実施の形態２と異なっている。ゲート接続電極２７以外の基本的な構成については、実施の形態１、２と重複するため、適宜説明を省略する。

【0041】

実施の形態３では、ゲート接続電極２７が半導体基板１０の表面よりも低い高さに形成されている。具体的には、ゲート接続電極２７が引き上げ部２１ｃと同じ高さに形成されている。図８に示すように、ＦＰ電極２１が３段に形成されている。間引き部２１ｂが引き上げ部２１ｃよりも低くなっており、かつ、凹部２１ａよりも高くなっている。つまり、間引き部２１ｂが凹部２１ａと引き上げ部２１ｃとの間の高さになっている。そして、間引き部２１ｂにゲート接続電極２７が形成されている。ゲート接続電極２７は、ゲート電極２２と一体的に形成されたポリシリコン膜である。ゲート接続電極２７はトレンチ２０内に配置されている。

【0042】

そして、ゲート接続電極２７が隣接する凹部２１ａに設けられたゲート電極２２を接続している。さらに、ゲート接続電極２７は、チャネル深さ（ＣＨ深さ）よりも浅い領域に形成されている。したがって、ゲート接続電極２７はＭＯＳ動作しなくなる。つまり、間引き部２１ｂでは、チャネルに沿って縦方向の電流が流れなくなる。実施の形態１と比して、Ｃｇｓ低減効果は小さいが、Ｃｇｄについては同程度の低減効果を得ることができる。

【0043】

この構成により、ゲートとソースとの短絡を防ぐことが可能になる。具体的には、フォトリソグラフィ工程におけるマスクに位置ずれが生じてしまうことがある。Ｙ方向に位置ずれが生じると、Ｙ方向において、ゲート接続電極２７とソースコンタクト３５の距離（図６の破線参照）が短くなってしまう。このため、ゲートとソースがショートしてしまうおそれがある。

【0044】

本実施の形態では、ゲート接続電極２７が半導体基板１０の表面よりも低い高さに形成されている。よって、位置ずれに起因するゲートとソース間のショートを防ぐことができる。つまり、マスクの位置ずれに起因するソースコンタクトとゲート電極の接触を防ぐことができる。

【0045】

なお、実施の形態３の構成とするには、ＦＰ電極２１となるポリシリコン膜をエッチング工程において、マスクを１枚追加すればよい。つまり、間引き部２１ｂを形成するためのマスクと、凹部を形成するためのマスクの２枚のマスクを用いることで、図８に示すように、ＦＰ電極２１を３段構成とすることができる。

【0046】

変形例１
実施の形態３の変形例１の構成について、図１０を用いて説明する。ＭＯＳトランジスタの構成を模式的に示すＹＺ断面図である。変形例１では、間引き部２１ｂの高さが、引き上げ部２１ｃと同じ高さで形成されている。従って、ＸＺ断面は図２と同様の構成となっている。そして、間引き部２１ｂでは、図１０に示すように、ＦＰ電極２１のＹ方向における両側にゲート接続電極２７が形成されている。

【0047】

ゲート接続電極２７は、半導体基板１０の表面よりも低い高さに形成されている。ゲート接続電極２７は、チャネル深さよりも浅い領域に形成されている。

【0048】

このような構成においても、上記と同様の効果を得ることができる。位置ずれに起因するゲートとソース間のショートを防ぐことができる。また、実施の形態１と同程度の容量Ｃｇｄの低減効果を得ることができる。

【0049】

実施の形態３の変形例１のＭＯＳトランジスタ１００における製造工程について図１１を用いて説明する。図１１は、トレンチ２０の構成を示す斜視図であり、各工程におけるトレンチ２０の断面を示している。

【0050】

まず、ＦＰデポ工程では、トレンチ２０内にＦＰ電極となるポリシリコン膜１０２を形成する。具体的には、トレンチ２０内において、半導体基板１０の表面にはシリコン酸化膜１０１が形成されている。シリコン酸化膜１０１上にポリシリコン膜１０２が形成される。ポリシリコン膜１０２は、トレンチ２０からはみ出すように形成される。

【0051】

次に、エッチ工程では、シリコン酸化膜１０１とポリシリコン膜１０２をエッチングする。これにより、ＦＰ電極２１と酸化膜２３が形成される。この工程では、半導体基板１０の表面もエッチングされる。ここで、ポリシリコン膜１０２に段差を付けるために、マスクを追加してもよい。また、シリコン酸化膜１０１のエッチングを等方性エッチングとすることでで、段差の境界部分をなだらかにすることができる。
そして、ＦＰ電極２１の表面を酸化した後に、ゲート電極２２を形成する（ゲートデポ工程）。つまり、酸化膜２３の上にポリシリコン膜を堆積することで、ゲート電極２２が形成される。その後、表面に酸化膜を形成することで、トレンチ２０が完成する。

【0052】

図１２は、ＭＯＳトランジスタ１００の特性を示すグラフである。図１２、実施の形態３のＭＯＳトランジスタ１００のセル部のみを考慮したＴＣＡＤ（Technology Computer Aided Design）での検証結果を示すグラフである。図１２の横軸は，オン抵抗Ｒｏｎ，縦軸はゲートドレイン間の容量Ｃｇｄを示している。

【0053】

間引き部２１ｂが設けられていない構成では、オン抵抗Ｒｏｎとゲートドレイン間の容量Ｃｇｄはトレードオフの関係になる。したがって、図１２に示すＲｏｎ＊Ｃｇが一定となるため、検証結果が破線の直線上にのる。一方、本実施形態では、Ｗｇ、Ｗｆｐを調整することでセル面積を変えた場合のＲｏｎ、ＣｄｇトレードオフよりもＲｏｎの増加を抑えながら、Ｃｄｇの低減が可能となる。

【0054】

なお、上記の実施の形態に係るＭＯＳトランジスタでは、半導体基板、半導体層、拡散層（拡散領域）などの導電型（ｐ型もしくはｎ型）を反転させた構成としてもよい。そのため、ｎ型、及びｐ型の一方の導電型を第1の導電型とし、他方の導電型を第２の導電型とした場合、第１の導電型をｐ型、第２の導電型をｎ型とすることもできるし、反対に第１の導電型をｎ型、第２の導電型をｐ型とすることもできる。

【0055】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

【符号の説明】

【0056】

１００ ＭＯＳトランジスタ
１０ 半導体基板
１２ Ｎ^＋層
１４ Ｎ^－ドリフト層
１６ チャネル層
２０ トレンチ
２１ ＦＰ電極
２１ａ 凹部
２１ｂ 間引き部
２１ｃ 引き上げ部
２２ ゲート電極
２３ 酸化膜
３２ バックゲート
３４ ソース
３５ ソースコンタクト
３７ ドレイン
４１ ＦＰコンタクト
４２ ゲートコンタクト
１０１ シリコン酸化膜
１０２ ポリシリコン膜

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】