特開 2025-100959 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025100959

(43)【公開日】2025-07-04

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 23/50 20060101AFI20250627BHJP

   H01L 25/00 20060101ALI20250627BHJP

   H02M 3/155 20060101ALI20250627BHJP

   H05K 1/02 20060101ALI20250627BHJP

【ＦＩ】

H01L23/50 X

H01L25/00 B

H02M3/155 Y

H05K1/02 J

【審査請求】有

【請求項の数】15

【出願形態】ＯＬ

(21)【出願番号】P 2025048170

(22)【出願日】2025-03-24

(62)【分割の表示】P 2021539248の分割

【原出願日】2020-08-06

(31)【優先権主張番号】P 2019147638

(32)【優先日】2019-08-09

(33)【優先権主張国・地域又は機関】JP

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】青木 啓

(72)【発明者】

【氏名】▲高▼木元 伸輔

(72)【発明者】

【氏名】中山 昌昭

(57)【要約】

【課題】ＰＣＢレイアウトを最適化することのできる半導体装置を提供する。
【解決手段】半導体装置１ａは、第１辺１０１、第２辺１０２、第３辺１０３、並びに、第４辺１０４を持つ平面視矩形状のパッケージ１００と、第１辺１０１、若しくは、第２辺１０２に設けられたパワー電源端子ＰＶＩＮ１／２と、第１辺１０１、若しくは、第２辺１０２または第４辺１０４に設けられたパワー接地端子ＰＧＮＤ１／２と、第２辺１０２に設けられたスイッチ出力端子ＳＷ１／２と、パワー電源端子ＰＶＩＮ１／２とスイッチ出力端子ＳＷ１／２との間に接続された上側スイッチ１１Ｈと、スイッチ出力端子ＳＷ１／２とパワー接地端子ＰＧＮＤ１／２との間に接続された下側スイッチ１１Ｌと、を有する。上側スイッチ１１Ｈ、下側スイッチ１１Ｌ、パワー電源端子ＰＶＩＮ１／２、及びパワー接地端子ＰＧＮＤ１／２は、それぞれ、複数のチャンネル毎に設けられている。
【選択図】図１２

【特許請求の範囲】

【請求項1】

第１辺、前記第１辺と平行する第２辺、前記第１辺及び前記第２辺と直交する第３辺、並びに、前記第３辺と平行して前記第１辺及び前記第２辺と直交する第４辺を持つ平面視矩形状のパッケージと、
前記第１辺、若しくは、前記第２辺に設けられたパワー電源端子と、
前記第１辺、若しくは、前記第２辺または前記第４辺に設けられたパワー接地端子と、
前記第２辺に設けられたスイッチ出力端子と、
前記パワー電源端子と前記スイッチ出力端子との間に接続された上側スイッチと、
前記スイッチ出力端子と前記パワー接地端子との間に接続された下側スイッチと、
を有し、
前記上側スイッチ、前記下側スイッチ、前記パワー電源端子、及び前記パワー接地端子は、それぞれ、複数のチャンネル毎に設けられている、
半導体装置。

【請求項2】

前記スイッチ出力端子は、複数のチャネル毎に設けられている、
請求項１に記載の半導体装置。

【請求項3】

前記パッケージのトップ面に露出した放熱パッドと、を有する、
請求項２に記載の半導体装置。

【請求項4】

前記上側スイッチ及び前記下側スイッチは、平面視において、前記第２辺寄りに偏在配置されている、
請求項３に記載の半導体装置。

【請求項5】

前記上側スイッチ及び前記下側スイッチは、平面視において、前記第１辺及び前記第２辺の延びる第１方向に直交する第２方向に沿って縦列に配置されている、
請求項４に記載の半導体装置。

【請求項6】

前記スイッチ出力端子から負荷に供給される出力電流が所定の目標値と一致するように前記上側スイッチ及び前記下側スイッチを駆動する出力帰還制御部をさらに有する、
請求項５に記載の半導体装置。

【請求項7】

前記出力帰還制御部は、ボトム検出オン時間固定方式の出力帰還制御を行う、
請求項６に記載の半導体装置。

【請求項8】

前記パッケージに封止された半導体チップから前記パッケージのトップ面までの熱抵抗は、前記半導体チップから前記パッケージのボトム面までの熱抵抗よりも小さい、
請求項６または７に記載の半導体装置。

【請求項9】

第１辺、前記第１辺と平行する第２辺、前記第１辺及び前記第２辺と直交する第３辺、並びに、前記第３辺と平行して前記第１辺及び前記第２辺と直交する第４辺を持つ平面視矩形状のパッケージと、
前記第１辺、若しくは、前記第２辺に設けられたパワー電源端子と、
前記第１辺、若しくは、前記第２辺または前記第４辺に設けられたパワー接地端子と、
前記第２辺に設けられたスイッチ出力端子と、
前記パワー電源端子と前記スイッチ出力端子との間に接続された上側スイッチと、
前記スイッチ出力端子と前記パワー接地端子との間に接続された下側スイッチと、
前記パッケージのトップ面に露出した放熱パッドと、を有する、
半導体装置。

【請求項10】

第１辺、前記第１辺と平行する第２辺、前記第１辺及び前記第２辺と直交する第３辺、並びに、前記第３辺と平行して前記第１辺及び前記第２辺と直交する第４辺を持つ平面視矩形状のパッケージと、
前記第１辺、若しくは、前記第２辺に設けられたパワー電源端子と、
前記第１辺、若しくは、前記第２辺または前記第４辺に設けられたパワー接地端子と、
前記第２辺に設けられたスイッチ出力端子と、
前記パワー電源端子と前記スイッチ出力端子との間に接続された上側スイッチと、
前記スイッチ出力端子と前記パワー接地端子との間に接続された下側スイッチと、
を有し、
前記上側スイッチ及び前記下側スイッチは、平面視において、前記第２辺寄りに偏在配置されている、
半導体装置。

【請求項11】

第１辺、前記第１辺と平行する第２辺、前記第１辺及び前記第２辺と直交する第３辺、並びに、前記第３辺と平行して前記第１辺及び前記第２辺と直交する第４辺を持つ平面視矩形状のパッケージと、
前記第１辺、若しくは、前記第２辺に設けられたパワー電源端子と、
前記第１辺、若しくは、前記第２辺または前記第４辺に設けられたパワー接地端子と、
前記第２辺に設けられたスイッチ出力端子と、
前記パワー電源端子と前記スイッチ出力端子との間に接続された上側スイッチと、
前記スイッチ出力端子と前記パワー接地端子との間に接続された下側スイッチと、
を有し、
前記上側スイッチ及び前記下側スイッチは、平面視において、前記第１辺及び前記第２辺の延びる第１方向に直交する第２方向に沿って縦列に配置されている、
半導体装置。

【請求項12】

第１辺、前記第１辺と平行する第２辺、前記第１辺及び前記第２辺と直交する第３辺、並びに、前記第３辺と平行して前記第１辺及び前記第２辺と直交する第４辺を持つ平面視矩形状のパッケージと、
前記第１辺、若しくは、前記第２辺に設けられたパワー電源端子と、
前記第１辺、若しくは、前記第２辺または前記第４辺に設けられたパワー接地端子と、
前記第２辺に設けられたスイッチ出力端子と、
前記パワー電源端子と前記スイッチ出力端子との間に接続された上側スイッチと、
前記スイッチ出力端子と前記パワー接地端子との間に接続された下側スイッチと、
前記スイッチ出力端子から負荷に供給される出力電流が所定の目標値と一致するように前記上側スイッチ及び前記下側スイッチを駆動する出力帰還制御部と、有する、
半導体装置。

【請求項13】

前記出力帰還制御部は、ボトム検出オン時間固定方式の出力帰還制御を行う、
請求項１２に記載の半導体装置。

【請求項14】

第１辺、前記第１辺と平行する第２辺、前記第１辺及び前記第２辺と直交する第３辺、並びに、前記第３辺と平行して前記第１辺及び前記第２辺と直交する第４辺を持つ平面視矩形状のパッケージと、
前記第１辺、若しくは、前記第２辺に設けられたパワー電源端子と、
前記第１辺、若しくは、前記第２辺または前記第４辺に設けられたパワー接地端子と、
前記第２辺に設けられたスイッチ出力端子と、
前記パワー電源端子と前記スイッチ出力端子との間に接続された上側スイッチと、
前記スイッチ出力端子と前記パワー接地端子との間に接続された下側スイッチと、
を有し、
前記パッケージに封止された半導体チップから前記パッケージのトップ面までの熱抵抗は、前記半導体チップから前記パッケージのボトム面までの熱抵抗よりも小さい、
半導体装置。

【請求項15】

第１辺、前記第１辺と平行する第２辺、前記第１辺及び前記第２辺と直交する第３辺、並びに、前記第３辺と平行して前記第１辺及び前記第２辺と直交する第４辺を持つ平面視矩形状のパッケージと、
前記第１辺、若しくは、前記第２辺に設けられたパワー電源端子と、
前記第１辺、若しくは、前記第２辺または前記第４辺に設けられたパワー接地端子と、
前記第２辺に設けられたスイッチ出力端子と、
前記パワー電源端子と前記スイッチ出力端子との間に接続された上側スイッチと、
前記スイッチ出力端子と前記パワー接地端子との間に接続された下側スイッチと、
を有し、
前記下側スイッチは、前記上側スイッチよりも素子サイズが大きい、
半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書中に開示されている発明は、半導体装置に関する。

【背景技術】

【0002】

従来、半導体装置のピン配置については、種々の提案がなされている（例えば、特許文献１を参照）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】国際公開第２０１８／０９６５７３号

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、ＰＣＢ［printed circuit board］レイアウトを最適化するためには、半導体装置のピン配置について、更なる検討の余地があった。

【0005】

本明細書中に開示されている発明は、本願発明者らにより見出された上記課題に鑑み、ＰＣＢレイアウトを最適化することのできる半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

本明細書中に開示されている半導体装置は、第１辺、前記第１辺と平行する第２辺、前記第１辺及び前記第２辺と直交する第３辺、並びに、前記第３辺と平行して前記第１辺及び前記第２辺と直交する第４辺を持つ平面視矩形状のパッケージと；前記第１辺、若しくは、前記第３辺または前記第４辺に設けられたパワー電源端子と；前記第２辺、若しくは前記第３辺または前記第４辺に設けられたパワー接地端子と；前記第２辺に設けられたスイッチ出力端子と；前記パワー電源端子と前記スイッチ出力端子との間に接続された上側スイッチと；前記スイッチ出力端子と前記パワー接地端子との間に接続された下側スイッチと；を有する構成（第１の構成）とされている。

【0007】

なお、上記第１の構成から成る半導体装置において、前記上側スイッチ、前記下側スイッチ、及び、前記スイッチ出力端子は、それぞれ、複数のチャンネル毎に設けられている構成（第２の構成）にするとよい。

【0008】

また、上記第２の構成から成る半導体装置において、前記複数のチャンネル毎に設けられている前記スイッチ出力端子は、少なくとも２つのチャンネル相互間で対称に配置されている構成（第３の構成）にするとよい。

【0009】

また、上記第２または第３の構成から成る半導体装置において、前記パワー電源端子及び前記パワー接地端子は、それぞれ、前記複数のチャンネル毎に設けられている構成（第４の構成）にするとよい。

【0010】

また、上記第４の構成から成る半導体装置において、前記複数のチャンネル毎に設けられている前記パワー電源端子は、少なくとも２つのチャンネル相互間で対称に配置されている構成（第５の構成）にするとよい。

【0011】

また、上記第４または第５の構成から成る半導体装置において、前記複数のチャンネル毎に設けられている前記パワー接地端子は、少なくとも２つのチャンネル相互間で対称に配置されている構成（第６の構成）にするとよい。

【0012】

或いは、上記第２または第３の構成から成る半導体装置において、前記パワー電源端子及び前記パワー接地端子の少なくとも一方は、前記複数のチャンネルで共用されている構成（第７の構成）にしてもよい。

【0013】

また、上記第１～第７いずれかの構成から成る半導体装置は、前記パッケージのトップ面に露出した放熱パッドをさらに有する構成（第８の構成）にするとよい。

【0014】

また、上記第１～第８いずれかの構成から成る半導体装置において、前記パッケージに封止された半導体チップから前記トップ面までの熱抵抗は、前記半導体チップから前記パッケージのボトム面までの熱抵抗よりも小さい構成（第９の構成）にするとよい。

【0015】

また、上記第１～第９いずれかの構成から成る半導体装置において、前記上側スイッチと前記下側スイッチは、平面視において、前記第２辺寄りに偏在配置されている構成（第１０の構成）にするとよい。

【0016】

また、上記第１～第１０いずれかの構成から成る半導体装置において、前記上側スイッチ及び前記下側スイッチは、平面視において前記第１辺及び前記第２辺の延びる第１方向に直交する第２方向に沿って縦列に配置されている構成（第１１の構成）にするとよい。

【0017】

また、上記第１～第１１いずれかの構成から成る半導体装置において、前記下側スイッチは、前記上側スイッチよりも素子サイズが大きい構成（第１２の構成）にするとよい。

【0018】

また、上記第１～第１２いずれかの構成から成る半導体装置において、前記パワー電源端子と前記パワー接地端子は、いずれも前記第３辺または前記第４辺に設けられており、前記パワー接地端子は、前記パワー電源端子よりも前記第２辺側に配列されている構成（第１３の構成）にするとよい。

【0019】

また、上記第１～第１３いずれかの構成から成る半導体装置は、前記スイッチ出力端子から負荷に供給される出力電流が所定の目標値と一致するように前記上側スイッチと前記下側スイッチを駆動する出力帰還制御部を有する構成（第１４の構成）にするとよい。

【0020】

また、上記第１４の構成から成る半導体装置において、前記出力帰還制御部は、ボトム検出オン時間固定方式の出力帰還制御を行う構成（第１５の構成）にするとよい。

【0021】

また、本明細書中に開示されているモジュールは、プリント回路基板と、上記第１～第１５いずれかの構成から成る半導体装置と、前記半導体装置から出力電流の供給を受ける負荷とを有する構成（第１６の構成）とされている。

【0022】

上記第１６の構成から成るモジュールにおいて、前記半導体装置は、前記プリント回路基板の第１主面に実装されており、前記パワー電源端子に接続されるパワー電源ライン、前記パワー接地端子に接続されるパワー接地ライン、及び、前記スイッチ出力端子に接続されるスイッチ出力ラインは、前記プリント回路基板の第２主面に敷設されている構成（第１７の構成）にしてもよい。

【0023】

なお、上記第１７の構成から成るモジュールにおいて、前記パワー電源ライン及び前記パワー接地ラインそれぞれの主幹部分は、平面視において、前記第１辺及び前記第２辺の延びる第１方向に沿って並列に敷設されている構成（第１８の構成）にするとよい。

【0024】

また、上記第１８の構成から成るモジュールにおいて、前記第１主面には、前記第１方向に沿って前記半導体装置が複数実装されている構成（第１９の構成）にするとよい。

【0025】

また、上記第１７～第１９いずれかの構成から成るモジュールにおいて、前記パワー電源ライン及び前記パワー接地ラインの少なくとも一方は、平面視において、前記半導体装置と重なるように敷設されている構成（第２０の構成）にするとよい。

【0026】

また、上記第１７～第２０いずれかの構成から成るモジュールにおいて、前記第２主面には、前記パワー電源ラインと前記パワー接地ラインとの間にバイパスキャパシタが接続されている構成（第２１の構成）にするとよい。

【0027】

また、上記第２１の構成から成るモジュールにおいて、前記バイパスキャパシタは、平面視において、前記半導体装置と重なるように実装されている構成（第２２の構成）にするとよい。

【0028】

また、上記第２１または第２２の構成から成るモジュールにおいて、前記バイパスキャパシタは、前記上側スイッチ及び前記下側スイッチと共に形成する閉ループが最小となる位置に実装されている構成（第２３の構成）にするとよい。

【0029】

また、上記第１６～第２３いずれかの構成から成るモジュールにおいて、前記複数のチャンネル毎に設けられる前記パワー電源端子、前記スイッチ出力端子、前記パワー接地端子、及び、これらに外付けされるディスクリート部品は、少なくとも２つのチャンネル相互間で対称に配置されている構成（第２４の構成）にするとよい。

【0030】

また、上記第１６～第２４いずれかの構成から成るモジュールは、前記半導体装置に装着されるヒートシンクをさらに有する構成（第２５の構成）にするとよい。

【0031】

また、上記第１６の構成から成るモジュールにおいて、前記半導体装置とこれに外付けされるディスクリート部品の少なくとも一部は、いずれも前記プリント回路基板の同一面に実装されている構成（第２６の構成）にしてもよい。

【0032】

また、上記第２６の構成から成るモジュールは、前記プリント回路基板の同一面に実装された前記半導体装置及び前記ディスクリート部品の双方に共通して装着されるヒートシンクをさらに有する構成（第２７の構成）にしてもよい。

【0033】

また、上記第１６～第２７いずれかの構成から成るモジュールは、バッテリ電圧から昇圧電圧を生成して前記パワー電源端子に供給する昇圧回路をさらに有する構成（第２８の構成）にするとよい。

【0034】

また、上記第１６～第２８いずれかの構成から成るモジュールにおいて、前記負荷は、発光ダイオードである構成（第２９の構成）にするとよい。

【発明の効果】

【0035】

本明細書中に開示されている発明によれば、ＰＣＢレイアウトを最適化することのできる半導体装置を提供することが可能となる。

【図面の簡単な説明】

【0036】

【図1】ＬＥＤドライバＩＣ（２ｃｈ）の適用例を示す図

【図2】ＬＥＤドライバＩＣ（３ｃｈ）の適用例を示す図

【図3】ＬＥＤドライバＩＣの回路構成を示す図

【図4】ボトム検出オン時間固定方式の出力帰還制御を示す図

【図5】ＬＥＤドライバＩＣの電力損失を評価するための図

【図6】ＬＥＤドライバＩＣのパッケージを示す三面図

【図7】ＬＥＤドライバＩＣのパッケージを示す斜視図

【図8】ＬＥＤドライバＩＣに取り付けられるヒートシンクの一例を示す斜視図

【図9】ＬＥＤドライバＩＣの熱抵抗を評価するための図

【図10A】ＬＥＤドライバＩＣ（２ｃｈ）のピン配置（第１例）を示す図

【図10B】ＬＥＤドライバＩＣ（２ｃｈ）のピン配置（第２例）を示す図

【図11A】ＬＥＤドライバＩＣ（３ｃｈ）のピン配置（第１例）を示す図

【図11B】ＬＥＤドライバＩＣ（３ｃｈ）のピン配置（第２例）を示す図

【図12】図１０Ａで示したＬＥＤドライバＩＣ（２ｃｈ）の内部構造を示す図

【図13A】図１１Ａで示したＬＥＤドライバＩＣ（３ｃｈ）の内部構造を示す図

【図13B】図１１Ｂで示したＬＥＤドライバＩＣ（３ｃｈ）の内部構造を示す図

【図14A】同期整流方式を採用するＬＥＤドライバＩＣ（２ｃｈ）のＰＣＢレイアウトを示す図

【図14B】ダイオード整流方式を採用するＬＥＤドライバＩＣ（２ｃｈ）のＰＣＢレイアウトを示す図

【図14C】同期整流方式を採用するＬＥＤドライバＩＣ（２ｃｈ）の他のＰＣＢレイアウトを示す図

【図14D】ダイオード整流方式を採用するＬＥＤドライバＩＣ（２ｃｈ）の他のＰＣＢレイアウトを示す図

【図15】ＬＥＤドライバＩＣ（３ｃｈ）のＰＣＢレイアウトを示す図

【図16】バイパスキャパシタの閉ループ形成を示す図

【図17】ＬＥＤドライバＩＣ（３ｃｈ）の縦列配置を示す図

【図18】ＬＥＤドライバＩＣ（３ｃｈ）のＰＣＢレイアウト（比較例）を示す図

【図19】ピン配置の第１変形例を示す図

【図20】ピン配置の第２変形例を示す図

【図21】ピン配置の第３変形例を示す図

【図22】ピン配置の第４変形例を示す図

【図23】ＰＣＢレイアウトの変形例を示す図

【図24】ＱＦＰの採用例を示す図

【図25】ＬＥＤドライバＩＣ（３ｃｈ）とディスクリート部品を同一面に実装したＰＣＢレイアウトを示す図

【図26】図２５のα－β断面を示す図

【発明を実施するための形態】

【0037】

＜ＬＥＤ［light emitting diode］ドライバＩＣ＞
図１は、２チャンネルのＬＥＤドライバＩＣが適用されたＬＥＤランプモジュールの一構成例を示す図である。本構成例のＬＥＤランプモジュールＸは、２チャンネルのＬＥＤドライバＩＣ１ａと、昇圧回路２と、ＭＣＵ［micro control unit］３と、発光ダイオードＬＥＤ１及びＬＥＤ２（本図では、複数の発光ダイオード素子が直列に接続されたＬＥＤストリング）と、各種ディスクリート部品（キャパシタＣ１及びＣ２、キャパシタＣ１１～Ｃ１３、キャパシタＣ２１～Ｃ２３、インダクタＬ１及びＬ２、抵抗Ｒ１及びＲ２、並びに、センス抵抗Ｒｓ１及びＲｓ２）と、を有する。

【0038】

ＬＥＤドライバＩＣ１ａは、昇圧電圧Ｖｂｓｔを降圧して発光ダイオードＬＥＤ１及びＬＥＤ２への電力供給を行う半導体装置である。なお、ＬＥＤドライバＩＣ１ａは、ＩＣ外部との電気的な接続を確立するための手段として、複数の外部端子（ＶＩＮピン、ＶＲＥＧ５ピン、ＧＮＤピン、ＴＯＮピン、ＳＯピン、ＣＳＢピン、ＳＣＫピン、ＳＩピン、ＰＶＩＮ１ピン、ＢＯＯＴ１ピン、ＳＷ１ピン、ＰＧＮＤ１ピン、ＳＮＳＰ１ピン、ＳＮＳＮ１ピン、ＰＶＩＮ２ピン、ＢＯＯＴ２ピン、ＳＷ２ピン、ＰＧＮＤ２ピン、ＳＮＳＰ２ピン、及び、ＳＮＳＮ２ピンなど）を有する。

【0039】

ＶＩＮピンは、信号系の入力電圧供給端子である。ＶＲＥＧ５ピンは、内部レギュレータの出力端子である。ＧＮＤピンは、信号系の接地端子である。ＴＯＮピンは、オン時間設定用の抵抗接続端子である。ＳＯピンは、ＳＰＩ［serial peripheral interface］通信用のシリアルデータ出力端子である。ＣＳＢピンは、ＳＰＩ通信用のチップセレクト入力端子である。ＳＣＫピンは、ＳＰＩ通信用のシリアルクロック入力端子である。ＳＩピンは、ＳＰＩ通信用のシリアルデータ入力端子である。

【0040】

ＰＶＩＮ１ピン及びＰＶＩＮ２ピンは、それぞれ、パワー系の入力電圧供給端子（＝パワー電源端子）である。ＢＯＯＴ１ピン及びＢＯＯＴ２ピンは、それぞれ、上側ゲート駆動用のブートストラップキャパシタ接続端子である。ＳＷ１ピン及びＳＷ２ピンは、それぞれ、スイッチ出力端子である。ＰＧＮＤ１ピン及びＰＧＮＤ２ピンは、それぞれ、パワー系の接地端子（＝パワー接地端子）である。ＳＮＳＰ１ピン及びＳＮＳＰ２ピンは、それぞれ、出力電流センス入力端子（＋）である。ＳＮＳＮ１ピン及びＳＮＳＮ２ピンは、それぞれ、出力電流センス入力端子（－）である。

【0041】

なお、符号の末尾に「１」を付した外部端子群（ＰＶＩＮ１、ＳＷ１、ＰＧＮＤ１、ＳＮＳＰ１、及び、ＳＮＳＮ１）は、いずれも第１チャンネル用である。一方、符号の末尾に「２」を付した外部端子群（ＰＶＩＮ２、ＳＷ２、ＰＧＮＤ２、ＳＮＳＰ２、及び、ＳＮＳＮ２）は、いずれも第２チャンネル用である。

【0042】

ＶＩＮピンは、バッテリ電圧＋Ｂ（例えば１３Ｖ）の印加端に接続されている。ＧＮＤピンは、接地端に接続されている。ＶＩＮピンとＧＮＤピンとの間には、キャパシタＣ１（＝入力平滑キャパシタ）が接続されている。ＶＲＥＧ５ピンとＧＮＤピンとの間には、キャパシタＣ２（＝内部レギュレータの出力平滑キャパシタ）が接続されている。ＴＯＮピンと接地端との間には、抵抗Ｒ１（＝オン時間設定抵抗）が接続されている。ＳＯピンと電源電圧Ｖｃｃ（例えば５Ｖ）の印加端との間には、抵抗Ｒ２（＝プルアップ抵抗）が接続されている。ＳＯピン、ＣＳＢピン、ＳＣＫピン、及び、ＳＩピンは、それぞれ、ＭＣＵ３に接続されている。

【0043】

ＰＶＩＮ１ピンは、昇圧電圧Ｖｂｓｔ（例えば６５Ｖ）の印加端に接続されている。ＳＷ１ピンは、インダクタＬ１の第１端に接続されている。インダクタＬ１の第２端は、センス抵抗Ｒｓ１の第１端に接続されている。センス抵抗Ｒｓ１の第２端は、発光ダイオードＬＥＤ１のアノードに接続されている。発光ダイオードＬＥＤ１のカソードは、接地端に接続されている。ＰＶＩＮ１ピンとＰＧＮＤ１ピンとの間には、キャパシタＣ１１（＝バイパスキャパシタ）が接続されている。ＢＯＯＴ１ピンとＳＷ１ピンとの間には、キャパシタＣ１２（＝ブートストラップキャパシタ）が接続されている。発光ダイオードＬＥＤ１のアノードと接地端との間には、キャパシタＣ１３（＝出力平滑キャパシタ）が接続されている。センス抵抗Ｒｓ１の両端は、それぞれ、ＳＮＳＰ１ピン及びＳＮＳＮ１ピンに接続されている。

【0044】

ＰＶＩＮ２ピンは、昇圧電圧Ｖｂｓｔの印加端に接続されている。ＳＷ２ピンは、インダクタＬ２の第１端に接続されている。インダクタＬ２の第２端は、センス抵抗Ｒｓ２の第１端に接続されている。センス抵抗Ｒｓ２の第２端は、発光ダイオードＬＥＤ２のアノードに接続されている。発光ダイオードＬＥＤ２のカソードは接地端に接続されている。ＰＶＩＮ２ピンとＰＧＮＤ２ピンの間には、キャパシタＣ２１（＝バイパスキャパシタ）が接続されている。ＢＯＯＴ２ピンとＳＷ２ピンとの間には、キャパシタＣ２２（＝ブートストラップキャパシタ）が接続されている。発光ダイオードＬＥＤ２のアノードと接地端との間には、キャパシタＣ２３（＝出力平滑キャパシタ）が接続されている。センス抵抗Ｒｓ２の両端は、それぞれ、ＳＮＳＰ２ピン及びＳＮＳＮ２ピンに接続されている。

【0045】

昇圧回路２は、バッテリ電圧＋Ｂを昇圧して昇圧電圧Ｖｂｓｔを生成するＤＣ／ＤＣコンバータである。

【0046】

ＭＣＵ３は、電源電圧Ｖｃｃの供給を受けて動作し、ＬＥＤドライバＩＣ１ａとの間でＳＰＩ通信を行う。

【0047】

図２は、３チャンネルのＬＥＤドライバＩＣが適用されたＬＥＤランプモジュールの一構成例を示す図である。本構成例のＬＥＤランプモジュールＸは、先出の図１を基本としつつ、２チャンネルのＬＥＤドライバＩＣ１ａに代えて、３チャンネルのＬＥＤドライバＩＣ１ｂを有する。

【0048】

なお、ＬＥＤドライバＩＣ１ｂは、その３チャンネル化に伴い、先出の外部端子に加えて、第３チャンネル用の外部端子群（ＰＶＩＮ３ピン、ＢＯＯＴ３ピン、ＳＷ３ピン、ＰＧＮＤ３ピン、ＳＮＳＰ３ピン、及び、ＳＮＳＮ３ピン）を備えている。

【0049】

また、ＬＥＤランプモジュールＸには、先出の構成要素に加えて、第３チャンネル用の発光ダイオードＬＥＤ３と、各種ディスクリート部品（キャパシタＣ３１～Ｃ３３、インダクタＬ３、並びに、センス抵抗Ｒｓ３）が設けられている。

【0050】

ＰＶＩＮ３ピンは、パワー系の入力電圧供給端子（＝パワー電源端子）である。ＢＯＯＴ３ピンは、上側ゲート駆動用のブートストラップキャパシタ接続端子である。ＳＷ３ピンは、スイッチ出力端子である。ＰＧＮＤ３ピンは、パワー系の接地端子（＝パワー接地端子）である。ＳＮＳＰ３ピンは、出力電流センス入力端子（＋）である。ＳＮＳＮ３ピンは、出力電流センス入力端子（－）である。

【0051】

ＰＶＩＮ３ピンは、昇圧電圧Ｖｂｓｔの印加端に接続されている。ＳＷ３ピンは、インダクタＬ３の第１端に接続されている。インダクタＬ３の第２端は、センス抵抗Ｒｓ３の第１端に接続されている。センス抵抗Ｒｓ３の第２端は、発光ダイオードＬＥＤ３のアノードに接続されている。発光ダイオードＬＥＤ３のカソードは接地端に接続されている。ＰＶＩＮ３ピンとＰＧＮＤ３ピンの間には、キャパシタＣ３１（＝バイパスキャパシタ）が接続されている。ＢＯＯＴ３ピンとＳＷ３ピンとの間には、キャパシタＣ３２（＝ブートストラップキャパシタ）が接続されている。発光ダイオードＬＥＤ３のアノードと接地端との間には、キャパシタＣ３３（＝出力平滑キャパシタ）が接続されている。センス抵抗Ｒｓ３の両端は、それぞれ、ＳＮＳＰ３ピン及びＳＮＳＮ３ピンに接続されている。

【0052】

なお、以下では、ＬＥＤドライバＩＣ１ａ及び１ｂを区別する必要がない場合、単に、ＬＥＤドライバＩＣ１と略称する場合がある。

【0053】

＜回路構成＞
図３は、ＬＥＤドライバＩＣ１の回路構成（特に出力段周辺）を示す図である。本構成例のＬＥＤドライバＩＣ１は、第＊チャンネル（ただし＊＝１、２または３）の発光ダイオードＬＥＤ＊を駆動する手段として、上側スイッチ１１Ｈと、下側スイッチ１１Ｌと、上側ドライバ１２Ｈと、下側ドライバ１２Ｌと、コントローラ１３と、オン時間設定部１４と、スロープ電圧生成部１５と、センスアンプ１６と、エラーアンプ１７と、コンパレータ１８と、ブートストラップ用のダイオードＤ１とを集積化して成る。もちろん、ＬＥＤドライバＩＣ１には、上記以外の構成要素（各種保護回路など）を集積化してもよい。

【0054】

上側スイッチ１１Ｈは、ＰＶＩＮピンとＳＷ＊ピンとの間に接続されており、上側ゲート信号ＧＨに応じてオン／オフされる。なお、上側スイッチ１１Ｈとしては、ＮＭＯＳＦＥＴ［N-channel type metal oxide semiconductor field effect transistor］等を好適に用いることができる。その場合、上側スイッチ１１Ｈは、ＧＨ＝Ｈ（＝ＢＯＯＴ＊）であるときにオンして、ＧＨ＝Ｌ（＝ＳＷ＊）であるときにオフする。なお、上側スイッチ１１Ｈとして、ＮＭＯＳＦＥＴではなくＰＭＯＳＦＥＴ［P-channel type MOSFET］を用いることも可能である。その場合には、ブートストラップ用のダイオードＤ１、キャパシタＣ＊２、及び、ＢＯＯＴ＊ピンが不要となる。

【0055】

下側スイッチ１１Ｌは、ＳＷ＊ピンとＰＧＮＤ＊ピンとの間に接続されており、下側ゲート信号ＧＬに応じてオン／オフされる。なお、下側スイッチ１１Ｌとしては、ＮＭＯＳＦＥＴ等を好適に用いることができる。その場合、下側スイッチ１１Ｌは、ＧＬ＝Ｈ（＝ＶＤＲＶ５）であるときにオンして、ＧＬ＝Ｌ（＝ＰＧＮＤ＊）であるときにオフする。

【0056】

このように接続された上側スイッチ１１Ｈと下側スイッチ１１Ｌは、ＳＷ＊ピンから矩形波状のスイッチ電圧Ｖｓｗを出力するハーフブリッジ出力段を形成している。なお、本図では、同期整流方式のハーフブリッジ出力段を挙げたが、ダイオード整流方式を採用する場合には、下側スイッチ１１Ｌとしてダイオードを用いればよい。

【0057】

上側ドライバ１２Ｈは、コントローラ１３から入力される上側制御信号ＳＨに基づいて上側ゲート信号ＧＨを生成する。なお、上側ゲート信号ＧＨのハイレベルは、ＢＯＯＴ＊ピンの端子電圧（≒Ｖｓｗ＋ＶＤＲＶ５）となる。一方、上側ゲート信号ＧＨのローレベルは、ＳＷ＊ピンの端子電圧（≒Ｖｓｗ）となる。

【0058】

下側ドライバ１２Ｌは、コントローラ１３から入力される下側制御信号ＳＬに基づいて下側ゲート信号ＧＬを生成する。なお、下側ゲート信号ＧＬのハイレベルは、定電圧ＶＤＲＶ５（内部電源電圧ＶＲＥＧまたは別途の外部入力電圧）となる。一方、下側ゲート信号ＧＬのローレベルは、ＰＧＮＤ＊ピンの端子電圧（接地電圧）となる。

【0059】

コントローラ１３は、例えば、セット信号ＳＥＴ及びリセット信号ＲＳＴの入力を受け付けるＲＳフリップフロップを含み、上側スイッチ１１Ｈ及び下側スイッチ１１Ｌを相補的にオン／オフするように上側制御信号ＳＨ及び下側制御信号ＳＬを生成する。

【0060】

より具体的に述べると、コントローラ１３は、セット信号ＳＥＴの立上りタイミングで上側スイッチ１１Ｈをオンして下側スイッチ１１Ｌをオフする一方、リセット信号ＲＳＴの立上りタイミングで上側スイッチ１１Ｈをオフして下側スイッチ１１Ｌをオンするように、上側制御信号ＳＨ及び下側制御信号ＳＬを生成する。

【0061】

ただし、本明細書中における「相補的」という文言は、上側スイッチ１１Ｈ及び下側スイッチ１１Ｌそれぞれのオン／オフ状態が完全に逆転している場合だけでなく、貫通電流を防止するための同時オフ期間（いわゆるデッドタイム）が設けられている場合も含むものとして、広義に理解されるべきである。

【0062】

オン時間設定部１４は、セット信号ＳＥＴの立上りタイミング（延いては上側スイッチ１１Ｈのオンタイミング）から所定のオン時間Ｔｏｎが経過した時点でリセット信号ＲＳＴをハイレベルに立ち上げる。なお、オン時間設定部１４は、ＴＯＮピンに接続された抵抗Ｒ１の抵抗値に応じてオン時間Ｔｏｎを任意に設定する機能を備えている。また、オン時間設定部１４は、ＰＶＩＮピン及びＳＮＳＮピンそれぞれの端子電圧に基づいてスイッチング周波数Ｆｓｗの変動を抑えるようにオン時間Ｔｏｎを可変する機能も備えている。

【0063】

スロープ電圧生成部１５は、下側スイッチ１１Ｌのオン期間中に流れるインダクタ電流ＩＬを検出し、同インダクタ電流ＩＬの情報を含んだスロープ電圧Ｖｓｌｐを生成する。スロープ電圧Ｖｓｌｐは、下側スイッチ１１Ｌのオン期間中に流れるインダクタ電流ＩＬが大きいほど高くなり、同インダクタ電流ＩＬが小さいほど低くなる。

【0064】

センスアンプ１６は、ＳＮＳＰ＊ピンとＳＮＳＮ＊ピンとの端子間電圧（＝センス抵抗Ｒｓ＊の両端間電圧）を増幅してセンス電圧Ｖｓを生成する。センス電圧Ｖｓは、センス抵抗Ｒｓ＊に流れる出力電流ＩＬＥＤ（＝平均インダクタ電流ＩＬ＿ａｖｅ）が大きいほど高くなり、出力電流ＩＬＥＤが小さいほど低くなる。

【0065】

エラーアンプ１７は、非反転入力端（＋）に入力される基準電圧ＶＩＳＥＴ（＝アナログ調光電圧）と、反転入力端（－）に入力されるセンス電圧Ｖｓ（より正確には、オフセット電圧Ｖｏｆｓとセンス電圧Ｖｓとの加算電圧）との差分に応じた電流出力を行い、不図示のキャパシタを充放電することにより、制御電圧Ｖｃを生成する。なお、制御電圧Ｖｃは、ＶＩＳＥＴ＞Ｖｓであるときに上昇し、ＶＩＳＥＴ＜Ｖｓであるときに低下する。

【0066】

コンパレータ１８は、反転入力端（－）に入力されるスロープ電圧Ｖｓｌｐと、非反転入力端（＋）に入力される制御電圧Ｖｃとを比較することにより、セット信号ＳＥＴを生成する。セット信号ＳＥＴは、Ｖｃ＜Ｖｓｌｐであるときにローレベルとなり、Ｖｃ＞Ｖｓｌｐであるときにハイレベルとなる。従って、制御電圧Ｖｃが低いほどセット信号ＳＥＴの立上りタイミング（延いては上側スイッチ１１Ｈのオンタイミング）が遅くなり、逆に、制御電圧Ｖｃが高いほどセット信号ＳＥＴの立上りタイミングが早くなる。

【0067】

なお、上記構成要素のうち、上側ドライバ１２Ｈ及び下側ドライバ１２Ｌ、コントローラ１３、オン時間設定部１４、スロープ電圧生成部１５、センスアンプ１６、エラーアンプ１７、並びに、コンパレータ１８は、ボトム検出オン時間固定方式の出力帰還制御部として機能し、スイッチ出力端子ＳＷ＊から発光ダイオードＬＥＤ＊に供給される出力電流ＩＬＥＤが所定の目標値と一致するように、上側スイッチ１１Ｈ及び下側スイッチ１１Ｌが相補的に駆動される。

【0068】

＜出力帰還制御＞
図４は、ボトム検出オン時間固定方式の出力帰還制御を示す図であり、上から順に、インダクタ電流ＩＬとスイッチ電圧Ｖｓｗが描写されている。

【0069】

上側スイッチ１１Ｈがオフして下側スイッチ１１Ｌがオンしている間、スイッチ電圧Ｖｓｗは、ローレベル（＝下側スイッチ１１Ｌのドレイン・ソース間に生じる負電圧－ＶＤＳＷ）となる。このとき、ＰＧＮＤ＊ピンから下側スイッチ１１Ｌを介してＳＷ＊ピンに流れるインダクタ電流ＩＬは、インダクタＬ＊のエネルギー放出に伴って減少していく。

【0070】

そして、インダクタ電流ＩＬが制御電圧Ｖｃに応じたボトム値ＩＬ＿ｂｔｍまで減少すると、Ｖｃ＞Ｖｓｌｐとなり、セット信号ＳＥＴがハイレベルに立ち上がる。その結果、上側スイッチ１１Ｈがオンして下側スイッチ１１Ｌがオフする。このとき、スイッチ電圧Ｖｓｗがハイレベル（≒ＰＶＩＮ）となるので、ＰＶＩＮピンから上側スイッチ１１Ｈを介してＳＷ＊ピンに流れるインダクタ電流ＩＬが増大していく。

【0071】

その後、所定のオン時間Ｔｏｎが経過すると、リセット信号ＲＳＴがハイレベルに立ち上がり、上側スイッチ１１Ｈがオフして下側スイッチ１１Ｌがオンするので、インダクタ電流ＩＬが再び増大から減少に転じる。その結果、インダクタ電流ＩＬは、ピーク値ＩＬ＿ｐｋとボトム値ＩＬ＿ｂｔｍとの間で増大と減少を繰り返すリップル波形となる。

【0072】

ここで、インダクタ電流ＩＬのボトム値ＩＬ＿ｂｔｍは、センス電圧Ｖｓ（＝平均インダクタ電流ＩＬ＿ａｖｅに相当）と、基準電圧ＶＩＳＥＴ（＝平均インダクタ電流ＩＬ＿ａｖｅの目標値に相当）との差分に応じて変動する。また、インダクタ電流ＩＬのリップル振幅ΔＩＬ（＝ＩＬ＿ｐｋ－ＩＬ＿ｂｔｍ）は、オン時間Ｔｏｎに応じて決定される。

【0073】

従って、上記一連の動作が繰り返されることにより、ＬＥＤドライバＩＣ１では、平均インダクタ電流ＩＬ＿ａｖｅ（延いては出力電流ＩＬＥＤ）が所定の目標値と一致するように、ボトム検出オン時間固定方式の出力帰還制御が行われる。

【0074】

ただし、ＬＥＤドライバＩＣ１の出力帰還制御方式については、必ずしも上記に限定されるものではなく、例えば、ボトム検出オン時間固定方式に代えて、ピーク検出オフ時間固定方式を採用してもよいし、或いは、ヒステリシスウィンドウ方式を採用してもよい。若しくは、ＰＷＭ［pulse width modulation］制御方式を採用することもできる。

【0075】

＜電力損失＞
図５は、ＬＥＤドライバＩＣ１の電力損失を評価するための図である。なお、本図上段にはスイッチ電流Ｉｓｗ及びスイッチ電圧Ｖｓｗが描写されており、本図下段には電力損失Ｐｓｗ（＝Ｉｓｗ×Ｖｓｗ）が描写されている。

【0076】

本図で示すように、ＬＥＤドライバＩＣ１では、上側スイッチ１１Ｈ及び下側スイッチ１１Ｌそれぞれを相補的に駆動するときに、スイッチング損失Ｐｓｗ＿ｌｏｓｓ（＝Ｖｂｓｔ×ＩＬＥＤ／２＋（Ｔｓｗ＿ｏｎ＋Ｔｓｗ＿ｏｆｆ）×Ｆｓｗ）と、導通損失Ｐｃｏｎ＿ｌｏｓｓ（＝ＩＬＥＤ×ＩＬＥＤ×Ｆｓｗ×（ＲｏｎＨ×Ｔｏｎ＋ＲｏｎＬ×Ｔｏｆｆ））が生じる。

【0077】

特に、昇圧電圧Ｖｂｓｔが数十Ｖ（例えば６５Ｖ）であって、かつ、スイッチング周波数Ｆｓｗが数ＭＨｚ（例えば２．２ＭＨｚ）である場合には、上記したＬＥＤドライバＩＣ１の電力損失（＝Ｐｓｗ＿ｌｏｓｓ＋Ｐｃｏｎ＿ｌｏｓｓ）が大きくなり、延いては、ＬＥＤドライバＩＣ１の発熱が大きくなる。そのため、ＬＥＤドライバＩＣ１のパッケージには、高い放熱性が求められる。

【0078】

＜パッケージ＞
図６及び図７は、それぞれ、ＬＥＤドライバＩＣ１のパッケージを示す三面図（平面、正面、側面）及び斜視図である。ここで例示するパッケージ１００は、４８ピンのＨＴＳＳＯＰ［heat-sink thin-shrink small outline package］であり、第１辺１０１、第２辺１０２、第３辺１０３、及び、第４辺１０４を持つ平面視矩形状（平面視長方形状）に形成されている。

【0079】

第１辺１０１は、第１の長辺（例えば１２．５ｍｍ）に相当し、合計２４本の外部端子が設けられている。なお、図６では、第１辺１０１の左端から右端に向けて、１ピン～２４ピンが順次配列されている。

【0080】

第２辺１０２は、第１辺１０１と平行する第２の長辺に相当し、第１辺１０１と同様、合計２４本の外部端子が設けられている。なお、図６では、第２辺１０２の右端から左端に向けて、２５ピン～４８ピンが順次配列されている。

【0081】

第３辺１０３は、第１辺１０１及び第２辺１０２と直交する第１の短辺（例えば６．１ｍｍ）に相当する。なお、第３辺１０３には外部端子が設けられていない。

【0082】

第４辺１０４は、第３辺１０３と平行して第１辺１０２及び第２辺１０２と直交する第２の短辺に相当する。なお、第４辺１０４にも外部端子は設けられていない。

【0083】

なお、上記４８本の外部端子は、それぞれ、パッケージ１００の長側面（＝平面視での第１辺１０１及び第２辺１０２に相当）から外側に向けて導出されている。また、それぞれの外部端子は、パッケージ１００の側面視において、根元部と先端部との間で段差を成すように途中で屈曲された形状（いわゆるガルウィング形状）とされている。

【0084】

また、パッケージ１００のトップ面１１０（＝プリント回路基板と対向しない第１主面に相当）には、放熱パッド１１１と１ピンマーク１１２が形成されている。一方、パッケージ１００のボトム面１２０（＝プリント回路基板と対向する第２主面に相当）には、何も形成されていない。

【0085】

放熱パッド１１１は、半導体チップを搭載するアイランドの裏面をパッケージ１００のトップ面１１０に露出させたものである。なお、放熱パッド１１１のサイズについては、長辺長（＝パッケージ１００の長辺と平行する一辺の長さ）を第１辺１０１及び第２辺１０２の０．４倍程度（例えば５ｍｍ）とし、短辺長（＝パッケージ１００の短辺と平行する一辺の長さ）を第３辺１０３及び第４辺１０４の０．７倍程度（例えば４．２ｍｍ）とすればよい。

【0086】

このような放熱パッド１１１を設けることにより、パッケージ１００の放熱性を高めることが可能となる。特に、パッケージ１００のボトム面１２０ではなく、パッケージ１００のトップ面１１０に放熱パッド１１１を露出させた構成であれば、放熱パッド１１１にヒートシンクを装着することができるので、パッケージ１００の放熱性をさらに高めることが可能となる。

【0087】

図８は、ＬＥＤドライバＩＣ１に取り付けられるヒートシンクの一例を示す斜視図である。本構成例のヒートシンク２００は、基台部２１０（例えば６０ｍｍ×５０ｍｍ）と、複数枚の放熱フィン２２０（例えば５０ｍｍ×５０ｍｍ）と、を有する。

【0088】

基台部２１０のトップ面（＝ＬＥＤドライバＩＣ１のパッケージ１００と対向しない第１主面に相当）には、複数枚の放熱フィン２２０が設けられている。このような構成とすることにより、ヒートシンク２００の表面積を増やすことができるので、パッケージ１００の放熱性を高めることが可能となる。なお、基台部２１０と放熱フィン２２０は、一体的に形成してもよいし、個別に形成して組み立ててもよい。

【0089】

ヒートシンク２００をＬＥＤドライバＩＣ１に取り付けるときには、基台部２１０のボトム面（＝ＬＥＤドライバＩＣ１のパッケージ１００と対向する第２主面に相当）に放熱グリス２３０を塗布し、ＬＥＤドライバＩＣ１のパッケージ１００（特に放熱パッド１１１）に貼り付けるとよい。

【0090】

図９は、ＬＥＤドライバＩＣ１の熱抵抗を評価するための模式的な縦断面図である。本図で示すように、パッケージ１００のトップ面１１０に放熱パッド１１１が露出されたＬＥＤドライバＩＣ１において、パッケージ１００に封止された半導体チップ１３０からトップ面１１０までの熱抵抗θ１は、半導体チップ１３０からボトム面１２０までの熱抵抗θ２と比べて極めて小さくなる（θ１＜＜θ２、例えば、θ１＝３℃／Ｗ、θ２＝１００℃／Ｗ）。従って、放熱パッド１１１（さらにはこれに取り付けられるヒートシンク２００）から速やかに熱を逃がすことができるので、ＬＥＤドライバＩＣ１の最大許容損失を高めることが可能となる。

【0091】

＜ピン配置＞
次に、これまでに説明してきたＬＥＤドライバＩＣ１について、ＰＣＢレイアウトを最適化することのできる新規なピン配置を提案する。

【0092】

図１０Ａは、ＬＥＤドライバＩＣ１ａ（２ｃｈ）のピン配置（第１例）を示す平面図である。なお、図中の破線は、パワー電源端子（ＰＶＩＮ１、ＰＶＩＮ２）、パワー接地端子（ＰＧＮＤ１、ＰＧＮＤ２）、並びに、スイッチ出力端子（ＳＷ１、ＳＷ２）と、上側スイッチ１１Ｈ及び下側スイッチ１１Ｌとの接続関係を模式的に明示するための補助線であり、実際の配線パターンや素子形成パターンとは異なる。

【0093】

また、以下の説明では、パッケージ１００の平面視において、第１辺１０１及び第２辺１０２の延びる第１方向をｘ方向（本図では紙面の上下方向）と呼び、これと直交する第２方向（＝第３辺１０３及び第４辺１０４の延びる方向）をｙ方向（本図では紙面の左右方向）と呼ぶ。

【0094】

１ピン～３ピンには、第１チャンネルのパワー電源端子（ＰＶＩＮ１）が割り当てられている。５ピン～７ピン及び９ピンには、ＳＰＩ通信用の外部端子群（ＳＩ、ＳＣＫ、ＣＳＢ、ＳＯ）が割り当てられている。１１ピン～１３ピン及び１５ピンには、信号系の外部端子群（ＧＮＤ、ＴＯＮ、ＶＩＮ、ＶＲＥＧ５）が割り当てられている。２２ピン～２４ピンには、第２チャンネルのパワー電源端子（ＰＶＩＮ２）が割り当てられている。

【0095】

２５ピン及び２６ピンには、第２チャンネルの出力電流センス入力端子（ＳＮＳＮ２、ＳＮＳＰ２）が割り当てられている。２８ピンには、第２チャンネルのブートストラップキャパシタ接続端子（ＢＯＯＴ２）が割り当てられている。３０ピン～３２ピンには、第２チャンネルのスイッチ出力端子（ＳＷ２）が割り当てられている。３４ピン～３６ピンには、第２チャンネルのパワー接地端子（ＰＧＮＤ２）が割り当てられている。

【0096】

３７ピン～３９ピンには、第１チャンネルのパワー接地端子（ＰＧＮＤ１）が割り当てられている。４１ピン～４３ピンには、第１チャンネルのスイッチ出力端子（ＳＷ１）が割り当てられている。４５ピンには、第１チャンネルのブートストラップキャパシタ接続端子（ＢＯＯＴ１）が割り当てられている。４７ピン及び４８ピンには、第１チャンネルの出力電流センス入力端子（ＳＮＳＮ１、ＳＮＳＰ１）が割り当てられている。

【0097】

このように、本構成例のＬＥＤドライバＩＣ１ａにおいて、パワー電源端子（ＰＶＩＮ１、ＰＶＩＮ２）は、パッケージ１００の第１辺１０１（本図では左辺）に設けられている。一方、パワー接地端子（ＰＧＮＤ１、ＰＧＮＤ２）とスイッチ出力端子（ＳＷ１、ＳＷ２）は、パッケージ１００の第２辺１０２（本図では右辺）に設けられている。

【0098】

図１０Ｂは、ＬＥＤドライバＩＣ１ａ（２ｃｈ）のピン配置（第２例）を示す平面図である。なお、図中の破線は、パワー電源端子（ＰＶＩＮ１、ＰＶＩＮ２）、パワー接地端子（ＰＧＮＤ１、ＰＧＮＤ２）、並びに、スイッチ出力端子（ＳＷ１、ＳＷ２）と、上側スイッチ１１Ｈ及び下側スイッチ１１Ｌとの接続関係を模式的に明示するための補助線であり、実際の配線パターンや素子形成パターンとは異なる。

【0099】

１ピン及び２ピンには、第１チャンネルの出力電流センス入力端子（ＳＮＳＮ１、ＳＮＳＰ１）が割り当てられている。３ピン、４ピン及び１５ピンには、第１チャンネルのパワー接地端子（ＰＧＮＤ１）が割り当てられている。６ピン及び７ピンには、第１チャンネルのスイッチ出力端子（ＳＷ１）が割り当てられている。８ピンには、第１チャンネルのブートストラップキャパシタ接続端子（ＢＯＯＴ１）が割り当てられている。

【0100】

１６ピン、２１ピン、２２ピンには、第２チャンネルのパワー接地端子（ＰＧＮＤ２）が割り当てられている。１７ピンには、第２チャンネルのブートストラップキャパシタ接続端子（ＢＯＯＴ２）が割り当てられている。１８ピンと１９ピンには、第２チャンネルのスイッチ出力端子（ＳＷ２）が割り当てられている。２３ピンと２４ピンには、第２チャンネルの出力電流センス入力端子（ＳＮＳＰ２、ＳＮＳＮ２）が割り当てられている。

【0101】

２５ピン及び３３ピンには、第２チャンネルのパワー電源端子（ＰＶＩＮ２）が割り当てられている。３４ピン及び４８ピンには、第１チャンネルのパワー電源端子（ＰＶＩＮ１）が割り当てられている。

【0102】

３６ピン～３９ピンには、信号系の外部端子群（ＶＩＮ、ＴＯＮ、５ＶＲＥＧ及びＧＮＤ）が割り当てられている。４１ピン～４３ピン及び４５ピンには、ＳＰＩ通信用の外部端子群（ＳＩ、ＳＣＫ、ＣＳＢ、ＳＯ）が割り当てられている。

【0103】

図１０Ａ及び図１０Ｂから分かるように、パワー電源端子（ＰＶＩＮ１、ＰＶＩＮ２）をパッケージ１００の第１辺１０１（本図では左辺）に設けるとともに、パワー接地端子（ＰＧＮＤ１、ＰＧＮＤ２）とスイッチ出力端子（ＳＷ１、ＳＷ２）をパッケージ１００の第２辺１０２（本図では右辺）に設けるという基本コンセプトから逸脱しない限り、ＬＥＤドライバＩＣ１ａ（２ｃｈ）のピン配置については、様々なバリエーションを考えることができる。

【0104】

図１１Ａは、ＬＥＤドライバＩＣ１ｂ（３ｃｈ）のピン配置（第１例）を示す平面図である。なお、図中の破線は、パワー電源端子（ＰＶＩＮ１～ＰＶＩＮ３）、パワー接地端子（ＰＧＮＤ１～ＰＧＮＤ３）、並びに、スイッチ出力端子（ＳＷ１～ＳＷ３）と、上側スイッチ１１Ｈ及び下側スイッチ１１Ｌとの接続関係を模式的に明示するための補助線であり、実際の配線パターンや素子形成パターンとは異なる。

【0105】

１ピン及び２ピンには、第１チャンネルのパワー電源端子（ＰＶＩＮ１）が割り当てられている。４ピン～６ピン及び８ピンには、ＳＰＩ通信用の外部端子群（ＳＩ、ＳＣＫ、ＣＳＢ、及び、ＳＯ）が割り当てられている。１０ピン～１３ピンには、信号系の外部端子群（ＶＲＥＧ５、ＧＮＤ、ＴＯＮ、ＶＩＮ５）が割り当てられている。１４ピン及び１５ピンには、第２チャンネルのパワー電源端子（ＰＶＩＮ２）が割り当てられている。２３ピン及び２４ピンには、第３チャンネルのパワー電源端子（ＰＶＩＮ３）が割り当てられている。

【0106】

２５ピン及び２６ピンには、第３チャンネルのスイッチ出力端子（ＳＷ３）が割り当てられている。２７ピンには、第３チャンネルのブートストラップキャパシタ接続端子（ＢＯＯＴ３）が割り当てられている。２８ピン及び２９ピンには、第３チャンネルのパワー接地端子（ＰＧＮＤ３）が割り当てられている。３０ピンと３１ピンには、第３チャンネルの出力電流センス入力端子（ＳＮＳＰ３、ＳＮＳＮ３）が割り当てられている。

【0107】

３４ピン及び３５ピンには、第２チャンネルのスイッチ出力端子（ＳＷ２）が割り当てられている。３６ピンには、第２チャンネルのブートストラップキャパシタ接続端子（ＢＯＯＴ２）が割り当てられている。３７ピン及び３８ピンには、第２チャンネルのパワー接地端子（ＰＧＮＤ２）が割り当てられている。３９ピンと４０ピンには、第２チャンネルの出力電流センス入力端子（ＳＮＳＰ２、ＳＮＳＮ２）が割り当てられている。

【0108】

４２ピン及び４３ピンには、第１チャンネルの出力電流センス入力端子（ＳＮＳＮ１、ＳＮＳＰ１）が割り当てられている。４４ピン及び４５ピンには、第１チャンネルのパワー接地端子（ＰＧＮＤ１）が割り当てられている。４６ピンには、第１チャンネルのブートストラップキャパシタ接続端子（ＢＯＯＴ１）が割り当てられている。４７ピン及び４８ピンには、第１チャンネルのスイッチ出力端子（ＳＷ１）が割り当てられている。

【0109】

このように、本構成例のＬＥＤドライバＩＣ１ｂにおいて、パワー電源端子（ＰＶＩＮ１～ＰＶＩＮ３）は、パッケージ１００の第１辺１０１（本図では左辺）に設けられている。一方、パワー接地端子（ＰＧＮＤ１～ＰＧＮＤ３）とスイッチ出力端子（ＳＷ１～ＳＷ３）は、パッケージ１００の第２辺１０２（本図では右辺）に設けられている。

【0110】

図１１Ｂは、ＬＥＤドライバＩＣ１ｂ（３ｃｈ）のピン配置（第２例）を示す平面図である。なお、図中の破線は、パワー電源端子（ＰＶＩＮ１、ＰＶＩＮ２）、パワー接地端子（ＰＧＮＤ１、ＰＧＮＤ２）、並びに、スイッチ出力端子（ＳＷ１～ＳＷ３）と、上側スイッチ１１Ｈ及び下側スイッチ１１Ｌとの接続関係を模式的に明示するための補助線であり、実際の配線パターンや素子形成パターンとは異なる。

【0111】

１ピン及び２ピンには、第１チャンネルの出力電流センス入力端子（ＳＮＳＮ１、ＳＮＳＰ１）が割り当てられている。３ピン及び４ピンには、第１チャンネルのパワー接地端子ＰＧＮＤ１が割り当てられている。６ピン及び７ピンには、第１チャンネルのスイッチ出力端子（ＳＷ１）が割り当てられている。８ピンには、第１チャンネルのブートストラップキャパシタ接続端子（ＢＯＯＴ１）が割り当てられている。

【0112】

１０ピンには、第３チャンネルのブートストラップキャパシタ接続端子（ＢＯＯＴ３）が割り当てられている。１１ピン及び１２ピンには、第３チャンネルのスイッチ出力端子（ＳＷ３）が割り当てられている。１３ピン及び１４ピンには、第３チャンネルの出力電流センス入力端子（ＳＮＳＰ３、ＳＮＳＮ３）が割り当てられている。１５ピン及び１６ピンには、第３チャンネルのパワー接地端子ＰＧＮＤ３が割り当てられている。

【0113】

１７ピンには、第２チャンネルのブートストラップキャパシタ接続端子（ＢＯＯＴ２）が割り当てられている。１８ピン及び１９ピンには、第２チャンネルのスイッチ出力端子（ＳＷ２）が割り当てられている。２１ピン及び２２ピンには、第２チャンネルのパワー接地端子（ＰＧＮＤ２）が割り当てられている。２３ピンと２４ピンには、第２チャンネルの出力電流センス入力端子（ＳＮＳＰ２、ＳＮＳＮ２）が割り当てられている。

【0114】

２５ピンには第２チャンネルのパワー電源端子（ＰＶＩＮ２）が割り当てられている。３３ピンと３４ピンには、第３チャンネルのパワー電源端子（ＰＶＩＮ３）が割り当てられている。４８ピンには、第１チャンネルのパワー電源端子（ＰＶＩＮ１）が割り当てられている。

【0115】

３６ピン～３９ピンには、信号系の外部端子群（ＶＩＮ、ＴＯＮ、５ＶＲＥＧ及びＧＮＤ）が割り当てられている。４１ピン～４３ピン及び４５ピンには、ＳＰＩ通信用の外部端子群（ＳＩ、ＳＣＫ、ＣＳＢ、ＳＯ）が割り当てられている。

【0116】

図１１Ａ及び図１１Ｂから分かるように、パワー電源端子（ＰＶＩＮ１～ＰＶＩＮ３）をパッケージ１００の第１辺１０１（本図では左辺）に設けるとともに、パワー接地端子（ＰＧＮＤ１～ＰＧＮＤ３）とスイッチ出力端子（ＳＷ１～ＳＷ３）をパッケージ１００の第２辺１０２（本図では右辺）に設けるという基本コンセプトから逸脱しない限り、ＬＥＤドライバＩＣ１ｂ（３ｃｈ）のピン配置については、様々なバリエーションを考えることができる。

【0117】

＜内部構造＞
図１２は、図１０Ａで示したＬＥＤドライバＩＣ１ａ（２ｃｈ）の内部構造を示す底面透視図（＝パッケージ１００をボトム面１２０から透視した図）である。従って、本図では、先出の図１０Ａと逆に、第１辺１０１が右辺となっており、第２辺１０２が左辺となっている。

【0118】

第１チャンネルの上側スイッチ１１Ｈ（ｃｈ１）及び下側スイッチ１１Ｌ（ｃｈ１）、並びに、第２チャンネルの上側スイッチ１１Ｈ（ｃｈ２）及び下側スイッチ１１Ｌ（ｃｈ２）がそれぞれ集積化された半導体チップ１３０は、平面視矩形状のアイランド１４０にダイボンディングされている。なお、アイランド１４０は、第３辺１０３に向けて延びる支持フレーム１５１、及び、第４辺１０４に向けて延びる支持フレーム１５２により、パッケージ１００の内部で支持されている。また、アイランド１４０の裏面は、先の放熱パッド１１１として、パッケージ１００のトップ面１１０に露出されている。

【0119】

上側スイッチ１１Ｈ（ｃｈ１）のドレインパッドと３本のＰＶＩＮ１ピンとの間には、それぞれ、ワイヤＷ１１が張られている。上側スイッチ１１Ｈ（ｃｈ１）のソースパッド及び下側スイッチ１１Ｌ（ｃｈ１）のドレインパッドと３本のＳＷ１ピンとの間には、それぞれ、ワイヤＷ１２が張られている。下側スイッチ１１Ｌ（ｃｈ１）のソースパッドと３本のＰＧＮＤ１ピンとの間には、それぞれ、ワイヤＷ１３が張られている。

【0120】

上側スイッチ１１Ｈ（ｃｈ２）のドレインパッドと３本のＰＶＩＮ２ピンとの間には、それぞれ、ワイヤＷ２１が張られている。上側スイッチ１１Ｈ（ｃｈ２）のソースパッド及び下側スイッチ１１Ｌ（ｃｈ２）のドレインパッドと３本のＳＷ２ピンとの間には、それぞれ、ワイヤＷ２２が張られている。下側スイッチ１１Ｌ（ｃｈ２）のソースパッドと３本のＰＧＮＤ２ピンとの間には、それぞれ、ワイヤＷ２３が張られている。

【0121】

なお、下側スイッチ１１Ｌ（ｃｈ１／ｃｈ２）は、上側スイッチ１１Ｈ（ｃｈ１／ｃｈ２）よりも素子サイズが大きい。このような素子設計によれば、下側スイッチ１１Ｌ（ｃｈ１／ｃｈ２）の電流能力を上側スイッチ１１Ｈ（ｃｈ１／ｃｈ２）の電流能力よりも高めることが可能となる。例えば、出力電力を一定に維持したい場合、出力電圧ＶＬＥＤが高いほど出力電流ＩＬＥＤを小さくし、逆に、出力電圧ＶＬＥＤが低いほど出力電流ＩＬＥＤを大きくする必要がある。すなわち、ハーフブリッジ出力段のオンデューティが低いほど大きい出力電流ＩＬＥＤを流す必要があることから、上記の素子設計が有効となる。

【0122】

また、上側スイッチ１１Ｈ（ｃｈ１）と下側スイッチ１１Ｌ（ｃｈ１）、並びに、上側スイッチ１１Ｈ（ｃｈ２）と下側スイッチ１１Ｌ（ｃｈ２）は、それぞれ、半導体チップ１３０の平面視において、第１辺１０１と直交するｙ方向に沿って、図示の順序で縦列に配置されている。

【0123】

また、上側スイッチ１１Ｈ（ｃｈ１／ｃｈ２）及び下側スイッチ１１Ｌ（ｃｈ１／ｃｈ２）が形成されるスイッチ形成領域は、半導体チップ１３０の平面視において、パッケージ１００の第２辺１０２寄りに偏在配置されている。

【0124】

さらに、第１チャンネルの上側スイッチ１１Ｈ（ｃｈ１）及び下側スイッチ１１Ｌ（ｃｈ１）は、それぞれ、第１チャンネルの外部端子群（ＰＶＩＮ１、ＰＧＮＤ１、ＳＷ１）との距離ができるだけ近くなるように、半導体チップ１３０の平面視において、パッケージ１００の第３辺１０３寄りに配置されている。

【0125】

一方、第２チャンネルの上側スイッチ１１Ｈ（ｃｈ２）及び下側スイッチ１１Ｌ（ｃｈ２）は、それぞれ、第２チャンネルの外部端子群（ＰＶＩＮ２、ＰＧＮＤ、ＳＷ２）との距離ができるだけ近くなるように、半導体チップ１３０の平面視において、パッケージ１００の第４辺１０４寄りに配置されている。

【0126】

このような素子レイアウトを採用することにより、ワイヤＷ１１～Ｗ１３、及び、ワイヤＷ２１～Ｗ２３それぞれの長さを最小限に短縮することができるので、それぞれの抵抗成分、容量成分、並びに、インダクタンス成分を極力低減することが可能となる。

【0127】

図１３Ａは、図１１Ａで示したＬＥＤドライバＩＣ１ｂ（３ｃｈ）の内部構造を示す底面透視図である。従って、先出の図１１Ａと逆に、第１辺１０１が右辺となっており、第２辺１０２が左辺となっている。

【0128】

半導体チップ１３０には、第１チャンネルの上側スイッチ１１Ｈ（ｃｈ１）及び下側スイッチ１１Ｌ（ｃｈ１）、第２チャンネルの上側スイッチ１１Ｈ（ｃｈ２）及び下側スイッチ１１Ｌ（ｃｈ２）、並びに、第３チャンネルの上側スイッチ１１Ｈ（ｃｈ３）及び下側スイッチ１１Ｌ（ｃｈ３）がそれぞれ集積化されている。

【0129】

上側スイッチ１１Ｈ（ｃｈ１）のドレインパッドと２本のＰＶＩＮ１ピンとの間には、それぞれ、ワイヤＷ１１が張られている。上側スイッチ１１Ｈ（ｃｈ１）のソースパッド及び下側スイッチ１１Ｌ（ｃｈ１）のドレインパッドと２本のＳＷ１ピンとの間には、それぞれ、ワイヤＷ１２が張られている。下側スイッチ１１Ｌ（ｃｈ１）のソースパッドと２本のＰＧＮＤ１ピンとの間には、それぞれ、ワイヤＷ１３が張られている。

【0130】

上側スイッチ１１Ｈ（ｃｈ２）のドレインパッドと２本のＰＶＩＮ２ピンとの間には、それぞれ、ワイヤＷ２１が張られている。上側スイッチ１１Ｈ（ｃｈ２）のソースパッド及び下側スイッチ１１Ｌ（ｃｈ２）のドレインパッドと２本のＳＷ２ピンとの間には、それぞれ、ワイヤＷ２２が張られている。下側スイッチ１１Ｌ（ｃｈ２）のソースパッドと２本のＰＧＮＤ２ピンとの間には、それぞれ、ワイヤＷ２３が張られている。

【0131】

上側スイッチ１１Ｈ（ｃｈ３）のドレインパッドと２本のＰＶＩＮ３ピンとの間には、それぞれ、ワイヤＷ３１が張られている。上側スイッチ１１Ｈ（ｃｈ３）のソースパッド及び下側スイッチ１１Ｌ（ｃｈ３）のドレインパッドと２本のＳＷ３ピンとの間には、それぞれ、ワイヤＷ３２が張られている。下側スイッチ１１Ｌ（ｃｈ３）のソースパッドと２本のＰＧＮＤ３ピンとの間には、それぞれ、ワイヤＷ３３が張られている。

【0132】

なお、下側スイッチ１１Ｌ（ｃｈ１／ｃｈ２／ｃｈ３）は、上側スイッチ１１Ｈ（ｃｈ１／ｃｈ２／ｃｈ３）よりも素子サイズが大きい。このような素子設計によれば、下側スイッチ１１Ｌ（ｃｈ１／ｃｈ２／ｃｈ３）の電流能力を上側スイッチ１１Ｈ（ｃｈ１／ｃｈ２／ｃｈ３）の電流能力よりも高めることが可能となる。例えば、出力電力を一定に維持したい場合、出力電圧ＶＬＥＤが高いほど出力電流ＩＬＥＤを小さくし、逆に、出力電圧ＶＬＥＤが低いほど出力電流ＩＬＥＤを大きくする必要がある。すなわち、ハーフブリッジ出力段のオンデューティが低いほど大きい出力電流ＩＬＥＤを流す必要があることから、上記の素子設計が有効となる。

【0133】

また、上側スイッチ１１Ｈ（ｃｈ１）と下側スイッチ１１Ｌ（ｃｈ１）、上側スイッチ１１Ｈ（ｃｈ２）と下側スイッチ１１Ｌ（ｃｈ２）、並びに、上側スイッチ１１Ｈ（ｃｈ３）と下側スイッチ１１Ｌ（ｃｈ３）は、それぞれ、半導体チップ１３０の平面視において、第１辺１０１と直交するｙ方向に沿って、図示の順序で縦列に配置されている。

【0134】

また、上側スイッチ１１Ｈ（ｃｈ１／ｃｈ２／ｃｈ３）及び下側スイッチ１１Ｌ（ｃｈ１／ｃｈ２／ｃｈ３）が形成されるスイッチ形成領域は、半導体チップ１３０の平面視において、パッケージ１００の第２辺１０２寄りに偏在配置されている。

【0135】

さらに、第１チャンネルの上側スイッチ１１Ｈ（ｃｈ１）及び下側スイッチ１１Ｌ（ｃｈ１）は、それぞれ、第１チャンネルの外部端子群（ＰＶＩＮ１、ＰＧＮＤ１、ＳＷ１）との距離ができるだけ近くなるように、半導体チップ１３０の平面視において、パッケージ１００の第３辺１０３寄りに配置されている。

【0136】

一方、第２チャンネルの上側スイッチ１１Ｈ（ｃｈ２）及び下側スイッチ１１Ｌ（ｃｈ２）は、それぞれ、第２チャンネルの外部端子群（ＰＶＩＮ２、ＰＧＮＤ２、ＳＷ２）との距離ができるだけ近くなるように、半導体チップ１３０の平面視において、ｙ方向中央部に配置されている。

【0137】

また、第３チャンネルの上側スイッチ１１Ｈ（ｃｈ３）及び下側スイッチ１１Ｌ（ｃｈ３）は、それぞれ、第３チャンネルの外部端子群（ＰＶＩＮ３、ＰＧＮＤ３、ＳＷ３）との距離ができるだけ近くなるように、半導体チップ１３０の平面視において、パッケージ１００の第４辺１０４寄りに配置されている。

【0138】

このような素子レイアウトを採用することにより、ワイヤＷ１１～Ｗ１３、ワイヤＷ２１～Ｗ２３、及び、ワイヤＷ３１～Ｗ３３それぞれの長さを最小限に短縮することができるので、それぞれの抵抗成分、容量成分、並びに、インダクタンス成分を極力低減することが可能となる。

【0139】

図１３Ｂは、図１１Ｂで示したＬＥＤドライバＩＣ１ｂ（３ｃｈ）の内部構造を示す底面透視図である。従って、先出の図１１Ｂと逆に、第１辺１０１が右辺となっており、第２辺１０２が左辺となっている。

【0140】

半導体チップ１３０には、第１チャンネルの上側スイッチ１１Ｈ（ｃｈ１）及び下側スイッチ１１Ｌ（ｃｈ１）、第２チャンネルの上側スイッチ１１Ｈ（ｃｈ２）及び下側スイッチ１１Ｌ（ｃｈ２）、並びに、第３チャンネルの上側スイッチ１１Ｈ（ｃｈ３）及び下側スイッチ１１Ｌ（ｃｈ３）がそれぞれ集積化されている。

【0141】

上側スイッチ１１Ｈ（ｃｈ１）のドレインパッドとＰＶＩＮ１ピンとの間には、ワイヤＷ１１が張られている。上側スイッチ１１Ｈ（ｃｈ１）のソースパッド及び下側スイッチ１１Ｌ（ｃｈ１）のドレインパッドと２本のＳＷ１ピンとの間には、それぞれ、ワイヤＷ１２が張られている。下側スイッチ１１Ｌ（ｃｈ１）のソースパッドと２本のＰＧＮＤ１ピンとの間には、それぞれ、ワイヤＷ１３が張られている。

【0142】

上側スイッチ１１Ｈ（ｃｈ２）のドレインパッドとＰＶＩＮ２ピンとの間には、ワイヤＷ２１が張られている。上側スイッチ１１Ｈ（ｃｈ２）のソースパッド及び下側スイッチ１１Ｌ（ｃｈ２）のドレインパッドと２本のＳＷ２ピンとの間には、それぞれ、ワイヤＷ２２が張られている。下側スイッチ１１Ｌ（ｃｈ２）のソースパッドと２本のＰＧＮＤ２ピンとの間には、それぞれ、ワイヤＷ２３が張られている。

【0143】

上側スイッチ１１Ｈ（ｃｈ３）のドレインパッドとＰＶＩＮ３ピン及びＰＶＩＮ３（Ｓ）ピンとの間には、それぞれ、ワイヤＷ３１が張られている。また、ＰＶＩＮ３（Ｓ）ピンと半導体チップ１３０のサブパッドとの間には、ワイヤＷ３１Ｓが張られている。上側スイッチ１１Ｈ（ｃｈ３）のソースパッド及び下側スイッチ１１Ｌ（ｃｈ３）のドレインパッドと２本のＳＷ３ピンとの間には、それぞれ、ワイヤＷ３２が張られている。下側スイッチ１１Ｌ（ｃｈ３）のソースパッドと２本のＰＧＮＤ３ピンとの間には、それぞれ、ワイヤＷ３３が張られている。

【0144】

なお、下側スイッチ１１Ｌ（ｃｈ１／ｃｈ２／ｃｈ３）は、上側スイッチ１１Ｈ（ｃｈ１／ｃｈ２／ｃｈ３）よりも素子サイズが大きい。このような素子設計によれば、下側スイッチ１１Ｌ（ｃｈ１／ｃｈ２／ｃｈ３）の電流能力を上側スイッチ１１Ｈ（ｃｈ１／ｃｈ２／ｃｈ３）の電流能力よりも高めることが可能となる。例えば、出力電力を一定に維持したい場合、出力電圧ＶＬＥＤが高いほど出力電流ＩＬＥＤを小さくし、逆に、出力電圧ＶＬＥＤが低いほど出力電流ＩＬＥＤを大きくする必要がある。すなわち、ハーフブリッジ出力段のオンデューティが低いほど大きい出力電流ＩＬＥＤを流す必要があることから、上記の素子設計が有効となる。

【0145】

また、上側スイッチ１１Ｈ（ｃｈ１）と下側スイッチ１１Ｌ（ｃｈ１）、上側スイッチ１１Ｈ（ｃｈ２）と下側スイッチ１１Ｌ（ｃｈ２）、並びに、上側スイッチ１１Ｈ（ｃｈ３）と下側スイッチ１１Ｌ（ｃｈ３）は、それぞれ、半導体チップ１３０の平面視において、第１辺１０１と直交するｙ方向に沿って、図示の順序で縦列に配置されている。

【0146】

また、上側スイッチ１１Ｈ（ｃｈ１／ｃｈ２／ｃｈ３）及び下側スイッチ１１Ｌ（ｃｈ１／ｃｈ２／ｃｈ３）が形成されるスイッチ形成領域は、半導体チップ１３０の平面視において、パッケージ１００の第１辺１０１寄りに偏在配置されている。また、コントローラ１３などが形成されるロジック形成領域は、半導体チップ１３０の平面視において、パッケージ１００の第２辺寄りに偏在配置されている。

【0147】

さらに、第１チャンネルの上側スイッチ１１Ｈ（ｃｈ１）及び下側スイッチ１１Ｌ（ｃｈ１）は、それぞれ、第１チャンネルの外部端子群（ＰＶＩＮ１、ＰＧＮＤ１、ＳＷ１）との距離ができるだけ近くなるように、半導体チップ１３０の平面視において、パッケージ１００の第３辺１０３寄りに配置されている。

【0148】

一方、第２チャンネルの上側スイッチ１１Ｈ（ｃｈ２）及び下側スイッチ１１Ｌ（ｃｈ２）は、それぞれ、第２チャンネルの外部端子群（ＰＶＩＮ２、ＰＧＮＤ２、ＳＷ２）との距離ができるだけ近くなるように、半導体チップ１３０の平面視において、パッケージ１００の第４辺１０４寄りに配置されている。

【0149】

また、第３チャンネルの上側スイッチ１１Ｈ（ｃｈ３）及び下側スイッチ１１Ｌ（ｃｈ３）は、それぞれ、第３チャンネルの外部端子群（ＰＶＩＮ３、ＰＧＮＤ３、ＳＷ３）との距離ができるだけ近くなるように、半導体チップ１３０の平面視において、ｙ方向中央部に配置されている。

【0150】

このような素子レイアウトを採用することにより、ワイヤＷ１１～Ｗ１３、ワイヤＷ２１～Ｗ２３、及び、ワイヤＷ３１～Ｗ３３それぞれの長さを最小限に短縮することができるので、それぞれの抵抗成分、容量成分、並びに、インダクタンス成分を極力低減することが可能となる。

【0151】

また、本レイアウトでは、先出の図１３Ａと比べて、上側スイッチ１１Ｈ（ｃｈ１／ｃｈ２／ｃｈ３）及び下側スイッチ１１Ｌ（ｃｈ１／ｃｈ２／ｃｈ３）がそれぞれ縦長形状（ｘ方向長がｙ方向長よりも大きい形状）に形成されている。その結果、ＰＧＮＤピンをＳＷ１～ＳＷ３ピンよりも第１辺１０１の端部側に配置しやすくなる。

【0152】

＜ＰＣＢレイアウト＞
次に、上記のピン配置により実現されるＰＣＢレイアウトの最適化について、具体例を挙げながら詳細に説明する。

【0153】

図１４Ａは、図１０Ａで示したＬＥＤドライバＩＣ１ａ（２ｃｈ）が実装されるプリント回路基板のレイアウトを示す平面図である。本構成例のＬＥＤランプモジュールＸは、プリント回路基板３００（以下、ＰＣＢ３００と呼ぶ）と、２チャンネルのＬＥＤドライバＩＣ１ａと、これに外付けされる種々のディスクリート部品（本図では先出のキャパシタＣ１１及びＣ２１、キャパシタＣ１３及びＣ２３、インダクタＬ１及びＬ２、並びに、センス抵抗Ｒｓ１及びＲｓ２のみを例示）と、発光ダイオードＬＥＤ１及びＬＥＤ２（不図示）と、を有する。また、本図では明示していないが、ＬＥＤドライバＩＣ１ａの放熱パッド１１１にはヒートシンク２００が装着される。

【0154】

ＬＥＤドライバＩＣ１ａは、細実線で示したように、ＰＣＢ３００の第１主面（紙面表側）に実装されている。より具体的に述べると、ＬＥＤドライバＩＣ１ａは、図１０を反時計回りに９０度回転された状態で実装されている。すなわち、本図では、紙面左右方向が先述のｘ方向に相当し、紙面上下方向が先述のｙ方向に相当する。従って、パッケージ１００の第１辺１０１に設けられたパワー電源端子（ＰＶＩＮ１、ＰＶＩＮ２）は、紙面下向きに導出されており、パッケージ１００の第２辺１０２に設けられたパワー接地端子（ＰＧＮＤ１、ＰＧＮＤ２）及びスイッチ出力端子（ＳＷ１、ＳＷ２）は、紙面上向きに導出されている。

【0155】

一方、ＬＥＤドライバＩＣ１ａに接続される各種配線（パワー電源ライン３１０～３１２、パワー接地ライン３２０～３２２、スイッチ出力ライン３３１～３３３及び３４１～３４３、電源ライン３６０）、及び、各種ディスクリート部品（キャパシタＣ１１及びＣ２１、キャパシタＣ１３及びＣ２３、インダクタＬ１及びＬ２、センス抵抗Ｒｓ１及びＲｓ２）は、破線で示したように、ＰＣＢ３００の第２主面（紙面裏側）に敷設ないし実装されている。以下、個別具体的に説明する。

【0156】

ＬＥＤドライバＩＣ１ａのパワー電源端子（ＰＶＩＮ１、ＰＶＩＮ２）に接続されるパワー電源ライン３１０の主幹部分、及び、ＬＥＤドライバＩＣ１ａのパワー接地端子（ＰＧＮＤ１、ＰＧＮＤ２）に接続されるパワー接地ライン３２０の主幹部分は、ＰＣＢ３００の平面視において、ｘ方向（紙面左右方向）に沿って並列に敷設されている。

【0157】

また、パワー電源ライン３１０及びパワー接地ライン３２０それぞれの主幹部分は、ＰＣＢ３００の平面視において、ＬＥＤドライバＩＣ１ａのパッケージ１００と重なるように敷設されている。

【0158】

本図に即して具体的に述べると、パワー電源ライン３１０の主幹部分は、第３辺１０３の外側からパッケージ１００背面の第１辺１０１寄りを通過して第４辺１０４の外側に至るルートで直線的に敷設されている。

【0159】

一方、パワー接地ライン３２０の主幹部分は、パワー電源ライン３１０の主幹部分と所定のギャップを隔てつつ、第３辺１０３の外側からパッケージ１００背面の第２辺１０２寄りを通過して第４辺１０４の外側に至るルートで直線的に敷設されている。

【0160】

なお、パワー電源ライン３１０の主幹部分とパワー接地ライン３２０の主幹部分との間には、キャパシタＣ１１及びＣ２１（＝バイパスキャパシタ）が接続されている。特に、キャパシタＣ１１及びＣ２１は、本図で示したように、ＰＣＢ３００の平面視において、ＬＥＤドライバＩＣ１ａと重なるように実装するとよい。

【0161】

また、パワー電源ライン３１０には、主幹部分からそれぞれ分岐された支線部分３１１及び３１２が形成されている。本図に即して述べると、支線部分３１１及び３１２は、それぞれ、パッケージ１００の背面を通るパワー電源ライン３１０の主幹部分から、パワー電源端子（ＰＶＩＮ１、ＰＶＩＮ２）に向けて紙面下向きに分岐されており、ＰＣＢ３００の第１主面と第２主面との間を貫通するビアやスルーホールなど（不図示）を介して、パワー電源端子（ＰＶＩＮ１、ＰＶＩＮ２）と電気的に導通される。

【0162】

また、パワー接地ライン３２０には、主幹部分からそれぞれ分岐された支線部分３２１及び３２２が形成されている。本図に即して述べると、支線部分３２１及び３２２は、それぞれ、パッケージ１００の背面を通るパワー接地ライン３２０の主幹部分からパワー接地端子（ＰＧＮＤ１、ＰＧＮＤ２）に向けて紙面上向きに分岐されており、ＰＣＢ３００の第１主面と第２主面との間を貫通するビアやスルーホールなど（不図示）を介して、パワー接地端子（ＰＧＮＤ１、ＰＧＮＤ２）と電気的に導通される。なお、パワー接地ライン３２１、３２２は共用しても構わない。パワー接地ライン３２１、３２２を共用する場合、パワー電源ライン３１０の主幹部分から分岐された支線部分は１本のラインになる。

【0163】

第１チャンネルのスイッチ出力端子（ＳＷ１）と発光ダイオードＬＥＤ１との間を導通するスイッチ出力ライン３３１～３３３は、スイッチ出力端子（ＳＷ１）の背面領域から紙面上向きに敷設されている。なお、スイッチ出力ライン３３１とスイッチ出力ライン３３２との間には、インダクタＬ１が実装される。また、スイッチ出力ライン３３２とスイッチ出力ライン３３３との間には、センス抵抗Ｒｓ１が実装される。また、スイッチ出力ライン３３３とこれに隣接する位置まで延出されたパワー接地ライン３２０の支線部分３２１との間には、キャパシタＣ１３が実装される。

【0164】

第２チャンネルのスイッチ出力端子（ＳＷ２）と発光ダイオードＬＥＤ２との間を導通するスイッチ出力ライン３４１～３４３は、スイッチ出力端子（ＳＷ２）の背面領域から紙面上向きに敷設されている。なお、スイッチ出力ライン３４１とスイッチ出力ライン３４２との間には、インダクタＬ２が実装される。また、スイッチ出力ライン３４２とスイッチ出力ライン３４３との間には、センス抵抗Ｒｓ２が実装される。また、スイッチ出力ライン３４３とこれに隣接する位置まで延出されたパワー接地ライン３２０の支線部分３２２との間には、キャパシタＣ２３が実装される。

【0165】

また、本構成例のＬＥＤランプモジュールＸにおいて、複数のチャンネル毎に設けられるパワー電源端子（ＰＶＩＮ１、ＰＶＩＮ２）、スイッチ出力端子（ＳＷ１、ＳＷ２）、パワー接地端子（ＰＧＮＤ１、ＰＧＮＤ２）、及び、これらに外付けされるディスクリート部品（Ｃ１１及びＣ２１、Ｃ１３及びＣ２３、Ｌ１及びＬ２、Ｒｓ１及びＲｓ２）、並びに、パワー電源ライン３１０の支線部分３１１及び３１２、パワー接地ライン３２０の支線部分３２１及び３２２、及び、スイッチ出力ライン３３１～３３３及び３４１～３４３は、第１チャンネルと第２チャンネルとの間で左右対称となるように配置されている。

【0166】

上記以外の外部端子及び配線についても簡単に説明しておく。パッケージ１００の第１辺１０１に設けられたＶＩＮピンには、その背面領域から紙面下向きに敷設された電源ライン３６０が接続される。また、第１辺１０１に設けられたＳＰＩ通信端子（ＳＩ、ＳＣＫ、ＣＳＢ、ＳＯ）には、紙面下側からロジック信号が入力される。

【0167】

先述の図１４Ａは、同期整流方式のハーフブリッジ出力段を有するＬＥＤドライバＩＣ１ａ（２ｃｈ）が実装されるプリント回路基板のレイアウトを示す平面図である。一方、同期整流方式に代えてダイオード整流方式を採用するＬＥＤドライバＩＣ１ａ（２ｃｈ）が実装されるプリント回路基板のレイアウトを示す平面図は、図１４Ｂのようになる。

【0168】

図１４Ｂにおいて図１４Ａと相違する部分について説明する。ダイオードＤ１１及びＤ２１は、ＬＥＤドライバＩＣ１ａに外付けされるディスクリート部品である。ダイオードＤ１１及びＤ２１は、破線で示したように、ＰＣＢ３００の第２主面に実装されている。ダイオードＤ１１は第１チャンネルの下側スイッチ１１Ｌとして用いられ、ダイオードＤ２１は第２チャンネルの下側スイッチ１１Ｌとして用いられる。

【0169】

ダイオードＤ１１は、ダイオードＤ１１のカソード側端子がスイッチ出力ライン３３１と電気的に導通しダイオードＤ１１のアノード側端子がパワー接地ライン３２０と電気的に導通するように実装するとよい。第１チャンネルの閉ループ（後述する図１６参照）を小さくするために、ダイオードＤ１１のアノード側端子はキャパシタＣ１１にできるだけ近い位置に配置することが好ましい。

【0170】

ダイオードＤ２１は、ダイオードＤ２１のカソード側端子がスイッチ出力ライン３４１と電気的に導通しダイオードＤ２１のアノード側端子がパワー接地ライン３２０と電気的に導通するように実装するとよい。第２チャンネルの閉ループ（後述する図１６参照）を小さくするために、ダイオードＤ２１のアノード側端子はキャパシタＣ２１にできるだけ近い位置に配置することが好ましい。

【0171】

図１４Ｂに示す構成例では、パワー接地端子ＰＧＮＤ１、ＰＧＮＤ２は第１チャンネルと第２チャンネルとにそれぞれ１つずつ設けられる。しかし、後述する図１９のように、パワー接地端子を第１チャンネルと第２チャンネルとで共用しても構わない。

【0172】

次に、図１４Ａ及び図１４Ｂに示すレイアウト以外のプリント回路基板のレイアウトについて説明する。図１４Ｃは、同期整流方式のハーフブリッジ出力段を有するＬＥＤドライバＩＣ１ａ（２ｃｈ）が実装されるプリント回路基板の他のレイアウトを示す平面図である。図１４Ｄは、ダイオード整流方式のハーフブリッジ出力段を有するＬＥＤドライバＩＣ１ａ（２ｃｈ）が実装されるプリント回路基板の他のレイアウトを示す平面図である。以下、図１４Ｃにおいて図１４Ａと相違する部分及び図１４Ｄにおいて図１４Ｂと相違する部分について説明する。

【0173】

図１４Ｃ及び図１４Ｄに示すレイアウトは、図１４Ａ及び図１４Ｂに示すレイアウトと比較して、パワー電源ライン３１０及びパワー接地ライン３２０を拡大している。そのため、図１４Ｃ及び図１４Ｄに示すレイアウトでは、図１４Ａ及び図１４Ｂに示すレイアウトとは異なり、電源ライン３６０、ロジック信号を伝送するライン（不図示）、スイッチ出力ライン３３０、及びスイッチ出力ライン３４０がＰＣＢ３００の第１主面に敷設されている。

【0174】

スイッチ出力ライン３３０は、第１チャンネルのスイッチ出力端子（ＳＷ１）とスイッチ出力ライン３３１との間を導通する。スイッチ出力ライン３３０は、ＰＣＢ３００の第１主面と第２主面との間を貫通するビアやスルーホールなど（不図示）を介してスイッチ出力ライン３３１と電気的に導通される。図１４Ｃ及び図１４Ｄに示すレイアウトでは、図１４Ａ及び図１４Ｂに示すレイアウトとは異なり、ＰＣＢ３００の平面視においてスイッチ出力ライン３３１はスイッチ出力端子（ＳＷ１）と重ならない。

【0175】

スイッチ出力ライン３４０は、第２チャンネルのスイッチ出力端子（ＳＷ２）とスイッチ出力ライン３４１との間を導通する。スイッチ出力ライン３４０は、ＰＣＢ３００の第１主面と第２主面との間を貫通するビアやスルーホールなど（不図示）を介してスイッチ出力ライン３４１と電気的に導通される。図１４Ｃ及び図１４Ｄに示すレイアウトでは、図１４Ａ及び図１４Ｂに示すレイアウトとは異なり、ＰＣＢ３００の平面視においてスイッチ出力ライン３４１はスイッチ出力端子（ＳＷ２）と重ならない。

【0176】

図１５は、図１１Ａで示したＬＥＤドライバＩＣ１ｂ（３ｃｈ）が実装載されるプリント回路基板のレイアウトを示す平面図である。本構成例のＬＥＤランプモジュールＸは、ＰＣＢ３００と、３チャンネルのＬＥＤドライバＩＣ１ｂと、これに外付けされる種々のディスクリート部品（本図では、先出のキャパシタＣ１１、Ｃ２１及びＣ３１、キャパシタＣ１３、Ｃ２３及びＣ３３、インダクタＬ１～Ｌ３、並びに、センス抵抗Ｒｓ１～Ｒｓ３のみを例示）と、発光ダイオードＬＥＤ１～ＬＥＤ３（不図示）を有する。また、本図では明示していないが、ＬＥＤドライバＩＣ１ｂの放熱パッド１１１にはヒートシンク２００が装着される。

【0177】

ＬＥＤドライバＩＣ１ｂは、細実線で示したように、ＰＣＢ３００の第１主面（紙面表側）に実装されている。より具体的に述べると、ＬＥＤドライバＩＣ１ｂは、図１１を反時計回りに９０度回転された状態で実装されている。すなわち、本図では、紙面左右方向が先述のｘ方向に相当し、紙面上下方向が先述のｙ方向に相当する。従って、パッケージ１００の第１辺１０１に設けられたパワー電源端子（ＰＶＩＮ１～ＰＶＩＮ３）は、紙面下向きに導出されており、パッケージ１００の第２辺１０２に設けられたパワー接地端子（ＰＧＮＤ１～ＰＧＮＤ３）及びスイッチ出力端子（ＳＷ１～ＳＷ３）は、紙面上向きに導出されている。

【0178】

一方、ＬＥＤドライバＩＣ１ｂに接続される各種配線（パワー電源ライン３１０～３１２、パワー接地ライン３２０～３２３、スイッチ出力ライン３３１～３３３、３４１～３４３及び３５１～３５３、電源ライン３６０）、及び、各種ディスクリート部品（キャパシタＣ１１、Ｃ２１及びＣ３１、キャパシタＣ１３、Ｃ２３及びＣ３３、インダクタＬ１～Ｌ３、センス抵抗Ｒｓ１～Ｒｓ３）は、破線で示したように、ＰＣＢ３００の第２主面（紙面裏側）に敷設ないし実装されている。以下、個別具体的に説明する。

【0179】

ＬＥＤドライバＩＣ１ｂのパワー電源端子（ＰＶＩＮ１～ＰＶＩＮ３）に接続されるパワー電源ライン３１０の主幹部分、及び、ＬＥＤドライバＩＣ１ｂのパワー接地端子（ＰＧＮＤ１～ＰＧＮＤ３）に接続されるパワー接地ライン３２０の主幹部分は、ＰＣＢ３００の平面視において、ｘ方向（紙面左右方向）に沿って並列に敷設されている。

【0180】

また、パワー電源ライン３１０及びパワー接地ライン３２０それぞれの主幹部分は、ＰＣＢ３００の平面視において、ＬＥＤドライバＩＣ１ｂのパッケージ１００と重なるように敷設されている。

【0181】

本図に即して具体的に述べると、パワー電源ライン３１０の主幹部分は、第３辺１０３の外側からパッケージ１００背面の第１辺１０１寄りを通過して第４辺１０４の外側に至るルートで直線的に敷設されている。

【0182】

一方、パワー接地ライン３２０の主幹部分は、パワー電源ライン３１０の主幹部分と所定のギャップを隔てつつ、第３辺１０３の外側からパッケージ１００背面の第２辺１０２寄りを通過して第４辺１０４の外側に至るルートで直線的に敷設されている。

【0183】

なお、パワー電源ライン３１０の主幹部分とパワー接地ライン３２０の主幹部分との間には、キャパシタＣ１１、Ｃ２１及びＣ３１（バイパスキャパシタ）が接続されている。特に、キャパシタＣ１１、Ｃ２１及びＣ３１は、本図で示したように、ＰＣＢ３００の平面視において、ＬＥＤドライバＩＣ１ｂと重なるように実装するとよい。

【0184】

また、パワー電源ライン３１０には、主幹部分からそれぞれ分岐された支線部分３１１～３１３が形成されている。本図に即して述べると、支線部分３１１～３１３は、それぞれ、パッケージ１００の背面を通るパワー電源ライン３１０の主幹部分から、パワー電源端子（ＰＶＩＮ１～ＰＶＩＮ３）に向けて紙面下向きに分岐されており、ＰＣＢ３００の第１主面と第２主面との間を貫通するビアやスルーホールなど（不図示）を介して、パワー電源端子（ＰＶＩＮ１～ＰＶＩＮ３）と電気的に導通される。

【0185】

また、パワー接地ライン３２０には、主幹部分からそれぞれ分岐された支線部分３２１～３２３が形成されている。本図に即して述べると、支線部分３２１～３２３は、それぞれ、パッケージ１００の背面を通るパワー接地ライン３２０の主幹部分から、パワー接地端子（ＰＧＮＤ１～ＰＧＮＤ３）に向けて紙面上向きに分岐されており、ＰＣＢ３００の第１主面と第２主面との間を貫通するビアやスルーホールなど（不図示）を介して、パワー接地端子（ＰＧＮＤ１～ＰＧＮＤ３）と電気的に導通される。

【0186】

第１チャンネルのスイッチ出力端子（ＳＷ１）と発光ダイオードＬＥＤ１との間を導通するスイッチ出力ライン３３１～３３３は、スイッチ出力端子（ＳＷ１）の背面領域から紙面上向きに敷設されている。なお、スイッチ出力ライン３３１とスイッチ出力ライン３３２との間には、インダクタＬ１が実装される。また、スイッチ出力ライン３３２とスイッチ出力ライン３３３との間には、センス抵抗Ｒｓ１が実装される。また、スイッチ出力ライン３３３とこれに隣接する位置まで延出されたパワー接地ライン３２０の支線部分３２１との間には、キャパシタＣ１３が実装される。

【0187】

第２チャンネルのスイッチ出力端子（ＳＷ２）と発光ダイオードＬＥＤ２との間を導通するスイッチ出力ライン３４１～３４３は、スイッチ出力端子（ＳＷ２）の背面領域から紙面上向きに敷設されている。なお、スイッチ出力ライン３４１とスイッチ出力ライン３４２との間には、インダクタＬ２が実装される。また、スイッチ出力ライン３４２とスイッチ出力ライン３４３との間には、センス抵抗Ｒｓ２が実装される。また、スイッチ出力ライン３４３とこれに隣接する位置まで延出されたパワー接地ライン３２０の支線部分３２２との間には、キャパシタＣ２３が実装される。

【0188】

第３チャンネルのスイッチ出力端子（ＳＷ３）と発光ダイオードＬＥＤ３との間を導通するスイッチ出力ライン３５１～３５３は、スイッチ出力端子（ＳＷ３）の背面領域から紙面上向きに敷設されている。なお、スイッチ出力ライン３５１とスイッチ出力ライン３５２との間には、インダクタＬ３が実装される。また、スイッチ出力ライン３５２とスイッチ出力ライン３５３との間には、センス抵抗Ｒｓ３が実装される。また、スイッチ出力ライン３５３とこれに隣接する位置まで延出されたパワー接地ライン３２０の支線部分３２３との間には、キャパシタＣ３３が実装される。

【0189】

また、本構成例のＬＥＤランプモジュールＸにおいて、複数のチャンネル毎に設けられるパワー電源端子（ＰＶＩＮ１～ＰＶＩＮ３）、スイッチ出力端子（ＳＷ１～ＳＷ３）、パワー接地端子（ＰＧＮＤ１～ＰＧＮＤ３）、及び、これらに外付けされるディスクリート部品（Ｃ１１、Ｃ２１及びＣ３１、Ｃ１３、Ｃ２３及びＣ３３、Ｌ１～Ｌ３、Ｒｓ１～Ｒｓ３）、並びに、パワー電源ライン３１０の支線部分３１１～３１３、パワー接地ライン３２０の支線部分３２１～３２３、及び、スイッチ出力ライン３３１～３３３、３４１～３４３及び３５１～３５３は、少なくとも２つのチャンネル相互間において、左右対称となるように配置されている。具体的には、第１チャンネルと第２チャンネルとの間、及び、第１チャンネルと第３チャンネルとの間で、それぞれの構成要素が左右対称となるように配置されている。

【0190】

上記以外の外部端子及び配線についても簡単に説明しておく。パッケージ１００の第１辺１０１に設けられたＶＩＮピンには、その背面領域から紙面下向きに敷設された電源ライン３６０が接続される。また、第１辺１０１に設けられたＳＰＩ通信端子（ＳＩ、ＳＣＫ、ＣＳＢ、ＳＯ）には、紙面下側からロジック信号が入力される。

【0191】

なお、先述の図１４Ａから先述の図１４Ｂ～図１４Ｄへの変更と同様の変更を、図１５に対しても実施することができる。

【0192】

＜バイパスキャパシタ＞
次に、バイパスキャパシタとして機能するキャパシタＣ＊１（ただし＊＝１、２または３）の最適な配置レイアウトについて、図面を参照しながら考察する。図１６は、キャパシタＣ＊１の閉ループ形成を示す図である。

【0193】

本図で示したように、第＊チャンネルのキャパシタＣ＊１は、上側スイッチ１１Ｈ及び下側スイッチ１１Ｌと共に、閉ループ（１１Ｈ→ＰＶＩＮ＊→Ｃ＊１→ＰＧＮＤ＊→１１Ｌ）を形成する。この閉ループが小さいほど電源変動に伴う過渡電流の影響を小さく抑えることが可能となる。そのため、キャパシタＣ＊１は、上記の閉ループが最小となる位置に実装することが望ましい。

【0194】

具体的には、先出の図１４Ａ～図１４Ｄ及び図１５で示したように、キャパシタＣ＊１は、ＰＣＢ３００の平面視において、ＬＥＤドライバＩＣ１ａないしＩＣ１ｂと重なるように実装することが望ましく、さらに言えば、ＰＶＩＮ＊ピンとＰＧＮＤ＊ピンとを結ぶ線分上（ないしはその近傍）に実装することが望ましい。

【0195】

＜ＬＥＤドライバＩＣの縦列配置＞
図１７は、ＬＥＤドライバＩＣ１ｂ（３ｃｈ）の縦列配置を示す図である。本構成例のＬＥＤランプモジュールＸにおいて、ＰＣＢ３００の第１主面には、ｘ方向（紙面左右方向）に沿ってｍ個のＬＥＤドライバＩＣ１ｂ（１）～１ｂ（ｍ）（ただしｍ≧２）が縦列に実装されている。

【0196】

なお、ＬＥＤドライバＩＣ１ｂ（１）～１ｂ（ｍ）では、それぞれ、先出の図１１で示したピン配置が採用されている。従って、パワー電源ライン３１０及びパワー接地ライン３２０については、それぞれ、先出の図１５で示したように、ＬＥＤドライバＩＣ１ｂ（１）～１ｂ（ｍ）それぞれの背面を通り抜けるように、ｘ方向（紙面左右方向）に沿って一直線に敷設することができる。

【0197】

また、ＬＥＤドライバＩＣ１ｂ（１）～１ｂ（ｍ）それぞれのスイッチ出力ラインは、いずれも紙面上向きに導出することができるので、チャンネル数が増えても、全チャンネルの発光ダイオードＬＥＤ１～ＬＥＤ（３ｍ）をｘ方向（紙面左右方向）に沿って並べることが可能となる。

【0198】

このように、先出のピン配置を採用することにより、ＰＣＢ３００に敷設される配線パターンの単純化を図ることが可能となり、延いては、配線パターン同士の短絡防止や配線パターン面積縮小など、ＰＣＢレイアウトの最適化を実現することが可能となる。

【0199】

なお、本図では、ＬＥＤドライバＩＣ１ｂ（３ｃｈ）の縦列配置を例に挙げたが、ＬＥＤドライバＩＣ１ａ（２ｃｈ）の縦列配置についても、上記と同様が言える。

【0200】

＜比較例＞
次に、これまでに説明してきたピン配置（図１０～図１５）の作用効果をより明確に理解するために、先とは異なるピン配置を採用した比較例を挙げながら、ＰＣＢレイアウトの差異について説明する。

【0201】

図１８は、先とは異なるピン配置を採用したＬＥＤドライバＩＣ１ｃ（３ｃｈ）が実装されるプリント回路基板のレイアウトを示す平面図である。

【0202】

本図で示したように、ＬＥＤドライバＩＣ１ｃでは、第１チャンネルの外部端子群（ＰＶＩＮ１、ＰＧＮＤ１、ＳＷ１）がパッケージ１００の第１辺１０１に集約して配置されている。一方、第２チャンネルの外部端子群（ＰＶＩＮ２、ＰＧＮＤ２、ＳＷ２）、並びに、第３チャンネルの外部端子群（ＰＶＩＮ３、ＰＧＮＤ３、ＳＷ３）は、それぞれ、パッケージ１００の第２辺１０２に集約して配置されている。

【0203】

そのため、第１チャンネルの構成要素と、第２チャンネル及び第３チャンネルそれぞれの構成要素については、ＬＥＤドライバＩＣ１ｃの両側に分離して敷設ないし配置せざるを得なくなる。

【0204】

本図に即して述べると、第１チャンネルの構成要素（パワー電源ライン４１１、パワー接地ライン４２０の支線部分４２１、スイッチ出力ライン４３１～４３３、キャパシタＣ１１及びＣ１３、インダクタＬ１、及び、センス抵抗Ｒｓ１）は、いずれも、パッケージ１００の第１辺１０１側に配置されている。

【0205】

一方、第２チャンネルの構成要素（パワー電源ライン４１２、パワー接地ライン４２０の支線部分４２２、スイッチ出力ライン４４１～４４３、キャパシタＣ２１及びＣ２３、インダクタＬ２、及び、センス抵抗Ｒｓ２）は、いずれも、パッケージ１００の第２辺１０２側に配置されている。

【0206】

また、第３チャンネルの構成要素（パワー電源ライン４１３、パワー接地ライン４２０の支線部分４２３、スイッチ出力ライン４５１～４５３、キャパシタＣ３１及びＣ３３、インダクタＬ３、及び、センス抵抗Ｒｓ３）は、いずれも、パッケージ１００の第２辺１０２側に配置されている。

【0207】

このように、本比較例のピン配置を採用した場合には、ＰＣＢ４００に敷設される配線パターンが非常に複雑となる上、全チャンネルの発光ダイオードＬＥＤ１～ＬＥＤ３をｘ方向（紙面左右方向）に並べて配置することができなくなる。

【0208】

一方、先に提案したピン配置（図１０～図１５）を採用すれば、このような不具合を回避してＰＣＢレイアウトを最適化することが可能となる。

【0209】

＜変形例＞
なお、これまで説明してきたピン配置やＰＣＢレイアウトについては、種々の変形が可能である。以下、いくつかの変形例を挙げながら簡単に説明する。

【0210】

図１９は、ピン配置の第１変形例を示す図である。本図で示したように、パワー接地端子（ＰＧＮＤ）は、必ずしも複数のチャンネル毎に設ける必要はなく、複数のチャンネルで共用しても構わない。

【0211】

図２０は、ピン配置の第２変形例を示す図である。本図で示したように、パワー電源端子（ＰＶＩＮ）は、必ずしも複数のチャンネル毎に設ける必要はなく、複数のチャンネルで共用しても構わない。

【0212】

図２１は、ピン配置の第３変形例を示す図である。本図で示したように、第２辺１０２に設けられるパワー接地端子（ＰＧＮＤ）及びスイッチ出力端子（ＳＷ）は、それぞれの位置を相互に入れ替えても構わない。

【0213】

図２２は、ピン配置の第４変形例を示す図である。本図で示したように、信号系の電源端子（ＶＩＮ）は、必ずしも第１辺１０１に設ける必要はなく、第２辺１０２に設けても構わない。

【0214】

図２３は、ＰＣＢレイアウトの変形例を示す図である。本図で示したように、パワー電源ライン３１０及びパワー接地ライン３２０の少なくとも一方（本図ではパワー電源ライン３１０）は、パッケージ１００と重ならない位置に敷設されていてもよい。

【0215】

図２４は、ＱＦＰ［quad flat package］の採用例を示す図である。本図で示したように、パッケージ１００は、必ずしもＳＯＰに限定されるものではなく、ＱＦＰを採用しても構わない。

【0216】

その場合、例えば、ＳＷ１ピン及びＳＷ２ピンを第２辺１０２に配置し、第１チャンネルのＰＶＩＮ１ピン及びＰＧＮＤ１ピンを第３辺１０３に配置し、第２チャンネルのＰＶＩＮ２ピン及びＰＧＮＤ２ピンを第４辺１０４に配置するとよい。また、ＰＶＩＮ１ピン及びＰＶＩＮ２ピンは、第１辺１０１寄りに配置し、ＰＧＮＤ１ピン及びＰＧＮＤ２ピンは、第２辺１０２寄りに配置するとよい。さらに、ＰＶＩＮ１ピンとＰＶＩＮ２ピンは、互いに対向する位置に配置するとよい。同様に、ＰＧＮＤ１ピンとＰＧＮＤ２ピンは、互いに対向する位置に配置するとよい。

【0217】

このようなピン配置を採用することにより、パワー電源ライン３１０及びパワー接地ライン３２０は、先出の図１４Ａと同じく、並列かつ一直線に敷設することが可能となる。

【0218】

＜同一面実装＞
図２５は、図１１Ｂで示したＬＥＤドライバＩＣ１ｂ（３ｃｈ）とこれに外付けされる複数のディスクリート部品が同一面に実装されるプリント回路基板のレイアウトを示す平面図である。本構成例のＬＥＤランプモジュールＸは、ＰＣＢ３００と、図１１Ｂで示した３チャンネルのＬＥＤドライバＩＣ１ｂ（本図では３つ）と、これらに外付けされる種々のディスクリート部品（本図では、キャパシタＣ、インダクタＬ及びセンス抵抗Ｒを例示）と、発光ダイオードＬＥＤ１～ＬＥＤ９（不図示）を有する。また、本図では明示していないが、ＬＥＤドライバＩＣ１ｂの放熱パッド１１１にはヒートシンク２００が装着されている。

【0219】

ＬＥＤドライバＩＣ１ｂは、細実線で示したように、ＰＣＢ３００の第１主面（紙面表側）に実装される。また、ＬＥＤドライバＩＣ１ｂに接続される各種配線及び各種ディスクリート部品のうち、少なくとも一部については、実線で示したように、ＰＣＢ３００の第１主面（紙面表側）に敷設ないし実装されており、その余について、破線で示したように、ＰＣＢ３００の第２主面（紙面裏側）に敷設ないし実装されている。以下、個別具体的に説明する。

【0220】

ＬＥＤドライバＩＣ１ｂのパワー電源端子（ＰＶＩＮ１～ＰＶＩＮ３）に接続されるパワー電源ライン３１０の主幹部分は、ＰＣＢ３００の第１主面において、ＬＥＤドライバＩＣ１ｂのパッケージ１００と重ならない位置で、ｘ方向に沿って敷設されている。

【0221】

一方、ＬＥＤドライバＩＣ１ｂのパワー接地端子（ＰＧＮＤ１～ＰＧＮＤ３）に接続されるパワー接地ライン３２０の主幹部分は、ＰＣＢ３００の第２主面において、ＬＥＤドライバＩＣ１ｂのパッケージ１００と重なる位置で、ｘ方向に沿って敷設されている。

【0222】

また、パワー電源ライン３１０には、主幹部分からそれぞれ分岐された支線部分３１１～３１３が形成されている。本図に即して述べると、支線部分３１１～３１３は、それぞれ、ＰＣＢ３００の第１主面において、パワー電源ライン３１０の主幹部分からパワー電源端子（ＰＶＩＮ１～ＰＶＩＮ３）に向けて分岐されており、パワー電源端子（ＰＶＩＮ１～ＰＶＩＮ３）と電気的に導通される。

【0223】

また、パワー接地ライン３２０には、主幹部分からそれぞれ分岐された支線部分３２１～３２５が形成されている。本図に即して述べると、支線部分３２１～３２３は、それぞれ、ＰＣＢ３００の第２主面において、パワー接地ライン３２０の主幹部分からパワー接地端子（ＰＧＮＤ１～ＰＧＮＤ３）に向けて分岐されており、ＰＣＢ３００の第１主面と第２主面との間を貫通するビアやスルーホールなど（不図示）を介して、パワー接地端子（ＰＧＮＤ１～ＰＧＮＤ３）と電気的に導通される。

【0224】

また、支線部３２４は、ＰＣＢ３００の第２主面において、パワー接地ライン３２０の主幹部分からパワー電源ライン３１０の支線部３１１～３１３に向けて分岐されている。なお、パワー電源ライン３１０の分岐部分３１１～３１３とパワー接地ライン３２０の分岐部分３２４との間には、バイパスキャパシタＣが実装される。

【0225】

一方、支線部３２５は、ＰＣＢ３００の第２主面において、パワー接地ライン３２０の主幹部分から後出のスイッチ出力ライン３３３～３５３に向けて分岐されている。

【0226】

ＬＥＤドライバＩＣ１ｂそれぞれのスイッチ出力端子（ＳＷ１）に接続されるスイッチ出力ライン３３１～３３３は、ＰＣＢ３００の第１主面において、対応する発光ダイオード（本図ではＬＥＤ３、ＬＥＤ６及びＬＥＤ９）に向けて敷設されている。なお、スイッチ出力ライン３３１とスイッチ出力ライン３３２との間には、ＰＣＢ３００の第１主面において、インダクタＬが実装される。また、スイッチ出力ライン３３２とスイッチ出力ライン３３３との間には、ＰＣＢ３００の第１主面において、センス抵抗Ｒが実装される。また、スイッチ出力ライン３３３とこれに隣接する位置まで延出されたパワー接地ライン３２０の支線部分３２５との間には、ＰＣＢ３００の第１主面において、出力キャパシタＣが実装される。

【0227】

ＬＥＤドライバＩＣ１ｂそれぞれのスイッチ出力端子（ＳＷ２）に接続されるスイッチ出力ライン３４１～３４３は、ＰＣＢ３００の第１主面において、対応する発光ダイオード（本図ではＬＥＤ１、ＬＥＤ４及びＬＥＤ７）に向けて敷設されている。なお、スイッチ出力ライン３４１とスイッチ出力ライン３４２との間には、ＰＣＢ３００の第１主面において、インダクタＬが実装される。また、スイッチ出力ライン３４２とスイッチ出力ライン３４３との間には、ＰＣＢ３００の第１主面において、センス抵抗Ｒが実装される。また、スイッチ出力ライン３４３とこれに隣接する位置まで延出されたパワー接地ライン３２０の支線部分３２５との間には、ＰＣＢ３００の第１主面において、出力キャパシタＣが実装される。

【0228】

ＬＥＤドライバＩＣ１ｂそれぞれのスイッチ出力端子（ＳＷ３）に接続されるスイッチ出力ライン３５１～３５３は、ＰＣＢ３００の第１主面において、対応する発光ダイオード（本図ではＬＥＤ２、ＬＥＤ５及びＬＥＤ８）に向けて敷設されている。なお、スイッチ出力ライン３５１とスイッチ出力ライン３５２との間には、ＰＣＢ３００の第１主面において、インダクタＬが実装される。また、スイッチ出力ライン３５２とスイッチ出力ライン３５３との間には、ＰＣＢ３００の第１主面において、センス抵抗Ｒが実装される。また、スイッチ出力ライン３５３とこれに隣接する位置まで延出されたパワー接地ライン３２０の支線部分３２３との間には、ＰＣＢ３００の第１主面において、出力キャパシタＣが実装される。

【0229】

なお、本図では明示していないが、ＰＣＢ３００の第２主面には、小信号系のディスクリート部品を実装するとよい。

【0230】

また、ＬＥＤドライバＩＣとこれに外付けされるディスクリート部品をプリント配線基板の同一面に実装する上で、ＬＥＤドライバＩＣのチャンネル数及びピン配置はいずれも不問である。すなわち、本図では、図１１Ｂで示したＬＥＤドライバＩＣ１ｂ（３ｃｈ）に限らず、図１１Ａで示したＬＥＤドライバＩＣ１ｂ（３ｃｈ）、並びに、図１０Ａ及び図１０Ｂで示したＬＥＤドライバＩＣ１ａ（２ｃｈ）のいずれでも、ディスクリート部品との同一面実装は可能である。

【0231】

図２６は、図２５のα－β断面を示す図である。先にも述べたように、図２５のＬＥＤランプモジュールＸにおいて、３つのＬＥＤドライバＩＣ１ｂとこれらに外付けされるディスクリート部品の少なくとも一部（インダクタＬ、センス抵抗Ｒ、出力キャパシタＣ）は、いずれもＰＣＢ３００の同一面（第１主面）に実装されている。

【0232】

従って、ＬＥＤドライバＩＣ１ｂに取り付けられるヒートシンク２００の形状を工夫することにより、ＰＣＢ３００の同一面に実装されたＬＥＤドライバＩＣ１ｂ及びディスクリート部品（インダクタＬなど）の双方に共通してヒートシンク２００を装着することが可能となる。

【0233】

例えば、本図で示したように、ヒートシンク２００の基台部２１０からインダクタＬの上部に向けて伸びる延出部２４０を設けて、そのボトム面に放熱グリス２５０を塗布し、インダクタＬのトップ面に貼り付けるとよい。このような構成であれば、ＬＥＤドライバＩＣ１ｂのみならず、ディスクリート部品の放熱性を高めることも可能となる。

【0234】

例えば、本図で示したように、同じ高さのディスクリート部品を一列に並べると、ヒートシンク２００（特に延出部２４０）の形状設計が容易となる。また、本図では、ＬＥＤドライバＩＣ１ｂとインダクタＬがヒートシンク２００に接合されているが、その他のディスクリート部品についても必要に応じてヒートシンク２００に接合することができる。

【0235】

＜その他の変形例＞
このように、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

【産業上の利用可能性】

【0236】

本明細書中に開示されている発明は、例えば、車載用のＬＥＤランプモジュールに搭載されるマルチチャンネルのＬＥＤドライバＩＣに利用することが可能である。

【符号の説明】

【0237】

１、１ａ、１ｂ ＬＥＤドライバＩＣ（半導体装置）
２ 昇圧回路
３ ＭＣＵ
１１Ｈ 上側スイッチ（ＮＭＯＳＦＥＴ）
１１Ｌ 下側スイッチ（ＮＭＯＳＦＥＴ）
１２Ｈ 上側ドライバ
１２Ｌ 下側ドライバ
１３ コントローラ
１４ オン時間設定部
１５ スロープ電圧生成部
１６ センスアンプ
１７ エラーアンプ
１８ コンパレータ
１００ パッケージ
１０１ 第１辺
１０２ 第２辺
１０３ 第３辺
１０４ 第４辺
１１０ トップ面
１１１ 放熱パッド
１１２ １ピンマーク
１２０ ボトム面
１３０ 半導体チップ
１４０ アイランド
１５１、１５２ 支持フレーム
２００ ヒートシンク
２１０ 基台部
２２０ 放熱フィン
２３０ 放熱グリス
２４０ 延出部
２５０ 放熱グリス
３００ プリント回路基板
３１０ パワー電源ライン（主幹部分）
３１１、３１２、３１３ パワー電源ライン（支線部分）
３２０ パワー接地ライン（主幹部分）
３２１、３２２、３２３、３２４、３２５ パワー接地ライン（支線部分）
３３０～３３３、３４０～３４３、３５１～３５３ スイッチライン
３６０ 電源ライン
Ｃ１、Ｃ２、Ｃ１１～Ｃ１３、Ｃ２１～Ｃ２３、Ｃ３１～Ｃ３３ キャパシタ
Ｄ１、Ｄ１１、Ｄ２１ ダイオード
Ｌ１、Ｌ２、Ｌ３ インダクタ
ＬＥＤ１、ＬＥＤ２、ＬＥＤ３ 発光ダイオード
Ｒ１、Ｒ２ 抵抗
Ｒｓ１、Ｒｓ２、Ｒｓ３ センス抵抗
Ｗ１１～Ｗ１３、Ｗ２１～Ｗ２３、Ｗ３１～Ｗ３３ ワイヤ
Ｘ ＬＥＤランプモジュール

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10A】

【図10B】

【図11A】

【図11B】

【図12】

【図13A】

【図13B】

【図14A】

【図14B】

【図14C】

【図14D】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】