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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2025010097
(43)【公開日】2025-01-20
(54)【発明の名称】ガルバニック分離器を使用した高圧ゲート駆動集積回路
(51)【国際特許分類】
H10D 1/20 20250101AFI20250109BHJP
【ＦＩ】
H01L27/04 L
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2024107408
(22)【出願日】2024-07-03
(31)【優先権主張番号】10-2023-0087259
(32)【優先日】2023-07-05
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】520051230
【氏名又は名称】ウェラング・カンパニー・リミテッド
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(74)【代理人】
【識別番号】100133400
【弁理士】
【氏名又は名称】阿部 達彦
(72)【発明者】
【氏名】▲黄▼ 鐘泰
【テーマコード（参考）】
5F038
【Ｆターム（参考）】
5F038AZ04
5F038EZ20
(57)【要約】
【課題】ガルバニック分離器を使用した高圧ゲート駆動集積回路を提供する。
【解決手段】基板上において、第１集積回路を含む第１領域、基板上において、第２集積回路を含む第２領域、及び基板上において、第１領域と第２領域との間の第３領域を含み、第１領域及び第２領域のうち少なくとも一つは、基板上において、第１集積回路及び第２集積回路の間に、ガルバニック分離（galvanic isolation）を提供する少なくとも１つのパターンを含む装置でもある。
【選択図】図６
【解決手段】基板上において、第１集積回路を含む第１領域、基板上において、第２集積回路を含む第２領域、及び基板上において、第１領域と第２領域との間の第３領域を含み、第１領域及び第２領域のうち少なくとも一つは、基板上において、第１集積回路及び第２集積回路の間に、ガルバニック分離（galvanic isolation）を提供する少なくとも１つのパターンを含む装置でもある。
【選択図】図６
【特許請求の範囲】
【請求項1】
基板上において、第１集積回路を含む第１領域と、
前記基板上において、第２集積回路を含む第２領域と、
前記基板上において、前記第１領域と前記第２領域との間の第３領域と、を含み、
前記第１領域及び前記第２領域のうち少なくとも一つは、前記基板上において、前記第１集積回路及び前記第２集積回路の間に、ガルバニック分離を提供する少なくとも１つのパターンを含むことを特徴とする装置。
前記基板上において、第２集積回路を含む第２領域と、
前記基板上において、前記第１領域と前記第２領域との間の第３領域と、を含み、
前記第１領域及び前記第２領域のうち少なくとも一つは、前記基板上において、前記第１集積回路及び前記第２集積回路の間に、ガルバニック分離を提供する少なくとも１つのパターンを含むことを特徴とする装置。
【請求項2】
前記少なくとも１つのパターンは、
第１導電層において、第１キャパシタの第１電極、及び第２キャパシタの第１電極にそれぞれ対応する第１パターン及び第２パターンと、
第２導電層において、前記第１キャパシタの第２電極、及び前記第２キャパシタの第２電極にそれぞれ対応する第３パターン及び第４パターンと、を含むことを特徴とする請求項１に記載の装置。
第１導電層において、第１キャパシタの第１電極、及び第２キャパシタの第１電極にそれぞれ対応する第１パターン及び第２パターンと、
第２導電層において、前記第１キャパシタの第２電極、及び前記第２キャパシタの第２電極にそれぞれ対応する第３パターン及び第４パターンと、を含むことを特徴とする請求項１に記載の装置。
【請求項3】
前記少なくとも１つのパターンは、
前記第１導電層において、第３キャパシタの第１電極、及び第４キャパシタの第１電極にそれぞれ対応する第５パターン及び第６パターンと、
前記第２導電層において、前記第３キャパシタの第２電極、及び前記第４キャパシタの第２電極にそれぞれ対応する第７パターン及び第８パターンと、をさらに含み、
前記第１パターンないし前記第４パターンは、前記第１領域に含まれ、
前記第５パターンないし前記第８パターンは、前記第２領域に含まれ、
前記第１パターン及び前記第５パターンは、前記第３領域を横切るパターンを介し、相互電気的に連結され、
前記第２パターン及び前記第６パターンは、前記第３領域を横切るパターンを介し、相互電気的に連結されることを特徴とする請求項２に記載の装置。
前記第１導電層において、第３キャパシタの第１電極、及び第４キャパシタの第１電極にそれぞれ対応する第５パターン及び第６パターンと、
前記第２導電層において、前記第３キャパシタの第２電極、及び前記第４キャパシタの第２電極にそれぞれ対応する第７パターン及び第８パターンと、をさらに含み、
前記第１パターンないし前記第４パターンは、前記第１領域に含まれ、
前記第５パターンないし前記第８パターンは、前記第２領域に含まれ、
前記第１パターン及び前記第５パターンは、前記第３領域を横切るパターンを介し、相互電気的に連結され、
前記第２パターン及び前記第６パターンは、前記第３領域を横切るパターンを介し、相互電気的に連結されることを特徴とする請求項２に記載の装置。
【請求項4】
前記第１キャパシタの前記第１電極と、前記第２キャパシタの前記第１電極との間に直列連結された第１インダクタ及び第２インダクタをさらに含み、
前記第１インダクタ及び前記第２インダクタが連結されたノードは、第１電圧にバイアシングされることを特徴とする請求項２に記載の装置。
前記第１インダクタ及び前記第２インダクタが連結されたノードは、第１電圧にバイアシングされることを特徴とする請求項２に記載の装置。
【請求項5】
前記第１インダクタと誘導結合された第３インダクタと、
前記第２インダクタと誘導結合された第４インダクタと、をさらに含むことを特徴とする請求項４に記載の装置。
前記第２インダクタと誘導結合された第４インダクタと、をさらに含むことを特徴とする請求項４に記載の装置。
【請求項6】
前記少なくとも１つのパターンは、
第１導電層において、第１キャパシタの第１電極、及び第２キャパシタの第２電極にそれぞれ対応する第１パターン及び第２パターンと、
第２導電層において、前記第１キャパシタの第２電極、及び前記第２キャパシタの第２電極にそれぞれ対応する第３パターン及び第４パターンと、を含むことを特徴とする請求項１に記載の装置。
第１導電層において、第１キャパシタの第１電極、及び第２キャパシタの第２電極にそれぞれ対応する第１パターン及び第２パターンと、
第２導電層において、前記第１キャパシタの第２電極、及び前記第２キャパシタの第２電極にそれぞれ対応する第３パターン及び第４パターンと、を含むことを特徴とする請求項１に記載の装置。
【請求項7】
前記少なくとも１つのパターンは、
第１導電層において直列連結された第１インダクタ及び第２インダクタにそれぞれ対応する第１パターン及び第２パターンと、
第２導電層において直列連結され、前記第１インダクタ及び前記第２インダクタとそれぞれ誘導結合された第３インダクタ及び第４インダクタにそれぞれ対応する第３パターン及び第４パターンと、を含むことを特徴とする請求項１に記載の装置。
第１導電層において直列連結された第１インダクタ及び第２インダクタにそれぞれ対応する第１パターン及び第２パターンと、
第２導電層において直列連結され、前記第１インダクタ及び前記第２インダクタとそれぞれ誘導結合された第３インダクタ及び第４インダクタにそれぞれ対応する第３パターン及び第４パターンと、を含むことを特徴とする請求項１に記載の装置。
【請求項8】
前記第１インダクタ及び前記第２インダクタが連結されたノードは、第１電圧にバイアシングされ、
前記第３インダクタ及び前記第４インダクタが連結されたノードは、第２電圧にバイアシングされることを特徴とする請求項７に記載の装置。
前記第３インダクタ及び前記第４インダクタが連結されたノードは、第２電圧にバイアシングされることを特徴とする請求項７に記載の装置。
【請求項9】
前記少なくとも１つのパターンは、
前記第１導電層において直列連結された第５インダクタ及び第６インダクタにそれぞれ対応する第５パターン及び第６パターンと、
前記第２導電層において直列連結され、前記第５インダクタ及び前記第６インダクタとそれぞれ誘導結合された第７インダクタ及び第８インダクタにそれぞれ対応する第７パターン及び第８パターンと、をさらに含み、
前記第１パターンないし前記第４パターンは、前記第１領域に含まれ、
前記第５パターンないし前記第８パターンは、前記第２領域に含まれ、
前記第１パターン及び前記第５パターンは、前記第３領域を横切るパターンを介し、相互電気的に連結され、
前記第２パターン及び前記第６パターンは、前記第３領域を横切るパターンを介し、相互電気的に連結されることを特徴とする請求項７に記載の装置。
前記第１導電層において直列連結された第５インダクタ及び第６インダクタにそれぞれ対応する第５パターン及び第６パターンと、
前記第２導電層において直列連結され、前記第５インダクタ及び前記第６インダクタとそれぞれ誘導結合された第７インダクタ及び第８インダクタにそれぞれ対応する第７パターン及び第８パターンと、をさらに含み、
前記第１パターンないし前記第４パターンは、前記第１領域に含まれ、
前記第５パターンないし前記第８パターンは、前記第２領域に含まれ、
前記第１パターン及び前記第５パターンは、前記第３領域を横切るパターンを介し、相互電気的に連結され、
前記第２パターン及び前記第６パターンは、前記第３領域を横切るパターンを介し、相互電気的に連結されることを特徴とする請求項７に記載の装置。
【請求項10】
前記第１インダクタ及び前記第２インダクタが連結されたノードは、第１電圧にバイアシングされ、
前記第５インダクタ及び前記第６インダクタが連結されたノードは、第２電圧にバイアシングされることを特徴とする請求項９に記載の装置。
前記第５インダクタ及び前記第６インダクタが連結されたノードは、第２電圧にバイアシングされることを特徴とする請求項９に記載の装置。
【請求項11】
前記第３領域は、前記基板上において、前記第２領域を取り囲むことを特徴とする請求項１に記載の装置。
【請求項12】
前記第３領域は、
前記基板上において、前記第２領域を取り囲む第１ドーピング領域と、
前記基板上において、前記第１ドーピング領域を取り囲む第２ドーピング領域と、
前記基板上において、前記第２ドーピング領域を取り囲む第３ドーピング領域と、を含み、
前記第２ドーピング領域及び前記第３ドーピング領域は、第１電位にバイアシングされ、
前記第２ドーピング領域は、電気的にフローティングされることを特徴とする請求項１１に記載の装置。
前記基板上において、前記第２領域を取り囲む第１ドーピング領域と、
前記基板上において、前記第１ドーピング領域を取り囲む第２ドーピング領域と、
前記基板上において、前記第２ドーピング領域を取り囲む第３ドーピング領域と、を含み、
前記第２ドーピング領域及び前記第３ドーピング領域は、第１電位にバイアシングされ、
前記第２ドーピング領域は、電気的にフローティングされることを特徴とする請求項１１に記載の装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、接合分離（junction isolation）基盤の高圧ゲート駆動ＩＣ（integrated circuit）に係り、詳細には、ガルバニック分離器をレベルシフタとして使用した高圧ゲート駆動ＩＣに関する。
【背景技術】
【0002】
低い駆動電圧でもって高い電圧において動作するスイッチング素子を駆動するために、高圧ゲート駆動回路が使用されうる。該高圧ゲート駆動回路は、低電圧の信号を、高電圧のレベル信号に転換するために、一般的に、高圧ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）素子を利用したレベルシフタ（level shifter）を使用しうる。電力消耗を少なくするために、入力信号の立ち上がり／立ち下がり（rising/falling）エッジ（edge）情報だけレベルシフタを利用して伝達し、該信号から、ラッチ（latch）回路を利用し、高圧レベルにおいて駆動信号を再現する場合、ノイズにより、ラッチの情報が損傷され、それにより、深刻な誤動作が生じうる。
【0003】
変調器（modulator）でもって該ガルバニック分離器を駆動し、復調器（demodulator）で信号を受信する方法を適用することにより、ラッチ回路を除去する場合、高い信頼性を満足するゲート駆動回路を具現しうる。しかしながら、該ガルバニック分離器に基づくゲート駆動回路は、絶縁を満足するために、変調器回路と復調器回路とが電気的に絶縁されなければならないので、１枚のウェーハ（wafer）でもって具現するのが容易ではないのである。
【発明の概要】
【発明が解決しようとする課題】
【0004】
本開示の技術的思想は、半導体技術を利用し、１枚のウェーハにおいて、低圧側変調器部分と、高圧側復調器部分とを具現し、この２回路間の信号伝達のために、ガルバニック分離器を使用することにより、高い信頼性を有する高圧ゲート駆動集積回路、及びそれを含む半導体パッケージを提供することである。
【課題を解決するための手段】
【0005】
本開示の技術的思想の一態様による装置は、基板上において、第１集積回路を含む第１領域、該基板上において、第２集積回路を含む第２領域、並びに該基板上において、該第１領域と該第２領域との間の第３領域を含み、該第１領域及び該第２領域のうち少なくとも一つは、基板上において、該第１集積回路と該第２集積回路とのガルバニック分離（galvanic isolation）を提供する少なくとも１つのパターンを含むものでもある。
【0006】
本開示の例示的実施形態により、第１導電層において、第１キャパシタの第１電極、及び第２キャパシタの第１電極にそれぞれ対応する第１パターン及び第２パターン、並びに第２導電層において、第１キャパシタの第２電極、及び第２キャパシタの第２電極にそれぞれ対応する第３パターン及び第４パターンを含むものでもある。
【0007】
本開示の例示的実施形態により、少なくとも１つのパターンは、第１導電層において、第３キャパシタの第１電極、及び第４キャパシタの第１電極にそれぞれ対応する第５パターン及び第６パターン、及び第２導電層において、第３キャパシタの第２電極、及び第４キャパシタの第２電極にそれぞれ対応する第７パターン及び第８パターンをさらに含むものでもあり、第１パターンないし第４パターンは、第１領域に含まれ、第５パターンないし第８パターンは、第２領域に含まれ、該第１パターン及び該第５パターンは、第３領域を横切るパターンを介し、相互電気的に連結され、該第２パターン及び該第６パターンは、該第３領域を横切るパターンを介し、相互電気的に連結されうる。
【0008】
本開示の例示的実施形態により、装置は、第１キャパシタの第１電極と、第２キャパシタの第１電極との間に直列連結された第１インダクタ及び第２インダクタをさらに含むものでもあり、該第１インダクタ及び該第２インダクタの連結されたノードは、第１電圧にバイアシングされうる。
【0009】
本開示の例示的実施形態により、装置は、第１インダクタと誘導結合された第３インダクタ、及び第２インダクタと誘導結合された第４インダクタをさらに含むものでもある。
【0010】
本開示の例示的実施形態により、少なくとも１つのパターンは、第１導電層において、第１キャパシタの第１電極、及び第２キャパシタの第２電極にそれぞれ対応する第１パターン及び第２パターン、及び第２導電層において、第１キャパシタの第２電極、及び第２キャパシタの第２電極にそれぞれ対応する第３パターン及び第４パターンを含むものでもある。
【0011】
本開示の例示的実施形態により、少なくとも１つのパターンは、第１導電層において直列連結された第１インダクタ及び第２インダクタにそれぞれ対応する第１パターン及び第２パターン、及び第２導電層において直列連結され、第１インダクタ及び第２インダクタとそれぞれ誘導結合された第３インダクタ及び第４インダクタにそれぞれ対応する、第３パターン及び第４パターンを含むものでもある。
【0012】
本開示の例示的実施形態により、第１インダクタ及び第２インダクタが連結されたノードは、第１電圧にバイアシングされ、第３インダクタ及び第４インダクタが連結されたノードは、第２電圧にバイアシングされうる。
【0013】
本開示の例示的実施形態により、少なくとも１つのパターンは、第１導電層において直列連結された第５インダクタ及び第６インダクタにそれぞれ対応する第５パターン及び第６パターン、及び第２導電層において直列連結され、第５インダクタ及び第６インダクタとそれぞれ誘導結合された第７インダクタ及び第８インダクタにそれぞれ対応する、第７パターン及び第８パターンをさらに含むものでもあり、該第１パターンないし該第４パターンは、第１領域に含まれ、該第５パターンないし該第８パターンは、第２領域に含まれ、該第１パターン及び該第５パターンは、第３領域を横切るパターンを介し、相互電気的に連結され、該第２パターン及び該第６パターンは、該第３領域を横切るパターンを介し、相互電気的に連結されうる。
【0014】
本開示の例示的実施形態により、第１インダクタ及び第２インダクタが連結されたノードは、第１電圧にバイアシングされ、第５インダクタ及び第６インダクタが連結されたノードは、第２電圧にバイアシングされうる。
【0015】
本開示の例示的実施形態により、第３領域は、基板上において、第２領域を取り囲むことができる。
【0016】
本開示の例示的実施形態により、第３領域は、基板上において、第２領域を取り囲む第１ドーピング領域、基板上において、第１ドーピング領域を取り囲む第２ドーピング領域、及び基板上において、第２ドーピング領域を取り囲む第３ドーピング領域を含み、該第２ドーピング領域及び該第３ドーピング領域は、第１電位にバイアシングされ、該第２ドーピング領域は、電気的にフローティングされうる。
【発明の効果】
【0017】
本開示の例示的実施形態による装置によれば、１つのチップでもって、高圧ゲート駆動回路を具現するとき、ガルバニック分離器をレベルシフタとして使用し、信号伝達が可能であり、高圧ＭＯＳＦＥＴを使用したレベルシフタ回路より誤動作問題を抑制し、それにより、高い信頼性を要求する多様な光電力アプリケーションに容易に採用されうる。
【0018】
また、本開示の例示的実施形態による装置によれば、信号の急激な変化による誤動作が防止され、それにより、高信頼度を有するガルバニック分離が提供されうる。
【0019】
本開示の例示的実施形態で得ることができる効果は、以上で言及された効果に制限されるものではなく、言及されていない他の効果は、以下の記載から、本開示の例示的実施形態が属する技術分野において通常の知識を有する者により、明確に導き出されて理解されうるであろう。すなわち、本開示の例示的実施形態を実施することによる意図しない効果も、本開示の例示的実施形態から、当該技術分野の通常の知識を有する者によって導き出されうるのである。
【図面の簡単な説明】
【0020】
【図1】本開示の例示的実施形態による、高圧ＭＯＳＦＥＴレベルシフタを使用した高圧ゲート駆動回路の例示である。
【図2】本開示の例示的実施形態による装置を示すブロック図である。
【図4A】本開示の例示的実施形態によるガルバニック分離器の例示を示す回路図である。
【図4B】本開示の例示的実施形態によるガルバニック分離器の例示を示す回路図である。
【図5A】本開示の例示的実施形態によるガルバニック分離器の例示を示す回路図である。
【図5B】本開示の例示的実施形態によるガルバニック分離器の例示を示す回路図である。
【図6】本開示の例示的実施形態による装置のレイアウトを示す図である。
【図7A】本開示の例示的実施形態による装置のレイアウトを示す図である。
【図7B】本開示の例示的実施形態による装置のレイアウトを示す図である。
【図8A】本開示の例示的実施形態による装置のレイアウトを示す図である。
【図8B】本開示の例示的実施形態による装置のレイアウトを示す図である。
【図9A】本開示の例示的実施形態によるガルバニック分離器の例示を示す回路図である。
【図9B】本開示の例示的実施形態によるガルバニック分離器の例示を示す回路図である。
【図9C】本開示の例示的実施形態によるガルバニック分離器の例示を示す回路図である。
【図10A】本開示の例示的実施形態によるガルバニック分離器の例示を示す回路図である。
【図10B】本開示の例示的実施形態によるガルバニック分離器の例示を示す回路図である。
【図11】本開示の例示的実施形態による装置のレイアウトを示す図である。
【図12】本開示の例示的実施形態による装置のレイアウトを示す図である。
【発明を実施するための形態】
【0021】
以下、添付図面を参照し、本発明の実施形態について詳細に説明する。本発明の実施形態は、当業界において平均的な知識を有する者に、本発明についてさらに完全に説明するために提供されるものである。本発明は、多様な変更を加えることができ、さまざまな形態を有することができるが、特定実施形態を図面に例示し、詳細に説明する。しかしながら、それらは、本発明を、特定の開示形態について限定するものではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物ないし代替物を含むものであると理解されなければならない。各図面について説明しながら、類似した参照符号を、類似した構成要素について使用する。添付図面において、構造物の寸法は、本発明の明確性を期するために、実際より拡大されたり縮小されたりして図示されてもいる。
【0022】
本出願で使用した用語は、単に特定の実施形態についての説明に使用されたものであり、本発明を限定する意図ではない。単数の表現は、文脈上明白に取り立てて意味しない限り、複数の表現を含む。本出願において、「含む」または「有する」というような用語は、明細書上に記載された特徴、数、段階、動作、構成要素、部分品、またはそれらの組み合わせが存在するということを指定するものであり、１またはそれ以上の他の特徴、数、段階、動作、構成要素、部分品、またはそれらの組み合わせの存在または付加の可能性を事前に排除するものではないと理解されなければならない。
【0023】
取り立てて定義されない限り、技術的であったり科学的であったりする用語を含み、ここで使用される全ての用語は、本発明が属する技術分野において通常の知識を有する者により、一般的に理解されるところと同一の意味を有する。一般的に使用される、事前に定義されているような用語は、関連技術の文脈上で有する意味と一致する意味を有すると解釈されなければならず、本出願で明白に定義しない限り、理想的であったり、過度に形式的であったりする意味に解釈されるものではない。
【0024】
本明細書において、Ｘ軸方向及びＹ軸方向は、第１水平方向及び第２水平方向とそれぞれ称され、Ｚ軸方向は、垂直方向と称されうる。Ｘ軸及びＹ軸によってなる平面は、水平面と称され、他の構成要素よりも、相対的に＋Ｚ方向に配された構成要素は、他の構成要素上にあると称され、他の構成要素よりも、相対的に－Ｚ方向に配された構成要素は、他の構成要素の下にあると称されうる。また、該構成要素の面積は、水平面と平行な面において、構成要素が占める大きさを称し、該構成要素の幅は、構成要素が延長される方向と直交する方向の長さを称しうる。＋Ｚ方向に露出された表面は、上面（top surface）と称され、－Ｚ方向に露出された表面は、下面（bottom surface）と称され、±Ｘ方向または±Ｙ方向に露出された表面は、側面と称されうる。図解の便宜上、図面において、一部層だけが図示され、配線層のような伝導層のパターンのように、伝導性物質によって構成されるパターンは、伝導性パターンと称され、単にパターンとも称される。
【0025】
図１は、本開示の例示的実施形態による、入力パルス信号でもって、高電位で動作するスイッチング素子Ｍ１を駆動する高圧ゲート駆動回路１０を示す図面である。立ち上がりエッジパルス生成器１１及び立ち下がりエッジパルス生成器１２は、入力パルス信号の立ち上がり／立ち下がりエッジ情報を、２つの高圧ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）ＭＡ，ＭＢに提供し、２つの高圧ＭＯＳＦＥＴ ＭＡ，ＭＢは、高圧回路領域ＨＳＤＣに信号の情報を伝達しうる。従って、２つの高圧ＭＯＳＦＥＴ ＭＡ，ＭＢをレベルシフタ（level shifter）素子として活用している。高圧回路領域ＨＳＤＣにおいては、パルス入力検出器１３が２つの抵抗Ｒ１，Ｒ２にそれぞれ連結された２つの高圧ＭＯＳＦＥＴ ＭＡ，ＭＢによる信号を検出し、検出された信号を基に、ＳＲラッチ１４の状態を、設定信号Ｓまたはリセット信号Ｒを使用し、ロジックレベル１またはロジックレベル０に決定する。それにより、入力パルス信号を高圧回路領域ＨＳＤＣで再現することができ、該信号を、ゲートドライバ１５を利用し、スイッチング素子Ｍ１を駆動するのに適する信号（Ｖｇａｔｅ）に転換し、スイッチを駆動する。
【0026】
図１の高圧ゲート駆動回路１０を、例えば、図６に図示されているように、半導体技術でもって、１枚のウェーハ上で具現が可能である。例えば、低電圧駆動回路は、図６の第１集積回路ＩＣ１で具現され、高圧駆動部回路は、図６の第２集積回路ＩＣ２で具現されうる。第１集積回路ＩＣ１と第２集積回路ＩＣ２とのリング（ring）構造は、２領域間において、高圧を維持するための領域になる。そのような方式は、シリコン接合（silicon junction）を利用した分離（isolation）方式と称され、例えば、ウェーハのグラウンド基準でもって、高電圧方向あるいは低電圧方向に駆動信号を生成しうる。
【0027】
それにより、全ての回路が、１枚のウェーハに具現が可能であるので、作製が容易であり、低い費用が達成されうる。しかしながら、非常に大きい大きさのノイズが高圧回路領域ＨＳＤＣに印加される場合、ノイズにより、ＳＲラッチ１４の状態が変わってしまう。ＳＲラッチ１４は、入力パルス信号のエッジ情報によって決定されるので、ＳＲラッチ１４に誤動作が生じる場合、新たな入力パルスが印加されるまでは、エラーを補正することができなくなる。しかしながら、図２を参照して後述されるガルバニック絶縁装置を使用したゲート駆動回路は、ラッチ回路が必要ないので、そのような誤動作から比較的自由であるために、高い信頼性でもって、スイッチ素子の駆動が可能であり、絶縁駆動により、スイッチ電圧を自由に設定可能しうる。ただし、変調器回路と復調器回路も絶縁されなければならないので、別途のチップに具現され、組み立て過程も、複雑であり、高い費用が生じうる。
【0028】
スイッチ電圧は、入力よりも高く、単方向だけに制御されれば、十分でもある。それにより、接合分離技法を使用するのが有利でもある。それにより、図面を参照して後述されるように、接合分離技法を使用するものの、ガルバニック絶縁器をレベルシフタとして使用し、低価格と高信頼性とを満足する高圧ゲート駆動半導体チップを、１枚のウェーハで具現することができる。
【0029】
図２は、本開示の例示（装置１００）を示すブロック図である。図２に図示されているように、装置１００は、送信機１２０、ガルバニック分離器１４０及び受信機１６０を含むものでもある。送信機１２０及び受信機１６０は、異なる基準電位をそれぞれ有し、ガルバニック分離器１４０は、送信機１２０と受信機１６０との間において、情報を含む信号を伝達しうる。
【0030】
一部実施形態において、装置１００は、ＴＶ（television）、ＰＣ（personal computer）のような電子機器、車両、ＰＭ（personal mobility）のような運送手段などでもあり、前述のものなどに含まれる部品でもありうる。一部実施形態において、装置１００は、半導体工程によって製造されたチップ（または、ダイ）に対応しうる。例えば、送信機１２０、ガルバニック分離器１４０及び受信機１６０は、ウェーハをダイシング（dicing）することによって製造される１つのチップに含まれ、該チップはパッケージングされうる。図面を参照して後述されるように、１つのチップにおいてガルバニック分離が提供され、それにより、多様なアプリケーションにおいて、ガルバニック分離が容易に採用されうる。
【0031】
送信機１２０は、変調器１２２を含むものでもある。変調器１２２は、入力信号ＩＮを受信し、入力信号ＩＮを変調することによって変調された信号ＭＯＤを生成しうる。一部実施形態において、変調器１２２は、ＯＯＫ（on/off keying）に基づき、入力信号ＩＮから変調された信号ＭＯＤを生成しうる。入力信号ＩＮは、受信機１６０に提供する情報を含み、送信機１２０内部で生成されるか、あるいは送信機１２０の外部から受信されうる。一部実施形態において、ガルバニック分離器１４０は、インダクタを含み、変調器１２２は、ガルバニック分離器１４０に含まれたインダクタに基づく共振周波数を使用し、変調された信号ＭＯＤを生成しうる。入力信号ＩＮ及び変調された信号ＭＯＤの例示が、図３を参照して後述される。
【0032】
ガルバニック分離器１４０は、送信機１２０から変調された信号ＭＯＤを受信し、変調された信号ＭＯＤから誘導された信号ＭＯＤ’を生成しうる。一部実施形態において、誘導された信号ＭＯＤ’は、変調された信号ＭＯＤから減衰された信号に対応しうる。図面を参照して後述されるように、ガルバニック分離器１４０は、少なくとも１つのパターンを含み、少なくとも１つのパターンは、キャパシタ及び／またはインダクタを形成しうる。
【0033】
受信機１６０は、復調器１６２を含むものでもある。復調器１６２は、誘導された信号ＭＯＤ’を受信し、誘導された信号ＭＯＤ’を復調することによって出力信号ＯＵＴを生成しうる。一部実施形態において、復調器１６２は、ＯＯＫ（on/off keying）に基づき、誘導された信号ＭＯＤ’から出力信号ＯＵＴを生成しうる。出力信号ＯＵＴは、入力信号ＩＮに含まれた情報を含むものでもある。一部実施形態において、出力信号ＯＵＴを増幅するドライバが受信機１６０に含まれるか、あるいは受信機１６０の外部から、装置１００に含まれうる。
【0034】
送信機１２０及び受信機１６０は、チップにおいて分離された領域にそれぞれ含まれうる。例えば、送信機１２０は、集積回路として第１領域に含まれ、受信機１６０は、集積回路として第２領域に含まれ、該第１領域及び該第２領域は、離隔されうる。一部実施形態において、図６を参照して後述されるように、該第１領域と該第２領域との間の第３領域は、該第１領域と該第２領域との間の高電圧を分離する構造を有しうる。離隔された第１領域及び第２領域の間においてガルバニック分離器１４０は、ガルバニック分離を提供し、それにより、送信機１２０及び受信機１６０が、１つのチップに具現されうる。本明細書において、該第１領域が送信機１２０を含み、該第２領域が受信機１６０を含むと仮定されるが、該第１領域が受信機１６０を含み、該第２領域が送信機１２０を含みうるという点が留意される。
【0035】
図３は、本開示の例示的実施形態による、図２の信号を示すタイミング図である。図３は、例示に過ぎず、図２の信号が、図３の例示に制限されるものではないという点が留意される。図解の便宜上、図３において、信号間の遅延は、無視される。以下において、図３は、図２を参照して説明される。
【0036】
図３を参照すれば、入力信号ＩＮは、活性化状態または非活性化状態を有するパルス信号でもある。例えば、図３に図示されているように、入力信号ＩＮは、時間ｔ１及び時間ｔ３で活性化されうる一方、時間ｔ２及び時間ｔ４で非活性化されうる。変調器１２２は、入力信号ＩＮの活性化に応答して振動する変調された信号ＭＯＤを生成しうる。例えば、図３に図示されているように、変調された信号ＭＯＤは、時間ｔ１ないし時間ｔ２で振動し、時間ｔ３ないし時間ｔ４で振動しうる。
【0037】
ガルバニック分離器１４０は、振動した変調された信号ＭＯＤから、振動する誘導された信号ＭＯＤ’を生成しうる。例えば、図３に図示されているように、誘導された信号ＭＯＤ’は、時間ｔ１ないし時間ｔ２で振動し、時間ｔ３ないし時間ｔ４で振動しうる。図３に図示されているように、誘導された信号ＭＯＤ’の大きさ（すなわち、振幅または波高値）は、変調された信号ＭＯＤよりも小さい。復調器１６２は、振動する誘導された信号ＭＯＤ’に応答して活性化された出力信号ＯＵＴを生成しうる。例えば、図３に図示されているように、出力信号ＯＵＴは、時間ｔ１ないし時間ｔ２で活性化され、時間ｔ３ないし時間ｔ４で活性化されうる。
【0038】
図４Ａ及び図４Ｂは、本開示の例示的実施形態によるガルバニック分離器の例示を示す回路図である。例えば、図４Ａ及び図４Ｂの回路図は、図２のガルバニック分離器１４０の等価回路を示す。図４Ａ及び図４Ｂに図示されているように、ガルバニック分離器１４０は、高い耐圧を有するキャパシタを含むものでもある。以下において、図４Ａ及び図４Ｂに係わる説明において、相互重複する内容は、省略されるのである。
【0039】
一部実施形態において、図２の変調された信号ＭＯＤ、及び誘導された信号ＭＯＤ’は、差動（differential）信号でもあり、ガルバニック分離器３００ａ，３００ｂそれぞれは、変調された信号ＭＯＤを受信する端子Ｔ１１，Ｔ１２、及び誘導された信号ＭＯＤ’が出力される端子Ｔ２１，Ｔ２２を含むものでもある。一部実施形態において、変調された信号ＭＯＤが端子Ｔ２１，Ｔ２２に印加され、誘導された信号ＭＯＤ’が端子Ｔ１１，Ｔ１２に出力されうる。図４Ａ及び図４Ｂに図示されているように、ガルバニック分離器３００ａ，３００ｂは、差動信号のためにバランシングされた（balanced）構造を有しうる。
【0040】
図４Ａを参照すれば、ガルバニック分離器３００ａは、第１キャパシタＣ１及び第２キャパシタＣ２を含むものでもある。第１キャパシタＣ１は、端子Ｔ１１，Ｔ２１間に連結され、第２キャパシタＣ２は、端子Ｔ１２，Ｔ２２間に連結されうる。送信側及び受信側は、第１キャパシタＣ１及び第２キャパシタＣ２によって相互分離され（isolated）、第１キャパシタＣ１及び第２キャパシタＣ２それぞれは、要件による絶縁耐圧を有しうる。一部実施形態において、図７Ａを参照して後述されるように、第１キャパシタＣ１及び第２キャパシタＣ２は、第１領域及び第２領域のうち一つに含まれるパターンによって形成されうる。
【0041】
図４Ｂを参照すれば、ガルバニック分離器３００ｂは、第１キャパシタＣ１ないし第４キャパシタＣ４を含むものでもある。第１キャパシタＣ１及び第３キャパシタＣ３は、端子Ｔ１１，Ｔ２１間において直列連結され、第２キャパシタＣ２及び第４キャパシタＣ４は、端子Ｔ１２，Ｔ２２間において直列連結されうる。一部実施形態において、図７Ｂを参照して後述されるように、第１キャパシタＣ１及び第２キャパシタＣ２は、第１領域及び第２領域のうち１つの領域に形成され、第３キャパシタＣ３及び第４キャパシタＣ４は、第１領域及び第２領域のうち他の領域に形成されうる。また、第１キャパシタＣ１及び第３キャパシタＣ３は、第３領域を横切るパターンによって相互連結され、第２キャパシタＣ２及び第４キャパシタＣ４も、第３領域を横切るパターンによって相互連結されうる。図４Ａのガルバニック分離器３００ａと比較するとき、図４Ｂのガルバニック分離器３００ｂは、第１領域と第２領域との間において、さらに高い耐圧を提供しうる一方、さらに広い面積を占めうる。
【0042】
図５Ａ及び図５Ｂは、本開示の例示的実施形態によるガルバニック分離器の例示を示す回路図である。例えば、図５Ａ及び図５Ｂの回路図は、図２のガルバニック分離器１４０の等価回路を示す。図５Ａ及び図５Ｂに図示されているように、ガルバニック分離器１４０は、高い耐圧を有するトランスフォーマを含むものでもある。以下において、図５Ａ及び図５Ｂに係わる説明において、相互重複する内容は、省略される。
【0043】
一部実施形態において、図２の変調された信号ＭＯＤ、及び誘導された信号ＭＯＤ’は、差動信号でもあり、ガルバニック分離器４００ａ，４００ｂそれぞれは、変調された信号ＭＯＤを受信する端子Ｔ１１，Ｔ１２、及び誘導された信号ＭＯＤ’が出力される端子Ｔ２１，Ｔ２２を含むものでもある。一部実施形態において、変調された信号ＭＯＤが端子Ｔ２１，Ｔ２２に印加され、誘導された信号ＭＯＤ’が端子Ｔ１１，Ｔ１２に出力されうる。図５Ａ及び図５Ｂに図示されているように、ガルバニック分離器４００ａ，４００ｂは、差動信号のためにバランシングされた構造を有しうる。
【0044】
図５Ａを参照すれば、ガルバニック分離器４００ａは、端子Ｔ１１，Ｔ１２間に直列連結された第１インダクタＬ１１，Ｌ１２、及び端子Ｔ２１，Ｔ２２間に直列連結された第２インダクタＬ２１，Ｌ２２を含むものでもある。第１インダクタＬ１１，Ｌ１２は、第２インダクタＬ２１，Ｌ２２と、結合係数ｋでもって誘導結合されうる。送信側及び受信側は、相互絶縁された第１インダクタＬ１１，Ｌ１２及び第２インダクタＬ２１，Ｌ２２によって相互分離され、第１インダクタＬ１１，Ｌ１２及び第２インダクタＬ２１，Ｌ２２は、要件による絶縁耐圧を有しうる。一部実施形態において、図８Ａを参照して後述されるように、第１インダクタＬ１１，Ｌ１２及び第２インダクタＬ２１，Ｌ２２は、第１領域及び第２領域のうち一つに含まれるパターンによって形成されうる。
【0045】
図５Ｂを参照すれば、ガルバニック分離器４００ｂは、複数のインダクタを含むものでもある。第１インダクタＬ１１，Ｌ１２は、端子Ｔ１１，Ｔ１２間に直列連結されうる。相互直列連結された第２インダクタＬ２１，Ｌ２２、及び相互直列連結された第３インダクタＬ３１，Ｌ３２は、相互並列連結されうる。第４インダクタＬ４１，Ｌ４２、端子Ｔ２１，Ｔ２２間に直列連結されうる。図５Ｂに図示されているように、第１インダクタＬ１１，Ｌ１２は、第２インダクタＬ２１，Ｌ２２と、結合係数ｋでもって誘導結合され、第４インダクタＬ４１，Ｌ４２、第３インダクタＬ３１，Ｌ３２と、結合係数ｋでもって誘導結合されうる。一部実施形態において、図８Ｂを参照して後述されるように、第１インダクタＬ１１，Ｌ１２及び第２インダクタＬ２１，Ｌ２２は、第１領域及び第２領域のうち１つの領域に形成され、第３インダクタＬ３１，Ｌ３２及び第４インダクタＬ４１，Ｌ４２は、第１領域及び第２領域のうち他の領域に形成されうる。また、第２インダクタＬ２１，Ｌ２２及び第３インダクタＬ３１，Ｌ３２は、第３領域を横切るパターンによって相互連結されうる。図５Ａのガルバニック分離器４００ａと比較するとき、図５Ｂのガルバニック分離器４００ｂは、第１領域及び第２領域の間において、さらに高い耐圧を提供しうる一方、さらに広い面積を占めうる。
【0046】
図６は、本開示の例示的実施形態による装置のレイアウト５００を示す図面である。例えば、図６の上部は、レイアウト５００の平面図を示し、図６の下部は、レイアウト５００を、線Ｘ１’－Ｘ１に沿って切った断面図を示す。図面を参照して説明したように、レイアウト５００は、半導体工程によって製造され、１つのチップ（または、ダイ）に含まれうる。図解の便宜上、図６において、一部構成要素だけが図示される。
【0047】
図６を参照すれば、レイアウト５００は、第１領域５１、第２領域５２及び第３領域５３を含むものでもある。第１領域５１及び第２領域５２は、第３領域５３によって分離され、第３領域５３は、第２領域５２を、基板上において取り囲みうる。第１領域５１は、第１集積回路ＩＣ１を含み、第２領域５２は、第２集積回路ＩＣ２を含むものでもある。例えば、第１集積回路ＩＣ１は、図２の送信機１２０を含み、第２集積回路ＩＣ２は、図２の受信機１６０を含むものでもある。他方、第１集積回路ＩＣ１は、図２の受信機１６０を含み、第２集積回路ＩＣ２は、図２の送信機１２０を含むものでもある。以下において、第１集積回路ＩＣ１は、図２の送信機１２０を含み、第２集積回路ＩＣ２は、図２の受信機１６０を含むと仮定されるが、本開示の例示的実施形態は、それに制限されるものではないという点が留意される。
【0048】
第３領域５３は、第１領域５１と第２領域５２との間の高耐圧を提供する構造を有しうる。例えば、図６に図示されているように、第３領域５３は、基板上において、第２領域５２を取り囲む第１ドーピング領域Ｒ１、基板上において、第１ドーピング領域Ｒ１を取り囲む第２ドーピング領域Ｒ２、及び基板上において、第２ドーピング領域Ｒ２を取り囲む第３ドーピング領域Ｒ３を含むものでもある。一部実施形態において、第１ドーピング領域Ｒ１ないし第３ドーピング領域Ｒ３は、ｐ型を有しうる。
【0049】
図６に図示されているように、第１ドーピング領域Ｒ１は、基板上において、ｎ型領域を分離し、第３ドーピング領域Ｒ３も、基板上において、ｎ型領域を分離しうる。第２ドーピング領域Ｒ２及び第３ドーピング領域Ｒ３は、ビア及び金属パターンによって電気的に連結され、第１電位（例えば、接地電位）にバイアシングされうる。第２ドーピング領域Ｒ２は、第１ドーピング領域Ｒ１及び第３ドーピング領域Ｒ３より広幅を有しうる。第１ドーピング領域Ｒ１は、電気的にフローティングされうる。第３領域５３は、図６に図示されているところに制限されるものではないという点が留意される。
【0050】
図７Ａ及び図７Ｂは、本開示の例示的実施形態による装置のレイアウトを示す図面である。例えば、図７Ａは、図４Ａのガルバニック分離器３００ａに対応するレイアウト６００ａの平面図、及び線Ｘ２－Ｘ２’に沿って切った断面図を示し、図７Ｂは、図４Ｂのガルバニック分離器３００ｂに対応するレイアウト６００ｂの平面図、及び線Ｘ３－Ｘ３’に沿って切った断面図を示す。以下において、図７Ａ及び図７Ｂは、図４Ａ、図４Ｂ及び図６を参照して説明される。
【0051】
図７Ａを参照すれば、レイアウト６００ａは、ガルバニック分離器３００ａを形成するパターンを含むものでもある。導電層Ｍｘの第１パターンＰ１及び第２パターンＰ２は、第１キャパシタＣ１の第１電極、及び第２キャパシタＣ２の第１電極にそれぞれ対応し、導電層Ｍａの第３パターンＰ３及び第４パターンＰ４は、第１キャパシタＣ１の第２電極、及び第２キャパシタＣ２の第２電極にそれぞれ対応しうる。図７Ａに図示されているように、第１パターンＰ１及び第３パターンＰ３は、第１距離Ｄ１ほど離隔され、第１距離Ｄ１に依存する耐圧を有する第１キャパシタＣ１を形成しうる。
【0052】
導電層Ｍｘの第５パターンＰ５は、第１パターンＰ１に連結され、第３領域６３を横切って延長されうる。また、導電層Ｍｘの第６パターンＰ６は、第２パターンＰ２に連結され、第３領域６３を横切って延長されうる。第１パターンＰ１ないし第４パターンＰ４が第１領域に形成される場合、第３パターンＰ３及び第４パターンＰ４は、第１領域の第１集積回路に電気的に連結され、第５パターンＰ５及び第６パターンＰ６は、第２領域の第２集積回路に電気的に連結されうる。他方、第１パターンＰ１ないし第４パターンＰ４が第２領域に形成される場合、第３パターンＰ３及び第４パターンＰ４は、第２領域の第２集積回路に電気的に連結され、第５パターンＰ５及び第６パターンＰ６は、第１領域の第１集積回路に電気的に連結されうる。一部実施形態において、導電層Ｍｘは、最上位（top）配線層に対応しうる。
【0053】
図７Ｂを参照すれば、レイアウト６００ｂは、ガルバニック分離器３００ｂを形成するパターンを含むものでもある。導電層Ｍｘの第１パターンＰ１及び第２パターンＰ２は、第１キャパシタＣ１の第１電極、及び第２キャパシタＣ２の第１電極にそれぞれ対応し、導電層Ｍａの第３パターンＰ３及び第４パターンＰ４は、第１キャパシタＣ１の第２電極、及び第２キャパシタＣ２の第２電極にそれぞれ対応しうる。また、導電層Ｍｘの第５パターンＰ５及び第６パターンＰ６は、第３キャパシタＣ３の第１電極、及び第４キャパシタＣ４の第１電極にそれぞれ対応し、導電層Ｍａの第７パターンＰ７及び第８パターンＰ８は、第３キャパシタＣ３の第２電極、及び第４キャパシタＣ４の第２電極にそれぞれ対応しうる。図７Ｂに図示されているように、第１パターンＰ１及び第３パターンＰ３は、第１距離Ｄ１ほど離隔され、第１距離Ｄ１に依存する耐圧を有する第１キャパシタＣ１を形成しうる。第５パターンＰ５及び第７パターンＰ７は、第１距離Ｄ１ほど離隔され、第１距離Ｄ１に依存する耐圧を有する第３キャパシタＣ３を形成しうる。
【0054】
導電層Ｍｘの第９パターンＰ９は、第１パターンＰ１及び第５パターンＰ５に連結され、第３領域６３を横切って延長されうる。また、導電層Ｍｘの第１０パターンＰ１０は、第２パターンＰ２及び第６パターンＰ６に連結され、第３領域６３を横切って延長されうる。第１パターンＰ１ないし第４パターンＰ４が第１領域に形成され、第５パターンＰ５ないし第８パターンＰ８が第２領域に形成される場合、第３パターンＰ３及び第４パターンＰ４は、第１領域の第１集積回路に電気的に連結され、第７パターンＰ７及び第８パターンＰ８は、第２領域の第２集積回路に電気的に連結されうる。他方、第１パターンＰ１ないし第４パターンＰ４が第２領域に形成され、第５パターンＰ５ないし第８パターンＰ８が第１領域に形成される場合、第３パターンＰ３及び第４パターンＰ４は、第２領域の第２集積回路に電気的に連結され、第７パターンＰ７及び第８パターンＰ８は、第１領域の第１集積回路に電気的に連結されうる。一部実施形態において、導電層Ｍｘは、最上位配線層に対応しうる。
【0055】
図８Ａ及び図８Ｂは、本開示の例示的実施形態による装置のレイアウトを示す図面である。例えば、図８Ａは、図５Ａのガルバニック分離器４００ａに対応するレイアウト７００ａの平面図、及び線Ｘ４－Ｘ４’に沿って切った断面図を示し、図８Ｂは、図５Ｂのガルバニック分離器４００ｂに対応するレイアウト７００ｂの平面図、及び線Ｘ５－Ｘ５’に沿って切った断面図を示す。以下において、図８Ａ及び図８Ｂは、図５Ａ、図５Ｂ及び図６を参照して説明される。
【0056】
図８Ａを参照すれば、レイアウト７００ａは、ガルバニック分離器４００ａを形成するパターンを含むものでもある。導電層Ｍｘの第１パターンＰ１及び第２パターンＰ２は、相互直列連結された第１インダクタＬ１１，Ｌ１２にそれぞれ対応し、導電層Ｍａの第３パターンＰ３及び第４パターンＰ４は、相互直列連結された第２インダクタＬ２１，Ｌ２２にそれぞれ対応しうる。図８Ａに図示されているように、第１パターンＰ１及び第３パターンＰ３は、垂直方向に重畳され、それにより、第１インダクタＬ１１及び第２インダクタＬ２１が誘導結合されうる。第１パターンＰ１及び第７パターンＰ７は、第２距離Ｄ２ほど離隔され、第１インダクタＬ１１及び第２インダクタＬ２１は、第２距離Ｄ２に依存する耐圧を有しうる。
【0057】
導電層Ｍｙの第５パターンＰ５は、ビアを介して第１パターンＰ１に連結され、第３領域７３を横切って延長されうる。導電層Ｍｙの第６パターンＰ６は、ビアを介して第２パターンＰ２に連結され、第３領域７３を横切って延長されうる。導電層Ｍｂの第７パターンＰ７は、ビアを介して第３パターンＰ３に連結され、導電層Ｍｂの第８パターンＰ８は、ビアを介して第４パターンＰ４に連結されうる。第１パターンＰ１ないし第４パターンＰ４が第１領域に形成される場合、第７パターンＰ７及び第８パターンＰ８は、第１領域の第１集積回路に電気的に連結され、第５パターンＰ５及び第６パターンＰ６は、第２領域の第２集積回路に電気的に連結されうる。他方、第１パターンＰ１ないし第４パターンＰ４が第２領域に形成される場合、第７パターンＰ７及び第８パターンＰ８は、第２領域の第２集積回路に電気的に連結され、第５パターンＰ５及び第６パターンＰ６は、第１領域の第１集積回路に電気的に連結されうる。
【0058】
図８Ｂを参照すれば、レイアウト７００ｂは、ガルバニック分離器４００ｂを形成するパターンを含むものでもある。導電層Ｍｘの第１パターンＰ１及び第２パターンＰ２は、相互直列連結された第１インダクタＬ１１，Ｌ１２にそれぞれ対応し、導電層Ｍａの第３パターンＰ３及び第４パターンＰ４は、相互直列連結された第２インダクタＬ２１，Ｌ２２にそれぞれ対応しうる。また、導電層Ｍｘの第５パターンＰ５及び第６パターンＰ６は、相互直列連結された第３インダクタＬ３１，Ｌ３２にそれぞれ対応し、導電層Ｍａの第７パターンＰ７及び第８パターンＰ８は、相互直列連結された第４インダクタＬ４１，Ｌ４２にそれぞれ対応しうる。図８Ｂに図示されているように、第１パターンＰ１及び第３パターンＰ３は、垂直方向に重畳され、それにより、第１インダクタＬ１１及び第２インダクタＬ２１が誘導結合されうる。また、第５パターンＰ５及び第７パターンＰ７は、垂直方向に重畳され、それにより、第３インダクタＬ３１及び第４インダクタＬ４１が誘導結合されうる。第１パターンＰ１及び第１１パターンＰ１１は、第２距離Ｄ２ほど離隔され、第１インダクタＬ１１及び第２インダクタＬ１２は、第２距離Ｄ２に依存する耐圧を有しうる。また、第５パターンＰ５及び第７パターンＰ７は、第２距離Ｄ２ほど離隔され、第３インダクタＬ３１及び第４インダクタＬ４１は、第２距離Ｄ２に依存する耐圧を有しうる。
【0059】
導電層Ｍｙの第９パターンＰ９は、ビアを介して第１パターンＰ１及び第５パターンＰ５に連結され、第３領域７３を横切って延長されうる。導電層Ｍｙの第１０パターンＰ１０は、ビアを介して第２パターンＰ２及び第６パターンＰ６に連結され、第３領域７３を横切って延長されうる。導電層Ｍｂの第１１パターンＰ１１は、ビアを介して第３パターンＰ３に連結され、導電層Ｍｂの第１２パターンＰ１２は、ビアを介して第４パターンＰ４に連結されうる。導電層Ｍｂの第１３パターンＰ１３は、ビアを介して第７パターンＰ７に連結され、導電層Ｍｂの第１４パターンＰ１４は、ビアを介して第８パターンＰ８に連結されうる。第１パターンＰ１ないし第４パターンＰ４が第１領域に形成され、第５パターンＰ５ないし第８パターンＰ８が第２領域に形成される場合、第１１パターンＰ１１及び第１２パターンＰ１２は、第１領域の第１集積回路に電気的に連結され、第１３パターンＰ１３及び第１４パターンＰ１４は、第２領域の第２集積回路に電気的に連結されうる。他方、第１パターンＰ１ないし第４パターンＰ４が第２領域に形成され、第５パターンＰ５ないし第８パターンＰ８が第１領域に形成される場合、第１１パターンＰ１１及び第１２パターンＰ１２は、第２領域の第２集積回路に電気的に連結され、第１３パターンＰ１３及び第１４パターンＰ１４は、第１領域の第１集積回路に電気的に連結されうる。
【0060】
図９Ａないし図９Ｃは、本開示の例示的実施形態によるガルバニック分離器の例示を示す回路図である。例えば、図９Ａないし図９Ｃの回路図は、図２のガルバニック分離器１４０の等価回路を示す。図９Ａないし図９Ｃに図示されているように、ガルバニック分離器８００ａ，８００ｂ，８００ｃそれぞれは、高い耐圧を有する第１キャパシタＣ１及び第２キャパシタＣ２を含むものでもある。以下において、図９Ａないし図９Ｃに係わる説明において、相互重複する内容は、省略される。
【0061】
信号の伝達特性を高めるために、第１キャパシタＣ１及び第２キャパシタＣ２が高いキャパシタンスを有する場合、第１キャパシタＣ１及び第２キャパシタＣ２による誤動作が生じうる。例えば、図２の受信機１６０及び受信機１６０の出力に基づいて動作するドライバにおいて、大きい電圧変化（すなわち、高いｄｖ／ｄｔ）が生じる場合、第１キャパシタＣ１及び／または第２キャパシタＣ２を介し、図２の送信機１２０に大きい電流が伝達し、それにより、送信機１２０に含まれた回路が誤動作するか、あるいは甚だしくは破壊されうる。
【0062】
図９Ａを参照すれば、ガルバニック分離器８００ａは、端子Ｔ１１，Ｔ１２間に直列連結された第１インダクタＬ１１，Ｌ１２及び端子Ｔ２１，Ｔ２２間に直列連結された第２インダクタＬ２１，Ｌ２２を含むものでもある。また、第１インダクタＬ１１，Ｌ１２が連結されたノードは、端子Ｔ１３に連結され、第２インダクタＬ２１，Ｌ２２が連結されたノードは、端子Ｔ２３に連結されうる。端子Ｔ１３，Ｔ２３は、センタータップ端子と称されうる。端子Ｔ１３及び端子Ｔ２３は、低いインピーダンスノードにそれぞれ連結されうる。例えば、端子Ｔ１３は、第１電圧にバイアシングされ、端子Ｔ２３は、第２電圧にバイアシングされうる。それにより、第２電圧の大きい変化に起因し、端子Ｔ２３を介して流入された電流は、端子Ｔ１３を介して出力され、送信機１２０に過度な電流が流入されることが防止されうる。
【0063】
図９Ｂを参照すれば、ガルバニック分離器８００ｂは、第１キャパシタＣ１、第２キャパシタＣ２、第１インダクタＬ１１，Ｌ１２、第２インダクタＬ２１，Ｌ２２、第３インダクタＬ３１，Ｌ３２及び第４インダクタＬ４１，Ｌ４２を含むものでもある。第１インダクタＬ１１，Ｌ１２は、端子Ｔ１１，Ｔ１２間に直列連結され、第２インダクタＬ２１，Ｌ２２と、結合係数ｋでもって誘導結合されうる。第２インダクタＬ２１，Ｌ２２は、第１キャパシタＣ１及び第２キャパシタＣ２間に直列連結され、第２インダクタＬ２１，Ｌ２２が連結されたノードは、端子Ｔ１３に連結されうる。第３インダクタＬ３１，Ｌ３２は、第１キャパシタＣ１及び第２キャパシタＣ２間に直列連結され、第２インダクタＬ３１，Ｌ３２が連結されたノードは、端子Ｔ２３に連結されうる。第４インダクタＬ４１，Ｌ４２は、端子Ｔ２１，Ｔ２２間に直列連結され、第３インダクタＬ３１，Ｌ３２と、結合係数ｋでもって誘導結合されうる。端子Ｔ１３及び端子Ｔ２３は、低いインピーダンスノードにそれぞれ連結されうる。例えば、端子Ｔ１３は、第１電圧にバイアシングされ、端子Ｔ２３は、第２電圧にバイアシングされうる。それにより、第２電圧の大きい変化に起因し、端子Ｔ２３を介して流入された電流は、端子Ｔ１３を介して出力され、送信機１２０に過度な電流が流入されることが防止されうる。
【0064】
図９Ｃを参照すれば、ガルバニック分離器８００ｃは、第１キャパシタＣ１、第２キャパシタＣ２、第１インダクタＬ１１，Ｌ１２、第２インダクタＬ２１，Ｌ２２及び第３インダクタＬ３１，Ｌ３２を含むものでもある。第１インダクタＬ１１，Ｌ１２は、端子Ｔ１１，Ｔ１２間に直列連結され、第１インダクタＬ１１，Ｌ１２が連結されたノードは、端子Ｔ１３に連結されうる。第２インダクタＬ２１，Ｌ２２は、第３インダクタＬ３１，Ｌ３２と、結合係数ｋでもって誘導結合され、第２インダクタＬ２１，Ｌ２２が連結されたノードは、端子Ｔ２３に連結されうる。第３インダクタＬ３１，Ｌ３２は、端子Ｔ２１，Ｔ２２間に直列連結されうる。端子Ｔ１３及び端子Ｔ２３は、低いインピーダンスノードにそれぞれ連結されうる。例えば、端子Ｔ１３は、第１電圧にバイアシングされ、端子Ｔ２３は、第２電圧にバイアシングされうる。それにより、第２電圧の大きい変化に起因し、端子Ｔ２３を介して流入された電流は、端子Ｔ１３を介して出力され、送信機１２０に過度な電流が流入されることが防止されうる。一部実施形態において、端子Ｔ２１，Ｔ２２に送信機１２０が連結され、端子Ｔ１１，Ｔ１２に受信機１６０が連結されうる。
【0065】
図１０Ａ及び図１０Ｂは、本開示の例示的実施形態によるガルバニック分離器の例示を示す回路図である。例えば、図１０Ａ及び図１０Ｂの回路図は、図２のガルバニック分離器１４０の等価回路を示す。図１０Ａ及び図１０Ｂに図示されているように、ガルバニック分離器９００ａ，９００ｂそれぞれは、相互誘導結合されたインダクタを含むものでもある。以下において、図１０Ａ及び図１０Ｂに係わる説明において、相互重複する内容は、省略される。
【0066】
図１０Ａを参照すれば、ガルバニック分離器９００ａは、端子Ｔ１１，Ｔ１２間に直列連結された第１インダクタＬ１１，Ｌ１２、及び端子Ｔ２１，Ｔ２２間に直列連結された第２インダクタＬ２１，Ｌ２２を含むものでもある。第１インダクタＬ１１，Ｌ１２は、結合係数ｋでもって、第２インダクタＬ２１，Ｌ２２と誘導結合されうる。図１０Ａに図示されているように、第１インダクタＬ１１，Ｌ１２が連結されたノードは、端子Ｔ１３に連結され、第２インダクタＬ２１，Ｌ２２が連結されたノードは、端子Ｔ２３に連結されうる。端子Ｔ１３及び端子Ｔ２３は、低いインピーダンスノードにそれぞれ連結されうる。例えば、端子Ｔ１３は、第１電圧にバイアシングされ、端子Ｔ２３は、第２電圧にバイアシングされうる。それにより、第２電圧の大きい変化に起因し、端子Ｔ２３を介して流入された電流は、端子Ｔ１３を介して出力され、送信機１２０に過度な電流が流入されることが防止されうる。
【0067】
図１０Ｂを参照すれば、ガルバニック分離器９００ｂは、第１インダクタＬ１１，Ｌ１２、第２インダクタＬ２１，Ｌ２２、第３インダクタＬ３１，Ｌ３２及び第４インダクタＬ４１，Ｌ４２を含むものでもある。第１インダクタＬ１１，Ｌ１２は、端子Ｔ１１，Ｔ１２間に直列連結され、第２インダクタＬ２１，Ｌ２２と、結合係数ｋでもって誘導結合されうる。第２インダクタＬ２１，Ｌ２２は、第３インダクタＬ３１，Ｌ３２と並列連結され、第３インダクタＬ３１，Ｌ３２は、第４インダクタＬ４１，Ｌ４２と、結合係数ｋでもって誘導結合されうる。第４インダクタＬ４１，Ｌ４２は、端子Ｔ２１，Ｔ２２間に直列連結されうる。図１０Ｂに図示されているように、第１インダクタＬ１１，Ｌ１２が連結されたノードは、端子Ｔ１３に連結され、第４インダクタＬ４１，Ｌ４２が連結されたノードは、端子Ｔ２３に連結されうる。端子Ｔ１３及び端子Ｔ２３は、低いインピーダンスノードにそれぞれ連結されうる。例えば、端子Ｔ１３は、第１電圧にバイアシングされ、端子Ｔ２３は、第２電圧にバイアシングされうる。それにより、第２電圧の大きい変化に起因し、端子Ｔ２３を介して流入された電流は、端子Ｔ１３を介して出力され、送信機１２０に過度な電流が流入されることが防止されうる。
【0068】
図１１は、本開示の例示的実施形態による装置のレイアウト１０００を示す図面である。例えば、図１１は、図９Ａ及び図９Ｃの第１インダクタＬ１１，Ｌ１２、または図９Ａの第２インダクタＬ２１，Ｌ２２に対応するレイアウト１０００の平面図を示す。以下において、図１１は、図９Ａを参照して説明される。
【0069】
図１１を参照すれば、レイアウト１０００は、ガルバニック分離器８００ａの第１インダクタＬ１１，Ｌ１２または第２インダクタＬ２１，Ｌ２２を形成するパターンを含むものでもある。導電層Ｍｘの第１パターンＰ１及び第２パターンＰ２は、相互直列連結された第１インダクタＬ１１，Ｌ１２、または相互直列連結された第２インダクタＬ２１，Ｌ２２にそれぞれ対応しうる。導電層Ｍｘの第３パターンＰ３は、第１パターンＰ１及び第２パターンＰ２に連結され、端子Ｔ１３または端子Ｔ２３に対応しうる。導電層Ｍｂの第４パターンＰ４は、導電層Ｍｘの第１パターンＰ１に連結され、第１キャパシタＣ１及び端子Ｔ１１に連結されうる。導電層Ｍｂの第５パターンＰ５は、導電層Ｍｘの第２パターンＰ２に連結され、第２キャパシタＣ２及び端子Ｔ１２に連結されうる。
【0070】
図１２は、本開示の例示的実施形態による装置のレイアウト１１００を示す図面である。例えば、図１２は、図９Ｂ、図１０Ａ及び図１０Ｂの第１インダクタＬ１１，Ｌ１２及び第２インダクタＬ２１，Ｌ２２、図９Ｂ及び図１０Ｂの第３インダクタＬ３１，Ｌ３２及び第４インダクタＬ４１，Ｌ４２、または図９Ｃの第２インダクタＬ２１，Ｌ２２及び第３インダクタＬ３１，Ｌ３２に対応するレイアウト１１００の平面図を示す。以下において、図１２は、図１０Ａを参照して説明される。
【0071】
図１２を参照すれば、レイアウト１１００は、ガルバニック分離器９００ａの第１インダクタＬ１１，Ｌ１２及び第２インダクタＬ２１，Ｌ２２を形成するパターンを含むものでもある。導電層Ｍｘの第１パターンＰ１及び第２パターンＰ２は、相互直列連結された第１インダクタＬ１１，Ｌ１２にそれぞれ対応しうる。導電層Ｍａの第３パターンＰ３及び第４パターンＰ４は、相互直列連結された第２インダクタＬ２１，Ｌ２２にそれぞれ対応しうる。導電層Ｍｘの第５パターンＰ５は、第１パターンＰ１及び第２パターンＰ２に連結され、端子Ｔ１３に対応しうる。導電層Ｍａの第６パターンＰ６は、第３パターンＰ３及び第４パターンＰ４に連結され、端子Ｔ２３に対応しうる。導電層Ｍｙの第７パターンＰ７は、第１パターンＰ１に連結され、端子Ｔ１１に対応しうる。導電層Ｍｙの第８パターンＰ８は、第２パターンＰ２に連結され、端子Ｔ１２に対応しうる。導電層Ｍｂの第９パターンＰ９は、第３パターンＰ３に連結され、端子Ｔ２１に対応しうる。導電層Ｍｂの第１０パターンＰ１０は、第４パターンＰ４に連結され、端子Ｔ２２に対応しうる。
【0072】
以上のように、図面と明細書とでもって、例示的な実施形態が開示された。本明細書において、特定の用語を使用し、本実施形態について説明されたが、それらは、単に本開示の技術的思想について説明するための目的で使用されたものであり、意味限定や、特許請求の範囲に記載された本開示の範囲を制限するために使用されたものではない。従って、本技術分野の通常の知識を有する者であるならば、それらから、多様な変形、及び均等な他の実施形態が可能であるという点を理解するであろう。従って、本開示の真の技術的保護範囲は、特許請求の範囲の技術的思想によって定められるものである。
【符号の説明】
【0073】
１０ 高圧ゲート駆動回路
１１ 立ち上がりエッジパルス生成器
１２ 立ち下がりエッジパルス生成器
１３ パルス入力検出器
１４ ＳＲラッチ
１５ ゲートドライバ
５１ 第１領域
５２ 第２領域
５３ 第３領域
１００ 装置
１２０ 送信機
１２２ 変調器
１４０ ガルバニック分離器
１６０ 受信機
１６２ 復調器
１１ 立ち上がりエッジパルス生成器
１２ 立ち下がりエッジパルス生成器
１３ パルス入力検出器
１４ ＳＲラッチ
１５ ゲートドライバ
５１ 第１領域
５２ 第２領域
５３ 第３領域
１００ 装置
１２０ 送信機
１２２ 変調器
１４０ ガルバニック分離器
１６０ 受信機
１６２ 復調器
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図5A】
【図5B】
【図6】
【図7A】
【図7B】
【図8A】
【図8B】
【図9A】
【図9B】
【図9C】
【図10A】
【図10B】
【図11】
【図12】
【手続補正書】
【提出日】2024-07-29
【手続補正1】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正の内容】
【図6】
