2025-101150 半導体装置および半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025101150

(43)【公開日】2025-07-07

(54)【発明の名称】半導体装置および半導体装置の製造方法

(51)【国際特許分類】

   H03M 1/10 20060101AFI20250630BHJP

【ＦＩ】

H03M1/10 A

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2023217779

(22)【出願日】2023-12-25

(71)【出願人】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110002066

【氏名又は名称】弁理士法人筒井国際特許事務所

(72)【発明者】

【氏名】田島 英幸

【テーマコード（参考）】

5J022

【Ｆターム（参考）】

5J022AA01

5J022AB01

5J022AC04

5J022BA07

(57)【要約】      （修正有）

【課題】コストの増大を抑制しながら、分解能を向上させることが可能なＡＤ変換回路を備えた半導体装置及びその製造方法を提供する。
【解決手段】半導体装置１は、外部端子Ｔ１と、クロック信号ＣＬＫ＿ＡＤと、外部端子Ｔ１を流れる電流に従った検出電流をオーバーサンプリングし、デジタル信号に変換するＡＤ変換回路８と、記憶回路１０に保持された補正データに基づいて、ＡＤ変換回路８によって得られたデジタル信号を補正し、出力する補正回路９と、補正回路９から出力されたデジタル信号を平均化する平均化回路１１と、平均化回路１１によって平均化されたデジタル信号を、ダウンサンプリングするダウンサンプリング回路１２と、ダウンサンプリング回路１２の出力と目標電流値とに基づいた電流を生成し、外部端子Ｔ１に供給する電流生成回路ＩＧＣと、補正データを生成する際に、検出電流に分散用電流を重畳させる接続ノードＮ＿ｃｎｔと、を備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１端子と、
第１クロック信号と、周波数が前記第１クロック信号の整数分の１の第２クロック信号とを発生する発振回路と、
前記第１クロック信号に従って、前記第１端子を流れる電流に従った検出電流をオーバーサンプリングし、デジタル信号に変換するＡＤ変換回路と、
記憶回路に保持された補正データに基づいて、前記ＡＤ変換回路によって得られたデジタル信号を補正し、出力する補正回路と、
前記第１クロック信号に従って動作し、前記補正回路から出力されたデジタル信号を平均化する平均化回路と、
前記平均化回路によって平均化されたデジタル信号を、前記第２クロック信号に従って、ダウンサンプリングするサンプリング回路と、
前記サンプリング回路の出力と目標電流データとに基づいた電流を生成し、前記第１端子に供給する電流生成回路と、
前記補正データを生成する際に、前記検出電流に分散用電流を重畳させる重畳回路と、
を備え、
前記補正データは、前記検出電流に前記分散用電流が重畳されているときの前記サンプリング回路の出力に基づいて生成され、前記記憶回路に保持される、
半導体装置。

【請求項2】

請求項１に記載の半導体装置において、
前記半導体装置は、
前記検出電流に前記分散用電流が重畳されているときの前記サンプリング回路の出力を、前記半導体装置の外部へ出力する第２端子と、
前記半導体装置の外部において、前記第２端子から出力された前記サンプリング回路の出力に基づいて生成された前記補正データが供給される第３端子と、
を備え、
前記第３端子に供給された前記補正データが前記記憶回路に書き込まれる、
半導体装置。

【請求項3】

請求項２に記載の半導体装置において、
前記半導体装置は、前記分散用電流を生成するＤＡ変換回路を備え、
前記ＤＡ変換回路は周期的に変化する前記分散用電流を生成する、
半導体装置。

【請求項4】

請求項３に記載の半導体装置において、
前記半導体装置は、
前記第１端子に接続され、前記第１端子を流れる電流に従った前記検出電流を出力する電流検出回路と、
前記ＡＤ変換回路と前記補正回路との間に接続された演算回路と、
を備え、
前記補正データを生成する際に、前記第１端子に所定の電流が供給され、前記電流検出回路からは、前記所定の電流に従った前記検出電流が出力され、前記演算回路には、前記分散用電流が重畳された前記検出電流に対応するデジタル信号と、前記分散用電流を重畳することで生じるオフセットに対応するデジタル信号とが供給され、前記演算回路は、前記分散用電流が重畳された前記検出電流に対応するデジタル信号から前記オフセットに対応するデジタル信号を減算する、
半導体装置。

【請求項5】

（ａ）半導体基板を準備する工程と、
（ｂ）前記半導体基板の表面に、目標電流データに応じた第１信号を、第１端子を介して出力する第１回路を含む複数の回路を形成する工程と、
（ｃ）前記第１回路を補正する工程と、
を備え、
前記第１回路は、
前記第1端子に接続された電流検出回路と、
前記電流検出回路に接続されたＡＤ変換回路と、
前記ＡＤ変換回路に接続された補正回路と、
前記補正回路に接続された平均化フィルタと、
前記平均化フィルタに接続されたダウンサンプラと、
を備え、
前記複数の回路は、さらに、
前記ＡＤ変換回路に接続されたオフセット除去回路と、
前記電流検出回路と前記ＡＤ変換回路とを接続する第１ノードに接続された電流生成回路と、
を備え、
前記（ｃ）工程は、
（ｃ１）前記電流生成回路で生成した第１周期を有する第２信号を、前記第1ノードにおいて、前記第１信号に重畳し、第３信号を生成する工程と、
（ｃ２）前記（ｃ１）工程の後、前記ＡＤ変換回路で、アナログ信号である前記第３信号をデジタル信号に変換し、第４信号を生成する工程と、
（ｃ３）前記（ｃ２）工程の後、前記オフセット除去回路を用いて前記第４信号に含まれる前記第２信号を前記第１信号に重畳することにより発生したオフセットを除去して第５信号を生成する工程と、
（ｃ４）前記（ｃ３）工程の後、前記平均化フィルタを用いて前記第５信号を平均化し、第６信号を生成する工程と、
（ｃ５）前記（ｃ４）工程の後、前記ダウンサンプラを用いて前記第１周期の整数分の1の周期にてデータを間引き、第７信号を生成する工程と、
（ｃ６）前記（ｃ５）工程の後、前記第７信号を外部へ出力する工程と、
を備える、
半導体装置の製造方法。

【請求項6】

請求項５に記載の半導体装置の製造方法において、
前記第２信号は、三角波状の信号である、
半導体装置の製造方法。

【請求項7】

請求項６に記載の半導体装置の製造方法において、
前記電流生成回路は、
カウンタと、
前記カウンタに接続されたデコーダと、
前記デコーダに接続されたＤＡ変換回路と、
を備え、
前記ＤＡ変換回路は、前記デコーダの出力によってオン／オフされるスイッチを備えたカレントミラー回路で構成されている、
半導体装置の製造方法。

【請求項8】

請求項７に記載の半導体装置の製造方法において、
前記カウンタは、前記第１周期の整数分の1の周期を求めるのに用いられるカウンタと同一である、
半導体装置の製造方法。

【請求項9】

請求項５に記載の半導体装置の製造方法において、
前記（ｃ６）工程で出力された前記第７信号は、前記外部に設けられたテスタに供給され、前記テスタによって、前記補正回路で用いられる補正データが生成される、
半導体装置の製造方法。

【請求項10】

請求項９に記載の半導体装置の製造方法において、
前記複数の回路は、前記補正回路に接続された記憶回路を備え、
前記記憶回路には、前記テスタによって生成された補正データが格納され、前記補正回路は、記憶回路に格納された前記補正データに基づいて補正を行う、
半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置および半導体装置の製造方法に関し、例えばアナログ・デジタル（以下、ＡＤとも称する）変換回路を備えた半導体装置およびその製造方法に関する。

【背景技術】

【0002】

ＡＤ変換回路の分解能を向上させる技術として、例えば非特許文献１に示されているような技術がある。非特許文献１には、標本化定理で定まる周波数よりも高い周波数でアナログ信号をサンプリングして、ＡＤ変換し、デジタルフィルタで平均化することで、見かけ上の分解能を向上させることが示されている。これにより、低分解能のＡＤ変換回路で、高い分解能の測定を行うことが可能となり、低コスト化を図ることが可能である。なお、以下の説明では、標本化定理で定まる周波数（すなわちアナログ信号の最大周波数の２倍の周波数）よりも高い周波数でサンプリングすることを、オーバーサンプリングと称する。

【先行技術文献】

【非特許文献】

【0003】

【非特許文献1】ＡＮ１１８：Ｉｍｐｒｏｖｉｎｇ ＡＤＣ Ｒｅｓｏｌｕｔｉｏｎ Ｂｙ Ｏｖｅｒｓａｍｐｌｉｎｇ ａｎｄ Ａｖｅｒａｇｉｎｇ、 ［ｏｎｌｉｎｅ］、 ２０１３ ７／１３、 Ｒｅｖ．１．３、 Ｓｉｌｉｃｏｎ Ｌａｂｏｒａｔｏｒｉｅｓ、Ｐ．１－Ｐ．２０、 ［令和５年１１月９日検索］、 インターネット＜ＵＲＬ：ｈｔｔｐｓ：／／ＷＷＷ．ｓｉｌａｂｓ．ｃｏｍ／ｄｏｃｕｍｅｎｔｓ／ｐｕｂｌｉｃ／ａｐｐｌｉｃａｔｉｏｎ－ｎｏｔｅ／ａｎ１１８．ｐｄｆ＞

【発明の概要】

【発明が解決しようとする課題】

【0004】

ＡＤ変換回路を搭載する半導体装置として、例えば、半導体装置から出力される出力信号をＡＤ変換回路で変換し、ＡＤ変換回路によって得られたデジタル信号と目標値データとの差に応じたパルス幅で、出力信号の値を調整するものがある。このような半導体装置に搭載されるＡＤ変換回路として、非特許文献１に示されている技術に従ってＡＤ変換回路とデジタルフィルタとを用いれば、分解能の向上を図りながら、半導体装置の低コスト化を図ることが可能である。

【0005】

一方、ＡＤ変換回路を含むアナログブロックでは、誤差が発生する。この誤差を低減するために、デジタル補正回路（以下、単に補正回路とも称する）と補正回路に補正データを供給する記憶回路とを半導体装置に搭載することが考えられる。この場合、半導体装置を製造する際のテスト工程で、所定の値をＡＤ変換回路に入力し、ＡＤ変換回路によって得られたデジタル信号（所定の値に対応したデジタル信号）を基にして、アナログブロックで発生する誤差を補正する補正データを生成し、記憶回路に書き込むことが考えられる。実際に半導体装置が使用されるときには、補正回路が、補正データを用いて、ＡＤ変換回路から出力されたデジタル信号に含まれる誤差を低減するものである。

【0006】

非特許文献１に示されている技術では、デジタルフィルタによる平均化の効果を得るためには、ＡＤ変換回路に入力される信号に、ある程度のノイズが載っていることが前提となる。そのため、テスト工程において、ＡＤ変換回路に入力される所定の値についても、ある程度のノイズが載っていることが必要となる。そこで、本発明者は、テスト工程において用いるテスタ等によって、交流信号を生成し、これを所定の値としてＡＤ変換回路に入力することを考えた。しかしながら、このようにすると、テストコストが増大すると言う課題が発生することになる。

【課題を解決するための手段】

【0007】

本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。

【0008】

すなわち、一実施の形態に係る半導体装置は、第１端子と、第１クロック信号と周波数が第１クロック信号の整数分の１の第２クロック信号とを発生する発振回路と、第１クロック信号に従って、第１端子を流れる電流に従った検出電流をオーバーサンプリングし、デジタル信号に変換するＡＤ変換回路と、記憶回路に保持された補正データに基づいて、ＡＤ変換回路によって得られたデジタル信号を補正し、出力する補正回路と、第１クロック信号に従って動作し、補正回路から出力されたデジタル信号を平均化する平均化回路と、平均化回路によって平均化されたデジタル信号を、第２クロック信号に従って、ダウンサンプリングするサンプリング回路と、サンプリング回路の出力と目標電流データとに基づいた電流を生成し、第１端子に供給する電流生成回路と、補正データを生成する際に、検出電流に分散用電流を重畳させる重畳回路とを備える。ここで、補正データは、検出電流に分散用電流が重畳されているときのサンプリング回路の出力に基づいて生成され、記憶回路に保持される。

【0009】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【発明の効果】

【0010】

一実施の形態によれば、コストの増大を抑制しながら、分解能を向上させることが可能なＡＤ変換回路を備えた半導体装置を提供することができる。

【図面の簡単な説明】

【0011】

【図1】図１は、実施の形態１に係る半導体装置の構成を示すブロック図である。

【図2】図２は、実施の形態１に係る半導体装置の動作を説明するための波形図である。

【図3】図３は、実施の形態１に係る分散用電流の重畳を説明するためのブロック図である。

【図4】図４は、実施の形態１に係るＤＡ変換回路の一例を示す回路図である。

【図5】図５は、実施の形態１に係る半導体装置のテスト時の動作を説明するための模式的な波形図である。

【図6】図６は、実施の形態１に係る半導体装置のテスト時の動作を説明するための模式的な波形図である。

【図7】図７は、実施の形態１に係る比較例を示す波形図である。

【図8A】図８Ａは、実施の形態１に係る半導体装置のテスト時の動作を示す波形図である。

【図8B】図８Ｂは、実施の形態１に係る半導体装置のテスト時の動作を示す波形図である。

【図8C】図８Ｃは、実施の形態１に係る半導体装置のテスト時の動作を示す波形図である。

【図8D】図８Ｄは、実施の形態１に係る半導体装置のテスト時の動作を示す波形図である。

【図9】図９は、実施の形態２に係る半導体装置を説明するためのブロック図である。

【図10】図１０は、実施の形態２に係る半導体装置の動作を示すための波形図である。

【図11】図１１は、実施の形態３に係る半導体装置を説明するためのブロック図である。

【図12】図１２（Ａ）および図１２（Ｂ）は、実施の形態１に係る半導体装置の製造方法を説明するためのフローチャート図である。

【図13】図１３は、実施の形態１に係るテストボードの一例を示す模式的なブロック図である。

【図14】図１４は、アナログブロックで発生する誤差の低減と、それに伴って発生する課題を説明するためのブロック図である。

【発明を実施するための形態】

【0012】

以下、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまでも一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。

【0013】

また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

【0014】

（実施の形態１）
＜半導体装置の構成＞
図１は、実施の形態１に係る半導体装置の構成を示すブロック図であり、図２は、実施の形態１に係る半導体装置の動作を説明するための波形図である。実施の形態１に係る半導体装置１は、複数の回路ブロックが周知の半導体製造技術によって形成された１個の半導体基板と、半導体基板に形成された回路ブロックが接続された複数の外部端子（以下、端子とも称する）とを備えている。特に制限されないが、半導体基板は、１個のパッケージによって封止され、複数の外部端子がパッケージから突出している。

【0015】

図１において、一点鎖線で囲まれたＣＨＰは、複数の回路ブロックが形成された半導体基板を示している。半導体基板ＣＨＰには、種々の回路ブロックが複数の回路ブロックとして形成されているが、図面が複雑になるのを避けるために、図１には、説明に必要な回路ブロックのみが描かれている。また、図１において、Ｔ１～Ｔ４は、回路ブロックに接続された外部端子を示している。なお、外部端子についても、回路ブロックと同様に、図１には、説明に必要なもののみが描かれている。

【0016】

実施の形態１では、半導体装置１として、ユーザーが指定した目標電流値（目標値データ）に応じた電流を、外部端子を介して出力する電流レギュレータを備える半導体装置を例として説明するが、勿論、これに限定されるものではない。

【0017】

図１において、２はユーザーが指定した目標電流値（デジタル値）Ｉｓｅｔを出力する目標データ出力回路を示している。目標電流値Ｉｓｅｔは、電流生成回路ＩＧＣに供給される。

【0018】

電流生成回路ＩＧＣは、演算回路３、ＰＩＤ制御回路４、ＰＷＭ発生回路５、インバータ回路６およびＮチャンネル型電界効果トランジスタＮ１、Ｎ２を備えている。なお、以下、電界効果トランジスタはＭＯＳトランジスタと称し、Ｎチャンネル型ＭＯＳトランジスタはＮＭＯＳトランジスタと称し、Ｐチャンネル型ＭＯＳトランジスタはＰＭＯＳトランジスタと称する。

【0019】

演算回路３は、後で説明する検出電流（デジタル値）Ｉｄｅｔと目標電流値Ｉｓｅｔとの差分を算出し、算出した差分を制御電流（デジタル値）Ｉｃｎｔとして、ＰＩＤ制御回路４に供給する。

【0020】

ＰＩＤ制御回路４は、クロック端子ｃｋに供給されるクロック信号ＣＬＫ＿ＦＳに従って動作し、入力されている制御電流Ｉｃｎｔに従った制御信号(デジタル値)ＰＩ＿Ｄを生成し、ＰＷＭ発生回路５に出力する。ＰＷＭ発生回路５も、クロック端子ｃｋに供給されるクロック信号ＣＬＫ＿ＦＳに従って動作し、ＰＷＭ制御信号ＰＷ＿Ｄを生成し、インバータ回路６およびＮＭＯＳトランジスタＮ１のゲートに出力する。クロック信号ＣＬＫ＿ＦＳの周波数は、例えば１６ＭＨｚである。ＰＷＭ発生回路５が出力するＰＷＭ制御信号ＰＷ＿Ｄは、所定の周波数Ｆｐｗｍの周期的信号であり、ＰＷＭ制御信号ＰＷ＿Ｄの周期は、図２に示されているように、１／Ｆｐｗｍである。ＰＩＤ制御回路４とＰＷＭ発生回路５とによって、周期１／Ｆｐｗｍにおいてハイレベルとなっている期間とロウレベルとなっている期間との比率が、制御電流Ｉｃｎｔの値に従って変化するＰＷＭ制御信号ＰＷ＿Ｄが生成される。

【0021】

ＮＭＯＳトランジスタＮ１のドレインは電源電圧Ｖｄｄに接続され、ＮＭＯＳトランジスタＮ２のソースは接地電圧Ｖｓｓに接続され、ＮＭＯＳトランジスタＮ１のソースはＮＭＯＳトランジスタＮ２のドレインと外部端子（第１端子）Ｔ１に接続されている。また、ＮＭＯＳトランジスタＮ２のゲートには、インバータ回路６の出力が供給されている。

【0022】

これにより、ＰＷＭ制御信号ＰＷ＿Ｄがハイレベルの期間では、ＮＭＯＳトランジスタＮ１がオン状態で、ＮＭＯＳトランジスタＮ２はオフ状態となり、ＮＭＯＳトランジスタＮ１を介して、電源電圧Ｖｄｄと外部端子Ｔ１との間を電流Ｉ＿ｏｕｔが流れる。これに対して、ＰＷＭ制御信号ＰＷ＿Ｄがロウレベルの期間では、ＮＭＯＳトランジスタＮ２がオン状態で、ＮＭＯＳトランジスタＮ１はオフ状態となり、ＮＭＯＳトランジスタＮ２を介して、外部端子Ｔ１と接地電圧Ｖｓｓとの間を電流Ｉ＿ｏｕｔが流れる。その結果、電流生成回路ＩＧＣは、目標電流値Ｉｓｅｔと検出電流Ｉｄｅｔとに基づいた電流（出力電流）Ｉ＿ｏｕｔを生成して、外部端子Ｔ１へ供給することになる。

【0023】

実施の形態１に係る半導体装置１においては、検出電流Ｉｄｅｔを生成するために、外部端子Ｔ１を流れる電流と相関した相関電流（アナログ値）Ｉｌが用いられる。相関電流Ｉｌは、電流検出回路７によって検出され、検出電流（アナログ値）Ｉｓｉｇとして、電流検出回路７からＡＤ変換回路８へ出力される。

【0024】

ＡＤ変換回路８のクロック端子ｃｋには、クロック信号ＣＬＫ＿ＡＤが供給される。ＡＤ変換回路８は、入力端子に供給されている検出電流Ｉｓｉｇを、クロック端子ｃｋに供給されているクロック信号ＣＬＫ＿ＡＤによってサンプリングし、デジタルの検出信号に変換し、出力端子ｄから出力する。実施の形態１においては、特に制限されないが、ＡＤ変換回路８は、分解能が１０ビットのＡＤ変換回路である。

【0025】

標本化定理により定まるＡＤ変換回路８のサンプリング周波数、すなわちクロック端子ｃｋに供給されるクロック信号ＣＬＫ＿ＡＤの周波数は、ＡＤ変換回路８の入力端子に供給される検出電流の周波数から、１２５ＫＨｚである。しかしながら、実施の形態１においては、クロック信号ＣＬＫ＿ＡＤの周波数は、１ＭＨｚとされている。すなわち、ＡＤ変換回路８は、オーバーサンプリングで、アナログの検出電流をデジタル信号に変換する。

【0026】

ＡＤ変換回路８の出力端子ｄから出力された検出信号は、演算回路１８に供給される。演算回路１８の出力信号（演算回路１８の出力端子ｅにおけるデジタル信号）は、補正回路（以下、キャリブレーション回路とも称する）９に供給される。後で図１４を用いて一例を示すが、ＡＤ変換回路８を含むアナログブロックでは、誤差が発生する。この誤差を低減するために、補正回路９と補正データＣ＿ｄａｔａを格納する記憶回路１０とが設けられている。後で図１２および図１３を用いて説明するが、補正データＣ＿ｄａｔａは、半導体装置１を製造する際のテスト工程で求められ、記憶回路１０に書き込まれる。

【0027】

電流生成回路ＩＧＣが、目標電流値Ｉｓｅｔに応じた電流を生成し、外部端子Ｔ１に出力電流Ｉ＿ｏｕｔとして供給するとき、すなわち、半導体装置１が、実際に電流レギュレータとして動作するとき、補正回路９は、記憶回路１０から供給されている補正データＣ＿ｄａｔａを用いて、演算回路１８から供給されている出力信号を補正する。補正回路９による補正によって得られた補正結果の出力信号(デジタル値)が、補正回路９の出力端子ｆから、平均化回路１１に供給される。

【0028】

平均化回路１１は、クロック端子ｃｋに供給されるクロック信号に従って動作するデジタルフィルタ（平均化フィルタ）によって構成されている。平均化回路１１のクロック端子ｃｋに供給されるクロック信号は、ＡＤ変換回路８のクロック端子ｃｋに供給されるクロック信号と同じクロック信号ＣＬＫ＿ＡＤである。平均化回路１１は、供給された補正回路９の出力信号を平均化して、出力端子ｇからアナログの出力信号として出力する。

【0029】

平均化回路１１から出力されたアナログの出力信号は、ダウンサンプリング（サンプリング）回路１２に供給される。ダウンサンプリング回路（ダウンサンプラ）１２は、クロック端子ｃｋに供給されているクロック信号ＣＬＫ＿ＤＳに従って、平均化回路１１から供給されているアナログの出力信号をダウンサンプリングし、出力端子ｈからデジタルの出力信号として出力する。この出力端子ｈから出力されるデジタルの出力信号が、検出電流Ｉｄｅｔとして演算回路３に供給される。

【0030】

クロック信号ＣＬＫ＿ＤＳの周波数は、実施の形態１においては、１２５ＫＨｚとなっている。すなわち、クロック信号ＣＬＫ＿ＤＳの周波数は、クロック信号ＣＬＫ＿ＡＤの周波数の１／８となっており、標本化定理によって定まるサンプリング周波数となっている。

【0031】

図２には、前記したＰＷＭ制御信号ＰＷ＿Ｄ以外に、ＡＤ変換回路８の出力端子ｄにおける模式的な波形と、ダウンサンプリング回路１２の出力端子ｈにおける模式的な波形も示されている。次に、出力端子ｄおよびｈにおける模式的な波形を用いて、ＡＤ変換回路８の動作とダウンサンプリング回路１２の動作を模式的に説明する。図２の出力端子ｄおよびｈの波形において、ＡＬは、ＡＤ変換回路８およびダウンサンプリング回路１２に入力されるアナログ信号の波形（三角波形）を示している。また、出力端子ｄの波形において、黒丸（●）ＳＰは、ＡＤ変換回路８においてサンプリングが行われるタイミング（サンプリングタイミング）とＡＤ変換回路８から出力されるコード（出力コード）の値を示している。また、出力端子ｈの波形において、黒丸（●）ＳＤは、ダウンサンプリング回路１２においてサンプリングが行われるサンプリングタイミングとダウンサンプリング回路から出力される出力コードの値を示している。

【0032】

ＡＤ変換回路８では、オーバーサンプリングが行われるため、アナログ信号ＡＬの１周期（平均化領域ＡＶＡ）においてサンプリングが行われる回数が、例えば６回（黒丸ＳＰの個数）と多い。これに対して、ダウンサンプリング回路１２では、アナログ信号ＡＬの１周期においてサンプリングが行われる回数が、例えば１回（黒丸ＳＤ）と少ない。見方を変えると、ＡＤ変換回路８によるサンプリングによって得られた出力コードから、ダウンサンプリング回路１２によって、少ない出力コードに間引かれると見なすことができる。

【0033】

また、出力端子ｄの波形において、破線ＡＶＬは、平均化領域ＡＶＡに含まれる６個の出力コード（黒丸ＳＰ）の平均値を示している。ＡＤ変換回路８によるＡＤ変換によって求められた６個の出力コード(黒丸ＳＰ)の平均化が平均化回路１１によって行われる。これにより、平均化回路１１からの出力信号は、模式的には図２において破線ＡＶＬで示されたような波形となる。図２の出力端子ｄに示したように、分解能が低く、破線ＡＶＬをサンプリングするサンプリングタイミングに黒丸ＳＰが存在しなくても、図２の出力端子ｈに示すように、平均化によって求められた破線ＡＶＬを、黒丸ＳＤでサンプリングすることが可能である。すなわち、分解能が低くても、オーバーサンプリングおよび平均化を実施することで、分解能を向上させることが可能である。

【0034】

前記したクロック信号ＣＬＫ＿ＦＳ、ＣＬＫ＿ＡＤおよびＣＬＫ＿ＤＳは、クロック発生回路（発振回路）ＣＬＫ＿ＧＮによって形成される。実施の形態１に係るクロック発生回路ＣＬＫ＿ＧＮは、周波数発生器１３、カウンタ１４およびＰＷＭ周波数生成回路１５を備えている。周波数発生器１３が、所定の周波数のクロック信号ＣＬＫ＿ＦＳおよびＣＬＫ＿ＡＤを発生する。クロック信号（第１クロック信号）ＣＬＫ＿ＡＤは、前記したようにＡＤ変換回路８および平均化回路１１のクロック端子ｃｋに供給されるとともに、カウンタ１４に供給される。カウンタ１４は、クロック信号ＣＬＫ＿ＡＤのパルスをカウントし、カウント値をＰＷＭ周波数生成回路１５に供給する。ＰＷＭ周波数生成回路１５は、供給されているカウント値に基づいて、クロック信号（周波数が、第１クロック信号の整数分の１の第２クロック信号）ＣＬＫ＿ＤＳを生成し、前記したようにダウンサンプリング回路１２のクロック端子ｃｋに供給する。

【0035】

また、半導体装置１は、制御レジスタ（図示せず）を備えた制御回路２２と、制御回路２２から出力されるテストイネーブル信号（以下、単にテスト信号とも称する）Ｔｅｓｔ＿ｅｎによってスイッチ制御されるスイッチ２１と、制御回路２２に接続された外部端子（第４端子）Ｔ４と、スイッチ２１を介してダウンサンプリング回路１２の出力端子ｈに接続された外部端子（第２端子）Ｔ２と、記憶回路１０に接続された外部端子（第３端子）Ｔ３とを備えている。

【0036】

さらに、半導体装置１は、論理回路１９、２０と、論理回路２０を介してカウンタ１４の出力端子ｃａに接続されたデコーダ１６と、デコーダ１６の出力信号（デジタル値）ｄｉｎをアナログ値に変換するデジタル・アナログ（以下、ＤＡとも称する）変換回路１７とを備えている。

【0037】

制御回路２２、スイッチ２１、外部端子Ｔ２～Ｔ４、論理回路１９、２０、デコーダ１６およびＤＡ変換回路１７については、後で説明するので、ここでは省略する。

【0038】

図１において、符号ＬＬは、外部端子Ｔ１と接地電圧Ｖｓｓとの間に接続された模式的な負荷を示している。

【0039】

＜＜電流レギュレータの動作概要＞＞
半導体装置１が動作すると、電流生成回路ＩＧＣが、出力電流Ｉ＿ｏｕｔを生成し、これを外部端子Ｔ１から負荷ＬＬに供給する。電流検出回路７によって、出力電流Ｉ＿ｏｕｔに相間した相関電流Ｉｌが検出され、電流検出回路７は、相間電流Ｉｌに従った検出電流Ｉｓｉｇを出力する。検出電流Ｉｓｉｇは、ＡＤ変換回路８によってオーバーサンプリングでサンプリングされ、デジタルの検出信号に変換される。その後、デジタルの検出信号は、補正回路９によって補正され、平均化回路１１によって平均化される。この平均化によって求められたアナログの出力信号が、ダウンサンプリング回路１２によって、ダウンサンプリングされ、検出電流Ｉｄｅｔが生成される。電流生成回路ＩＧＣにおいては、検出電流Ｉｄｅｔが、目標電流値Ｉｓｅｔと一致するように、ＮＭＯＳトランジスタＮ１、Ｎ２がオン状態となっている期間が制御される。これが繰り返されて、目標電流値Ｉｓｅｔに応じた値の出力電流Ｉ＿ｏｕｔが、外部端子Ｔ１から負荷ＬＬに供給される。

【0040】

＜半導体装置の製造＞
実施の形態１に係る半導体装置１は、ユーザーに提供する前の製造工程において、テストが実施される。このテストによって測定された検出電流に基づいて補正データが生成され、半導体装置１の記憶回路１０に書き込まれる。

【0041】

図１２は、実施の形態１に係る半導体装置の製造方法を説明するためのフローチャート図である。ここで、図１２（Ａ）は、製造方法の全体を示すフローチャート図であり、図１２（Ｂ）は、図１２（Ａ）のステップＳ３の詳細を示すフローチャート図である。

【0042】

図１２（Ａ）に示したステップＳ０で、半導体装置１の製造が開始する。ステップＳ１は、半導体基板を準備する準備工程である。準備工程Ｓ１で準備された半導体基板上に、形成工程であるステップＳ２において、周知の半導体製造方法により、図１に示した回路ブロックを含む複数の回路ブロック等が形成される。また、このステップＳ２において、図１に示した外部端子Ｔ１～Ｔ４等が回路ブロックに接続されるとともに、パッケージによって封止されて、半導体装置１が完成する。

【0043】

次に、ステップＳ３で、半導体装置１のテストが実施される。ステップＳ３のテスト工程は、図１２（Ｂ）で説明するので、ここでは説明を省略する。ステップＳ３の後のステップＳ４において、半導体装置１が、ユーザーに提供され、ステップＳ５で半導体装置の製造が終了する。

【0044】

＜＜テスト工程＞＞
ステップＳ３のテスト工程では、実施の形態１に係る半導体装置１は、テストボードに実装され、テストが実施されるとともに、補正データの書き込みが実施される。

【0045】

図１３は、実施の形態１に係るテストボードの一例を示す模式的なブロック図である。図１３において、破線ＴＴＢは、テストボードを模式的に示している。テストボードＴＴＢには、ステップＳ２で完成した複数の半導体装置１＿０～１＿ｎ（それぞれが図１の半導体装置１に該当）が実装され、テスタＴＳＴによってテストと、補正データの生成と、補正データの書き込みが行われる。図１３では、１個の半導体装置１＿０がテスタＴＳＴに接続されている状態が示されているが、他の半導体装置（１＿ｎ等）も同様である。

【0046】

テスタＴＳＴも、複数の回路ブロックによって構成されているが、図１３には、説明に必要な回路ブロックのみが描かれている。図１３において、ＣＮＴは制御回路を示し、ＷＲＣは書き込み回路を示し、ＴＳ＿Ｔ１～ＴＳ＿Ｔ４はテスタＴＳＴの外部端子を示している。

【0047】

制御回路ＣＮＴは、テストの際に、テスト用電流Ｉ＿ｔｓｔを生成し、外部端子ＴＳ＿Ｔ１を介して、半導体装置１＿０の外部端子Ｔ１に供給する。このテスト用電流Ｉ＿ｔｓｔは、所定の固定電流である。また、テストの際に、制御回路ＣＮＴは、テスト信号Ｔｅｓｔ＿ｅｎを生成するためのテスト設定データＴＴ＿ｅｎと、後で説明するオフセット値Ｏｆｆｓｅｔとを、外部端子ＴＳ＿Ｔ４を介して、半導体装置１＿０の外部端子Ｔ４に供給する。さらに、テストの際、制御回路ＣＮＴには、半導体装置１＿０の外部端子Ｔ２に接続された外部端子ＴＳ＿Ｔ２を介して、検出電流Ｉｄｅｔが供給される。制御回路ＣＮＴは、テスト用電流Ｉ＿ｔｓｔと検出電流Ｉｄｅｔとに基づいて、補正データＣ＿ｄａｔａを生成し、書き込み回路ＷＲＣに供給する。書き込み回路ＷＲＣは、供給された補正データＣ＿ｄａｔａを、外部端子ＴＳ＿Ｔ３を介して、半導体装置１＿０の外部端子Ｔ３に供給する。

【0048】

図１２（Ｂ）において、ステップＳ３＿Ｂ０～Ｓ３＿Ｂ２は、主に図１３に示したテスタＴＳＴで実行されるステップを示し、ステップＳ３＿ＬＳは、主に図１３に示した半導体装置１＿０（図１の半導体装置１に対応）で実行されるステップを示している。

【0049】

ステップＳ３＿Ｂ０において、テスタＴＳＴの制御回路ＣＮＴ（図１３）は、テスト設定データＴＴ＿ｅｎとオフセット値Ｏｆｆｓｅｔとを半導体装置１＿０の外部端子Ｔ４を介して、制御回路２２（図１）内のレジスタ（図示せず）に格納する。これにより、制御回路２２はスイッチ２１をオン状態にするテスト信号Ｔｅｓｔ＿ｅｎを発生するとともに、制御回路２２は、オフセット値Ｏｆｆｓｅｔを出力する。また、制御回路ＣＮＴは、テスト用電流Ｉ＿ｔｓｔを生成し、半導体装置１＿０の外部端子Ｔ１（図１３）に供給する。これにより、半導体装置１＿０では、このテスト用電流Ｉ＿ｔｓｔに相間した相関電流Ｉｌ（図１）が、電流検出回路７に供給され、電流検出回路７は、テスト用電流Ｉ＿ｔｓｔに応じた値の検出電流Ｉｓｉｇを出力する。

【0050】

ステップＳ３＿ＬＳにおいて、半導体装置１＿０では、ＡＤ変換回路８（図１）が、電流検出回路７から出力されている検出電流Ｉｓｉｇを、オーバーサンプリングでデジタル信号に変換する。この変換によって得られたデジタルの検出信号（出力端子ｄからの出力）は、演算回路１８、補正回路９、平均化回路１１およびダウンサンプリング回路１２を介して、テスト用電流Ｉ＿ｔｓｔに対応する検出電流Ｉｄｅｔとして出力される。このとき、スイッチ２１（図１）がオン状態であるため、検出電流Ｉｄｅｔは、スイッチ２１を介して、半導体装置１＿０の外部端子Ｔ２およびテスタＴＳＴの外部端子ＴＳ＿Ｔ２を介して、テスタＴＳＴの制御回路ＣＮＴに供給されることになる。

【0051】

ステップＳ３＿Ｂ１において、テスタＴＳＴの制御回路ＣＮＴは、供給された検出電流Ｉｄｅｔが、テスト用電流Ｉ＿ｔｓｔをＡＤ変換した際の理想値と一致するような補正データＣ＿ｄａｔａを生成し、書き込み回路ＷＲＣへ出力する。

【0052】

次に、ステップＳ３＿Ｂ２において、テスタＴＳＴ内の書き込み回路ＷＲＣは、補正データＣ＿ｄａｔａを、半導体装置１＿０の外部端子Ｔ３を介して記憶回路１０に供給し、記憶回路１０に書き込む。

【0053】

これにより、ＡＤ変換回路を含むアナログブロックで発生する誤差を補正する補正データＣ＿ｄａｔａが書き込まれた記憶回路１０を備えた半導体装置１＿０の製造が完了し、図１２（Ａ）のステップＳ４が実行される。

【0054】

＜アナログブロックで発生する誤差の低減と、課題＞
図１４は、アナログブロックで発生する誤差の低減と、それに伴って発生する課題を説明するためのブロック図である。図１４は、図１２（Ｂ）に示したステップＳ３＿ＬＳが実行されているときの半導体装置１＿０の構成を示している。図１４は、図１と類似している。主な相違点は、図１４では、電流検出回路７、ＡＤ変換回路８、補正回路９、記憶回路１０、平均化回路１１、ダウンサンプリング回路１２および外部端子Ｔ１～Ｔ３のみが示されていることである。

【0055】

電流検出回路７およびＡＤ変換回路８等のアナログブロックでは、製造条件のばらつき等によって、誤差が発生する。誤差は、記憶回路１０から供給される補正データＣ＿ｄａｔａに基づいて補正回路９が補正することになる。

【0056】

補正データＣ＿ｄａｔａを生成するために、テスタＴＳＴは、所定の固定電流をテスト用電流Ｉ＿ｔｓｔとして、半導体装置１＿０の外部端子Ｔ１に供給し、このとき半導体装置１＿０の外部端子Ｔ２から出力される検出電流Ｉｄｅｔを測定する。すなわち、ノイズの少ない、所定の固定電流であるテスト用電流Ｉ＿ｔｓｔに基づいた電流が電流検出回路７によって検出され、検出電流Ｉｓｉｇが、オーバーサンプリングされて、デジタル信号に変換されることになる。ノイズが少ないため、オーバーサンプリングしても、それにより求められる複数のデジタル値は、互いに同じ値（出力コード）となっていることが考えられ、平均化回路１１による平均化の効果が得られないことが考えれる。平均化の効果が得られないと、ダウンサンプリング回路１２の出力は、ＡＤ変換回路８の本来の分解能となってしまう。例えば、ＡＤ変換回路８が、１０ビットの分解能であれば、ダウンサンプリング回路１２の出力も、１０ビットの精度となってしまう。

【0057】

対策として、テスト用電流Ｉ＿ｔｓｔを意図的に変動させることが考えられる。テスト用電流Ｉ＿ｔｓｔを意図的に変動させるためには、例えば図１３に示したテスタＴＳＴの制御回路ＣＮＴが例えば数ＫＨｚから数十ＫＨｚで変動するテスト用電流を生成するようにする必要がある。あるいは図１３に示すようなテスタＴＳＴの代わりに、実際に半導体装置１＿０を実装する量産ボードで補正データＣ＿ｄａｔａを生成する場合には、テスト用電流Ｉ＿ｔｓｔを変動させるために、素子（受動素子および能動素子）を量産ボードに追加することが必要となる。いずれの場合にも、半導体装置をテストするためのテストコストの増加となり、現実的ではない。

【0058】

さらに、対策として、高精度（例えば１０ビットよりも高分解能）のＡＤ変換回路を半導体装置に実装することも考えられる。しかしながら、この場合には、ＡＤ変換回路による占有面積が増加し、半導体チップのコストアップとなり、望ましくない。

【0059】

＜分散用電流の重畳およびオフセット除去＞
実施の形態１に係る半導体装置においては、図２に示すような分散用電流Ｉｄａｃが、テスト工程で、半導体装置１内において生成される。この分散用電流Ｉｄａｃは、周波数がＦｐｗｍで周期（１／Ｆｐｗｍ）的に変化する電流である。生成された分散用電流Ｉｄａｃは、図１に示されているように、電流検出回路７から出力される検出電流Ｉｓｉｇに重畳されて、ＡＤ変換回路８に供給される。また、分散用電流Ｉｄａｃは、検出電流Ｉｓｉｇを基準として、オフセット値Ｏｆｆｓｅｔ分高い値を中心として、上下に変化する。図１２（Ｂ）のステップＳ３＿ＬＳにおいて、太字で示されているように、分散用電流Ｉｄａｃの重畳（分散用電流重畳）とオフセット値Ｏｆｆｓｅｔの除去（オフセット除去）が実行される。

【0060】

すなわち、テスト工程において、分散用電流Ｉｄａｃがテスト用電流Ｉ＿ｔｓｔに対応する検出電流Ｉｓｉｇに重畳される。言い換えるならば、周期的に変化する分散用電流Ｉｄａｃが周期的なノイズとして、ＡＤ変換回路８の入力に重畳されることになる。その結果、ＡＤ変換回路８は、オーバーサンプリングによって取得した複数の値を、異なるデジタル値に変換することになり、平均化回路による平均化の効果が得られるようになる。すなわち、ＡＤ変換回路８の本来の分解能よりも高い分解能を得ることが可能となる。その結果、テストコストの増加を防ぎ、さらに半導体チップのコストアップを抑制しながら、テスト時にも高精度の検出電流Ｉｄｅｔを、外部端子Ｔ２を介して取得することが可能となる。これにより、テスタＴＳＴの制御回路ＣＮＴにおいて、高精度の補正データＣ＿ｄａｔａを生成することが可能となり、テスト時に、高精度の補正データＣ＿ｄａｔａを記憶回路１０に書き込むことが可能となる。

【0061】

半導体装置１を実際に使用する際には、高精度の補正データＣ＿ｄａｔａに基づいてアナログブロックの誤差が補正されるため、精度の良いデジタル信号を取得することが可能となる。図１に示した半導体装置１の例では、目標電流値Ｉｓｅｔに対して、より正確に一致した出力電流Ｉ＿ｏｕｔを出力することが可能となる。

【0062】

また、実施の形態１では、図２に示したオフセット値Ｏｆｆｓｅｔに対応するデジタル値が、ＡＤ変換回路８の出力に対して減算される。これにより、ＡＤ変換回路８の構成を簡単にすることが可能であるとともに、分散用電流Ｉｄａｃを生成する回路ブロックの構成も簡単にすることが可能である。

【0063】

＜＜分散用電流を生成する構成＞＞
図１に戻って、分散用電流を生成する構成を具体的に説明する。

【0064】

分散用電流Ｉｄａｃは、論理回路２０と、デコーダ１６と、ＤＡ変換回路１７とによって生成される。

【0065】

論理回路２０には、カウンタ１４の出力端子ｃａから出力される出力信号（カウント値）とテスト信号Ｔｅｓｔ＿ｅｎとが供給される。論理回路２０は、テスト信号Ｔｅｓｔ＿ｅｎがテスト状態を示しているとき、導通状態となり、カウンタ１４からの出力信号をデコーダ１６に供給する。デコーダ１６は、供給された出力信号をデコードし、分散用電流Ｉｄａｃに対応するデジタルの出力信号ｄｉｎを出力する。デコーダ１６は、特に制限されないが、実施の形態１においては、カウンタ１４からの出力信号に基づいた４ビットの並列のデジタル信号ｄｉｎ０～ｄｉｎ３を出力信号ｄｉｎとして出力する。カウンタ１４に供給されているクロック信号ＣＬＫ＿ＡＤが変化することで、デジタル信号ｄｉｎ０～ｄｉｎ３の論理値が変化し、図２に示した分散用電流Ｉｄａｃのように、アナログ信号に変換したとき、１周期（１／Ｆｐｗｍ）において三角波形の形状となる出力信号ｄｉｎを、デコーダ１６は出力する。勿論、出力信号ｄｉｎは４ビットのデジタル信号に限定されるものではない。

【0066】

この出力信号ｄｉｎは、ＤＡ変換回路１７によってアナログの分散用電流Ｉｄａｃに変換される。ＤＡ変換回路１７の出力と電流検出回路７の出力とは、接続ノード（第１ノード）Ｎ＿ｃｎｔで接続されており、電流検出回路７から出力される検出電流ＩｓｉｇにＤＡ変換回路１７から出力される分散用電流Ｉｄａｃが重畳されて、ＡＤ変換回路８に供給される。

【0067】

また、ＡＤ変換回路８の出力端子ｄに接続された演算回路１８には、論理回路１９の出力が供給されている。この論理回路１９には、テスト信号Ｔｅｓｔ＿ｅｎとオフセット値Ｏｆｆｓｅｔとが供給されている。論理回路１９は、テスト信号Ｔｅｓｔ＿ｅｎがテスト状態を示しているとき、導通状態となり、供給されているオフセット値Ｏｆｆｓｅｔを演算回路１８へ供給する。演算回路１８は、ＡＤ変換回路８から供給されている出力信号から、オフセット値Ｏｆｆｓｅｔを減算し、減算結果を出力端子ｅから補正回路９へ供給する。

【0068】

オフセット値Ｏｆｆｓｅｔは、特に制限されないが、予め求められ、テスタＴＳＴ（図１３）の制御回路ＣＮＴ（図１３）に格納されている。テスト工程であるステップＳ３（図１２（Ａ））において、制御回路ＣＮＴが、オフセット値ＯｆｆｓｅｔをテスタＴＳＴの外部端子ＴＳ＿Ｔ４および半導体装置１の外部端子Ｔ４を介して、半導体装置１の制御回路２２に供給する。

【0069】

＜＜分散用電流の重畳＞＞
＜＜＜電流検出回路７の一例＞＞＞
図３は、実施の形態１に係る分散用電流の重畳を説明するためのブロック図である。図３には、図１に示したＡＤ変換回路８、ＤＡ変換回路１７、論理回路１９、演算回路１８および電流検出回路７に相当する部分が示されている。図３では、特に、電流検出回路７に相当する部分が詳しく示されている。図３では、テスト時にテスト用電流Ｉ＿ｔｓｔがテスタＴＳＴ（図１３）から、電流検出回路７に供給されている状態が示されている。このテスト用電流Ｉ＿ｔｓｔは、説明を容易にするために、図３では電流源として示されている。

【0070】

電流検出回路７は、電源電圧Ｖｄｄと接地電圧Ｖｓｓとの間に直列的に接続されたＰ型ＭＯＳトランジスタＰ１と抵抗素子Ｒ１と、電源電圧Ｖｄｄと接地電圧Ｖｓｓとの間に直列的に接続されたＰ型ＭＯＳトランジスタＰ２と電流源Ｉ＿ｔｓｔとを備えている。Ｐ型ＭＯＳトランジスタＰ２のゲート電極は、Ｐ型ＭＯＳトランジスタＰ２のドレイン端子とＰ型ＭＯＳトランジスタＰ１のゲートとに接続され、Ｐ型ＭＯＳトランジスタＰ１、Ｐ２によってカレントミラー回路が構成されている。

【0071】

ＤＡ変換回路１７の出力と、ＡＤ変換回路８の入力とが、Ｐ型ＭＯＳトランジスタＰ１のドレイン端子と抵抗素子Ｒ１との間の接続ノードＮ＿ｃｎｔに接続されている。ＤＡ変換回路１７は、次に図４を用いて一例を説明するが、ＤＡ変換回路１７は、三角波状の分散用電流Ｉｄａｃを形成する。これにより、テスト用電流Ｉ＿ｔｓｔに比例した検出電流Ｉｓｉｇに、ＤＡ変換回路１７によって形成された三角波状の分散用電流Ｉｄａｃが重畳され、抵抗素子Ｒ１を流れることになる。その結果、抵抗素子Ｒ１では、分散用電流Ｉｄａｃが重畳した検出電流Ｉｓｉｇに対応した電圧であって、分散用電流Ｉｄａｃの周期的な変化に応じて変化する電圧が発生する。この電圧が、ＡＤ変換回路８によってデジタルの出力信号に変換される。なお、接続ノードＮ＿ｃｎｔは、検出電流Ｉｓｉｇに分散用電流Ｉｄａｃを重畳する重畳回路と見なすことができる。

【0072】

＜＜＜ＤＡ変換回路１７の一例＞＞＞
図４は、実施の形態１に係るＤＡ変換回路の一例を示す回路図である。図４には、図１に示したデコーダ１６が、出力信号ｄｉｎとして４ビットのデジタル信号ｄｉｎ０～ｄｉｎ３をＤＡ変換回路１７に供給する場合が示されている。

【0073】

ＤＡ変換回路１７は、Ｐ型ＭＯＳトランジスタＰ３～Ｐ７と、定電流源Ｉ＿ｄｃと、デコーダ１６からの４ビットのデジタル信号によってスイッチ制御される４個のスイッチＳＳ＿０～ＳＳ＿３とを備えている。Ｐ型ＭＯトランジスタＰ３のソースは、電源電圧Ｖｄｄに接続され、ドレインは、定電流源Ｉ＿ｄｃを介して接地電圧Ｖｓｓに接続されているとともにＰ型ＭＯＳトランジスタＰ４～Ｐ７のゲートに接続されている。また、Ｐ型ＭＯＳトランジスタＰ４～Ｐ７のソースは、電源電圧Ｖｄｄに接続されている。これにより、Ｐ型ＭＯＳトランジスタＰ３～Ｐ７によってカレントミラー回路が構成されている。実施の形態１においては、Ｐ型ＭＯＳトランジスタＰ４～Ｐ７は、同じサイズにされており、対応するスイッチＳＳ＿０～ＳＳ＿３がオン状態となったときに流れる電流は、同じ値となっている。

【0074】

実施の形態１に係るデコーダ１６は、出力信号ｄｉｎとして、デジタル信号ｄｉｎ０からｄｉｎ３に向かって、順にハイレベルとなり、全てのデジタル信号がハイレベルになった後、デジタル信号ｄｉｎ３からｄｉｎ０に向かって、順にロウレベルとなる信号を出力する。これにより、図３に示すような三角波状に変化する分散用電流Ｉｄａｃが形成されることになる。

【0075】

図３に示すように、分散用電流Ｉｄａｃは、検出電流Ｉｓｉｇを基準値として、その基準値よりも上側で三角波状に変化する電流である。平均化の効果を得るためには、ＡＤ変換回路８に入力する電流は、検出電流Ｉｓｉｇを中心として、その上下で変化していることが望ましい。そのため、分散用電流Ｉｄａｃにおいて、基準値から分散用電流Ｉｄａｃの例えば最大値までの間の中間値、すなわち分散用電流Ｉｄａｃのピーク間の中心値が、オフセット値Ｏｆｆｓｅｔとされる。

【0076】

テスト時には、論理回路１９が、テスト信号Ｔｅｓｔ＿ｅｎによって導通状態となり、オフセット値Ｏｆｆｓｅｔが、演算回路１８によって、ＡＤ変換回路８の出力信号から減算され、減算結果が、補正回路９および平均化回路１１を介して、テスタＴＳＴに供給されることになる。このように、三角波に対応するコードをデジタルで生成し、ＤＡ変換回路１７でアナログに変換し、検出電流Ｉｓｉｇに重畳させているため、占有面積の増加を抑制することが可能である。また、デジタルの演算で、オフセットを除去するため、簡便である。さらに、オフセットの除去は、テスト時のような必要なときのみに行うことが可能である。

【0077】

＜＜テスト時の模式的な動作波形＞＞
次に、テスト時の動作を、模式的な波形を用いて説明する。図５および図６は、実施の形態１に係る半導体装置のテスト時の動作を説明するための模式的な波形図である。

【0078】

以下、図１および図４～図６を参照して、テスト時の動作を説明する。なお、理解を容易にするために、前記したように図５および図６は模式的な波形図である。

【0079】

以下の説明では、図１で例として示したように、クロック信号ＣＬＫ＿ＤＳの周波数は、クロック信号ＣＬＫ＿ＡＤの周波数の１／８に設定されているものとする。これにより、図５に示されているように、クロック信号ＣＬＫ＿ＤＳの１周期（ＰＷＭ１周期）に、８周期分のクロック信号ＣＬＫ＿ＡＤが発生することになる。

【0080】

クロック信号ＣＬＫ＿ＡＤが変化することで、デコーダ１６からは、図５に示すような出力信号ｄｉｎ（ｄｉｎ０～ｄｉｎ３）が、図４に示したＤＡ変換回路１７に供給される。これにより、ＤＡ変換回路１７は、電流検出回路７からの検出電流Ｉｓｉｇを基準値として、ＰＷＭ１周期において三角波状に変化する分散用電流Ｉｄａｃを出力する。すなわち、分散用電流Ｉｄａｃは、ＰＷＭの１／２周期の期間において、検出電流Ｉｓｉｇを底辺として、階段状に上昇して最大値（ピーク値）に到達し、その後、残りの期間において、最大値から底辺（Ｉｓｉｇ）に向けて階段状に降下する。

【0081】

図５において、ＳＰ＿０～ＳＰ＿７は、図２の出力端子ｄで説明した黒丸ＳＰと同様に、ＡＤ変換回路８のサンプリングタイミングとＡＤ変換回路８の出力コードの値を示している。

【0082】

図５において、ＣＤＥ＿１～ＣＤＥ＿３は、ＡＤ変換回路８の出力コードを示している。ここでは、出力コードＣＤＥ＿１からＣＤＥ＿３に向かって、対応するアナログの値が大きくなるものとする。隣接する出力コード（例えば、ＣＤＥ＿２とＣＤＥ＿３）間が、ＡＤ変換回路８の１階調ＡＤ＿ＬＶに該当する。ＡＤ変換回路８は、１階調ＡＤ＿ＬＶの例えば中心値ＲＥＦ＿１、ＲＥＦ＿２を閾値とし、サンプリングタイムにおいて取得した値が、閾値を超えているか否かに応じて出力する出力コードを、閾値の上の出力コードまたは下の出力コードとする。すなわち、ＡＤ変換回路８は、黒丸ＳＰ＿０からＳＰ＿７の順にサンプリングタイミングで取得したアナログの値を、順次デジタル信号である出力コードに変換するが、変換する出力コードは、取得したアナログの値と閾値との比較により定める。

【0083】

例えば、黒丸（●）ＳＰ＿０のサンプリングタイムでは、分散用電流Ｉｄａｃが重畳された検出電流Ｉｓｉｇの値は、出力コードＣＤＥ＿１とＣＤＥ＿２との間の閾値ＲＥＦ＿１よりも低いため、ＡＤ変換回路８は、閾値ＲＥＦ＿１よりも下の出力コードＣＤＥ＿１を黒丸ＳＰ＿０の出力コードとして出力する。

【0084】

また、例えば、黒丸（●）ＳＰ＿１のサンプリングタイムでは、分散用電流Ｉｄａｃが重畳された検出電流Ｉｓｉｇの値は、出力コードＣＤＥ＿１とＣＤＥ＿２との間の閾値ＲＥＦ＿１を超えているため、ＡＤ変換回路８は、閾値ＲＥＦ＿１よりも上の出力コードＣＤＥ＿２を黒丸ＳＰ＿１の出力コードとして出力する。さらに、黒丸（●）ＳＰ＿２のサンプリングタイムでは、分散用電流Ｉｄａｃが重畳された検出電流Ｉｓｉｇの値は、出力コードＣＤＥ＿２とＣＤＥ＿３との間の閾値ＲＥＦ＿２よりも低いため、ＡＤ変換回路８は、閾値ＲＥＦ＿２よりも下の出力コードＣＤＥ＿２を黒丸ＳＰ＿２の出力コードとして出力する。

【0085】

以下、同様にして、分散用電流Ｉｄａｃが重畳された検出電流Ｉｓｉｇの値が、閾値を超えているか否かによって、ＡＤ変換回路８は、出力する出力コードを定める。これにより、検出電流Ｉｓｉｇの値が変化していなくても、ＡＤ変換回路８から出力される出力信号によって表される出力コードは、変化することになる。

【0086】

図５では、分散用電流Ｉｄａｃは検出電流Ｉｓｉｇを基準（底辺）として変化している状態が示されている。すなわち、オフセット値Ｏｆｆｓｅｔを備えた分散用電流Ｉｄａｃが検出電流Ｉｓｉｇに重畳した状態が示されている。実施の形態１においては、図１に示したように、演算回路１８によって、ＡＤ変換回路８からの出力信号からオフセット値Ｏｆｆｓｅｔが減算され、オフセットが除去されたデジタル信号が、補正回路９を介して平均化回路１１に供給される。オフセット値Ｏｆｆｓｅｔを表すデジタル信号のビット列は、ＡＤ変換回路８から出力される出力信号において、最下位ビットＬＳＢ側のビットに該当する。そのため、ＡＤ変換回路８によって変換した後、演算回路１８によってオフセット値ＯｆｆｓｅｔをＡＤ変換回路８の出力信号から減算しても、検出電流Ｉｓｉｇに対する影響は少ない。

【0087】

次に、オフセット値Ｏｆｆｓｅｔを除去した状態と、平均化を、図６を用いて説明する。

【0088】

図６は、図５と類似している。主な相違点は、図６では、クロック信号ＣＬＫ＿ＡＤ、ＣＬＫ＿ＤＳおよびデコーダ１６の出力信号ｄｉｎが省略されている点と、オフセット値Ｏｆｆｓｅｔが除去された後の分散用電流Ｉｄａｃ＿ｎｆが細い実線で示されている点と、平均化回路１１によって一度に平均化される平均化領域ＡＶＡ＿０が示されている点と、サンプリングタイミングと出力コードを示す丸ＳＤ＿０が追加されている点と、閾値ＲＥＦ＿０と出力コードＣＤＥ＿０とが明示されている点である。

【0089】

オフセット値Ｏｆｆｓｅｔを除去することで、分散用電流Ｉｄａｃは、図６に示されているように、下側、すなわち低い値側へ平行移動して、分散用電流Ｉｄａｃ＿ｎｆとなる。分散用電流Ｉｄａｃ＿ｎｆが低い値側へ移動したため、出力コードＣＤＥ＿１よりも小さい出力コードＣＤＥ＿０と、判定用の閾値ＲＥＦ＿０が明示されている。図５に示したサンプリングタイミングおよび出力コードを示す黒丸ＳＰ＿０～ＳＰ＿７も、オフセット値Ｏｆｆｓｅｔを除去することで、図６に示されているように、低い値側へ移動し、ＳＰ＿ｎ０～ＳＰ＿ｎ７となる。

【0090】

平均化回路１１は、ＰＷＭ１周期（平均化領域）に含まれる黒丸ＳＰ＿ｎ０～ＳＰ＿ｎ７の出力コードを平均化し、平均値を求める。求められた平均値が、ダウンサンプリング回路１２によってサンプリングされる。図６では、ダウンサンプリング回路１２によるサンプリングにより得られた出力コード（ダウンサンプリング回路１２の出力によって表されるコード）が丸ＳＤ＿０で示されている。

【0091】

＜＜＜誤差＞＞＞
図５において、破線の丸ＳＰ＿００～ＳＰ＿０７は、分散用電流Ｉｄａｃを検出電流Ｉｓｉｇに重畳せずに、検出電流ＩｓｉｇのみをＡＤ変換回路８で変換したときのサンプリングタイムおよび出力コードを示している。図１３で説明したように、テスト時には、所定の固定電流であるテスト用電流Ｉ＿ｔｓｔが端子Ｔ１に印加されるため、検出電流Ｉｓｉｇは一定の値である。図５の例では、検出信号Ｉｓｉｇの値は、閾値ＲＥＦ＿１よりも低いため、ＡＤ変換回路８からは、出力コードＣＤＥ＿１が、破線の丸ＳＰ＿００～ＳＰ＿０７のサンプリングタイミングにおける出力コードとして出力されることになる。すなわち、ＡＤ変換回路８は、同じ値（ＣＤＥ＿１）の出力コードを出力することになる。そのため、平均化回路によって平均化しても、値は同じとなる。図５において、破線の丸ＳＤ＿００は、ダウンサンプリング回路１２のサンプリングタイミングとダウンサンプリング回路１２が出力する出力コードを示している。平均化回路１１によって平均化しても値は変化しないため、ダウンサンプリング回路１２が出力する出力コードは、破線の丸ＳＤ＿００に示されているように、ＣＤＥ＿１となる。

【0092】

テストにおいては、破線の丸ＳＤ＿００の出力コードが、検出電流Ｉｄｅｔとして外部端子Ｔ２を介してテスタＴＳＴへ出力されることになる。図５に示されているように、破線の丸ＳＤ＿００（出力コード）と検出電流Ｉｓｉｇとの間の差が誤差ＥＲＲ＿００となり、この誤差ＥＲＲ＿００がテスタＴＳＴに伝わることになる。

【0093】

これに対して、実施の形態１のように、分散用電流Ｉｄａｃを検出電流Ｉｓｉｇに重畳させると、図６に示されているように、平均化領域ＡＶＡ＿０に含まれる黒丸ＳＰ＿ｎ０～ＳＰ＿ｎ７の出力コードは、分散することになる。平均化回路１１によって、平均化領域ＡＶＡ＿０に含まれている出力コード（黒丸ＳＰ＿ｎ０～ＳＰ＿ｎ７）の平均値が求められ、ダウンサンプリング回路１２によって、平均値に相当する出力コード（丸ＳＤ＿０）が求められる。この求められた丸ＳＤ＿０の出力コードと検出電流Ｉｓｉｇとの間の差が誤差ＥＲＲ＿０となる。図５および図６から理解されるように、実施の形態１によれば、ＡＤ変換回路８での誤差を低減することができる。

【0094】

すなわち、コストを抑制しながら、テスト時においても誤差の少ない測定値を取得することが可能である。

【0095】

＜＜＜比較例＞＞＞
図５および図６では、ＰＷＭの１周期（＝クロック信号ＣＬＫ＿ＤＳの１周期）と、分散用電流Ｉｄａｃの１周期とが一致する例を説明した。これにより、ダウンサンプリングの１周期に対応するＰＷＭの１周期において、検出電流Ｉｓｉｇに対して、１周期分の分散用電流Ｉｄａｃの出力コードを重畳することができ、平均化の効果を高くして、図６に示したように、誤差を低減することが可能である。

【0096】

これに対して、例えば分散用電流Ｉｄａｃの１周期が、ＰＷＭの複数周期に対応していた場合、分散用電流Ｉｄａｃの出力コードの分散が、ＰＷＭの複数周期に渡ることになる。言い換えると、ＰＷＭの１周期では、分散用電流Ｉｄａｃの出力コードが偏ることになり、誤差の低減効果が低下することになる。

【0097】

図７は、実施の形態１に係る比較例を示す波形図である。図７は、図６と類似している。主な相違点は、図７では、分散用電流Ｉｄａｃに示されているように、分散用電流Ｉｄａｃの１周期が、ＰＷＭの２周期に対応している点である。

【0098】

また、図７では、隣接する２個のサンプリングタイミングにおけるＡＤ変換によって、同じ値の出力コードが、ＡＤ変換回路から出力されている点も、図６と図７とで相違している。例えば、隣接する２つの黒丸ＳＰ＿ｎ０とＳＰ＿ｎ１とを例にして説明すると、分散用電流Ｉｄａｃ（オフセット除去後の分散用電流Ｉｄａｃ＿ｎｆ）の１周期が、図６に比べて２倍となっているため、ＡＤ変換回路８は、黒丸ＳＰ＿ｎ０とＳＰ＿ｎ１の両方のサンプリングタイミングにおいて、同じ値の分散用電流Ｉｄａｃ＿ｎｆをサンプリングすることになる。図７の例では、このときのサンプリングタイミングで取得された値は、閾値ＲＥＦ＿０よりも低いため、黒丸ＳＰ＿ｎ０とＳＰ＿ｎ１によって示される出力コードの値は、ともにＣＤＥ＿０となる。他の黒丸ＳＰ＿ｎ２～ＳＰ＿ｎ７によって示される出力コードも、同様に、隣接する２つの黒丸によって示される出力コードの値は同じ値となる。

【0099】

図７に示した黒丸ＳＰ＿ｎ０～ＳＰ＿ｎ７から理解されるように、１周期のＰＷＭの期間では、分散用電流Ｉｄａｃ＿ｎｆ（Ｉｄａｃ）の出力コードは、増加する（または減少する）だけで、偏ることになる。その結果、平均化領域ＡＶＡ＿０に含まれている出力コードを平均化し、ダウンサンプリングして得られるダウンサンプリング回路の出力コードは、丸ＳＤ＿０に示されているように、出力コードＣＤＥ＿１の値となる。その結果、検出電流Ｉｓｉｇと丸ＳＤ＿０で示される出力コードＣＤＥ＿１との間の差である誤差が大きく、低減効果が低下することになる。

【0100】

低減効果を高めるためには、分散用電流Ｉｄａｃの周期は、ＰＷＭの１周期に対して、整数分の１とすることが必要である。

【0101】

＜＜テスト時の模式的な波形＞＞
図８Ａ～図８Ｄは、実施の形態１に係る半導体装置のテスト時の動作を示す波形図である。ここで、図８Ａは、図１に示したＡＤ変換回路８の出力端子ｄにおける波形を示しており、図８Ｂは、図１に示した演算回路１８の出力端子ｅにおける波形を示している。また、図８Ｃは、図１に示した平均化回路１１の出力端子ｇにおける波形を示し、図８ｄは、図１に示したダウンサンプリング回路１２の出力端子ｈにおける波形を示している。

【0102】

図８Ａ～図８Ｄのそれぞれは、図５および図６と類似している。すなわち、図８Ａには、図５に示した検出電流Ｉｓｉｇと分散用電流Ｉｄａｃとが示され、さらにサンプリングタイミングおよび出力コードの値を示す黒丸ＳＰ＿１～ＳＰ＿７が示されている。検出電流Ｉｓｉｇに分散用電流Ｉｄａｃが重畳され、分散電流が重畳された検出電流が、図８Ａに示された黒丸ＳＰのタイミングでサンプリングされ、黒丸ＳＰで示される出力コードの値に変換される。

【0103】

演算回路１８によって、出力端子ｄにおけるデジタル信号から、オフセット値が減算される。これにより、図８Ｂに示されているように、分散用電流の出力コードの値を示す黒丸ＳＰ＿ｎ０～ＳＰ＿ｎ７は、下側に移動する。図８Ｂにおいて、波形Ｉｄａｃ＿ｎは、黒丸ＳＰ＿ｎ０～ＳＰ＿ｎ７によって示される出力コードを連結させたものであり、ＡＤ変換後にオフセット値を除去することで生成された分散用電流の波形を示している。

【0104】

図８Ｂに示した分散用電流Ｉｄａｃ＿ｎが重畳した検出電流が、補正回路９を介して平均化回路１１によって平均化される。図８Ｃにおいて、ＡＶＡ＿０は、黒丸ＳＰ＿ｎ０～ＳＰ＿ｎ７を含む平均化領域である。平均化領域ＡＶＡ＿０に含まれる黒丸ＳＰ＿ｎ０～ＳＰ＿ｎ７によって示される出力コードの平均化が、第１タイミングよって平均化回路１１によって実行される。第１タイミングおける平均化によって得られた平均値が、丸ＳＤ＿０で示されている。

【0105】

また、図８Ｃにおいて、ＡＶＡ＿１は、黒丸ＳＰ＿ｎ１～ＳＰ＿ｎ０を含む平均化領域である。平均化領域ＡＶＡ＿１に含まれる黒丸ＳＰ＿ｎ１～ＳＰ＿ｎ０によって示される出力コードの平均化が、第１タイミングに続く第２タイミングよって平均化回路１１によって実行され、この実行によって得られた平均値が、丸ＳＤ＿１で示されている。さらに、図８Ｃにおいて、ＡＶＡ＿２は、黒丸ＳＰ＿ｎ２～ＳＰ＿ｎ１を含む平均化領域である。平均化領域ＡＶＡ＿２に含まれる黒丸ＳＰ＿ｎ２～ＳＰ＿ｎ１によって示される出力コードの平均化が、第２タイミングに続く第３タイミングよって平均化回路１１によって実行され、この実行によって得られた平均値が、丸ＳＤ＿２で示されている。

【0106】

ダウンサンプリング回路１２によるサンプリングによって、平均化回路１１によって、第１タイミングで得られた平均値（丸ＳＤ＿０によって示される値）が、図８Ｄに示すように取得される。取得された平均値が、スイッチ２１および外部端子Ｔ２を介して、テスタＴＳＴ（図１３）に供給されることになる。以降、第２タイミングで取得された平均値（破線丸ＳＤ＿１）、第３タイミングで取得された平均値（破線丸ＳＤ＿２）の順に、テスタＴＳＴへ供給される。

【0107】

テスタＴＳＴは、供給された平均値等を用いて、補正データＣ＿ｄａｔａを生成することになる。

【0108】

（実施の形態２）
実施の形態１では、図１に示したように、ＰＷＭ周波数生成用のカウンタ１４の出力を流用して、分散用電流Ｉｄａｃを生成するデジタルの出力信号ｄｉｎを生成していた。これに対して、実施の形態２においては、出力信号ｄｉｎを生成する新たなカウンタが追加される。

【0109】

図９は、実施の形態２に係る半導体装置を説明するためのブロック図である。また、図１０は、実施の形態２に係る半導体装置の動作を示すための波形図である。図９には、図１に示した回路ブロックのうち、実施の形態２を説明するのに必要な部分のみが描かれている。図１に描かれていて、図９に描かれていない部分は、図１と同じである。

【0110】

図１に示した周波数発生器１３は、図９では発振回路（ＯＳＣ）１３＿１と分周回路(分周)１３＿２とによって構成されている。発振回路１３＿１が、前記したクロック信号ＣＬＫ＿ＦＳとクロック信号ＣＬＫ＿ＢＣとを発生する。クロック信号ＣＬＫ＿ＢＣは、分周回路１３＿２によって分周され、カウンタ１４に供給される。図９では、カウンタ１４の出力がクロック信号ＣＬＫ＿ＤＳとしてダウンサンプリング回路１２のクロック端子ｃｋに供給されている。勿論、図１と同様に、カウンタ１４の出力をＰＷＭ周波数生成回路１５に供給して、ＰＷＭ周波数生成回路１５によって、クロック信号ＣＬＫ＿ＤＳを生成するようにしてもよい。

【0111】

実施の形態２では、カウンタ２３が追加されている。カウンタ２３には、発振回路１３＿１で発生したクロック信号ＣＬＫ＿ＢＣが、論理回路２０を介して供給されている。これにより、テスト信号Ｔｅｓｔ＿ｅｎによってテストが指示されたとき、論理回路２０が導通状態となり、クロック信号ＣＬＫ＿ＢＣが、カウンタ２３に供給されることになる。その結果、テスト時には、カウンタ２３がクロック信号ＣＬＫ＿ＢＣをカウントし、カウント値をデコーダ１６に供給する。実施の形態１と同様に、デコーダ１６がカウント値をデコードすることで、デジタルの出力信号ｄｉｎを生成する。出力信号ｄｉｎは、ＤＡ変換回路１７に供給され、ＤＡ変換回路１７が分散用電流Ｉｄａｃを生成する。

【0112】

図１０には、図９に示したクロック信号ＣＬＫ＿ＡＤ、ＣＬＫ＿ＤＳ、出力信号ｄｉｎおよび分散用電流Ｉｄａｃの波形が示されている。分散用電流Ｉｄａｃを生成するために、専用のカウンタ２３を設けたことで、図１０に示されているように、クロック信号ＣＬＫ＿ＤＳの1周期の期間において、出力信号ｄｉｎを２サイクルとすることこが可能となり、三角波状の分散用電流Ｉｄａｃを２回発生させることが可能である。すなわち、クロック信号ＣＬＫ＿ＤＳの１周期における分散用電流Ｉｄａｃの周期を、任意に設定することが可能となる。

【0113】

図５で示したように、ＰＷＭの１周期において、分散用電流Ｉｄａｃの周期が１回では、平均化の効果が十分に得られない場合、実施の形態２のように、分散用電流Ｉｄａｃの周期を増加させることで、分散回数を増やし、平均効果を高めることが可能である。

【0114】

（実施の形態３）
実施の形態１では、オフセットの除去をデジタル的に行う例を示したが、実施の形態３では、オフセットの除去をアナログ的に行う例を示す。

【0115】

図１１は、実施の形態３に係る半導体装置を説明するためのブロック図である。図１１は、図３と類似している。主な相違点は、図１１では、ＡＤ変換回路８の出力端子ｄに接続された補正回路９、平均化回路１１およびダウンサンプリング回路１２が示されている点と、アナログ的にオフセットを除去する構成が示されている点である。

【0116】

アナログ的にオフセットを除去する構成は、Ｐ型ＭＯＳトランジスタＰ１のドレインと接地電圧Ｖｓｓとの間に直列的に接続されたスイッチ２４と定電流源Ｉｏｆｆｓｅｔとによって構成されている。

【0117】

テスト時に、テスト信号Ｔｅｓｔ＿ｅｎによってスイッチ２４が導通状態とされる。定電流源Ｉｏｆｆｓｅｔは、オフセット値Ｏｆｆｓｅｔに対応する定電流を生成する電流源である。スイッチ２４が導通状態にされることで、分散用電流Ｉｄａｃに含まれるオフセット電流値が、定電流源Ｉｏｆｆｓｅｔに流れる。これにより、テスト時には、オフセット除去が行われることになる。また、実施の形態３では、図１に示したような、演算回路１８および論理回路１９は不要となる。

【0118】

例えば、半導体装置１を製造するプロセスが微細プロセスでない場合には、アナログ的にオフセットを除去する構成の方が占有面積の増加を抑制することが可能である。この場合、前記したように、演算回路１８および論理回路１９も不要となるため、占有面積の増加を、更に抑制することが可能となる。

【0119】

実施の形態１～３によれば、テストボードに交流信号を生成するための素子（能動素子、受動素子等）を実装する必要がないため、テストの際に実装する半導体装置の個数を増やすことが可能となり、例えば同時に測定する半導体装置の数を向上させることが可能である。また、テストボード上で、交流信号を生成する場合、交流信号の生成および半導体装置への供給等で遅延が発生することが考えられ、テスト時間が長くなることが考えられる。これに対して、実施の形態においては、半導体装置の内部で交流信号に相当する分散用電流が生成、重畳されるため、テスト時間の短縮化が可能である。さらに、テストボード上で交流信号を生成するためのテスト設計が必要となるが、実施の形態１～３では、テスト時に固定の電流を半導体装置に供給するだけで済むため、テストに関する設計工数を削減することが可能である。

【0120】

勿論、高分解能のＡＤ変換回路を、半導体装置に実装しなくても、高分解能の半導体装置を提供することが可能であるため、チップコストの削減を図ることが可能である。

【0121】

図１に示した半導体装置１において、演算回路１８は、オフセット値Ｏｆｆｓｅｔを除去するオフセット除去回路と見なすことができる。また、カウンタ１４または２３と、デコーダ１６と、ＤＡ変換回路１７とによって、電流生成回路が構成されていると見なすことができる。

【0122】

このように見なした場合、図１２に示したステップＳ３のテスト工程では、次の工程が実行されていると見なすことができる。

【0123】

電流生成回路（ＤＡ変換回路１７）は、第１周期（１／Ｆｐｗｍ）の第２信号（分散用電流Ｉｄａｃ）を生成する。第２信号は、第１ノード（図１のＮ＿ｃｎｔ）において、電流検出回路７からの検出電流(Ｉｓｉｇ：第１信号)に重畳され、第３信号が生成される。

【0124】

第３信号は、ＡＤ変換回路８によって、デジタルの第４信号に変換され、第１信号に第２信号を重畳することで発生したオフセットが、オフセット除去回路によって、第４信号から除去されて、第５信号が生成される。

【0125】

生成された第５信号は、平均化フィルタ（平均化回路１１）によって平均化され、第６信号が生成される。生成された第６信号は、ダウンサンプラ（ダウンサンプリング回路１２）によってダウンサンプリングされ、第１周期の整数分の１の周期のデータに間引かれ、第７信号が生成される。

【0126】

この第７信号が、テスト工程において、半導体装置１からテスタＴＳＴ（図１３）に出力され、テスタＴＳＴにおいて補正データＣ＿ｄａｔａが生成される。

【0127】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

【符号の説明】

【0128】

１ 半導体装置
２ 目標データ出力回路
３、１８ 演算回路
４ ＰＩＤ制御回路
５ ＰＷＭ発生回路
６ インバータ回路
７ 電流検出回路
８ ＡＤ変換回路
９ 補正回路
１０ 記憶回路
１１ 平均化回路
１２ ダウンサンプリング回路
１３ 周波数発生器
１４ カウンタ
１５ ＰＷＭ周波数生成回路
１６ デコーダ
１７ ＤＡ変換回路
１９、２０ 論理回路
２１ スイッチ
２２ 制御回路
ＣＬＫ＿ＧＮ クロック発生回路
ＩＧＣ 電流生成回路
Ｎ１、Ｎ２ ＮＭＯＳトランジスタ
ＬＬ 負荷
Ｔ１～Ｔ４ 外部端子

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8A】

【図8B】

【図8C】

【図8D】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】